JPS6236687A - 表示装置 - Google Patents
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- JPS6236687A JPS6236687A JP60177103A JP17710385A JPS6236687A JP S6236687 A JPS6236687 A JP S6236687A JP 60177103 A JP60177103 A JP 60177103A JP 17710385 A JP17710385 A JP 17710385A JP S6236687 A JPS6236687 A JP S6236687A
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- electrode
- hold capacitor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基板上に多数のスイッチング素子をマトリッ
クス配置してなるアクティブマトリックスアレイを用い
て液晶材料やエレクトロルミネセンス（ＩＣＬ ）材料
などの表示材料を駆動する表示装置に関するものである
。
クス配置してなるアクティブマトリックスアレイを用い
て液晶材料やエレクトロルミネセンス（ＩＣＬ ）材料
などの表示材料を駆動する表示装置に関するものである
。
従来の技術
以下液晶表示装置を例に説明を行う。
第４図ａは従来開発された液晶表示装置用の薄膜トラン
ジスタ（以下ＴＰＴと略す）プレイのほぼ一画素分に相
当する部分平面図と、第４図すはそのＡ −Ａ’線上の
断面図、第５図は第４図の従来のＴＦＴアレイを用いた
液晶表示装置の部分断面図、第６図は第５図の液晶表示
装置の部分回路図である。
ジスタ（以下ＴＰＴと略す）プレイのほぼ一画素分に相
当する部分平面図と、第４図すはそのＡ −Ａ’線上の
断面図、第５図は第４図の従来のＴＦＴアレイを用いた
液晶表示装置の部分断面図、第６図は第５図の液晶表示
装置の部分回路図である。
従来の液晶表示装置用ＴＦＴアレイは第４図に示したよ
うに、透光性基板４００上に、導電性薄膜による４０１
と４０２の行電極配線（以下ゲート配線と称する）を選
択的に形成し、ついで絶縁層４０９を形成し、つぎに半
導体層４０５を選択形成し、つぎに透光性導電膜による
画素電極４０７をゲート配線と重なることなく選択形成
し、その後に４０３と４０４の列電極配線（以下ソース
配線と称する）およびドレイン電極４０６、画素電極４
０７に接続されたキャパシタ電極４０８を導電性薄膜に
より選択形成している。第４図すに示される様にキャパ
シタ電極４０Ｂは絶縁層４０９をゲート配線４０１との
間に挾むことにより、この部分にホールドキャパシタを
形成している。また、ゲート配線４０２の一部、絶縁層
４０９の一部、ソース配線４０３の一部、ドレインを極
４０６の一部は半導体層４０６部において１つのＴＰＴ
を形成している。
うに、透光性基板４００上に、導電性薄膜による４０１
と４０２の行電極配線（以下ゲート配線と称する）を選
択的に形成し、ついで絶縁層４０９を形成し、つぎに半
導体層４０５を選択形成し、つぎに透光性導電膜による
画素電極４０７をゲート配線と重なることなく選択形成
し、その後に４０３と４０４の列電極配線（以下ソース
配線と称する）およびドレイン電極４０６、画素電極４
０７に接続されたキャパシタ電極４０８を導電性薄膜に
より選択形成している。第４図すに示される様にキャパ
シタ電極４０Ｂは絶縁層４０９をゲート配線４０１との
間に挾むことにより、この部分にホールドキャパシタを
形成している。また、ゲート配線４０２の一部、絶縁層
４０９の一部、ソース配線４０３の一部、ドレインを極
４０６の一部は半導体層４０６部において１つのＴＰＴ
を形成している。
第６図は第４図のＴＦＴアレイを用いた液晶表示装置め
部分断面図であり第４図のＡ−Ａ’１１３ｊｌ上に相当
する。５″００は透光性基板４ｏ○に相当し、表示材料
として用いられる液晶５１０は対向基板６１１上の対向
電極６１２と画素電極６ｏ７（第４図４０７に相当）と
の間に配向膜５１３，５１４を介して挾み込まれる。第
６図は上記の従来の液晶表示装置のほぼ一画素分に相当
する回路図である。６０１と６０２はゲート配線、６０
３と６０４はソース配線、６０５はＴＦＴ、６０６はホ
ールドキャパシタ、６０７は画素、電極と対向電極に挾
まれた液晶を表す。
部分断面図であり第４図のＡ−Ａ’１１３ｊｌ上に相当
する。５″００は透光性基板４ｏ○に相当し、表示材料
として用いられる液晶５１０は対向基板６１１上の対向
電極６１２と画素電極６ｏ７（第４図４０７に相当）と
の間に配向膜５１３，５１４を介して挾み込まれる。第
６図は上記の従来の液晶表示装置のほぼ一画素分に相当
する回路図である。６０１と６０２はゲート配線、６０
３と６０４はソース配線、６０５はＴＦＴ、６０６はホ
ールドキャパシタ、６０７は画素、電極と対向電極に挾
まれた液晶を表す。
上記従来例については例えば、１９８５ソサイアテイフ
オーインフオーメーシコンデスプレイセミナー（５ＯＣ
ＩＥＴＹ ＦＯＲＩＮＦＯＲＭＡＴＩＯＮＤＩＳＰＬＡ
Ｙ ： ＳＥＭＩＮＡＲ）３．２に示されている。
オーインフオーメーシコンデスプレイセミナー（５ＯＣ
ＩＥＴＹ ＦＯＲＩＮＦＯＲＭＡＴＩＯＮＤＩＳＰＬＡ
Ｙ ： ＳＥＭＩＮＡＲ）３．２に示されている。
発明が解決しようとする問題点
第６図のととくの回路を多数繰り返しマトリックス状に
配した液晶表示装置においては、ゲート配線６０２は走
査信号配線として用いられ走査信号を印加することによ
りスイッチング素子として用いるＴＰＴ６０５をオン状
態とし、ホールドキャパシタ６０６にソース配線６０３
に印加された駆動信号を保持し、液晶θｏ７を駆動する
。ＴＶ両画像どを表示する場合、ＴＰＴ６０５はほとん
どの時間がオフ状態（例えば２４０本の走査線の場合通
常オン時間はオフ時間の１７２３９以下）であり、その
期間液晶はホールドキャパシタに保持された駆動信号に
よシ駆動される。そのため通常の液晶表示装置ではスイ
ッチング素子の充電能力の許される範囲内でホールドキ
ャパシタを大きく取るほど、オフ時間に外部から加わる
変動要素による駆動信号の変化（たとえば、ＴＰＴのゲ
ート電極とドレイン電極のオーバーラツプ容量に蓄積し
た電荷が、ＴＰＴがオンからオフに変化する際にホール
ドキャパシタに保持された駆動信号を変化させる現象な
ど）を小さくシ、表示画質を安定させる働きが増す。ホ
ールドキャパシタの容量値は、使用するＴＰＴの性能と
材料、液晶材料、周辺回路の能力などにより総合的に決
定されるものであるが、上記の理由により設計上の許容
範囲内でホールドキャパシタの容量を大きく取ることが
表示画質を効率よく向上する一つの大きな要因となる。
配した液晶表示装置においては、ゲート配線６０２は走
査信号配線として用いられ走査信号を印加することによ
りスイッチング素子として用いるＴＰＴ６０５をオン状
態とし、ホールドキャパシタ６０６にソース配線６０３
に印加された駆動信号を保持し、液晶θｏ７を駆動する
。ＴＶ両画像どを表示する場合、ＴＰＴ６０５はほとん
どの時間がオフ状態（例えば２４０本の走査線の場合通
常オン時間はオフ時間の１７２３９以下）であり、その
期間液晶はホールドキャパシタに保持された駆動信号に
よシ駆動される。そのため通常の液晶表示装置ではスイ
ッチング素子の充電能力の許される範囲内でホールドキ
ャパシタを大きく取るほど、オフ時間に外部から加わる
変動要素による駆動信号の変化（たとえば、ＴＰＴのゲ
ート電極とドレイン電極のオーバーラツプ容量に蓄積し
た電荷が、ＴＰＴがオンからオフに変化する際にホール
ドキャパシタに保持された駆動信号を変化させる現象な
ど）を小さくシ、表示画質を安定させる働きが増す。ホ
ールドキャパシタの容量値は、使用するＴＰＴの性能と
材料、液晶材料、周辺回路の能力などにより総合的に決
定されるものであるが、上記の理由により設計上の許容
範囲内でホールドキャパシタの容量を大きく取ることが
表示画質を効率よく向上する一つの大きな要因となる。
しかしながら第４図の様な従来の構成でホールドキャパ
シタの容量を単純に増加させる手法として、キャパシタ
電極４０８およびゲート配線４０１の面積を大きく取る
ことは、画素電極４０７の面積を減少させ有効表示面積
を減少させ画面が暗くなる、また絶縁層４０９を薄くす
る事は、層間の絶縁能力を低下させ装置の耐電圧特性が
減下するばかシかダストや段差のカバレージ不良によシ
画像の点状の欠陥を招く、などの表示画質の良否を決め
る他の要因に深く影響を与えるため、しばしば十分なホ
ールドキャパシタの容量を確保することに困難をきたし
た。
シタの容量を単純に増加させる手法として、キャパシタ
電極４０８およびゲート配線４０１の面積を大きく取る
ことは、画素電極４０７の面積を減少させ有効表示面積
を減少させ画面が暗くなる、また絶縁層４０９を薄くす
る事は、層間の絶縁能力を低下させ装置の耐電圧特性が
減下するばかシかダストや段差のカバレージ不良によシ
画像の点状の欠陥を招く、などの表示画質の良否を決め
る他の要因に深く影響を与えるため、しばしば十分なホ
ールドキャパシタの容量を確保することに困難をきたし
た。
本発明は上記のととくの液晶表示装置において上記の制
約をさけつつホールドキャパシタの実効的な電極面積を
ほぼ倍増し、結果的に表示画質を大きく向上させること
を目的とするものである。
約をさけつつホールドキャパシタの実効的な電極面積を
ほぼ倍増し、結果的に表示画質を大きく向上させること
を目的とするものである。
問題点を解決するための手段
上記問題点を解決するための本発明の技術的な手段は、
ゲート配線を絶縁性の薄膜を介して上下から２層の導電
性薄膜で挾みこみ、上下２層の導電性薄膜をコンタクト
ホールを介して電気的に接続するものである。
ゲート配線を絶縁性の薄膜を介して上下から２層の導電
性薄膜で挾みこみ、上下２層の導電性薄膜をコンタクト
ホールを介して電気的に接続するものである。
作用
本発明は上記の構成により、ホールドキャパシタを形成
する実効的な電極面積をほぼ倍増し有効表示面積の減少
や層間の絶縁不良を招くことなく、ホールドキャパシタ
の容量を大きく増大させ、表示画質を大きく向上する。
する実効的な電極面積をほぼ倍増し有効表示面積の減少
や層間の絶縁不良を招くことなく、ホールドキャパシタ
の容量を大きく増大させ、表示画質を大きく向上する。
実施例
以下本発明の実施例を図面にもとづいて説明する。
第１図ａは本発明の第１の実施例を示す液晶表示装置用
のＴＦＴアレイの部分平面図であり、第１図すはＢ−Ｂ
’銀線上断面図、また第２図は第１図すに至るＴＦＴア
レイの工程概略断面図である。
のＴＦＴアレイの部分平面図であり、第１図すはＢ−Ｂ
’銀線上断面図、また第２図は第１図すに至るＴＦＴア
レイの工程概略断面図である。
まず第２図ａの様に透光性絶縁基板としてのガラス基板
１００上に、第１の導電性薄膜（スパッタ法による厚さ
１０００人のＩＴＯ膜であシ透光性のもので゛ある）に
よる画素電極１０７を選択形成する。次にｉ厚３５００
人の常圧ＣＶＤ法により形成したＳ ｉ０２膜による第
１の絶縁性薄膜１１３を形成する。次に膜厚１ｏ６ｏ人
のスパッタ法によるＯｒ薄膜を選択形成することにより
、行電極配線（ゲート配線）１ｏ１と１０２を形成する
。
１００上に、第１の導電性薄膜（スパッタ法による厚さ
１０００人のＩＴＯ膜であシ透光性のもので゛ある）に
よる画素電極１０７を選択形成する。次にｉ厚３５００
人の常圧ＣＶＤ法により形成したＳ ｉ０２膜による第
１の絶縁性薄膜１１３を形成する。次に膜厚１ｏ６ｏ人
のスパッタ法によるＯｒ薄膜を選択形成することにより
、行電極配線（ゲート配線）１ｏ１と１０２を形成する
。
次にプラズマＣＶＤ法により厚さ４０００人の５ｉＮｚ
膜による第２の絶縁性薄膜（ゲート絶縁膜として用いら
れる）１０９と厚さ１ｏｏＱ人のアモルファスシリコン
膜による一半導体層１０５ａと厚さ５００人のＳｉＮｘ
膜による第３の絶縁性薄膜１１２ａの３層を連続して被
着する。
膜による第２の絶縁性薄膜（ゲート絶縁膜として用いら
れる）１０９と厚さ１ｏｏＱ人のアモルファスシリコン
膜による一半導体層１０５ａと厚さ５００人のＳｉＮｘ
膜による第３の絶縁性薄膜１１２ａの３層を連続して被
着する。
次に第２図すに示した様に、第３の絶縁性薄膜１１２ａ
をＴＦＴの完成後チャンネルとなる所だけを残るように
選択除去して１１２を作９、半導体層１０５ ａを露出
させた後に、不純物を含んだ低抵抗半導体層（プラズマ
ＣＶＤ法によるＰを含んだ厚さ４００人のアモルファス
シリコン膜）１１４ａを被着する。
をＴＦＴの完成後チャンネルとなる所だけを残るように
選択除去して１１２を作９、半導体層１０５ ａを露出
させた後に、不純物を含んだ低抵抗半導体層（プラズマ
ＣＶＤ法によるＰを含んだ厚さ４００人のアモルファス
シリコン膜）１１４ａを被着する。
次に第２図Ｃに示す様に、ＴＰＴを形成する部分に半導
体層１０５ａと低抵抗半導体層１１４ａを選択除去し１
０５と１０４ｂを作り、この後に１１１と１１０なるコ
ンタクトホールを形成する。
体層１０５ａと低抵抗半導体層１１４ａを選択除去し１
０５と１０４ｂを作り、この後に１１１と１１０なるコ
ンタクトホールを形成する。
次に列電極配線（ソース配ａ）とドレイン電極とキャパ
シタ電極となる第２の導電性薄膜として厚さ７５００人
のアルミニウム膜を被着し、これを選択除去し列電極配
線（ソース配線）１０３及びドレイン電極１０６及びキ
ャパシタ電極１０８を同時に作成し、最後にＴＰＴの電
極間の低抵抗半導体層を除去して第１図すなる液晶表示
装置用のＴＦＴアレイを作成する。なお第１図ａおよび
第１図すに示される様にゲート配線１０１と１０２はソ
ース配線１０３と１０４と互いに交差しゲート配線は走
査信号配線として用いられる。またゲート配線１０２の
一部とソース配線１０３の一部とドレイン電極１０６の
一部は半導体層１０５部において１つのＴＰＴを形成し
ており、ドレイン電極１０６はキャパシタ電極１０８と
コンタクトホール１１１と１１０を介し画素電極１０７
によシ接続されている。またホールドキャパシタは第１
の絶縁性薄膜１１３と第２の絶縁性薄膜１０９とを介し
てゲート配線１ｏ１をキャパシタ電極１０８と画素電極
１０７で挾むことにより形成されている。
シタ電極となる第２の導電性薄膜として厚さ７５００人
のアルミニウム膜を被着し、これを選択除去し列電極配
線（ソース配線）１０３及びドレイン電極１０６及びキ
ャパシタ電極１０８を同時に作成し、最後にＴＰＴの電
極間の低抵抗半導体層を除去して第１図すなる液晶表示
装置用のＴＦＴアレイを作成する。なお第１図ａおよび
第１図すに示される様にゲート配線１０１と１０２はソ
ース配線１０３と１０４と互いに交差しゲート配線は走
査信号配線として用いられる。またゲート配線１０２の
一部とソース配線１０３の一部とドレイン電極１０６の
一部は半導体層１０５部において１つのＴＰＴを形成し
ており、ドレイン電極１０６はキャパシタ電極１０８と
コンタクトホール１１１と１１０を介し画素電極１０７
によシ接続されている。またホールドキャパシタは第１
の絶縁性薄膜１１３と第２の絶縁性薄膜１０９とを介し
てゲート配線１ｏ１をキャパシタ電極１０８と画素電極
１０７で挾むことにより形成されている。
上記実施例による液晶表示装置と第４図の様な従来の構
成によるホールドキャパシタとを比較してみると実効的
なキャパシタの電極面積はほぼ倍となっており、容量値
においても５ｉ０２の比誘電率を４．５．ＳｉＮｘの比
誘電率を６．５とすると従来通シのＳ ｉＮｘのみをは
さんだものに対し約１．８倍と増大した。しかも、第１
図ａと第４図ａを比較して判る様にホールドキャパシタ
が増加したにもかかわらず、画素電極の面積（有効表示
面積）はむしろ若干増加しており、本発明を用いる事に
よシ、画像を暗くすることなくホールドキャパシタ容量
を増大し、画像信号をよシ安定させることができ、表示
画質を向上することができる。
成によるホールドキャパシタとを比較してみると実効的
なキャパシタの電極面積はほぼ倍となっており、容量値
においても５ｉ０２の比誘電率を４．５．ＳｉＮｘの比
誘電率を６．５とすると従来通シのＳ ｉＮｘのみをは
さんだものに対し約１．８倍と増大した。しかも、第１
図ａと第４図ａを比較して判る様にホールドキャパシタ
が増加したにもかかわらず、画素電極の面積（有効表示
面積）はむしろ若干増加しており、本発明を用いる事に
よシ、画像を暗くすることなくホールドキャパシタ容量
を増大し、画像信号をよシ安定させることができ、表示
画質を向上することができる。
次に本発明の他の実施例について説明する。
第３図ａは他の実施例を示す液晶表示装置用ＴＦＴアレ
イの部分平面図であり、第３図すはＣ−ｃ’線上の断面
図である。３００は透光性絶縁基板、３０７は画素電極
、３１３は第１の絶縁性薄膜、３０１と３０２はゲート
配線、３０３と３０４はソース配線、３０９は第２の絶
縁性薄膜、３０５は半導体層、３１２は第３の絶縁性薄
膜、３０６はドレイン電極でありコンタクトホール３１
０を介して画素電極３０７に接続しておシ、キャパシタ
電極３０８はドレイン電極３０６と直接つながるもので
あり、ソース配線３０３および３０４と同一の導電性薄
膜で形成されている０この実施例においてぽコンタクト
ホールは一画素尚り１個であり、さらにキャパシタ電極
３０８の大部分がゲート配線３０１上にあり、有効表示
面積をできるだけ減少させない工夫がなされている。こ
の実施例による液晶表示装置においても第１の実施例と
同様の理由により、表示画質を向上することができる。
イの部分平面図であり、第３図すはＣ−ｃ’線上の断面
図である。３００は透光性絶縁基板、３０７は画素電極
、３１３は第１の絶縁性薄膜、３０１と３０２はゲート
配線、３０３と３０４はソース配線、３０９は第２の絶
縁性薄膜、３０５は半導体層、３１２は第３の絶縁性薄
膜、３０６はドレイン電極でありコンタクトホール３１
０を介して画素電極３０７に接続しておシ、キャパシタ
電極３０８はドレイン電極３０６と直接つながるもので
あり、ソース配線３０３および３０４と同一の導電性薄
膜で形成されている０この実施例においてぽコンタクト
ホールは一画素尚り１個であり、さらにキャパシタ電極
３０８の大部分がゲート配線３０１上にあり、有効表示
面積をできるだけ減少させない工夫がなされている。こ
の実施例による液晶表示装置においても第１の実施例と
同様の理由により、表示画質を向上することができる。
発明の効果
以上述べたように、本発明はホールドキャパシタの電極
面積を従来のほぼ倍に増加させ、安定にホールドキャパ
シタの容量を増加することにより表示画質を面上させる
ことができ、実用的にきわめて有用である。しかも次の
様な効果ももたらす。
面積を従来のほぼ倍に増加させ、安定にホールドキャパ
シタの容量を増加することにより表示画質を面上させる
ことができ、実用的にきわめて有用である。しかも次の
様な効果ももたらす。
すなわち、本発明の構成上ＴＰＴのゲート電極の下に絶
縁性薄膜が形成される、これはバイレックスなどのガラ
ス基板を用いる場合にはＴＰＴの下地を安定させ、ＴＰ
Ｔの特性劣化をまねく可能性のある不純物の基板からＴ
ＰＴへの拡散量を減少し、また基板の組成のばら付きに
よる不安定要因を小さくシ、特性の揃ったＴ、ＦＴアレ
イを数多く作る上でも有効に働く。また第１の実施例の
様にゲート配線の下に画素電極をＩＴＯで形成する場合
には、ＴＰＴの形成前に十分の熱工程を加える事が出き
、ＩＴＯを安定化させ、耐プロセス性を向上する効果も
ある。
縁性薄膜が形成される、これはバイレックスなどのガラ
ス基板を用いる場合にはＴＰＴの下地を安定させ、ＴＰ
Ｔの特性劣化をまねく可能性のある不純物の基板からＴ
ＰＴへの拡散量を減少し、また基板の組成のばら付きに
よる不安定要因を小さくシ、特性の揃ったＴ、ＦＴアレ
イを数多く作る上でも有効に働く。また第１の実施例の
様にゲート配線の下に画素電極をＩＴＯで形成する場合
には、ＴＰＴの形成前に十分の熱工程を加える事が出き
、ＩＴＯを安定化させ、耐プロセス性を向上する効果も
ある。
第１図ａ、ｂは本発明の一実施例による表示装４験
置の要部の平面図と部分断面図、第２図は同工程概略断
面図、第３図ａ、ｂは本発明の第２の実施例の要部の平
面図と部分断面図、第４図ａ、ｂは従来のＴＦＴアレイ
の部分平面図と断面図、第５図と第６図は液晶表示装置
のほぼ一画素分の要部断面図と回路図である。 １０１．１０２−−−−・・行電極配線、１０３，１０
４・・・・・・列電極配線、１０７・・・・・・画素電
極、１１ｏ・・・コンタクトホール、１０８・・・・・
・導電性薄膜、１１３゜１０９・・・・・・絶縁性薄膜
。
面図、第３図ａ、ｂは本発明の第２の実施例の要部の平
面図と部分断面図、第４図ａ、ｂは従来のＴＦＴアレイ
の部分平面図と断面図、第５図と第６図は液晶表示装置
のほぼ一画素分の要部断面図と回路図である。 １０１．１０２−−−−・・行電極配線、１０３，１０
４・・・・・・列電極配線、１０７・・・・・・画素電
極、１１ｏ・・・コンタクトホール、１０８・・・・・
・導電性薄膜、１１３゜１０９・・・・・・絶縁性薄膜
。
Claims (3)
- （１）互いに交差する導電性薄膜による行電極配線およ
び列電極配線を有し、表示材料を駆動するための駆動信
号をスイッチングするスイッチング素子を前記行電極配
線および前記列電極配線と電気的に接続して有し、前記
スイッチング素子がオフ時においても前記駆動信号をホ
ールドするためのホールドキャパシタを有し、前記行電
極配線を走査信号配線として用いる表示装置において、
前記スイッチング素子に継ながる画素電極を形成する第
１の導電性薄膜とコンタクトホールを介して前記第１の
導電性薄膜と接続された第２の導電性薄膜により、前記
行電極配線を絶縁性薄膜を介して上下から挾むことによ
り前記ホールドキャパシタが形成されることを特徴とす
る表示装置。 - （２）行電極配線を絶縁性薄膜を介して上下から挾む第
１または第２の導電性薄膜のいずれか一方が列電極配線
形成時に同時に形成されることを特徴とする特許請求の
範囲第１項記載の表示装置。 - （３）スイッチング素子に薄膜トランジスタを用いるこ
とを特徴とする特許請求の範囲第２項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177103A JPS6236687A (ja) | 1985-08-12 | 1985-08-12 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177103A JPS6236687A (ja) | 1985-08-12 | 1985-08-12 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236687A true JPS6236687A (ja) | 1987-02-17 |
Family
ID=16025197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177103A Pending JPS6236687A (ja) | 1985-08-12 | 1985-08-12 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236687A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370832A (ja) * | 1986-09-12 | 1988-03-31 | Seiko Epson Corp | 液晶表示装置 |
| JPS63309921A (ja) * | 1987-06-10 | 1988-12-19 | Hitachi Ltd | 液晶表示装置 |
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