JP2003289136A - アクティブマトリクス基板及びその製造方法、表示装置 - Google Patents

アクティブマトリクス基板及びその製造方法、表示装置

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JP2003289136A JP2002091546A JP2002091546A JP2003289136A JP 2003289136 A JP2003289136 A JP 2003289136A JP 2002091546 A JP2002091546 A JP 2002091546A JP 2002091546 A JP2002091546 A JP 2002091546A JP 2003289136 A JP2003289136 A JP 2003289136A
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Mitsuo Nakajima
充雄 中島
Yujiro Hara
雄二郎 原
Takeshi Hioki
毅 日置
Masahiko Akiyama
政彦 秋山
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Abstract

(57)【要約】 【課題】 プラスチック基板等の低耐熱基板上に選択転
写法により低コストで形成され、且つ従来と同等以上の
性能を有するアクティブマトリクス基板及びその製造方
法、表示装置を提供することを目的とする。 【解決手段】 基板（１０５）と、前記基板の上に設け
られ、有機樹脂からなり、前記基板の主面に対して９０
度よりも小さいテーパ角を有する傾斜部が側面の少なく
とも一部に設けられた接着層（１０６）と、前記接着層
の上に設けられた薄膜能動素子（１０２）と、前記薄膜
能動素子に接続され、前記傾斜部を介して前記基板の上
に延在する接続配線（１０７）と、を備えたことを特徴
とするアクティブマトリクス基板を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板及びその製造方法、ならびにこのアクティブマ
トリクス基板を用いた液晶表示装置やＥＬ（electrolum
inescence）表示装置などの表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、低消費電力で薄くかつ
高精細な画像が得られるという特徴を生かし、ノートブ
ックパソコン、薄型テレビなどに広く用いられている。
【０００３】しかし、現在使われている液晶表示装置の
大部分はガラス基板上に形成されており、割れやすいと
いう点でさらなる改良が望ましい。同時に、重量の観点
からもさらに軽量な表示装置が求められている。
【０００４】また一方、紙のように自由に湾曲する、ま
たは、折れ曲がるというような、フレキシブル性を有す
る液晶表示装置を要望する声も高まっている。
【０００５】これらの要求を満たす表示装置として、プ
ラスチック基板などの耐衝撃性に優れ軽量でかつフレキ
シビリティを持つ基板を用いた液晶表示装置が提案され
ている。
【０００６】また一方、これらの表示装置の場合も、動
画などを十分に美しく表示できるものであることが望ま
しい。このためには、薄膜トランジスタのような薄膜能
動素子を集積させたアクティブマトリクス基板を用いる
必要がある。
【０００７】つまり、プラスチック基板上に薄膜能動素
子アレイを形成したアクティブマトリクス基板を実現す
る必要がある。
【０００８】しかし、現在広く用いられているアモルフ
ァス（非晶質）シリコンやポリ（多結晶）シリコンを用
いた薄膜トランジスタを形成するためには、３５０℃か
ら６００℃程度の高温プロセスが必須であり、２００℃
程度の耐熱性しかないプラスチック基板上に直接形成す
ることは難しい。
【０００９】この問題を解決するために、薄膜トランジ
スタをガラス基板などの高耐熱性基板上に形成した後、
プラスチック基板上に「転写」することによって、プラ
スチック基板上に薄膜トランジスタアレイを形成すると
いう技術が提案されている。この方法によれば、薄膜ト
ランジスタを従来どおりの高温プロセスにより形成でき
るため、従来なみの特性を有した薄膜トランジスタをプ
ラスチック基板上に設置することができるわけである。
【００１０】しかし、この方法の場合、従来に比べて転
写プロセス分のコストが新たに発生するため、コストア
ップしてしまうという問題があった。
【００１１】この問題を解決するため、ガラスなどの高
耐熱性基板の上に薄膜トランジスタを高密度に形成した
薄膜トランジスタ基板（転写元基板）を形成しておき、
この薄膜トランジスタ基板から複数のプラスチック基板
（転写先基板）に薄膜トランジスタを部分的に順次転写
することより、複数の薄膜トランジスタアレイを形成す
るという方法が提案されている。この場合、多数の薄膜
トランジスタから転写対象のトランジスタのみを選択し
て転写する技術が必要となる。
【００１２】特開平１１−１４２８７８号公報（以下、
「従来例」とよぶ）では、ＵＶ剥離樹脂上に予め高密度
で形成された薄膜トランジスタ基板にアクリレート系Ｕ
Ｖ硬化樹脂やＵＶ硬化エポキシ樹脂等の接着樹脂の塗布
された転写先基板を貼り合わせ、フォトマスクを用いて
選択された薄膜トランジスタのみに紫外線を照射するこ
とで薄膜トランジスタを選択転写している。
【００１３】この従来例の場合、接着樹脂は、紫外線の
照射により紫外線照射領域のみが半硬化することによっ
て接着性を有するとしている。すなわち、一様に形成さ
れた接着樹脂のうちの紫外線照射領域のみが半硬化して
接着性を有する転写先基板を提案している。なお、紫外
線が照射されない硬化領域は、選択転写後、除去するこ
とができるとしている。
【００１４】また、接着樹脂を一様に塗布するのではな
く、凹部を形成しその凹部にのみ接着樹脂を塗布するこ
とで接着性を局在化した転写先基板も提案している。こ
の局在化した接着層を有する基板上に紫外線照射により
剥離性を生じるＵＶ剥離樹脂上に仮接着された薄膜トラ
ンジスタを転写するわけである。
【００１５】しかし、この従来例においては、以下の点
で問題があった。
【００１６】まず、硬化した接着層を一部半硬化させる
ことで半硬化部のみに接着性を生じさせるという方法に
関しては、転写時には接着部と未接着部が同一平面に位
置するため、転写される薄膜トランジスタが、接着層の
半硬化部に接着されるとき転写対象でない薄膜トランジ
スタも接着層の硬化部に押し付けられる。このため、半
硬化部だけでなく、硬化部でも薄膜トランジスタが接着
してしまい、転写されてしまうという不良が多発する可
能性がある。
【００１７】また、この従来例では、選択転写後に接着
層の硬化部を除去した後、薄膜トランジスタの配線を形
成しているが、この時、接着層の端部に形成される段差
がほぼ垂直状であるため、いわゆる「段切れ」による配
線の断線率が高くなる可能性がある。
【００１８】一方、凹部に接着剤を塗布する方法に関し
ても、やはり接着面のまわりに位置する非接着面が接着
面と同一平面に位置し、転写対象の薄膜トランジスタが
接着層に接するとき、転写対象でない薄膜トランジスタ
が転写先基板に押し付けられた。さらに、この方式で
は、貼り付け時の圧力により接着剤が凹部から漏れ、周
りの薄膜トランジスタに付着するという問題も発生し
た。このため、選択していない薄膜トランジスタも転写
されてしまうという不良が生ずる場合もある。このた
め、コストを低減することが困難であった。
【００１９】
【発明が解決しようとする課題】以上説明したように、
プラスチック基板などの低耐熱基板を用いてアクティブ
マトリクス基板を形成するに際して、従来の選択転写法
を用いた場合、局在化した接着性を有する転写先基板の
転写の選択性に問題があったので、その製造コストを十
分に下げることができなかった。
【００２０】本発明は、かかる問題点に鑑みてなされた
ものであり、その目的は、プラスチック基板等の低耐熱
基板上に選択転写法により低コストで形成され、且つ従
来と同等以上の性能を有するアクティブマトリクス基板
及びその製造方法、表示装置を提供することにある。
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１のアクティブマトリクス基板は、基板
と、前記基板の上に設けられ、有機樹脂からなり、側面
の少なくとも一部に前記基板の主面に対して９０度より
も小さいテーパ角を有する傾斜部を含む接着層と、前記
接着層の上に設けられた薄膜能動素子と、前記薄膜能動
素子に接続され、前記傾斜部を介して前記基板の上に延
在する接続配線と、を備えたことを特徴とする。
【００２１】上記構成によれば、プラスチック基板等の
低耐熱基板上に選択転写法により低コストで形成され、
且つ従来と同等以上の性能を有するアクティブマトリク
ス基板を提供できる。
【００２２】ここで、前記接着層の側面のうちの、前記
傾斜部と対向する部分における前記基板の主面に対する
角度は前記傾斜部のテーパ角よりも大なるものとするこ
とができる。
【００２３】また、前記テーパ角は、４０度以上８０度
以下であるものとすれば、サイズを拡大することなく配
線の断線も効果的に防ぐことができる。
【００２４】一方、本発明の第２のアクティブマトリク
ス基板は、基板と、前記基板の上において第１の方向に
沿って互いに略平行に設けられた複数の第１の配線と、
前記基板の上に設けられた複数の薄膜能動素子であっ
て、それぞれが前記複数の第１の配線のいずれかに接続
された複数の薄膜能動素子と、前記複数の第１の配線の
それぞれと前記基板との間に設けられ、有機樹脂からな
る複数の第１の接着層と、前記複数の薄膜能動素子のそ
れぞれと前記基板との間に設けられ、有機樹脂からな
り、前記複数の第１の接着層のいずれかと連続的に形成
された複数の第２の接着層と、を備えたことを特徴とす
る。
【００２５】上記構成によっても、プラスチック基板等
の低耐熱基板上に選択転写法により低コストで形成さ
れ、且つ従来と同等以上の性能を有するアクティブマト
リクス基板を提供できる。
【００２６】ここで、前記基板の上において前記第１の
方向と交差する方向に沿って互いに略平行に設けられた
複数の第２の配線と、前記複数の第２の配線のそれぞれ
と前記基板との間に設けられ、有機樹脂からなり、前記
複数の第２の接着層の少なくともいずれかと連続的に形
成された複数の第３の接着層と、をさらに備えたものと
することができる。
【００２７】また、本発明の第３のアクティブマトリク
ス基板は、基板と、前記基板の上に設けられ、有機樹脂
からなる複数の接着層と、前記複数の接着層のそれぞれ
の上に複数個ずつ設けられた能動薄膜素子と、を備えた
ことを特徴とする。
【００２８】上記構成によれば、サイズをさらにコンパ
クトにし、あるいは冗長設計がされ、あるいはＥＬなど
の表示に適したアクティブマトリクス基板を提供でき
る。
【００２９】ここで、前記複数の接着層のそれぞれの上
に複数個ずつ設けられた能動薄膜素子の少なくともいず
れかの電極は、同じ接着層の上に設けられた他の薄膜能
動素子のいずれかの電極と共通化されてなるものとする
ことができる。
【００３０】また、前記共通化されてなる前記電極は、
共通の接続部を介して配線層に接続されているものとす
ることもできる。
【００３１】一方、本発明の表示装置は、上記のいずれ
かのアクティブマトリクス基板と、画素毎に設けられ、
前記アクティブマトリクス基板の前記薄膜能動素子によ
り動作が制御される表示セルと、を備えたことを特徴と
する。
【００３２】上記構成によれば、プラスチック基板等の
低耐熱基板上に選択転写法により低コストで形成され、
且つ従来と同等以上の性能を有する表示装置を提供でき
る。
【００３３】一方、本発明の第１のアクティブマトリク
ス基板の製造方法は、第１の基板の上に、複数の薄膜能
動素子を形成する工程と、前記複数の薄膜能動素子を第
２の基板の上に転写する工程と、第３の基板の上に、有
機樹脂からなり、側面の少なくとも一部に前記第３の基
板の主面に対して９０度よりも小さいテーパ角を有する
傾斜部を含む複数の接着層を形成する工程と、前記第２
の基板の上に転写された前記複数の薄膜能動素子のうち
の一部の薄膜能動素子を前記複数の接着層のそれぞれに
接着することにより前記第３の基板の上に転写する工程
と、前記第３の基板の上に転写された前記薄膜能動素子
から前記傾斜部を介して前記第３の基板の上に延在する
配線を形成する工程と、を備えたことを特徴とする。
【００３４】上記構成によれば、プラスチック基板等の
低耐熱基板上に選択転写法により低コストで形成され、
且つ従来と同等以上の性能を有するアクティブマトリク
ス基板を製造できる。
【００３５】一方、本発明の第２のアクティブマトリク
ス基板の製造方法は、第１の基板の上に、複数の薄膜能
動素子を形成する工程と、前記複数の薄膜能動素子を第
２の基板の上に転写する工程と、第３の基板の上に、有
機樹脂からなる複数の接着層を形成する工程と、前記第
２の基板の上に転写された前記複数の薄膜能動素子の一
部の薄膜能動素子を前記複数の接着層のそれぞれに接触
させた状態で、前記第２の基板と前記第３の基板とを相
対的に反対の方向にずらす応力を印加することにより、
前記薄膜能動素子を前記接着層に接着して転写するとと
もに、前記複数の接着層の一方の側面に前記第３の基板
の主面に対して９０度よりも小さいテーパ角を有する傾
斜部を形成する工程と、前記第３の基板の上に転写され
た前記複数の薄膜能動素子から前記傾斜部を介して前記
第３の基板の上に延在する配線を形成する工程と、を備
えたことを特徴とする。
【００３６】上記構成によっても、プラスチック基板等
の低耐熱基板上に選択転写法により低コストで形成さ
れ、且つ従来と同等以上の性能を有するアクティブマト
リクス基板を製造できる。
【００３７】
【発明の実施の形態】以下、図面を参照しつつ、本発明
の実施の形態について詳細に説明する。
【００３８】（第１の実施の形態）図１は、本発明の第
１の実施の形態にかかるアクティブマトリクス基板の一
部断面構造を例示する模式図である。すなわち、同図に
表したアクティブマトリクス基板は、液晶表示装置に用
いることができるものである。
【００３９】まず、その全体構成について説明すると、
プラスチックあるいは樹脂などからなる基板１０５の上
には、接着樹脂１０６が形成され、その上に薄膜トラン
ジスタ素子１０２が貼り付けられている。このトランジ
スタ素子１０２から基板１０５にかけて、接続配線１０
７が形成されている。これら基板上の要素は、パッシベ
ーション膜１０８により覆われ、コンタクト開口を介し
て、画素電極１０９がトランジスタ素子１０２に接続さ
れている。そして、パッシベーション膜１０８及び画素
電極１０９の表面には、液晶配向膜１１０が設けられて
いる。
【００４０】なお、このようなアクティブマトリクス基
板の上に図示しない対向基板を配置し、これら一対の基
板の間に液晶を封入すると、液晶表示装置の表示セルが
完成する。
【００４１】以上説明した構成において、本発明によれ
ば、まずその製造に際して、接着樹脂１０６を基板１０
５の必要な部分のみに設けて、トランジスタ素子１０２
を転写する。つまり、不要な部分には接着樹脂１０６を
形成しないので、トランジスタ素子１０２を不必要に基
板１０５の上に転写してしまうというトラブルを回避で
きる。この点に関しては、後に製造プロセスを詳細に説
明する。
【００４２】また、本発明によれば、接着樹脂１０６の
側面Ｓが基板１０５の主面に対して垂直に切り立ってお
らず傾斜しており、いわゆる「テーパ角」が設けられて
いる。
【００４３】このテーパ角θを９０度よりも小さくする
と、接着樹脂１０６の側面Ｓを介して基板１０５に至る
接続配線１０７の「段切れ」を防ぐことができる。すな
わち、接着樹脂１０６の層厚は概ね１マイクロメータ乃
至１０マイクロメータであり、これに対して接続配線１
０７の層厚は高々０．５マイクロメータ程度であるの
で、接着樹脂１０６の厚みよりもはるかに薄く、側面Ｓ
の段差を埋めるにはほど遠い。このような場合に、側面
Ｓのテーパ角θが垂直（９０度）に近いと、接続配線１
０７は、側面Ｓにおいて段切れにより断線しやすくな
る。
【００４４】本発明者は、このテーパ角θを種々に変え
て、接続配線１０７の段切れによる断線の割合を評価し
た。
【００４５】図２は、接着樹脂１０６の側面のテーパ角
θと、接続配線１０７の断線率との関係を例示するグラ
フ図である。テーパ角θが９０度すなわち側面Ｓが垂直
に形成された場合の断線率は９０パーセント近くである
が、テーパ角θを８０度にすると断線率は３０パーセン
ト以下にまで低下する。そして、さらにテーパ角θを４
０度にすると断線率は１パーセント以下にまで低下する
ことが判明した。
【００４６】但し、テーパ角θをあまり小さく設定する
と、接着樹脂１０６の底面積が拡大してしまい、基板１
０５の上で占める面積が大きくなってしまう。これは、
集積度の低下を引き起こす場合もある。
【００４７】従って、テーパ角θは、４０度乃至８０度
の範囲とすることが望ましい。この範囲とすれば、接続
配線１０７の断線も効果的に抑止し、同時に基板上に高
密度に薄膜トランジスタ素子１０２を集積することも容
易となる。
【００４８】次に、本実施形態のアクティブマトリクス
基板の製造方法について説明する。
【００４９】図３は、本発明のアクティブマトリクス基
板の製造方法を例示する工程断面図である。
【００５０】まず、同図（ａ）に表したように、転写元
基板１０１の上に、薄膜トランジスタ素子１０２を形成
する。転写元基板１０１としては、高耐熱性のガラス基
板あるいは石英基板などを用いることができるため、従
来なみの特性を有する薄膜トランジスタが形成可能であ
る。薄膜トランジスタの材料としては、アモルファス
（非晶質）シリコンでも、ポリ（多結晶）シリコンでも
よい。
【００５１】次に、図３（ｂ）に表したように、薄膜ト
ランジスタ素子１０２Ａ、１０２Ｂを中間転写基板１０
３に転写する。すなわち、仮接着層１０４がコートされ
た中間転写基板１０３を準備し、転写元基板１０１をこ
の中間転写基板１０３に張り合わせる。仮接着層１０４
としては、加熱あるいは紫外線の照射などにより剥離す
る性質を持つ材料を用いることができる。
【００５２】この後、転写元基板１０１をエッチングや
研磨などによって除去する。こうすることにより、中間
転写基板１０３の上に薄膜トランジスタ素子１０２Ａ、
１０２Ｂを全て転写する。
【００５３】次に、図３（ｃ）に表したように、転写先
基板１０５を貼り合わせる。具体的には、転写先基板１
０５の上に所定のパターンを有する接着樹脂１０６を形
成する。接着樹脂１０６は、基板１０５の全面にコート
した後に、図示しないマスクを形成し、エッチングなど
によりパターニング加工して形成することができる。ま
たは、接着樹脂１０６の材料として、感光性の樹脂を用
いれば、紫外線マスク露光により現像してパターニング
加工することもできる。
【００５４】このようにしてパターニングされた接着樹
脂１０６を設けた転写先基板１０５を貼り合わせた状態
で、一定時間、加熱する。加熱することによりトランジ
スタ素子１０２Ａは接着樹脂１０６に熱圧着される。ま
た、仮接着層１０４に熱剥離性を有する材料を用いれ
ば、同時に、仮接着層１０４の接着力が低下して剥離性
が生ずる。一方、トランジスタ素子１０２Ｂは、接着樹
脂１０６に圧着されず、仮接着層１０４に接着されたま
まの状態を維持する。
【００５５】次に、図３（ｄ）に表したように、中間転
写基板１０３を剥離する。すると、中間転写基板１０３
の上に転写されたトランジスタ素子１０２Ａ、１０２Ｂ
のうちで、接着樹脂１０６により接着されたトランジス
タ素子１０２Ａのみが転写先基板１０５に転写される。
一方、トランジスタ素子１０２Ｂは、中間転写基板１０
３の上に貼り付けられたままの状態で剥離される。
【００５６】このようにして、複数の薄膜トランジスタ
素子１０２Ａ、１０２Ｂのうちで所定のパターンで形成
された接着樹脂１０６に接着されたトランジスタ素子１
０２Ａのみが転写先基板１０５に転写される。
【００５７】この後、接続配線１０７、パッシベーショ
ン膜１０８、画素電極１０９、液晶配向膜１１０などを
形成することにより、図３（ｅ）に表したように、アク
ティブマトリクス基板の要部が完成する。この際に、本
発明によれば、接着樹脂１０６の側面に９０度よりも小
さいテーパ角を付与することにより、接続配線１０７の
段切れによる断線を解消できる。
【００５８】さて、液晶表示装置の製造にあたっては、
このようにしてアクティブマトリクス基板を形成する一
方で、図示しない基板上に透明電極、ブラックマトリク
ス、カラーフィルタなどを形成した対向基板を形成す
る。そして、この対向基板とアクティブマトリクス基板
とを、スペーサを介して数マイクロメータ程度のギャッ
プで貼り合わせる。さらに、これら基板の周縁部を封止
剤により封止固定して、その間隙に液晶を注入し、紫外
線硬化樹脂などで注入口を封止することにより、液晶表
示装置の表示セル部が完成する。また、このようにして
薄膜トランジスタ素子１０２Ａを用いたアクティブマト
リクス基板を形成した後、新たな転写先基板１０５を用
いて図３（ｃ）の工程から同一の工程により、薄膜トラ
ンジスタ素子１０２Ｂを用いたアクティブマトリクス基
板を製造することができる。
【００５９】なお、転写元基板１０１あるいは中間転写
基板１０３におけるトランジスタ素子１０２の集積密度
と、転写先基板１０５におけるトランジスタ素子の集積
密度とは、適宜設定することができる。例えば、転写元
基板１０１の集積密度を転写先基板１０５の集積密度の
４倍とすれば、一枚の転写元基板１０１から、同一のサ
イズの４枚の転写先基板１０５を形成することが可能で
ある。
【００６０】以上説明したように、本発明によれば、所
定のパターンを有する接着樹脂１０６を形成した転写先
基板１０５を用いることにより、中間転写基板１０３の
上に配置された複数の薄膜トランジスタ素子１０２のう
ちの所定のもののみを確実に転写できる。つまり、不要
なトランジスタ素子を転写してしまうという問題が解消
できる。その結果として、プラスチックなどの基板を用
いた液晶表示装置などの各種の表示装置を低コストで提
供することができる。
【００６１】さらに、この接着樹脂１０６の側面に９０
度よりも小さいテーパ角を付与することにより、接続配
線１０７の段切れを阻止し、断線不良を解消できる。
【００６２】また、後に本発明の実施例に関して詳述す
るように、接着樹脂１０６の厚みを数マイクロメータ程
度とすることにより、薄膜トランジスタ素子１０２に対
する歪み付与を緩和できる。すなわち、本発明によれ
ば、プラスチックなどの柔軟性を有する基板１０５を用
いて安価且つ変形が可能な表示装置を実現できるが、基
板に曲げやたわみなどの応力が付与された場合でも、数
マイクロメータ程度の接着樹脂１０６がこの応力をある
程度吸収するため、薄膜トランジスタ素子１０２の変形
や割れなどによる動作不良を抑制できる。
【００６３】以下、本発明の第１実施形態について、実
施例を参照しつつさらに詳細に説明する。
【００６４】（第１の実施例）図４は、本実施例のアク
ティブマトリクス基板の平面透視構造を表す模式図であ
る。
【００６５】また、図５及び図６は、このアクティブマ
トリクス基板の断面構成及び形成プロセスを表す工程断
面図である。ここで、図５（ａ）〜（ｃ）及び図６
（ａ）、（ｃ）は、図４におけるＡ−Ａ’断面を表し、
図６（ｂ）及び（ｄ）は、図４におけるＢ−Ｂ’断面を
表す。
【００６６】以下、これらの図面を参照しつつ、本実施
例のアクティブマトリクス基板の構成を、その製造プロ
セスに沿って説明する。
【００６７】まず、図５（ａ）に表したように、転写元
基板２０１の上に薄膜トランジスタ素子を形成し、また
一方、中間転写基板２１０を作成する。具体的には、例
えば、高耐熱性ガラス基板２０１の上にアンダーコート
層２０２を、２００ｎｍ〜１μｍ程度の厚みに形成す
る。アンダーコート層２０２としては、酸化シリコン
（ＳｉＯｘ）膜や窒化シリコン（ＳｉＮｘ）膜を用いる
と薄膜トランジスタへのイオン性の不純物をブロックす
ることができて好適であった。また、これら酸化シリコ
ンと窒化シリコンの積層膜を用いるとさらにその効果は
増加した。
【００６８】次に、モリブデン・タンタル（ＭｏＴ
ａ）、モリブデン・タングステン（ＭｏＷ）などからな
る金属層をスパッタリング法などにより３００ｎｍ程度
の厚みに堆積し、パターニングしてゲート電極２０３を
形成した。次に、プラズマＣＶＤ（Chemical Vapor Dep
osition）法などにより酸化シリコンや窒化シリコンな
どからなるゲート絶縁膜層２０４、アモルファス・シリ
コンなどの半導体からなるチャネル層２０５、窒化シリ
コンなどからなる絶縁膜層、を順次堆積し、この絶縁膜
をパターニングしてチャネル保護層２０６を形成した。
【００６９】ゲート絶縁膜２０４、チャネル層２０５、
チャネル保護層２０６の厚さは、それぞれ１００ｎｍ乃
至４００ｎｍ程度、５０ｎｍ乃至３００ｎｍ程度、５０
ｎｍ乃至２００ｎｍ程度とした。なお、ゲート絶縁膜２
０４としては他に酸化タンタル（ＴａＯｘ）膜や、ＰＺ
Ｔ（lead zirconate titanate：ジルコン酸チタン酸
鉛）膜などの高誘電体膜あるいは強誘電体膜を用いても
よい。この場合、材料の誘電率が大きいので、より膜厚
を薄くすることができ、形成コストが低減する効果があ
る。さらに強誘電体膜を用いた場合はメモリー性駆動が
可能となり駆動の際の消費電力を低減することができ
る。
【００７０】この後、プラズマＣＶＤ法などにより燐
（りん）をドープしたｎ型半導体層２０７を３０ｎｍ乃
至１００ｎｍ程度の厚みに形成した。さらに、モリブデ
ン（Ｍｏ）、アルミニウム（Ａｌ）などの単層又は積層
からなるメタル層をスパッタリング法などにより２００
ｎｍ乃至４００ｎｍ程度の厚みに堆積した。この後、ウ
エットエッチング法またはドライエッチング法を用いて
メタル層とｎ型半導体層をエッチングして、ソース電極
２０８ａとドレイン電極２０８ｂを形成した。
【００７１】このとき、チャネル層２０５はチャネル保
護層２０６がエッチングストッパとなるため、エッチン
グダメージを受けることはなかった。さらにチャネル層
２０５、ゲート絶縁膜層２０４までエッチングして、薄
膜トランジスタの島状パターンを形成した。
【００７２】この後、フォトレジストを塗布し、紫外線
でマスク露光してフォトレジストパターンからなる保護
層２０９を２μｍ乃至１０μｍ程度の厚みに形成した。
さらに、このレジストパターンをマスクにアンダーコー
ト層２０２をエッチングして、それぞれの薄膜トランジ
スタ２２０ａ、２２０ｂを分離した。
【００７３】以上説明したプロセスにおいては、従来広
く用いられている液晶表示装置と同様に高耐熱性ガラス
基板上に薄膜トランジスタを形成しており、従来と同様
の高温プロセスでの形成が可能であり、従って少なくと
も従来の薄膜トランジスタなみの電気特性を得ることが
できる。さらに、本発明においては、より高密度な薄膜
トランジスタアレイ基板（中間転写基板）から、多くの
液晶表示装置を形成することを目的としており、薄膜ト
ランジスタの形成ピッチはより細かくなるように工夫し
ている。
【００７４】次に、この薄膜トランジスタアレイを一時
的に転写する中間転写基板２１０を用意する。中間転写
基板２１０には、仮接着層２１１が形成されており、こ
れらは加熱することにより接着力を弱める性質をもって
いる。
【００７５】次に、図５（ｂ）に表したように、薄膜ト
ランジスタアレイを中間転写基板２１０に転写し、また
一方、転写先基板２１２を用意する。
【００７６】具体的には、転写元基板２０１の上に形成
された薄膜トランジスタアレイに中間転写基板２１０を
圧接し、仮接着層２１１の接着力により薄膜トランジス
タアレイを中間転写基板２１０に貼り付ける。次に、転
写元基板２０１を除去する。除去方法としては、フッ酸
などの薬品を用いたウェットエッチング法を用いても良
いし、薬品中に付けながら機械的に研磨する化学的機械
的研磨法（Chemical Mechanical Polishing）を用いて
も良い。
【００７７】また、ガラス基板２０１自体を除去する代
わりに、アンダーコート層２０２とガラス基板２０１と
の間に水素化アモルファス・シリコン層（図示せず）な
ど挿入し、レーザを照射してアモルファス・シリコン層
をアブレーションさせることでガラス基板２０１と薄膜
トランジスタを分離させてもよい。
【００７８】このようなプロセスにより、中間転写基板
２１０に薄膜トランジスタ２２０ａ、２２０ｂがそれぞ
れ独立した状態で仮接着される。
【００７９】一方、この薄膜トランジスタが仮接着され
た中間転写基板２１０から転写される転写先基板２１２
を用意する。転写先基板２１２としては、ポリエーテル
エーテルケトン（ＰＥＥＫ）、ポリエチレンナフタレー
ト（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポ
リイミド（ＰＩ）などのプラスチック基板あるいはフレ
キシブル基板を用いることができる。
【００８０】フレキシブル基板を用いることで、紙のよ
うに折れ曲げることや湾曲させることが可能な表示装置
を実現できる。もちろん、ガラス基板やシリコン基板な
どのフレキシビリティのない基板を用いてもよい。
【００８１】この転写先基板上２１２に、選択転写され
るトランジスタ素子の転写領域にのみ、接着層２１３を
１μｍから５μｍ程度の厚みに形成した。またこの際
に、接着層２１３の側面のテーパ角を４０度乃至８０度
程度となるように形成した。このようなテーパ角を設け
ることにより、後に形成する接続配線の断線率を低減す
ることができた。
【００８２】ここで、側面に所望のテーパ角を有する接
着層２１３の形成方法について説明する。
【００８３】図７は、接着層２１３の形成方法を表す要
部工程断面図である。ここでは、一例として、ポジ型の
感光性を有するアクリル樹脂を接着層２１３の材料とし
て用いた具体例を説明する。
【００８４】まず、図７（ａ）に表したように、基板２
０１の上にこのアクリル樹脂を所定のパターンに形成し
た。具体的には、まず、スピン塗布法などを用いて転写
先基板２１０の上にアクリル樹脂２１３を２μｍ乃至１
０μｍ程度の厚みにコーティングした。その後、ホット
プレートなどで６０℃乃至１００℃程度の低温でベーク
した後、フォトマスク（図示せず）をマスクとして紫外
線露光を行い、現像することにより、アクリル樹脂を島
状パターンに形成した。この工程後の、アクリル樹脂の
側面のテーパ角は、概ね８０度乃至８５度程度であっ
た。
【００８５】次に、図７（ｂ）に表したように、フォト
レジストマスク２９０を形成した。具体的には、アクリ
ル樹脂２１３の上に、ノボラック系のポジ型フォトレジ
ストを０．２μｍ乃至１．０μｍ程度の厚みにコート
し、８０℃程度でベークした後に、フォトマスクでマス
クして紫外線露光した後、現像することにより、フォト
レジストマスク２９０を形成した。この時、すでに形成
したアクリル樹脂２１３のパターン上に重なるように、
このアクリル樹脂の島状パターンの上面よりも小さい島
状パターンを形成するようにした。
【００８６】次に、図７（ｃ）に表したように、表面を
エッチングした。具体的には、ケミカルドライエッチン
グ（ＣＤＥ）法を用いて、ＣＦ４ガスとＯ２ガスの混合
雰囲気でエッチングを行った。この時、フォトレジスト
マスク２９０のエッチング速度が接着層２１３を形成す
るアクリル樹脂層のエッチング速度よりも大きく、さら
にフォトレジストマスク２９０の膜厚がアクリル樹脂層
２１３よりも薄いため、エッチングを進めるにつれてフ
ォトレジストマスク２９０がその周辺から消失するとい
う効果も重なって、アクリル樹脂２１３の側面にテーパ
角が形成される。本発明者の実験によれば、この方法に
より、４０度乃至７０度程度のテーパ角を実現できた。
【００８７】最後に、図７（ｄ）に表したように、フォ
トレジストマスク２９０をレジスト剥離剤などを用いて
除去することにより、所望のテーパ角を有する接着層２
１３が得られた。
【００８８】なお、フォトレジストマスク２９０を除去
せずに、フォトレジストマスク２９０自体を接着層とし
て用いることも可能である。
【００８９】また、フォトレジストマスク２９０を除去
した後、再度フォトレジストの島状パターンを形成し、
それをマスクとしてＣＤＥ法を用いてエッチングし、フ
ォトレジストを除去するというプロセスを追加して、さ
らにテーパ角を小さくさせることが可能である。このプ
ロセスを何度も繰り返して行うことでテーパ角をさらに
小さくさせることができる。
【００９０】また、接着層２１３としては、ネガ型の感
光性を有する有機樹脂材料を用いることも可能である。
しかし、ネガ型の材料を露光・現像して得られたパター
ンの場合には、一般にテーパ角が大きくなりやすく、場
合によっては９０度以上になってしまうこともある。こ
のため、ポジ型の感光性を有する有機樹脂材料を用いる
のが望ましい。ただし、本実施例のように、さらにフォ
トレジスト２９０を形成し、エッチングを追加するプロ
セスを用いれば、ネガ型の感光性を有する有機樹脂にお
いてもテーパ角を小さくすることが可能となる。
【００９１】接着層２１３の材料としては、前述したア
クリル樹脂の他にも、ポリイミド樹脂などを用いること
もできる。これらの樹脂を用いた場合、以下に説明する
配線形成プロセス、パッシベーション膜形成プロセスな
どにおける２００℃乃至３００℃程度の高温状態におい
ても樹脂が変質したりすることがないという点で優れ
る。また、透過型の液晶表示装置を形成する場合におい
ては、アクリル樹脂は可視光に対し透過率が十分高いた
め、光効率の点でも優れている。
【００９２】また、接着層２１３中にクロム（Ｃｒ）な
どのメタルの微粒子を分散させたものや黒色レジストを
用いても良い。これらの方法でレジストを黒色化又は不
透明化することで、この上に転写された薄膜トランジス
タ中への光漏れが低減し、トランジスタのスイッチング
比を向上することができ、最終的に形成される液晶表示
装置の画質を向上させることができる。
【００９３】なお、接着層２１３に感光性を有する有機
樹脂を用いると、容易にパターニングが可能であり、感
光性のない樹脂を用いるよりも製造コストを低減でき
る。もちろん、感光性のない有機樹脂はエッチングや印
刷などによりパターニングが可能である。
【００９４】ここで、再び図５に戻って説明すると、次
に、図５（ｃ）に表したように、所定の薄膜トランジス
タ素子２０２ａを転写先基板２１２に転写した。具体的
には、まず、転写先基板２１２に中間転写基板２１０
を、転写する薄膜トランジスタ２２０ａが接着層２１３
に当たるように位置合わせをして、貼り付けた。貼り付
け方法としては、平行またはほぼ平行な２つの平板を互
いに押し付ける圧着装置を用いても良いし、平板上にロ
ーラーが一つついた装置で圧着する装置を用いてもよい
し、２つのローラーからなる圧着装置で貼り付けても良
い。
【００９５】次に、この中間転写基板２１０と転写先基
板２１２とを張り合わせた状態で基板の全体に加熱また
は紫外線照射を行った。この時、中間転写基板２１０の
仮接着層２１１は、加熱や紫外線照射により接着力が低
減し、かつ接着層２１３を構成する有機樹脂が軟化して
粘性を生じた。これにより接着層２１３の上にのみ選択
的に薄膜トランジスタ２２０ａを転写することができ
た。
【００９６】ここで、接着層２１３の膜厚を１μｍ乃至
１０μｍとすることで、後の転写工程において、転写対
象でない薄膜トランジスタ２２０ｂが転写されてしまう
不良を減らすことができた。また、接着層２１３の硬度
は、ダイナミック硬度で３０以上のもので行うと転写対
象でない薄膜トランジスタが転写される不良を減らすこ
とができた。接着層２１３の膜厚を増加させる、また
は、硬度を増加させることでこのような不良が減るの
は、接着層２１３の厚みによる段差が転写中も十分な高
さを保っているために、転写対象でない薄膜トランジス
タが転写先基板２１２に接着しないためであると考えら
れる。
【００９７】さらに、薄膜トランジスタ２２０ａが転写
先基板２１２に圧着され転写される際に、接着層２１３
が１μｍ乃至１０μｍの膜厚を有するため、これがいわ
ば転写時の圧力を吸収し、薄膜トランジスタ２２０ａへ
のダメージが低減し、転写後も薄膜トランジスタ２２０
ａは良好な電気特性を維持することができるという効果
も得られた。特に、本実施例においては、接着層２１３
に粘性の強いアクリル樹脂を用いているため、接着層２
１３でのこの圧力吸収の効果はさらに向上した。
【００９８】なお、薄膜トランジスタ２２０ａが転写さ
れた転写先基板２１２をオーブンを用いて窒素下で２０
０℃乃至２５０℃程度の温度で３０分乃至１時間程度ア
ニールするなどして接着樹脂２１３を完全に硬化させる
と、薄膜トランジスタ２２０ａに対する接着強度が増加
した。また、薄膜トランジスタ２２０ａの特性を向上さ
せる上でも効果があった。
【００９９】この選択転写過程を複数回繰り返すことに
より、高密度に薄膜トランジスタが形成された１枚の中
間転写基板２１０から複数枚の薄膜トランジスタアレイ
基板２１２を形成することができた。これにより薄膜ト
ランジスタアレイの製造コストを低減することができ
た。
【０１００】また、中間転写基板２１０から複数回転写
することで、中間転写基板２１０よりも大きなサイズの
転写先基板２１２に薄膜トランジスタアレイを形成する
ことも可能であった。すなわち、大型の液晶表示装置の
ための薄膜トランジスタアレイを小さな基板から形成す
ることが可能となり、薄膜トランジスタの製造装置の小
型化を実現できた。
【０１０１】なお、本実施例では、薄膜トランジスタの
みの転写を行っているが、これは薄膜トランジスタに限
らず、いかなる薄膜素子でも可能である。例えば、液晶
表示装置の画素電極と並列に形成される補助容量を転写
して形成することも可能である。これにより、これによ
りＣＶＤ法などで３００℃以上の高温で形成される酸化
シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮ
ｘ）膜を絶縁層とした容量素子をプラスチック基板上に
低コストで形成できる。
【０１０２】特に、ＰＺＴ（チタン酸ジルコン酸鉛）
膜、ＢａＴｉＯ３（チタン酸バリウム）膜のような、従
来の高耐熱性ガラス基板上でも形成が難しかった強誘電
体膜或いは高誘電体膜からなる容量素子をプラスチック
基板上に形成することも可能となった。
【０１０３】もちろん、薄膜トランジスタや容量素子な
どを組み合わせて形成される画素メモリ回路などの高機
能回路を転写して形成することも可能である。転写元基
板としても、ガラス基板に限らず単結晶シリコン基板も
用いることができる。従って、従来は大きなシリコン単
結晶基板を形成できなかったため、大型の液晶表示装置
には適用が難しかった単結晶シリコンを用いたトランジ
スタでも、本転写法を用いれば転写元基板のシリコン基
板よりも大きいプラスチック基板上に分散して転写させ
ることができる。すなわち、単結晶シリコン・トランジ
スタ等の高機能な回路素子を、プラスチック基板上に転
写して形成することも可能となる。これにより、プラス
チック基板からなり、画素ごとに、あるいは画面周辺
に、メモリ機能その他の高機能を有する表示装置を低コ
ストで形成することが可能となる。
【０１０４】このように接着層２１３の上に薄膜トラン
ジスタ２２０ａを選択転写した後、レジスト剥離剤など
により保護層２０９を除去した。フォトレジストにより
保護層２０９を形成することで、転写の際に薄膜トラン
ジスタ２２０ａに対する圧力が緩和され、さらに転写元
基板２０１除去時に、エッチング液が薄膜トランジスタ
２２０ａ、２２０ｂへ染み込むことも防ぐことができ
た。また、フォトレジスト２０９自体の除去はアセトン
などの有機溶剤により容易に行うことができた。これに
より、薄膜トランジスタ２２０ａ、２２０ｂの性能を劣
化させずに転写することができた。
【０１０５】保護層２０９としては、フォトレジスト以
外にも各種の有機材料を用いることができる。例えば、
（株）ＪＳＲ社製のＴＨＢレジストシリーズなどの感光
性樹脂を用いることも可能である。ＴＨＢレジストを用
いると、数１０μｍの厚みも容易に形成でき、硬度も小
さいため、薄膜トランジスタへの転写時の圧力が吸収さ
れやすく、薄膜トランジスタの性能の劣化がさらに少な
くなった。
【０１０６】また、保護層２０９として、各種の無機材
料を用いることもできる。例えば、窒化シリコン（Ｓｉ
Ｎｘ）膜や酸化シリコン（ＳｉＯｘ）膜を保護層２０９
として用いると、ナトリウムイオンなど、薄膜トランジ
スタの電気特性を劣化させるイオン性不純物の進入を防
ぐのに優れる。
【０１０７】またさらに、保護層２０９として、有機材
料と無機材料との２層、または多層構造を採用してもよ
い。有機材料と無機材料とを層状に重ねる構造により、
上述した両者の利点を兼ね備えた保護層２０９を形成す
ることができる。保護層２０９は転写後に除去しても除
去しなくてもよい。
【０１０８】除去しない構成では、薄膜トランジスタの
ゲート電極２０３、ソース電極２０８ａ、ドレイン電極
２０８ｂの電気的接続をとるためのスルーホールを保護
層２０９に形成する。スルーホールの形成は、転写前で
も転写後でも構わない。ただし、転写後にスルーホール
を形成した方が転写時にエッチング薬液が進入すること
を防止できる点で望ましい。
【０１０９】次に、図６（ａ）及び（ｂ）に表したよう
に、配線を形成する。具体的には、転写先基板２１２上
に、モリブデン（Ｍｏ）やアルミニウム（Ａｌ）などの
メタルを２００ｎｍ乃至４００ｎｍ程度の厚みに堆積
し、パターニングしてゲート線２１４ｂ、補助容量線２
１４ｃ及び信号線２１４ａを形成した。ただし、図４か
ら分かるように、信号線２１４ａはゲート線２１４ｂ及
び補助容量線２１４ｃとのクロス部では断線させてあ
る。また、ゲート線２１４ｂ及び信号線２１４ａは薄膜
トランジスタのゲート電極２０３及びソース電極２０８
ａと接続した。
【０１１０】本発明によれば、接着層２１３側面にテー
パ角を付与したので、この段差部において信号線２１４
ａが断線するという問題を解消できる。
【０１１１】さて、この後、有機膜を１μｍ乃至４μｍ
程度の厚みに塗布し、パターニングしてパッシベーショ
ン層２１５を形成した。
【０１１２】この後、アルミニウム（Ａｌ）などのメタ
ルを堆積し、パターニングして、反射画素電極２１６
ａ、信号線パッド電極２１６ｂ、ゲート線パッド電極２
１６ｃ、補助容量線パッド電極２１６ｄを形成した。画
素電極と薄膜トランジスタのドレイン電極はスルーホー
ルを通じて接続した。また、信号線とゲート電極のクロ
ス部にＡｌパターン２１６ｅを、信号線と補助容量線の
クロス部にＡｌパターン２１６ｆを形成し、信号線の接
続を行った。すなわち、反射画素電極兼補助容量の上部
電極の形成と配線の接続を同一工程で行うことで形成工
程数を削減した。これにより薄膜トランジスタアレイの
形成歩留まりを向上し、コスト低減を行うことができ
た。
【０１１３】なお、画素電極２１６ａ、信号線パッド電
極２１６ｂ、ゲート線パッド電極２１６ｃ、補助容量線
パッド電極２１６ｄ、信号線ゲート線クロス部２１６
ｅ、信号線補助容量線クロス部２１６ｆはＡｌ以外のい
かなるメタルでも構わないし、ＩＴＯ（Indium Tin Oxi
de）などの透明導電膜を用いてもよい。
【０１１４】また、本実施例では、信号線２１４ａとゲ
ート線２１４ｂのクロス部でゲート線２１４ｂ側のみを
予めつなげておき、信号線２１４ａは後工程にて画素電
極２１６ａを形成するメタル（２１６ｆ）で接続してい
るが、これとは逆に、信号線２１４ａ側をあらかじめ接
続して、ゲート線２１４ｂをクロス部において断線して
おき、後工程においてゲート線２１４ｂを、画素電極２
１６ａを形成する材料と同様の材料により接続してもよ
い。
【０１１５】なお、本実施例では、パッシベーション膜
２１５を単層の構造とし、それを補助容量の絶縁膜とし
ても用いているが、これとは別の構造も可能である。
【０１１６】例えば、図６（ｃ）及び（ｄ）に例示した
ように、パッシベーション層を２層構造にする構成を挙
げることができる。すなわち、この具体例では、１層目
のパッシベーション膜２１８の膜厚を２００ｎｍ乃至５
００ｎｍ程度と比較的薄くし、２層目のパッシベーショ
ン膜２１５を２μｍ乃至１０μｍ程度と十分厚くして、
画素電極が形成される上面がほぼ平坦になるようにして
おくようにする。そして、１層目のパッシベーション膜
２１８の上に新たにメタル層２１７ａを形成する。
【０１１７】このメタル層２１７ａは、補助容量の上部
電極となる。また、この補助容量の上部電極メタル２１
７ａと同時に堆積したメタルを用いて、信号線とゲート
線のクロス部の接続メタル２１７ｂ及び信号線と補助容
量線のクロス部の接続メタル２１７ｃとする。この構造
によれば、薄い第１のパッシベーション膜２１８によ
り、より小さな面積で大きな補助容量を形成でき、か
つ、厚い第２のパッシベーション層により画素電極を平
坦化できる。
【０１１８】また、クロス部においての配線接続部２１
７ｂ及び２１７ｃは第１のパッシベーション膜２１８の
段差が小さいため断線しにくいという効果も得られる。
【０１１９】さて、図６（ａ）乃至（ｄ）に表したよう
に形成したアクティブマトリクス基板の上に、図示しな
いポリイミド膜を堆積し、液晶配向処理を行った。この
ようにして、液晶表示装置用のアクティブマトリクス基
板が形成された。
【０１２０】一方で、ＩＴＯ等の透明導電膜からなる対
向電極層、ブラックマトリクス層、カラーフィルター層
を備えた透明な対向基板を用意し、これを転写先基板と
間隔が数μｍ程度のスペーサでギャップをとりながら、
はりあわせ、基板周縁をシール剤で固定し、液晶をこの
２つの基板間に注入した。液晶としては、ここではツイ
ストネマチック型液晶を用いたが、ゲストホスト型液
晶、コレステリック液晶、強誘電性液晶など他のいかな
る液晶を用いてもよい。このようにして、薄膜トランジ
スタを有する液晶表示セルを形成した。そして、このゲ
ート線２１４ｂ、信号線２１４ａ及び対向電極を駆動回
路と接続し、液晶表示装置を完成した。
【０１２１】以上説明した本実施例においては、接着層
２１３の側面のテーパ角が９０度未満であるため、接続
配線の断線が低減し、点状、線状の表示欠陥がほとんど
見られない良好な画像を出力することができた。特に、
従来は長時間駆動していると、接着層２１３の側面での
配線へ長時間電流が流れるため、駆動途中に断線し表示
欠陥が増えるという現象が見られたが、そのような不良
も大幅に低減した。
【０１２２】また一方で、接着層２１３の膜厚が１μｍ
から１０μｍと十分に厚いため、プラスチック基板など
のフレキシブル基板を用いて液晶表示装置を作成し、湾
曲させるなどして機械的な応力を与えても、応力が緩和
され、薄膜トランジスタにクラックが入る、移動度など
の電気的特性が変化するなどの不良も低減し、結果とし
て起こる画質の低下も防止することができた。
【０１２３】（第２の実施例）次に、本発明の第１実施
形態の第２の実施例について説明する。
【０１２４】図８は、本実施例のアクティブマトリクス
基板の平面透視構造を表す模式図である。
【０１２５】また、図９は、このアクティブマトリクス
基板の断面構成及び形成プロセスを表す工程断面図であ
る。ここで、図９（ａ）及び（ｂ）は、図８におけるＡ
−Ａ’断面を表し、図９（ｃ）は、図８におけるＢ−
Ｂ’断面を表す。
【０１２６】本実施例のアクティブマトリクス基板は、
前述した第１実施例と薄膜トランジスタの構造が異なっ
ているが、それ以外の工程はほぼ同様とすることができ
る。以下、これらの図面を参照しつつ、本実施例のアク
ティブマトリクス基板の構成を、その製造プロセスに沿
って説明する。
【０１２７】まず、図９（ａ）に表したように、転写元
基板１２０１の上に薄膜トランジスタ素子を形成する。
具体的には、高耐熱性ガラス基板１２０１の上に、アン
ダーコート層１２０２を２００ｎｍ乃至１μｍ程度の厚
みに形成する。アンダーコート層１２０２としては、酸
化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（Ｓｉ
Ｎｘ）膜を用いると薄膜トランジスタへのイオン性の不
純物をブロックすることができて適当であった。また、
これらの積層膜を用いるとさらにその効果は増加した。
【０１２８】この上にアモルファスシリコン層を、５０
ｎｍ乃至１００ｎｍ程度の厚みにＣＶＤ法などで堆積し
た。そして、エキシマレーザ・アニール法などの方法に
より多結晶化した。このようにして得られた多結晶シリ
コン層をパターニングして、チャネル層１２０３を形成
した。多結晶シリコン層１２０３には、ｐ型の不純物を
ドーピングした。
【０１２９】さらに、酸化シリコン（ＳｉＯｘ）膜など
からなる絶縁膜層を１００ｎｍ乃至３００ｎｍ程度の厚
みに堆積し、ゲート絶縁膜層１２０４を形成した。
【０１３０】この上に、モリブデン・タングステン（Ｍ
ｏＷ）、モリブデン・タンタル（ＭｏＴａ）あるいはア
ルミニウム（Ａｌ）などのメタル層を２００ｎｍ乃至４
００ｎｍ程度の厚みに堆積し、パターニングして、ゲー
ト電極１２０５を形成した。また、ゲート電極の両側の
ソースドレイン領域になる多結晶シリコン膜１２０３に
は、ｎ型の不純物をドーピングした。
【０１３１】次に、酸化シリコンなどからなる絶縁膜を
２００ｎｍ乃至１μｍ程度の厚みに堆積し、層間絶縁膜
層１２０６を形成した。そして、層間絶縁膜層１２０
６、ゲート絶縁膜層１２０４をパターニングして、スル
ーホールを形成した。
【０１３２】次に、アルミニウムなどのメタルを２００
ｎｍ乃至４００ｎｍ程度の厚みに堆積し、パターニング
して、ソース電極１２０７ａ、ドレイン電極１２０７ｂ
を形成した。
【０１３３】この後、フォトレジストを塗布し、紫外線
でマスク露光してフォトレジストパターンからなる保護
層１２０８を２μｍ乃至１０μｍ程度の厚みに形成し
た。さらに、このレジストパターンをマスクに層間絶縁
膜層１２０６、ゲート絶縁膜１２０４、アンダーコート
層１２０２をエッチングして、個々の薄膜トランジスタ
を分離した。
【０１３４】以上のプロセスにより、図９（ａ）に表し
た構造の薄膜トランジスタが得られた。
【０１３５】この後、前述した第１実施例と同様のプロ
セスで、中間転写基板への転写工程及び転写先基板への
選択転写工程を行い、高密度に形成した多結晶シリコン
薄膜トランジスタの転写元基板から、複数の転写先基板
へ薄膜トランジスタを転写、形成し、図８及び図９
（ｂ）、（ｃ）に表したアクティブマトリクス基板を形
成した。
【０１３６】すなわち、転写先基板１２０９に接着層１
２１０を介し、薄膜トランジスタが転写されており、さ
らに信号線１２１１ａ及びゲート線１２１１ｂ、補助容
量線１２１１ｃが形成され、その上にパッシベーション
膜１２１２が形成され、その上に画素電極１２１３ａ、
信号線用パッド電極１２１３ｂ、ゲート線パッド電極１
２１３ｃ、補助容量線パッド電極１２１３ｄ、信号線と
ゲート線のクロス接続メタル１２１３ｅ、信号線と補助
容量線の接続メタル１２１３ｆが形成されている。
【０１３７】本実施例では、多結晶シリコンを用いて薄
膜トランジスタを形成しており、薄膜トランジスタの移
動度として、アモルファスシリコンを用いた場合よりも
１０倍から１００倍の値を得た。これにより、薄膜トラ
ンジスタのサイズを小さくすることができ、転写元基板
１２０１にさらに高密度な薄膜トランジスタ群を形成で
きた。その結果、一枚の薄膜トランジスタ基板（転写元
基板）からさらに多くのアクティブマトリクス基板を形
成でき、さらにコストを低減することができた。
【０１３８】（第３の実施例）次に、本発明の第１実施
形態の第３の実施例として、接着層の断面形状をさらに
工夫したアクティブマトリクス基板について説明する。
【０１３９】図１０（ａ）は、本実施例のアクティブマ
トリクス基板の平面構成を表す模式図であり、同図
（ｂ）は、（ａ）におけるＡ−Ａ’線断面図である。
【０１４０】前述した第１及び第２実施例では、接着層
２１３、１２１０の両側の側面のテーパ角はほぼ同じ
（θ１＝θ２）であったが、本実施例では対峙する２つ
の側面のテーパ角を異ならせている（θ１＜θ２）こと
を特徴としている。そして、小さいテーパ角を有するよ
り緩やかな斜面に接続配線を形成する。
【０１４１】具体的には、接着層３０２の上に転写形成
された薄膜トランジスタのソース電極３０７ａと信号線
３０８との接続配線、及びゲート線３０９とゲート電極
３０３との接続配線を、この緩やかな斜面上に形成して
いる。
【０１４２】すなわち、図１０から分かるように、接着
層３０２の４辺の側面のうちで、２辺の斜面のテーパ角
θ１を小さくし、信号線３０８とソース電極３０７ａの
接続配線を一方の斜面に、ゲート電極３０７ｂとゲート
線３０９の接続配線を他方の斜面に通すようにしてい
る。また、画素電極３１１とドレイン電極３０７ｂの配
線は、「画素上置き構造」を採用することにより、接着
層３０２の段差に配線が差し掛からないようにしてい
る。
【０１４３】また、パッシベーション層３１０の層厚を
接着層３０２よりも厚くすることにより、接着層３０２
の段差がパッシベーション層３１０の表面に反映されて
画素電極３１１が段切れを起こす、という問題を回避し
ている。
【０１４４】図１１は、本実施例の他の具体例を表す。
すなわち、図１１（ａ）は、アクティブマトリクス基板
の平面構成を表す模式図であり、同図（ｂ）は、（ａ）
におけるＡ−Ａ’線断面図である。
【０１４５】このアクティブマトリクス基板は、図１０
に表したものとほぼ同様な構造を有するが、接着層４０
２の側面の緩やかな斜面が、画素電極の側に設けられて
いる点が異なる。
【０１４６】本具体例の場合は、画素電極４１１とドレ
イン電極４０７ｂとの接続配線も接着層のゆるやかな斜
面の上に形成されている。これにより、パッシベーショ
ン膜４１０の膜厚を薄くしても、接着層４０２の段差に
起因して画素電極が段切れするという問題を解消でき
る。もちろん、信号線４０８とソース電極４０７ａとの
接続配線、ゲート線４０９とゲート電極４０３の接続配
線も接着層の緩やかな斜面上に形成されている。これに
より、接着層４０２の側面での配線の断線率が低減し
た。断線率のテーパ角に対する依存性は、図２に表した
結果とほぼ同様であった。
【０１４７】本実施例において、接着層３０２、４０２
の一方の側面のみの傾斜を変化させる方法としては、ロ
ーラーで一方向に向けて押し付ける方法を挙げることが
できる。
【０１４８】図１２は、ローラーによる中間転写基板５
０２から転写先基板５０６への転写のプロセスを説明す
る概念図である。ここで、ローラー５０１を押し付けて
ローラー５０１を動かす方向Ｄに対して手前側の側面の
傾斜角が小さくなり、進行側の傾斜角が大きくなること
が分かった。この方法により非対称な傾斜形状を持つ接
着層５０５（３０２、４０２も同様である）を形成する
ことができた。
【０１４９】本実施例では、ほぼ正方形状あるいは長方
形状の上面、下面を有する接着層３０２、４０２に対し
て、その対角線に沿った方向にローラーを押し付け進行
させることで、４辺中の２辺の側面の傾斜角を小さくす
ることができるが、４辺の側面のいずれかに対して平行
な方向にローラーを押し付け進行させることにより、い
ずれか１辺の側面のみを傾斜させてもよい。この場合で
も、傾斜角の小さい側面上に接続配線を形成することに
より、断線率が低減する効果が得られる。
【０１５０】ローラーによる変形を加える前のテーパ角
は４０°乃至８０°程度であるが、本実施例では、ロー
ラーによる転写プロセスを用いることで、接着層３０
２、４０２の上面と下面とを平行に維持した状態のま
ま、対峙する２辺の側面のうちの一方のテーパ角を２２
°〜７１°程度に低下させ、もう一方のテーパ角を最大
で９０°程度にまで変形し、緩やかな斜面上にのみ接続
配線を形成するようにした。これにより最大で２０％程
度断線率が減少した。
【０１５１】本実施例によれば、接着層３０２、４０２
の下面、上面の面積を変えずとも、接着層の一方の側面
のみを緩やかにすることで、接着領域も変化せず、同じ
接着面積で比較すると、前述した第１及び第２実施例よ
りも接続配線を形成する接着層の側面をより緩やかにで
きる。すなわち、対峙する一対の側面のテーパ角をθ１
＜θ２≦９０°となるようにすれば、接着領域を変化さ
せずに接続配線を形成する一方の斜面を緩やかにするこ
とができる。特に、テーパ角θ２を９０°とすれば、対
向するテーパ角θ１を最も小さくすることができる。
【０１５２】なお、本実施形態における非対称状のテー
パ角の形成は、図１２に例示したようなローラーを用い
た形成方法には限定されず、要するに中間転写基板と転
写先基板とを相対的に反対の方向にずらす応力を印加す
ればよい。このような応力は、中間転写基板と転写先基
板のいずれか一方のみに印加してもよく、あるいはこれ
ら両方に印加してもよい。
【０１５３】（第２の実施の形態）次に、本発明の第２
の実施の形態として、薄膜トランジスタ素子だけでな
く、配線も接着層の上に形成することにより、「段切
れ」を防止したアクティブマトリクス基板について説明
する。
【０１５４】図１３は、本実施形態のアクティブマトリ
クス基板の透視平面構成を例示する模式図である。
【０１５５】本実施形態においては、基板６００の上に
接着層６０１が略マトリクス状に形成され、その上に薄
膜トランジスタ素子のチャネル層６０３が形成されてい
る。また、薄膜トランジスタには、ゲート電極６０２、
ソース電極６０４ａ、ドレイン電極６０４ｂが設けら
れ、ソース電極６０４ａは信号線６０６に接続されて、
ゲート電極６０２はゲート線６０７に接続されている。
【０１５６】また、ドレイン電極６０４ｂは、パッシベ
ーション膜に設けられたコンタクトホール６０５を介し
て、その上に設けられた画素電極（図示せず）に接続さ
れている。
【０１５７】そして、本実施形態においては、薄膜トラ
ンジスタ素子だけでなく、その薄膜トランジスタと接続
されるゲート線６０７及び信号線６０６も接着層６０１
の上に形成されている。このように接着層６０１を形成
することで、薄膜トランジスタ素子と、信号線６０６、
ゲート線６０７を全て同一面の上に配置することができ
る。つまり、これらの要素の間の段差がなくなるため、
信号線６０６とソース電極６０４ａを接続する配線及び
ゲート線６０７とゲート電極６０４ｂを接続する配線の
断線をほぼ完全に防ぐことができる。
【０１５８】また、本実施形態によれば、配線（信号線
６０６、ゲート線６０７）の下の接着層６０１がスペー
サの役割を果たす。このため、転写元基板がフレキシビ
リティ（柔軟性）を有するような場合でも、転写時に圧
力をいくら加えても接着層６０１自体がつぶれない限
り、転写対象ではない薄膜トランジスタ素子が転写先基
板に接することがない。これは、選択転写における歩留
まりの向上をもたらした。
【０１５９】このように、本実施形態によれば、接着層
の段差を解消することにより配線の断線を防ぐことがで
きるが、その一方で、新たに付加された配線下の接着層
の部分に、本来転写すべきでない薄膜トランジスタが転
写されないように注意しなければならない。つまり、図
３などに関して前述したように、本発明においては、転
写元基板あるいは中間転写基板の上には、できるだけ高
密度に薄膜トランジスタ素子を集積することが効率的で
ある。しかし、転写先基板において、図１３に例示した
如く、配線の下の部分にも縦横に接着層６０１が設けら
れていると、転写すべきでない薄膜トランジスタまでこ
の配線の部分の接着層に転写される虞がある。
【０１６０】本発明者は、この問題を解消するために、
転写元基板あるいは中間転写基板における薄膜トランジ
スタの配置とこれらからの薄膜トランジスタの転写の順
序についても新たな発明をした。
【０１６１】図１４は、本実施形態における薄膜トラン
ジスタの配置と転写の順番を説明するための概念図であ
る。すなわち、同図（ａ）乃至（ｃ）は、転写元基板に
おける薄膜トランジスタ素子の配置と、転写先基板の信
号線６０６及びゲート線６０７の配置とを重ねて表した
概念図である。
【０１６２】またここでは、簡単のために、アクティブ
マトリクス基板の１画素領域あたり４個のトランジスタ
が形成されている転写元基板又は中間転写基板から４枚
の転写先基板に薄膜トランジスタを転写するケースを例
に挙げて説明する。
【０１６３】図１４（ｄ）に表したように、薄膜トラン
ジスタ素子７０１同士の間に配線がない場合（同図右
側）の配列周期をｌとし、配線７０２をまたぐ場合（同
図左側）の配列周期をＬとする。また、この周期は、信
号線方向でもゲート線方向でも変わらないとする。
【０１６４】本実施形態に基づき、配線の下にも接着層
７０２を設ける場合は、その接着層７０２に素子７０１
が接着されないように配線部分の接着層７０２の幅を薄
膜トランジスタの周期に付加する必要がある。従って、
Ｌ＞ｌの関係が成立する。
【０１６５】もっとも単純には、図１４（ａ）に例示し
たように、信号線方向にもゲート線方向にも配線幅を付
加した周期Ｌで薄膜トランジスタ素子７０１を転写元基
板に配置すればよい。
【０１６６】このように配置しておけば、薄膜トランジ
スタ素子７０１をいかなる順番で選択転写しようと、接
着層７０２と素子７０１との位置合わせさえすれば配線
部分の接着層７０２に素子７０１が付着することはな
い。この場合の転写元基板における素子の周期はＬとな
る。
【０１６７】例えば、１枚目の転写先基板には素子ａと
素子ｅを選択して転写し、２枚目には素子ｂと素子ｆ、
３枚目には素子ｃと素子ｇ、４枚目には素子ｄと素子ｈ
をそれぞれ選択して転写することができる。また、これ
以外の任意の順番で素子７０１を選択して転写先基板に
転写することができる。
【０１６８】この方法は非常に簡易的に選択転写を進め
るという意味で優れている。素子７０１の数はこの例で
は４個としているが、ゲート線方向、信号線方向ともに
素子数を任意に増やすことができる。
【０１６９】次に、素子７０１の配置密度をさらに向上
させるために、図１４（ｂ）に例示した配置をとること
もできる。すなわち、この場合、ゲート線方向の周期は
図１４（ａ）と同様にＬであるが、信号線方向の周期が
Ｌとｌの２通りとなる。すなわち、平均をとると（Ｌ＋
ｌ）／２となり、図１４（ａ）のケースよりも短い周期
とすることができる。つまり、転写元基板における素子
の集積度を上げることができる。
【０１７０】また、このケースでも、素子７０１の選択
の順番を工夫すれば、配線部分の接着層７０２にトラン
ジスタ素子が付着することはない。すなわち、１枚目の
転写先基板に素子ａと素子ｅとを転写し、２番目には素
子ｂと素子ｆ、３番目には素子ｃと素子ｇ、４番目には
素子ｄと素子ｈという順番で転写する。なお、素子数に
ついては図１４（ａ）の場合と同様に制限はない。
【０１７１】図１４（ｃ）は、さらに素子７０１の集積
密度を向上させた具体例を表す。このケースでは、信号
線方向の平均周期は（Ｌ＋ｌ）／２と図１４（ｂ）のケ
ースと変わらないが、ゲート線方向の配置を工夫するこ
とで短い周期にしている。すなわち、図１４（ｃ）に表
したように、アクティブマトリクス基板における配線６
０６の配置パターンを変更することにより、４個の素子
７０１の間の１組の周期については、配線を考慮しない
周期ｌまで低減できる。この場合の平均周期は（３Ｌ＋
ｌ）／４となる。
【０１７２】この配置の場合、１枚目の転写先基板に素
子ａと素子ｅ、２枚目に素子ｂと素子ｆ、３枚目に素子
ｃと素子ｇ、４枚目に素子ｄと素子ｈを順次転写してい
くことで配線部の接着層に素子が付着されずに転写する
ことができる。ただし、図１４（ｃ）のケースに関して
は、ゲート線６０７の方向の周期ｌまで低減できる素子
の組は、１組のみであるという制限がつく。信号線６０
６方向の素子数には制限はない。
【０１７３】なお、このケースでは配線６０６、６０７
の形成ピッチが一定ではなくなるが、画素電極を薄膜ト
ランジスタ上にもかぶせる「画素上置き構造」の場合
は、これら配線はどこにおいてもよいので実質上あまり
問題にはならない。
【０１７４】図１５は、本実施形態におけるアクティブ
マトリクス基板の接着層の別のパターン形成例を表す平
面透視図である。同図に関しては、図１３と同様の要素
には同一の符号を付して詳細な説明は省略する。
【０１７５】図１３に表したアクティブマトリクス基板
では、信号線６０６とゲート線６０７の両方の下に接着
層６０１が設けられていたが、図１５（ａ）のように信
号線６０６の下のみに接着層６０１を形成してもよく、
図１５（ｂ）のようにゲート線６０７の下のみに接着層
６０１を形成してもよい。
【０１７６】図１５（ａ）の場合は、信号線６０６とソ
ース電極６０４ａの接続配線の断線を防ぐことができ、
図１５（ｂ）ではゲート線６０７とゲート電極６０４ｂ
の接続配線の断線を防ぐことができる。図１５（ａ）及
び（ｂ）に例示したような接着層のパターンを用いる
と、前者の場合は信号線６０６のみ、後者の場合はゲー
ト線６０７のみを薄膜トランジスタ素子と同一平面に配
置することになり、他方の配線は、接着層６０１の側面
の段差を跨ぐように形成されるが、これに対しては、第
１実施形態に関して前述したように、接着層６０１の側
面にテーパ角を設けることにより、断線を防ぐことがで
きる。さらに、図１５（ａ）及び（ｂ）のように、縦横
の配線の一方のみに対応して接着層６０１を設けた場
合、他方（前者ではゲート線、後者では信号線）の方向
に関しては、図１４に関して前述したような接着層パタ
ーンに起因する素子配置に関する制限がなくなるため、
図１４に例示した具体例よりも、さらに高密度な素子配
置が転写元基板上で可能となる。
【０１７７】（第３の実施の形態）次に、本発明の第３
の実施の形態として、ひとつの接着層の上に複数の薄膜
トランジスタ素子を設けたアクティブマトリクス基板に
ついて説明する。
【０１７８】図１６は、本実施形態のアクティブマトリ
クス基板の平面構成を例示する概念図である。また、図
１７は、比較例としてのアクティブマトリクス基板の平
面構成を例示する概念図であるすなわち、図１乃至図１
５に例示した構造の場合、図１７に例示したように、１
つの画素９０３に対してひとつの接着層９０２を設け、
その上に薄膜トランジスタ９０２を１個配置していた。
これに対して、本実施形態においては、接着層の上に複
数の薄膜トランジスタを設ける。例えば、図１６に表し
た具体例の場合、４つの画素９０３に対してひとつの接
着層パターン９０２を設け、その上に４個の薄膜トラン
ジスタ９０１を設けている。
【０１７９】一般的に、接着層のサイズを決定するにあ
たっては、その上に設ける薄膜トランジスタが接着層か
らはみ出さないようにマージン量を加える必要がある。
このマージンを図１６及び図１７においてｘで表した。
【０１８０】図１７の構成の場合、薄膜トランジスタの
両側にｘずつのマージンが必要となる。従って、薄膜ト
ランジスタの大きさをｐとすれば接着層９０２の幅は
（２ｘ＋ｐ）とする必要がある。すなわち、接着層９０
２及び薄膜トランジスタ９０１を正方形と仮定すると、
接着層９０２の面積は（２ｘ＋ｐ）２程度となる。
【０１８１】一方、図１６の構成の場合、接着層９０２
の端からはみ出すことを考慮する必要があるのは、薄膜
トランジスタ９０１の片側だけである。素子間のマージ
ンをｗとすると接着層９０２の幅は、（２ｘ＋２ｐ＋
ｗ）となる。ここで、少なくとも同一の接着層に転写さ
れる薄膜トランジスタ自体は同時に形成され、同時に転
写されるので素子間のマージンｗは実質上０と設計する
ことが可能である。
【０１８２】従って、接着層９０２の幅は（２ｘ＋２
ｐ）となり、トランジスタ１個あたりの接着層幅では
（ｘ＋ｐ）で、薄膜トランジスタ１個に対する接着層の
面積は（ｘ＋ｐ）２程度となる。
【０１８３】すなわち、本実施形態によれば、図１７の
場合と比較して、{（ｘ＋ｐ）/（２ｘ＋ｐ）}２程度の
小さな面積で接着層９０２を形成できる。これは、転写
元基板における薄膜トランジスタ素子の集積度をさらに
高くして配置できることを意味する。従って、１枚の転
写元基板からより多くの薄膜トランジスタアレイ基板を
形成でき、さらに低コスト化することができる。
【０１８４】また、接着層９０２の上に薄膜トランジス
タ素子９０１を複数配置し、それらを信号線と画素電極
の間に並列に接続する構造とすることもできる。
【０１８５】図１８は、ひとつの接着層１００２の上に
２個の薄膜トランジスタ１００１ａ，１００１ｂを配置
したアクティブマトリクス基板を表す平面図である。こ
のように、画素電極１００３に対して並列に複数の薄膜
トランジスタを接続すれば、いずれか一方の薄膜トラン
ジスタが転写プロセスの際などに転写されなかった場合
や、転写時のダメージにより電気的特性が劣化したよう
な場合でも、他方の薄膜トランジスタにより画素電極１
００３に電荷を書き込むことができる。
【０１８６】なお、ひとつの接着層の上において複数の
トランジスタを直列に接続して配置してもよい。この場
合、薄膜トランジスタのオフ抵抗を増加させることがで
き、スイッチングオフ時の画素電極から薄膜トランジス
タへのリーク電流の低減などの効果が得られる。
【０１８７】図１９は、図１６に例示した構成の一具体
例としての薄膜トランジスタ群の平面図である。
【０１８８】また、図２０は、そのＡ−Ａ’線断面図で
ある。
【０１８９】すなわち、本具体例の場合、基板２００１
上に接着層２００２が形成され、その上にアンダーコー
ト層２０１６、ゲート電極２００３、ゲート絶縁膜２０
０４、チャネル層２００５、ｎ型半導体層２００６、ソ
ース電極２００７ａ、ドレイン電極２００７ｂからなる
薄膜トランジスタが形成されている。この薄膜トランジ
スタのゲート電極２００３は、ゲート線２００８と、ゲ
ート絶縁膜２００４に形成された第１のスルーホール２
０１３を通じて接続されている。
【０１９０】ソース電極２００７ａは、信号線２０１０
と、第１のパッシベーション層２００９に形成された第
２のスルーホール２０１４を通じて接続されている。ま
た、画素電極２０１２は、第１のパッシベーション層２
００９、及び第２のパッシベーション層２０１１に形成
された第３のスルーホール２０１５を通じてドレイン電
極２００７ｂと接続されている。
【０１９１】本具体例においては、これらからなる４個
の薄膜トランジスタが接着層２００２上に形成されてい
る。この構造の特徴は、となりあったソース電極及びゲ
ート電極のスルーホール（接続部）を共通にすること
で、スルーホールの数を低減していることである。すな
わち、通常の独立した薄膜トランジスタの場合、１個の
トランジスタに対して、ゲート電極接続部と、信号線電
極接続部と、画素電極接続部という、３個の接続部が必
要となる。従って、これを単純に４個並べた場合、合計
で１２個のスルーホール（接続部）が必要となる。
【０１９２】これに対して、本具体例の場合、共通の配
線に接続された電極を共通のスルーホールを介して接続
することにより、スルーホール（接続部）の数を低減し
ている。すなわち、図１９の構成では、４個のトランジ
スタに対して、スルーホール（接続部）は８個で済み、
トランジスタ１個あたりのスルーホール（接続部）の数
を２個に減らすことができる。
【０１９３】このようにすると、スルーホール（接続
部）の配置に要する面積を大幅に低減することができ
る。すなわち、接着層の上に複数の薄膜トランジスタを
形成することによって、設計マージンによる高密度化が
できることに加え、本具体例の如くスルーホール（接続
部）を共通化してその数を低減することにより、薄膜ト
ランジスタ１個あたりの占める面積を低減でき、薄膜ト
ランジスタの形成をさらに高密度化することができる。
【０１９４】なお、本具体例の場合、となりあったゲー
ト電極及びソース電極を一つのスルーホール（接続部）
を介して接続する構成をとっているが、これ以外にも、
例えば、となりあった薄膜トランジスタのゲート電極同
士のみを共通化して一つのスルーホール（接続部）を介
してとりだし、ソース電極はそれぞれ独立したスルーホ
ール（接続部）を介してとりだしてもよいし、逆に、ソ
ース電極のみを共通化して１つのスルーホール（接続
部）を介してとりだし、ゲート電極はそれぞれ独立した
スルーホール（接続部）を介してとりだす構成にしても
よい。
【０１９５】また一方、以上説明した本発明の第３実施
形態は、前述した第１あるいは第２実施形態と組み合わ
せて実施してもよい。すなわち、第１実施形態に関して
前述したように、接着層の側面にテーパ角を設けること
により、接続配線の段切れによる断線を防止できる。ま
た、第２実施形態に関して前述したように、信号線やゲ
ート線などのマトリクス配線も接着層の上に設けること
により、薄膜トランジスタ素子と同一平面上に形成する
ことができ、段差に起因する断線を解消できる。
【０１９６】以上具体例を参照しつつ本発明の第１乃至
第３の実施の形態について説明した。しかし、本発明は
これらの具体例に限定されるものではない。
【０１９７】例えば、本発明のアクティブマトリクス基
板は、液晶表示装置に限定されず、その他、画素毎のス
イッチングが必要な各種の表示装置に同様に適用するこ
とができる。
【０１９８】図２１は、本発明によるＥＬ表示装置の要
部平面構成を例示する概念図である。
【０１９９】すなわち、この具体例の場合、接着層１１
０２の上に２つの薄膜トランジスタ１１０１ａ及び１１
０１ｂが設けられている。そして、第１の薄膜トランジ
スタ１１０１ａのゲート電極をゲート線１１０５と接続
し、ソース電極を第１の信号線１１０４ａと接続する。
また、第２の薄膜トランジスタ１１０１ｂのゲート電極
を第１の薄膜トランジスタのドレイン電極と接続し、ソ
ース電極を電源線１１０４ｂと接続し、ドレイン電極を
画素電極１１０３と接続する。そして、有機ＥＬ発光素
子１１０６を画素電極１１０３の上に形成する。
【０２００】この画素において有機ＥＬ発光素子１１０
６を発光させるためには、所定のタイミングでゲート線
１１０５に信号を加え、第１の薄膜トランジスタ１１０
１ａをオン状態にし信号線１１０４ａから第２の薄膜ト
ランジスタ１１０１ｂのゲート電極に電圧を印加する。
この結果、第２の薄膜トランジスタ１１０１ｂを介して
電源線１１０４ｂからの電流が画素電極１１０３を介し
て有機ＥＬ部１１０６に供給される。この結果、所定の
輝度で有機ＥＬ部１１０６が発光する。
【０２０１】本具体例の場合、有機ＥＬ素子１１０６を
表示素子として用いるので、液晶表示装置よりもさらに
フレキシブルで薄く軽くてかつ明るい画像表示を実現す
る表示装置をローコストで提供することができる。
【０２０２】また、本具体例においても、第１実施形態
に関して前述したように、接着層の側面にテーパ角を設
けることにより、接続配線の段切れによる断線を防止で
きる。また、第２実施形態に関して前述したように、信
号線やゲート線などのマトリクス配線も接着層の上に設
けることにより、薄膜トランジスタ素子と同一平面上に
形成することができ、段差に起因する断線を解消でき
る。
【０２０３】以上、本発明の表示装置として液晶表示装
置とＥＬ表示装置を例に挙げた。しかし、これ以外に
も、本発明の表示装置としては、ＬＥＤ（Light Emitti
ng Diode）ディスプレイをはじめとして、各種の画素ス
イッチングが必要なすべての表示装置を包含する。
【０２０４】さらに、これらアクティブマトリクス基板
及び表示装置を構成する各要素の構造、形状、材料、寸
法などに関しても、当業者が適宜設計変更したものも、
本発明の特徴を有する限り本発明の範囲に包含される。
【０２０５】すなわち、本発明は各具体例に限定される
ものではなく、その要旨を逸脱しない範囲で、種々変形
して実施することが可能であり、これらすべては本発明
の範囲に包含される。
【０２０６】
【発明の効果】以上詳述したように、本発明によれば、
簡易的な転写プロセスで特性の優れた薄膜トランジスタ
を複数の転写先基板に歩留まりよく形成できる。したが
って、特性欠陥の少ない薄膜トランジスタアレイをプラ
スチック基板などのフレキシブル基板上に低コストで形
成でき、その結果として表示欠陥の少なく良好な画質を
有する軽量でかつフレキシビリティを有する表示装置を
低価格で提供でき産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるアクティブ
マトリクス基板の一部断面構造を例示する模式図であ
る。
【図２】接着樹脂１０６の側面のテーパ角θと、接続配
線１０７の断線率との関係を例示するグラフ図である。
【図３】本発明のアクティブマトリクス基板の製造方法
を例示する工程断面図である。
【図４】本発明の第１実施例のアクティブマトリクス基
板の平面透視構造を表す模式図である。
【図５】第１実施例のアクティブマトリクス基板の断面
構成及び形成プロセスを表す工程断面図である。
【図６】第１実施例のアクティブマトリクス基板の断面
構成及び形成プロセスを表す工程断面図である。
【図７】接着層２１３の形成方法を表す要部工程断面図
である。
【図８】本発明の第２実施例のアクティブマトリクス基
板の平面透視構造を表す模式図である。
【図９】本発明の第２実施例のアクティブマトリクス基
板の断面構成及び形成プロセスを表す工程断面図であ
る。
【図１０】（ａ）は、本発明の第３実施例のアクティブ
マトリクス基板の平面構成を表す模式図であり、同図
（ｂ）は、（ａ）におけるＡ−Ａ’線断面図である。
【図１１】本発明の第３実施例の他の具体例を表す。
【図１２】ローラーによる中間転写基板５０２から転写
先基板５０６への転写のプロセスを説明する概念図であ
る。
【図１３】本発明の第２実施形態のアクティブマトリク
ス基板の透視平面構成を例示する模式図である。
【図１４】第２実施形態における薄膜トランジスタの配
置と転写の順番を説明するための概念図である。
【図１５】本発明の第２実施形態におけるアクティブマ
トリクス基板の接着層の別のパターン形成例を表す平面
透視図である。
【図１６】本発明の第３実施形態のアクティブマトリク
ス基板の平面構成を例示する概念図である。
【図１７】比較例としてのアクティブマトリクス基板の
平面構成を例示する概念図である
【図１８】ひとつの接着層１００２の上に２個の薄膜ト
ランジスタ１００１ａ，１００１ｂを配置したアクティ
ブマトリクス基板を表す平面図である。
【図１９】図１６の構成の一例である薄膜トランジスタ
の平面図である。
【図２０】図１９に表した薄膜トランジスタのＡ−Ａ’
線断面図である。
【図２１】本発明によるＥＬ表示装置の要部平面構成を
例示する概念図である。
【符号の説明】
１０１ 転写元基板 １０２ 薄膜トランジスタ １０３ 中間転写基板 １０４ 仮接着層 １０５ 転写先基板 １０６ 接着層 １０７ 接続配線 １０８ パッシベーション膜 １０９ 画素電極 １１０ 液晶配向膜 ２０１ 転写元基板 ２０２ アンダーコート層 ２０３ ゲート電極 ２０４ ゲート絶縁膜 ２０５ チャネル層 ２０６ チャネル保護層 ２０７ ｎ型半導体層 ２０８ａ ソース電極 ２０８ｂ ドレイン電極 ２０９ 保護層 ２１０ 中間転写基板 ２１１ 仮接着層 ２１２ 転写先基板 ２１３ 接着層 ２１４ａ 信号線 ２１４ｂ ゲート線 ２１４ｃ 補助容量線 ２１５ パッシベーション膜 ２１６ａ 画素電極 ２１６ｂ 信号線パッド電極 ２１６ｃ ゲート線パッド電極 ２１６ｄ 補助容量線パッド電極 ２１６ｅ ゲート線信号線クロス接続部 ２１６ｆ 補助容量線信号線クロス接続部 ２１７ 補助容量上部電極 ２１８ パッシベーション膜 ３０１ 転写先基板 ３０２ 接着層 ３０３ ゲート電極 ３０４ ゲート絶縁膜 ３０５ チャネル層 ３０６ ｎ型半導体層 ３０７ａ ソース電極 ３０７ｂ ドレイン電極 ３０８ 信号線 ３０９ ゲート線 ３１０ パッシベーション膜 ３１１ 画素電極 ４０１ 転写先基板 ４０２ 接着層 ４０３ ゲート電極 ４０４ ゲート絶縁膜 ４０５ チャネル層 ４０６ ｎ型半導体層 ４０７ａ ソース電極 ４０７ｂ ドレイン電極 ４０８ 信号線 ４０９ ゲート線 ４１０ パッシベーション膜 ４１１ 画素電極 ５０１ ローラー ５０２ 中間転写基板 ５０３ 仮接着層 ５０４ 薄膜トランジスタ ５０５ 接着層 ５０６ 転写先基板 ６０１ 接着層 ６０２ ゲート電極 ６０３ チャネル層 ６０４ａ ソース電極 ６０４ｂ ドレイン電極 ６０５ パッシベーション膜 ６０６ 信号線 ６０７ ゲート線 ６０８ 信号線ゲート線クロス接続部 ７０１ 薄膜トランジスタ ７０２ 接着層 ９０１ 薄膜トランジスタ ９０２ 接着層 ９０３ 画素電極 ９０４ 信号線 ９０５ ゲート線 １００１ａ 薄膜トランジスタ １００１ｂ 薄膜トランジスタ １００２ 接着層 １００３ 画素電極 １００４ 信号線 １００５ ゲート線 １１０１ａ 薄膜トランジスタ １１０１ｂ 薄膜トランジスタ １１０２ 接着層 １１０３ 画素電極 １１０４ａ 信号線 １１０４ｂ 電源線 １１０５ ゲート線 １１０６ 有機EL部 １２０１ 転写元基板 １２０２ アンダーコート層 １２０３ チャネル層 １２０４ ゲート絶縁膜 １２０５ ゲート電極 １２０６ 層間絶縁膜 １２０７ａ ソース電極 １２０７ｂ ドレイン電極 １２０８ 保護層 １２０９ 転写先基板 １２１０ 接着層 １２１１ａ 信号線 １２１１ｂ ゲート線 １２１１ｃ 補助容量線 １２１２ パッシベーション膜 １２１３ａ 画素電極 １２１３ｂ 信号線パッド電極 １２１３ｃ ゲート線パッド電極 １２１３ｄ 補助容量線パッド電極 １２１３ｅ 信号線ゲート線クロス接続部 １２１３ｆ 信号線補助容量線クロス接続部 ２００１ 基板 ２００２ 接着層 ２００３ ゲート電極 ２００４ ゲート絶縁膜 ２００５ チャネル層 ２００６ ｎ型半導体層 ２００７ａ ソース電極 ２００７ｂ ドレイン電極 ２００８ ゲート線 ２００９ パッシベーション層 ２０１０ 信号線電極 ２０１１ パッシベーション層 ２０１２ 画素電極 ２０１３ スルーホール（ゲート電極／ゲート線接続
部） ２０１４ スルーホール（ソース電極／信号線接続部） ２０１５ スルーホール（ドレイン電極／画素電極接続
部） ２０１６ アンダーコート層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３３８ ５Ｆ１１０ Ｈ０１Ｌ 21/336 Ｈ０５Ｂ 33/14 Ａ ５Ｇ４３５ 29/786 Ｈ０１Ｌ 29/78 ６２７Ｄ Ｈ０５Ｂ 33/14 ６２６Ｃ (72)発明者 原 雄二郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 日置 毅 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 秋山 政彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 2H088 FA16 FA18 FA29 HA01 MA20 2H090 JB03 JC07 LA04 2H092 JA24 MA01 NA11 NA21 PA01 3K007 AB18 BA07 CA06 DB03 FA00 GA00 5C094 AA32 AA44 BA27 BA43 CA19 DA13 EB10 FA02 FA03 FB01 FB15 HA08 JA09 5F110 AA16 AA26 BB01 CC02 CC07 DD01 DD02 DD05 DD12 DD21 DD30 EE03 EE06 EE28 EE42 EE44 FF01 FF02 FF03 FF30 GG02 GG13 GG15 GG25 GG31 GG44 GG45 HK03 HK04 HK08 HK21 HK22 HK25 HK33 HK35 HL03 HL04 HL22 NN03 NN04 NN12 NN16 NN23 NN24 NN27 NN35 NN36 NN43 NN49 NN72 PP03 QQ06 QQ16 5G435 AA17 BB05 BB12 CC09 HH14 KK05 LL06 LL07 LL08

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】基板と、 前記基板の上に設けられ、有機樹脂からなり、側面の少
    なくとも一部に前記基板の主面に対して９０度よりも小
    さいテーパ角を有する傾斜部を含む接着層と、前記接着
    層の上に設けられた薄膜能動素子と、 前記薄膜能動素子に接続され、前記傾斜部を介して前記
    基板の上に延在する接続配線と、 を備えたことを特徴とするアクティブマトリクス基板。
  2. 【請求項２】前記接着層の側面のうちの、前記傾斜部と
    対向する部分における前記基板の主面に対する角度は前
    記傾斜部のテーパ角よりも大なることを特徴とする請求
    項１記載のアクティブマトリクス基板。
  3. 【請求項３】前記テーパ角は、４０度以上８０度以下で
    あることを特徴とする請求項１記載のアクティブマトリ
    クス基板。
  4. 【請求項４】基板と、 前記基板の上において第１の方向に沿って互いに略平行
    に設けられた複数の第１の配線と、 前記基板の上に設けられた複数の薄膜能動素子であっ
    て、それぞれが前記複数の第１の配線のいずれかに接続
    された複数の薄膜能動素子と、 前記複数の第１の配線のそれぞれと前記基板との間に設
    けられ、有機樹脂からなる複数の第１の接着層と、 前記複数の薄膜能動素子のそれぞれと前記基板との間に
    設けられ、有機樹脂からなり、前記複数の第１の接着層
    のいずれかと連続的に形成された複数の第２の接着層
    と、 を備えたことを特徴とするアクティブマトリクス基板。
  5. 【請求項５】前記基板の上において前記第１の方向と交
    差する方向に沿って互いに略平行に設けられた複数の第
    ２の配線と、 前記複数の第２の配線のそれぞれと前記基板との間に設
    けられ、有機樹脂からなり、前記複数の第２の接着層の
    少なくともいずれかと連続的に形成された複数の第３の
    接着層と、 をさらに備えたことを特徴とする請求項４記載のアクテ
    ィブマトリクス基板。
  6. 【請求項６】基板と、 前記基板の上に設けられ、有機樹脂からなる複数の接着
    層と、 前記複数の接着層のそれぞれの上に複数個ずつ設けられ
    た能動薄膜素子と、 を備えたことを特徴とするアクティブマトリクス基板。
  7. 【請求項７】前記複数の接着層のそれぞれの上に複数個
    ずつ設けられた能動薄膜素子の少なくともいずれかの電
    極は、同じ接着層の上に設けられた他の薄膜能動素子の
    いずれかの電極と共通化されてなることを特徴とする請
    求項６記載のアクティブマトリクス基板。
  8. 【請求項８】前記共通化されてなる前記電極は、共通の
    接続部を介して配線層に接続されていることを特徴とす
    る請求項７記載のアクティブマトリクス基板。
  9. 【請求項９】請求項１〜８のいずれか１つに記載のアク
    ティブマトリクス基板と、 画素毎に設けられ、前記アクティブマトリクス基板の前
    記薄膜能動素子により動作が制御される表示セルと、 を備えたことを特徴とする表示装置。
  10. 【請求項１０】第１の基板の上に、複数の薄膜能動素子
    を形成する工程と、 前記複数の薄膜能動素子を第２の基板の上に転写する工
    程と、 第３の基板の上に、有機樹脂からなり、側面の少なくと
    も一部に前記第３の基板の主面に対して９０度よりも小
    さいテーパ角を有する傾斜部を含む複数の接着層を形成
    する工程と、 前記第２の基板の上に転写された前記複数の薄膜能動素
    子のうちの一部の薄膜能動素子を前記複数の接着層のそ
    れぞれに接着することにより前記第３の基板の上に転写
    する工程と、 前記第３の基板の上に転写された前記薄膜能動素子から
    前記傾斜部を介して前記第３の基板の上に延在する配線
    を形成する工程と、 を備えたことを特徴とするアクティブマトリクス基板の
    製造方法。
  11. 【請求項１１】第１の基板の上に、複数の薄膜能動素子
    を形成する工程と、 前記複数の薄膜能動素子を第２の基板の上に転写する工
    程と、 第３の基板の上に、有機樹脂からなる複数の接着層を形
    成する工程と、 前記第２の基板の上に転写された前記複数の薄膜能動素
    子の一部の薄膜能動素子を前記複数の接着層のそれぞれ
    に接触させた状態で、前記第２の基板と前記第３の基板
    とを相対的に反対の方向にずらす応力を印加することに
    より、前記薄膜能動素子を前記接着層に接着して転写す
    るとともに、前記複数の接着層の一方の側面に前記第３
    の基板の主面に対して９０度よりも小さいテーパ角を有
    する傾斜部を形成する工程と、 前記第３の基板の上に転写された前記複数の薄膜能動素
    子から前記傾斜部を介して前記第３の基板の上に延在す
    る配線を形成する工程と、 を備えたことを特徴とするアクティブマトリクス基板の
    製造方法。
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Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6262213A (ja) * 1985-09-13 1987-03-18 Canon Electronics Inc エンコ−ダ装置
US7180237B2 (en) 2003-09-25 2007-02-20 Kabushiki Kaisha Toshiba Active matrix substrate, free of a spacer layer in a pixel region
JP2008502151A (ja) * 2004-06-04 2008-01-24 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 印刷可能半導体素子を製造して組み立てるための方法及びデバイス
JP2009188317A (ja) * 2008-02-08 2009-08-20 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法および電子機器の製造方法
WO2011096265A1 (ja) * 2010-02-04 2011-08-11 シャープ株式会社 転写方法および半導体装置の製造方法並びに半導体装置
JP2011197696A (ja) * 2003-10-28 2011-10-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012509495A (ja) * 2008-11-17 2012-04-19 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを備える放射デバイス
WO2012173086A1 (ja) * 2011-06-15 2012-12-20 シャープ株式会社 半導体装置およびその製造方法
JP2013502620A (ja) * 2009-08-24 2013-01-24 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを用いた電子デバイスの制御
JP2013055153A (ja) * 2011-09-01 2013-03-21 Canon Components Inc 半導体装置の製造方法、及び半導体装置
US8507359B2 (en) 2009-12-02 2013-08-13 Sharp Kabushiki Kaisha Semiconductor device, process for producing same, and display device
US8536667B2 (en) 2008-10-07 2013-09-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
US8722458B2 (en) 2007-01-17 2014-05-13 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US8729524B2 (en) 2004-06-04 2014-05-20 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
US8754396B2 (en) 2004-06-04 2014-06-17 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
JP2014138179A (ja) * 2013-01-18 2014-07-28 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタアレイ基板及び表示装置
US8886334B2 (en) 2008-10-07 2014-11-11 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
US9012784B2 (en) 2008-10-07 2015-04-21 Mc10, Inc. Extremely stretchable electronics
US9159635B2 (en) 2011-05-27 2015-10-13 Mc10, Inc. Flexible electronic structure
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
US9289132B2 (en) 2008-10-07 2016-03-22 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US9442285B2 (en) 2011-01-14 2016-09-13 The Board Of Trustees Of The University Of Illinois Optical component array having adjustable curvature
WO2016171285A1 (ja) * 2015-04-20 2016-10-27 パイクリスタル株式会社 アクティブマトリクスアレイ装置の製造方法とこれにより製造されたアクティブマトリクスアレイ装置
TWI587527B (zh) * 2006-09-06 2017-06-11 美國伊利諾大學理事會 二維設備陣列
US9723122B2 (en) 2009-10-01 2017-08-01 Mc10, Inc. Protective cases with integrated electronics
US9765934B2 (en) 2011-05-16 2017-09-19 The Board Of Trustees Of The University Of Illinois Thermally managed LED arrays assembled by printing
WO2021246450A1 (ja) * 2020-06-05 2021-12-09 富士フイルム株式会社 積層体の製造方法及びタッチパネルセンサー

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3696131B2 (ja) * 2001-07-10 2005-09-14 株式会社東芝 アクティブマトリクス基板及びその製造方法
JP2005019571A (ja) * 2003-06-24 2005-01-20 Canon Inc チップの実装方法及び実装基板の製造装置
JP4027914B2 (ja) 2004-05-21 2007-12-26 株式会社半導体エネルギー研究所 照明装置及びそれを用いた機器
KR101086478B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US7733441B2 (en) * 2004-06-03 2010-06-08 Semiconductor Energy Labortory Co., Ltd. Organic electroluminescent lighting system provided with an insulating layer containing fluorescent material
CN101151544B (zh) 2005-03-28 2011-08-03 株式会社半导体能源研究所 半导体器件、其制造方法、及其测量方法
JP4857639B2 (ja) * 2005-07-27 2012-01-18 ソニー株式会社 表示装置及び表示装置の製造方法
EP1946374A4 (en) * 2005-11-09 2014-01-01 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP2007157982A (ja) * 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
KR100856326B1 (ko) * 2006-07-19 2008-09-03 삼성전기주식회사 레이저 리프트 오프를 이용한 유전체 박막을 갖는 박막 커패시터 내장된 인쇄회로기판 제조방법, 및 이로부터 제조된 박막 커패시터 내장된 인쇄회로기판
KR101318242B1 (ko) * 2007-01-26 2013-10-16 엘지디스플레이 주식회사 플렉서블 표시소자의 제조 방법
TWI326919B (en) * 2007-03-14 2010-07-01 Au Optronics Corp Semiconductor structure of liquid crystal display and manufacturing method thereof
US7965961B2 (en) * 2007-07-13 2011-06-21 Eastman Kodak Company Printing of raised multidmensional toner by electography
US8372726B2 (en) 2008-10-07 2013-02-12 Mc10, Inc. Methods and applications of non-planar imaging arrays
US9123614B2 (en) 2008-10-07 2015-09-01 Mc10, Inc. Methods and applications of non-planar imaging arrays
KR100987383B1 (ko) * 2008-10-21 2010-10-12 삼성모바일디스플레이주식회사 박막 트랜지스터 기판 및 이를 구비한 평판 디스플레이 장치
JP2012009420A (ja) 2010-05-21 2012-01-12 Semiconductor Energy Lab Co Ltd 発光装置及び照明装置
WO2012014759A1 (en) 2010-07-26 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, lighting device, and manufacturing method of light-emitting device
JP2012220635A (ja) * 2011-04-06 2012-11-12 Sony Corp 表示装置および電子機器
DE102012024599B4 (de) * 2011-12-20 2020-07-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Anordnung mit optisch transparenten und funktionalen Bauelementen
JP2013172028A (ja) * 2012-02-21 2013-09-02 Stanley Electric Co Ltd 半導体発光素子及び車両用灯具
CN103198885B (zh) * 2013-03-30 2014-12-17 深圳欧菲光科技股份有限公司 导电膜及其制备方法以及包含该导电膜的触摸屏
US9530733B2 (en) * 2013-09-27 2016-12-27 Intel Corporation Forming layers of materials over small regions by selective chemical reaction including limiting enchroachment of the layers over adjacent regions
KR102494986B1 (ko) * 2016-01-11 2023-02-03 삼성디스플레이 주식회사 폴더블 표시장치
KR20180007738A (ko) * 2016-07-13 2018-01-24 삼성디스플레이 주식회사 표시 장치
CN108091612B (zh) * 2017-12-07 2020-11-24 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06118441A (ja) 1991-11-05 1994-04-28 Tadanobu Kato 表示セル
JPH0895062A (ja) 1994-09-27 1996-04-12 Casio Comput Co Ltd 液晶表示素子
US5834327A (en) * 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
US5763904A (en) * 1995-09-14 1998-06-09 Kabushiki Kaisha Toshiba Non-single crystal semiconductor apparatus thin film transistor and liquid crystal display apparatus
US5998804A (en) * 1997-07-03 1999-12-07 Hna Holdings, Inc. Transistors incorporating substrates comprising liquid crystal polymers
JP3406207B2 (ja) 1997-11-12 2003-05-12 シャープ株式会社 表示用トランジスタアレイパネルの形成方法
JP3447619B2 (ja) 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
JP2001255543A (ja) * 2000-03-10 2001-09-21 Hitachi Ltd 液晶表示装置

Cited By (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6262213A (ja) * 1985-09-13 1987-03-18 Canon Electronics Inc エンコ−ダ装置
US7180237B2 (en) 2003-09-25 2007-02-20 Kabushiki Kaisha Toshiba Active matrix substrate, free of a spacer layer in a pixel region
JP2011197696A (ja) * 2003-10-28 2011-10-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US8664699B2 (en) 2004-06-04 2014-03-04 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
US9105555B2 (en) 2004-06-04 2015-08-11 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
US9450043B2 (en) 2004-06-04 2016-09-20 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
JP2017034261A (ja) * 2004-06-04 2017-02-09 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 印刷可能半導体素子を製造して組み立てるための方法及びデバイス
US11088268B2 (en) 2004-06-04 2021-08-10 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
US9324733B2 (en) 2004-06-04 2016-04-26 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
JP2015201649A (ja) * 2004-06-04 2015-11-12 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 印刷可能半導体素子を製造して組み立てるための方法及びデバイス
US8440546B2 (en) 2004-06-04 2013-05-14 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
JP2013118391A (ja) * 2004-06-04 2013-06-13 Board Of Trustees Of The Univ Of Illinois 印刷可能半導体素子を製造して組み立てるための方法及びデバイス
US10374072B2 (en) 2004-06-04 2019-08-06 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
JP2008502151A (ja) * 2004-06-04 2008-01-24 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 印刷可能半導体素子を製造して組み立てるための方法及びデバイス
US9515025B2 (en) 2004-06-04 2016-12-06 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
US9761444B2 (en) 2004-06-04 2017-09-12 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
US11456258B2 (en) 2004-06-04 2022-09-27 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
US8729524B2 (en) 2004-06-04 2014-05-20 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
US8754396B2 (en) 2004-06-04 2014-06-17 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
US10355113B2 (en) 2004-06-04 2019-07-16 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
US10204864B2 (en) 2004-06-04 2019-02-12 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
US9768086B2 (en) 2004-06-04 2017-09-19 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
TWI587527B (zh) * 2006-09-06 2017-06-11 美國伊利諾大學理事會 二維設備陣列
US8722458B2 (en) 2007-01-17 2014-05-13 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US9117940B2 (en) 2007-01-17 2015-08-25 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US10361180B2 (en) 2007-01-17 2019-07-23 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US10424572B2 (en) 2007-01-17 2019-09-24 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US9601671B2 (en) 2007-01-17 2017-03-21 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US10504882B2 (en) 2007-01-17 2019-12-10 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US11309305B2 (en) 2007-01-17 2022-04-19 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
JP2009188317A (ja) * 2008-02-08 2009-08-20 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法および電子機器の製造方法
US8536667B2 (en) 2008-10-07 2013-09-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
US9012784B2 (en) 2008-10-07 2015-04-21 Mc10, Inc. Extremely stretchable electronics
US9289132B2 (en) 2008-10-07 2016-03-22 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US9629586B2 (en) 2008-10-07 2017-04-25 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
US8886334B2 (en) 2008-10-07 2014-11-11 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
JP2012509495A (ja) * 2008-11-17 2012-04-19 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを備える放射デバイス
JP2013502620A (ja) * 2009-08-24 2013-01-24 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを用いた電子デバイスの制御
US9723122B2 (en) 2009-10-01 2017-08-01 Mc10, Inc. Protective cases with integrated electronics
US8507359B2 (en) 2009-12-02 2013-08-13 Sharp Kabushiki Kaisha Semiconductor device, process for producing same, and display device
WO2011096265A1 (ja) * 2010-02-04 2011-08-11 シャープ株式会社 転写方法および半導体装置の製造方法並びに半導体装置
US8685837B2 (en) 2010-02-04 2014-04-01 Sharp Kabushiki Kaisha Transfer method, method for manufacturing semiconductor device, and semiconductor device
US9442285B2 (en) 2011-01-14 2016-09-13 The Board Of Trustees Of The University Of Illinois Optical component array having adjustable curvature
US9765934B2 (en) 2011-05-16 2017-09-19 The Board Of Trustees Of The University Of Illinois Thermally managed LED arrays assembled by printing
US9159635B2 (en) 2011-05-27 2015-10-13 Mc10, Inc. Flexible electronic structure
WO2012173086A1 (ja) * 2011-06-15 2012-12-20 シャープ株式会社 半導体装置およびその製造方法
JP2013055153A (ja) * 2011-09-01 2013-03-21 Canon Components Inc 半導体装置の製造方法、及び半導体装置
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
JP2014138179A (ja) * 2013-01-18 2014-07-28 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタアレイ基板及び表示装置
US10451943B2 (en) 2015-04-20 2019-10-22 Pi-Crystal Inc. Method for manufacturing active matrix array device, and active matrix array device manufactured thereby
WO2016171285A1 (ja) * 2015-04-20 2016-10-27 パイクリスタル株式会社 アクティブマトリクスアレイ装置の製造方法とこれにより製造されたアクティブマトリクスアレイ装置
JPWO2016171285A1 (ja) * 2015-04-20 2018-04-05 パイクリスタル株式会社 アクティブマトリクスアレイ装置の製造方法とこれにより製造されたアクティブマトリクスアレイ装置
WO2021246450A1 (ja) * 2020-06-05 2021-12-09 富士フイルム株式会社 積層体の製造方法及びタッチパネルセンサー
JPWO2021246450A1 (ja) * 2020-06-05 2021-12-09

Also Published As

Publication number Publication date
KR100542534B1 (ko) 2006-01-11
US7081642B2 (en) 2006-07-25
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JP3980918B2 (ja) 2007-09-26
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US20050167665A1 (en) 2005-08-04
KR20030078724A (ko) 2003-10-08

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