JP3188167B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（Ｌ
ＣＤ：Liquid Crystal Display）に搭載される薄膜トラ
ンジスタ(ＴＦＴ：thin film transistor）に関し、特
に、チャンネル層を多結晶シリコン、即ち、ｐｏｌｙ−
Ｓｉにより形成し、これを用いて駆動回路部を基板上に
一体的に形成した駆動回路一体型を実現するｐｏｌｙ−
ＳｉＴＦＴに関する。
ＣＤ：Liquid Crystal Display）に搭載される薄膜トラ
ンジスタ(ＴＦＴ：thin film transistor）に関し、特
に、チャンネル層を多結晶シリコン、即ち、ｐｏｌｙ−
Ｓｉにより形成し、これを用いて駆動回路部を基板上に
一体的に形成した駆動回路一体型を実現するｐｏｌｙ−
ＳｉＴＦＴに関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされた構成となっている。表
示電極と共通電極の対向部分は液晶を誘電層とした画素
容量となっており、ＴＦＴにより線順次に選択され、電
圧が印加される。画素容量に印加された電圧はＴＦＴの
ＯＦＦ抵抗により１フィールド期間保持させる。液晶は
電気光学的に異方性を有しており、画素容量により形成
された電界の強度に対応して光を変調する。
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされた構成となっている。表
示電極と共通電極の対向部分は液晶を誘電層とした画素
容量となっており、ＴＦＴにより線順次に選択され、電
圧が印加される。画素容量に印加された電圧はＴＦＴの
ＯＦＦ抵抗により１フィールド期間保持させる。液晶は
電気光学的に異方性を有しており、画素容量により形成
された電界の強度に対応して光を変調する。
【０００４】特に、ＴＦＴのチャンネル層として多結晶
シリコン（ｐｏｌｙ−Ｓｉ）を用いることによって、マ
トリクス画素部と周辺駆動回路部を同一基板上に形成し
た駆動回路一体型のＬＣＤが開発されている。一般に、
ｐｏｌｙ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて
移動度が高い。このため、ＴＦＴが小型化され、高精細
化が実現される。また、ゲートセルフアライン構造によ
る微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成
することにより、高速駆動回路を構成することができ
る。このように、駆動回路部を同一基板上にマトリクス
画素部と一体形成することにより、製造コストの削減、
ＬＣＤモジュールの小型化が実現される。
シリコン（ｐｏｌｙ−Ｓｉ）を用いることによって、マ
トリクス画素部と周辺駆動回路部を同一基板上に形成し
た駆動回路一体型のＬＣＤが開発されている。一般に、
ｐｏｌｙ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて
移動度が高い。このため、ＴＦＴが小型化され、高精細
化が実現される。また、ゲートセルフアライン構造によ
る微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成
することにより、高速駆動回路を構成することができ
る。このように、駆動回路部を同一基板上にマトリクス
画素部と一体形成することにより、製造コストの削減、
ＬＣＤモジュールの小型化が実現される。
【０００５】図７と図８に、このようなｐｏｌｙ−Ｓｉ
ＴＦＴＬＣＤの単位画素部の構造を示す。図７は平面図
であり、図８はそのＣ−Ｃ線に沿った断面図である。こ
こにあげたのは、ゲートを２つ設けて、チャンネル端部
にかかる強電界を緩和して、リーク電流を抑えるととも
に、反転層の形成をセパレートとすることにより、閾値
の上昇を防いだダブルゲート（ＷＧ）構造である。ガラ
スなどの基板（１００）上に、島状にパターニングされ
たｐｏｌｙ−Ｓｉ（１０１）、及び、これと一体で電荷
保持用の補助容量を形成する第１の補助容量電極（１０
１Ｃ）が形成されている。ｐｏｌｙ−Ｓｉ（１０１）及
び第１の補助容量電極（１０１Ｃ）を覆う全面には、Ｓ
ｉＯ2などのゲート絶縁膜（１０２）が被覆されてい
る。ゲート絶縁膜（１０２）上には、ドープドｐｏｌｙ
−Ｓｉとシリサイドのポリサイド層からなる２つのゲー
ト電極（１０３Ｇａ，１０３Ｇｂ）と、これらに一体の
ゲートライン（１０３Ｌ）が形成されている。
ＴＦＴＬＣＤの単位画素部の構造を示す。図７は平面図
であり、図８はそのＣ−Ｃ線に沿った断面図である。こ
こにあげたのは、ゲートを２つ設けて、チャンネル端部
にかかる強電界を緩和して、リーク電流を抑えるととも
に、反転層の形成をセパレートとすることにより、閾値
の上昇を防いだダブルゲート（ＷＧ）構造である。ガラ
スなどの基板（１００）上に、島状にパターニングされ
たｐｏｌｙ−Ｓｉ（１０１）、及び、これと一体で電荷
保持用の補助容量を形成する第１の補助容量電極（１０
１Ｃ）が形成されている。ｐｏｌｙ−Ｓｉ（１０１）及
び第１の補助容量電極（１０１Ｃ）を覆う全面には、Ｓ
ｉＯ2などのゲート絶縁膜（１０２）が被覆されてい
る。ゲート絶縁膜（１０２）上には、ドープドｐｏｌｙ
−Ｓｉとシリサイドのポリサイド層からなる２つのゲー
ト電極（１０３Ｇａ，１０３Ｇｂ）と、これらに一体の
ゲートライン（１０３Ｌ）が形成されている。
【０００６】ｐｏｌｙ−Ｓｉ（１０１）は、ゲート電極
（１０３Ｇａ，１０３Ｇｂ）をマスクとしたセルフアラ
イン構造でドーピングがなされている。即ち、ゲート電
極（１０３Ｇａ，１０３Ｇｂ）の直下にｐ型に低濃度に
ドーピングされたチャンネル領域（１０１Ｎａ，１０１
Ｎｂ）と、これらチャンネル領域（１０１Ｎａ，１０１
Ｎｂ）の両側にｎ型に低濃度にドーピングされたＬＤ
（lightly doped）領域（１０１Ｌｃ，１０１Ｌｄ，１
０１Ｌｅ，１０１Ｌｆ）と、ＬＤ領域（１０１Ｌｃ，１
０１Ｌｆ）の更に外側にｎ型に高濃度にドーピングされ
たドレイン及びソース領域（１０１Ｄ，１０１Ｓ）と、
２つのゲート電極（１０３Ｇａ，１０３Ｇｂ）の間の領
域、即ち、ＬＤ領域（１０１Ｌd，１０１Ｌe）の間にソ
ース及びドレインと同様、高濃度にドーピングされた共
通領域（１０１Ｂ）の各領域からなっている。第１の補
助容量電極（１０１Ｃ）はソース領域（１０１Ｓ）と一
体で形成されている。このように、ソース・ドレイン及
び共通領域などの高濃度領域（１０１Ｓ，１０１Ｄ，１
０１Ｂ）とチャンネル領域（１０１Ｎａ，１０１Ｎｂ）
の間に低濃度にドーピングされたＬＤ領域（１０１Ｌ
c，１０１Ｌd，１０１Ｌe，１０１Ｌf）が介在されたチ
ャンネルの構造はＬＤＤ（lightly doped drain）と呼
ばれ、チャンネル領域端に加わる強電界を緩和して電荷
の加速を弱め、ホットキャリアなどに起因するリーク電
流を抑制し、電圧保持率を向上してコントラスト比を維
持する効果がある。
（１０３Ｇａ，１０３Ｇｂ）をマスクとしたセルフアラ
イン構造でドーピングがなされている。即ち、ゲート電
極（１０３Ｇａ，１０３Ｇｂ）の直下にｐ型に低濃度に
ドーピングされたチャンネル領域（１０１Ｎａ，１０１
Ｎｂ）と、これらチャンネル領域（１０１Ｎａ，１０１
Ｎｂ）の両側にｎ型に低濃度にドーピングされたＬＤ
（lightly doped）領域（１０１Ｌｃ，１０１Ｌｄ，１
０１Ｌｅ，１０１Ｌｆ）と、ＬＤ領域（１０１Ｌｃ，１
０１Ｌｆ）の更に外側にｎ型に高濃度にドーピングされ
たドレイン及びソース領域（１０１Ｄ，１０１Ｓ）と、
２つのゲート電極（１０３Ｇａ，１０３Ｇｂ）の間の領
域、即ち、ＬＤ領域（１０１Ｌd，１０１Ｌe）の間にソ
ース及びドレインと同様、高濃度にドーピングされた共
通領域（１０１Ｂ）の各領域からなっている。第１の補
助容量電極（１０１Ｃ）はソース領域（１０１Ｓ）と一
体で形成されている。このように、ソース・ドレイン及
び共通領域などの高濃度領域（１０１Ｓ，１０１Ｄ，１
０１Ｂ）とチャンネル領域（１０１Ｎａ，１０１Ｎｂ）
の間に低濃度にドーピングされたＬＤ領域（１０１Ｌ
c，１０１Ｌd，１０１Ｌe，１０１Ｌf）が介在されたチ
ャンネルの構造はＬＤＤ（lightly doped drain）と呼
ばれ、チャンネル領域端に加わる強電界を緩和して電荷
の加速を弱め、ホットキャリアなどに起因するリーク電
流を抑制し、電圧保持率を向上してコントラスト比を維
持する効果がある。
【０００７】一方、前記第１の補助容量電極（１０１
Ｃ）に対応するゲート絶縁膜（１０２）上にはゲート電
極及びライン（１０３）と同一層からなる第２の補助容
量電極（１０３Ｃ）が形成され、補助容量を形成してい
る。これらゲート電極（１０３Ｇａ，１０３Ｇｂ）とそ
のライン（１０３Ｌ）及び第２の補助容量電極（１０３
Ｃ）を覆う全面にはＳｉＯ2などの第１の層間絶縁膜
（１０４）が被覆され、第１の層間絶縁膜（１０４）上
には、Ａｌなどからなるドレイン電極（１０５）及びソ
ース電極（１０６）が設けられ、ゲート絶縁膜（１０
２）及び第１の層間絶縁膜（１０４）中に開口されたコ
ンタクトホール（ＣＴ７，ＣＴ８）を介して各々ドレイ
ン・ソース領域（１０１Ｄ，１０１Ｓ）に接続されてい
る。ドレイン電極（１０５）は、同一列について互いに
接続されている。これら、ドレイン・ソース電極（１０
５，１０６）上には、ＳｉＯ2などの第２の層間絶縁膜
（１０７）が形成されている。第２の層間絶縁膜（１０
７）上には液晶駆動用の表示電極（１０８）がＩＴＯに
より形成され、第２の層間絶縁膜（１０７）に形成され
たコンタクトホール（ＣＴ９）を介してソース電極（１
０６）に接続されている。
Ｃ）に対応するゲート絶縁膜（１０２）上にはゲート電
極及びライン（１０３）と同一層からなる第２の補助容
量電極（１０３Ｃ）が形成され、補助容量を形成してい
る。これらゲート電極（１０３Ｇａ，１０３Ｇｂ）とそ
のライン（１０３Ｌ）及び第２の補助容量電極（１０３
Ｃ）を覆う全面にはＳｉＯ2などの第１の層間絶縁膜
（１０４）が被覆され、第１の層間絶縁膜（１０４）上
には、Ａｌなどからなるドレイン電極（１０５）及びソ
ース電極（１０６）が設けられ、ゲート絶縁膜（１０
２）及び第１の層間絶縁膜（１０４）中に開口されたコ
ンタクトホール（ＣＴ７，ＣＴ８）を介して各々ドレイ
ン・ソース領域（１０１Ｄ，１０１Ｓ）に接続されてい
る。ドレイン電極（１０５）は、同一列について互いに
接続されている。これら、ドレイン・ソース電極（１０
５，１０６）上には、ＳｉＯ2などの第２の層間絶縁膜
（１０７）が形成されている。第２の層間絶縁膜（１０
７）上には液晶駆動用の表示電極（１０８）がＩＴＯに
より形成され、第２の層間絶縁膜（１０７）に形成され
たコンタクトホール（ＣＴ９）を介してソース電極（１
０６）に接続されている。
【０００８】図７及び図８に示した薄膜トランジスタの
製造方法を説明する。まず、基板（１００）上に、アモ
ルファスシリコン（ａ−Ｓｉ）を成膜して、エキシマレ
ーザーアニールによりａ−Ｓｉを結晶化してｐｏｌｙ−
Ｓｉ層にする。これをエッチングして、ＴＦＴ部の島層
及び第１の補助容量電極（１０１Ｃ）を形成している。
ｐｏｌｙ−Ｓｉ（１０１）層をｐ型に低濃度でドーピン
グした後、これを覆う全面に、ＳｉＯ2などの絶縁膜を
積層し、ゲート絶縁膜（１０２）としている。アニール
の後、イオン注入を行って第１の補助容量電極（１０１
Ｃ）を低抵抗化する。再びｐｏｌｙ−Ｓｉを積層して、
燐のイオン注入を行って低抵抗化した後、タングステン
シリサイド（ＷＳｉ）を積層し、このｐｏｌｙ−Ｓｉと
ＷＳｉのポリサイド層を同一パターンでエッチングし
て、ゲート電極（１０３Ｇａ，１０３Ｇｂ）と、これを
行について互いに接続するゲートライン（１０３Ｌ）、
及び第２の補助容量電極（１０３Ｃ）を形成している。
所定のマスキングレジストを形成してｐ−ｃｈ領域を覆
った後、ゲート電極（１０３Ｇａ，１０３Ｇｂ）をマス
クにして、低ドーズ量で燐のイオン注入を行い、ソース
及びドレイン領域（１１Ｓ，１１Ｄ）とＬＤ領域（１０
１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌf）となる領域
を低濃度にドーピングする。更に、ゲート電極（１０３
Ｇａ，１０３Ｇｂ）よりも大きなレジストを形成した
後、これをマスクに高ドーズ量で燐のイオン注入を行
い、ソース及びドレイン領域（１０１Ｓ，１０１Ｄ）を
高濃度にドーピングするとともに、ＬＤ領域（１０１Ｌ
c，１０１Ｌd，１０１Ｌe，１０１Ｌf）を形成する。ア
ニールの後、ＳｉＯ2を積層して第１の層間絶縁膜（１
０４）を形成した後、エッチングによりドレイン及びソ
ース領域（１０１Ｄ，１０１Ｓ）上のゲート絶縁膜（１
０２）及び第１の層間絶縁膜（１０４）を除去してコン
タクトホール（ＣＴ７，ＣＴ８）を形成する。更に、Ｔ
ｉ／ＡｌＳｉを積層して、これをエッチングして、ドレ
イン電極（１０５）とソース電極（１０６）を形成し、
各々、コンタクトホール（ＣＴ７，ＣＴ８）を介してド
レイン及びソース領域（１０１Ｄ，１０１Ｓ）に接続し
ている。更に、ソース電極（１０６）上の第２の層間絶
縁膜（１０７）を除去してコンタクトホール（ＣＴ９）
を形成した後、ＩＴＯを成膜して、これをエッチングす
ることにより、表示電極（１０８）を形成し、コンタク
トホール（ＣＴ９）を介してソース電極（１０６）に接
続する。
製造方法を説明する。まず、基板（１００）上に、アモ
ルファスシリコン（ａ−Ｓｉ）を成膜して、エキシマレ
ーザーアニールによりａ−Ｓｉを結晶化してｐｏｌｙ−
Ｓｉ層にする。これをエッチングして、ＴＦＴ部の島層
及び第１の補助容量電極（１０１Ｃ）を形成している。
ｐｏｌｙ−Ｓｉ（１０１）層をｐ型に低濃度でドーピン
グした後、これを覆う全面に、ＳｉＯ2などの絶縁膜を
積層し、ゲート絶縁膜（１０２）としている。アニール
の後、イオン注入を行って第１の補助容量電極（１０１
Ｃ）を低抵抗化する。再びｐｏｌｙ−Ｓｉを積層して、
燐のイオン注入を行って低抵抗化した後、タングステン
シリサイド（ＷＳｉ）を積層し、このｐｏｌｙ−Ｓｉと
ＷＳｉのポリサイド層を同一パターンでエッチングし
て、ゲート電極（１０３Ｇａ，１０３Ｇｂ）と、これを
行について互いに接続するゲートライン（１０３Ｌ）、
及び第２の補助容量電極（１０３Ｃ）を形成している。
所定のマスキングレジストを形成してｐ−ｃｈ領域を覆
った後、ゲート電極（１０３Ｇａ，１０３Ｇｂ）をマス
クにして、低ドーズ量で燐のイオン注入を行い、ソース
及びドレイン領域（１１Ｓ，１１Ｄ）とＬＤ領域（１０
１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌf）となる領域
を低濃度にドーピングする。更に、ゲート電極（１０３
Ｇａ，１０３Ｇｂ）よりも大きなレジストを形成した
後、これをマスクに高ドーズ量で燐のイオン注入を行
い、ソース及びドレイン領域（１０１Ｓ，１０１Ｄ）を
高濃度にドーピングするとともに、ＬＤ領域（１０１Ｌ
c，１０１Ｌd，１０１Ｌe，１０１Ｌf）を形成する。ア
ニールの後、ＳｉＯ2を積層して第１の層間絶縁膜（１
０４）を形成した後、エッチングによりドレイン及びソ
ース領域（１０１Ｄ，１０１Ｓ）上のゲート絶縁膜（１
０２）及び第１の層間絶縁膜（１０４）を除去してコン
タクトホール（ＣＴ７，ＣＴ８）を形成する。更に、Ｔ
ｉ／ＡｌＳｉを積層して、これをエッチングして、ドレ
イン電極（１０５）とソース電極（１０６）を形成し、
各々、コンタクトホール（ＣＴ７，ＣＴ８）を介してド
レイン及びソース領域（１０１Ｄ，１０１Ｓ）に接続し
ている。更に、ソース電極（１０６）上の第２の層間絶
縁膜（１０７）を除去してコンタクトホール（ＣＴ９）
を形成した後、ＩＴＯを成膜して、これをエッチングす
ることにより、表示電極（１０８）を形成し、コンタク
トホール（ＣＴ９）を介してソース電極（１０６）に接
続する。
【０００９】
【発明が解決しようとする課題】図７と図８に示した従
来のＴＦＴでは、ソース及びドレイン領域（１０１Ｓ，
１０１Ｄ）とＬＤ領域（１０１Ｌc，１０１Ｌd，１０１
Ｌe，１０１Ｌf）は、マスク合わせにより形成されてい
る。即ち、フォトエッチにより形成されたレジストをマ
スクに、低濃度にドーピングされた領域に一部を除いて
ドーピングを行うことにより、高濃度のソース及びドレ
イン領域（１０１Ｓ，１０１Ｄ，１０１Ｂ）が形成さ
れ、それと同時にそれ以外の低濃度領域が残ってＬＤ領
域（１０１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌf）と
される。
来のＴＦＴでは、ソース及びドレイン領域（１０１Ｓ，
１０１Ｄ）とＬＤ領域（１０１Ｌc，１０１Ｌd，１０１
Ｌe，１０１Ｌf）は、マスク合わせにより形成されてい
る。即ち、フォトエッチにより形成されたレジストをマ
スクに、低濃度にドーピングされた領域に一部を除いて
ドーピングを行うことにより、高濃度のソース及びドレ
イン領域（１０１Ｓ，１０１Ｄ，１０１Ｂ）が形成さ
れ、それと同時にそれ以外の低濃度領域が残ってＬＤ領
域（１０１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌf）と
される。
【００１０】従って、例えば図９に示すように、レジス
ト（Ｒ）がマスク合わせずれにより位置が左にずれる
と、ＬＤ領域（１０１Ｌc）とＬＤ領域（１０１Ｌe）が
縮小あるいは消失し、ＬＤ領域（１０１Ｌd）とＬＤ領
域（１０１Ｌf）が増大する。この時、ドレイン領域
（１０１Ｄ）に正電圧が加わると、ＬＤ領域（１０１Ｌ
c）による強電界が緩和されず、チャンネル領域（１０
１Ｎａ）にリーク電流が生じ、共通領域（１０１Ｂ）に
正電圧が印加される。そして、ＬＤ領域（１０１Ｌｅ）
においても強電界が緩和されず、チャンネル領域（１０
１Ｎｂ）にリーク電流が生じる。このため、ＯＦＦ電流
が抑えられずに、電圧保持率が低下し、コントラスト比
が下がる問題を招いていた。
ト（Ｒ）がマスク合わせずれにより位置が左にずれる
と、ＬＤ領域（１０１Ｌc）とＬＤ領域（１０１Ｌe）が
縮小あるいは消失し、ＬＤ領域（１０１Ｌd）とＬＤ領
域（１０１Ｌf）が増大する。この時、ドレイン領域
（１０１Ｄ）に正電圧が加わると、ＬＤ領域（１０１Ｌ
c）による強電界が緩和されず、チャンネル領域（１０
１Ｎａ）にリーク電流が生じ、共通領域（１０１Ｂ）に
正電圧が印加される。そして、ＬＤ領域（１０１Ｌｅ）
においても強電界が緩和されず、チャンネル領域（１０
１Ｎｂ）にリーク電流が生じる。このため、ＯＦＦ電流
が抑えられずに、電圧保持率が低下し、コントラスト比
が下がる問題を招いていた。
【００１１】一方、マスクアラインメントを含めて、Ｌ
Ｄ領域（１０１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌ
f）の全長を長くすればこのようなことは防がれるが、
ＯＮ電流の点で好ましくない。即ち、低濃度のＬＤ領域
（１０１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌf）は比
較的抵抗が高く、ＯＮ時には抵抗が直列挿入された同等
になり、相互コンダクタンスを下げてしまう。この結
果、輝度やコントラスト比の低下を招いてしまう。従っ
て、ＬＤ領域（１０１Ｌc，１０１Ｌd，１０１Ｌe，１
０１Ｌf）の全長はできるだけ短い方が好ましい。
Ｄ領域（１０１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌ
f）の全長を長くすればこのようなことは防がれるが、
ＯＮ電流の点で好ましくない。即ち、低濃度のＬＤ領域
（１０１Ｌc，１０１Ｌd，１０１Ｌe，１０１Ｌf）は比
較的抵抗が高く、ＯＮ時には抵抗が直列挿入された同等
になり、相互コンダクタンスを下げてしまう。この結
果、輝度やコントラスト比の低下を招いてしまう。従っ
て、ＬＤ領域（１０１Ｌc，１０１Ｌd，１０１Ｌe，１
０１Ｌf）の全長はできるだけ短い方が好ましい。
【００１２】
【課題を解決するための手段】本発明はこの課題を解決
するために成され、絶縁基板上に島状に形成された多結
晶半導体層と、絶縁層を挟んで前記多結晶半導体層に重
畳配置された第１及び第２のゲート電極と、前記多結晶
半導体層中の前記第１のゲート電極との重畳領域及び前
記第２のゲート電極との重畳領域に各々形成された第１
のチャンネル領域及び第２のチャンネル領域と、前記第
１のチャンネル領域と第２のチャンネル領域の間の前記
多結晶半導体層中に不純物が高濃度にドーピングされた
高濃度領域からなる共通領域と、前記第１のチャンネル
領域を挟んで前記共通領域に対向する前記多結晶半導体
層中に前記不純物が高濃度にドーピングされた高濃度領
域からなるドレイン領域と、前記第２のチャンネル領域
を挟んで前記共通領域に対向する前記多結晶半導体層中
に前記不純物が高濃度にドーピングされた高濃度領域か
らなるソース領域と、前記第１のチャンネル領域と前記
ドレイン領域の間、前記第１のチャンネル領域と前記共
通領域の間、前記第２のチャンネル領域と前記共通領域
の間、及び、前記第２のチャンネル領域と前記ソース領
域の間に前記不純物が低濃度にドーピングされた低濃度
領域が介在されてなる薄膜トランジスタにおいて、前記
第１のチャンネル領域の電流方向と前記第２のチャンネ
ル領域の電流方向が異なっている構成である。
するために成され、絶縁基板上に島状に形成された多結
晶半導体層と、絶縁層を挟んで前記多結晶半導体層に重
畳配置された第１及び第２のゲート電極と、前記多結晶
半導体層中の前記第１のゲート電極との重畳領域及び前
記第２のゲート電極との重畳領域に各々形成された第１
のチャンネル領域及び第２のチャンネル領域と、前記第
１のチャンネル領域と第２のチャンネル領域の間の前記
多結晶半導体層中に不純物が高濃度にドーピングされた
高濃度領域からなる共通領域と、前記第１のチャンネル
領域を挟んで前記共通領域に対向する前記多結晶半導体
層中に前記不純物が高濃度にドーピングされた高濃度領
域からなるドレイン領域と、前記第２のチャンネル領域
を挟んで前記共通領域に対向する前記多結晶半導体層中
に前記不純物が高濃度にドーピングされた高濃度領域か
らなるソース領域と、前記第１のチャンネル領域と前記
ドレイン領域の間、前記第１のチャンネル領域と前記共
通領域の間、前記第２のチャンネル領域と前記共通領域
の間、及び、前記第２のチャンネル領域と前記ソース領
域の間に前記不純物が低濃度にドーピングされた低濃度
領域が介在されてなる薄膜トランジスタにおいて、前記
第１のチャンネル領域の電流方向と前記第２のチャンネ
ル領域の電流方向が異なっている構成である。
【００１３】これにより、低濃度領域の形成位置が一方
向にずれて、一方のチャンネル領域の低濃度領域の片方
が縮小してリーク電流を招いたとしても、他方のチャン
ネル領域については、低濃度領域が正常に作用するた
め、特性の悪化が防がれる。特に、前記多結晶半導体層
は、前記共通領域において反り返った形状で、前記第１
のチャンネルの電流方向と前記第２のチャンネルの電流
方向は互いに逆方向にされている構成である。
向にずれて、一方のチャンネル領域の低濃度領域の片方
が縮小してリーク電流を招いたとしても、他方のチャン
ネル領域については、低濃度領域が正常に作用するた
め、特性の悪化が防がれる。特に、前記多結晶半導体層
は、前記共通領域において反り返った形状で、前記第１
のチャンネルの電流方向と前記第２のチャンネルの電流
方向は互いに逆方向にされている構成である。
【００１４】これにより、トランジスタのチャンネル長
方向に低濃度領域の形成位置がずれ動いたとき、一方の
チャンネル領域に関して低濃度領域が縮小した側の端に
強電界が発生しても、他のチャンネル領域に関して低濃
度領域が増大した側の端に強電界が加わるようになるの
で、両方のチャンネル領域の直列結合動作により、リー
ク電流が抑えられ、特性の悪化が防がれる。
方向に低濃度領域の形成位置がずれ動いたとき、一方の
チャンネル領域に関して低濃度領域が縮小した側の端に
強電界が発生しても、他のチャンネル領域に関して低濃
度領域が増大した側の端に強電界が加わるようになるの
で、両方のチャンネル領域の直列結合動作により、リー
ク電流が抑えられ、特性の悪化が防がれる。
【００１５】また、前記多結晶半導体層は、前記共通領
域において直角に折り曲げられた形状で、前記第１のチ
ャンネル領域の電流方向と前記第２のチャンネル領域の
電流方向は、互いに直角方向にされている構成である。
これにより、低濃度領域の形成位置がずれ動いても、一
方のチャンネル領域に関して、低濃度領域が縮小するこ
とになっても、他方の低濃度領域に関しては、低濃度領
域の縮小が抑えられるため、両方のチャンネル領域の直
列結合動作により、リーク電流が抑えられ、特性の悪化
が防がれる。
域において直角に折り曲げられた形状で、前記第１のチ
ャンネル領域の電流方向と前記第２のチャンネル領域の
電流方向は、互いに直角方向にされている構成である。
これにより、低濃度領域の形成位置がずれ動いても、一
方のチャンネル領域に関して、低濃度領域が縮小するこ
とになっても、他方の低濃度領域に関しては、低濃度領
域の縮小が抑えられるため、両方のチャンネル領域の直
列結合動作により、リーク電流が抑えられ、特性の悪化
が防がれる。
【００１６】
【発明の実施の形態】図１及び図２は本発明の第１の実
施形態にかかる薄膜トランジスタ（ＴＦＴ）の構造を示
している。図１は単位画素部の平面図であり、図２はそ
のＡ−Ａ線に沿った断面図である。ガラスなどの基板
（１０）上に、多結晶シリコン（ｐｏｌｙ−Ｓｉ）（１
１）がＴＦＴ部においてコの字形に反り返った形状で島
状に形成されるとともに、これと一体で画素部周縁部に
も形成されて、第１の補助容量電極（１１Ｃ）となって
いる。これらｐ−Ｓｉ（１１）島層及び第１の補助容量
電極（１１Ｃ）上にはゲート絶縁膜（１２）が被覆され
ている。ゲート絶縁膜（１２）上にはゲートライン（１
３Ｌ）が形成され、ｐ−Ｓｉ（１１）島層に対応する領
域には、ゲートライン（１３Ｌ）からの延在部が、反り
返された形状のｐ−Ｓｉ（１１）上の２カ所へ配され、
各々２つのゲート電極（１３Ｇａ，１３Ｇｂ）となって
いる。ゲート電極及びライン（１３）は下層がポリシリ
コン、上層がタングステンなどのシリサイドの積層構造
からなるポリサイド層により形成されている。
施形態にかかる薄膜トランジスタ（ＴＦＴ）の構造を示
している。図１は単位画素部の平面図であり、図２はそ
のＡ−Ａ線に沿った断面図である。ガラスなどの基板
（１０）上に、多結晶シリコン（ｐｏｌｙ−Ｓｉ）（１
１）がＴＦＴ部においてコの字形に反り返った形状で島
状に形成されるとともに、これと一体で画素部周縁部に
も形成されて、第１の補助容量電極（１１Ｃ）となって
いる。これらｐ−Ｓｉ（１１）島層及び第１の補助容量
電極（１１Ｃ）上にはゲート絶縁膜（１２）が被覆され
ている。ゲート絶縁膜（１２）上にはゲートライン（１
３Ｌ）が形成され、ｐ−Ｓｉ（１１）島層に対応する領
域には、ゲートライン（１３Ｌ）からの延在部が、反り
返された形状のｐ−Ｓｉ（１１）上の２カ所へ配され、
各々２つのゲート電極（１３Ｇａ，１３Ｇｂ）となって
いる。ゲート電極及びライン（１３）は下層がポリシリ
コン、上層がタングステンなどのシリサイドの積層構造
からなるポリサイド層により形成されている。
【００１７】ｐ−Ｓｉ（１１）層には、これらゲート電
極（１３Ｇａ，１３Ｇｂ）をマスクとしたセルフアライ
ン関係をもって２つのチャンネル領域（１１Ｎａ，１１
Ｎｂ）、チャンネル領域（１１Ｎａ）の両側にはｎ型に
低濃度にドーピングされたＬＤ（lightly doped）領域
（１１Ｌｃ,１１Ｌｄ）、チャンネル領域（１１Ｎｂ）
の両側にはｎ型に低濃度にドーピングされたＬＤ領域
（１１Ｌｅ，１１Ｌｆ）が形成されている。また、ＬＤ
領域（１１Ｌｃ）（１１Ｌｆ）の更に外側には各々ｎ型
に高濃度にドーピングされたドレイン領域（１１Ｄ）及
びソース領域（１１Ｓ）が形成され、ＬＤ領域（１１Ｌ
ｄ）と（１１Ｌｅ）の間には各々ｎ型に高濃度にドーピ
ングされた共通領域（１１Ｂ）が形成されている。
極（１３Ｇａ，１３Ｇｂ）をマスクとしたセルフアライ
ン関係をもって２つのチャンネル領域（１１Ｎａ，１１
Ｎｂ）、チャンネル領域（１１Ｎａ）の両側にはｎ型に
低濃度にドーピングされたＬＤ（lightly doped）領域
（１１Ｌｃ,１１Ｌｄ）、チャンネル領域（１１Ｎｂ）
の両側にはｎ型に低濃度にドーピングされたＬＤ領域
（１１Ｌｅ，１１Ｌｆ）が形成されている。また、ＬＤ
領域（１１Ｌｃ）（１１Ｌｆ）の更に外側には各々ｎ型
に高濃度にドーピングされたドレイン領域（１１Ｄ）及
びソース領域（１１Ｓ）が形成され、ＬＤ領域（１１Ｌ
ｄ）と（１１Ｌｅ）の間には各々ｎ型に高濃度にドーピ
ングされた共通領域（１１Ｂ）が形成されている。
【００１８】また、ゲート絶縁膜（１２）を挟んだ第１
の補助容量電極（１１Ｃ）上には、ゲート電極及びライ
ン（１３）と同一層のポリサイドからなる第２の補助容
量電極（１３Ｃ）が形成され、電荷保持用の補助容量が
形成されている。これらゲート電極（１３Ｇａ，１３Ｇ
ｂ）、ゲートライン（１３Ｌ）及び第２の補助容量電極
（１３Ｃ）上には、ＳｉＯ2などからなる第１の層間絶
縁膜（１４）が全面に被覆されている。第１の層間絶縁
膜（１４）上には、Ａｌなどからなるドレイン電極（１
５）とソース電極（１６）が形成されており、ドレイン
領域（１１Ｄ）及びソース領域（１１Ｓ）上の第１の層
間絶縁膜（１４）とゲート絶縁膜（１２）中に開口され
たコンタクトホール（ＣＴ１，ＣＴ２）を介して、それ
ぞれ、ドレイン領域（１１Ｄ）及びソース領域（１１
Ｓ）が接続形成されている。
の補助容量電極（１１Ｃ）上には、ゲート電極及びライ
ン（１３）と同一層のポリサイドからなる第２の補助容
量電極（１３Ｃ）が形成され、電荷保持用の補助容量が
形成されている。これらゲート電極（１３Ｇａ，１３Ｇ
ｂ）、ゲートライン（１３Ｌ）及び第２の補助容量電極
（１３Ｃ）上には、ＳｉＯ2などからなる第１の層間絶
縁膜（１４）が全面に被覆されている。第１の層間絶縁
膜（１４）上には、Ａｌなどからなるドレイン電極（１
５）とソース電極（１６）が形成されており、ドレイン
領域（１１Ｄ）及びソース領域（１１Ｓ）上の第１の層
間絶縁膜（１４）とゲート絶縁膜（１２）中に開口され
たコンタクトホール（ＣＴ１，ＣＴ２）を介して、それ
ぞれ、ドレイン領域（１１Ｄ）及びソース領域（１１
Ｓ）が接続形成されている。
【００１９】これらドレイン及びソース電極（１５，１
６）を覆う全面は、ＳｉＯ2／ＳＯＧ／ＳｉＯ2のような
平坦化絶縁層からなる第２の層間絶縁膜（１７）が形成
され、ソース電極（１６）上にはコンタクトホール（Ｃ
Ｔ３）が開口されている。第２の層間絶縁膜（１７）上
には、ＩＴＯからなる表示電極（１８）が形成され、コ
ンタクトホール（ＣＴ３）を介してソース電極（１６）
に接続されている。
６）を覆う全面は、ＳｉＯ2／ＳＯＧ／ＳｉＯ2のような
平坦化絶縁層からなる第２の層間絶縁膜（１７）が形成
され、ソース電極（１６）上にはコンタクトホール（Ｃ
Ｔ３）が開口されている。第２の層間絶縁膜（１７）上
には、ＩＴＯからなる表示電極（１８）が形成され、コ
ンタクトホール（ＣＴ３）を介してソース電極（１６）
に接続されている。
【００２０】次に、図１及び図２に示した液晶表示装置
の製造方法を説明する。まず、ガラスからなる基板（１
０）上に、シランＳｉＨ4を材料ガスとしたＣＶＤによ
りアモルファスシリコン（ａ−Ｓｉ）を積層し、このａ
−Ｓｉを４００℃のエキシマレーザーアニールにより多
結晶化してポリシリコン（ｐ−Ｓｉ）（１１）としたも
のを、反応性イオンエッチ、即ち、ＲＩＥ（reactive i
on etch）によりエッチングすることにより、反り返っ
た形状のＴＦＴ部の島層及び第１の補助容量電極（１１
Ｃ）を形成している。ｐ−Ｓｉ（１１）層をｐ型に低濃
度でドーピングした後、これらの上に、４４０℃の減圧
ＣＶＤにより、ＳｉＯ2を１０００Åの厚さに積層し、
ゲート絶縁膜（１２）としている。そして、ＳｉＨ4を
材料ガスとした５８０℃の高温ＣＶＤによりｐｏｌｙ−
Ｓｉを積層して、燐のイオンドーピングを行って低抵抗
化した後、タングステンシリサイド（ＷＳｉ）をスパッ
タリングし、このｐｏｌｙ−ＳｉとＷＳｉのポリサイド
層をＲＩＥにより同一パターンでエッチングすることに
より、ゲート電極（１３ａ，１３ｂ）と、これらを同一
行について互いに接続するゲートライン（１３Ｌ）、及
び、第２の補助容量電極（１３Ｃ）を形成している。
の製造方法を説明する。まず、ガラスからなる基板（１
０）上に、シランＳｉＨ4を材料ガスとしたＣＶＤによ
りアモルファスシリコン（ａ−Ｓｉ）を積層し、このａ
−Ｓｉを４００℃のエキシマレーザーアニールにより多
結晶化してポリシリコン（ｐ−Ｓｉ）（１１）としたも
のを、反応性イオンエッチ、即ち、ＲＩＥ（reactive i
on etch）によりエッチングすることにより、反り返っ
た形状のＴＦＴ部の島層及び第１の補助容量電極（１１
Ｃ）を形成している。ｐ−Ｓｉ（１１）層をｐ型に低濃
度でドーピングした後、これらの上に、４４０℃の減圧
ＣＶＤにより、ＳｉＯ2を１０００Åの厚さに積層し、
ゲート絶縁膜（１２）としている。そして、ＳｉＨ4を
材料ガスとした５８０℃の高温ＣＶＤによりｐｏｌｙ−
Ｓｉを積層して、燐のイオンドーピングを行って低抵抗
化した後、タングステンシリサイド（ＷＳｉ）をスパッ
タリングし、このｐｏｌｙ−ＳｉとＷＳｉのポリサイド
層をＲＩＥにより同一パターンでエッチングすることに
より、ゲート電極（１３ａ，１３ｂ）と、これらを同一
行について互いに接続するゲートライン（１３Ｌ）、及
び、第２の補助容量電極（１３Ｃ）を形成している。
【００２１】所定領域にマスキングレジストを施した
後、低ドーズ量（３×１０↑13／ｃｍ↑2）で燐の第１
回イオン打ち込みを行い、ゲート電極（１３ａ，１３
ｂ）をマスクにソース及びドレイン領域（１１Ｓ，１１
Ｄ）とＬＤ領域（１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１
Ｌｆ）を形成するとともに、ゲート電極（１３ａ，１３
ｂ）の直下が各々ｐ型のチャンネル領域（１１Ｎａ，１
１Ｎｂ）とされる。ゲート電極（１３ａ，１３ｂ）上
に、チャンネル長方向の両外側に１〜２μｍはみ出すサ
イズのレジストを被覆してこれをマスクに、燐の第２回
イオン注入を高ドーズ量（３×１０↑15／ｃｍ↑2）で
行うことにより、ゲート電極（１３ａ，１３ｂ）の各々
の両脇のｐ−Ｓｉ（１１）層がレジストの直下で低濃度
に保たれてＬＤ領域（１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，
１１Ｌｆ）とされるとともに、レジスト外のｐ−Ｓｉ
（１１）は高濃度にドーピングされて、ソース領域（１
１Ｓ）、ドレイン領域（１１Ｄ）及び共通領域（１１
Ｂ）が形成される。
後、低ドーズ量（３×１０↑13／ｃｍ↑2）で燐の第１
回イオン打ち込みを行い、ゲート電極（１３ａ，１３
ｂ）をマスクにソース及びドレイン領域（１１Ｓ，１１
Ｄ）とＬＤ領域（１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１
Ｌｆ）を形成するとともに、ゲート電極（１３ａ，１３
ｂ）の直下が各々ｐ型のチャンネル領域（１１Ｎａ，１
１Ｎｂ）とされる。ゲート電極（１３ａ，１３ｂ）上
に、チャンネル長方向の両外側に１〜２μｍはみ出すサ
イズのレジストを被覆してこれをマスクに、燐の第２回
イオン注入を高ドーズ量（３×１０↑15／ｃｍ↑2）で
行うことにより、ゲート電極（１３ａ，１３ｂ）の各々
の両脇のｐ−Ｓｉ（１１）層がレジストの直下で低濃度
に保たれてＬＤ領域（１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，
１１Ｌｆ）とされるとともに、レジスト外のｐ−Ｓｉ
（１１）は高濃度にドーピングされて、ソース領域（１
１Ｓ）、ドレイン領域（１１Ｄ）及び共通領域（１１
Ｂ）が形成される。
【００２２】ランプアニールまたはエキシマレーザーア
ニールにより、ｐ−Ｓｉのドープド領域（１１Ｓ，１１
Ｄ，１１Ｂ，１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１Ｌ
ｆ）を活性化した後、４１０℃の常圧ＣＶＤによりＳｉ
Ｏ2を２０００Å形成し、６００℃でアニールした後、
更に、３００℃のプラズマＣＶＤによりＳｉＯ2を３０
００Åの厚さに成膜することにより第１の層間絶縁膜
（１４）を形成している。その後、シリコン中の未結合
手終端の目的で、４５０℃のＨ2アニールを行った後、
ＲＩＥによりドレイン及びソース領域（１１Ｄ，１１
Ｓ）上のゲート絶縁膜（１２）及び第１の層間絶縁膜
（１４）中にコンタクトホール（ＣＴ１，ＣＴ２）を形
成し、Ｔｉ／ＡｌＳｉをスパッタリングにより、７００
０Åの厚さに積層し、これをＲＩＥによりパターニング
して、ドレイン電極（１５）とソース電極（１６）を形
成している。ドレイン電極（１５）は同一列について接
続されている。ドレイン電極（１５）とソース電極（１
６）は各々コンタクトホール（ＣＴ１，ＣＴ２）を介し
てドレイン及びソース領域（１１Ｄ，１１Ｓ）に接続さ
れている。
ニールにより、ｐ−Ｓｉのドープド領域（１１Ｓ，１１
Ｄ，１１Ｂ，１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１Ｌ
ｆ）を活性化した後、４１０℃の常圧ＣＶＤによりＳｉ
Ｏ2を２０００Å形成し、６００℃でアニールした後、
更に、３００℃のプラズマＣＶＤによりＳｉＯ2を３０
００Åの厚さに成膜することにより第１の層間絶縁膜
（１４）を形成している。その後、シリコン中の未結合
手終端の目的で、４５０℃のＨ2アニールを行った後、
ＲＩＥによりドレイン及びソース領域（１１Ｄ，１１
Ｓ）上のゲート絶縁膜（１２）及び第１の層間絶縁膜
（１４）中にコンタクトホール（ＣＴ１，ＣＴ２）を形
成し、Ｔｉ／ＡｌＳｉをスパッタリングにより、７００
０Åの厚さに積層し、これをＲＩＥによりパターニング
して、ドレイン電極（１５）とソース電極（１６）を形
成している。ドレイン電極（１５）は同一列について接
続されている。ドレイン電極（１５）とソース電極（１
６）は各々コンタクトホール（ＣＴ１，ＣＴ２）を介し
てドレイン及びソース領域（１１Ｄ，１１Ｓ）に接続さ
れている。
【００２３】再び、シリコン中の未結合手終端のため
に、３９０℃のＨプラズマ処理を行った後、４１０℃の
ＣＶＤにより、ＳｉＯ2を２０００Åの厚さに積層し、
ＳＯＧ膜、即ち、スピン塗布及び焼成により形成される
ＳｉＯ2膜を被覆して平坦化し、更に、４１０℃のＣＶ
Ｄにより、ＳｉＯ2を１０００Åの厚さに積層して第２
の層間絶縁膜（１７）を形成している。そして、ＲＩＥ
によりソース電極（１６）上の第２の層間絶縁膜（１
７）中に、コンタクトホール（ＣＴ３）を形成し、ＩＴ
Ｏをスパッタリングにより成膜し、これをＲＩＥにより
パターニングして、表示電極（１８）を形成し、ソース
電極（１６）に接続している。
に、３９０℃のＨプラズマ処理を行った後、４１０℃の
ＣＶＤにより、ＳｉＯ2を２０００Åの厚さに積層し、
ＳＯＧ膜、即ち、スピン塗布及び焼成により形成される
ＳｉＯ2膜を被覆して平坦化し、更に、４１０℃のＣＶ
Ｄにより、ＳｉＯ2を１０００Åの厚さに積層して第２
の層間絶縁膜（１７）を形成している。そして、ＲＩＥ
によりソース電極（１６）上の第２の層間絶縁膜（１
７）中に、コンタクトホール（ＣＴ３）を形成し、ＩＴ
Ｏをスパッタリングにより成膜し、これをＲＩＥにより
パターニングして、表示電極（１８）を形成し、ソース
電極（１６）に接続している。
【００２４】本実施形態では、ゲート電極（１３Ｇａ，
１３Ｇｂ）の両側に長さ１〜２μｍ程度のＬＤ領域（１
１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１Ｌｆ）が介在された
構成において、ｐ−Ｓｉ（１１）が反り返った形状で、
各々のチャンネル領域（１１Ｎａ，１１Ｎｂ）の電流方
向が互いに逆向きにされている。通常、このようなＬＤ
領域（１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１Ｌｆ）は、
強電界の緩和のために０．５μｍ以上は必要であるが、
マスクずれによりＬＤ領域が縮小すると、強電界が緩和
されず、リーク電流を抑えられなくなる。本実施形態で
は、チャンネル中の電流の方向が互いに逆を向くような
構造としたことにより、一方のチャンネルにおいて、リ
ーク電流が生じても、これと直列関係にある他方のチャ
ンネルによってリーク電流を抑えることができる。
１３Ｇｂ）の両側に長さ１〜２μｍ程度のＬＤ領域（１
１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１Ｌｆ）が介在された
構成において、ｐ−Ｓｉ（１１）が反り返った形状で、
各々のチャンネル領域（１１Ｎａ，１１Ｎｂ）の電流方
向が互いに逆向きにされている。通常、このようなＬＤ
領域（１１Ｌｃ，１１Ｌｄ，１１Ｌｅ，１１Ｌｆ）は、
強電界の緩和のために０．５μｍ以上は必要であるが、
マスクずれによりＬＤ領域が縮小すると、強電界が緩和
されず、リーク電流を抑えられなくなる。本実施形態で
は、チャンネル中の電流の方向が互いに逆を向くような
構造としたことにより、一方のチャンネルにおいて、リ
ーク電流が生じても、これと直列関係にある他方のチャ
ンネルによってリーク電流を抑えることができる。
【００２５】例えば図３に示すように、レジスト（Ｒ）
が左にずれた時、これをマスクに燐の第２回のイオン注
入を行うと、ＬＤ領域（１１Ｌｄ，１１Ｌｅ）の長さが
増大し、ＬＤ領域（１１Ｌｃ，１１Ｌｆ）が短縮あるい
は消失する。この場合、ドレインに正電圧が印加される
と、ＬＤ領域（１１Ｌｃ）において電界が緩和されず、
チャンネル領域（１１Ｎａ）をリーク電流が流れ、共通
領域（１１Ｂ）に正電圧が与えられるが、この時、チャ
ンネル領域（１１Ｎｂ）では、ＬＤ領域（１１Ｌｅ）に
おいて、強電界が緩和されるので、リーク電流が抑えら
れる。
が左にずれた時、これをマスクに燐の第２回のイオン注
入を行うと、ＬＤ領域（１１Ｌｄ，１１Ｌｅ）の長さが
増大し、ＬＤ領域（１１Ｌｃ，１１Ｌｆ）が短縮あるい
は消失する。この場合、ドレインに正電圧が印加される
と、ＬＤ領域（１１Ｌｃ）において電界が緩和されず、
チャンネル領域（１１Ｎａ）をリーク電流が流れ、共通
領域（１１Ｂ）に正電圧が与えられるが、この時、チャ
ンネル領域（１１Ｎｂ）では、ＬＤ領域（１１Ｌｅ）に
おいて、強電界が緩和されるので、リーク電流が抑えら
れる。
【００２６】同様に、図示は省いたが、レジスト（Ｒ）
が右にずれた場合には、ＬＤ領域（１１Ｌｃ，１１Ｌ
ｆ）が増大し、ＬＤ領域（１１Ｌｄ，１１Ｌｅ）が短縮
あるいは消失する。この場合、ドレインに負電圧が印加
されると、ＬＤ領域（１１Ｌｄ）において強電界が緩和
されず、チャンネル領域（１１Ｎａ）をリーク電流が流
れ、共通領域（１１Ｂ）に負電圧が与えられるが、この
時、チャンネル領域（１１Ｎｂ）では、ＬＤ領域（１１
Ｌｆ）において、強電界が緩和されるので、リーク電流
が抑えられる。
が右にずれた場合には、ＬＤ領域（１１Ｌｃ，１１Ｌ
ｆ）が増大し、ＬＤ領域（１１Ｌｄ，１１Ｌｅ）が短縮
あるいは消失する。この場合、ドレインに負電圧が印加
されると、ＬＤ領域（１１Ｌｄ）において強電界が緩和
されず、チャンネル領域（１１Ｎａ）をリーク電流が流
れ、共通領域（１１Ｂ）に負電圧が与えられるが、この
時、チャンネル領域（１１Ｎｂ）では、ＬＤ領域（１１
Ｌｆ）において、強電界が緩和されるので、リーク電流
が抑えられる。
【００２７】即ち、互いに電流方向が逆となるチャンネ
ル領域（１１Ｎａ，１１Ｎｂ）を直列に結合した構造に
より、一方のチャンネルでＬＤ領域が無効となっても他
方のチャンネルでＬＤ領域が有効となってリーク電流が
抑えられるので、電圧保持率が上昇し、コントラスト比
が向上される。図４及び図５は本発明の第２の実施形態
に係るＴＦＴの構造を示している。図４は単位画素部の
平面図であり、図５はそのＢ−Ｂ線に沿った断面図であ
る。ガラスなどの基板（１０）上に、多結晶シリコン
（ｐｏｌｙ−Ｓｉ）（２１）がＴＦＴ部において直角に
折れ曲げられた形状で島状に形成されるとともに、これ
と一体で画素周縁部にも形成されて、第１の補助容量電
極（２１Ｃ）となっている。これらｐ−Ｓｉ（２１）島
層及び第１の補助容量電極（２１Ｃ）上にはゲート絶縁
膜（２２）が被覆されている。ゲート絶縁膜（２２）上
にはゲートライン（２３Ｌ）が形成され、ｐ−Ｓｉ（２
１）島層に対応する領域には、ゲートライン（２３Ｌ）
からの延在部が、折れ曲げられた形状のｐ−Ｓｉ（２
１）上の２カ所へ配されるように折れ曲げられており、
各々２つのゲート電極（２３Ｇａ，２３Ｇｂ）となって
いる。ゲート電極及びライン（２３）は下層がポリシリ
コン、上層がタングステンなどのシリサイドの積層構造
からなるポリサイド層により形成されている。
ル領域（１１Ｎａ，１１Ｎｂ）を直列に結合した構造に
より、一方のチャンネルでＬＤ領域が無効となっても他
方のチャンネルでＬＤ領域が有効となってリーク電流が
抑えられるので、電圧保持率が上昇し、コントラスト比
が向上される。図４及び図５は本発明の第２の実施形態
に係るＴＦＴの構造を示している。図４は単位画素部の
平面図であり、図５はそのＢ−Ｂ線に沿った断面図であ
る。ガラスなどの基板（１０）上に、多結晶シリコン
（ｐｏｌｙ−Ｓｉ）（２１）がＴＦＴ部において直角に
折れ曲げられた形状で島状に形成されるとともに、これ
と一体で画素周縁部にも形成されて、第１の補助容量電
極（２１Ｃ）となっている。これらｐ−Ｓｉ（２１）島
層及び第１の補助容量電極（２１Ｃ）上にはゲート絶縁
膜（２２）が被覆されている。ゲート絶縁膜（２２）上
にはゲートライン（２３Ｌ）が形成され、ｐ−Ｓｉ（２
１）島層に対応する領域には、ゲートライン（２３Ｌ）
からの延在部が、折れ曲げられた形状のｐ−Ｓｉ（２
１）上の２カ所へ配されるように折れ曲げられており、
各々２つのゲート電極（２３Ｇａ，２３Ｇｂ）となって
いる。ゲート電極及びライン（２３）は下層がポリシリ
コン、上層がタングステンなどのシリサイドの積層構造
からなるポリサイド層により形成されている。
【００２８】ｐ−Ｓｉ（２１）層には、これらゲート電
極（２３Ｇａ，２３Ｇｂ）をマスクとしたセルフアライ
ン関係をもって２つのチャンネル領域（２１Ｎａ，２１
Ｎｂ）、チャンネル領域（２１Ｎａ）の両側にはｎ型に
低濃度にドーピングされたＬＤ（lightly doped）領域
（２１Ｌｃ，２１Ｌｄ）、チャンネル領域（２１Ｎｂ）
の両側にはｎ型に低濃度にドーピングされたＬＤ領域
（２１Ｌｅ，２１Ｌｆ）が形成されている。また、ＬＤ
領域（２１Ｌｃ）（２１Ｌｆ）の更に外側には各々ｎ型
に高濃度にドーピングされたドレイン領域（２１Ｄ）及
びソース領域（２１Ｓ）が形成され、ＬＤ領域（２１Ｌ
ｄ）と（２１Ｌｅ）の間には各々ｎ型に高濃度にドーピ
ングされた共通領域（２１Ｂ）が形成されている。
極（２３Ｇａ，２３Ｇｂ）をマスクとしたセルフアライ
ン関係をもって２つのチャンネル領域（２１Ｎａ，２１
Ｎｂ）、チャンネル領域（２１Ｎａ）の両側にはｎ型に
低濃度にドーピングされたＬＤ（lightly doped）領域
（２１Ｌｃ，２１Ｌｄ）、チャンネル領域（２１Ｎｂ）
の両側にはｎ型に低濃度にドーピングされたＬＤ領域
（２１Ｌｅ，２１Ｌｆ）が形成されている。また、ＬＤ
領域（２１Ｌｃ）（２１Ｌｆ）の更に外側には各々ｎ型
に高濃度にドーピングされたドレイン領域（２１Ｄ）及
びソース領域（２１Ｓ）が形成され、ＬＤ領域（２１Ｌ
ｄ）と（２１Ｌｅ）の間には各々ｎ型に高濃度にドーピ
ングされた共通領域（２１Ｂ）が形成されている。
【００２９】また、ゲート絶縁膜（２２）を挟んだ第１
の補助容量電極（２１Ｃ）上には、ゲート電極及びライ
ン（２３）と同一層のポリサイドからなる第２の補助容
量電極（２３Ｃ）が形成され、電荷保持用の補助容量が
形成されている。これらゲート電極（２３Ｇａ，２３Ｇ
ｂ）、ゲートライン（２３Ｌ）及び第２の補助容量電極
（２３Ｃ）上には、ＳｉＯ2などからなる第１の層間絶
縁膜（２４）が全面に被覆されている。第１の層間絶縁
膜（２４）上には、Ａｌなどからなるドレイン電極（２
５）とソース電極（２６）が形成されており、ドレイン
領域（２１Ｄ）及びソース領域（２１Ｓ）上の第１の層
間絶縁膜（２４）とゲート絶縁膜（２２）中に開口され
たコンタクトホール（ＣＴ４，ＣＴ５）を介して、それ
ぞれ、ドレイン領域（２１Ｄ）及びソース領域（２１
Ｓ）が接続形成されている。
の補助容量電極（２１Ｃ）上には、ゲート電極及びライ
ン（２３）と同一層のポリサイドからなる第２の補助容
量電極（２３Ｃ）が形成され、電荷保持用の補助容量が
形成されている。これらゲート電極（２３Ｇａ，２３Ｇ
ｂ）、ゲートライン（２３Ｌ）及び第２の補助容量電極
（２３Ｃ）上には、ＳｉＯ2などからなる第１の層間絶
縁膜（２４）が全面に被覆されている。第１の層間絶縁
膜（２４）上には、Ａｌなどからなるドレイン電極（２
５）とソース電極（２６）が形成されており、ドレイン
領域（２１Ｄ）及びソース領域（２１Ｓ）上の第１の層
間絶縁膜（２４）とゲート絶縁膜（２２）中に開口され
たコンタクトホール（ＣＴ４，ＣＴ５）を介して、それ
ぞれ、ドレイン領域（２１Ｄ）及びソース領域（２１
Ｓ）が接続形成されている。
【００３０】これらドレイン及びソース電極（２５，２
６）を覆う全面は、ＳｉＯ2／ＳＯＧ／ＳｉＯ2のような
平坦化絶縁層からなる第２の層間絶縁膜（２７）が形成
され、ソース電極（２６）上にはコンタクトホール（Ｃ
Ｔ６）が開口されている。第２の層間絶縁膜（２７）上
には、ＩＴＯからなる表示電極（２８）が形成され、コ
ンタクトホール（ＣＴ６）を介してソース電極（２６）
に接続されている。
６）を覆う全面は、ＳｉＯ2／ＳＯＧ／ＳｉＯ2のような
平坦化絶縁層からなる第２の層間絶縁膜（２７）が形成
され、ソース電極（２６）上にはコンタクトホール（Ｃ
Ｔ６）が開口されている。第２の層間絶縁膜（２７）上
には、ＩＴＯからなる表示電極（２８）が形成され、コ
ンタクトホール（ＣＴ６）を介してソース電極（２６）
に接続されている。
【００３１】本実施形態では、ゲート電極（２３Ｇａ，
２３Ｇｂ）の両側に長さ１〜２μｍ程度のＬＤ領域（２
１Ｌｃ，２１Ｌｄ，２１Ｌｅ，２１Ｌｆ）が介在された
構成において、ｐ−Ｓｉ（２１）が折れ曲げられた形状
で、各々のチャンネル領域（２１Ｎａ，２１Ｎｂ）の電
流方向が互いに直交するようにされている。通常、この
ようなＬＤ領域（２１Ｌｃ，２１Ｌｄ，２１Ｌｅ，２１
Ｌｆ）は、強電界の緩和のために０．５μｍ以上は必要
であるが、マスクずれによりＬＤ領域が縮小すると、強
電界が緩和されず、リーク電流を抑えられなくなる。本
実施形態では、チャンネル長方向が互いに互いに直交す
るような構造としたことにより、一方のチャンネルにお
いて、リーク電流が生じても、これと直列関係にある他
方のチャンネルによってリーク電流を抑えることができ
るものである。
２３Ｇｂ）の両側に長さ１〜２μｍ程度のＬＤ領域（２
１Ｌｃ，２１Ｌｄ，２１Ｌｅ，２１Ｌｆ）が介在された
構成において、ｐ−Ｓｉ（２１）が折れ曲げられた形状
で、各々のチャンネル領域（２１Ｎａ，２１Ｎｂ）の電
流方向が互いに直交するようにされている。通常、この
ようなＬＤ領域（２１Ｌｃ，２１Ｌｄ，２１Ｌｅ，２１
Ｌｆ）は、強電界の緩和のために０．５μｍ以上は必要
であるが、マスクずれによりＬＤ領域が縮小すると、強
電界が緩和されず、リーク電流を抑えられなくなる。本
実施形態では、チャンネル長方向が互いに互いに直交す
るような構造としたことにより、一方のチャンネルにお
いて、リーク電流が生じても、これと直列関係にある他
方のチャンネルによってリーク電流を抑えることができ
るものである。
【００３２】例えば図６に示すように、レジスト（Ｒ）
が左にずれた時、これをマスクに燐の第２回のイオン注
入を行うと、ＬＤ領域（２１Ｌｄ）が増大し、ＬＤ領域
（２１Ｌｃ）が短縮あるいは消失するが、ＬＤ領域（２
１Ｌｅ，２１Ｌｆ）は変化せず、正常に保たれる。この
場合、ドレインに正電圧が印加されると、ＬＤ領域（２
１Ｌｃ）において電界が緩和されず、チャンネル領域
（２１Ｎａ）をリーク電流が流れ、共通領域（２１Ｂ）
に正電圧が与えられるが、この時、チャンネル領域（２
１Ｎｂ）では、ＬＤ領域（２１Ｌｅ）において、強電界
が緩和されるので、リーク電流が抑えられる。
が左にずれた時、これをマスクに燐の第２回のイオン注
入を行うと、ＬＤ領域（２１Ｌｄ）が増大し、ＬＤ領域
（２１Ｌｃ）が短縮あるいは消失するが、ＬＤ領域（２
１Ｌｅ，２１Ｌｆ）は変化せず、正常に保たれる。この
場合、ドレインに正電圧が印加されると、ＬＤ領域（２
１Ｌｃ）において電界が緩和されず、チャンネル領域
（２１Ｎａ）をリーク電流が流れ、共通領域（２１Ｂ）
に正電圧が与えられるが、この時、チャンネル領域（２
１Ｎｂ）では、ＬＤ領域（２１Ｌｅ）において、強電界
が緩和されるので、リーク電流が抑えられる。
【００３３】同様に、図示は省いたが、レジスト（Ｒ）
が右にずれた場合には、ＬＤ領域（２１Ｌｃ）が増大
し、ＬＤ領域（２１Ｌｄ）が短縮あるいは消失する。こ
の場合、ドレインに負電圧が印加されると、ＬＤ領域
（２１Ｌｄ）において強電界が緩和されず、チャンネル
領域（２１Ｎａ）をリーク電流が流れ、共通領域（２１
Ｂ）に負電圧が与えられるが、この時、チャンネル領域
（２１Ｎｂ）では、ＬＤ領域（２１Ｌｆ）において、強
電界が緩和されるので、リーク電流が抑えられる。
が右にずれた場合には、ＬＤ領域（２１Ｌｃ）が増大
し、ＬＤ領域（２１Ｌｄ）が短縮あるいは消失する。こ
の場合、ドレインに負電圧が印加されると、ＬＤ領域
（２１Ｌｄ）において強電界が緩和されず、チャンネル
領域（２１Ｎａ）をリーク電流が流れ、共通領域（２１
Ｂ）に負電圧が与えられるが、この時、チャンネル領域
（２１Ｎｂ）では、ＬＤ領域（２１Ｌｆ）において、強
電界が緩和されるので、リーク電流が抑えられる。
【００３４】また、レジスト（Ｒ）が上下にずれ動いた
場合にも、左右にずれ動いた場合と同様に、チャンネル
領域（２１Ｎａ）とチャンネル（２１Ｎｂ）のどちらか
一方で、ＬＤ領域（２１Ｌｃ，２１Ｌｄ）あるいは（２
１Ｌｅ，２１Ｌｆ）で電界緩和作用が有効となる。この
ため、直列に結合されたチャンネル領域（２１Ｎａ）と
チャンネル（２１Ｎｂ）のどちらか一方で、リーク電流
が抑えられ、電圧保持率が上昇し、コントラスト比が向
上される。
場合にも、左右にずれ動いた場合と同様に、チャンネル
領域（２１Ｎａ）とチャンネル（２１Ｎｂ）のどちらか
一方で、ＬＤ領域（２１Ｌｃ，２１Ｌｄ）あるいは（２
１Ｌｅ，２１Ｌｆ）で電界緩和作用が有効となる。この
ため、直列に結合されたチャンネル領域（２１Ｎａ）と
チャンネル（２１Ｎｂ）のどちらか一方で、リーク電流
が抑えられ、電圧保持率が上昇し、コントラスト比が向
上される。
【００３５】
【発明の効果】以上の説明から明らかな如く、本発明
で、２つのチャンネル領域の両側に低濃度領域を介在さ
せたＬＤＤ構造のダブルゲートＴＦＴにおいて、チャン
ネルの電流方向を互いに異なる方向になるようにした構
造により、マスク合わせの際の、位置ずれにより一方の
チャンネルに関して低濃度領域の縮小あるいは消失が起
こっても、他方のチャンネル領域に関しては、低濃度領
域がマスクずれの影響を受けずに、リーク電流が抑えら
れるため、電圧保持率が上昇し、コントラスト比が向上
される。
で、２つのチャンネル領域の両側に低濃度領域を介在さ
せたＬＤＤ構造のダブルゲートＴＦＴにおいて、チャン
ネルの電流方向を互いに異なる方向になるようにした構
造により、マスク合わせの際の、位置ずれにより一方の
チャンネルに関して低濃度領域の縮小あるいは消失が起
こっても、他方のチャンネル領域に関しては、低濃度領
域がマスクずれの影響を受けずに、リーク電流が抑えら
れるため、電圧保持率が上昇し、コントラスト比が向上
される。
【００３６】マスクずれを吸収するための、低濃度領域
の長さを増やす必要が無く、ＴＦＴサイズを小さくでき
るため、開口率が向上する。
の長さを増やす必要が無く、ＴＦＴサイズを小さくでき
るため、開口率が向上する。
【図１】本発明の第１の実施形態に係るＴＦＴの平面図
である。
である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】本発明の第１の実施形態の作用効果を説明する
平面図である。
平面図である。
【図４】本発明の第２の実施形態に係るＴＦＴの平面図
である。
である。
【図５】図４のＢ−Ｂ線に沿った断面図である。
【図６】本発明の第２の実施形態の作用効果を説明する
平面図である。
平面図である。
【図７】従来のＴＦＴ平面図である。
【図８】図７のＣ−Ｃ線に沿った断面図である。
【図９】従来のＴＦＴの問題を説明する平面図である。
１０，２０ 基板 １１，２１ ｐ−Ｓｉ １２，２２ ゲート絶縁膜 １３，２３ ゲート電極配線 １４，２４ 第１の層間絶縁膜 １５，２５ ドレイン電極配線 １６，２６ ソース電極 １７，２７ 第２の層間絶縁膜 １８，２８ 表示電極 ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６ コ
ンタクトホール Ｒ レジスト
ンタクトホール Ｒ レジスト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−224434（ＪＰ，Ａ) 特開 平６−265940（ＪＰ，Ａ) 特開 平８−234233（ＪＰ，Ａ) 特開 平８−236779（ＪＰ，Ａ) 特開 平９−69634（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G09F 9/30 H01L 29/786
Claims (1)
- 【請求項１】 絶縁基板上に島状に形成された多結晶半
導体層と、絶縁層を挟んで前記多結晶半導体層に重畳配
置された第１及び第２のゲート電極と、前記多結晶半導
体層中の前記第１のゲート電極との重畳領域及び前記第
２のゲート電極との重畳領域に各々形成された第１のチ
ャンネル領域及び第２のチャンネル領域と、前記第１の
チャンネル領域と第２のチャンネル領域の間の前記多結
晶半導体層中に不純物が高濃度にドーピングされた高濃
度領域からなる共通領域と、前記第１のチャンネル領域
を挟んで前記共通領域に対向する前記多結晶半導体層中
に前記不純物が高濃度にドーピングされた高濃度領域か
らなるドレイン領域と、前記第２のチャンネル領域を挟
んで前記共通領域に対向する前記多結晶半導体層中に前
記不純物が高濃度にドーピングされた高濃度領域からな
るソース領域と、前記第１のチャンネル領域と前記ドレ
イン領域の間、前記第１のチャンネル領域と前記共通領
域の間、前記第２のチャンネル領域と前記共通領域の
間、及び、前記第２のチャンネル領域と前記ソース領域
の間に前記不純物が低濃度にドーピングされた低濃度領
域が介在されてなる薄膜トランジスタにおいて、前記多結晶半導体層は、前記共通領域において直角に折
り曲げられた形状で、前記第１のチャンネル領域の電流
方向と前記第２のチャンネル領域の電流方向は、互いに
直角方向にされていることを特徴とする薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32747395A JP3188167B2 (ja) | 1995-12-15 | 1995-12-15 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32747395A JP3188167B2 (ja) | 1995-12-15 | 1995-12-15 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09166788A JPH09166788A (ja) | 1997-06-24 |
| JP3188167B2 true JP3188167B2 (ja) | 2001-07-16 |
Family
ID=18199558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32747395A Expired - Lifetime JP3188167B2 (ja) | 1995-12-15 | 1995-12-15 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3188167B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
| EP1049167A3 (en) | 1999-04-30 | 2007-10-24 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4515349B2 (ja) * | 1999-06-04 | 2010-07-28 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| JP4532452B2 (ja) * | 1999-06-04 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| JP3904807B2 (ja) * | 1999-06-04 | 2007-04-11 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US8853696B1 (en) * | 1999-06-04 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| US7288420B1 (en) | 1999-06-04 | 2007-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing an electro-optical device |
| JP4532453B2 (ja) * | 1999-06-04 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 電気光学装置の作製方法 |
| JP4515469B2 (ja) * | 1999-06-04 | 2010-07-28 | 株式会社半導体エネルギー研究所 | 電気光学装置の作製方法 |
| TW556357B (en) * | 1999-06-28 | 2003-10-01 | Semiconductor Energy Lab | Method of manufacturing an electro-optical device |
| JP2001035808A (ja) | 1999-07-22 | 2001-02-09 | Semiconductor Energy Lab Co Ltd | 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法 |
| JP3810725B2 (ja) | 2001-09-21 | 2006-08-16 | 株式会社半導体エネルギー研究所 | 発光装置及び電子機器 |
| JP4149168B2 (ja) | 2001-11-09 | 2008-09-10 | 株式会社半導体エネルギー研究所 | 発光装置 |
| CN101009322B (zh) * | 2001-11-09 | 2012-06-27 | 株式会社半导体能源研究所 | 发光器件 |
| KR100496297B1 (ko) | 2003-03-06 | 2005-06-17 | 삼성에스디아이 주식회사 | 박막 트랜지스터를 구비한 평판표시장치 |
| JP2011077532A (ja) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 配線の作製方法 |
| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1995
- 1995-12-15 JP JP32747395A patent/JP3188167B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09166788A (ja) | 1997-06-24 |
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