JPH09153619A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH09153619A JPH09153619A JP31206895A JP31206895A JPH09153619A JP H09153619 A JPH09153619 A JP H09153619A JP 31206895 A JP31206895 A JP 31206895A JP 31206895 A JP31206895 A JP 31206895A JP H09153619 A JPH09153619 A JP H09153619A
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Abstract
(57)【要約】
【課題】 ダブルゲート構造のｐｏｌｙ−ＳｉＴＦＴに
おいて、ＴＦＴサイズを縮小して開口率を上げる。 【解決手段】 ＬＤＤ構造のダブルゲートＴＦＴであっ
て、２つのチャンネル領域（１１Ｎａ，１１Ｎｂ）の間
を低濃度のＬＤ領域（ＬＤin）としている。これによ
り、リークＯＦＦ電流を抑えながら、トランジスタサイ
ズを小型化できる。
おいて、ＴＦＴサイズを縮小して開口率を上げる。 【解決手段】 ＬＤＤ構造のダブルゲートＴＦＴであっ
て、２つのチャンネル領域（１１Ｎａ，１１Ｎｂ）の間
を低濃度のＬＤ領域（ＬＤin）としている。これによ
り、リークＯＦＦ電流を抑えながら、トランジスタサイ
ズを小型化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（Ｌ
ＣＤ：Liquid Crystal Display）に搭載される薄膜トラ
ンジスタ(ＴＦＴ：thin film transistor）に関し、特
に、チャンネル層を多結晶シリコン、即ち、ｐｏｌｙ−
Ｓｉにより形成し、これを用いて駆動回路部を基板上に
一体的に形成した駆動回路一体型を実現するｐｏｌｙ−
ＳｉＴＦＴに関する。
ＣＤ：Liquid Crystal Display）に搭載される薄膜トラ
ンジスタ(ＴＦＴ：thin film transistor）に関し、特
に、チャンネル層を多結晶シリコン、即ち、ｐｏｌｙ−
Ｓｉにより形成し、これを用いて駆動回路部を基板上に
一体的に形成した駆動回路一体型を実現するｐｏｌｙ−
ＳｉＴＦＴに関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされた構成となっている。表
示電極と共通電極の対向部分は液晶を誘電層とした画素
容量となっており、ＴＦＴにより線順次に選択され、電
圧が印加される。画素容量に印加された電圧はＴＦＴの
ＯＦＦ抵抗により１フィールド期間保持させる。液晶は
電気光学的に異方性を有しており、画素容量により形成
された電界の強度に対応して光を変調する。
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされた構成となっている。表
示電極と共通電極の対向部分は液晶を誘電層とした画素
容量となっており、ＴＦＴにより線順次に選択され、電
圧が印加される。画素容量に印加された電圧はＴＦＴの
ＯＦＦ抵抗により１フィールド期間保持させる。液晶は
電気光学的に異方性を有しており、画素容量により形成
された電界の強度に対応して光を変調する。
【０００４】特に、ＴＦＴのチャンネル層として多結晶
シリコン（ｐｏｌｙ−Ｓｉ）を用いることによって、マ
トリクス画素部と周辺駆動回路部を同一基板上に形成し
た駆動回路一体型のＬＣＤが開発されている。一般に、
ｐｏｌｙ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて
移動度が高い。このため、ＴＦＴが小型化され、高精細
化が実現される。また、ゲートセルフアライン構造によ
る微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成
することにより、高速駆動回路を構成することができ
る。このように、駆動回路部を同一基板上にマトリクス
画素部と一体形成することにより、製造コストの削減、
ＬＣＤモジュールの小型化が実現される。
シリコン（ｐｏｌｙ−Ｓｉ）を用いることによって、マ
トリクス画素部と周辺駆動回路部を同一基板上に形成し
た駆動回路一体型のＬＣＤが開発されている。一般に、
ｐｏｌｙ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて
移動度が高い。このため、ＴＦＴが小型化され、高精細
化が実現される。また、ゲートセルフアライン構造によ
る微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴの相補構造を形成
することにより、高速駆動回路を構成することができ
る。このように、駆動回路部を同一基板上にマトリクス
画素部と一体形成することにより、製造コストの削減、
ＬＣＤモジュールの小型化が実現される。
【０００５】図６と図７に、このようなｐｏｌｙ−Ｓｉ
ＴＦＴの構造を示す。図６は単位画素部の平面図であ
り、図７はそのＢ−Ｂ線に沿った断面図である。ここに
あげたのは、ゲートを２つ設けて、チャンネル端部にか
かる強電界を緩和して、リーク電流を抑えるとともに、
反転層の形成をセパレートとすることにより、閾値の変
動を防いだダブルゲート（ＷＧ）構造である。高耐熱性
の石英ガラスなどの基板（１００）上に、島状にパター
ニングされたｐｏｌｙ−Ｓｉ（１０１）、及び、これと
一体で電荷保持用の補助容量を形成する第１の補助容量
電極（１０１Ｃ）が形成されている。ｐｏｌｙ−Ｓｉ
（１０１）及び第１の補助容量電極（１０１Ｃ）を覆う
全面には、ＳｉＯ2などのゲート絶縁膜（１０２）が被
覆されている。ゲート絶縁膜（１０２）上には、ドープ
ドｐｏｌｙ−Ｓｉとシリサイドのポリサイド層からなる
２つのゲート電極（１０３Ｇａ，１０３Ｇｂ）と、これ
らに一体のゲートライン（１０３Ｌ）が形成されてい
る。また、ｐｏｌｙ−Ｓｉ（１０１）は、ゲート電極
（１０３Ｇａ，１０３Ｇｂ）をマスクとしたセルフアラ
イン構造である。即ち、ゲート電極（１０３Ｇａ，１０
３Ｇｂ）の直下にｐ型あるいはｎ型に低濃度にドーピン
グされたチャンネル領域（１０１Ｎａ，１０１Ｎｂ）
と、これらチャンネル領域（１０１Ｎａ，１０１Ｎｂ）
の両側にチャンネル領域とは逆の導電型でｎ型あるいは
ｐ型に低濃度にドーピングされたＬＤ領域（１０１Ｌ
ｃ，１０１Ｌｄ，１０１Ｌｅ，１０１Ｌｆ）と、ＬＤ領
域（１０１Ｌｃ，１０１Ｌｆ）の更に外側にｎ型あるい
はｐ型に高濃度にドーピングされたドレイン・ソース領
域（１０１Ｄ，１０１Ｓ）と、２つのゲート電極（１０
３Ｇａ，１０３Ｇｂ）の間の領域、即ち、ＬＤ領域（１
０１Ｌd，１０１Ｌe）の間にはソース及びドレインと同
様、高濃度にドーピングされた共通領域（１０１Ｂ）の
各領域からなっている。第１の補助容量電極（１０１
Ｃ）はソース領域（１０１Ｓ）と一体になっている。こ
のように、ソース・ドレイン及び共通領域などの高濃度
領域（１０１Ｓ，１０１Ｄ）とチャンネル領域（１０１
Ｎａ，１０１Ｎｂ）の間に低濃度の領域（１０１Ｌc，
１０１Ｌd，１０１Ｌe，１０１Ｌf）が介在されたチャ
ンネルの構造はＬＤＤ（lightly doped drain）と呼ば
れ、ｐｏｌｙ−ＳｉＴＦＴＬＣＤにあっては、画素部の
リーク電流抑制、ドライバー部の信頼性の向上が達成さ
れる。一方、前記第１の補助容量電極（１０１Ｃ）に対
応するゲート絶縁膜（１０２）上にはゲート電極及びラ
イン（１０３）と同一層からなる第２の補助容量電極
（１０３Ｃ）が形成され、補助容量を形成している。こ
れらゲート電極（１０３Ｇａ，１０３Ｇｂ）とそのライ
ン（１０３Ｌ）及び第２の補助容量電極（１０３Ｃ）を
覆う全面にはＳｉＯ2などの第１の層間絶縁膜（１０
４）が被覆され、第１の層間絶縁膜（１０４）上には、
Ａｌなどからなるドレイン電極（１０５）及びソース電
極（１０６）が設けられ、ゲート絶縁膜（１０２）及び
第１の層間絶縁膜（１０４）中に開口されたコンタクト
ホール（ＣＴ４，ＣＴ５）を介して各々ドレイン・ソー
ス領域（１０１Ｄ，１０１Ｓ）に接続されている。これ
ら、ドレイン・ソース電極（１０５，１０６）上には、
ＳｉＯ2などの第２の層間絶縁膜（１０７）が形成され
る。第２の層間絶縁膜（１０７）上には液晶駆動用の表
示電極（１０８）がＩＴＯにより形成され、第２の層間
絶縁膜（１０７）に形成されたコンタクトホール（ＣＴ
６）を介してソース電極（１０６）に接続されている。
ＴＦＴの構造を示す。図６は単位画素部の平面図であ
り、図７はそのＢ−Ｂ線に沿った断面図である。ここに
あげたのは、ゲートを２つ設けて、チャンネル端部にか
かる強電界を緩和して、リーク電流を抑えるとともに、
反転層の形成をセパレートとすることにより、閾値の変
動を防いだダブルゲート（ＷＧ）構造である。高耐熱性
の石英ガラスなどの基板（１００）上に、島状にパター
ニングされたｐｏｌｙ−Ｓｉ（１０１）、及び、これと
一体で電荷保持用の補助容量を形成する第１の補助容量
電極（１０１Ｃ）が形成されている。ｐｏｌｙ−Ｓｉ
（１０１）及び第１の補助容量電極（１０１Ｃ）を覆う
全面には、ＳｉＯ2などのゲート絶縁膜（１０２）が被
覆されている。ゲート絶縁膜（１０２）上には、ドープ
ドｐｏｌｙ−Ｓｉとシリサイドのポリサイド層からなる
２つのゲート電極（１０３Ｇａ，１０３Ｇｂ）と、これ
らに一体のゲートライン（１０３Ｌ）が形成されてい
る。また、ｐｏｌｙ−Ｓｉ（１０１）は、ゲート電極
（１０３Ｇａ，１０３Ｇｂ）をマスクとしたセルフアラ
イン構造である。即ち、ゲート電極（１０３Ｇａ，１０
３Ｇｂ）の直下にｐ型あるいはｎ型に低濃度にドーピン
グされたチャンネル領域（１０１Ｎａ，１０１Ｎｂ）
と、これらチャンネル領域（１０１Ｎａ，１０１Ｎｂ）
の両側にチャンネル領域とは逆の導電型でｎ型あるいは
ｐ型に低濃度にドーピングされたＬＤ領域（１０１Ｌ
ｃ，１０１Ｌｄ，１０１Ｌｅ，１０１Ｌｆ）と、ＬＤ領
域（１０１Ｌｃ，１０１Ｌｆ）の更に外側にｎ型あるい
はｐ型に高濃度にドーピングされたドレイン・ソース領
域（１０１Ｄ，１０１Ｓ）と、２つのゲート電極（１０
３Ｇａ，１０３Ｇｂ）の間の領域、即ち、ＬＤ領域（１
０１Ｌd，１０１Ｌe）の間にはソース及びドレインと同
様、高濃度にドーピングされた共通領域（１０１Ｂ）の
各領域からなっている。第１の補助容量電極（１０１
Ｃ）はソース領域（１０１Ｓ）と一体になっている。こ
のように、ソース・ドレイン及び共通領域などの高濃度
領域（１０１Ｓ，１０１Ｄ）とチャンネル領域（１０１
Ｎａ，１０１Ｎｂ）の間に低濃度の領域（１０１Ｌc，
１０１Ｌd，１０１Ｌe，１０１Ｌf）が介在されたチャ
ンネルの構造はＬＤＤ（lightly doped drain）と呼ば
れ、ｐｏｌｙ−ＳｉＴＦＴＬＣＤにあっては、画素部の
リーク電流抑制、ドライバー部の信頼性の向上が達成さ
れる。一方、前記第１の補助容量電極（１０１Ｃ）に対
応するゲート絶縁膜（１０２）上にはゲート電極及びラ
イン（１０３）と同一層からなる第２の補助容量電極
（１０３Ｃ）が形成され、補助容量を形成している。こ
れらゲート電極（１０３Ｇａ，１０３Ｇｂ）とそのライ
ン（１０３Ｌ）及び第２の補助容量電極（１０３Ｃ）を
覆う全面にはＳｉＯ2などの第１の層間絶縁膜（１０
４）が被覆され、第１の層間絶縁膜（１０４）上には、
Ａｌなどからなるドレイン電極（１０５）及びソース電
極（１０６）が設けられ、ゲート絶縁膜（１０２）及び
第１の層間絶縁膜（１０４）中に開口されたコンタクト
ホール（ＣＴ４，ＣＴ５）を介して各々ドレイン・ソー
ス領域（１０１Ｄ，１０１Ｓ）に接続されている。これ
ら、ドレイン・ソース電極（１０５，１０６）上には、
ＳｉＯ2などの第２の層間絶縁膜（１０７）が形成され
る。第２の層間絶縁膜（１０７）上には液晶駆動用の表
示電極（１０８）がＩＴＯにより形成され、第２の層間
絶縁膜（１０７）に形成されたコンタクトホール（ＣＴ
６）を介してソース電極（１０６）に接続されている。
【０００６】
【発明が解決しようとする課題】図７と図８に示した従
来例では、ゲート電極配線が増大するとともに、両ゲー
ト電極（１０３Ｇａ，１０３Ｇｂ）間の領域は表示領域
にならないデッドゾーンであり、ＴＦＴの小型化にも関
わらず高開口率化を妨げていた。
来例では、ゲート電極配線が増大するとともに、両ゲー
ト電極（１０３Ｇａ，１０３Ｇｂ）間の領域は表示領域
にならないデッドゾーンであり、ＴＦＴの小型化にも関
わらず高開口率化を妨げていた。
【０００７】
【課題を解決するための手段】本発明はこの課題を解決
するために成され、基板上に島状に形成された多結晶半
導体層と、ゲート絶縁膜を挟んで前記多結晶半導体層に
対向配置された第１及び第２のゲート電極と、前記多結
晶半導体層の両端に接続されたソース電極及びドレイン
電極と、を有する薄膜トランジスタにおいて、前記多結
晶半導体層は、前記第１及び第２のゲート電極直下領域
に各々ノンドープあるいは第１の導電型不純物を含有し
た第１及び第２のチャンネル領域が存在し、前記第１及
び第２のチャンネル領域のそれぞれの外側には、第２導
電型不純物を比較的低濃度に含有した第１及び第２のＬ
Ｄ領域、これら第１及び第２のＬＤ領域の更に外側には
前記第２導電型不純物を比較的高濃度に含有し各々前記
ソース電極及びドレイン電極に接続するソース領域及び
ドレイン領域、及び、前記第１及び第２のチャンネル領
域の間には前記第２の導電型不純物を比較的低濃度に含
有した第３のＬＤ領域を含んでいる構成である。
するために成され、基板上に島状に形成された多結晶半
導体層と、ゲート絶縁膜を挟んで前記多結晶半導体層に
対向配置された第１及び第２のゲート電極と、前記多結
晶半導体層の両端に接続されたソース電極及びドレイン
電極と、を有する薄膜トランジスタにおいて、前記多結
晶半導体層は、前記第１及び第２のゲート電極直下領域
に各々ノンドープあるいは第１の導電型不純物を含有し
た第１及び第２のチャンネル領域が存在し、前記第１及
び第２のチャンネル領域のそれぞれの外側には、第２導
電型不純物を比較的低濃度に含有した第１及び第２のＬ
Ｄ領域、これら第１及び第２のＬＤ領域の更に外側には
前記第２導電型不純物を比較的高濃度に含有し各々前記
ソース電極及びドレイン電極に接続するソース領域及び
ドレイン領域、及び、前記第１及び第２のチャンネル領
域の間には前記第２の導電型不純物を比較的低濃度に含
有した第３のＬＤ領域を含んでいる構成である。
【０００８】特に、前記第３のＬＤ領域の濃度は、前記
第１及び第２のＬＤ領域の濃度と同じで、かつ、その長
さは、前記第１及び第２のＬＤ領域のいずれの長さより
も大きく、前記第１及び第２のＬＤ領域の長さのいずれ
の２倍よりも小さい構成である。このように、本発明の
構成により、両方のチャンネル領域の間には、ＬＤ領域
があるのみであり、従来よりもトランジスタのサイズが
小さくなる。即ち、比較的高抵抗のＬＤ領域を２つのチ
ャンネル間に介在させる構造により、チャンネル間の長
さが小さくても、比較的大きな抵抗が得られる。また、
２つのチャンネル領域の離間距離を小さくすることでＯ
Ｎ抵抗が低減される。従って、ＯＦＦ中のリーク電流を
十分に小さくするとともに、十分なＯＮ電流が得られ、
かつ、有効表示領域の縮小が抑えられて開口率が向上す
る。
第１及び第２のＬＤ領域の濃度と同じで、かつ、その長
さは、前記第１及び第２のＬＤ領域のいずれの長さより
も大きく、前記第１及び第２のＬＤ領域の長さのいずれ
の２倍よりも小さい構成である。このように、本発明の
構成により、両方のチャンネル領域の間には、ＬＤ領域
があるのみであり、従来よりもトランジスタのサイズが
小さくなる。即ち、比較的高抵抗のＬＤ領域を２つのチ
ャンネル間に介在させる構造により、チャンネル間の長
さが小さくても、比較的大きな抵抗が得られる。また、
２つのチャンネル領域の離間距離を小さくすることでＯ
Ｎ抵抗が低減される。従って、ＯＦＦ中のリーク電流を
十分に小さくするとともに、十分なＯＮ電流が得られ、
かつ、有効表示領域の縮小が抑えられて開口率が向上す
る。
【０００９】
【発明の実施の形態】図１は本発明の第１の実施形態に
かかる液晶表示装置の単位画素部の平面図であり、図２
はそのＡ−Ａ線に沿った断面図である。石英基板（１
０）上に、多結晶シリコン（ｐｏｌｙ−Ｓｉ）（１１）
がＴＦＴ部に島状に形成されるとともに、これと一体で
画素部周縁部にも形成されて、第１の補助容量電極（１
１Ｃ）となっている。これらｐｏｌｙ−Ｓｉ（１１）島
層及び第１の補助容量電極（１１Ｃ）上にはゲート絶縁
膜（１２）が被覆されている。ゲート絶縁膜（１２）上
にはゲートライン（１３Ｌ）が形成され、ｐｏｌｙ−Ｓ
ｉ（１１）島層に対応する領域には、ゲートライン（１
３Ｌ）と一体で２つのゲート電極（１３Ｇａ，１３Ｇ
ｂ）が配され、これらゲート電極（１３Ｇａ，１３Ｇ
ｂ）をマスクとしたセルフアライン関係をもって２つの
チャンネル領域（１１Ｎａ，１１Ｎｂ）、２つのチャン
ネル領域（１１Ｎａ，１１Ｎｂ）の外側に、ｎ型に低濃
度にドーピングされたＬＤ領域（１１Ｌａout,１１Ｌｂ
out）、更にその外側にはそれぞれ、ｎ型に高濃度にド
ーピングされたソース領域（１１Ｓ）及びドレイン領域
（１１Ｄ）が形成されている。２つのチャンネル領域
（１１Ｎａ，１１Ｎｂ）の間には、ＬＤ領域（１１Ｌａ
out，１１Ｌｂout）と同様にｎ型に低濃度にドーピング
されたＬＤ領域（１１Ｌin）が形成されている。第１の
補助容量電極（１１Ｃ）もまた、ソース及びドレイン領
域（１１Ｓ，１１Ｄ）と同様、ｎ型に高濃度にドーピン
グされ低抵抗化されている。ゲート電極及びライン（１
３）は下層がポリシリコン、上層がタングステンなどの
シリサイドの積層構造からなるポリサイド層により形成
され、ゲート電極（１３Ｇａ，１３Ｇｂ）は、ゲートラ
イン（１３Ｌ）の延長方向から突出された形状でゲート
ライン（１３Ｌ）と同一層により形成されている。ゲー
ト絶縁膜（１２）を挟んだ第１の補助容量電極（１１
Ｃ）上には、ゲート電極及びライン（１３）と同一層の
ポリサイドからなる第２の補助容量電極（１３Ｃ）が形
成され、電荷保持用の補助容量が形成されている。これ
らゲート電極（１３Ｇａ，１３Ｇｂ）、ゲートライン
（１３Ｌ）及び第２の補助容量電極（１３Ｃ）上には、
ＳｉＯ2／ＢＰＳＧ／ＳｉＯ2の平坦化絶縁層からなる第
１の層間絶縁膜（１４）が全面に被覆され、ドレイン領
域（１１Ｄ）及びソース領域（１１Ｓ）上には第１の層
間絶縁膜（１４）とゲート絶縁膜（１２）に中にコンタ
クトホール（ＣＴ１，ＣＴ２）が形成され、各々のコン
タクトホール（ＣＴ１，ＣＴ２）を介して、それぞれ、
ドレイン電極（１５）及びソース電極（１６）が接続形
成されている。
かかる液晶表示装置の単位画素部の平面図であり、図２
はそのＡ−Ａ線に沿った断面図である。石英基板（１
０）上に、多結晶シリコン（ｐｏｌｙ−Ｓｉ）（１１）
がＴＦＴ部に島状に形成されるとともに、これと一体で
画素部周縁部にも形成されて、第１の補助容量電極（１
１Ｃ）となっている。これらｐｏｌｙ−Ｓｉ（１１）島
層及び第１の補助容量電極（１１Ｃ）上にはゲート絶縁
膜（１２）が被覆されている。ゲート絶縁膜（１２）上
にはゲートライン（１３Ｌ）が形成され、ｐｏｌｙ−Ｓ
ｉ（１１）島層に対応する領域には、ゲートライン（１
３Ｌ）と一体で２つのゲート電極（１３Ｇａ，１３Ｇ
ｂ）が配され、これらゲート電極（１３Ｇａ，１３Ｇ
ｂ）をマスクとしたセルフアライン関係をもって２つの
チャンネル領域（１１Ｎａ，１１Ｎｂ）、２つのチャン
ネル領域（１１Ｎａ，１１Ｎｂ）の外側に、ｎ型に低濃
度にドーピングされたＬＤ領域（１１Ｌａout,１１Ｌｂ
out）、更にその外側にはそれぞれ、ｎ型に高濃度にド
ーピングされたソース領域（１１Ｓ）及びドレイン領域
（１１Ｄ）が形成されている。２つのチャンネル領域
（１１Ｎａ，１１Ｎｂ）の間には、ＬＤ領域（１１Ｌａ
out，１１Ｌｂout）と同様にｎ型に低濃度にドーピング
されたＬＤ領域（１１Ｌin）が形成されている。第１の
補助容量電極（１１Ｃ）もまた、ソース及びドレイン領
域（１１Ｓ，１１Ｄ）と同様、ｎ型に高濃度にドーピン
グされ低抵抗化されている。ゲート電極及びライン（１
３）は下層がポリシリコン、上層がタングステンなどの
シリサイドの積層構造からなるポリサイド層により形成
され、ゲート電極（１３Ｇａ，１３Ｇｂ）は、ゲートラ
イン（１３Ｌ）の延長方向から突出された形状でゲート
ライン（１３Ｌ）と同一層により形成されている。ゲー
ト絶縁膜（１２）を挟んだ第１の補助容量電極（１１
Ｃ）上には、ゲート電極及びライン（１３）と同一層の
ポリサイドからなる第２の補助容量電極（１３Ｃ）が形
成され、電荷保持用の補助容量が形成されている。これ
らゲート電極（１３Ｇａ，１３Ｇｂ）、ゲートライン
（１３Ｌ）及び第２の補助容量電極（１３Ｃ）上には、
ＳｉＯ2／ＢＰＳＧ／ＳｉＯ2の平坦化絶縁層からなる第
１の層間絶縁膜（１４）が全面に被覆され、ドレイン領
域（１１Ｄ）及びソース領域（１１Ｓ）上には第１の層
間絶縁膜（１４）とゲート絶縁膜（１２）に中にコンタ
クトホール（ＣＴ１，ＣＴ２）が形成され、各々のコン
タクトホール（ＣＴ１，ＣＴ２）を介して、それぞれ、
ドレイン電極（１５）及びソース電極（１６）が接続形
成されている。
【００１０】画素部では、これらドレイン及びソース電
極（１５，１６）を覆う全面は、ＳｉＯ2／ＳＯＧ／Ｓ
ｉＯ2の平坦化絶縁膜からなる第２の層間絶縁膜（１
７）が形成され、ソース電極（１６）上にはコンタクト
ホール（ＣＴ３）が開口されている。第２の層間絶縁膜
（１７）上には、ＩＴＯからなる表示電極（１８）が形
成され、コンタクトホール（ＣＴ３）を介してソース電
極（１６）に接続されている。
極（１５，１６）を覆う全面は、ＳｉＯ2／ＳＯＧ／Ｓ
ｉＯ2の平坦化絶縁膜からなる第２の層間絶縁膜（１
７）が形成され、ソース電極（１６）上にはコンタクト
ホール（ＣＴ３）が開口されている。第２の層間絶縁膜
（１７）上には、ＩＴＯからなる表示電極（１８）が形
成され、コンタクトホール（ＣＴ３）を介してソース電
極（１６）に接続されている。
【００１１】次に、図１及び図２に示した液晶表示装置
の製造方法を説明する。まず、耐熱性の石英からなる基
板（１０）上に、ジシランＳｉ2Ｈ6を材料ガスとしたＣ
ＶＤによりアモルファスシリコン（ａ−Ｓｉ）を積層す
る。このａ−Ｓｉを６００℃の固相成長法、あるいは、
１０５０℃のＯ2アニールにより多結晶化し、ポリシリ
コン（ｐｏｌｙ−Ｓｉ）（１１）とする。これを、反応
性イオンエッチ、即ち、ＲＩＥ（reactive ion etch）
によりエッチングしてＴＦＴ部の島層及び第１の補助容
量電極（１１Ｃ）を形成する。これらｐｏｌｙ−Ｓｉ
（１１）層をボロンなどのｐ型不純物をイオン注入によ
り低濃度にドーピングした後、これらの上に、８８０℃
の減圧ＣＶＤにより、ＳｉＯ2のゲート絶縁膜（１２）
を１０００Åの厚さに形成し、高温アニールを行う。Ｔ
ＦＴ部上にレジストを被覆して、燐などのｎ型不純物の
イオン注入を行い、第１の補助容量電極（１１Ｃ）を低
抵抗化する。この上に、ＳｉＨ4を材料ガスとした６７
０℃の高温ＣＶＤによりｐｏｌｙ−Ｓｉを積層して、Ｐ
ＯＣｌ3拡散により燐をドーピングして低抵抗化した
後、タングステンシリサイド（ＷＳｉ）をスパッタリン
グする。これらｐｏｌｙ−ＳｉとＷＳｉのポリサイド層
をＲＩＥによりエッチングして、ゲートライン（１３
Ｌ）とこれに一体のゲート電極（１３Ｇａ，１３Ｇ
ｂ）、及び、第２の補助容量電極（１３Ｃ）を形成す
る。このゲート電極（１３Ｇａ，１３Ｇｂ）をマスクに
燐の第１回のイオン注入を低ドーズ量で行うことによ
り、ソース及びドレイン領域（１１Ｓ，１１Ｄ）とＬＤ
領域（１１Ｌin，１１Ｌａout，１１Ｌｂout）となる領
域を低濃度にドーピングするとともに、ゲート電極（１
３Ｇａ，１３Ｇｂ）の直下をチャンネル領域（１１Ｎ）
としてｐ型に残す。続いて、ゲート電極（１３Ｇａ，１
３Ｇｂ）及びこれらの間の領域を覆って、チャンネル長
方向の両外側に１〜２μｍはみ出すサイズのレジストを
被覆してこれをマスクに燐の第２回のイオン注入を高ド
ーズ量で行う。これにより、チャンネル領域（１１Ｎ
ａ，１１Ｎｂ）の両側に、低濃度のＬＤ領域（１１Ｌａ
out，１１Ｌｂout）を挟んで高濃度のソース及びドレイ
ン領域（１１Ｓ，１１Ｄ）が形成されるとともに、２つ
のチャンネル領域（１１Ｎａ，１１Ｎｂ）の間には、低
濃度のＬＤ領域（１１Ｌin）が残される。次に、平坦化
された第１の層間絶縁膜（１４）として、まず、ＣＶＤ
によりＳｉＯ2膜を１０００Å、及び、ＢＰＳＧ、即
ち、ボロンと燐を含んだＳｉＯ2を５０００Åの厚さに
積層し、９００℃で加熱することにより、ＢＰＳＧを平
坦化した後、更に、ＳｉＯ2を３２００Åの厚さに形成
する。そして、ＲＩＥにより、ドレイン領域（１１Ｄ）
及びソース領域（１１Ｓ）上の第１の層間絶縁膜（１
４）及びゲート絶縁膜（１２）を除去して、コンタクト
ホール（ＣＴ１，ＣＴ２）を形成する。そして、ソース
・ドレイン電極材料としてＴｉ／ＡｌＳｉの２層メタル
をスパッタリングにより、７０００Å程度積層する。こ
れをＲＩＥによりエッチングして、ドレイン領域（１１
Ｄ）に接続するドレイン電極（１５）とソース領域（１
１Ｓ）に接続するソース電極（１６）とを形成する。こ
れらドレイン電極（１５）及びソース電極（１６）を覆
う全面には、第２の層間絶縁膜（１７）として、ＣＶＤ
によりＳｉＯ2膜を２０００Å、平坦化のためのＳＯＧ
膜を６０００Å、更に、ＳｉＯ2膜を３０００Åの厚さ
に形成している。そして、ＲＩＥによりソース電極（１
６）上の第２の層間絶縁膜（１７）を除去し、コンタク
トホール（ＣＴ３）を形成する。そして、ＩＴＯのスパ
ッタリングとＲＩＥにより、表示電極（１８）を形成す
るとともに、これをコンタクトホール（ＣＴ３）を介し
てソース電極（１６）へ接続する。
の製造方法を説明する。まず、耐熱性の石英からなる基
板（１０）上に、ジシランＳｉ2Ｈ6を材料ガスとしたＣ
ＶＤによりアモルファスシリコン（ａ−Ｓｉ）を積層す
る。このａ−Ｓｉを６００℃の固相成長法、あるいは、
１０５０℃のＯ2アニールにより多結晶化し、ポリシリ
コン（ｐｏｌｙ−Ｓｉ）（１１）とする。これを、反応
性イオンエッチ、即ち、ＲＩＥ（reactive ion etch）
によりエッチングしてＴＦＴ部の島層及び第１の補助容
量電極（１１Ｃ）を形成する。これらｐｏｌｙ−Ｓｉ
（１１）層をボロンなどのｐ型不純物をイオン注入によ
り低濃度にドーピングした後、これらの上に、８８０℃
の減圧ＣＶＤにより、ＳｉＯ2のゲート絶縁膜（１２）
を１０００Åの厚さに形成し、高温アニールを行う。Ｔ
ＦＴ部上にレジストを被覆して、燐などのｎ型不純物の
イオン注入を行い、第１の補助容量電極（１１Ｃ）を低
抵抗化する。この上に、ＳｉＨ4を材料ガスとした６７
０℃の高温ＣＶＤによりｐｏｌｙ−Ｓｉを積層して、Ｐ
ＯＣｌ3拡散により燐をドーピングして低抵抗化した
後、タングステンシリサイド（ＷＳｉ）をスパッタリン
グする。これらｐｏｌｙ−ＳｉとＷＳｉのポリサイド層
をＲＩＥによりエッチングして、ゲートライン（１３
Ｌ）とこれに一体のゲート電極（１３Ｇａ，１３Ｇ
ｂ）、及び、第２の補助容量電極（１３Ｃ）を形成す
る。このゲート電極（１３Ｇａ，１３Ｇｂ）をマスクに
燐の第１回のイオン注入を低ドーズ量で行うことによ
り、ソース及びドレイン領域（１１Ｓ，１１Ｄ）とＬＤ
領域（１１Ｌin，１１Ｌａout，１１Ｌｂout）となる領
域を低濃度にドーピングするとともに、ゲート電極（１
３Ｇａ，１３Ｇｂ）の直下をチャンネル領域（１１Ｎ）
としてｐ型に残す。続いて、ゲート電極（１３Ｇａ，１
３Ｇｂ）及びこれらの間の領域を覆って、チャンネル長
方向の両外側に１〜２μｍはみ出すサイズのレジストを
被覆してこれをマスクに燐の第２回のイオン注入を高ド
ーズ量で行う。これにより、チャンネル領域（１１Ｎ
ａ，１１Ｎｂ）の両側に、低濃度のＬＤ領域（１１Ｌａ
out，１１Ｌｂout）を挟んで高濃度のソース及びドレイ
ン領域（１１Ｓ，１１Ｄ）が形成されるとともに、２つ
のチャンネル領域（１１Ｎａ，１１Ｎｂ）の間には、低
濃度のＬＤ領域（１１Ｌin）が残される。次に、平坦化
された第１の層間絶縁膜（１４）として、まず、ＣＶＤ
によりＳｉＯ2膜を１０００Å、及び、ＢＰＳＧ、即
ち、ボロンと燐を含んだＳｉＯ2を５０００Åの厚さに
積層し、９００℃で加熱することにより、ＢＰＳＧを平
坦化した後、更に、ＳｉＯ2を３２００Åの厚さに形成
する。そして、ＲＩＥにより、ドレイン領域（１１Ｄ）
及びソース領域（１１Ｓ）上の第１の層間絶縁膜（１
４）及びゲート絶縁膜（１２）を除去して、コンタクト
ホール（ＣＴ１，ＣＴ２）を形成する。そして、ソース
・ドレイン電極材料としてＴｉ／ＡｌＳｉの２層メタル
をスパッタリングにより、７０００Å程度積層する。こ
れをＲＩＥによりエッチングして、ドレイン領域（１１
Ｄ）に接続するドレイン電極（１５）とソース領域（１
１Ｓ）に接続するソース電極（１６）とを形成する。こ
れらドレイン電極（１５）及びソース電極（１６）を覆
う全面には、第２の層間絶縁膜（１７）として、ＣＶＤ
によりＳｉＯ2膜を２０００Å、平坦化のためのＳＯＧ
膜を６０００Å、更に、ＳｉＯ2膜を３０００Åの厚さ
に形成している。そして、ＲＩＥによりソース電極（１
６）上の第２の層間絶縁膜（１７）を除去し、コンタク
トホール（ＣＴ３）を形成する。そして、ＩＴＯのスパ
ッタリングとＲＩＥにより、表示電極（１８）を形成す
るとともに、これをコンタクトホール（ＣＴ３）を介し
てソース電極（１６）へ接続する。
【００１２】図３に、チャンネル領域の外側のＬＤ領域
（１１Ｌａout，１１Ｌｂout）の長さＬＤoutとチャン
ネル領域の内側のＬＤ領域（１１Ｌin）の長さとのＬＤ
inの比ＬＤin／ＬＤoutに対するＯＦＦ電流値を規格化
単位により示した。図中、◆点は、ゲートへの印加電圧
が−１６Ｖで、ドレインへの印加電圧が−１２Ｖの時、
●点は、ゲートへの印加電圧が−４Ｖで、ドレインへの
印加電圧が＋１６Ｖの時の各測定値である。また、同図
には、比較例として、図６及び図７に示した従来のＷＧ
構造において、チャンネル領域の内側において、高濃度
の共通領域（１０１Ｂ）が５μｍの長さで存在する場合
の同様のＯＦＦ電流値も、それぞれ◇、○により示し
た。この図より、チャンネル領域間に高濃度の共通領域
（１０１Ｂ）が存在せず、かつ、低濃度領域（１１Ｌi
n）と（１１Ｌａout，１１Ｌｂout）の長さの比ＬＤin
／ＬＤoutが、１．０、１．５、２．０の各場合におい
て、従来と変わらないＯＦＦ電流の値が得られているこ
とが分かる。特に、ＬＤin／ＬＤout値が１．０及び
１．５の時は、十分に低い値が得られている。
（１１Ｌａout，１１Ｌｂout）の長さＬＤoutとチャン
ネル領域の内側のＬＤ領域（１１Ｌin）の長さとのＬＤ
inの比ＬＤin／ＬＤoutに対するＯＦＦ電流値を規格化
単位により示した。図中、◆点は、ゲートへの印加電圧
が−１６Ｖで、ドレインへの印加電圧が−１２Ｖの時、
●点は、ゲートへの印加電圧が−４Ｖで、ドレインへの
印加電圧が＋１６Ｖの時の各測定値である。また、同図
には、比較例として、図６及び図７に示した従来のＷＧ
構造において、チャンネル領域の内側において、高濃度
の共通領域（１０１Ｂ）が５μｍの長さで存在する場合
の同様のＯＦＦ電流値も、それぞれ◇、○により示し
た。この図より、チャンネル領域間に高濃度の共通領域
（１０１Ｂ）が存在せず、かつ、低濃度領域（１１Ｌi
n）と（１１Ｌａout，１１Ｌｂout）の長さの比ＬＤin
／ＬＤoutが、１．０、１．５、２．０の各場合におい
て、従来と変わらないＯＦＦ電流の値が得られているこ
とが分かる。特に、ＬＤin／ＬＤout値が１．０及び
１．５の時は、十分に低い値が得られている。
【００１３】また、図４に、ＬＤ領域（１１Ｌin，１１
Ｌａout，１１Ｌｂout）の合計長に対するＯＮ電流の測
定値の広がりとその平均を黒点により規格化単位により
示した。また図５には、ＬＤ領域（１１Ｌin，１１Ｌａ
out，１１Ｌｂout）の合計長に対する相互コンダクタン
スを同様に示した。いずれの図でも、比較例として、図
６及び図７に示した従来構造における共通領域（１０１
Ｂ）、即ち、高濃度の領域を介在させた場合の同様の測
定結果を白点により示した。これらの図を見ると、ＯＮ
電流及び相互コンダクタンスのいずれも高い値を示すの
はＬＤ領域（１１Ｌin，１１Ｌａout，１１Ｌｂout）の
全長が２μｍ及び４μｍの場合である。この時、従来と
変わらない高い値が得られている。
Ｌａout，１１Ｌｂout）の合計長に対するＯＮ電流の測
定値の広がりとその平均を黒点により規格化単位により
示した。また図５には、ＬＤ領域（１１Ｌin，１１Ｌａ
out，１１Ｌｂout）の合計長に対する相互コンダクタン
スを同様に示した。いずれの図でも、比較例として、図
６及び図７に示した従来構造における共通領域（１０１
Ｂ）、即ち、高濃度の領域を介在させた場合の同様の測
定結果を白点により示した。これらの図を見ると、ＯＮ
電流及び相互コンダクタンスのいずれも高い値を示すの
はＬＤ領域（１１Ｌin，１１Ｌａout，１１Ｌｂout）の
全長が２μｍ及び４μｍの場合である。この時、従来と
変わらない高い値が得られている。
【００１４】この時、図３を参照しながら、マスクアラ
インメントの精度、及び、燐の横方向拡散も考慮に入れ
ると、ＬＤin／ＬＤoutの値は、１以上、２以下が望ま
しい。つまり、チャンネル端の強電界を緩和してＯＦＦ
電流を抑制するためには、ＬＤout値は１μｍ以上は必
要であるが、図４及び図５よりＬＤ領域の合計長が大き
くなるほどＯＮ電流は低下する。また、ＬＤin値を１μ
ｍ以下とすることは、ＯＮ電流の点で好ましくない。即
ち、両チャンネル領域（１１Ｎａ，１１Ｎｂ）が近づき
すぎると、両方のチャンネルが１つに合わさって、チャ
ンネル長の大きなシングルゲート（ＳＧ）構造のＴＦＴ
の特性に近づき、相互コンダクタンスや閾値が変動して
まう。従って、ＬＤout値を１〜１．５μｍとし、内側
のＬＤin値のを１〜２μｍの間で設計し、ＬＤ領域（１
１Ｌin，１１Ｌａout，１１ｂＬout）の全長を４μｍ以
下とするのが望ましい。即ち、本発明では、ＯＦＦ電流
を抑えるために、ＷＧ構造における２つのチャンネル領
域（１１Ｎａ，１１Ｎｂ）間を、ソース、ドレインなど
に対して比較的高抵抗のＬＤ領域（１１Ｌin）としてい
る。そして、このＬＤ領域（１１Ｌin）長を短くするこ
とで、ＷＧＴＦＴのサイズを小さくして開口率を高める
とともに、ＯＮ電流の低下を抑えている。
インメントの精度、及び、燐の横方向拡散も考慮に入れ
ると、ＬＤin／ＬＤoutの値は、１以上、２以下が望ま
しい。つまり、チャンネル端の強電界を緩和してＯＦＦ
電流を抑制するためには、ＬＤout値は１μｍ以上は必
要であるが、図４及び図５よりＬＤ領域の合計長が大き
くなるほどＯＮ電流は低下する。また、ＬＤin値を１μ
ｍ以下とすることは、ＯＮ電流の点で好ましくない。即
ち、両チャンネル領域（１１Ｎａ，１１Ｎｂ）が近づき
すぎると、両方のチャンネルが１つに合わさって、チャ
ンネル長の大きなシングルゲート（ＳＧ）構造のＴＦＴ
の特性に近づき、相互コンダクタンスや閾値が変動して
まう。従って、ＬＤout値を１〜１．５μｍとし、内側
のＬＤin値のを１〜２μｍの間で設計し、ＬＤ領域（１
１Ｌin，１１Ｌａout，１１ｂＬout）の全長を４μｍ以
下とするのが望ましい。即ち、本発明では、ＯＦＦ電流
を抑えるために、ＷＧ構造における２つのチャンネル領
域（１１Ｎａ，１１Ｎｂ）間を、ソース、ドレインなど
に対して比較的高抵抗のＬＤ領域（１１Ｌin）としてい
る。そして、このＬＤ領域（１１Ｌin）長を短くするこ
とで、ＷＧＴＦＴのサイズを小さくして開口率を高める
とともに、ＯＮ電流の低下を抑えている。
【００１５】
【発明の効果】以上の説明から明らかな如く、本発明に
より、ＯＦＦ電流を抑えたｐｏｌｙ−ＳｉＴＦＴのダブ
ルゲート構造において、２つのチャンネル間を低濃度に
ドーピングされたＬＤ領域とすることで、ＯＦＦ電流を
抑えながら、２つのチャンネル間の離間距離を小さくす
ることができる。また、チャンネル間の離間距離を小さ
くすることで、ＯＮ抵抗が低下する。従って、ＯＮ／Ｏ
ＦＦ比を保ちながらＴＦＴのサイズを縮小することがで
きるため、開口率が上昇する。
より、ＯＦＦ電流を抑えたｐｏｌｙ−ＳｉＴＦＴのダブ
ルゲート構造において、２つのチャンネル間を低濃度に
ドーピングされたＬＤ領域とすることで、ＯＦＦ電流を
抑えながら、２つのチャンネル間の離間距離を小さくす
ることができる。また、チャンネル間の離間距離を小さ
くすることで、ＯＮ抵抗が低下する。従って、ＯＮ／Ｏ
ＦＦ比を保ちながらＴＦＴのサイズを縮小することがで
きるため、開口率が上昇する。
【図１】本発明の実施形態にかかる液晶表示装置の単位
画素部の平面図である。
画素部の平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】本発明の作用効果を示す特性図である。
【図４】本発明の作用効果を示す特性図である。
【図５】本発明の作用効果を示す特性図である。
【図６】従来の液晶表示装置の単位画素部の平面図であ
る。
る。
【図７】図６のＢ−Ｂ線に沿った断面図である。
１０ 基板 １１ ｐｏｌｙ−Ｓｉ １２ ゲート絶縁膜 １３ ゲート電極配線 １４ 第１の層間絶縁膜 １５ ドレイン電極配線 １６ ソース電極 １７ 第２の層間絶縁膜 １８ 表示電極 ＣＴ１，ＣＴ２，ＣＴ３ コンタクトホール
Claims (3)
- 【請求項１】 基板上に島状に形成された多結晶半導体
層と、ゲート絶縁膜を挟んで前記多結晶半導体層に対向
配置された第１及び第２のゲート電極と、前記多結晶半
導体層の両端に接続されたソース電極及びドレイン電極
と、を有する薄膜トランジスタにおいて、 前記多結晶半導体層は、前記第１及び第２のゲート電極
直下領域で各々ノンドープあるいは第１の導電型不純物
を含有した第１及び第２のチャンネル領域、前記第１及
び第２のチャンネル領域のそれぞれの外側で第２の導電
型不純物を比較的低濃度に含有した第１及び第２のＬＤ
領域、これら第１及び第２のＬＤ領域の更に外側に位置
し前記第２の導電型不純物を比較的高濃度に含有し各々
前記ソース電極及びドレイン電極に接続するソース領域
及びドレイン領域、及び、前記第１及び第２のチャンネ
ル領域の間には前記第２の導電型不純物を比較的低濃度
に含有した第３のＬＤ領域を含んでいることを特徴とす
る薄膜トランジスタ。 - 【請求項２】 前記第３のＬＤ領域の濃度は、前記第１
及び第２のＬＤ領域の濃度と同じであることを特徴とす
る請求項１記載の薄膜トランジスタ。 - 【請求項３】 前記第３のＬＤ領域の長さは、前記第１
及び第２のＬＤ領域のいずれの長さよりも大きく、か
つ、前記第１及び第２のＬＤ領域の長さのいずれの２倍
よりも小さいことを特徴とする請求項２記載の薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31206895A JPH09153619A (ja) | 1995-11-30 | 1995-11-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31206895A JPH09153619A (ja) | 1995-11-30 | 1995-11-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153619A true JPH09153619A (ja) | 1997-06-10 |
Family
ID=18024851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31206895A Pending JPH09153619A (ja) | 1995-11-30 | 1995-11-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153619A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003519915A (ja) * | 2000-01-07 | 2003-06-24 | セイコーエプソン株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2011002855A (ja) * | 2010-09-22 | 2011-01-06 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JP2012058742A (ja) * | 1999-04-27 | 2012-03-22 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| JP2013152494A (ja) * | 1999-07-06 | 2013-08-08 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、液晶モジュール及び電子機器 |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
| CN105572992A (zh) * | 2015-12-31 | 2016-05-11 | 深超光电（深圳）有限公司 | 像素结构、阵列基板及像素结构制作方法 |
-
1995
- 1995-11-30 JP JP31206895A patent/JPH09153619A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| JP2012058742A (ja) * | 1999-04-27 | 2012-03-22 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9069215B2 (en) | 1999-07-06 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2014225044A (ja) * | 1999-07-06 | 2014-12-04 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| US9052551B2 (en) | 1999-07-06 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9395584B2 (en) | 1999-07-06 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2013152494A (ja) * | 1999-07-06 | 2013-08-08 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、液晶モジュール及び電子機器 |
| JP2019133180A (ja) * | 1999-07-06 | 2019-08-08 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2003519915A (ja) * | 2000-01-07 | 2003-06-24 | セイコーエプソン株式会社 | 薄膜トランジスタおよびその製造方法 |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
| JP2011002855A (ja) * | 2010-09-22 | 2011-01-06 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| CN105572992A (zh) * | 2015-12-31 | 2016-05-11 | 深超光电（深圳）有限公司 | 像素结构、阵列基板及像素结构制作方法 |
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