KR100659125B1 - 박막 트랜지스터 및 이를 구비한 평판표시장치 - Google Patents

박막 트랜지스터 및 이를 구비한 평판표시장치 Download PDF

Info

Publication number
KR100659125B1
KR100659125B1 KR1020050121952A KR20050121952A KR100659125B1 KR 100659125 B1 KR100659125 B1 KR 100659125B1 KR 1020050121952 A KR1020050121952 A KR 1020050121952A KR 20050121952 A KR20050121952 A KR 20050121952A KR 100659125 B1 KR100659125 B1 KR 100659125B1
Authority
KR
South Korea
Prior art keywords
recessed portion
organic
substrate
insulating film
base member
Prior art date
Application number
KR1020050121952A
Other languages
English (en)
Inventor
서민철
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020050121952A priority Critical patent/KR100659125B1/ko
Application granted granted Critical
Publication of KR100659125B1 publication Critical patent/KR100659125B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H10K71/611—Forming conductive regions or layers, e.g. electrodes using printing deposition, e.g. ink jet printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes

Abstract

본 발명은 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한 베이스부재; 상기 베이스부재의 제1오목부에 형성된 게이트전극; 상기 게이트전극 상의 제2오목부에 형성되고, 상기 제1오목부의 양측에 각각 배열되는 제3오목부 및 상기 제3오목부와 단차를 가지는 제4오목부를 구비하는 게이트 절연막; 상기 게이트 절연막의 제3오목부에 형성된 소오스/드레인 전극; 및 상기 소오스/드레인 전극 상의 제4오목부에 형성된 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다. 유기 박막 트랜지스터의 특성에 맞는 어레이를 형성할 수 있으며, 고정밀도 프린팅이 가능한 프린팅 뱅크레이어를 이용하여 특성이 개선된 유기 박막 트랜지스터를 형성할 수 있다.

Description

박막 트랜지스터 및 이를 구비한 평판표시장치{TFT and Flat panel display with the TFT}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 도전패턴 형성을 설명하기 위한 공정단면도이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 도전패턴 형성을 설명하기 위한 공정단면도이다.
도 3은 본 발명의 일 실시예에 따른 제조방법으로 제조된 유기박막 트랜지스터를 구비한 유기 발광 표시장치의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 제조방법으로 제조된 유기박막 트랜지스터를 구비한 유기 발광 표시장치의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
120, 238, 340, 430 : 게이트 절연막 360, 460 : 보호막
121, 237, 350, 420 : 게이트전극 380, 480 : 화소분리막
390, 490 : 유기막층 395, 495 : 캐소드전극
본 발명은 평판표시장치에 관한 것으로서, 보다 구체적으로는 하프톤 마스크를 이용하여 유기전계 발광표시장치의 도전패턴을 형성한 유기 박막 트랜지스터 및 평판표시장치에 관한 것이다.
유기 박막 트랜지스터는 차세대 디스플레이장치의 구동소자로서 활발한 연구가 진행되고 있다. 유기 박막 트랜지스터(OTFT, organic thin film transistor)는 반도체층으로 실리콘막 대신에 유기막을 사용하는 것으로서, 유기막의 재료에 따라 올리고티오펜(oligothiophene), 펜타센(pentacene) 등과 같은 저분자 유기물 박막 트랜지스터와 폴리티오펜(polythiophene) 계열 등과 같은 고분자 유기물 박막 트랜지스터로 분류된다.
이러한 유기 박막 트랜지스터를 스위칭 소자로 사용하는 유기 전계 발광표시장치는 기판상에 다수의 화소가 매트릭스 형태로 배열되고, 각 화소는 2개의 유기박막 트랜지스터, 예를 들어 하나의 스위칭 유기 박막 트랜지스터 및 하나의 구동 유기 박막 트랜지스터와 하나의 캐패시터 그리고 상, 하부전극사이에 유기막층이 개재된 유기전계 발광소자를 적어도 구비한다.
통상적으로, 플렉서블 유기전계 발광표시장치는 기판으로 플렉서블 기판을 사용하고, 상기 플렉서블 기판은 플라스틱 기판을 포함한다. 플라스틱 기판은 열안정성이 매우 취약하여 저온공정을 이용하여 유기 전계 발광표시장치를 제조하는 것이 요구되고 있다.
이에 따라 반도체층으로 유기막을 사용하는 유기 박막 트랜지스터는 저온공정이 가능하므로, 플렉서블 유기전계 발광표시장치의 스위칭소자로서 각광을 받고 있다.
국내특허 공개공보 2004-0028010호에는 박막증착시간을 단축시킬 수 있으며, 정공이동도를 향상시킬 수 있는 펜타센 박막 트랜지스터를 개시하였다. 국내특허공보 2004-0084427호에는 트랜지스터의 전기적 성능을 향상시킬 수 있는 유기 박막 트랜지스터의 소자구조 및 그 제조방법을 개시하였다. 또한, 일본특허 공개공보 2003-92410호에는 채널영역이 라디칼(radical)을 갖는 유기화합물로 구성되어, 캐리어 이동도와 온/오프 전류비를 향상시킬 수 있는 박막 트랜지스터를 개시하였다.
종래의 유기 박막 트랜지스터는 기판상에 형성된 게이트전극과, 상기 게이트전극을 포함한 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 소오스/드레인 전극 및 상기 소오스/드레인 전극과 게이트 절연막 상에 형성된 반도체층을 포함한다.
유기 박막 트랜지스터에 있어서, 소오스/드레인 전극 및 게이트전극과 같은 도전패턴을 형성하는 방법으로 잉크젯방식이 있는데, 국내공개 특허 제2004-0029402호에는 기판상에 무전해금 도금액을 잉크젯방식으로 도포한 다음 90℃로 가열하여 금박막 패턴을 형성하여 소오스/드레인 전극을 형성하는 기술이 개시되었다.
상기한 종래기술에 따른 패터닝 형성방법으로는 패터닝 정밀도가 불리하고, 소자의 특성이 불균일하며 파티클이 발생가능하다는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 하프톤 마스크 및 잉크젯 방식을 이용하여 제조한 박막 트랜지스터를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 하프톤 마스크 및 잉크젯 방식을 이용한 박막 트랜지스터를 구비한 평판표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은
제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한 베이스부재; 상기 베이스부재의 제1오목부에 형성된 게이트전극; 상기 게이트전극 상의 제2오목부에 형성되고, 상기 제1오목부의 양측에 각각 배열되는 제3오목부 및 상기 제3오목부와 단차를 가지는 제4오목부를 구비하는 게이트 절연막; 상기 게이트 절연막의 제3오목부에 형성된 소오스/드레인 전극; 및 상기 소오스/드레인 전극 상의 제4오목부에 형성된 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 다른 목적을 달성하기 위하여, 본 발명은
서로 이격된 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비하는 베이스부재; 상기 베이스부재의 제1오목부에 각각 형성된 소오스/드레인 전극; 상기 소오스/드레인 전극 상의 제2오목부에 형성된 반도체층; 상기 반도체층 상에 형성되고, 상기 소오스/드레인 전극 사이에 배열되는 제3오목부를 구비하는 게이트 절연막; 및 상기 게이트 절연막의 제3오목부에 형성된 게이트전극을 포함하는 것을 특징으로 하는 박박 트랜지스터를 제공한다.
상기 다른 목적을 달성하기 위하여, 본 발명은
제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한 베이스 부재; 및 상기 베이스 부재의 제1오목부에 형성된 도전패턴을 구비하는 것을 특징으로 하는 평판표시장치를 제공한다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 탑게이트 구조를 갖는 유기전계 발광표시장치의 패턴 형성을 설명하기 위한 공정 단면도를 도시한 것이다.
도 1a 내지 도 1g를 참조하면, 베이스부재는 제1오목부를 포함하는 기판(111)을 포함하거나, 또는 베이스부재는 기판(111)과 상기 기판(111) 상에 형성되어 상기 제1오목부를 구비하는 절연막(112)을 포함한다. 기판(111)은 플라스틱 기판을 포함하며, 이에 한정되지는 않지만 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP) 등과 같은 플라스틱 필름을 포함한다.
베이스부재를 상세히 설명하면, 상기 기판(111) 상에 네가티브 포토레지스트 조성물을 도포한다. 하프톤 마스크(113)를 사용하여 패터닝이 형성될 부분을 조사 하는 공정을 수행한다. 상기 하프톤 마스크는 패터닝이 형성된 부위가 단일톤으로 된 것이 아니라 여러가지 톤으로 형성될 수 있다. 따라서 도전패턴이 형성되는 제1오목부(116) 부분의 상부 마스크 패턴은 조사 광의 투과도가 적도록 하기 위해 진한 톤으로 착색되어야 한다. 한편 상기 제1오목부(116)와 단차를 가지는 제2오목부(115) 부분의 상부 마스크 패턴은 제1오목부(116)의 해당부분 마스크의 톤보다 연하게 하여 조사 광의 일부가 투과될 수 있도록 한다. 본 발명에 따르면, 하프톤 마스크(113)를 사용함으로써 도전패턴이 형성되는 제1오목부(116) 및 상기 제1오목부(116)와 단차를 가지는 제2오목부(115)를 형성할 수 있다.
이때, 제1오목부(115)는 후속공정에 의하여 절연막(112)으로 형성되고 형성될 도전패턴과 동일한 패턴을 갖으며, 그의 폭과 깊이는 절연막(112)에 형성될 도전패턴에 따라 결정된다. 또한, 상기 절연막(112)은 후속공정에서 형성될 도전패턴의 두께와 절연특성을 고려하여 그의 두께가 결정된다.
상기 절연막(112)은 무기 절연막 또는 유기절연막을 포함한다. 본 발명의 실시예에 따른 도전패턴 형성방법을 유기박박 트랜지스터에 적용시 상기 절연막(112)은 게이트 절연막을 포함할 수 있다.
상기 절연막(112)은 무기 절연막으로서, SiO2, SiNx, Al2O3, Ta2O5, BST, PZT로 이루어진 그룹으로부터 선택되는 하나이상의 막을 포함한다. 또한, 상기 절연막(112)은 유기 절연막으로서, PMMA(poly methylmethacrylate), PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)로 이루어진 그룹으로부터 선택되는 하나이상의 막을 포함한다.
본 발명의 일 실시예에 따르면, 기판에 하프톤 마스크를 통해 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 형성하고, 잉크젯방식으로 도전패턴을 형성하여 줌으로써, 제1오목부의 측벽이 통상적인 잉크젯방식에서의 뱅크 역할을 하게 된다. 따라서 고정밀도 프린팅이 가능한 프린팅 뱅크레이어를 이용하여 특성이 개선된 유기 박막 트랜지스터를 형성할 수 있다.
도 1d 및 도 1e를 참조하면, 기판(111)이 제공되고 상기 기판(111)상에 네가티브 포토레지스트 조성물로부터 상기와 같이 패터닝하여 제1오목부(116) 및 상기 제1오목부(116)와 단차를 가지는 제2오목부를 구비하는 절연막(112)이 형성될 수 있다. 절연막(112)의 제1오목부(116)에 잉크젯방식으로 도전성 물질을 포함하는 용액(113)을 토출하여 도전패턴(117)을 형성한다.
도 1e를 참조하면, 경화 공정을 수행하여 제1오목부에 원하는 패턴을 갖는 도전패턴(117,118)을 형성한다. 경화공정은 자외선 경화 및 열경화 등을 이용한다.
이때, 상기 도전패턴(117,118)은 Ag 나노복합체(Ag nanocomposite), Cu 나노복합체, Au 나노복합체, Pt 나노복합체 및 카본 나노복합체(carbon nanocomposite)로부터 선택되는 나노복합체를 포함한다. 또한, 상기 도전패턴은 도전성 파티클과 유기바인더를 포함하는 잉크를 패턴 도포한 다음 소성하여 형성한다. 상기 도전성 파티클은 바람직하게는 Ag 나노파티클, Cu 나노파티클, Au 나노파티클, Pt 나노파 티클, 카본 나노파티클 및 그래파이트(graphite) 미세파티클로부터 선택되는 파티클을 포함한다. 상기 도전패턴(117,118)은 탑게이트 구조의 유기전계 발광 소자에서 소오스/드레인 전극을 형성할 수 있다.
상기 소오스/드레인 전극(117), (118)은 금속나노파티클 또는 카본 나노파티클과 유기바인더를 포함하는 잉크로 패턴 도포한 다음 소성하여 형성한다. 상기 금속 나노파티클은 후속공정에서 형성될 유기반도체층의 HOMO(highest occupied molecular orbital) 값에서 0.5eV를 뺀 값보다 큰 일함수 즉, (유기반도체층의 HOMO 값 - 0.5eV) 보다 큰 일함수를 갖는 금속의 나노파티클을 포함하며, 바람직하게는 Au 나노파티클 또는 Pt 나노파티클 등을 포함한다.
도 1f를 참조하면, 상기 소오스/드레인 전극(117), (118) 상의 제2오목부에는 반도체층(119)을 형성한다. 본 발명의 상기 반도체층(119)은 절연막(112)의 전면에 형성되지 않고, 상기 절연막(112)에 형성된 상기 제1오목부와 단차를 두고 있는 제2오목부에 형성되는 것을 특징으로 한다. 제2오목부의 깊이 및 폭은 반도체층의 구성물질 및 특성에 따라 상이하게 정해질 수 있다.
상기 반도체층(119)은 유기 반도체층을 포함하며, 상기 반도체층(119)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 적어도 하나의 유기막을 포함한다.
도 1g를 참조하면, 상기 반도체층(119)상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 박막 트랜지스터의 절연특성과 게이트전극의 특성을 고려하여 그 두께가 결정된다. 상기 게이트 절연막(120)은 벤조사이클로부탄(BCB, benzocyclobutene), 폴리이미드, 파릴렌 및 폴리비닐페놀(PVP, polyvinylphenol)으로부터 선택되는 유기절연막을 포함한다. 이외에도, 상기 게이트 절연막(120)은 본 발명의 실시예에서 사용되는 다른 절연막으로부터 선택되는 절연물질을 포함할 수도 있다. 이어서 상기 게이트 절연막(120)의 상부에 게이트전극(121)을 형성한다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 바텀 게이트 구조를 갖는 유기 박막 트랜지스터의 패턴형성을 설명하기 위한 공정 단면도를 도시한 것이다.
도 2a를 참조하면, 베이스부재는 제1오목부를 포함하는 기판(231)을 포함하거나, 또는 베이스부재는 기판(231)과 상기 기판(231) 상에 형성되어 상기 제1오목 부를 구비하는 절연막(232)을 포함한다. 상기 기판(231)은 플라스틱 기판을 포함하며, 이에 한정되지는 않지만 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP) 등과 같은 플라스틱 필름을 포함한다.
베이스부재를 상세히 설명하면, 상기 기판(231) 상에 네가티브 포토레지스트 조성물을 도포한다. 하프톤 마스크를 사용하여 패터닝이 형성될 부분을 조사하는 공정을 수행한다. 상기 하프톤 마스크는 패터닝이 형성된 부위가 단일톤으로 된 것이 아니라 여러가지 톤으로 형성될 수 있다. 따라서 도전패턴이 형성되는 제1오목부 부분의 상부 마스크 패턴은 조사 광의 투과도가 적도록 하기 위해 진한 톤으로 착색되어야 한다. 한편 상기 제1오목부와 단차를 가지는 제2오목부(236) 부분의 상부 마스크 패턴은 제1오목부의 해당부분 마스크의 톤보다 연하게 하여 조사 광의 일부가 투과될 수 있도록 한다. 본 발명에 따르면, 하프톤 마스크를 사용함으로써 도전패턴이 형성되는 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부(236)를 형성할 수 있다.
잉크젯방식을 이용하여 제1오목부에 잉크젯헤드로부터 상기 게이트전극 물질을 포함하는 용액을 토출하여 도포한 다음 경화공정을 수행하여 게이트전극(237)을 형성한다. 이때, 게이트전극(237)은 Ag 나노복합체, Cu 나노복합체, Au 나노복합체, Pt 나노복합체 및 카본 나노복합체로부터 선택되는 나노복합체를 포함한다.
또한, 게이트전극(237)은 도전성 파티클과 유기바인더를 포함하는 잉크를 패턴 도포한 다음 소성하여 형성한다. 상기 도전성 파티클은 바람직하게는 Ag 나노파티클, Cu 나노파티클, Au 나노파티클, Pt 나노파티클, 카본 나노파티클 및 그래파이트 미세파티클로부터 선택되는 파티클을 포함한다.
도 2b를 참조하면, 상기 게이트전극(237) 상에 게이트 절연막(238)을 형성한다. 상기 게이트 절연막(238)은 벤조사이클로부탄(BCB, benzocyclobutene), 폴리이미드, 파릴렌 및 폴리비닐페놀(PVP, polyvinylphenol)으로부터 선택되는 유기절연막을 포함한다.
도 2c를 참조하면, 상기 게이트 절연막(238)은 게이트전극 상의 제2오목부에 형성되고, 상기 제1오목부의 양측에 각각 배열되는 제3오목부(239) 및 상기 제3오목부(239)와 단차를 가지는 제4오목부(241)을 패터닝한다. 상기 제3오목부(239)는 후속공정에서 형성될 소오스/드레인 전극과 동일한 패턴을 갖는다.
도 2d를 참조하면, 잉크젯방식을 이용하여 상기 게이트 절연막(238)의 제3오목부에 잉크젯헤드로부터 소오스/드레인 전극물질을 포함하는 용액을 토출하여 도포한 다음 경화공정을 수행하여 소오스/드레인 전극(240), (250)을 형성한다. 이때, 상기 소오스/드레인 전극(240), (250)은 Au 나노복합체, Pt 나노복합체를 포함한다.
또한, 상기 소오스/드레인 전극(240), (250)은 후속공정에서 형성될 유기반 도체층의 HOMO(highest occupied molecular orbital) 값에서 0.5eV를 뺀 값보다 큰 일함수 즉, (유기반도체층의 HOMO 값 - 0.5eV) 보다 큰 일함수를 갖는 금속나노파티클 또는 카본 나노파티클과 유기바인더를 포함하는 잉크를 패턴 도포한 다음 소성하여 형성한다. 상기 금속 나노파티클은 바람직하게는 Au 나노파티클 또는 Pt 나노파티클 등을 포함한다.
도 2e를 참조하면, 상기 소오스/드레인 전극(240), (250) 상의 제4오목부에 형성되는 반도체층(245)을 형성한다. 이로써, 다른 실시예에 따른 바텀 게이트형 유기 박막 트랜지스터(200)가 제조된다.
상기 반도체층(245)은 유기 반도체층을 포함하며, 상기 반도체층(245)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 적어도 하나의 유기막을 포함한다.
본 발명에 따르면, 하프톤 마스크를 이용하여 유기전계 발광표시장치용 도전패턴을 형성함으로써 이중의 단차를 가지는 오목부를 구비한 박막 트랜지스터를 형성할 수 있다. 또한, 하나의 공정으로 이중 단차를 갖는 오목부를 형성하여 별도의 뱅크형성공정이 배제되므로 공정을 단순화할 수 있다. 고정밀도 프린팅이 가능한 프린팅 뱅크 레이어를 이용하여 특성이 개선된 유기 박막 트랜지스터를 제조할 수 있다.
도 3은 본 발명의 일 실시예에 따른 제조방법으로 제조된 유기박막 트랜지스터를 구비한 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 3은 유기전계 발광표시장치의 하나의 화소중 유기전계 발광소자, 구동 박막 트랜지스터 및 캐패시터에 한정하여 도시한 것이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 유기전계 발광표시장치(300)의 베이스부재(310)는 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한다. 상기 제1오목부에 박막 트랜지스터의 소오스/드레인 전극(321), (325)이 형성되고, 상기 제1오목부에 캐패시터의 하부전극이 형성된다.
소오스/드레인 전극(321), (325) 상의 제2오목부에 유기 반도체층(330)이 형성되고, 상기 반도체층(330)상에 게이트 절연막(340)이 형성된다. 상기 게이트 절연막(340)은 벤조사이클로부탄(BCB, benzocyclobutene), 폴리이미드, 파릴렌 및 폴 리비닐페놀(PVP, polyvinylphenol)로부터 선택되는 유기절연막을 포함한다.
상기 게이트 절연막(340)에 박막 트랜지스터의 게이트전극(350)이 형성되고, 상기 게이트전극에 캐패시터의 상부전극이 형성된다. 상기 게이트 절연막(340)과 게이트 절연막(340) 상에 보호막(360)이 형성된다. 상기 보호막(360)은 상기 소오스/드레인 전극(321), (325)중 하나, 예를 들어 드레인 전극(325)을 노출시켜 주는 비어홀(365)을 구비한다.
상기 보호막(360)은 유기 절연막으로서, 벤조사이클로부탄(BCB, benzocyclobutene), 아크릴계(acryl) 유기 화합물, 플루오르폴리아릴에테르(FPAE, fluoropolyarrylether), 사이토프(cytop) 및 퍼플루오르사이클로부탄(PFCB, perfluorocyclobutane)으로부터 선택되는 유기 절연막을 포함한다. 또한, 상기 보호막(360)은 질화막, 산화막 또는 질산화막과 같은 무기절연막을 포함할 수도 있다.
상기 보호막(360)상에 상기 비어홀(365)을 통해 상기 박막 트랜지스터의 드레인 전극(325)에 연결되는 하부전극(370)이 형성된다. 상기 하부전극(370)은 애노드전극으로서, 화소전극으로 작용한다. 상기 하부전극(370)의 일부분이 노출되도록 개구부(385)를 구비하는 화소분리막(380)이 기판상에 형성된다.
상기 개구부(385)내의 하부전극(370)상에 유기박층(390)이 형성된다. 상기 유기막층(390)은 정공주입층, 정공수송층, 유기발광층, 전자수송층, 전자주입층 및 정공억제층으로부터 선택되는 하나이상의 유기막을 포함한다. 기판상에 상부전극으로서 캐소드전극(395)이 형성된다.
도 4는 본 발명의 다른 실시예에 따른 유기박막 트랜지스터를 구비한 유기전계 발광표시장치의 단면도를 도시한 것이다. 도 4는 유기전계 발광표시장치의 하나의 화소중 유기전계 발광소자, 구동 박막 트랜지스터 및 캐패시터에 한정하여 도시한 것이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 유기전계 발광표시장치(400)의 베이스부재(410)는 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한다. 상기 베이스부재(410)의 제2오목부에 박막 트랜지스터의 게이트전극(420)이 형성되고, 상기 게이트전극(420) 상에 게이트 절연막(430)이 형성된다.상기 게이트 절연막(430)은 상기 제2오목부에 형성되고 상기 제1오목부의 상부 양측에 각각 배열되는 제3오목부 및 상기 제3오목부와 단차를 가지는 제4오목부를 구비하는 게이트 절연막(430)이 형성된다. 상기 게이트 절연막(430)의 제3오목부에는 소오스/드레인 전극(441), (445)이 형성되고, 상기 소오스/드레인 전극(441), (445) 상의 제4오목부에 유기반도체층(450)이 형성된다. 상기 유기 반도체층(450)상에 보호막(460)이 형성된다. 상기 보호막(460)은 상기 소오스/드레인 전극(441), (445)중 하나, 예를 들어 드레인 전극(445)을 노출시켜 주는 비어홀(465)을 구비한다.
상기 보호막(460)은 유기 절연막으로서, 벤조사이클로부탄(BCB, benzocyclobutene), 아크릴계(acryl) 유기 화합물, 플루오르폴리아릴에테르(FPAE, fluoropolyarrylether), 사이토프(cytop) 및 퍼플루오르사이클로부탄(PFCB, perfluorocyclobutane)으로부터 선택되는 유기 절연막을 포함한다. 또한, 상기 보 호막(460)은 질화막, 산화막 또는 질산화막과 같은 무기절연막을 포함할 수도 있다.
상기 보호막(460)상에 상기 비어홀(465)을 통해 상기 박막 트랜지스터의 드레인 전극(445)에 연결되는 하부전극(470)이 형성된다. 상기 하부전극(470)은 애노드전극으로서, 화소전극으로 작용한다. 상기 하부전극(470)의 일부분이 노출되도록 개구부(485)를 구비하는 화소분리막(480)이 기판상에 형성된다.
상기 개구부(485)내의 하부전극(470)상에 유기막층(490)이 형성된다. 상기 유기막층(490)은 정공주입층, 정공수송층, 유기발광층, 전자수송층, 전자주입층 및 정공억제층으로부터 선택되는 하나이상의 유기막을 포함한다. 기판상에 상부전극으로서 캐소드전극(495)이 형성된다.
본 발명의 실시예에는 절연막, 게이트 절연막 또는 보호막이 단일층으로 구성되는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 다층으로 구성되며, 유기절연막 또는 무기 절연막으로 구성되거나, 또는 유기 절연막과 무기절연막의 하이브리드 적층막으로 구성될 수도 있다.
본 발명은 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한 베이스 부재; 및 상기 베이스 부재의 제1오목부에 형성된 도전패턴을 구비하는 것을 특징으로 하는 평판표시장치를 제공한다.
또한, 본 발명은 기판으로 플라스틱기판을 구비하는 플렉서블 유기전계 발광표시장치뿐만 아니라 금속기판 또는 글라스기판과 같은 기판상에 도전패턴 또는 박막 트랜지스터를 형성하는 경우에도 적용가능하다.
본 발명의 실시예에서는 스위칭소자로서 유기박막 트랜지스터를 구비하는 유기전계 발광표시장치에 대하여 설명하였으나, 이에 반드시 한정되는 것이 아니라 유기박막 트랜지스터를 스위칭 소자로 사용하는 액정표시장치와 같은 평판표시장치에도 적용가능하다.
본 발명의 실시예에 따르면, 유기 박막 트랜지스터의 특성에 맞는 어레이를 형성할 수 있으며, 고정밀도 프린팅이 가능한 프린팅 뱅크레이어를 이용하여 특성이 개선된 유기 박막 트랜지스터를 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한 베이스부재;
    상기 베이스부재의 제1오목부에 형성된 게이트전극;
    상기 게이트전극 상의 제2오목부에 형성되고, 상기 제1오목부의 양측에 각각 배열되는 제3오목부 및 상기 제3오목부와 단차를 가지는 제4오목부를 구비하는 게이트 절연막;
    상기 게이트 절연막의 제3오목부에 형성된 소오스/드레인 전극; 및
    상기 소오스/드레인 전극 상의 제4오목부에 형성된 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 베이스부재는 상기 제1오목부를 포함하는 기판을 포함하거나, 또는 상기 베이스부재는 기판과 상기 기판상에 형성되어 상기 제1오목부를 구비하는 절연막을 포함하며,
    상기 반도체층은 유기 반도체층을 포함하고,
    상기 기판은 플라스틱 기판을 포함하며,
    상기 절연막은 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 구성되거나, 또는 유-무기 하이브리드막으로 구성되는 것을 특징으로 하는 박막 트랜지스터.
  3. 서로 이격된 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비하는 베이스부재;
    상기 베이스부재의 제1오목부에 각각 형성된 소오스/드레인 전극;
    상기 소오스/드레인 전극 상의 제2오목부에 형성된 반도체층;
    상기 반도체층 상에 형성되고, 상기 소오스/드레인 전극 사이에 배열되는 제3오목부를 구비하는 게이트 절연막; 및
    상기 게이트 절연막의 제3오목부에 형성된 게이트전극을 포함하는 것을 특징으로 하는 박박 트랜지스터.
  4. 제3항에 있어서, 상기 베이스부재는 제1오목부를 구비하는 플라스틱 기판을 포함하거나 또는 상기 베이스 부재는 기판과; 상기 기판상에 형성되어 제1오목부를 구비하는 절연막을 포함하고,
    상기 반도체층은 유기 반도체층을 포함하며,
    상기 기판은 플라스틱 기판을 포함하고,
    상기 절연막은 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 구성되거나, 또는 유-무기 하이브리드막으로 구성되는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1오목부 및 상기 제1오목부와 단차를 가지는 제2오목부를 구비한 베이스 부재; 및
    상기 베이스 부재의 제1오목부에 형성된 도전패턴을 구비하는 것을 특징으로 하는 평판표시장치.
  6. 제5항에 있어서, 상기 베이스부재는
    기판과;
    상기 기판상에 형성된 절연막을 포함하며,
    상기 절연막은 상기 제1오목부 및 제1오목부와 단차를 가지는 제2오목부를 구비하는 것을 특징으로 하는 평판표시장치.
  7. 제6항에 있어서, 상기 기판은 플라스틱 기판을 포함하고,
    상기 절연막은 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 구성되거나, 또는 유-무기 하이브리드막으로 구성되는 것을 특징으로 하는 평판표시장치.
  8. 제5항에 있어서, 상기 제2오목부에 형성되고 상기 제1오목부의 양측에 각각 배열되는 제3오목부 및 상기 제3오목부와 단차를 가지는 제4오목부를 구비하는 절연막; 및
    상기 제3오목부에 형성된 도전패턴을 구비하는 것을 특징으로 하는 평판표시장치.
KR1020050121952A 2005-12-12 2005-12-12 박막 트랜지스터 및 이를 구비한 평판표시장치 KR100659125B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050121952A KR100659125B1 (ko) 2005-12-12 2005-12-12 박막 트랜지스터 및 이를 구비한 평판표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050121952A KR100659125B1 (ko) 2005-12-12 2005-12-12 박막 트랜지스터 및 이를 구비한 평판표시장치

Publications (1)

Publication Number Publication Date
KR100659125B1 true KR100659125B1 (ko) 2006-12-19

Family

ID=37814805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050121952A KR100659125B1 (ko) 2005-12-12 2005-12-12 박막 트랜지스터 및 이를 구비한 평판표시장치

Country Status (1)

Country Link
KR (1) KR100659125B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749502B1 (ko) * 2006-02-08 2007-08-14 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법, 이 방법에 의해 제조된 박막트랜지스터 및 이 박막 트랜지스터를 구비한 표시 장치
US7595502B2 (en) 2005-03-04 2009-09-29 Samsung Mobile Display Co., Ltd. Method of manufacturing thin film transistor, thin film transistor manufactured by the method, and display device employing the same
KR101079519B1 (ko) 2009-12-21 2011-11-03 성균관대학교산학협력단 유기 박막 트랜지스터 및 그 제조방법
US8519405B2 (en) 2010-10-21 2013-08-27 Samsung Display Co., Ltd. Thin film transistor, organic light emitting diode (OLED) display including the same, and manufacturing methods of them
KR20190081547A (ko) * 2017-12-29 2019-07-09 엘지디스플레이 주식회사 유기발광표시 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7595502B2 (en) 2005-03-04 2009-09-29 Samsung Mobile Display Co., Ltd. Method of manufacturing thin film transistor, thin film transistor manufactured by the method, and display device employing the same
KR100749502B1 (ko) * 2006-02-08 2007-08-14 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법, 이 방법에 의해 제조된 박막트랜지스터 및 이 박막 트랜지스터를 구비한 표시 장치
KR101079519B1 (ko) 2009-12-21 2011-11-03 성균관대학교산학협력단 유기 박막 트랜지스터 및 그 제조방법
US8519405B2 (en) 2010-10-21 2013-08-27 Samsung Display Co., Ltd. Thin film transistor, organic light emitting diode (OLED) display including the same, and manufacturing methods of them
KR20190081547A (ko) * 2017-12-29 2019-07-09 엘지디스플레이 주식회사 유기발광표시 장치
KR102601827B1 (ko) * 2017-12-29 2023-11-14 엘지디스플레이 주식회사 유기발광표시 장치

Similar Documents

Publication Publication Date Title
KR100647693B1 (ko) 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치
EP1670079B1 (en) Method of forming a conductive pattern of a thin film transistor
KR100719547B1 (ko) 유기박막 패터닝방법, 이를 이용한 유기박막 트랜지스터 및그의 제조방법과 유기 박막 트랜지스터를 구비한평판표시장치
KR100647695B1 (ko) 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치
JP5565732B2 (ja) 有機薄膜トランジスタ
JP4137915B2 (ja) 有機薄膜トランジスタ及びその製造方法、並びにこの有機薄膜トランジスタを備える平板表示装置
US8227795B2 (en) Organic thin film transistor, flat panel display apparatus having the same, and a method of manufacturing organic thin film transistor
KR100669752B1 (ko) 유기 박막 트랜지스터, 이의 제조 방법 및 이를 구비한평판표시장치
KR100626082B1 (ko) 평판표시장치
KR20060064318A (ko) 도전패턴 형성방법과 이를 이용한 박막 트랜지스터 및그의 제조방법
KR100659125B1 (ko) 박막 트랜지스터 및 이를 구비한 평판표시장치
KR100683778B1 (ko) 박막 트랜지스터 및 그의 제조방법
KR100730177B1 (ko) 박막 트랜지스터 및 이의 제조방법
KR100749502B1 (ko) 박막 트랜지스터의 제조방법, 이 방법에 의해 제조된 박막트랜지스터 및 이 박막 트랜지스터를 구비한 표시 장치
KR100670349B1 (ko) 평판표시장치 및 그의 제조방법
KR100647694B1 (ko) 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 평판표시장치의 제조방법
KR100719569B1 (ko) 평판 디스플레이 장치
KR100730188B1 (ko) 유기 박막 트랜지스터의 제조 방법 및 이로부터 제조된유기 박막 트랜지스터
KR100730193B1 (ko) 유기 발광 디스플레이 장치의 제조방법
KR100683800B1 (ko) 유기 발광 디스플레이 장치
KR100637250B1 (ko) 유기 발광 디스플레이 장치 및 그 제조방법
KR101117713B1 (ko) 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 평판표시장치
KR100637251B1 (ko) 유기 발광 디스플레이 장치 및 그 제조방법
KR100787430B1 (ko) 박막 트랜지스터, 이의 제조 방법 및 상기 박막트랜지스터를 구비한 평판 표시 장치
KR100730189B1 (ko) 유기 박막 트랜지스터의 제조 방법, 이로부터 제조된 유기박막 트랜지스터 및 이를 포함하는 평판 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191202

Year of fee payment: 14