KR101501699B1 - 유기 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 절연막 내에 소스 전극 및 드레인 전극을 형성하여 단차에 의한 유기 반도체층의 막질 변화를 방지하고 제조 과정을 단순히 할 수 있는 유기 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
본 발명에 따른 유기 박막 트랜지스터 기판은 기판 상에 형성되는 게이트 전극; 상기 게이트 전극 상에 형성되며 소스 접속부 및 드레인 안착홈이 형성되는 게이트 절연막; 상기 소스 접속부 내에 형성되는 소스 전극, 상기 드레인 안착홈 내에 형성되는 드레인 전극; 및 상기 소스 전극, 드레인 전극 및 게이트 절연막과 접촉하는 유기 반도체층을 포함한다.
Description
본 발명은 유기 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 구체적으로 평평한 구조의 유기 박막 트랜지스터를 포함하는 유기 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
최근 표시 장치 중에서 소형, 경량화의 장점을 가지는 평판 표시 장치(Flat Panel Display)가 각광을 받고 있다. 평판 표시 장치는 액정 표시 장치(Liquid Crystal Display : LCD), 유기 발광 장치(Organic Light Emitting Display : OLED), 전기 영동 표시 장치(Electro Phoretic Display : EPD) 및 플라즈마 표시 패널(Plasma Display Panel : PDP) 등을 포함한다. 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 전기 광학 활성층으로는 액정층을 포함하고 유기 발광 장치의 전기 광학 활성층으로는 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위치 소자에 연결되어 전기 신호를 인가받고 전기 광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에서는 스위치 소자로서 삼단자 소자인 박막 트랜지스터(Thin Film Transistor : TFT)를 사용한다. 평판 표시 장치는 박막 트랜지스터를 제어하기 위한 게이트 구동 신호를 전달하는 게이트 라인 및 화소 전극에 인가될 화소 전압 신호를 전달하는 데이터 라인을 포함한다.
이러한 박막 트랜지스터 중에서 무기 반도체 대신 유기 반도체를 사용하는 유기 박막 트랜지스터(Oraganic Thin Film Transistor : OTFT)에 대한 연구가 활발히 이루어지고 있다.
종래의 경우 게이트 절연막 상에 소스 전극 및 드레인 전극이 형성되므로 그 단차에 의해서 소스 전극과 드레인 전극 상에 형성되는 유기 반도체층은 막질이 변화되어 그 특성이 떨어지는 문제가 발생한다.
본 발명이 해결하고자 하는 과제는 게이트 절연막 내에 소스 전극 및 드레인 전극을 형성하여 단차에 의한 유기 반도체층의 막질 변화를 방지하고 제조 과정을 단순히 할 수 있는 유기 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
상기 과제를 달성하기 위하여, 본 발명에 따른 유기 박막 트랜지스터 기판은 기판 상에 형성되는 게이트 전극; 상기 게이트 전극 상에 형성되며 소스 접속부 및 드레인 안착홈이 형성되는 게이트 절연막; 상기 소스 접속부 내에 형성되는 소스 전극, 상기 드레인 안착홈 내에 형성되는 드레인 전극; 및 상기 소스 전극, 드레인 전극 및 게이트 절연막과 접촉하는 유기 반도체층을 포함한다.
그리고, 상기 유기 박막 트랜지스터 기판은 상기 유기 반도체층과 접촉하는 상기 소스 전극, 드레인 전극 및 게이트 절연막의 접촉면은 실질적으로 동일 평면 상에 형성될 수 있다.
여기서, 상기 유기 박막 트랜지스터 기판은 상기 게이트 전극과 접속하는 게이트 라인; 상기 소스 전극과 접속하는 데이터 라인; 및 상기 드레인 전극과 접속하는 화소 전극을 포함할 수 있다.
그리고, 상기 데이터 라인은 상기 기판 상에 형성될 수 있으며, 상기 게이트 라인과 절연되도록 단선되어 형성되는 제 1 및 제 2 데이터 라인을 포함할 수 있 다.
한편, 유기 박막 트랜지스터 기판은 상기 단선된 제 1 및 제 2 데이터 라인을 접속시키는 데이터 브릿지 전극을 더 포함할 수 있다.
그리고, 상기 데이터 브릿지 전극은 상기 게이트 절연막에 마련되는 브릿지 홈 내에 형성될 수 있다.
여기서, 상기 브릿지홈은 상기 제 1 및 제 2 데이터 라인을 일부 노출시키는 제 1 및 제 2 콘택홀; 및 상기 제 1 및 제 2 콘택홀을 연결하는 연결홈을 포함하며, 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 데이터 라인을 접속시킬 수 있다.
또한, 상기 소스 접속부는 상기 데이터 라인을 일부 노출시키는 제 3 콘택홀; 및 상기 제 3 콘택홀과 연결되며 상기 드레인 안착홈과 마주하는 소스 안착홈을 포함할 수 있다.
그리고, 유기 박막 트랜지스터 기판은 상기 드레인 전극을 일부 노출시키는 제 4 콘택홀이 형성되는 유기 보호막을 더 포함할 수 있다.
상기 과제를 달성하기 위하여, 본 발명에 따른 유기 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 소스 접속부 및 드레인 안착홈이 마련되는 게이트 절연막을 형성하는 단계; 상기 소스 접속부 및 드레인 안착홈 내에 각각 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 소스 전극 및 드레인 전극과 접속되도록 유기 반도체층을 형성하는 단계를 포함한다.
한편, 상기 게이트 절연막을 형성하는 단계는 상기 전도성 금속 패턴 상에 브릿지홈, 소스 접속부 및 드레인 안착홈이 마련되는 게이트 절연막을 형성하는 단계인 것이 바람직하다.
그리고, 상기 게이트 절연막을 형성하는 단계는 상기 게이트 전극 상에 절연 물질을 증착하여 절연층을 형성하는 단계; 상기 절연층 상에 단차지게 형성된 임프린트 몰드를 배치하는 단계; 상기 임프린트 몰드로 가압하고 상기 임프린트 몰드를 제거하는 단계; 상기 브릿지홈, 소스 접속부 및 드레인 안착홈이 형성될 영역에 남아있는 절연층을 에칭 공정으로 제거하여 상기 브릿지홈, 소스 접속부 및 드레인 안착홈을 형성하는 단계를 포함할 수 있다.
또한, 상기 게이트 절연막을 형성하는 단계는 상기 게이트 전극 상에 절연 물질을 증착하여 절연층을 형성하는 단계; 상기 절연층 상에 레진층을 형성하는 단계; 상기 레진층 상에 상기 임프린트 몰드를 배치하는 단계; 상기 레진층을 상기 임프린트 몰드로 가압하여 두께가 다른 레진 패턴을 형성하는 단계; 상기 임프린트 몰드를 제거하는 단계; 및 상기 레진 패턴을 이용하여 상기 절연층을 식각해서 브릿지홈, 소스 접속부 및 드레인 안착홈을 형성하는 단계를 포함할 수 있다.
한편, 상기 게이트 절연막을 형성하는 단계는 상기 전도성 금속 패턴 상에 절연 물질을 증착하여 절연층을 형성하는 단계; 상기 절연층 상에 형성된 제 1 마스크를 이용하여 상기 절연층을 식각해서 상기 데이터 라인을 노출시키는 제 1, 제 2 및 제 3 콘택홀을 형성하는 단계; 및 상기 절연층 상에 형성된 제 2 마스크를 이 용하여 상기 제 1, 제 2 및 제 3 콘택홀이 형성된 절연층을 식각해서 연결홈 및 소스 안착홈 및 드레인 안착홈을 형성하는 단계를 포함할 수 있다.
그리고, 상기 소스 접속부 및 드레인 안착홈 내에 각각 소스 전극 및 드레인 전극을 형성하는 단계는 상기 브릿지홈, 소스 접속부 및 드레인 안착홈 내에 각각 데이터 브릿지 전극, 소스 전극 및 드레인 전극을 형성하는 단계일 수 있다.
한편, 상기 유기 박막 트랜지스터 기판의 제조 방법은 상기 소스 전극 및 드레인 전극을 형성하는 단계 후 상기 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극을 표면 처리하는 단계를 더 포함할 수 있다.
여기서, 상기 표면 처리하는 단계는 상기 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극의 표면을 불소 함유 기체를 공급하여 플라즈마 처리하는 단계인 것이 바람직하다.
그리고, 상기 표면 처리하는 단계는 상기 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극의 표면을 자기 분자 조립체 처리 공정하는 단계인 것이 바람직하다.
또한, 상기 유기 박막 트랜지스터 기판의 제조 방법은 상기 드레인 전극을 일부 노출시키는 제 4 콘택홀이 마련되는 유기 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 과제 외에 본 발명의 다른 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
본 발명에 따른 유기 박막 트랜지스터 기판 및 이의 제조 방법은 게이트 절연막 내에 마련된 소스 접속부 및 드레인 안착홈 내에 소스 전극과 드레인 전극이 형성되어 소스 전극 및 드레인 전극에 의한 단차를 없앨 수 있으므로 유기 반도체층의 막질 변화를 방지할 수 있다. 또한, 뱅크 절연막 없이 유기 반도체층을 형성하므로 유기 박막 트랜지스터 기판의 제조 과정을 단순화 할 수 있는 효과가 발생한다.
본 발명의 바람직한 실시 예들을 도 1 내지 도 17을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에서 Ⅰ-Ⅰ’를 따라 절취한 유기 박막 트랜지스터 기판을 도시한 단면도이다.
도 1 및 도 2를 참조하면, 유기 박막 트랜지스터 기판(150)은 게이트 라인(20), 데이터 라인(30), 게이트 절연막(40), 데이터 브릿지 전극(39), 유기 박막 트랜지스터(60), 유기 보호막(80) 및 화소 전극(90)을 포함한다.
상기 게이트 라인(20)은 게이트 드라이버(도시하지 않음)로부터 게이트 구동 신호를 공급받는다. 게이트 라인(20)은 기판(10) 상에 형성되며 금속 물질이 단일층으로 형성되거나 이 금속 물질 등을 이용하여 복수층으로 적층된 구조로 형성된다. 여기서, 금속 물질은 몰리브덴(Mo), 니오브(Nb), 구리(Cu), 알루미늄(Al), 크롬(Cr), 은(Ag), 텅스텐(W) 및 탄탈(Ta)으로 이루어진 군에서 선택되는 적어도 하나의 금속 또는 이들의 합금으로 이루어질 수 있다.
상기 데이터 라인(30)은 데이터 드라이버(도시하지 않음)로부터 화소 전압 신호를 공급받는다. 데이터 라인(30)은 게이트 라인(20)과 동일한 평면인 기판(10) 상에 형성되며 게이트 라인(20)과 교차된다. 그리고, 데이터 라인(30)은 게이트 라인(20)과 동일한 금속 물질이 동일한 구조로 형성된다. 데이터 라인(30)은 게이트 라인(20)과 절연되도록 게이트 라인(20)과 교차되는 영역이 단선되어 형 성된 제 1 및 제 2 데이터 라인(33, 35)을 포함한다.
상기 게이트 절연막(40)은 게이트 라인(20) 및 데이터 라인(30) 상에 형성되며 게이트 라인(20)과 데이터 라인(30)을 절연시킨다. 그리고, 게이트 절연막(40)은 브릿지홈(47), 소스 접속부(55) 및 드레인 안착홈(57)이 형성된다. 브릿지홈(47)은 제 1 및 제 2 데이터 라인(33, 35) 사이에 형성된다. 그리고, 브릿지홈(47)은 제 1 및 제 2 데이터 라인(33, 35)을 노출시키는 제 1 및 제 2 콘택홀(41, 43), 제 1 콘택홀(41)과 제 2 콘택홀(43)을 연결하는 연결홈(45)을 포함한다. 소스 접속부(55)는 제 2 데이터 라인(35)을 노출시키는 제 3 콘택홀(51) 및 제 3 콘택홀(51)과 연결되며 게이트 전극(61)과 일부 중첩되는 소스 안착홈(53)을 포함한다. 드레인 안착홈(57)은 소스 안착홈(53)과 마주하며 게이트 전극(61)과 일부 중첩된다.
여기서, 게이트 절연막(40)은 폴리이미드(polyimide)를 포함하는 이미드(imide)계 고분자, 폴리비닐알코올(polyvinylalcohol)을 포함하는 비닐알콜(vinylalcohol)계 고분자, 파릴렌(parylene), 폴리비닐피롤리돈(PolyVinylPyrrolidone : PVP), 폴리플루오란(polyfluorane), 폴리비닐아세테이프(PolyVinylAcetate : PVA), 페놀(phenol)계 고분자, 아크릴(acrylic)계 고분자, 아릴에테르(allylether)계 고분자, 불소계 고분자 등의 유기 물질로 이루질 수 있다. 또한, 게이트 절연막(40)은 옥타데실트리클로로실란(Octadecyl TrichloroSilane : OTS)으로 표면 처리된 산화 규소와 같은 무기 물질로 이루어질 수 있다.
상기 데이터 브릿지 전극(39)은 단선되어 형성된 제 1 및 제 2 데이터 라인(33, 35)을 연결한다. 그리고, 데이터 브릿지 전극(39)은 게이트 절연막(40)에 마련되는 브릿지홈(47) 내에 형성된다.
상기 유기 박막 트랜지스터(60)는 게이트 라인(20)에 공급되는 게이트 구동 신호에 응답하여 데이터 라인(30)에 공급되는 화소 전압 신호가 화소 전극(90)에 충전되어 유지된다. 이를 위하여, 유기 박막 트랜지스터(60)는 게이트 전극(61), 소스 전극(63) 및 드레인 전극(65)을 포함한다. 게이트 전극(61)은 게이트 라인(20)과 접속하며 게이트 라인(20)이 일부 돌출되어 형성된다. 소스 전극(63)은 소스 접속부(55) 내에 형성되며 소스 접속부(55)의 제 3 콘택홀(51)에 의해 데이터 라인(30)과 접속한다. 드레인 전극(65)은 소스 전극(63)과 마주하며 드레인 안착홈(57) 내에 형성된다.
그리고, 유기 박막 트랜지스터(60)는 게이트 절연막(40)을 사이에 두고 게이트 전극(61)과 중첩되어 소스 전극(63)과 드레인 전극(65) 사이에 채널을 형성하는 유기 반도체층(70)을 포함한다. 유기 반도체층(70)은 게이트 전극(61)과 중첩되는 영역에서 소스 전극(63) 및 드레인 전극(65)과 접촉되도록 형성된다.
유기 반도체층(70)은 게이트 전극(61)과 중첩되는 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65)을 표면 처리한 후 형성된다. 구체적으로, 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65)의 표면을 플라즈마 처리하거나 자기 분자 조립체(Self Assembled Monolayer : SAM)처리한다. 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65)을 표면 처리하면 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65)의 표면 접촉각은 실질적으로 동일하거나 비슷하게 된다. 따라서, 표면 접촉각이 동일하거나 비슷하므로 유기 반도체 물질을 도포하였을 경우 옆으로 번지는 현상을 방지할 수 있으므로 유기 반도체층(70)은 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65) 상에 형성될 수 있다. 이러한, 유기 반도체층(70)은 뱅크 절연막에 마련되는 홀이 없어도 형성될 수 있으므로 뱅크 절연막을 형성하기 위한 포토레지스트 공정이 필요 없다. 이에 따라, 유기 박막 트랜지스터 기판(150)의 제조 시간은 단축되고 제조 비용은 절약되는 효과가 발생한다.
그리고, 유기 박막 트랜지스터(50)는 게이트 절연막(40) 내에 마련되는 소스 접속부(55) 및 드레인 안착홈(57) 내에 소스 전극(63) 및 드레인 전극(65)이 형성되므로 유기 반도체층(70)의 막질을 방지할 수 있다.
여기서, 유기 반도체층(70)은 폴리비닐아세테이트(PolyVinylAcetate : PVA), 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), α-6T, α-4T, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭 디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌 테트라카르복실 디안하이드라이드(perylenetetracarboxylic dianhydride) 및 그 유도체, 프탈로시아닌(phthalocyanine) 및 그 유도체, 나프탈렌 테트라카르복실릭 디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌 테트라카르복실릭 디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 치환된 또는 비치환된 티오펜(thiophene)을 포함하는 공액계 고분자 유도체, 치환된 플루오렌(fluorene)을 포함하는 공액계 고분자 유도체 등과 같은 유기 절연 물질로 이루어질 수 있다.
상기 유기 보호막(80)은 게이트 절연막(40) 및 유기 박막 트랜지스터(60) 상에 형성되며 유기 박막 트랜지스터(60)를 보호한다. 그리고, 유기 보호막(80)에는 드레인 전극(65)을 노출시키는 제 4 콘택홀(85)이 형성된다. 여기서, 유기 보호막(80)은 벤조사이클로부탄(BenzoCycloButene : BCB), 아크릴계 유기 화합물, 플루오르폴리아릴에테르(FluoroPolyArrylEther : FPAE), 퍼플루오르사이클로부탄(PerFluoroCycloButene : PFCB) 및 사이토프(cytop)로 이루어지는 군에서 선택되는 적어도 하나의 유기 물질 또는 이들의 화합물로 이루어질 수 있다.
상기 화소 전극(90)은 유기 보호막(80) 상에 형성된다. 그리고, 화소 전극(90)은 유기 보호막(80)에 마련되는 제 4 콘택홀(85)을 통해 드레인 전극(65)과 접속한다. 이에 따라, 화소 전극(90)은 드레인 전극(65)으로부터 화소 전압 신호를 공급받아 화소를 정상 구현할 수 있다. 화소 전극(90)은 투명 도전 물질 또는 반사를 가지는 도전 물질로 이루어진다. 여기서, 투명 도전 물질은 인듐 틴 옥사이드(Indium Tin Oxide : 이하 ITO), 틴 옥사이드(Tin Oxide : 이하 TO), 인듐 징크 옥사이드(Indium Zinc Oxide : 이하 IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : 이하 ITZO) 등으로 형성된다.
본 발명에 따른 유기 박막 트랜지스터 기판의 제조 방법을 도 3 내지 도 17을 참조하여 구체적으로 설명하기로 한다.
도 3 및 도 4는 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 전도성 금속 패턴의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 3 및 도 4를 참조하면, 기판(10) 상에 게이트 라인(20), 제 1 및 제 2 데이터 라인(33, 35), 게이트 전극(61)을 포함하는 전도성 금속 패턴을 형성한다. 구체적으로, 기판(10) 상에 스퍼터링 등의 증착 방법을 통해 도전층을 형성한다. 여기서, 도전층은 몰리브덴(Mo), 니오브(Nb), 구리(Cu), 알루미늄(Al), 크롬(Cr), 은(Ag), 텅스텐(W) 및 탄탈(Ta)으로 이루어진 군에서 선택되는 적어도 하나의 금속 또는 이들의 합금이 단일층 또는 복수층 구조로 형성한다. 이어서, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 도전층을 패터닝함으로써 게이트 라인(20), 제 1 및 제 2 데이터 라인(33, 35), 게이트 전극(61)을 포함하는 전도성 금속 패턴을 형성한다.
도 5 및 도 6은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막이 완성된 평면도 및 단면도이다.
도 5 및 도 6을 참조하면, 전도성 금속 패턴이 형성된 기판(10) 상에 브릿지홈(47), 소스 접속부(55) 및 드레인 안착홈(57)이 형성되는 게이트 절연막(40)을 형성한다.
도 7a 내지 도 9f를 참조하여 도 5 및 도 6에 도시된 게이트 절연막의 제조 방법을 구체적으로 설명하기로 한다.
도 7a 내지 도 7e는 도 5 및 도 6에 도시된 유기 박막 트랜지스터 기판의 제조 방법 중 제 1 실시예에 따른 게이트 절연막의 제조 방법을 자세히 설명하기 위한 단면도이다.
도 7a 및 도 7b를 참조하면, 기판(10) 상에 절연층(49) 및 레진층(210)을 형성하고, 레진층(210) 상에 임프린트 몰드(200)를 배치한다. 이후, 레진층(210)을 임프린트 몰드(200)로 가압하여 두께가 다른 레진 패턴(217)을 형성한다. 구체적으로, 전도성 금속 패턴이 형성된 기판(10) 상에 절연 물질을 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition : PECVD) 등의 증착 방법으로 증착하여 절연층(49)을 형성한다. 이후, 절연층(49) 상에 레진층(210)을 형성한다.
여기서, 레진층(210)은 공정 방법에 따라 열가소성 수지, 열경화성 수지, 및 광경화성 수지들이 다양하게 사용될 수 있다. 예를 들어, 광경화성 수지는 우레탄계 수지, 에폭시계 수지 및 아크릴계 수지 중 선택되는 적어도 하나의 물질로 이루어질 수 있다. 구체적으로, HDDA(1,6-hexanediol-diacrylate) 및 HEBDM(bis(hydroxyethyl)bisphenol-A dimethacrylate) 등의 저점성 자외선(UV) 경화 수지가 있다. 그리고, 열경화성 수지는 페놀 수지, 에폭시 수지, 실리콘 수지 및 폴리이미드 중 선택되는 적어도 하나의 물질로 이루어질 수 있다. 열가소성 수지는 폴리메틸 메타크릴레이트(PolyMethylMethAcrylate : PMMA), 폴리카보네이트(PolyCarbonate : PC), 폴리에틸렌테레프탈레이트(PolyEthylene Terephthalate : PET) 및 아크릴 수지 중 선택되는 적어도 하나의 물질로 이루어질 수 있다.
다음으로, 레진층(210) 상에 단차지게 형성된 임프린트 몰드(200)를 배치한다. 여기서, 단차지게 형성된 임프린트 몰드(200)는 두께가 가장 얇은 제 1 영역(S11), 두께가 가장 두꺼운 제 2 영역(S13) 및 두께가 제 1 영역(S11)보다는 두껍고 제 2 영역(S13)보다는 얇은 제 3 영역(S15)을 포함한다. 제 1 영역(S11)은 절연층(49)이 남아있을 영역에 위치하고, 제 2 영역(S13)은 제 1, 제 2 및 제 3 콘택홀을 형성할 영역에 위치하며, 제 3 영역(S15)은 연결홈, 소스 안착홈 및 드레인 안착홈을 형성할 영역에 위치한다.
다음으로, 레진층(210)을 임프린트 몰드(200)로 가압하여 두께가 다른 레진 패턴(217)을 형성한다. 레진 패턴(217)은 임프린트 몰드(200)의 제 1 영역(S11)에 의해 가압되어 두께가 상대적으로 두껍게 형성되는 제 1 레진 패턴(213)을 포함한다. 그리고, 레진 패턴(217)은 임프린트 몰드(200)의 제 3 영역(S15)에 의해 가압되어 두께가 상대적으로 얇게 형성되는 제 2 레진 패턴(215)을 포함한다. 한편, 임프린트 몰드(200)의 제 2 영역(S13)을 가압하여 레진층(210)을 제거한다. 이후, 임프린트 몰드(200)를 제거한다.
제 1 및 제 2 레진 패턴(213, 215)을 마스크로 이용한 제 1 식각 공정으로 도 7c에 도시된 바와 같이 절연층(49)을 제거하고 제 1 및 제 2 데이터 라인(33, 35)을 노출시킨다. 이에 따라, 제 1, 제 2 및 제 3 콘택홀(41, 43, 51)을 형성한다. 이어서, 레진 패턴(217)을 드라이 에칭하여 제 1 레진 패턴(213)의 두께는 얇아지고 제 2 레진 패턴(215)을 제거한다.
다음으로, 도 7d에 도시된 바와 같이 제 1 레진 패턴(213)을 마스크로 이용 하여 절연층(49)을 드라이 에칭해서 연결홈(45), 소스 안착홈(53) 및 드레인 안착홈(57)을 형성한다. 이때, 드라이 에칭 시간을 조절하여 연결홈(45), 소스 안착홈(53) 및 드레인 안착홈(57)이 형성될 영역만 절연층(49)을 식각한다.
이후, 도 7e에 도시된 바와 같이 절연층(49) 상에 남아있는 제 1 레진 패턴(213)을 에칭 공정으로 제거한다. 이에 따라, 도 5 및 도 6에 도시된 바와 같이 전도성 금속 패턴이 형성된 기판(10) 상에 브릿지홈(47), 소스 접속부(55) 및 드레인 안착홈(57)이 형성되는 게이트 절연막(40)을 형성한다. 여기서, 브릿지홈(47)은 제 1 및 제 2 콘택홀(41, 43), 연결홈(45)을 포함하며, 소스 접속부(55)는 제 3 콘택홀(51) 및 소스 안착홈(53)을 포함한다.
도 8a 및 도 8b는 도 5 및 도 6에 도시된 유기 박막 트랜지스터 기판의 제조 방법 중 제 2 실시예에 따른 게이트 절연막의 제조 방법을 자세히 설명하기 위한 단면도이다.
도 8a 및 도 8b를 참고하면, 기판(10) 상에 절연층(49)을 형성하고, 절연층(49) 상에 임프린트 몰드(200)를 배치한다. 이후, 절연층(49)을 가압하여 두께가 다른 절연 패턴을 형성한다. 구체적으로, 전도성 금속 패턴이 형성된 기판(10) 상에 절연 물질을 플라즈마 화학 기상 증착(PECVD) 등의 증착 방법으로 증착하여 절연층(49)을 형성한다. 이후, 절연층(49) 상에 단차지게 형성된 임프린트 몰드(200)를 배치한다. 여기서, 단차지게 형성된 임프린트 몰드(200)는 제 1 영역(S11), 제 2 영역(S13) 및 제 3 영역(S15)을 포함한다. 제 1 영역(S11)은 절연 층(49)이 남아있을 영역에 위치하고, 제 2 영역(S13)은 제 1, 제 2 및 제 3 콘택홀(41, 43, 51)을 형성할 영역에 위치하며, 제 3 영역(S15)은 연결홈(45), 소스 안착홈(53) 및 드레인 안착홈(57)을 형성할 영역에 위치한다.
다음으로, 절연층(49)을 임프린트 몰드(200)로 가압한 후 임프린트 몰드를 제거한다. 그리고, 제 1 콘택홀(41), 제 2 콘택홀(43), 제 3 콘택홀(51), 연결홈(45), 소스 안착홈(53) 및 드레인 안착홈(57)이 형성될 영역에 남아있는 절연층(49)을 에칭 공정으로 제거한다. 따라서, 도 5 및 도 6에 도시된 바와 같이 전도성 금속 패턴이 형성된 기판(10) 상에 브릿지홈(47), 소스 접속부(55) 및 드레인 안착홈(57)이 형성되는 게이트 절연막(40)을 형성한다. 여기서, 브릿지홈(47)은 제 1 및 제 2 콘택홀(41, 43), 연결홈(45)을 포함하며, 소스 접속부(55)는 제 3 콘택홀(51) 및 소스 안착홈(53)을 포함한다.
도 9a 내지 도 9f는 도 5 및 도 6에 도시된 유기 박막 트랜지스터 기판의 제조 방법 중 제 3 실시예에 따른 게이트 절연막의 제조 방법을 자세히 설명하기 위한 단면도이다.
도 9a에 도시된 바와 같이, 전도성 도전 패턴이 형성된 기판(10)에 절연층(49)을 형성하고 절연층(49) 상에 포토레지스트층을 도포한다. 이후, 제 1 마스크(220)를 이용한 포토리소그래피 공정으로 포토레지스트층이 노광 현상됨으로써 제 1 포토레지스트 패턴(231)을 형성한다. 구체적으로, 제 1 마스크(220)는 석영 기판(221) 상에 차단층(225)이 형성된 차단 영역(S21), 석영 기판(221)만 존재하는 투과 영역(S23)을 구비한다. 차단 영역(S21)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 제 1 포토레지스트 패턴(231)을 남게 한다. 투과 영역(S23)은 제 1, 제 2 및 제 3 콘택홀이 형성될 영역에 위치하여 자외선을 모두 투과시킴으로써 현상 후 포토레지스트층을 제거한다.
다음으로, 도 9b에 도시된 바와 같이 제 1 포토레지스트 패턴(231)을 마스크로 이용한 식각 공정으로 패터닝됨으로써 투과 영역에서는 절연층을 제거하여 제 1, 제 2 및 제 3 콘택홀(41, 43, 51)을 형성한다. 이어서, 도 9c에 도시된 바와 같이 에칭 공정으로 제 1 포토레지스트 패턴(231)을 제거한다.
그리고, 도 9d에 도시된 바와 같이 제 1, 제 2 및 제 3 콘택홀(41, 43, 51)이 형성된 절연층(49) 상에 포토레지스트층을 도포한다. 다음으로, 제 2 마스크(229)를 이용한 포토리소그래피 공정으로 포토레지스트층이 노광 현상됨으로써 제 2 포토레지스트 패턴(235)을 형성한다. 구체적으로, 제 2 마스크(229)는 석영 기판(223) 상에 차단층(227)이 형성된 차단 영역(S31), 석영 기판(223)만 존재하는 투과 영역(S33)을 구비한다. 차단 영역(S31)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 제 2 포토레지스트 패턴(235)을 남게 한다. 그리고, 투과 영역(S33)은 연결홈, 소스 안착홈 및 드레인 안착홈이 형성될 영역에 위치하여 자외선을 모두 투과시킴으로써 현상 후 포토레지스트층을 제거한다.
이후, 도 9e에 도시된 바와 같이 제 2 포토레지스트 패턴(235)을 마스크로 이용한 드라이 에칭 공정으로 절연층(49)을 식각하여 연결홈(45), 소스 안착홈(53) 및 드레인 안착홈(57)을 형성한다. 드라이 에칭 공정할 때 시간 조절을 하여 연결 홈(45), 소스 안착홈(53) 및 드레인 안착홈(57)의 두께만큼만 절연층(49)을 식각한다. 다음으로, 도 9f에 도시된 바와 같이 에칭 공정으로 제 2 포토레지스트 패턴(235)을 제거한다. 이에 따라, 도 5 및 도 6에 도시된 바와 같이 전도성 금속 패턴이 형성된 기판(10) 상에 브릿지홈(47), 소스 접속부(55) 및 드레인 안착홈(57)이 형성되는 게이트 절연막(40)을 형성한다. 여기서, 브릿지홈(47)은 제 1 및 제 2 콘택홀(41, 43), 연결홈(45)을 포함하며 소스 접속부(55)는 제 3 콘택홀(51) 및 소스 안착홈(53)을 포함한다.
여기서, 게이트 절연막은 두 개의 마스크를 사용하여 형성된 것을 예를 들어 설명하였지만 슬릿 마스크를 사용하여 하나의 마스크로 형성될 수 있다.
도 10 및 도 11은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 데이터 브릿지 전극, 소스 전극 및 드레인 전극을 포함하는 데이터 금속 패턴의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 10 및 도 11을 참조하면, 브릿지홈(47), 소스 접속부(55) 및 드레인 안착홈(57) 내에 데이터 브릿지 전극(39), 소스 전극(63) 및 드레인 전극(65)을 포함하는 데이터 금속 패턴을 형성한다. 구체적으로, 게이트 절연막(40)에 마련되는 제 1 콘택홀(41), 제 2 콘택홀(43) 및 연결홈(45)을 포함하는 브릿지홈(47), 제 3 콘택홀(51) 및 소스 안착홈(53)을 포함하는 소스 접속부(55) 및 드레인 안착홈(57)에 액체 상태의 도전 물질을 잉크젯 노즐을 통해 분사한다. 여기서, 도전 물질은 몰리브덴(Mo), 니오브(Nb), 구리(Cu), 알루미늄(Al), 크롬(Cr), 은(Ag), 텅스텐(W), 탄탈(Ta), ITO 및 IZO로 이루어진 군에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 이후, 액체 상태의 도전 물질이 경화되어 데이터 브릿지 전극(39), 소스 전극(63) 및 드레인 전극(65)을 포함하는 데이터 금속 패턴을 형성한다.
여기서, 데이터 금속 패턴은 잉크젯 방법으로 형성된 것을 예를 들어 설명하였지만 이에 한정되지 않고 포토리소그래피 공정을 포함하는 마스크 공정으로도 형성될 수 있다.
도 12 및 도 13은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 유기 반도체층의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 12 및 도 13을 참조하면, 게이트 전극(61)과 중첩되는 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65) 상에 유기 반도체층(70)을 형성한다. 구체적으로, 먼저 유기 반도체층(70)이 형성될 영역에 해당하는 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65)의 표면을 플라즈마 처리하거나 자기 분자 조립체(SAM)처리한다. 이와 같은 플라즈마 처리 또는 자기 분자 조립체(SAM) 처리는 유기 반도체층(70)이 형성될 영역의 표면을 개질하여 이들의 표면 접촉각을 실질적으로 같거나 비슷하게 제어할 수 있다. 이후, 기판(10) 상에 배치되는 잉크젯 헤드(도시하지 않음)가 이동하면서 게이트 전극(61)과 중첩되는 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65) 상에 액체 상태의 유기 반도체 용액을 분사한다. 그리고, 유기 반도체 용액을 잉크젯 방법 따위로 형성한 후 건조하여 유기 반도체층(70)을 형성한다.
한편, 유기 반도체 용액이 적할 될 위치에 해당하는 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65)의 표면은 상술한 바와 같이 표면 접촉각이 실질적으로 비슷하거나 같게 형성된다. 플라즈마 처리나 자기 분자 조립체(SAM) 처리를 한 영역은 그렇지 않은 영역과 표면 접촉각의 차이에 의해 유기 반도체 용액을 적하해도 어느 한쪽으로 치우지거나 흐르는 것을 방지할 수 있다.
따라서, 유기 반도체층(70)은 게이트 절연막(40), 소스 전극(63) 및 드레인 전극(65)을 표면 처리하여 뱅크 절연막에 마련되는 홀이 없어도 형성될 수 있다. 뱅크 절연막을 형성하지 않으므로 유기 박막 트랜지스터 기판의 제조 시간은 단축되고 제조 비용은 절약되는 효과가 발생한다.
여기서, 유기 반도체층(70)은 잉크젯 방법으로 형성된 것을 예를 들어 설명하였지만 이에 한정되지 않고 포토리소그래피 공정을 포함하는 마스크 공정으로도 형성될 수 있다.
도 14 및 도 15는 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 유기 보호막의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 14 및 도 15를 참조하면, 유기 반도체층(70)이 형성된 기판(10) 상에 유기 보호막(80)을 형성한다. 구체적으로, 유기 반도체층(70)이 형성된 기판(10) 상에 플라즈마 화학 기상 증착(PECVD) 등의 증착 방법으로 유기 절연층을 형성한다. 이후, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 유기 절연층을 패터닝함으로써 드레인 전극(65)을 노출시키는 제 4 콘택홀(85)을 포함하는 유기 보호막(80)을 형성한다.
도 16 및 도 17은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 화소 전극의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 16 및 도 17을 참조하면, 유기 보호막(80) 상에 화소 전극(90)을 형성한다. 구체적으로, 제 4 콘택홀(85)이 형성된 유기 보호막(80) 상에 스퍼터링 등의 증착 방법을 투명 도전 물질을 증착하여 투명 도전층을 형성한다. 여기서, 투명 도전 물질은 ITO, TO, IZO 및 ITZO 중 선택되는 어느 하나의 물질 또는 이들의 화합물로 이루어질 수 있다. 이어서, 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 도전층을 패터닝함으로써 화소 전극(90)을 형성한다. 이에 따라, 화소 전극(90)은 제 4 콘택홀(85)을 통해 드레인 전극(65)과 접속한다.
도 1은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에서 Ⅰ-Ⅰ’를 따라 절취한 유기 박막 트랜지스터 기판을 도시한 단면도이다.
도 3 및 도 4는 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 전도성 금속 패턴의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 5 및 도 6은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 게이트 절연막이 완성된 평면도 및 단면도이다.
도 7a 내지 도 7e는 도 5 및 도 6에 도시된 유기 박막 트랜지스터 기판의 제조 방법 중 제 1 실시예에 따른 게이트 절연막의 제조 방법을 자세히 설명하기 위한 단면도이다.
도 8a 및 도 8b는 도 5 및 도 6에 도시된 유기 박막 트랜지스터 기판의 제조 방법 중 제 2 실시예에 따른 게이트 절연막의 제조 방법을 자세히 설명하기 위한 단면도이다.
도 9a 내지 도 9f는 도 5 및 도 6에 도시된 유기 박막 트랜지스터 기판의 제조 방법 중 제 3 실시예에 따른 게이트 절연막의 제조 방법을 자세히 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제 조 방법 중 데이터 브릿지 전극, 소스 전극 및 드레인 전극을 포함하는 데이터 금속 패턴의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 12 및 도 13은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 유기 반도체층의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 14 및 도 15는 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 유기 보호막의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 16 및 도 17은 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 화소 전극의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
<도면 부호의 간단한 설명>
10 : 기판 20 : 게이트 라인
30, 33, 35 : 데이터 라인 39 : 데이터 브릿지 전극
40 : 게이트 절연막 41, 43, 51, 80 : 콘택홀
45 : 연결홈 47 : 브릿지홈
53 : 소스 안착홈 55 : 소스 접속부
57 : 드레인 안착홈 60 : 유기 박막 트랜지스터
70 : 유기 반도체층 80 : 유기 보호막
90 : 화소 전극
Claims (20)
- 기판;상기 기판 상에 형성되는 게이트 전극, 및 상기 게이트 전극과 접속하는 게이트 라인;상기 게이트 라인과 절연되며, 서로 단선된 제1 및 제2 데이터 라인을 포함하는 데이터 라인;상기 게이트 전극, 상기 게이트 라인, 및 상기 데이터 라인 상에 형성되며, 브릿지 홈, 소스 접속부, 및 드레인 안착홈이 형성되는 게이트 절연막;상기 제1 및 제2 데이터 라인을 접속시키는 데이터 브릿지 전극;상기 소스 접속부 내에 형성되며 상기 데이터 라인과 접촉하는 소스 전극, 및 상기 드레인 안착홈 내에 형성되는 드레인 전극; 및상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막과 접촉하는 유기 반도체층을 포함하며,상기 소스 접속부, 상기 드레인 안착홈, 및 상기 브릿지 홈은 상기 게이트 절연막의 일면으로부터 오목하게 형성되며,상기 브릿지 홈은 상기 제1 및 제2 데이터 라인의 일부분을 노출시키는 제1 콘택홀 및 제2 콘택홀과 상기 제1 및 제2 콘택홀을 연결하는 연결홈을 포함하고,상기 데이터 브릿지 전극은 상기 브릿지 홈 내에 형성되어 상기 제1 및 제2 콘택홀을 통해 상기 제1 및 제2 데이터 라인을 접속시키며,상기 소스 접속부는 상기 데이터 라인의 일부분을 노출시키는 제3 콘택홀 및 상기 제3 콘택홀과 연결되며 상기 드레인 안착홈과 마주하는 소스 안착홈을 포함하며,상기 데이터 브릿지 전극은, 평면상에서 볼 때, 상기 유기 반도체층과 이격된 것을 특징으로 하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 유기 반도체층과 접촉하는 상기 소스 전극, 상기 드레인 전극, 및 상기 게이트 절연막의 접촉면은 실질적으로 동일 평면 상에 형성되는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 드레인 전극과 접속하는 화소 전극을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 데이터 라인은 상기 기판 상에 형성되는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,상기 유기 반도체층과 이격되어 상기 드레인 전극을 일부 노출시키는 제 4 콘택홀이 형성되는 유기 보호막을 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 기판 상에 게이트 전극, 게이트 라인, 및 단선된 데이터 라인을 형성하는 단계;상기 게이트 전극, 게이트 라인, 및 상기 데이터 라인 상에, 브릿지홈, 소스 접속부, 및 드레인 안착홈이 형성되는 게이트 절연막을 형성하는 단계;상기 브릿지홈, 상기 소스 접속부, 및 상기 드레인 안착홈 내에 각각 데이터 브릿지 전극, 소스 전극, 및 드레인 전극을 형성하는 단계; 및상기 소스 전극 및 상기 드레인 전극과 접속되도록 유기 반도체층을 형성하는 단계를 포함하며,상기 브릿지홈, 상기 소스 접속부, 및 상기 드레인 안착홈은 상기 게이트 절연막의 일면으로부터 오목하게 형성하며,상기 브릿지 홈은 상기 제1 및 제2 데이터 라인의 일부분을 노출시키는 제1 콘택홀 및 제2 콘택홀과 상기 제1 및 제2 콘택홀을 연결하는 연결홈 포함하도록 형성되며,상기 소스 접속부는 상기 데이터 라인의 일부분을 노출시키는 제3 콘택홀 및 상기 제3 콘택홀과 연결되며 상기 드레인 안착홈과 마주하는 소스 안착홈을 포함하도록 형성되며,상기 데이터 브릿지 전극은, 평면상에서 볼 때, 상기 유기 반도체층과 이격되어 형성되는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 삭제
- 제 11 항에 있어서,상기 게이트 절연막을 형성하는 단계는상기 게이트 전극, 상기 게이트 라인, 및 상기 데이터 라인 상에 절연 물질을 증착하여 절연층을 형성하는 단계;상기 절연층 상에 단차지게 형성된 임프린트 몰드를 배치하는 단계;상기 임프린트 몰드로 가압하고 상기 임프린트 몰드를 제거하는 단계;상기 브릿지홈, 상기 소스 접속부, 및 상기 드레인 안착홈이 형성될 영역에 남아있는 절연층을 에칭 공정으로 제거하여 상기 브릿지홈, 상기 소스 접속부, 및 상기 드레인 안착홈을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 11 항에 있어서,상기 게이트 절연막을 형성하는 단계는상기 게이트 전극 상에 절연 물질을 증착하여 절연층을 형성하는 단계;상기 절연층 상에 레진층을 형성하는 단계;상기 레진층 상에 상기 임프린트 몰드를 배치하는 단계;상기 레진층을 상기 임프린트 몰드로 가압하여 두께가 다른 레진 패턴을 형성하는 단계;상기 임프린트 몰드를 제거하는 단계; 및상기 레진 패턴을 이용하여 상기 절연층을 식각해서 상기 브릿지홈, 상기 소스 접속부, 및 상기 드레인 안착홈을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 11 항에 있어서,상기 게이트 절연막을 형성하는 단계는상기 게이트 전극 상에 절연 물질을 증착하여 절연층을 형성하는 단계;상기 절연층 상에 형성된 제 1 마스크를 이용하여 상기 절연층을 식각해서 상기 데이터 라인을 노출시키는 상기 제 1, 제 2, 및 제 3 콘택홀을 형성하는 단계; 및상기 절연층 상에 형성된 제 2 마스크를 이용하여 상기 제 1, 제 2 및 제 3 콘택홀이 형성된 절연층을 식각해서 상기 연결홈, 상기 소스 안착홈, 및 상기 드레인 안착홈을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 삭제
- 제 11 항에 있어서,상기 소스 전극 및 드레인 전극을 형성하는 단계 후 상기 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극을 표면 처리하는 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 17 항에 있어서,상기 표면 처리하는 단계는상기 게이트 절연막, 상기 소스 전극, 및 상기 드레인 전극의 표면을 불소 함유 기체를 공급하여 플라즈마 처리하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 17 항에 있어서,상기 표면 처리하는 단계는상기 게이트 절연막, 상기 소스 전극, 및 상기 드레인 전극의 표면을 자기 분자 조립체 처리 공정하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 11 항에 있어서,상기 드레인 전극을 일부 노출시키는 제 4 콘택홀이 마련되는 유기 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
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