JP2001230421A - 集積回路デバイスの製造方法 - Google Patents

集積回路デバイスの製造方法

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Abstract

(57)【要約】 【課題】 集積回路デバイスの製造方法を提供するこ
と。 【解決手段】 集積回路は、複数のＴＦＴと電気的接続
構造を含む。本発明のプロセスにおいては、ＴＦＴの少
なくとも一部の構成要素を第１基板１０上に形成する。
少なくとも相互接続構造を第２基板４０上に形成する。
この２枚の基板１０、４０を積層して、ＴＦＴを有する
集積回路デバイスを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の薄膜トラン
ジスタ（thin film transistor;ＴＦＴ）を有する半導
体デバイスと相互接続構造の製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）は公知であ
り、商業的にかなり重要なものである。アモルファスシ
リコンベースの薄膜トランジスタは、活性マトリクス液
晶ディスプレイで用いられている。薄膜トランジスタの
利点の１つは、それらを製造するのに用いる材料及び技
術の両方の点から低コストである点である。
【０００３】
【発明が解決しようとする課題】個々のＴＦＴを出来る
だけ安価に製造すること以外にＴＦＴを含む集積回路デ
バイスを安価に製造できることが望ましい。これはＴＦ
Ｔの製造のみならず集積回路を動作させるのに必要なＴ
ＦＴの相互接続構造も関連してくる。従って、本発明の
目的は、ＴＦＴを具備した集積回路を安価に製造する方
法を提供することである。
【０００４】
【課題を解決するための手段】本発明は、薄膜トランジ
スタを有する集積回路の製造方法である。本発明のプロ
セスにおいては、ＴＦＴの少なくとも一部が第１のフレ
キシブルな基板の上に形成される。集積回路用の相互接
続構造が第２のフレキシブルな基板の上に形成される。
この２枚のフレキシブルな基板を積層して重ね合わせ
て、あるいは結合して所望の半導体デバイスを形成す
る。ＴＦＴ全体が第１の基板上に形成されない場合（例
えばＴＦＴゲートとゲート誘電体層と半導体が第１基板
上に形成されるがＴＦＴのソースとドレインが形成され
ない場合）の場合には、第１基板上に形成されていない
他のＴＦＴの部分は、別の基板上に形成される（例、第
２基板上に相互接続構造が形成される）。ＴＦＴの一部
が第１基板上に形成され、残りの部分が第２基板上に形
成されるような実施例においては、ＴＦＴは基板を積層
することにより組み立てられる。
【０００５】ＴＦＴとそれに関連する相互接続構造が形
成された後、第１基板が第２基板に積み重ねられて集積
回路を形成する。本発明の方法は多方面で利用できる点
で利点がある。特に本発明のプロセスは、このプロセス
のより技術的に難しい点及び時間のかかるプロセス（Ｔ
ＦＴソースとドレインとゲートの形成）が一方の基板上
で行われ、より易しいプロセス（即ち相互接続構造の形
成）が別の基板上で行われるために経済的である。２枚
の異なる基板上にデバイスを形成することは、プロセス
条件及び材料を幅広く選択できることを意味する。また
本発明のプロセスによりデバイスの部分の並行な処理、
即ち第１基板上の第１部分と第２基板上の第２部分の処
理が可能となる。このような並列のプロセスにより時間
が削減される。例えば所望の処理ステップが一方の基板
上に既に形成された材料と構造体と適合性を有さない場
合には、このプロセスステップは第２の基板上で実行す
ることも出来る。
【０００６】
【発明の実施の形態】本発明の方法においては、ＴＦＴ
を含む集積回路デバイスの第１部分が第１のフレキシブ
ル基板（第１基板）上に形成される。この集積回路デバ
イスの第２部分が第２フレキシブルな基板（第２基板）
上に形成される。第２基板上に形成された集積回路デバ
イスの部分は、少なくとも相互接続構造である。本発明
の説明においては、この相互接続構造は集積回路内の個
々のＴＦＴを回路の外部の他のデバイスと電気的に接続
するワイヤリングである。本発明は第１基板と第２基板
を例に説明するが、３枚以上の基板を用いることも出来
る。複数の基板を用いることにより、より少ない数の処
理ステップが何れかの基板上で実行することが出来るた
めに、より大きなフレキシビリティを有する。
【０００７】本発明の一実施例においては、ＴＦＴの全
ての構成部品（例、ソース，ドレイン，半導体，ゲート
誘電体，ゲート）が第１基板上に形成される。第２の実
施例においては、ＴＦＴの構成要素の一部（例、ＴＦＴ
ゲート，ゲート誘電体，半導体）が第１基板上に形成さ
れ、ＴＦＴの構成部品の残りの部分（例、ソースとドレ
イン）が第２基板上に形成される。
【０００８】本発明で使用される基板は、フレキシブル
な基板である。本発明の説明においては、フレキシブル
な基板は柔軟性があるが、脆くはない基板である。従っ
て基板は、ガラス製あるいは結晶基板（シリコン）では
ない。基板が曲げることが出来、且つ非常に薄く製造で
きる（その厚さがミリメートルよりも遙かに小さい）場
合に好ましい。基板がリールトゥリールプロセスに適合
性を有する場合には好ましい。この適切な基板の例とし
ては、プラスチック、例えばポリマー製及びポリイミド
製である。プラスチック製の基板は、フレキシブルな回
路基板を製造するのに現在用いられており、当業者には
公知であり本明細書では詳述しない。
【０００９】プラスチック基板上にＴＦＴを形成するこ
とは従来公知である。様々な材料及びプロセスを用いて
このようなＴＦＴを形成できる。様々なＴＦＴの形状が
可能である。本発明の一実施例においては、ソースとド
レインはプラスチック基板上に形成される。半導体材料
がこのソースとドレイン上に形成され、ゲート誘電体と
ゲートがこの半導体材料の上部に形成される。図１に示
す他の実施例においては、金属製あるいは導電性ポリマ
ー製のＴＦＴゲート１５が第１基板１０の上に形成され
る。誘電体層２０がこのＴＦＴゲート１５の上に形成さ
れる。ソース領域２５とドレイン３０が誘電体層２０の
上に形成される。半導体材料層３５はソース領域２５と
ドレイン３０の間に形成され、良好なオーミック接点が
これら２つの電極の間に形成される。
【００１０】相互接続構造が第２基板４０の上に形成さ
れる。金属４５が基板４０の両面と第２基板４０内の貫
通孔５０を貫通してパターン化して形成される。従来技
術を用いて基板上に金属を堆積し、パターン化すること
が出来る。
【００１１】様々な材料及び技術が本発明のＴＦＴを形
成するのに用いることが出来る。有機半導体材料がプラ
スチックと適合性を有するために好ましく、低コスト、
軽量であり、且つフレキシブルなプラスチック基板を具
備するデバイスを提供するために好ましい。その使用可
能な導電率とキャリア移動度を有する有機材料が薄膜ト
ランジスタデバイスの活性層として用いることが出来
る。これに関しては米国特許出願第０８／７７０，５３
５号（出願日、１９９６年１２月２０日、発明の名称：
Method of Making An Organic Thin Film Transistor、
発明者：Ｚｈｅｎａｎ Ｂａｏ et al）に記載されて
いる。有機デバイスは米国特許出願第０９／０８７，２
０１号（出願日、１９９８年５月２９日、発明の名称：
Thin-FilmTransistor Monolithically Integrated With
An Organic Light-Emitting Diode、発明者：Ｚｈｅｎ
ａｎ Ｂａｏ et al）に記載されている。後者の特許
出願は、活性層として有機層を有する発光ダイオード
（ＬＤＥ）と半導体層として有機層を有するトランジス
タとこれらのＬＥＤとトランジスタがモノリシックに集
積された技術を開示している。
【００１２】無機半導体材料も本発明のプロセスで用い
るのに適したものである。プラスチック基板上に堆積す
ることの出来る無機半導体材料の一例は、アモルファス
シリコンとして堆積され（ＣＶＤにより）、そしてフラ
ッシュアニール（ｆｌａｓｈａｎｎｅａｌ）により多結
晶に変換される多結晶シリコンである。無機半導体材料
の他の例は、アモルファスシリコン，カドミウムセレナ
イド，カドミウムシリサイド，亜鉛シリサイド，テルリ
ウムである。半導体材料は、デバイスの形成によりｎ型
又はｐ型の何れかである。ＣＭＯＳデバイスにおいて
は、ｎ型半導体材料とｐ型半導体材料の両方が用いられ
る。
【００１３】近年、電子デバイスの有機材料に関する研
究は、これらの材料を処理する容易さを利用したパター
ン化方法にまで拡大している。例えば放射を用いて感光
性有機材料をパターン化している。これに関しては、Dr
ury，C．J．，et al著の「Low−Cost All−Polymer
Integrated Circuits」Appl．Phys．Lett．Vol．７
３，p．１０８（１９９８）を参照のこと。非光リソグ
ラフ方法は、半導体デバイスを製造するコスト及びフレ
キシビリティの点から利点がある。このような技術は、
インクジェットプリント及びスクリーンプリントを含
み、これに関しては、Z．Bao et al．著の「High Per
formance Plastic Transistors Fabricatedby Printing
Techniques」Chem.Master.,Vol.9,p.1299(1997)を参照
のこと。これらの技術は、３５μｍから１００μｍの解
像度及びそれ以上の解像度を有する製造に用いられるの
に適している。
【００１４】３５μｍ以下の特徴物を有するデバイスを
製造するためには、より高い解像度の技術が必要であ
る。平面状エラストマースタンプ（planar elastomeric
stamp）を用いて、１０μｍから８０μｍの寸法を有す
る特徴物のパターンをシリコン製基板上に刻印する技術
は公知である。例えば、Kumar,A.et al.著の「features
of Gold Having Micrometer to Centimeter Dimensions
Can Be Formed Through a Combination of Stamping w
ith an Elastomeric Stamp and Alkanetiol 'Ink'Follo
wed by Chemical Etching "APPL.PHYS.LEFT.,Vol.63,p.
2002(1993)」を参照のこと。多くのアプリケーションに
必要とされる臨界寸法（通常トランジスタのチャネル長
さ）は、約１０μｍ以下である。これら高い解像度のデ
バイスを得る他の製造方法が近年発表されている。この
ような製造方法は、マイクロモールディング／スクリー
ンプリンティング方法を組み合わせたものである。即
ち、この製造方法は、臨界特徴物を規定する最近開発さ
れた高解像度技術（キャピラリ内のマイクロモールディ
ング）と、デバイスの他の構成要素をパターン化する既
存の低解像度方法（screen printing）を組み合わせた
ものである。これに関してはRogers,J.,et al.著の「No
nphotolithographic Fabrication of OrganicTransisto
rs With Micron Feature Sizes,Appl.Phys.Lett.Vol.7
1,p.2716(1998)」を参照のこと。この方法においては、
有機トランジスタは他の非光リソグラフ系で以前に達成
したものよりも約５０倍以上小さい（約２μｍのチャネ
ル長さの）有機トランジスタが製造できる。これによ
り、多くのアプリケーションの解像度の要件以上のもの
が得られる。
【００１５】有機ＴＦＴを形成するのに用いられる上記
の技術は、一般に適用できるものではない。上記に掲げ
た技術は、有機ＴＦＴを製造する現在公知の技術の例を
示したものである。
【００１６】有機半導体材料を用いることは、ＴＦＴデ
バイスの有機半導体材料とＴＦＴデバイスの他の構成素
子を形成するのに必要とされる溶剤及びエッチング剤と
の間の両立性（適合性）が無いために制限されている。
例えば、金属製電極をパターン化するエッチング剤は強
酸化剤であり、有機半導体材料とは通常両立しないもの
である。しかし、本発明の方法は、別々の基板上で行わ
れる並列処理が含まれる。デバイスのある構成要素
（例、デバイスの電極）を形成するのに必要なエッチン
グ剤、溶剤等の材料は、デバイスの他の構成要素（有機
半導体）と両立性を有さないために、この両立しない材
料の間の接触は２枚の基板の間の処理を適宜分けること
により回避できる。かくして、接点を形成するのに用い
られる金属エッチング剤が有機半導体に対し悪影響を及
ぼす場合には、このエッチング剤と半導体との間の接触
は、第１基板上に有機半導体を形成することにより回避
できる。金属接点は、第２基板上に形成される。かくし
て、金属をパターン化するのに用いられる金属エッチン
グ剤は、有機半導体には接触しない。従って、本発明の
プロセスはＴＦＴを形成する有機半導体の使用に対する
処理要件を緩和している。
【００１７】ＴＦＴデバイスと相互接続構造が形成され
た後、第１基板は第２基板に積層される。第１基板と第
２基板は加熱、加圧、接着あるいはこれらの組み合わせ
を用いて一体にされる。市販されている導電性接着剤及
び非導電接着剤を用いることが出来る。従って、導電性
接着剤を用いて第２基板上の導体と導体とを接続するこ
とが出来る。同様に非導電性接着剤を用いて第１基板上
の領域と第２基板上の他の領域を機械的に結合すること
が出来る。２枚の基板を結合する方法は、設計的選択事
項である。
【００１８】本発明は、ＴＦＴがその上に形成された第
１基板を相互接続構造がその上に形成された第２基板に
積層する実施例を例に説明する。しかし様々な組み合わ
せ（その全てが少なくとも第１基板を第２基板に接合す
る必要がある）が考えられる。この方法の柔軟さが本発
明の利点の１つである。
【００１９】例えば本発明の一実施例においては、ＴＦ
Ｔのゲートとゲート誘電体と半導体層が第１基板上に形
成される。相互接続構造とＴＦＴのソース接点とドレイ
ン接点が第２基板上に形成される。その後この２枚の基
板を積層して一体化する。
【００２０】第二実施例においては、ＴＦＴのゲートと
ゲート誘電体と半導体層が第１基板上に形成される。Ｔ
ＦＴのソース接点とドレイン接点が第２基板上に形成さ
れる。相互接続構造が第３基板上に形成される。この３
枚の基板を積層して一体化する。
【００２１】第三実施例においては、ＴＦＴのゲートと
ゲート誘電体と半導体層とソース接点とドレイン接点が
第１基板上に形成される。相互接続構造が第２基板上に
形成される。さらに別の相互接続構造が第３基板上に形
成される。これら３枚の基板を積層して一体化する。
【００２２】第四実施例においては、ＴＦＴのゲート誘
電体と半導体が第１基板上に形成される。ＴＦＴのゲー
トと一部の相互接続構造が第２基板上に形成される。Ｔ
ＦＴのソース接点とドレイン接点及び相互接続構造が第
３基板上に形成される。これらの基板をその後積層して
一体化する。
【００２３】第五実施例においては、ＴＦＴのゲート誘
電体とゲートが第１基板上に形成される。半導体材料と
ソース接点とドレイン接点が第２基板上に形成される。
相互接続構造が第２基板上形成される。これら２枚の基
板をその後積層して一体化する。
【００２４】第六実施例においては、ＴＦＴのゲート誘
電体と半導体層とソース接点とドレイン接点が第１基板
上に形成される。ＴＦＴのゲートと相互接続構造が第２
基板上に形成される。さらに相互接続構造が第３基板上
に形成される。これら３枚の基板をその後積層して一体
化する。
【００２５】上記の全ての実施例においては、相互接続
回路を具備した基板内、あるいは別の基板内の何れかに
最終製品として必要とされる他の電子デバイスも具備さ
れる。このような他のデバイスは受動素子、例えばワイ
ヤレス素子で通常使用される抵抗、インダクタ、キャパ
シタ、アンテナ等が含まれる。さらにこの例には発光ダ
イオード、電子泳動ディスプレイ素子、ポリマー分散液
晶表示素子のようなディスプレイ素子の列を含む。他の
例としては、ＡＣエレクトロルミセントデバイス、強磁
性液晶デバイス、センサーデバイスを含む。これら集積
化された最終製品においては、第１基板上に形成された
薄膜トランジスタは、相互接続基板あるいは他の基板上
に含まれる他のデバイスを駆動するのに用いられ、そし
てこれら全ての基板は、積層技術により一体化される。
最終製品がセンサー（感光性材料あるいは化学反応性材
料のトランジスタ）の場合には、基板と他の材料は励起
（即ち、光又は化学物質）の分配を容易にするよう選択
される。
【００２６】図２の実施例においては、金製の層（厚さ
が１００ｎｍ）がフレキシブルなポリイミド製の基板上
に堆積される。従来のチタンあるいはクロムの接着層を
用いて金層を基板に接着させる。金製パターン化層１１
０は、従来のリソグラフ技術を用いて形成され、元の金
製パターン化層１１０の上に形成されたフォトレジスト
層にないにパターンを規定する。フォトレジスト内のパ
ターンが従来のエッチング技術を用いてその下の金層に
転写される。このパターン化された金層は、デバイス
（ＴＦＴ）のゲート電極である。
【００２７】誘電体層１２０が従来技術（スピンコート
あるいは溶剤からのキャスト）を用いてパターン化され
た金製パターン化層１１０の上に形成される。誘電体層
１２０の材料は、例、ポリイミド、グラスレジン、ベン
ゾシクロブタン（bennzocyclobutene、即ち、CYCLOTENE
、ダウケミカルの商標）である。誘電体層１２０の厚
さは、約０．５μｍである。次にソース電極１３０とド
レイン電極１４０が形成される。これらの電極は、例え
ば導電性金属（例、金）、導電性ポリマー（ポリアニリ
ン）あるいは導電性スクリーンプリントしたインクであ
る。様々な従来技術（例、スクリーンプリンティング、
シャドウマスクを介した真空蒸着、従来のブランケット
金属化後の金属の光リソグラフとエッチング）は、これ
らの電極をパターン化するのに適したものである。ソー
ス電極１３０とドレイン電極１４０は、それぞれ大きな
相互接続用パッド１５０と相互接続用パッド１６０を具
備して形成される。これらのパッドによりソース／ドレ
インと第２基板上の相互接続構造との間の整合性及び相
互接続が容易となる。相互接続基板が図２の個々のデバ
イスと最終製品の他の部品との間の所望の相互接続を与
える。
【００２８】図２のデバイスの製造を完成させるために
半導体層１７０がソース電極１３０とドレイン電極１４
０の近傍に、且つ接触して堆積される。（半導体層１７
０の材料は、例えばdihexyl-α-quinquethiopheneであ
る。）半導体材料と電極材料は、所望のオーミック接点
を与えるよう選択される。所望のオーミック接点を与え
る電極材料は、カーボンベースの導電性インクと導電性
ポリマー、金と金をコーティングした金属である。この
時点で１００を相互接続用基板に積層する。
【００２９】本発明の方法の利点は、ＦＥＴの少なくと
も一部と相互接続構造が別々に設計され、並列処理シー
ケンス用いて別々に製造できることである。複数の基板
を製造することにより、各基板の処理条件を個別に最適
化することが出来る。例えば、基板１００上に薄膜ＦＥ
Ｔを形成することは１μｍの特徴（例えば、ソース電極
とドレイン電極との間の距離）をパターン化する技術を
使用する必要がある。これに対し、基板１００上の薄膜
ＦＥＴが接続される相互接続構造は、それよりも繊細で
ない（例、５０μｍから２５０μｍのオーダー）特徴を
有すればよい。従って、特定の基板を製造する技術は適
宜選択することができる。即ち、第１基板上の特徴物を
形成するのに用いられる高価、且つ時間のかかる技術
は、第２基板上の特徴物を形成するのに用いることはな
い。
【００３０】第１基板上にデバイスを形成し、第２基板
上に相互接続構造を形成する実施例ではさらに別の利点
がある。その理由は、相互接続構造を別個に形成し、第
１基板上のデバイスの列を様々な方法で相互接続できる
からである。これにより別の機能を具備するデバイスが
得られる。
【００３１】本発明の他の実施例においては、ＴＦＴは
以下のプロセスで製造される。第１基板はＭＹＬＡＲ
（E．I．Dupont de Nemours社の登録商標）製の基板
でその上に導電性ストリップまたはラインが形成されて
いる。この導電性ストリップは、ポリマーベースの導電
体で、例えば、カーボン含有インクである。第２基板
は、ＩＴＯ（インジウム錫酸化物）をコーティングした
ＭＹＬＡＲ でその上に５００ｎｍ厚のポリイミド製の
ゲート誘電体層を具備している。Ｒｅｇｉｏｒｅｇｕｌ
ａｒ（poly (3-hexylthiophene）)は、ＩＴＯをコーテ
ィングしたＭＹＬＡＲ 製基板の上にクロロホルムの溶
剤から形成され、この基板はその上にポリイミド製のゲ
ート誘電体層を具備する。この２枚の基板をその後圧接
する。ポリマーベースの導電体の導電ストリップは、ソ
ース電極とドレイン電極として機能し、ポリイミドは、
ゲート誘電体である。ＩＴＯはゲートであり、ポリシオ
ペン（polythiophene）は半導体である。
【００３２】本発明のさらに別の実施例においては、第
１基板はゲート電極、ゲート接点を形成して準備し、そ
の上にＴＦＴデバイスが形成される。ポリマー製の誘電
体材料（例、ポリイミド）をこの基板の選択した領域に
塗布（形成する）する。例えば、誘電体がゲート電極の
上にプリントされる。その後、有機半導体材料を基板上
に溶剤キャスティング又は、蒸着等の技術を用いて形成
される。有機半導体の一例は、リジオレギュラーポリ
（ヘキシルチオフェン）（regioregular poly(hexylthi
ophene）)、α,ω−ジヘキシル−α−セクシチオフェン
（α,ω-dihexyl-α-sexithiophene）、α,ω−ジヘキ
シル−α−クウィンクチオフェン（α,ω-dihexyl-α-q
uinquethiophene）、ペンタセン（pentacene）、銅ペル
フルオロフタロシアニン（copper perfluorophthalocya
nine）及び N,N´ビス-(１Ｈ，１Ｈ−ペンタデカフルオ
ロオクチル）ナフタレン−1,4,5,8-テトラカルボキシリ
ックジイミド（ N,N´-bis(１Ｈ，１Ｈ−pentadecafluo
rooctyl)napthalene-1,4,5,8-tetracarboxylic diimid
e）。 第２基板はニッケル製の接着層と金製のフィルム
でもってコーティングする。ヘキサデカネチオール（he
xadecanethiol）パターンが金製のフィルムの上に規定
され、チオールでカバーされていない金属は水溶性酸化
（aqueous,oxygenated）の水酸化カリウム／シアン化カ
リウム（ＫＯＨ／ＫＣＮ）（金に対し）と硫酸／過酸化
水素／燐酸／硫酸ニッケル（Ｈ2ＳＯ4／Ｈ2Ｏ2／Ｈ3Ｐ
Ｏ4／ＮｉＳＯ4）（ニッケルに対し）でもってエッチン
グされる。ソース電極とドレイン電極を含む残りの金属
パターンを第１基板上に積層し、複数のＦＥＴを完成さ
せ、そして相互接続を形成する。
【００３３】第１基板と第２基板の間の上記の処理ステ
ップにより、ミクロンサイズのチャネル長と所望の上部
接触形状が得られる。この上部接触形状は、実際のソー
スとドレインよりも遙かに大きいソース接点用パッドと
ドレインの接点用パッドを含む。例えば、第２基板上の
金属のパターンをエッチングするのに用いられる反応剤
は、第１基板上の半導体を化学的に劣化させることがあ
る。２つの基板の間の処理を分けることにより反応剤を
用いることが出来、更にまた反応剤と半導体との間の接
触を回避することが出来る。更にまた金のような金属は
弗化処理された有機半導体には充分良く接着しない。そ
して２枚の基板の間を処理を分けることにより、上記の
ような劣化の問題を回避することが出来る。
【００３４】更に本発明の別の実施例によれば、ゲート
と誘電体材料と半導体とは第１基板上に形成され、導電
性カーボンのパターンは第２基板上に形成される。これ
ら２枚の基板を積層してデバイスを形成する。
【図面の簡単な説明】
【図１】第１基板上に形成された薄膜トランジスタと第
２基板上に形成された相互接続構造の断面図。
【図２】フレキシブルな基板上に形成された積層された
薄膜トランジスタの平面図。
【符号の説明】
１０ 第１基板 １５ ＴＦＴゲート ２０ 誘電体層 ２５ ソース領域 ３０ ドレイン ３５ 半導体材料層 ４０ 第２基板 ４５ 金属 ５０ 貫通孔 １００ 基板 １１０ 金製パターン化層 １２０ 誘電体層 １３０ ソース電極 １４０ ドレイン電極 １５０，１６０ 相互接続用パッド １７０ 半導体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 51/00 Ｈ０１Ｌ 29/78 ６１２Ｃ ６２７Ｄ (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 エドウィン アーサー チャンドロス アメリカ合衆国、07974 ニュージャージ ー、ムレイ ヒル、ハンタードン ブルバ ード 14 (72)発明者 アナンス ドダバラピュール アメリカ合衆国、07946 ニュージャージ ー、ミリングトン、ヒルトップ ロード 62 (72)発明者 ホワード エダン カッツ アメリカ合衆国、07901 ニュージャージ ー、サミット、バトラー パークウェイ 135 (72)発明者 ベンカタラム レディ ラジュ アメリカ合衆国、07974 ニュージャージ ー、ニュー プロビデンス、プリンストン ドライブ 49

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】（Ａ） 第１基板（１０）上に薄膜トラン
    ジスタの少なくとも一部を形成するステップと、 （Ｂ） 第２基板（４０）の上に相互接続構造を形成す
    るステップと、 （Ｃ） 前記第１基板（１０）を第２基板（４０）に積
    層するステップとを有し、これにより前記薄膜トランジ
    スタを相互接続構造に電気的に接続することを特徴とす
    る集積回路デバイスの製造方法。
  2. 【請求項２】前記薄膜トランジスタは、ゲートとゲート
    誘電体と半導体とソースとドレインとを有することを特
    徴とする請求項１記載の方法。
  3. 【請求項３】前記薄膜トランジスタ全体を前記第１基板
    （１０）上に形成することを特徴とする請求項２記載の
    方法。
  4. 【請求項４】前記薄膜トランジスタのゲートとゲート誘
    電体と半導体とを第１基板（１０）上に形成し、 前記薄膜トランジスタのソースとドレインを第２基板
    （４０）上に形成することを特徴とする請求項２記載の
    方法。
  5. 【請求項５】前記半導体は、有機半導体であることを特
    徴とする請求項４記載の方法。
  6. 【請求項６】前記半導体は、無機半導体であることを特
    徴とする請求項４記載の方法。
  7. 【請求項７】ことを特徴とする請求項６記載の方法。
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