JP4706236B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、有機電界効果トランジスタなどの半導体装置及びその製造方法に関するものであり、より詳しくは、ソース及びドレイン電極の構造に関するものである。
従来、様々な半導体デバイス(トランジスタやダイオードや光電変換デバイスなど)には、シリコンなどの無機半導体材料が用いられてきた。例えば、液晶表示装置のアクティブマトリックス回路におけるスイッチング素子などとして広く用いられている薄膜トランジスタ(Thin Film Transistor;以下、TFTと略記する。)の大部分は、現在、半導体層としてアモルファスシリコンまたは多結晶シリコンを用いるシリコン系無機半導体トランジスタである。
しかし、無機半導体デバイスの製造には、半導体層形成に要するコストが高いことや、高温での熱処理が必要で基板が制約されることなどの問題点が存在する。
一方、有機半導体材料を用いた有機半導体デバイスは、スピンコーティング法や浸漬法などの比較的低い温度下での低コストのプロセスで製造でき、プラスチック等の耐熱性のないフレキシブルな基板などにも形成することができ、機械的衝撃に対しても安定である。このため、近年、次世代の表示装置への応用などを想定して、TFTなどの有機半導体デバイスの開発が盛んに行われている。
さて、有機半導体材料を用いて電界効果トランジスタ(FET)等を作製するためには、有機半導体材料に対しオーミック接触を形成し得る材料を用いて、ソース電極およびドレイン電極を形成しなければならない。しかし、有機半導体材料に対しオーミック接触を形成し得る材料は、金など、資源量が少なく、高価な、一部の金属に限られるという問題点がある。
また、これらの金属は、上記の電極の下地となる基板や酸化シリコンなどのゲート絶縁膜等に対する密着性が不足しているという問題点がある。このため、実際の半導体装置では、金などからなるオーミック接触層と下地との間に、これらの両方に高い密着性を有するクロムやチタンなどからなる密着層を挟み、ソース電極およびドレイン電極を2層構造にすることによって、有機半導体材料に対するオーミック接触性と、下地に対する密着性とを両立させている。
図12は、上記の2層構造の電極の問題点を説明するための有機FET110の断面図である。有機FET110では、高濃度にドープされたシリコン基板101はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜102が形成されている。そしてその上に、ソース電極103およびドレイン電極104が、それぞれ、クロム層103aおよび104aと、金層103bおよび104bとの2層構造によって形成され、有機半導体材料からなる有機半導体層105が、ソース電極103およびドレイン電極104に接して、電極上および電極間に連続的に設けられている。
通常、有機FETでは、有機半導体層105のうち、ゲート絶縁膜102との界面近傍のごく限られた領域にだけ厚みの薄い電流通路(チャネル)106が形成される。このような場合、図12に示すように、密着層103aまたは104aとオーミック接触層103bまたは104bとがそれぞれ単純に積層された電極構造では、電極103または104と電流通路(チャネル)106との接触域のかなりの部分を、密着層103aまたは104aの側面107または108が占めることになる。これでは、オーミック接触層103bまたは104bを設ける効果が十分に発揮されない。
すなわち、密着層103aまたは104aの材料として用いられるチタン、クロムおよびニッケルなどの多くは抵抗の高い金属であり、有機半導体層105との接触抵抗の低い金、白金およびパラジウムなどの金属からなるオーミック接触層と電流通路106との間の電荷移動の妨げになる。さらに、密着層の材料として用いられる金属は酸化されやすいものが多く、側面107または108が酸化されると、さらに有機FETの電気特性を低下させる。
例えば、クロムの比抵抗は1.29×10-5 Ω・cmであるが、これは金の比抵抗である2.35×10-6 Ω・cmに比べるとかなり大きく、酸化クロムCr23の比抵抗は105 Ω・cm程度で、さらに大きい。密着層の側面107または108の酸化は、密着層103aまたは104aをリフトオフ工程などで形成した後、有機半導体層105を形成するまでの間に起こるほか、有機半導体層105の形成後も、侵入してくる酸素や水の影響で徐々に進行する。
図12に示した有機FET110を、密着層の材料としてチタン、オーミック接触層の材料として金、そして有機半導体材料としてペンタセンを用いて作製し、ゲート電極に−10Vのゲート電圧を印加した状態で、ソース電極103またはドレイン電極104と有機半導体層105との間の接触抵抗を実測した。この結果を図13に示す。チタンからなる密着層の厚さを変えていくと、接触抵抗は0〜3nmの間で急激に増加し、厚さが3nmをこえるとほぼ一定になる。
この結果は、有機半導体層105に形成された電流通路106の厚さが3nm程度であること、このため、オーミック接触層の機能を発揮させるには、密着層の厚さは1.5nm以下であり、望ましくは1.5nmよりはるかに小さいことが必要であることを示している。しかしながら、このような薄い膜を正確に作ることは難しい。また、このように薄い膜で、密着層に求められる下地に対する十分な密着性と機械的強度とを確保できるのかという懸念も存在する。
一方、後述の特許文献1には、上記の2層構造とは異なる電極構造のソース電極およびドレイン電極を有する有機FETの例が示されている。
図14は、特許文献1に示されている有機FET130の断面図である。有機FET130では、シリコンなどの基板120の一方の主面に、ゲート電極121と、酸化シリコンなどからなるゲート誘電体122とが形成されている。そしてその上に、ソース電極123およびドレイン電極124が形成され、有機半導体材料からなる有機半導体層125が、ソース電極123およびドレイン電極124に接して、電極上および電極間に連続的に設けられている。
ソース電極123およびドレイン電極124は、それぞれ、パターン化され、ソースおよびドレイン電極の領域を規定する導電性ベース層123aおよび124aと、これらの導電性ベース層の上に無電界めっきによって堆積されたニッケル層123bおよび124bと、これらのニッケル層の上に置換めっき法によって堆積された金層123cおよび124cとの3層構造によって形成される。導電性ベース層123aおよび124aを形成するベース導電体としては、窒化チタンが好ましい。
上記の3層構造の電極では、導電性ベース層とニッケル層とが、前述した2層構造の電極における密着層に相当し、金層が前述のオーミック接触層に相当する。有機FET130では、有機半導体層125に形成される電流通路(チャネル)126と、ソース電極123およびドレイン電極124との接触域において、オーミック接触層である金層123cおよび124cが、それぞれ、密着層に相当するニッケル層123bおよび124bを被覆している。このため、前述した2層構造の電極における不都合、すなわち、接触域の一部又は全部を密着層材料が占め、電流通路における有機半導体層と電極との接触抵抗が大きくなってしまうという不都合は、生じない。
しかしながら、特許文献1による有機FET130では、めっき法によってソース電極123およびドレイン電極124を形成しているため、これらの電極は必然的に3層構造にならざるを得ない。すなわち、めっき法では、無電界めっき法によってその上にニッケル層を形成するのに適した下地層であって、電極形状をパターニングするための導電性ベース層123aおよび124aと、無電界めっき法によって形成するニッケル層123bおよび124bと、置換めっき法によってニッケル層に積層して形成することができ、かつ、有機半導体層125に対してオーミック接触層として機能する金層123cおよび124cの3つの層が不可欠である。このため、製造工程数が増え、生産性が低下する。
特開2001−203364号公報(第3、5及び6頁、図20)
本発明は、このような状況に鑑みてなされたものであって、その目的は、ソース及びドレイン電極が、下地に対する優れた密着性を有し、かつ、電流通路との接触域において半導体層に対し良好なオーミック接触を形成し、しかも簡易な工程で生産性よく製造できる電極構造を有する、有機電界効果トランジスタなどの半導体装置及びその製造方法を提供することにある。
即ち、本発明は、ゲート電極とゲート絶縁膜とが設けられた下地の表面にソース電極及びドレイン電極が形成され、このソース電極とドレイン電極とに連接して少なくともこれらの電極間の前記下地表面に半導体層が形成され、前記ソース電極と前記ドレイン電極との間における前記半導体層の電流通路の導電性が前記ゲート電極の電位によって制御される半導体装置において、
前記ソース電極及び前記ドレイン電極が、
前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
少なくとも前記電流通路との接触域において前記密着層を被覆し、前記半導体層とオ ーミック接触を形成するオーミック接触層と
からなることを特徴とする、半導体装置に係わり、この半導体装置の製造方法であって、
前記下地の表面に前記密着層を所定のパターンに形成する工程と、
少なくとも前記電流通路との接触域において前記密着層を被覆する前記オーミック接 触層を、前記半導体層とオーミック接触を形成する材料の物理的成膜法によって形成す る工程と、
前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 とに連接して、少なくともこれらの電極間の前記下地表面に前記半導体層を形成する工 程と
を有する、半導体装置の製造方法に係わるものである。
なお、本発明で言う合金とは、複数種の金属元素からなる狭義の合金のことであり、導電性を有する金属の窒化物など、広義の意味での合金として扱われるものは含まないものとする。また、複数種の金属元素の単体の積層体をも含むものとする。
本発明の半導体装置では、前記ソース電極及び前記ドレイン電極が、
前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
少なくとも前記電流通路との接触域において前記密着層を被覆し、前記半導体層とオ ーミック接触を形成するオーミック接触層と
からなる。
上記の構造を有する前記ソース電極及び前記ドレイン電極では、前記密着層の厚さが制限されることがないので、必要な厚さを有する前記密着層を形成し、前記下地に対する密着性と機械的強度とを十分に備えた前記密着層を形成することができる。また、前記電流通路との接触域など、導電性に関わる肝要な領域に、前記密着層を被覆する前記オーミック接触層を設けることによって、この領域における前記半導体層に対する良好なオーミック接触の形成と前記密着層の酸化防止とを実現することができ、上記の簡易な2層構造の前記ソース電極及び前記ドレイン電極によって、電極と前記半導体層との間の接触抵抗の低減を実現することができる。
以上の結果として、金など、前記下地との密着性は悪いが、前記半導体層とのオーミック接触性に優れた材料からなる前記オーミック接触層を効果的に設けることができ、前記半導体装置の電気的性能が向上する。また、電気的性能を維持したまま、前記ソース電極及び/又は前記ドレイン電極の大部分を、前記密着層を形成するクロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。また、前記密着層を形成する金属として、前記下地との相性の良い材料を、前記半導体層との接触性などを考慮せずに選択できるようになる。
また、本発明の半導体装置の製造方法によれば、
前記下地の表面に前記密着層を所定のパターンに形成する工程と、
少なくとも前記電流通路との接触域において前記密着層を被覆する前記オーミック接 触層を、前記半導体層とオーミック接触を形成する材料の物理的成膜法によって形成す る工程と、
前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 とに連接して、少なくともこれらの電極間の前記下地表面に前記半導体層を形成する工 程と
を有するので、前記半導体装置を簡易な工程で生産性よく製造することができる。特に、真空蒸着法などの物理的成膜法によって前記オーミック接触層を形成するので、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好な金属膜からなる前記オーミック接触層を形成することができる。
本発明において、前記密着層の側面の一部分が、前記下地表面からその上部にかけて前記オーミック接触層によって被覆されているのがよい。前述したように、有機FETなどでは、前記半導体層のうち、ゲート電極に近い前記下地との界面近傍のごく限られた領域にだけ、厚みの薄い電流通路(チャネル)が形成される。従って、前記オーミック接触層は、前記下地表面からその上部の領域にかけて、前記密着層の側面の一部分を被覆すれば、最も効果的に前記オーミック接触層を配置することができる。
或いは、前記密着層の側面の全てが前記オーミック接触層によって被覆されているか、又は、前記密着層の側面の全てが前記オーミック接触層によって被覆されているのもよい。前記オーミック接触層で被覆する割合が増大するほど、前記半導体層に対して良好なオーミック接触を形成する効果、および前記密着層の酸化を防止する効果は向上する。
また、前記密着層が前記ゲート絶縁膜に接して形成されているのがよい。本発明の半導体装置が最も一般的な構成をとる場合、このようになる。
また、電界効果トランジスタとして構成されているのがよい。このトランジスタは、個別化されたディスクリート部品として利用してもよいし、ディスプレイ装置に適用する場合のように、同一基板上に多数のトランジスタを集積したモノリシック集積回路として利用してもよい。あるいは、イオンセンサのように、対象の濃度変化などをゲート電位の変化として検出するセンサなどであってもよい。
また、前記半導体層が有機半導体材料からなるのがよい。本発明の半導体装置の効果が最もよく発揮されるのは、前記半導体層が有機半導体材料からなる場合である。
また、前記オーミック接触層が金、白金及びパラジウムからなる群の中から選ばれた少なくとも1種の金属からなるのがよい。これらの材料は、前記下地との密着性は悪いが、有機半導体などからなる前記半導体層とのオーミック接触性に優れた材料である。
また、前記密着層がチタン、クロム及びニッケルからなる群の中から選ばれた少なくとも1種の金属からなるのがよい。これらの材料は、前記下地と前記オーミック接触層との両方に良好な密着性を有する材料である。
本発明の半導体装置の製造方法において、前記オーミック接触層及び前記密着層を、真空蒸着法又はスパッタリング法、とりわけ真空蒸着法によって形成するのがよい。真空蒸着法などの物理的成膜法によって前記オーミック接触層を形成すれば、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好な金属膜からなる前記オーミック接触層を形成することができる。
また、本発明の半導体装置の製造方法が、
前記下地の表面に、前記密着層を形成する領域以外を被覆するフォトレジスト層を形成 する工程と、
前記密着層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ、前記密着 層を形成する工程と、
前記フォトレジスト層を除去し、前記密着層以外の前記密着層形成材料の堆積物を除 去する工程と、
前記オーミック接触層の形成領域を除いて、少なくとも、前記密着層を形成する領域 以外を被覆する第2のフォトレジスト層を、前記下地表面に形成する工程と、
前記オーミック接触層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ 、前記オーミック接触層を形成する工程と、
前記第2のフォトレジスト層を除去し、前記オーミック接触層以外の前記オーミック 接触層形成材料の堆積物を除去する工程と
を有し、リフトオフ法を2回行うのがよい。リフトオフ法は、エッチング法によるパターニングが難しい、金などの材料からなる薄膜のパターニングに好適に用いられ、めっき法などでは形成が困難な幅0.1〜5μmの微細なパターンを形成することができる。
また、前記オーミック接触層を真空蒸着法又はスパッタリング法によって形成するに際し、前記下地に対して相対的に斜め方向の位置に蒸着源を配置して、前記密着層の表面に前記オーミック接触層を形成する工程を有するのがよい。これによって、前記密着層の側面への蒸着を効果的に行うことができる。
この際、前記下地をプラネタリー機構を備えた支持体(プラネタリー治具)に装着して、前記オーミック接触層を形成するのがよい。この方法では、支持体の中心軸から外れた位置に前記下地を支持し、支持体を中心軸のまわりに公転させながら、前記下地を下地の中心軸のまわりに自転させる。自公転させるので、膜厚分布がよくなるとともに、蒸着材の入射角度が前記下地の自転につれて変化するので、前記密着層の側面への蒸着などに有効である。
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
実施の形態1
実施の形態1は、主として請求項1及び2に記載した半導体装置、及び請求項10〜14に記載した半導体装置の製造方法に関わる例として、有機FET及びその製造方法について説明する。
図1は、実施の形態1に基づく有機FET10の構造を示す部分断面図(a)およびその一部の拡大図(b)である。有機FET10では、高濃度にドープされたシリコン基板1はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜2が形成されている。そして前記下地であるゲート絶縁膜2の上に、ソース電極3およびドレイン電極4が形成され、前記半導体層として、ペンタセンなどの有機半導体材料からなる有機半導体層5が、ソース電極3およびドレイン電極4に接して、電極上および電極間に連続的に設けられている。
そして、ソース電極3およびドレイン電極4は、それぞれ、密着層3aおよび4aと、オーミック接触層3bおよび4bとの2層構造によって形成されており、密着層3aおよび4aの側面の一部分が、ゲート絶縁膜2の表面からその上部にかけて、オーミック接触層3bおよび4bによって被覆されている。
この構造によれば、密着層3aおよび4aの厚さが制限されることがないので、所望の厚さを有し、ゲート絶縁膜2に対する密着性と機械的強度を十分に備えた密着層3aおよび4aを形成することができ、電極3および4全体をゲート絶縁膜2の上に確実に固定することができる。
また、前述したように、電流通路6は、有機半導体層5のうち、ゲート電極1に近い、ゲート絶縁膜2との界面近傍の領域に薄く形成されるが、図1(b)に示すように、オーミック接触層3bおよび4bは、それぞれ、この電流通路6とソース電極3およびドレイン電極4との接触域7および8において、密着層3aおよび4aを被覆している。このため、接触域7および8において、有機半導体層5に対して良好なオーミック接触を形成するとともに、密着層3aおよび4aの酸化を防止することができ、電極3および4と有機半導体層5との間の接触抵抗の低減を実現することができる。
以上の結果として、有機FET10では、金、白金及びパラジウムなど、ゲート絶縁膜2との密着性は悪いが、有機半導体層5とのオーミック接触性に優れた材料からなるオーミック接触層3bおよび4bを効果的に設けることができ、電気的性能が向上する。また、密着層3aおよび4aを形成する材料は、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜2とオーミック接触層3bおよび4bとの両方に密着性の良い材料であればよく、有機半導体層5との接触性などを考慮することなしに選択できる。また、電気的性能を維持したまま、ソース電極3及び/又はレイン電極4の大部分を、クロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。
なお、オーミック接触層3bおよび4bの厚さ(高さ)は、密着層3aおよび4aの厚さの如何に関わりなく、電流通路6の厚さ、例えば3nm以上あればよい。また、オーミック接触層3bおよび4bは、ゲート絶縁膜2に密着している必要はない。
図2は、有機FET10のソースおよびドレイン電極の全体構造を示す平面図である。ソース電極3およびドレイン電極4は、くし形電極の形状にパターニングされており、有機半導体層5はくし形電極3と4の全体を被覆するように形成されている。ソース電極3およびドレイン電極4をくし形電極にすることで、有機半導体層5が形成する電流通路6の断面積が増加し、移動度の小さい有機半導体層5であっても、十分な大きさのドレイン電流を得ることができる。ソース電極3およびドレイン電極4は、接続部11および12において、電源等の他の回路部品に接続される。なお、図1(a)の断面図は、図2中、A−A線で示した位置における有機FET10の断面図である。
図3と図4とは、実施の形態1に基づく有機FET10の作製工程の一部を示すフロー図である。
まず、図3(a)に示すように、高濃度にドープしたシリコン基板1を用意する。シリコン基板1は、ゲート電極をも兼ねている。シリコン基板1の一方の主面に熱酸化法などによって、酸化シリコンからなるゲート絶縁膜2を形成し、その上に塗布法などによってフォトレジスト層51を形成する。
次に、図3(b)に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層51をパターニングして、密着層3aおよび4aを形成する領域以外を被覆するパターンにパターニングされたフォトレジスト層52を形成する。密着層3aおよび4aを形成する領域は、図2に示したくし形電極の形状に対応する。
次に、図3(c)に示すように、真空蒸着法などの物理的成膜法(PVD法)によって、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜2に対する密着性に優れた材料からなる密着材料層53を全面に形成する。
次に、図3(d)に示すように、現像処理によってフォトレジスト層52を除去する。このとき、フォトレジスト層52の上に堆積していた密着材料層53も取り除かれ、ゲート絶縁膜2に密着して形成されていた密着層3aおよび4aのみが残される。
図3(a)〜(d)を用いて示したリフトオフ法は、エッチング法によるパターニングが難しい材料からなる薄膜のパターニングに好適に用いられ、めっき法などでは形成が困難な幅0.1〜5μmの微細なパターンを形成することができる。密着材料層53を形成する方法としては、物理的成膜法(PVD法)がよく、具体的には真空蒸着法やスパッタリング法、とりわけ真空蒸着法がよい。真空蒸着法などの物理的成膜法によって密着材料層53を形成すれば、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好な密着材料層53を形成することができる。また、真空蒸着法によれば、装置構成を工夫することによって、フォトレジスト層52の側面に堆積する密着材料層53の量を制御できるメリットがある。
次に、図3(e)に示すように、再び塗布法などによってフォトレジスト層54を形成する。
次に、図4(f)に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層54をパターニングして、オーミック接触層3bおよび4bを形成する領域以外を被覆するようにパターニングされたフォトレジスト層55を形成する。
次に、図4(g)に示すように、真空蒸着法などのPVD法によって、金、白金及びパラジウムなど、有機半導体層5とのオーミック接触性に優れた材料からなるオーミック接触材料層56を全面に形成する。
次に、図4(h)に示すように、現像処理によってフォトレジスト層55を除去する。このとき、フォトレジスト層55の上に堆積していたオーミック接触材料層56も取り除かれ、密着層3aおよび4aに密着して形成されていたオーミック接触層3bおよび4bのみが残される。
図3(e)〜図4(h)に示した工程で再びリフトオフ法を用いる。前述したように、リフトオフ法は、金など、エッチング法によるパターニングが難しい材料からなる薄膜のパターニングに好適に用いられ、幅0.1〜5μmの微細なパターンを形成することができる。オーミック接触材料層56を形成する方法としては、真空蒸着法やスパッタリング法などのPVD法、とりわけ真空蒸着法がよい。真空蒸着法などのPVD法によってオーミック接触材料層56を形成すれば、めっき法などの化学的方法に比べて、純度が高く、表面の平坦性が良好なオーミック接触材料層56を形成することができる。また、真空蒸着法によれば、装置構成を工夫することによって、フォトレジスト層52の側面に堆積する密着材料層53の量を制御できるメリットがある。
次に、図4(i)に示すように、くし形電極の形状に形成されたソース電極3およびドレイン電極4の全体を被覆するように、有機半導体層5を形成する。有機半導体層5は、例えば、有機半導体材料がペンタセンやオリゴチオフェンなどの低分子量化合物であれば、抵抗加熱式の蒸着源を用いた蒸着法により形成し、有機半導体材料がポリチオフェンやポリフルオレンなどの高分子量化合物であれば、溶媒に溶かし、溶液をスピンコート法やキャピラリーコート法で塗布した後、溶媒を蒸発させることによって形成する。
以上のように、本実施の形態によれば、フォトレジスト層51および54に形成するパターンを変えてリフトオフ法を2回繰り返すことによって、2層構造のソース電極3およびドレイン電極4を有する有機FET10を作製することができる。この方法によれば、エッチング法で作製することが難しい、金などの材料からなる電極パターンを、簡易な工程によって生産性よく形成することができる。また、特許文献1で用いられているめっき法では形成が困難な幅0.1〜5μmの微細で、かつ、純度が高く、表面の平坦性に優れた金属膜からなる電極パターンを形成することができる。
実施の形態2
実施の形態2は、主として請求項1及び3に記載した半導体装置、及びその製造方法に関わる例である。本実施の形態は、オーミック接触層の形状のみが実施の形態1と異なっているので、以下、実施の形態1との相違点に重点を置いて説明する。
図5は、実施の形態2に基づく有機FET20の構造を示す部分断面図である。有機FET20でも、ソース電極23およびドレイン電極24は、有機FET10と同様、くし形電極の形状にパターニングされている。図5は、図1(a)の有機FET10の部分断面図に相当する位置における断面図である。
有機FET20では、有機FET10と同様、高濃度にドープされたシリコン基板1はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜2が形成されている。そしてゲート絶縁膜2の上に、ソース電極23およびドレイン電極24が形成され、ペンタセンなどの有機半導体材料からなる有機半導体層25が、ソース電極23およびドレイン電極24に接して、電極上および電極間に連続的に設けられている。
そして、ソース電極23およびドレイン電極24は、それぞれ、密着層23aおよび24aと、オーミック接触層23bおよび24bとの2層構造によって形成されているが、実施の形態1と異なり、密着層23aおよび24aの側面全体と上面の一部分が、オーミック接触層23bおよび24bによって被覆されている。
この構造によれば、密着層23aおよび24aの厚さ(高さ)に無関係に、オーミック接触層23bおよび24bの厚さ(高さ)を設定できる。よって、密着層23aおよび24aの厚さに無関係に、所定の厚さ(高さ)のオーミック接触層23bおよび24bを設け、電流通路6の断面全体がオーミック接触層23bおよび24bと確実にオーミック接触するようにすることができる。また、実施の形態1に比べて、密着層23aおよび24aをオーミック接触層23bおよび24bで被覆する割合が増大しているので、半導体層25に対して良好なオーミック接触を形成する効果や、密着層23aおよび24aの酸化を防止する効果が向上する。
図6は、実施の形態2に基づく有機FET20の作製工程の一部を示すフロー図である。実施の形態1の図3(a)〜(e)に示した工程までは同じであるので図示を省略し、相違点のある、図4(f)〜(i)に相当する図6(j)〜(m)の工程のみを示した。
まず、図3(a)〜(d)に示した工程によって、密着層3aおよび4aと同様に密着層23aおよび24aを形成した後、図3(e)に示した工程でフォトレジスト層54を形成する。次に、図6(j)に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層54をパターニングして、オーミック接触層23bおよび24bを形成する領域以外を被覆するようにパターニングされたフォトレジスト層57を形成する。
次に、図6(k)に示すように、真空蒸着法などのPVD法によって、金、白金及びパラジウムなど、有機半導体層25とのオーミック接触性に優れた材料からなるオーミック接触材料層58を全面に形成する。
次に、図6(l)に示すように、現像処理によってフォトレジスト層57を除去する。このとき、フォトレジスト層57の上に堆積していたオーミック接触材料層58も取り除かれ、密着層23aおよび24aに密着して形成されていたオーミック接触層23bおよび24bのみが残される。
次に、図6(m)に示すように、くし形電極の形状に形成されたソース電極23およびドレイン電極24の全体を被覆するように、有機半導体層25を蒸着法または塗布法などによって形成する。
このように、オーミック接触層23bおよび24bを形成する領域が、オーミック接触層3bおよび4bを形成する領域に比べ拡大しているのに対応して、フォトレジスト層57が被覆する領域を、図4(f)に示したフォトレジスト層55が被覆する領域に比べやや縮小している点を除いて、有機FET10と全く同様にして、有機FET20を作製することができる。
以上に説明したように、本実施の形態は、オーミック接触層の形状が実施の形態1と異なっている点を除いて実施の形態1と共通しているので、共通点に関しては実施の形態1と同様の作用効果が得られるのは言うまでもない。
すなわち、本実施の形態の半導体装置の構造によれば、密着層23aおよび24aの厚さが制限されることがないので、所望の厚さを有し、ゲート絶縁膜2に対する密着性と機械的強度を十分に備えた密着層23aおよび24aを形成することができ、電極23および24全体をゲート絶縁膜2の上に確実に固定することができる。
また、図5からわかるように、オーミック接触層23bおよび24bは、それぞれ、この電流通路とソース電極23およびドレイン電極24との接触域において、密着層23aおよび24aを被覆している。このため、接触域において、有機半導体層5に対して良好なオーミック接触を形成するとともに、密着層23aおよび24aの酸化を防止することができ、電極23および24と有機半導体層25との間の接触抵抗の低減を実現することができる。
以上の結果として、有機FET20では、金、白金及びパラジウムなど、ゲート絶縁膜2との密着性は悪いが、有機半導体層25とのオーミック接触性に優れた材料からなるオーミック接触層23bおよび24bを効果的に設けることができ、電気的性能が向上する。また、密着層23aおよび24aを形成する材料は、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜2とオーミック接触層23bおよび24bとの両方に密着性の良い材料であればよく、有機半導体層5との接触性などを考慮することなしに選択できる。また、電気的性能を維持したまま、ソース電極3及び/又はレイン電極4の大部分を、クロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。
また、本実施の形態の半導体装置の製造方法によれば、フォトレジスト層51および54に形成するパターンを変えてリフトオフ法を2回繰り返すことによって、2層構造のソース電極3およびドレイン電極4を有する有機FET10を作製することができる。この方法によれば、エッチング法では作製できない、金などの材料からなる電極パターンを、簡易な工程によって生産性よく形成することができる。また、特許文献1で用いられているめっき法では形成が困難な幅0.1〜5μmの微細で、かつ、純度が高く、表面の平坦性に優れた電極パターンを形成することができる。
実施の形態3
実施の形態3は、主として請求項1及び4に記載した半導体装置、及びその製造方法に関わる例である。本実施の形態は、オーミック接触層の形状のみが実施の形態1と異なっているので、以下、実施の形態1との相違点に重点を置いて説明する。
図7は、実施の形態3に基づく有機FET30の構造を示す部分断面図である。有機FET30でも、ソース電極33およびドレイン電極34は、有機FET10と同様、くし形電極の形状にパターニングされている。図7は、図1(a)の有機FET10の部分断面図に相当する位置における断面図である。
有機FET30では、有機FET10と同様、高濃度にドープされたシリコン基板1はゲート電極を兼ねており、その一方の主面に酸化シリコンからなるゲート絶縁膜2が形成されている。そしてゲート絶縁膜2の上に、ソース電極33およびドレイン電極34が形成され、ペンタセンなどの有機半導体材料からなる有機半導体層35が、ソース電極33およびドレイン電極34に接して、電極上および電極間に連続的に設けられている。
そして、ソース電極33およびドレイン電極34は、それぞれ、密着層33aおよび34aと、オーミック接触層33bおよび34bとの2層構造によって形成されているが、実施の形態1と異なり、密着層33aおよび34aの全面が、オーミック接触層33bおよび34bによって被覆されている。
この構造によれば、密着層33aおよび34aの厚さ(高さ)に無関係に、オーミック接触層33bおよび34bの厚さ(高さ)を設定できる。よって、密着層33aおよび34aの厚さに無関係に、所定の厚さ(高さ)のオーミック接触層33bおよび34bを設け、電流通路6の断面全体がオーミック接触層33bおよび34bと確実にオーミック接触するようにすることができる。また、密着層33aおよび34aをオーミック接触層33bおよび34bで完全に被覆しているので、半導体層35に対して良好なオーミック接触を形成する効果や、密着層33aおよび34aの酸化を防止する効果が最もよく発揮される。
図8は、実施の形態3に基づく有機FET30の作製工程の一部を示すフロー図である。実施の形態1の図3(a)〜(e)に示した工程までは同じであるので図示を省略し、相違点のある、図4(f)〜(i)に相当する図8(n)〜(q)の工程のみを示した。
まず、図3(a)〜(d)に示した工程によって、密着層3aおよび4aと同様に密着層33aおよび34aを形成した後、図3(e)に示した工程でフォトレジスト層54を形成する。次に、図8(n)に示すように、コンタクト露光装置を用いたフォトリソグラフィによってフォトレジスト層54をパターニングして、オーミック接触層33bおよび34bを形成する領域以外を被覆するようにパターニングされたフォトレジスト層59を形成する。
次に、図8(o)に示すように、真空蒸着法などのPVD法によって、金、白金及びパラジウムなど、有機半導体層35とのオーミック接触性に優れた材料からなるオーミック接触材料層60を全面に形成する。
次に、図8(p)に示すように、現像処理によってフォトレジスト層59を除去する。このとき、フォトレジスト層59の上に堆積していたオーミック接触材料層60も取り除かれ、密着層33aおよび34aに密着して形成されていたオーミック接触層33bおよび34bのみが残される。
次に、図8(q)に示すように、くし形電極の形状に形成されたソース電極33およびドレイン電極34の全体を被覆するように、有機半導体層35を蒸着法または塗布法などによって形成する。
このように、オーミック接触層33bおよび34bを形成する領域が、オーミック接触層3bおよび4bを形成する領域に比べ拡大しているのに対応して、フォトレジスト層59が被覆する領域を、図4(f)に示したフォトレジスト層55が被覆する領域に比べ縮小している点を除いて、有機FET10と全く同様にして、有機FET30を作製することができる。
図9は、実施の形態3の変形例に基づく有機FETの作製工程の一工程を示す断面図である。この変形例では、まず、ゲート絶縁膜2が形成されたシリコン基板1に、図3(a)と(b)に示した工程によって、パターニングされたフォトレジスト層52を形成する。次に、真空チャンバ内の基板ホルダ61にシリコン基板1を装着し、シリコン基板1の正面に配置した蒸着源62を用いて、密着材料を真空蒸着して密着層36aを形成する。次に、オーミック接触層36bを真空蒸着によって形成するが、この際、シリコン基板1に対して斜め方向の位置に蒸着源63を配置して、密着層36aの表面にオーミック接触材料を斜め方向から真空蒸着し、オーミック接触層36bを形成する。オーミック接触層36bの蒸着は、必要なら、例えば図9の63(A)および63(B)で示すように、蒸着源63の位置を変えて複数回行う。このようにして、密着層36aの正面ばかりではなく、所定の側面にもオーミック接触材料を効果的に蒸着することができる。成膜後、図3(d)と同様にして、現像処理によってフォトレジスト層52を除去する。このとき、フォトレジスト層52の上に堆積していた密着材料層およびオーミック接触材料層も取り除かれ、ゲート絶縁膜2に密着して形成されていた密着層36aおよびオーミック接触層36bのみが残される。
図10は、実施の形態3の他の変形例に基づく有機FETの作製工程の一工程を示す断面図である。この変形例では、蒸着源72の位置は固定し、代わりにシリコン基板1の向きを変化させる。すなわち、上記と同様、ゲート絶縁膜2とフォトレジスト層52とが形成されたシリコン基板1を、基板の向きを変化させる機構を備えた基板ホルダ71に装着し、密着材料を真空蒸着して密着層36aを形成する際には、シリコン基板1を蒸着源72に対し正対させて行い、オーミック接触材料を真空蒸着してオーミック接触層36bを形成する際には、シリコン基板1を蒸着源72の正面から斜め向きに傾けて支持して行う。成膜後は、上記と同様、現像処理によってフォトレジスト層52を除去し、ゲート絶縁膜2に密着して形成されている密着層36aおよびオーミック接触層36bのみを残す。
図11は、上記の他の変形例に基づく有機FETの作製工程で用いるのに好適なプラネタリー治具の構造を示す説明図である。この治具では、公転機構84の中心軸から外れた位置に設けられた基板ホルダ81にシリコン基板1を支持し、公転機構84によって基板ホルダ81を中心軸のまわりに公転させながら、シリコン基板1を基板ホルダ81の中心軸のまわりに自転させる。自公転させるので、膜厚分布がよくなるとともに、蒸着材の入射角度が基板ホルダ81の自転につれて変化するので、密着層36aの側面へオーミック接触材料を蒸着するのに有効である。
上述した実施の形態3の変形例は、真空蒸着法によって成膜する例を示したが、これに限られるものではなく、スパッタリング法によって成膜するのもよい。
以上に説明したように、本実施の形態は、オーミック接触層の形状のみが実施の形態1と異なっている点を除いて実施の形態1と共通しているので、共通点に関しては実施の形態1と同様の作用効果が得られるのは言うまでもない。
すなわち、本実施の形態の半導体装置の構造によれば、密着層33aおよび34aの厚さが制限されることがないので、所望の厚さを有し、ゲート絶縁膜2に対する密着性と機械的強度を十分に備えた密着層33aおよび34aを形成することができ、電極33および34全体をゲート絶縁膜2の上に確実に固定することができる。
また、図7からわかるように、オーミック接触層33bおよび34bは、それぞれ、この電流通路とソース電極33およびドレイン電極34との接触域において、密着層33aおよび34aを被覆している。このため、接触域において、有機半導体層35に対して良好なオーミック接触を形成するとともに、密着層33aおよび34aの酸化を防止することができ、電極33および34と有機半導体層35との間の接触抵抗の低減を実現することができる。
以上の結果として、有機FET30では、金、白金及びパラジウムなど、ゲート絶縁膜2との密着性は悪いが、有機半導体層35とのオーミック接触性に優れた材料からなるオーミック接触層33bおよび34bを効果的に設けることができ、電気的性能が向上する。また、密着層33aおよび34aを形成する材料は、クロム、チタン及びニッケルの単体金属又は合金など、ゲート絶縁膜2とオーミック接触層33bおよび34bとの両方に密着性の良い材料であればよく、有機半導体層35との接触性などを考慮することなしに選択できる。また、電気的性能を維持したまま、ソース電極33及び/又はレイン電極34の大部分を、クロムなどの金属で形成し、金などの希少な金属の使用を必要最小限に抑えることもできる。
また、本実施の形態の半導体装置の製造方法によれば、フォトレジスト層51および54に形成するパターンを変えてリフトオフ法を2回繰り返すことによって、2層構造のソース電極33およびドレイン電極34を有する有機FET30を作製することができる。この方法によれば、エッチング法では作製できない、金などの材料からなる電極パターンを、簡易な工程によって生産性よく形成することができる。また、特許文献1で用いられているめっき法では形成が困難な幅0.1〜5μmの微細で、かつ、純度が高く、表面の平坦性に優れた電極パターンを形成することができる。
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
例えば、実施の形態1〜3ではシリコン基板がゲート電極を兼用しており、くし形のソース電極およびドレイン電極全体に連続的に有機半導体層が設けられている例のみを示したが、これに限るものではない。すなわち、通常のFETがそうであるように、ゲート電極は基板とは別個に基板上に設けられるものであってよく、有機半導体層もソース電極およびドレイン電極の間にパターニングして設けられていてよい。
本発明の有機半導体パターン及び有機半導体層のパターニング方法、有機半導体装置及びその製造方法、並びに表示装置は、種々の電子回路、特にディスプレイのアクティブマトリックス回路などのスイッチング素子として広く用いられている薄膜トランジスタ(TFT)などの半導体装置及びその製造方法として用いられ、その低コスト化や、プラスチック等の耐熱性のないフレキシブルな基板への適用などの新規な用途の開発に貢献することができる。
本発明の実施の形態1に基づく有機FETの構造を示す部分断面図(a)およびその一部の拡大図(b)である。 同、有機FETのソース及びドレイン電極の全体構造を示す平面図である。 同、有機FETの作製工程の一部を示すフロー図である。 同、有機FETの作製工程の一部を示すフロー図である。 本発明の実施の形態2に基づく有機FETの構造を示す部分断面図である。 同、有機FETの作製工程の一部を示すフロー図である。 本発明の実施の形態3に基づく有機FETの構造を示す部分断面図である。 同、有機FETの作製工程の一部を示すフロー図である。 本発明の実施の形態3の変形例に基づく有機FETの作製工程の一工程を示す断面図である。 同、変形例に基づく有機FETの作製工程の一工程を示す断面図である。 同、変形例に基づく有機FETの作製工程で用いるプラネタリー治具の構造を示す説明図である。 従来の2層構造のソースおよびドレイン電極の問題点を説明する、有機FETの断面図である。 従来の2層構造のソースおよびドレイン電極を有する有機FETにおける、密着層の厚さと、電極−有機半導体層間の接触抵抗との関係を示すグラフである。 特許文献1に示されている有機FETの断面図である。
符号の説明
1…高濃度にドープされたシリコン基板(ゲート電極)、2…ゲート絶縁膜、
3…ソース電極、3a…密着層、3b…オーミック接触層、4…ドレイン電極、
4a…密着層、4b…オーミック接触層、5…有機半導体層、6…電流通路、
7、8…接触域、10、20、30…有機FET、11、12…接続部、
23、33…ソース電極、23a、33a…密着層、
23b、33b…オーミック接触層、24、34…ドレイン電極、
24a、34a…密着層、24b、34b…オーミック接触層、
25、35…有機半導体層、36a…密着層、36b…オーミック接触層、
51…フォトレジスト層、52…パターニングされたフォトレジスト層、
53…密着材料層、54…フォトレジスト層、
55、57、59…パターニングされたフォトレジスト層、
56、58、60…オーミック接触材料層、61…基板ホルダ、62、63…蒸着源、
71…基板ホルダ、72…蒸着源、81…基板ホルダ、82…蒸着源、83…シャッタ、84…公転機構、85…自転機構、86…真空チャンバ、
101…高濃度にドープされたシリコン基板(ゲート電極)、
102…ゲート絶縁膜、103…ソース電極、103a…密着層(クロム層)、
103b…オーミック接触層(金層)、104…ドレイン電極、
104a…密着層(クロム層)、104b…オーミック接触層(金層)、
105…有機半導体層、106…電流通路(チャネル)、
107、108…密着層の側面、110…有機FET、120…シリコン基板、
121…ゲート電極、122…ゲート絶縁膜、123…ソース電極、
123a…密着層(クロム層)、123b…オーミック接触層(金層)、
124…ドレイン電極、124a…密着層(クロム層)、
124b…オーミック接触層(金層)、125…有機半導体層、
126…電流通路(チャネル)、130…有機FET

Claims (10)

  1. ゲート電極とゲート絶縁膜とが設けられた下地の表面にソース電極及びドレイン電極が形成され、これらのソース電極とドレイン電極とに連接して少なくともこれらの電極間の前記下地表面に有機半導体層が形成され、前記下地との界面近傍にて前記ソース電極と前記ドレイン電極との間にこれらの電極よりも薄く前記有機半導体層の電流通路が形成され、この電流通路の導電性が前記ゲート電極の電位によって制御されるように構成され、
    前記ソース電極及び前記ドレイン電極が、
    前記下地との密着性のよい単体金属又は合金からなり、主面全体が前記下地表面に接 して形成されている密着層と、
    前記電流通路と前記密着層の側面の一部分との間において、前記密着層の側面の一部 分を前記下地の表面からその上部にかけて局部的に被覆し、前記有機半導体層とオーミ ック接触を形成するオーミック接触層と
    からなっている、半導体装置。
  2. 前記密着層が前記ゲート絶縁膜に接して形成されている、請求項1に記載した半導体装置。
  3. 電界効果トランジスタとして構成されている、請求項1に記載した半導体装置。
  4. 前記密着層がチタン、クロム及びニッケルからなる群の中から選ばれた少なくとも1種の金属からなる、請求項1に記載した半導体装置。
  5. 前記オーミック接触層が金、白金及びパラジウムからなる群の中から選ばれた少なくとも1種の金属からなる、請求項1に記載した半導体装置。
  6. 請求項1に記載した半導体装置の製造方法であって、
    前記下地の表面に、前記密着層を形成する領域以外を被覆するフォトレジスト層を形 成する工程と、
    前記密着層を形成する材料を真空蒸着法又はスパッタリング法によって被着させ、前 記密着層を形成する工程と、
    前記フォトレジスト層を除去し、前記密着層以外の前記密着層形成材料の堆積物をリ フトオフ法によって除去する工程と、
    前記オーミック接触層の形成領域を除いて、少なくとも、前記密着層を形成する領域 以外を被覆する第2のフォトレジスト層を、前記下地表面に形成する工程と、
    前記オーミック接触層を形成する材料を真空蒸着法又はスパッタリング法によって被 着させ、前記オーミック接触層を形成する工程と、
    前記第2のフォトレジスト層を除去し、前記オーミック接触層以外の前記オーミック 接触層形成材料の堆積物をリフトオフ法によって除去する工程と、
    前記密着層と前記オーミック接触層とからなる前記ソース電極及び前記ドレイン電極 に連接して、少なくともこれらの電極間の前記下地表面に前記有機半導体層を形成する 工程と
    を有する、半導体装置の製造方法。
  7. 前記密着層を前記ゲート絶縁膜に接して形成する、請求項に記載した半導体装置の製造方法。
  8. 電界効果トランジスタを製造する、請求項に記載した半導体装置の製造方法。
  9. 前記密着層を、チタン、クロム及びニッケルからなる群の中から選ばれた少なくとも1種の金属を用いて形成する、請求項に記載した半導体装置の製造方法。
  10. 前記オーミック接触層を、金、白金及びパラジウムからなる群の中から選ばれた少なくとも1種の金属を用いて形成する、請求項に記載した半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768000B2 (en) 2006-09-29 2010-08-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
JP4836769B2 (ja) * 2006-12-18 2011-12-14 スタンレー電気株式会社 半導体発光装置およびその製造方法
WO2009147746A1 (ja) * 2008-06-06 2009-12-10 パイオニア株式会社 有機トランジスタ及びその製造方法
WO2010146645A1 (ja) * 2009-06-15 2010-12-23 パイオニア株式会社 半導体装置および半導体装置の製造方法
WO2010146692A1 (ja) * 2009-06-18 2010-12-23 パイオニア株式会社 半導体装置および半導体装置の製造方法
TW201227972A (en) * 2010-11-17 2012-07-01 Imec Method for fabricating thin-film bottom-contact transistors and bottom-contact transistors thus obtained
WO2014068916A1 (ja) * 2012-10-29 2014-05-08 シャープ株式会社 薄膜トランジスタ
WO2014208442A1 (ja) * 2013-06-26 2014-12-31 シャープ株式会社 薄膜トランジスタ
US9864248B2 (en) 2013-12-27 2018-01-09 Sharp Kabushiki Kaisha Semiconductor device and display device
JP6505857B2 (ja) * 2015-09-24 2019-04-24 富士フイルム株式会社 有機薄膜トランジスタおよび有機薄膜トランジスタの製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055652A (ja) * 2002-07-17 2004-02-19 Pioneer Electronic Corp 有機半導体素子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055652A (ja) * 2002-07-17 2004-02-19 Pioneer Electronic Corp 有機半導体素子

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