WO2020213043A1 - 表示装置 - Google Patents

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WO2020213043A1
WO2020213043A1 PCT/JP2019/016211 JP2019016211W WO2020213043A1 WO 2020213043 A1 WO2020213043 A1 WO 2020213043A1 JP 2019016211 W JP2019016211 W JP 2019016211W WO 2020213043 A1 WO2020213043 A1 WO 2020213043A1
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WO
WIPO (PCT)
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insulating film
transistor
display device
layer
gate electrode
Prior art date
Application number
PCT/JP2019/016211
Other languages
English (en)
French (fr)
Inventor
正智 本城
和泉 石田
Original Assignee
シャープ株式会社
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Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a display device.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2009-224812 (published on October 1, 2009)"
  • the gate insulating film In order to realize high mobility of the transistor, it is required to make the gate insulating film thin. However, if the gate insulating film is made thin, the withstand voltage of the display device may decrease for the following reasons. A problem occurs.
  • the coating type material applied to the substrate using a spin coater or a slit coater attempts to flatten. Therefore, when a coating type material is applied to the substrate using a spin coater or a slit coater to form the gate insulating film, a portion of the gate insulating film located on the wiring is formed in the gate insulating film. It is thinner than the part located other than on the wiring. If the portion of the gate insulating film located on the wiring is thin, the gate insulating film becomes too thin on the end of the wiring, so that the withstand voltage of the transistor may decrease.
  • One aspect of the present invention is to realize a display device that secures withstand voltage while reducing the film thickness of the gate insulating film.
  • a first gate electrode, a lower layer insulating film, a lower gate insulating film including a metal oxide film, and an oxide semiconductor layer are provided on the substrate in this order.
  • a first transistor including the oxide semiconductor layer is provided on the substrate, and the first transistor passes through a first channel region, a first conductor region sandwiching the first channel region, and the lower gate insulating film.
  • the first opening including the first gate electrode facing the first channel region, and the lower insulating film superimposing on a part of the first gate electrode and superimposing on the first channel region. Has a part.
  • FIG. It is a schematic plan view which shows the structure of the display panel of Embodiment 1.
  • FIG. It is a figure which shows the circuit structure (pixel circuit) of the sub-pixel of Embodiment 1.
  • (A) is a cross-sectional view taken along the line AA showing the structure of the thin film transistor layer of the first embodiment
  • (b) is a cross-sectional view taken along the line BB showing the structure
  • (c) is a cross-sectional view taken along the line BB showing the structure.
  • -C sectional view It is BB sectional view which shows the structure of the thin film transistor layer which concerns on the modification (modification example 1) of Embodiment 1.
  • (A) is a schematic plan view showing a part of the structure of the thin film transistor layer according to another modification (modification example 2) of the first embodiment, and (b) is a sectional view taken along line DD of (a).
  • (A) is a schematic plan view showing a part of the structure of the thin film transistor layer according to still another modified example (modified example 3) of the first embodiment, and (b) is an EE cross section of (a). It is a figure.
  • It is a schematic plan view which shows a part of the structure of the thin film transistor layer which concerns on still another modification (modification example 4) of Embodiment 1.
  • It is a flowchart which shows the formation process of the thin film transistor layer of Embodiment 1.
  • FIG. 1 It is a schematic plan view which shows the pixel circuit of Embodiment 2.
  • (A) is an FF cross-sectional view showing the structure of the thin film transistor layer of the second embodiment
  • (b) is a GG cross-sectional view showing the structure
  • (c) is H showing the structure.
  • (A) is a schematic plan view showing a part of the structure of the thin film transistor layer according to the modified example of the second embodiment
  • (b) is a sectional view taken along line II of (a). It is a flowchart which shows the formation process of the thin film transistor layer of Embodiment 2.
  • FIG. 1 is a schematic plan view showing the configuration of the display panel of the present embodiment. As shown in FIG. 1, the display device 2 includes a display area DA and a frame area NA surrounding the display area DA.
  • a light emitting element X and a pixel circuit thereof are provided for each sub-pixel SP in the display area DA, and the pixel circuit and wiring connected to the pixel circuit are formed in the thin film transistor layer.
  • Examples of the wiring connected to the pixel circuit include a scanning signal line GL, a light emission control line EM, an initialization power supply line IL, a data signal line DL, a high voltage side power supply line PL, and the like.
  • the pixel circuit includes a drive transistor that controls the current of the light emitting element X, a write transistor that is electrically connected to the scanning signal line GL, an initialization transistor, and the like.
  • the frame area NA is provided with a driver circuit (not shown) arranged on both sides of the display area DA and a terminal portion TA.
  • An external board is mounted on the terminal TA.
  • the display device 2 has a thin film transistor layer including a pixel circuit and various wirings (scanning signal line GL, data signal line DL, etc.), a light emitting element layer including a light emitting element X, and a sealing layer for preventing foreign matter from entering on the base material. It is formed by laminating.
  • FIG. 2 is a diagram showing a circuit configuration (pixel circuit PC) of the sub-pixel SP of the first embodiment.
  • FIG. 3 is a schematic plan view showing a pixel circuit PC.
  • the sub-pixel SP includes a pixel circuit PC and a light emitting element X.
  • the pixel circuit PC includes a drive transistor Td, a write transistor Tw, an initialization transistor Ti, and a capacitor Cp.
  • the drive transistor Td, the write transistor Tw, and the initialization transistor Ti are, for example, N-channel transistors having channels of oxide semiconductors.
  • the gate (control terminal) of the drive transistor Td is connected to one end of the capacitor Cp and is also connected to the write transistor Tw.
  • the gate of the write transistor Tw and the gate of the initialization transistor Ti are connected to the scanning signal line GL.
  • One end of the capacitor Cp is connected to the data signal line DL via the write transistor Tw.
  • the first conduction electrode (drain electrode) of the drive transistor Td is connected to the power supply voltage line PL that supplies the high voltage EL VDD for pixels, and the second conduction electrode (source electrode) of the drive transistor Td is the other end of the capacitor Cp and It is connected to the anode of the light emitting element X.
  • the initialization transistor Ti is connected to the initialization power supply line IL and the anode of the light emitting element X.
  • the light emitting element X is formed by laminating an anode (anode), an edge cover (partition wall) covering the edge of the anode, an EL (electroluminescence) layer, and a cathode (cathode) in this order.
  • the edge cover is made of a coatable organic material such as polyimide or acrylic resin, and the anode is exposed in the opening of the edge cover.
  • the anode is a pixel electrode
  • the cathode is a common electrode common to a plurality of sub-pixel SPs.
  • the EL layer (also referred to as an active layer or a functional layer) is formed by, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in this order.
  • the light emitting layer is formed by a vapor deposition method, an inkjet method, or the like so as to overlap the opening of the edge cover that defines the light emitting region.
  • a configuration in which one or more of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer is not formed is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of through holes (for example, made of Invar material), and an island-shaped light emitting layer (corresponding to one light emitting element X) is formed by an organic substance that has passed through one through hole.
  • an island-shaped light emitting layer (one light emitting layer) is formed by subjecting the quantum dot layer coated with a solvent in which quantum dots are diffused by inkjet coating or patterning the quantum dot layer coated with a coater by a photolithography method. (Corresponding to element X) can be formed.
  • the anode is composed of, for example, a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag, and has light reflectivity.
  • the cathode can be made of a translucent conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light emitting element X is an OLED
  • holes and electrons are recombined in the light emitting layer by the current between the anode and the cathode, and light is emitted in the process of transitioning the excitons generated thereby to the ground state. Since the cathode is translucent and the anode is light-reflecting, the light emitted from the EL layer goes upwards and becomes top emission.
  • the light emitting element X is a QLED
  • holes and electrons are recombined in the light emitting layer by the current between the anode and the cathode, and the resulting exciton is valenceed from the conduction band of the quantum dot.
  • Light (fluorescence) is emitted in the process of transitioning to the valence band.
  • the light emitting element X may be a light emitting element (inorganic light emitting diode or the like) other than the above-mentioned OLED and QLED.
  • the initialization power line IL may have the same potential as the low voltage ELVSS for pixels.
  • the initialization transistor Ti may be connected to the scanning signal line GL (n-1) adjacent to the scanning signal line GL (n).
  • FIG. 4A is a sectional view taken along the line AA showing the configuration of the thin film transistor layer 4 of the first embodiment
  • FIG. 4B is a sectional view taken along the line BB showing the configuration
  • FIG. It is a CC sectional view which shows the structure.
  • a first metal layer 41, a lower layer insulating film 42, a lower gate insulating film 43 including a metal oxide film, and an oxide semiconductor layer 44 are placed on the substrate 11. And are provided in this order to form the thin film transistor (TFT) layer 4.
  • TFT thin film transistor
  • the substrate 11 includes a base material and a base coat film formed on the base material.
  • the base material for example, glass or resin is used.
  • the drive transistor Td, the write transistor Tw, and the initialization transistor Ti constitute the first transistor including the oxide semiconductor layer 44.
  • the drive transistor Td, the write transistor Tw, and the initialization transistor Ti each include a first channel region CHR1 (intrinsic semiconductor region) constituting the oxide semiconductor layer 44 and a first conductor region COR1 sandwiching the first channel region CHR1. ..
  • the drive transistor Td, the write transistor Tw, and the initialization transistor Ti each include a first gate electrode 411 facing the first channel region CHR1 via the lower gate insulating film 43.
  • the first metal layer 41 includes an initialization power supply line IL, a scanning signal line GL, and a gate electrode (lower layer gate electrode) GE.
  • the first gate electrode 411 corresponding to the drive transistor Td is a part of the gate electrode GE.
  • the first gate electrode 411 corresponding to each of the write transistor Tw and the initialization transistor Ti is a part of the scanning signal line GL.
  • a second metal layer (source layer) is formed on the upper layer of the lower gate insulating film 43 by the connection wiring CW, the power supply voltage line PL, the data signal line DL, and the counter electrode OE. ..
  • the materials of these wirings and electrodes may be the same materials (eg, aluminum).
  • first conductor region COR1 sandwiching the first channel region CHR1 comes into contact with the source electrode SE and the drain electrode DE, respectively, to form a conductor.
  • the region of the oxide semiconductor layer 44 that does not come into contact with the source electrode SE and the drain electrode DE (the region under the gap between the source electrode SE and the drain electrode DE) remains an intrinsic semiconductor and becomes the first channel region CHR1.
  • the first channel region CHR1 matches the gap between the facing source electrode SE and the drain electrode DE.
  • matching as used herein means that the pattern of the channel region is formed by the patterns of the source electrode SE and the drain electrode DE.
  • the material of the oxide semiconductor layer 44 will be described later.
  • the drive transistor Td, the write transistor Tw, and the initialization transistor Ti include a source electrode SE and a drain electrode DE that are superimposed on the first conductor region COR1, respectively. Further, an interlayer insulating film 45 is provided on the upper layer of the lower gate insulating film 43, the source electrode SE and the drain electrode DE. The oxide semiconductor layer 44 corresponding to each of the drive transistor Td, the write transistor Tw, and the initialization transistor Ti is formed in an island shape. As the interlayer insulating film 45, for example, SiO 2 is used.
  • the initialization power supply line IL (first wiring) is covered with the lower layer insulating film 42 and the lower layer gate insulating film 43, and It is electrically connected to the connection wiring CW via the contact hole CH provided in the lower layer insulating film 42 and the lower layer gate insulating film 43.
  • the gate electrode GE is covered with the lower layer insulating film 42 and the lower layer gate insulating film 43, and the lower layer insulating film 42 and the lower layer are covered. It is electrically connected to the connection wiring CW via the contact hole CH provided in the gate insulating film 43.
  • the contact hole CH is formed in the lower gate insulating film 43 and before the formation of the connection wiring CW, the contact hole CH is formed in the lower layer insulating film 42.
  • the end of the lower gate insulating film 43 and the end of the lower insulating film 42 are aligned because the lower gate insulating film 43 forms the contact hole CH of the lower insulating film 42 by dry etching. This is because it is durable against.
  • the lower layer gate insulating film 43 When the lower layer gate insulating film 43 is etched, it is necessary to provide the lower layer insulating film 42 with a contact hole CH for electrically connecting to the initialization power supply line IL. At this time, if the gate electrode GE is also etched by the etching of the lower gate insulating film 43, it is necessary to protect the gate electrode GE exposed by the contact hole CH with the lower layer insulating film 42. Therefore, as shown in FIGS. 3 and 4, a lower insulating film 42 is formed around the contact hole CH. The lower insulating film 42 protects the gate electrode GE when the contact hole CH is formed by etching the lower gate insulating film 43. After that, the gate electrode GE is exposed from the contact hole CH by etching the lower insulating film 42. On the other hand, when the gate electrode GE is not etched, it is not necessary to protect the gate electrode GE with the lower insulating film 42.
  • the capacitor Cp includes a gate electrode GE including a first gate electrode 411 corresponding to the drive transistor Td, and a counter electrode OE facing the gate electrode GE via the lower layer insulating film 42 and the lower layer gate insulating film 43. ..
  • the counter electrode OE can be formed in a large size, and the area of the overlapping portion between the gate electrode GE and the counter electrode OE can be increased. As a result, it is possible to reduce the variation width of the capacitance of the capacitor Cp due to the variation in the finish of the capacitor Cp.
  • an opening is formed in the lower layer insulating film 42 at a position facing the gate electrode GE and the counter electrode OE so that the counter electrode OE is superimposed on the gate electrode GE only through the lower gate insulating film 43. It doesn't matter. In this case, the area of the capacitor Cp can be reduced.
  • the film thickness of each layer may be set as follows, for example. -The film thickness of the first metal layer 41: 100 nm or more and 300 nm or less-The film thickness of the lower insulating film 42: 100 nm or more and 300 nm or less-The film thickness of the lower gate insulating film 43: 50 nm or more and 400 nm or less-The oxide semiconductor layer 44 Film thickness: 40 nm or more and 100 nm or less ⁇ Film thickness of source electrode SE and drain electrode DE: 100 nm or more and 300 nm or less.
  • oxide semiconductor layer 44 The oxide semiconductor contained in the oxide semiconductor layer 44 (in this item, simply referred to as “oxide semiconductor layer”) may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion. You may. Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 44 may have a laminated structure of two or more layers.
  • the oxide semiconductor layer 44 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer. Alternatively, it may contain a plurality of crystalline oxide semiconductor layers having different crystal structures. Further, a plurality of amorphous oxide semiconductor layers may be contained.
  • the oxide semiconductor layer may contain, for example, at least one metal element among In, Ga and Zn.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (for example, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed from an oxide semiconductor film containing an In—Ga—Zn—O based semiconductor.
  • the In-Ga-Zn-O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • the crystal structure of crystalline In-Ga-Zn-O-based semiconductors is disclosed in, for example, JP-A-2014-007399, JP-A-2012-134475, JP-A-2014-209727, and the like described above. ing. For reference, all the disclosure contents of JP2012-134475 and JP2014-209727 are incorporated herein by reference. Since a TFT having an In—Ga—Zn—O semiconductor layer has high mobility (more than 20 times that of a—SiTFT) and low leakage current (less than 1/100 of that of a—SiTFT). , Drive TFTs (for example, TFTs included in a drive circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and pixel TFTs (TFTs provided in pixels).
  • the oxide semiconductor layer may contain another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor for example, In 2 O 3- SnO 2- ZnO; InSnZnO
  • the In—Sn—Zn—O semiconductor is a ternary oxide of In (indium), Sn (tin) and Zn (zinc).
  • the oxide semiconductor layer is an In—Al—Zn—O system semiconductor, an In—Al—Sn—Zn—O system semiconductor, a Zn—O system semiconductor, an In—Zn—O system semiconductor, a Zn—Ti—O system.
  • Cd-Ge-O series semiconductors Cd-Pb-O series semiconductors, CdO (cadmium oxide), Mg-Zn-O series semiconductors, In-Ga-Sn-O series semiconductors, In-Ga-O series semiconductors, Zr-In-Zn-O series semiconductor, Hf-In-Zn-O series semiconductor, Al-Ga-Zn-O series semiconductor, Ga-Zn-O series semiconductor, In-Ga-Zn-Sn-O series semiconductor, It may contain InGaO 3 (ZnO) 5 , zinc oxide (Mg x Zn 1-x O), zinc oxide cadmium (Cd x Zn 1-x O), and the like.
  • ZnO amorphous (amorphous) to which one or a plurality of impurity elements among Group 1 elements, Group 13 elements, Group 14 elements, Group 15 elements, Group 17 elements, etc. are added.
  • a state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added can be used.
  • the lower insulating film 42 overlaps with a part of the first gate electrode 411 in each of the drive transistor Td, the write transistor Tw, and the initialization transistor Ti, and the first channel region CHR1 It has a first opening OP (filled portion in FIG. 3) that overlaps with.
  • the first opening OP is formed at a position facing the first channel region CHR1 and at a position where the contact hole CH is formed. That is, the lower insulating film 42 is formed in addition to these two positions.
  • the lower layer gate insulating film 43 is formed by using, for example, a spin coater without providing the lower layer insulating film 42, the lower layer gate insulating film 43 is formed on an island-shaped electrode pattern or a linear wiring pattern. Apply ink. Then, by firing the ink, a lower gate insulating film 43 having a film thickness of 100 nm or more and 300 nm or less is formed.
  • the island-shaped electrode pattern is, for example, a gate electrode GE, and the linear wiring pattern is, for example, an initialization power supply line IL and a scanning signal line GL.
  • the ink for forming the lower gate insulating film 43 is a coating type material that is the base of the lower layer gate insulating film 43, and is also simply referred to as a coating type material.
  • the coating type material when maintaining the viscosity of the coating type material, (1) it is conceivable to reduce the rotation speed of the spin coater. As another method for increasing the film thickness of the lower gate insulating film 43, when maintaining the rotation speed of the spin coater, (2) increasing the viscosity of the coating type material can be considered. Since the physical properties of the coating type material may change when the viscosity is changed, the above (1) is usually adopted. Although an example of applying the coating type material using a spin coater is described here, the coating type material may be applied using a slit coater instead of the spin coater.
  • the lower gate insulating film 43 gathers in a portion located on a portion other than the electrode pattern and the wiring pattern, and becomes thin in a portion located on the electrode pattern and the wiring pattern.
  • the first opening OP is formed so as to overlap with a part (that is, the end region) of the first gate electrode 411 which is a part of the electrode pattern and the linear pattern.
  • the lower layer insulating film 42 is formed.
  • a bank with the lower insulating film 42 can be formed in the end region of the first gate electrode 411. Therefore, the coating type material can be stored inside the bank on the first gate electrode 411 by the bank (a liquid pool of the coating type material can be formed).
  • the film thickness of the lower gate insulating film 43 (the film thickness required for manufacturing the display device 2) in the portion located on the electrode pattern and the wiring pattern can be secured. .. That is, it is possible to prevent the lower layer gate insulating film 43 (gate insulating film) from being thinned on the first gate electrode 411. Therefore, it is possible to suppress a decrease in the withstand voltage of the display device 2. On the other hand, by adjusting the film thickness of the lower layer insulating film 42, it is possible to prevent the lower layer gate insulating film 43 in the above portion from becoming thicker than necessary.
  • the film thickness of the lower gate insulating film 43 in the above portion can be reduced while ensuring the film thickness to the extent required for manufacturing the display device 2. Further, the material cost can be reduced by reducing the amount of the coating type material used while ensuring the film thickness of the lower gate insulating film 43.
  • the first opening OP is included inside one island-shaped oxide semiconductor layer 44.
  • the first opening OP is included inside the first channel region CHR1. That is, the first opening OP is formed so that the first conductor region COR1 and the lower insulating film 42 face each other.
  • the first gate electrode 411 Even if a high voltage is applied to the first gate electrode 411, it is possible to prevent the insulating film from being destroyed by the electric field generated between the first conductor region COR1 and the first gate electrode 411 due to the application. Secure pressure resistance). That is, it is possible to prevent the first conductor region COR1 and the first gate electrode 411 from being short-circuited. Further, as compared with the case where the lower layer insulating film 42 is not used, a sufficient distance between the first conductor region COR1 and the first gate electrode 411 can be secured. Therefore, the capacitance between the first gate electrode 411-source electrode SE and the capacitance between the first gate electrode 411-drain electrode DE can be reduced. Therefore, it is possible to facilitate the display control of the image.
  • the film thickness TH1 of the lower insulating film 42 is smaller than the film thickness TH2 of the first gate electrode 411 (TH1 ⁇ TH2). In this case, the film thickness of the lower gate insulating film 43 on the first gate electrode 411 and facing the first channel region CHR1 can be reduced. Therefore, when any one of the drive transistor Td, the write transistor Tw, and the initialization transistor Ti is turned on, the current value flowing through this transistor can be increased (high ION).
  • the film thickness TH1 of the lower insulating film 42 may be larger than the film thickness TH2 of the first gate electrode 411 (TH1> TH2).
  • the film thickness of the lower gate insulating film 43 at that position can be increased by allowing the coating material to flow into a position on the first gate electrode 411 and facing the first channel region CHR1. .. Therefore, it is easier to prevent the insulating film from being destroyed as described above. Even if the film thickness TH1 of the lower insulating film 42 is about the same as the film thickness TH2 of the first gate electrode 411 (TH1 ⁇ TH2), it is easy to prevent the insulating film from being destroyed.
  • the lower layer insulating film 42 a material having a dielectric constant lower than that of the lower gate insulating film 43 is used.
  • SiO 2 is used as the lower layer insulating film 42
  • a high-k material is used as the coating type material described above as the lower layer gate insulating film 43.
  • the source electrode SE and the drain electrode DE are superimposed on the lower layer insulating film 42 and the lower layer gate insulating film 43.
  • the material of the lower insulating film 42 may be a nitride film (SiN x ), but SiO 2 is preferable in consideration of suppressing parasitic capacitance.
  • the high-k material used for the lower gate insulating film 43 for example, a mixed oxide containing at least one of La (lanthanum), Ca (calcium), and Mg (magnesium) can be mentioned. More specifically, the lower gate insulating film 43 is one or more types selected from, for example, alkaline earth metals (Be, Mg, Ca, Sr, Ba, Ra) as the high-k material. From the elements of Ga, Sc, Y, and lanthanoids (La, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu (excluding Ce)). It may be a metal oxide (mixed oxide) film containing one or more selected elements as main components. Further, the high-k material may be a mixed oxide containing Zr (zirconium). By using a high-k material for the lower gate insulating film 43, it is possible to reduce hydrogen and impurities in the lower gate insulating film 43.
  • Alkaline earth metals Be,
  • the metal oxide as the main component of the lower gate insulating film 43 has a higher relative permittivity than the non-metal inorganic compounds (for example, SiN x , SiO x ) constituting the lower layer insulating film 42.
  • the dielectric constant of SiO 2 used in the lower insulating film 42 is about 4, and the dielectric constant of SiN x is about 7.
  • the dielectric constant of the high-k material used for the lower gate insulating film 43 is, for example, 9 or more and 12 or less.
  • the first opening OP does not necessarily have to be formed in all of the drive transistor Td, the write transistor Tw, and the initialization transistor Ti (example: modification 1).
  • FIG. 5 is a sectional view taken along line BB showing the configuration of the thin film transistor layer 4 according to the first modification of the first embodiment.
  • the drive transistor Td is provided on the substrate 11 and constitutes a second transistor including the oxide semiconductor layer 44.
  • the drive transistor Td includes a second channel region CHR2 (intrinsic semiconductor region) constituting the oxide semiconductor layer 44 and a second conductor region COR2 sandwiching the second channel region CHR2.
  • the drive transistor Td includes a second gate electrode 412 facing the second channel region CHR2 via the lower layer insulating film 42 and the lower layer gate insulating film 43.
  • the second gate electrode 412 corresponding to the drive transistor Td is a part of the gate electrode GE.
  • the first opening OP is not formed at the position facing the second channel region CHR2, and not only the lower gate insulating film 43 but also the lower insulating film 42 exists.
  • the drive transistor Td includes not only the lower gate insulating film 43 but also the lower layer insulating film 42 as the gate insulating film.
  • the drive transistor Td constitutes the second transistor, but the present invention is not limited to this, and the write transistor Tw or the initialization transistor Ti may form the second transistor.
  • FIG. 6A is a schematic plan view showing a part of the configuration of the thin film transistor layer 4 according to the second modification of the first embodiment
  • FIG. 6B is a sectional view taken along the line DD of FIG. 6A. ..
  • 46 shows a second metal layer forming the source electrode SE and the drain electrode DE.
  • a part of the first metal layer 41 (gate electrode GE or scanning signal line GL) constitutes the first gate electrode 411 as described above. The same applies to the modified examples described later.
  • the filled portion in FIG. 6A indicates the first opening OP.
  • the length direction of the channel region is the direction in which the straight line connecting the source electrode SE and the drain electrode DE extends (in FIG. 6A, the source electrode SE and the drain electrode DE overlap with each other.
  • the width direction of the channel region refers to a direction perpendicular to the length direction of the channel region when the pixel circuit PC is viewed in a plane. Therefore, the DD cross-sectional view of FIG. 6B is a cross-sectional view in the width direction of the channel region.
  • the first opening OP is included inside one island-shaped oxide semiconductor layer 44.
  • the first opening OP is longer than the first channel region CHR1 in the width direction of the first channel region CHR1. That is, as shown in FIG. 6B, the length LWOP in the width direction of the first opening OP is longer than the length LWCH in the width direction of the first channel region CHR1.
  • the current value flowing through this transistor can be further increased. Since the first opening OP is widened in the width direction of the first channel region CHR1, the parasitic capacitance in the source electrode SE or the drain electrode DE (including the first conductor region COR1) is not increased.
  • the configuration may be adopted in at least one of the drive transistor Td, the write transistor Tw, and the initialization transistor Ti.
  • FIG. 7A is a schematic plan view showing a part of the configuration of the thin film transistor layer 4 according to the third modification of the first embodiment
  • FIG. 7B is a sectional view taken along the line EE of FIG. 7A. It is a cross-sectional view in the length direction of the region).
  • FIG. 7B shows a cross-sectional view of the first transistor according to the third modification, while this cross-sectional view shows a detailed cross-sectional structure of the first transistor. Therefore, in terms of showing a detailed cross-sectional structure, this cross-sectional view may be applied as each cross-sectional structure of the first and second embodiments and the modified examples thereof.
  • the size and shape of the first opening OP are different from each other in each embodiment and the modified example, the aspects such as the step and the film thickness in each layer are different in each cross-sectional structure in each embodiment and the modified example. It has a structure as shown in (b) of. Further, the filled portion in FIG. 7A shows the first opening OP.
  • the first opening OP is included inside one island-shaped oxide semiconductor layer 44.
  • the first opening OP overlaps with the first conductor region COR1.
  • the first conductor region COR1 is superimposed on the lower insulating film 42.
  • the lower layer insulating film 42 may be superposed on the end region, and may have a configuration as in this modification.
  • the film thickness of each layer according to the modified example 3 may be set as follows, for example. -The film thickness of the first metal layer 41: 100 nm or more and 300 nm or less-The film thickness of the lower insulating film 42: about 100 nm -Film thickness of the lower gate insulating film 43: Approximately 100 nm -The film thickness of the oxide semiconductor layer 44: 40 nm or more and 100 nm or less-The film thickness of the source electrode SE and the drain electrode DE: 100 nm or more and 300 nm or less.
  • FIG. 8 is a schematic plan view showing a part of the configuration of the thin film transistor layer 4 according to the modified example 4 of the first embodiment. Further, the filled portion in FIG. 8A shows the first opening OP.
  • the lower insulating film 42 may overlap with the end region, and as in the first embodiment, the first opening OP is an island-shaped oxidation. It does not necessarily have to be contained inside the physical semiconductor layer 44.
  • the first opening OP may include the first channel region CHR1 inside.
  • FIG. 9 is a flowchart showing a process of forming the thin film transistor layer 4 of the first embodiment.
  • the first metal layer 41 is formed on the substrate 11 (step S1). Subsequently, a photolithography process is performed (step S2). Subsequently, the first metal layer 41 is patterned into a desired pattern by performing patterning by etching. In other words, the first gate electrode 411 and the like are formed (step S3).
  • a glass substrate, a silicon substrate, or a heat-resistant plastic substrate can be used.
  • a plastic substrate polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), acrylic resin, polyimide and the like can be used.
  • the material of the first metal layer 41 is a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu) or the like.
  • the alloy or the metal nitride thereof can be used as appropriate.
  • the first metal layer 41 may be formed by laminating a plurality of layers formed from these materials.
  • the lower layer insulating film 42 is formed (step S4). Subsequently, a photolithography process is performed (step S5). Subsequently, the lower insulating film 42 is patterned into a desired pattern by performing patterning by etching (step S6). As a result, for example, the first opening OP is formed at a position facing the first channel region CHR1 and a position where the contact hole CH is formed.
  • an ink (coating type material) for forming the lower gate insulating film 43 is applied onto the first metal layer 41 and the lower insulating film 42 (step S7).
  • This ink is, for example, a mixed solution of a magnesium toluene 2-ethylhexanoate solution and a lanthanum 2-ethylhexanoate toluene solution.
  • Examples of the method of applying ink include spin coating, inkjet printing, slit coating, nozzle printing, gravure printing, micro contact printing and the like.
  • the applied ink is converted into an oxide insulating film by heat treatment (step S8) to form the lower gate insulating film 43 (step S9).
  • the oxide semiconductor layer 44 is formed into a film (step S10).
  • a photolithography process is performed (step S11).
  • the oxide semiconductor layer 44 is patterned into a desired pattern by performing patterning by etching (step S12).
  • the lower gate insulating film 43 is patterned into a desired pattern by patterning the lower gate insulating film 43.
  • the contact hole CH is formed by etching the lower insulating film 42. The step of etching the lower layer insulating film 42 is unnecessary if the gate electrode GE has resistance to the etchant of the lower layer gate insulating film 43.
  • a metal layer for the source electrode SE and the drain electrode DE is formed (step S13).
  • a photolithography process is performed (step S14).
  • the metal layer is patterned into a desired pattern by performing patterning by etching to form the source electrode SE and the drain electrode DE (step S15).
  • the metal layer aluminum (Al), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), gold (Au) and the like can be appropriately used. Further, the metal layer may be formed by laminating a plurality of layers formed from these materials.
  • the contact region between the source electrode SE and the drain electrode DE in the oxide semiconductor layer 44 becomes a conductor.
  • the first conductor region COR1 is formed.
  • the non-contact region between the source electrode SE and the drain electrode DE is the first channel region CHR1.
  • the interlayer insulating film 45 is formed so as to cover the entire cross section formed in step S15 (step S16).
  • the interlayer insulating film 45 may be, for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiN x ) film, or a laminated film thereof.
  • FIG. 10 is a schematic plan view showing the pixel circuit PC of the second embodiment.
  • 11A is a sectional view taken along line FF showing the configuration of the thin film transistor layer of the second embodiment
  • FIG. 11B is a sectional view taken along line GG showing the configuration
  • FIG. 11C is a sectional view taken along the line GG showing the configuration. It is a cross-sectional view of HH which shows.
  • the circuit diagram is the same as that of the first embodiment (FIG. 2).
  • the first metal layer 41, the lower layer insulating film 42, and the lower gate insulating film 43 are formed on the substrate 11.
  • the oxide semiconductor layer 44 is provided in this order.
  • the upper layer gate insulating film 51, the upper layer gate electrode UGE, the interlayer insulating film 45, and the upper layer metal layer 53 are further provided on the upper layer of the oxide semiconductor layer 44 in this order.
  • the upper gate insulating film 51 for example, SiO 2 is used.
  • the thin film transistor layer 4 of the present embodiment can also be referred to as a double gate type oxide semiconductor TFT provided with an upper layer gate electrode UGE in addition to the gate electrode GE.
  • the thin film transistor layer 4 of the first embodiment can also be referred to as a bottom gate type oxide semiconductor TFT provided with a gate electrode GE (lower layer gate electrode) on the substrate 11.
  • the drive transistor Td, the write transistor Tw, and the initialization transistor Ti constitute the first transistor including the oxide semiconductor layer 44, as in the first embodiment. That is, the drive transistor Td, the write transistor Tw, and the initialization transistor Ti, respectively, have the first channel region CHR1, the first conductor region COR1, and the first gate facing the first channel region CHR1 via the lower gate insulating film 43, respectively. It includes an electrode 411.
  • the drive transistor Td, the write transistor Tw, and the initialization transistor Ti are each included in the upper layer gate electrode UGE, and the third gate facing the first channel region CHR1 via the upper layer gate insulating film 51, respectively. Includes electrode 52.
  • the first conductor region COR1 is aligned with the third gate electrode 52.
  • matching means that the pattern of the first conductor region COR1 is formed by the pattern of the third gate electrode 52. That is, the first conductor region COR1 is formed in the oxide semiconductor layer 44 that does not overlap with the upper gate electrode UGE.
  • the first conductor region COR1 can be formed by matching with the upper-layer gate electrode UGE. Even when the upper gate insulating film 51 is not a solid pattern and the first conductor region COR1 is aligned with the upper gate insulating film 51, the upper gate insulating film 51 is eventually matched with the upper gate electrode UGE.
  • the first metal layer 41 is formed by the gate electrode GE, the scanning signal line GL, and the initialization power supply line IL.
  • a second metal layer is formed on the upper layer of the upper gate insulating film 51 by the upper gate electrode UGE.
  • an upper metal layer 53 (third metal layer) is formed on the upper layer of the interlayer insulating film 45 by the connection wiring CW, the power supply voltage line PL, the data signal line DL, and the counter electrode OE.
  • the materials of these wirings and electrodes may be the same materials (eg, aluminum).
  • the end portion OEed (see FIG. 10) of the region extending from the counter electrode OE is electrically connected to the anode of the light emitting element X.
  • the gate electrode GE is wiring common to the pixel circuit PC included in each sub-pixel SP. That is, the gate electrode GE is electrically connected to the gate electrode GE of the adjacent pixel circuit PC. Further, the potential of the gate electrode GE is constant (example: ground). In this case, it is possible to suppress the deviation of the voltage threshold value for switching the drive transistor Td on or off, which may occur between the drive transistors Td of each sub-pixel SP.
  • the gate electrode GE and the upper gate electrode UGE may be electrically connected.
  • the third gate electrode 52 corresponding to the drive transistor Td is electrically connected to the third gate electrode 52 corresponding to the drive transistor Td of the adjacent pixel circuit PC. In this case as well, the deviation of the voltage threshold value can be suppressed.
  • the third gate electrode 52 is electrically connected to the first gate electrode 411.
  • the switching characteristics of each transistor can be improved.
  • the first transistor may be a write transistor Tw.
  • the initialization power supply line IL (first wiring) is covered with the lower layer insulating film 42 and the lower layer gate insulating film 43, and the lower layer insulation is provided. It is electrically connected to the connection wiring CW via the contact hole CH provided in the film 42, the lower gate insulating film 43, and the interlayer insulating film 45.
  • contact hole CHs for electrically connecting the wiring or electrodes of each layer are provided at various positions.
  • the contact hole CH of the lower layer insulating film 42 shown in FIGS. 11 (b) and 11 (c) is formed in the upper gate insulating film 51. It may be performed at the same time as the etching of.
  • the lower insulating film 42 is superimposed on a part of the first gate electrode 411 and is superimposed on the first channel region CHR1 in each of the drive transistor Td, the write transistor Tw, and the initialization transistor Ti. It has one opening OP (filled portion in FIG. 10).
  • the relationship between the dielectric constant of the lower layer insulating film 42 and the lower gate insulating film 43 and the relationship between the film thickness of the lower layer insulating film 42 and the first gate electrode 411 may be the same as in the first embodiment.
  • the first opening OP is longer than the first channel region CHR1 in the width direction of the first channel region CHR1. That is, as in the second modification of the first embodiment, the length LWOP in the width direction of the first opening OP is longer than the length LWCH in the width direction of the first channel region CHR1.
  • This length relationship is shown in the drive transistor Td of FIG. 11 (a), the write transistor Tw of FIG. 11 (c), and the initialization transistor Ti.
  • the first opening OP is shorter than the first channel region CHR1 in the length direction of the first channel region CHR1. That is, the length LLOP of the first opening OP in the length direction is shorter than the length LLCH of the first channel region CHR1 in the length direction.
  • This length relationship is shown in the write transistor Tw of FIG. 11A, the drive transistor Td of FIG. 11B, and the initialization transistor Ti.
  • the lower insulating film 42 may be superposed on the end region of the first gate electrode 411, and may have the above-mentioned length relationship.
  • FIG. 12A is a schematic plan view showing a part of the configuration of the thin film transistor layer 4 according to the modified example of the second embodiment
  • FIG. 12B is a sectional view taken along line II of FIG. 12A (channel region). It is a cross-sectional view in the length direction).
  • the first opening OP may include the first channel region CHR1 inside.
  • the length LLOP of the first opening OP in the length direction is longer than the length LLCH of the first channel region CHR1 in the length direction.
  • the length LWOP in the width direction of the first opening OP is longer than the length LWCH in the width direction of the first channel region CHR1 as in the first transistor of the second embodiment shown in FIG.
  • the length LLG of the gate electrode GE or the scanning signal line GL of the first metal layer 41 including the first gate electrode 411 is the upper gate electrode including the third gate electrode 52.
  • the length of UGE is longer than LLUG. This point is also different from the first transistor of the second embodiment shown in FIG.
  • a voltage can be applied over the entire length direction of the first channel region CHR1. Therefore, this modification is particularly adopted for the drive transistor Td when a constant voltage is applied to the first gate electrode 411 or the source terminal is made conductive and a data signal voltage is applied to the third gate electrode 52. Suitable. However, it may be adopted for the writing transistor Tw or the initialization transistor Ti.
  • FIG. 13 is a flowchart showing a process of forming the thin film transistor layer 4 of the second embodiment. Steps S21 to S32 of FIG. 13 are the same as steps S1 to S12 of FIG. 12, except that the shape of the desired pattern formed in each layer is different.
  • step S32 the upper gate insulating film 51 is formed on the lower gate insulating film 43 and the oxide semiconductor layer 44 (step S33). Subsequently, a metal layer for the upper gate electrode is formed on the upper gate insulating film 51 (step S34).
  • the upper gate insulating film 51 may be, for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiN x ) film, or a laminated film thereof.
  • a silicon oxide (SiO 2 ) film a silicon oxide (SiO 2 ) film, a silicon nitride (SiN x ) film, or a laminated film thereof.
  • the material of the metal layer aluminum (Al), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), gold (Au) and the like can be appropriately used.
  • the metal layer may be formed by laminating a plurality of layers formed from these materials.
  • step S35 a photolithography process is performed (step S35).
  • step S36 the upper layer gate electrode UGE is formed by patterning the metal layer into a desired pattern by performing patterning by etching (step S36). In other words, the third gate electrode 52 is formed.
  • step S37 a photolithography process is further performed.
  • step S38 a photolithography process is further performed.
  • step S39 hydrogen plasma treatment is applied to the lower gate insulating film 43, the upper gate insulating film 51, and the upper gate electrode UGE that form the upper surface after etching (step S39).
  • step S40 an interlayer insulating film 45 is formed on the upper surface after the hydrogen plasma treatment (step S40).
  • step S41 a photolithography process is performed (step S41).
  • step S41 the lower gate insulating film 43 is patterned into a desired pattern.
  • step S42 by performing patterning by etching, the interlayer insulating film 45 is patterned into a desired pattern, and at the same time, the lower insulating film 42 is etched. As a result, a contact hole CH is formed (step S42).
  • the etching gas used in the lower insulating film 42 and the etching gas used in the interlayer insulating film 45 may be different. Absent.
  • the upper metal layer 53 is formed on the interlayer insulating film 45 (step S43). Subsequently, a photolithography process is performed (step S44). Subsequently, the upper metal layer 53 is patterned into a desired pattern by performing patterning by etching, so that the data signal line DL, the power supply voltage line PL, the counter electrode OE, and the connection wiring CW are placed on the interlayer insulating film 45. Is formed (step S45). Further, when the material of the upper metal layer 53 enters the contact hole CH at the time of forming the upper metal layer 53, these wirings and electrodes become the wirings of other layers and the like (eg, upper gate electrode UGE, first conductor). It is electrically connected to the region COR1 or the scanning signal line GL).
  • a photolithography process is performed (step S44).
  • the upper metal layer 53 is patterned into a desired pattern by performing patterning by etching, so that the data signal line DL, the power supply voltage line PL, the counter electrode
  • the upper metal layer 53 aluminum (Al), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), gold (Au) and the like can be appropriately used. Further, the upper metal layer 53 may be formed by laminating a plurality of layers formed from these materials.
  • the size of the first opening OP is any of the first, the second to fourth modifications of the first embodiment, the second embodiment, and the second modification of the second embodiment. It doesn't matter. Further, the size of the first opening OP does not necessarily have to be the same in each of the drive transistor Td, the write transistor Tw, and the initialization transistor Ti.
  • the drive transistor Td may be the second transistor shown in the first modification of the first embodiment.
  • the write transistor Tw or the initialization transistor Ti may be the second transistor.
  • the first gate electrode, the lower layer insulating film, the lower gate insulating film including the metal oxide film, and the oxide semiconductor layer are provided on the substrate in this order.
  • a first transistor including the oxide semiconductor layer is provided on the substrate, and the first transistor passes through a first channel region, a first conductor region sandwiching the first channel region, and the lower gate insulating film.
  • the first opening including the first gate electrode facing the first channel region, and the lower insulating film superimposing on a part of the first gate electrode and superimposing on the first channel region. Has a part.
  • the dielectric constant of the lower layer insulating film may be lower than the dielectric constant of the lower gate insulating film.
  • the film thickness of the lower insulating film may be smaller than the film thickness of the first gate electrode.
  • the film thickness of the lower insulating film may be larger than the film thickness of the first gate electrode.
  • the first opening may be longer than the first channel region in the width direction of the first channel region. ..
  • the source electrode and the drain electrode superposed on the first conductor region, the lower gate insulating film, the source electrode, and the drain electrode are further formed.
  • the oxide semiconductor layer corresponding to the first transistor, which includes an interlayer insulating film provided on the upper layer of the first transistor, may be formed in an island shape.
  • the first opening may be included inside the oxide semiconductor layer having one island shape.
  • the first opening may be included inside the first channel region.
  • the first opening may overlap with the first conductor region.
  • the first opening may include the first channel region inside the first opening.
  • the first wiring of the same material as the first gate electrode and the connection wiring to the upper layer of the lower gate insulating film is covered with the lower layer insulating film and the lower gate insulating film, and the contact hole provided in the lower layer insulating film and the lower gate insulating film. It may be electrically connected to the connection wiring via the above.
  • the display device further comprises a drive transistor, a write transistor connected to the control terminal of the drive transistor, and the drive transistor.
  • a pixel circuit including a capacitor connected to the control terminal is provided, and the writing transistor may be composed of the first transistor.
  • the capacitor faces the first gate electrode corresponding to the drive transistor and the first gate electrode via the lower gate insulating film.
  • the counter electrode may be included.
  • the lower insulating film may be further included between the first gate electrode and the counter electrode.
  • a second transistor including the oxide semiconductor layer is provided on the substrate, and the second transistor is a second channel. It may include a region, a second conductor region sandwiching the second channel region, and a second gate electrode facing the second channel region via the lower layer insulating film and the lower gate insulating film.
  • the driving transistor may be composed of the second transistor.
  • the upper layer of the oxide semiconductor layer is further covered with an upper layer gate insulating film, an upper layer gate electrode, an interlayer insulating film, and an upper layer.
  • a metal layer and a metal layer are provided in this order, and the first transistor further includes a third gate electrode that is included in the upper gate electrode and faces the first channel region via the upper gate insulating film.
  • the 1-conductor region may be aligned with the third gate electrode.
  • the first opening may be shorter than the first channel region in the length direction of the first channel region.
  • the first opening may include the first channel region inside the first opening.
  • the first wiring of the same material in the same layer as the first gate electrode and the same material in the same layer as the upper metal layer is provided, and at least a part of the first wiring is covered with the lower layer insulating film and the lower gate insulating film, and the lower layer insulating film, the lower gate insulating film and the interlayer insulation are provided. It may be electrically connected to the connection wiring through a contact hole provided in the film.
  • the drive transistor, the write transistor connected to the control terminal of the drive transistor, and the control terminal of the drive transistor are further connected.
  • a pixel circuit including the capacitor may be provided.
  • the 3rd gate electrode may be electrically connected to the 1st gate electrode.
  • the first transistor may be the writing transistor.
  • the 3rd gate electrode may be electrically connected to the 3rd gate electrode corresponding to the adjacent pixel circuit.
  • the first transistor may be the driving transistor.
  • the lower gate insulating film is a high-k material and may contain a metal oxide.

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Abstract

表示装置（２）では、基板（１１）上に、酸化物半導体層（４４）を含む駆動トランジスタ（Ｔｄ）、書き込みトランジスタ（Ｔｗ）または初期化トランジスタ（Ｔｉ）が設けられている。駆動トランジスタ（Ｔｄ）、書き込みトランジスタ（Ｔｗ）または初期化トランジスタ（Ｔｉ）は、第１チャネル領域（ＣＨＲ１）と、第１導体領域（ＣＯＲ１）と、下層ゲート絶縁膜（４３）を介して第１チャネル領域と対向する第１ゲート電極（４１１）と、を含む。下層絶縁膜（４２）は、第１ゲート電極の一部と重畳し、かつ、第１チネル領域と重畳する第１開口部（ＯＰ）を有する。

Description

表示装置
　本発明は、表示装置に関する。
　表示装置の製造において、スピンコーターまたはスリットコーターを用いて、配線が設けられた基板に対して、塗布型の材料（以下、塗布型材料とも言う）を塗布してゲート絶縁膜を形成する技術が知られている（特許文献１参照）。
日本国公開特許公報「特開２００９－２２４８１２号（２００９年１０月１日公開）」
　トランジスタの高移動度を実現するため、前記ゲート絶縁膜を薄くすることが求められているが、前記ゲート絶縁膜を薄くした場合、下記の理由で、表示装置の耐圧が低下する虞があるという問題が発生する。
　スピンコーターまたはスリットコーターを用いて前記基板に対して塗布された塗布型材料は、平坦化しようとする。このため、スピンコーターまたはスリットコーターを用いて、前記基板に対して塗布型材料を塗布して前記ゲート絶縁膜を形成すると、前記ゲート絶縁膜における配線上に位置する部分が、前記ゲート絶縁膜における配線上以外に位置する部分より薄くなる。そして、前記ゲート絶縁膜における配線上に位置する部分が薄いと、配線の端部上にて前記ゲート絶縁膜が薄くなり過ぎてしまうため、トランジスタの耐圧が低下する虞がある。
　本発明の一態様は、ゲート絶縁膜の膜厚を薄くしつつ、耐圧を確保する表示装置を実現することを目的とする。
　本発明の一態様に係る表示装置は、基板上に、第１ゲート電極と、下層絶縁膜と、金属酸化膜を含む下層ゲート絶縁膜と、酸化物半導体層と、がこの順に設けられ、前記基板上に、前記酸化物半導体層を含む第１トランジスタが設けられ、前記第１トランジスタは、第１チャネル領域と、前記第１チャネル領域を挟む第１導体領域と、前記下層ゲート絶縁膜を介して前記第１チャネル領域と対向する前記第１ゲート電極と、を含み、前記下層絶縁膜は、前記第１ゲート電極の一部と重畳し、かつ、前記第１チャネル領域と重畳する第１開口部を有する。
　本発明の一態様によれば、ゲート絶縁膜の膜厚を薄くしつつ、耐圧を確保する表示装置を実現することができる。
実施形態１の表示パネルの構成を示す模式的平面図である。 実施形態１のサブ画素の回路構成（画素回路）を示す図である。 上記画素回路を示す模式的平面図である。 （ａ）は、実施形態１の薄膜トランジスタ層の構成を示すＡ－Ａ断面図であり、（ｂ）は、当該構成を示すＢ－Ｂ断面図であり、（ｃ）は、当該構成を示すＣ－Ｃ断面図である。 実施形態１の変形例（変形例１）に係る薄膜トランジスタ層の構成を示すＢ－Ｂ断面図である。 （ａ）は、実施形態１の別の変形例（変形例２）に係る薄膜トランジスタ層の構成の一部を示す模式的平面図であり、（ｂ）は、（ａ）のＤ－Ｄ断面図である。 （ａ）は、実施形態１のさらに別の変形例（変形例３）に係る薄膜トランジスタ層の構成の一部を示す模式的平面図であり、（ｂ）は、（ａ）のＥ－Ｅ断面図である。 実施形態１のさらに別の変形例（変形例４）に係る薄膜トランジスタ層の構成の一部を示す模式的平面図である。 実施形態１の薄膜トランジスタ層の形成工程を示すフローチャートである。 実施形態２の画素回路を示す模式的平面図である。 （ａ）は、実施形態２の薄膜トランジスタ層の構成を示すＦ－Ｆ断面図であり、（ｂ）は、当該構成を示すＧ－Ｇ断面図であり、（ｃ）は、当該構成を示すＨ－Ｈ断面図である。 （ａ）は、実施形態２の変形例に係る薄膜トランジスタ層の構成の一部を示す平面模式図であり、（ｂ）は、（ａ）のＩ－Ｉ断面図である。 実施形態２の薄膜トランジスタ層の形成工程を示すフローチャートである。
　〔表示装置〕
　図１は、本実施形態の表示パネルの構成を示す模式的平面図である。図１に示すように、表示装置２は、表示領域ＤＡおよびこれを取り囲む額縁領域ＮＡを含む。
　表示領域ＤＡには、サブ画素ＳＰごとに発光素子Ｘおよびその画素回路が設けられ、薄膜トランジスタ層には、この画素回路およびこれに接続する配線が形成される。画素回路に接続する配線としては、例えば、走査信号線ＧＬ、発光制御線ＥＭ、初期化電源線ＩＬ、データ信号線ＤＬおよび高電圧側電源線ＰＬ等が挙げられる。画素回路には、発光素子Ｘの電流を制御する駆動トランジスタ、走査信号線ＧＬと電気的に接続する書き込みトランジスタおよび初期化トランジスタ等が含まれる。
　額縁領域ＮＡには、表示領域ＤＡの両側に配されるドライバ回路（不図示）、および端子部ＴＡが設けられる。端子部ＴＡには、外部基板がマウントされる。
　表示装置２は、基材上に、画素回路および各種配線（走査信号線ＧＬ、データ信号線ＤＬ等）を含む薄膜トランジスタ層、発光素子Ｘを含む発光素子層、異物の侵入を防ぐ封止層を積層することで形成される。
　〔実施形態１〕
　図２は、実施形態１のサブ画素ＳＰの回路構成（画素回路ＰＣ）を示す図である。図３は、画素回路ＰＣを示す模式的平面図である。図２に示すように、サブ画素ＳＰは、画素回路ＰＣおよび発光素子Ｘを備える。
　図２および図３に示すように、画素回路ＰＣは、駆動トランジスタＴｄ、書き込みトランジスタＴｗ、初期化トランジスタＴｉ、およびコンデンサＣｐを備える。駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉは、例えば、酸化物半導体のチャネルを有するＮチャネルトランジスタである。
　駆動トランジスタＴｄのゲート（制御端子）は、コンデンサＣｐの一端に接続されると共に、書き込みトランジスタＴｗに接続されている。書き込みトランジスタＴｗのゲートおよび初期化トランジスタＴｉのゲートは、走査信号線ＧＬに接続されている。
　コンデンサＣｐの一端は、書き込みトランジスタＴｗを介してデータ信号線ＤＬに接続されている。駆動トランジスタＴｄの第１導通電極（ドレイン電極）は、画素用高電圧ＥＬＶＤＤを供給する電源電圧線ＰＬに接続され、駆動トランジスタＴｄの第２導通電極（ソース電極）は、コンデンサＣｐの他端および発光素子Ｘのアノードに接続されている。また、初期化トランジスタＴｉは、初期化電源線ＩＬと発光素子Ｘのアノードとに接続されている。
　発光素子Ｘは、アノード（陽極）、アノードのエッジを覆うエッジカバー（隔壁）、ＥＬ（エレクトロルミネッセンス）層、およびカソード（陰極）を、この順に積層することで形成される。エッジカバーは、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料で構成され、エッジカバーの開口にアノードが露出する。アノードは画素電極であり、カソードは、複数のサブ画素ＳＰに共通する共通電極である。ＥＬ層（活性層、機能層とも称する）は、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を、この順に積層することで形成される。発光層は、蒸着法あるいはインクジェット法等によって、発光領域を規定する、エッジカバーの開口に重なるように形成される。正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の貫通孔を有するシート（例えば、インバー材製）であり、１つの貫通孔を通過した有機物質によって島状の発光層（１つの発光素子Ｘに対応）が形成される。
　ＱＬＥＤの発光層については、例えば、量子ドットを拡散させた溶媒をインクジェット塗布する、あるいはコーターを用いて塗布した量子ドット層をフォトリソグラフィ法でパターニングすることで、島状の発光層（１つの発光素子Ｘに対応）を形成することができる。
　アノードは、例えば、ＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。カソードは、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＸがＯＬＥＤである場合、アノードおよびカソード間の電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソードが透光性であり、アノードが光反射性であるため、ＥＬ層から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＸがＱＬＥＤである場合、アノードおよびカソード間の電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子Ｘは、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）でもよい。また、初期化電源線ＩＬは、画素用低電圧ＥＬＶＳＳと同じ電位であっても構わない。また、初期化トランジスタＴｉは、走査信号線ＧＬ（ｎ）と隣接する走査信号線ＧＬ（ｎ－１）に接続されていても構わない。
　＜薄膜トランジスタ層の構造＞
　図３に示すＡ－Ａ線、Ｂ－Ｂ線、Ｃ－Ｃ線の各線における断面図を、図４に示す。図４の（ａ）は、実施形態１の薄膜トランジスタ層４の構成を示すＡ－Ａ断面図であり、（ｂ）は、当該構成を示すＢ－Ｂ断面図であり、（ｃ）は、当該構成を示すＣ－Ｃ断面図である。
　図４の（ａ）～（ｃ）に示すように、基板１１上に、第１金属層４１と、下層絶縁膜４２と、金属酸化膜を含む下層ゲート絶縁膜４３と、酸化物半導体層４４と、がこの順に設けられることで、薄膜トランジスタ（ＴＦＴ）層４が形成されている。
　基板１１は、基材と、基材上に形成されたベースコート膜とを含む。基材としては、例えば、ガラス、または樹脂が用いられる。
　また本実施形態では、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉは、酸化物半導体層４４を含む第１トランジスタを構成する。駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉはそれぞれ、酸化物半導体層４４を構成する第１チャネル領域ＣＨＲ１（真正半導体領域）と、第１チャネル領域ＣＨＲ１を挟む第１導体領域ＣＯＲ１とを含む。また、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉはそれぞれ、下層ゲート絶縁膜４３を介して第１チャネル領域ＣＨＲ１と対向する第１ゲート電極４１１と、を含む。
　上記第１金属層４１（ゲートレイヤ）は、初期化電源線ＩＬ、走査信号線ＧＬおよびゲート電極（下層ゲート電極）ＧＥを含む。駆動トランジスタＴｄに対応する第１ゲート電極４１１は、ゲート電極ＧＥの一部である。書き込みトランジスタＴｗおよび初期化トランジスタＴｉのそれぞれに対応する第１ゲート電極４１１は、走査信号線ＧＬの一部である。また、本実施形態では、下層ゲート絶縁膜４３の上層に、接続配線ＣＷと、電源電圧線ＰＬおよびデータ信号線ＤＬと、対向電極ＯＥとによって、第２金属層（ソースレイヤ）が形成される。これらの配線および電極の材料としては、互いに同じ材料（例：アルミニウム）であって構わない。
　また、第１チャネル領域ＣＨＲ１を挟む第１導体領域ＣＯＲ１はそれぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと接触し導体化する。酸化物半導体層４４のうち、ソース電極ＳＥおよびドレイン電極ＤＥと接触しない領域（ソース電極ＳＥおよびドレイン電極ＤＥの間隙下の領域）は、真正半導体のままであり、第１チャネル領域ＣＨＲ１となる。第１チャネル領域ＣＨＲ１は、向かい合うソース電極ＳＥおよびドレイン電極ＤＥの間隙に整合する。なお、ここでいう「整合」とは、ソース電極ＳＥおよびドレイン電極ＤＥのパターンによりチャネル領域のパターンが形成されるという意味である。酸化物半導体層４４の材料については後述する。
　駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉはそれぞれ、第１導体領域ＣＯＲ１に重畳するソース電極ＳＥおよびドレイン電極ＤＥを含む。また、下層ゲート絶縁膜４３とソース電極ＳＥおよびドレイン電極ＤＥとの上層には、層間絶縁膜４５が設けられている。そして、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉのそれぞれに対応する酸化物半導体層４４は、一つの島状に形成されている。層間絶縁膜４５としては、例えば、ＳｉＯ２が用いられる。
　また、図３および図４の（ａ）に示すように、初期化電源線ＩＬ（第１配線）は、その少なくとも一部が下層絶縁膜４２と下層ゲート絶縁膜４３とで覆われ、かつ、下層絶縁膜４２と下層ゲート絶縁膜４３とに設けられたコンタクトホールＣＨを介して、接続配線ＣＷと電気的に接続されている。同様に、図３および図４の（ｃ）に示すように、ゲート電極ＧＥは、その少なくとも一部が下層絶縁膜４２と下層ゲート絶縁膜４３とで覆われ、かつ、下層絶縁膜４２と下層ゲート絶縁膜４３とに設けられたコンタクトホールＣＨを介して、接続配線ＣＷと電気的に接続されている。
　下層ゲート絶縁膜４３にコンタクトホールＣＨが形成された後で、接続配線ＣＷの形成前に、下層絶縁膜４２にコンタクトホールＣＨが形成される。コンタクトホールＣＨにおいて、下層ゲート絶縁膜４３の端部と下層絶縁膜４２の端部が揃っているのは、下層ゲート絶縁膜４３が、下層絶縁膜４２のコンタクトホールＣＨを形成するときのドライエッチングに対して耐久性があるためである。
　なお、下層ゲート絶縁膜４３をエッチングする場合、初期化電源線ＩＬと電気的に接続するためのコンタクトホールＣＨを、下層絶縁膜４２にも設ける必要がある。このとき、下層ゲート絶縁膜４３のエッチングによりゲート電極ＧＥもエッチングされてしまう場合には、コンタクトホールＣＨで露出するゲート電極ＧＥを下層絶縁膜４２で保護しておく必要がある。そのため、図３および図４に示すように、コンタクトホールＣＨの周りに下層絶縁膜４２が形成されている。この下層絶縁膜４２は、下層ゲート絶縁膜４３のエッチングによりコンタクトホールＣＨが形成されるときに、ゲート電極ＧＥを保護する。その後、下層絶縁膜４２のエッチングによりコンタクトホールＣＨからゲート電極ＧＥが露出する。一方、ゲート電極ＧＥがエッチングされない場合には、下層絶縁膜４２によるゲート電極ＧＥの保護は不要である。
　また、コンデンサＣｐは、駆動トランジスタＴｄに対応する第１ゲート電極４１１を含むゲート電極ＧＥと、下層絶縁膜４２および下層ゲート絶縁膜４３を介してゲート電極ＧＥと対向する対向電極ＯＥと、を含む。この場合、対向電極ＯＥを大きいサイズで形成し、ゲート電極ＧＥと対向電極ＯＥとの重畳部分の面積を大きくすることができる。そしてこれにより、コンデンサＣｐの仕上がりのバラつきに起因する、コンデンサＣｐの静電容量のバラつき幅を小さくすることができる。
　但し、対向電極ＯＥは、下層ゲート絶縁膜４３のみを介してゲート電極ＧＥに重畳されるように、下層絶縁膜４２の、ゲート電極ＧＥおよび対向電極ＯＥと対向する位置に、開口部が形成されても構わない。この場合、コンデンサＣｐの面積を小さくすることができる。
　なお、本実施形態では、各層の膜厚は、例えば以下の通りに設定されてよい。
・第１金属層４１の膜厚：１００ｎｍ以上かつ３００ｎｍ以下
・下層絶縁膜４２の膜厚：１００ｎｍ以上かつ３００ｎｍ以下
・下層ゲート絶縁膜４３の膜厚：５０ｎｍ以上かつ４００ｎｍ以下
・酸化物半導体層４４の膜厚：４０ｎｍ以上かつ１００ｎｍ以下
・ソース電極ＳＥおよびドレイン電極ＤＥの膜厚：１００ｎｍ以上３００ｎｍ以下。
　＜酸化物半導体層４４の材料＞
　酸化物半導体層４４（この項目では単に「酸化物半導体層」と称する）に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層４４は、２層以上の積層構造を有していてもよい。酸化物半導体層４４が積層構造を有する場合には、酸化物半導体層４４は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）、酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）などを含んでいてもよい。Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態のもの、または何も不純物元素が添加されていないものを用いることができる。
　＜下層絶縁膜の詳細＞
　図３および図４に示すように、下層絶縁膜４２は、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉのそれぞれにおいて、第１ゲート電極４１１の一部と重畳し、かつ第１チャネル領域ＣＨＲ１と重畳する第１開口部ＯＰ（図３中の塗りつぶし箇所）を有している。図３および図４に示すように、第１開口部ＯＰは、第１チャネル領域ＣＨＲ１と対向する位置、およびコンタクトホールＣＨが形成される位置に形成される。つまり、これら２つの位置以外には下層絶縁膜４２が形成される。
　一般に、下層絶縁膜４２を設けずに、下層ゲート絶縁膜４３を、例えばスピンコーターを用いて形成する場合、島状の電極パターンまたは線状の配線パターン上に、下層ゲート絶縁膜４３形成用のインクを塗布する。そして、当該インクを焼成することにより、１００ｎｍ以上かつ３００ｎｍ以下の膜厚を有する下層ゲート絶縁膜４３が形成される。
　なお、上記島状の電極パターンは、例えばゲート電極ＧＥであり、上記線状の配線パターンは、例えば、初期化電源線ＩＬおよび走査信号線ＧＬである。また、上記下層ゲート絶縁膜４３形成用のインクは、下層ゲート絶縁膜４３の基となる塗布型材料であり、単に塗布型材料とも称する。
　下層ゲート絶縁膜４３の膜厚を厚くする方法として、塗布型材料の粘度を維持する場合、（１）スピンコーターの回転数を小さくすることが考えられる。下層ゲート絶縁膜４３の膜厚を厚くする別の方法として、スピンコーターの回転数を維持する場合、（２）当該塗布型材料の粘度を大きくすることが考えられる。当該塗布型材料は、その粘度を変えると、その物性が変動する虞があるため、通常は、上記（１）が採用される。なお、ここでは、スピンコーターを用いて当該塗布型材料を塗布する例について説明しているが、スピンコーターの替わりにスリットコーターを用いて当該塗布型材料を塗布してもよい。下層ゲート絶縁膜４３は、上記電極パターンおよび配線パターン上以外に位置する部分に集まる一方で、上記電極パターンおよび配線パターン上に位置する部分において薄くなる。
　本実施形態では、上記のように、上記電極パターンおよび線状パターンの一部である第１ゲート電極４１１の一部（すなわち端部領域）と重畳するように第１開口部ＯＰを形成するように、下層絶縁膜４２を形成する。これにより、第１ゲート電極４１１の端部領域に、下層絶縁膜４２による土手を形成できる。そのため、当該土手によって、第１ゲート電極４１１上の上記土手の内部に、塗布型材料を溜めることができる（塗布型材料の液溜まりを形成できる）。
　従って、本実施形態の表示装置２によれば、上記電極パターンおよび配線パターン上に位置する部分における下層ゲート絶縁膜４３の膜厚（表示装置２の製造上必要とされる膜厚）を確保できる。つまり、第１ゲート電極４１１上における、下層ゲート絶縁膜４３（ゲート絶縁膜）の薄膜化を防止できる。それゆえ、表示装置２の耐圧低下を抑制できる。一方で、下層絶縁膜４２の膜厚を調整することにより、上記部分における下層ゲート絶縁膜４３を必要以上に厚くすることを防止できる。そのため、上記部分における下層ゲート絶縁膜４３の膜厚を表示装置２の製造上必要とされる程度に確保しつつ、薄くすることができる。また、下層ゲート絶縁膜４３の膜厚を確保しつつ、当該塗布型材料の使用量を減らすことによって材料コストの低減が可能となる。
　また、図３および図４に示すように、本実施形態では、第１開口部ＯＰは、一つの島状の酸化物半導体層４４の内側に含まれている。特に、本実施形態では、第１開口部ＯＰは、第１チャネル領域ＣＨＲ１の内側に含まれている。つまり、第１導体領域ＣＯＲ１と下層絶縁膜４２とが対向するように、第１開口部ＯＰが形成されている。
　そのため、第１ゲート電極４１１に高電圧が印加されたとしても、その印加に伴う第１導体領域ＣＯＲ１と第１ゲート電極４１１との間に生じる電界により絶縁膜が破壊されることを防止できる（耐圧確保）。つまり、第１導体領域ＣＯＲ１と第１ゲート電極４１１とが短絡してしまうことを防止できる。また、下層絶縁膜４２を用いない場合に比べ、第１導体領域ＣＯＲ１と第１ゲート電極４１１との間の距離を十分に確保できる。そのため、第１ゲート電極４１１－ソース電極ＳＥ間の容量、および第１ゲート電極４１１－ドレイン電極ＤＥ間の容量を小さくすることができる。そのため、画像の表示制御の容易化を図ることができる。
　また、図４に示すように、下層絶縁膜４２の膜厚ＴＨ１は、第１ゲート電極４１１の膜厚ＴＨ２よりも小さい（ＴＨ１＜ＴＨ２）。この場合、第１ゲート電極４１１上であって、かつ第１チャネル領域ＣＨＲ１に対向する下層ゲート絶縁膜４３の膜厚を小さくすることができる。そのため、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉの何れかをオンしたときに、このトランジスタに流れる電流値を大きくすることができる（高ＩＯＮ化）。
　一方、下層絶縁膜４２の膜厚ＴＨ１は、第１ゲート電極４１１の膜厚ＴＨ２よりも大きくても構わない（ＴＨ１＞ＴＨ２）。この場合、第１ゲート電極４１１上であって、かつ第１チャネル領域ＣＨＲ１に対向する位置に、塗布型材料が流れ込むことで、当該位置の下層ゲート絶縁膜４３の膜厚を大きくすることができる。そのため、上述したような絶縁膜の破壊をさらに防止しやすい。なお、下層絶縁膜４２の膜厚ＴＨ１は、第１ゲート電極４１１の膜厚ＴＨ２と同程度（ＴＨ１≒ＴＨ２）であっても、当該絶縁膜の破壊を防止しやすい。
　また、下層絶縁膜４２は、下層ゲート絶縁膜４３の誘電率よりも低い誘電率を有する材料が用いられる。この場合、下層絶縁膜４２としては、例えばＳｉＯ２が用いられ、下層ゲート絶縁膜４３としては、例えば、上述した塗布型材料としてhigh-k材料が用いられる。図４に示すように、ソース電極ＳＥおよびドレイン電極ＤＥは、下層絶縁膜４２および下層ゲート絶縁膜４３に重畳している。下層絶縁膜４２および下層ゲート絶縁膜４３に上述した材料を用いることで、当該箇所に生じる寄生容量の低減を図ることができる。なお、下層絶縁膜４２の材料としては、窒化膜（ＳｉＮｘ）であっても構わないが、寄生容量の抑制を考慮すれば、ＳｉＯ２の方が好ましい。
　また、下層ゲート絶縁膜４３に用いられるhigh-k材料としては、例えば、Ｌａ（ランタン）、Ｃａ（カルシウム）、Ｍｇ（マグネシウム）のうちの少なくとも何れかを含む混合酸化物が挙げられる。より具体的には、下層ゲート絶縁膜４３は、上記high-k材料として、例えば、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、および、ランタノイド（Ｌａ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ（Ｃｅを除く））の中から選ばれた１または２種類以上の元素と、を主成分とする金属酸化物（混合酸化物）膜であってよい。また、上記high-k材料としては、Ｚｒ（ジルコニウム）を含む混合酸化物であっても構わない。下層ゲート絶縁膜４３にhigh-k材料を用いることで、下層ゲート絶縁膜４３中の水素および不純物の低減を図ることができる。
　下層ゲート絶縁膜４３の主成分たる金属酸化物は、下層絶縁膜４２を構成する非金属無機化合物（例えば、ＳｉＮｘ、ＳｉＯｘ）よりも比誘電率が高い。具体的には、下層絶縁膜４２に用いられるＳｉＯ２の誘電率は４程度であり、ＳｉＮｘの誘電率は７程度である。一方、下層ゲート絶縁膜４３に用いられるhigh-k材料の誘電率は、例えば、９以上かつ１２以下である。
　なお、第１開口部ＯＰは、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉの全てにおいて形成される必要は必ずしもない（例：変形例１）。
　〔変形例１〕
　図５は、実施形態１の変形例１に係る薄膜トランジスタ層４の構成を示すＢ－Ｂ断面図である。本変形例では、駆動トランジスタＴｄは、基板１１上に設けられ、酸化物半導体層４４を含む第２トランジスタを構成する。図５に示すように、駆動トランジスタＴｄは、酸化物半導体層４４を構成する第２チャネル領域ＣＨＲ２（真正半導体領域）と、第２チャネル領域ＣＨＲ２を挟む第２導体領域ＣＯＲ２とを含む。また、駆動トランジスタＴｄは、下層絶縁膜４２および下層ゲート絶縁膜４３を介して第２チャネル領域ＣＨＲ２と対向する第２ゲート電極４１２と、を含む。駆動トランジスタＴｄに対応する第２ゲート電極４１２は、ゲート電極ＧＥの一部である。
　つまり本変形例では、第２チャネル領域ＣＨＲ２と対向する位置において第１開口部ＯＰが形成されておらず、下層ゲート絶縁膜４３だけではなく下層絶縁膜４２も存在する構成となっている。換言すれば、駆動トランジスタＴｄは、ゲート絶縁膜として、下層ゲート絶縁膜４３だけではなく下層絶縁膜４２も含む。
　この場合、駆動トランジスタＴｄに生じる寄生容量を小さくすることができるため、Ｓ値を大きくすることができる。そのため、階調制御（階調表現）を行いやすくすることができる。
　なお、本変形例では、駆動トランジスタＴｄが第２トランジスタを構成しているが、これに限らず、書き込みトランジスタＴｗまたは初期化トランジスタＴｉが第２トランジスタを構成しても構わない。
　〔変形例２〕
　図６の（ａ）は、実施形態１の変形例２に係る薄膜トランジスタ層４の構成の一部を示す模式的平面図であり、（ｂ）は、（ａ）のＤ－Ｄ断面図である。図６の（ａ）において、４６は、ソース電極ＳＥおよびドレイン電極ＤＥを形成する第２金属層を示す。なお、第１金属層４１（ゲート電極ＧＥまたは走査信号線ＧＬ）の一部は、上述の通り、第１ゲート電極４１１を構成する。後述の変形例においても同様である。なお、図６の（ａ）中の塗りつぶし箇所は、第１開口部ＯＰを示す。
　なお、本明細書において、チャネル領域の長さ方向は、ソース電極ＳＥとドレイン電極ＤＥと結ぶ直線が延伸する方向（図６の（ａ）では、ソース電極ＳＥおよびドレイン電極ＤＥが重畳する２つの第１導体領域ＣＯＲ１を結ぶ直線が延伸する方向）をいう。チャネル領域の幅方向は、画素回路ＰＣを平面視したときに、チャネル領域の長さ方向に垂直な方向をいう。従って、図６の（ｂ）のＤ－Ｄ断面図は、チャネル領域の幅方向の断面図である。
　実施形態１では、第１開口部ＯＰは、一つの島状の酸化物半導体層４４の内側に含まれている。一方、本変形例では、図６に示すように、第１開口部ＯＰは、第１チャネル領域ＣＨＲ１の幅方向において、第１チャネル領域ＣＨＲ１よりも長い。つまり、図６の（ｂ）に示すように、第１開口部ＯＰの幅方向の長さＬＷＯＰは、第１チャネル領域ＣＨＲ１の幅方向の長さＬＷＣＨよりも長い。
　本変形例の構成によれば、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉの何れかをオンしたときに、このトランジスタに流れる電流値をさらに大きくすることができる。なお、第１チャネル領域ＣＨＲ１の幅方向に第１開口部ＯＰを広げているので、ソース電極ＳＥまたはドレイン電極ＤＥ（第１導体領域ＣＯＲ１を含む）における寄生容量を増加させることは無い。
　なお、本変形例の構成を採用する場合、当該構成は、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉの少なくとも何れかにおいて採用されればよい。後述の変形例３および４においても同様である。また、上述した実施形態１の構成に対して、変形例２～４の少なくとも何れかを組合せて採用することも可能である。
　〔変形例３〕
　図７の（ａ）は、実施形態１の変形例３に係る薄膜トランジスタ層４の構成の一部を示す模式的平面図であり、（ｂ）は、（ａ）のＥ－Ｅ断面図（チャネル領域の長さ方向の断面図）である。図７の（ｂ）は、変形例３に係る第１トランジスタの断面図を示すものである一方で、本断面図は、第１トランジスタにおける詳細な断面構造を示したものである。従って、詳細な断面構造を示した点においては、本断面図は、実施形態１、２、およびこれらの変形例の各断面構造として適用されてよい。つまり、第１開口部ＯＰの大きさ及び形状は各実施形態および変形例において互いに異なるものの、各層における段差及び膜厚等の態様は、各実施形態および変形例での各断面構造において、図７の（ｂ）に示すような構造となっている。また、図７の（ａ）中の塗りつぶし箇所は、第１開口部ＯＰを示す。
　実施形態１では、第１開口部ＯＰは、一つの島状の酸化物半導体層４４の内側に含まれている。一方、本変形例では、図７に示すように、第１開口部ＯＰは、第１導体領域ＣＯＲ１と重畳している。但し、第１導体領域ＣＯＲ１は、下層絶縁膜４２に重畳している。
　ここで、上述したような絶縁膜の破壊を防止するための耐圧を確保する必要があるのは、主として第１ゲート電極４１１の端部領域である。そのため、耐圧確保の観点からいえば、下層絶縁膜４２は当該端部領域と重畳していればよく、本変形例のような構成であっても構わない。
　なお、変形例３に係る各層の膜厚は、例えば以下の通りに設定されてよい。
・第１金属層４１の膜厚：１００ｎｍ以上かつ３００ｎｍ以下
・下層絶縁膜４２の膜厚：約１００ｎｍ
・下層ゲート絶縁膜４３の膜厚：約１００ｎｍ
・酸化物半導体層４４の膜厚：４０ｎｍ以上かつ１００ｎｍ以下
・ソース電極ＳＥおよびドレイン電極ＤＥの膜厚：１００ｎｍ以上３００ｎｍ以下。
　〔変形例４〕
　図８は、実施形態１の変形例４に係る薄膜トランジスタ層４の構成の一部を示す模式的平面図である。また、図８の（ａ）中の塗りつぶし箇所は、第１開口部ＯＰを示す。
　上述のように、耐圧確保の観点からいえば、下層絶縁膜４２は当該端部領域と重畳していればよく、実施形態１のように、第１開口部ＯＰは、一つの島状の酸化物半導体層４４の内側に含まれている必要は必ずしも無い。例えば、図８に示すように、第１開口部ＯＰは、その内側に、第１チャネル領域ＣＨＲ１を含んでいてもよい。
　〔薄膜トランジスタ層の形成例〕
　図９は、実施形態１の薄膜トランジスタ層４の形成工程を示すフローチャートである。
　まず、基板１１上に、第１金属層４１を成膜する（ステップＳ１）。続いて、フォトリソグラフィプロセスを施す（ステップＳ２）。続いて、エッチングによるパターニングを施すことによって、第１金属層４１を所望のパターンへとパターニングする。換言すれば第１ゲート電極４１１等を形成する（ステップＳ３）。
　基板１１に含まれる基材としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）を用いることができる。プラスチック基板（樹脂基板）の材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド等を用いることができる。
　また、第１金属層４１の材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を適宜用いることができる。また、第１金属層４１は、これらの材料から形成された複数の層を積層することによって形成されてもよい。
　続いて、下層絶縁膜４２を成膜する（ステップＳ４）。続いて、フォトリソグラフィプロセスを施す（ステップＳ５）。続いて、エッチングによるパターニングを施すことによって、下層絶縁膜４２を所望のパターンへとパターニングする（ステップＳ６）。これにより、例えば、第１チャネル領域ＣＨＲ１と対向する位置、およびコンタクトホールＣＨが形成される位置に、第１開口部ＯＰが形成される。
　続いて、第１金属層４１および下層絶縁膜４２上に、下層ゲート絶縁膜４３形成用のインク（塗布型材料）を塗布する（ステップＳ７）。このインクは、例えば、２－エチルヘキサン酸マグネシウムトルエン溶液と、２－エチルヘキサン酸ランタントルエン溶液との混合液である。インクを塗布する方法としては、例えば、スピンコート、インクジェットプリンティング、スリットコート、ノズルプリンティング、グラビア印刷、マイクロコンタクトプリント等を挙げることができる。
　続いて、塗布されたインクを、熱処理（ステップＳ８）によって酸化物絶縁膜に転換させ、下層ゲート絶縁膜４３を形成する（ステップＳ９）。続いて、酸化物半導体層４４を成膜する（ステップＳ１０）。続いて、フォトリソグラフィプロセスを施す（ステップＳ１１）。続いて、エッチングによるパターニングを施すことによって、酸化物半導体層４４を所望のパターンへとパターニングする（ステップＳ１２）。続いて、フォトリソグラフィプロセスを施した後、下層ゲート絶縁膜４３のパターニングを施すことにより、下層ゲート絶縁膜４３を所望のパターンへとパターニングする。続いて、下層絶縁膜４２に対してエッチングを施すことにより、コンタクトホールＣＨを形成する。なお、下層絶縁膜４２に対してエッチングを施す工程は、ゲート電極ＧＥが下層ゲート絶縁膜４３のエッチャントに対する耐性があれば不要である。
　続いて、ソース電極ＳＥおよびドレイン電極ＤＥ用の金属層を成膜する（ステップＳ１３）。続いて、フォトリソグラフィプロセスを施す（ステップＳ１４）。続いて、エッチングによるパターニングを施すことによって、当該金属層を所望のパターンへとパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する（ステップＳ１５）。
　上記金属層の材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等を適宜用いることができる。また、当該金属層は、これらの材料から形成された複数の層を積層することによって形成されてもよい。
　また、ソース電極ＳＥおよびドレイン電極ＤＥの形成により、酸化物半導体層４４のうち、ソース電極ＳＥおよびドレイン電極ＤＥとの接触領域が導体化する。これにより、第１導体領域ＣＯＲ１が形成される。一方、酸化物半導体層４４のうち、ソース電極ＳＥおよびドレイン電極ＤＥとの非接触領域が、第１チャネル領域ＣＨＲ１となる。
　続いて、ステップＳ１５にて形成された断面全体を覆うように、層間絶縁膜４５を形成する（ステップＳ１６）。層間絶縁膜４５は、例えば、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮｘ）膜、あるいはこれらの積層膜でもよい。
　〔実施形態２〕
　本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
　図１０は、実施形態２の画素回路ＰＣを示す模式的平面図である。図１１の（ａ）は、実施形態２の薄膜トランジスタ層の構成を示すＦ－Ｆ断面図であり、（ｂ）は、当該構成を示すＧ－Ｇ断面図であり、（ｃ）は、当該構成を示すＨ－Ｈ断面図である。なお、回路図は、実施形態１（図２）と同じである。
　図１０および図１１に示すように、本実施形態の薄膜トランジスタ層４では、実施形態１と同様、基板１１上に、第１金属層４１と、下層絶縁膜４２と、下層ゲート絶縁膜４３と、酸化物半導体層４４とがこの順で設けられている。本実施形態では、酸化物半導体層４４の上層に、さらに、上層ゲート絶縁膜５１と、上層ゲート電極ＵＧＥと、層間絶縁膜４５と、上層金属層５３とが、この順で設けられている。上層ゲート絶縁膜５１としては、例えばＳｉＯ２が用いられる。
　つまり、本実施形態の薄膜トランジスタ層４は、ゲート電極ＧＥに加え、上層ゲート電極ＵＧＥを備えたダブルゲート型の酸化物半導体ＴＦＴと称することもできる。なお、実施形態１の薄膜トランジスタ層４は、基板１１上にゲート電極ＧＥ（下層ゲート電極）を備えたボトムゲート型の酸化物半導体ＴＦＴと称することもできる。
　本実施形態の薄膜トランジスタ層４においても、実施形態１と同様に、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉは、酸化物半導体層４４を含む第１トランジスタを構成する。すなわち、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉはそれぞれ、第１チャネル領域ＣＨＲ１と、第１導体領域ＣＯＲ１と、下層ゲート絶縁膜４３を介して第１チャネル領域ＣＨＲ１と対向する第１ゲート電極４１１とを備える。
　一方、本実施形態では、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉはそれぞれ、上層ゲート電極ＵＧＥに含まれると共に、上層ゲート絶縁膜５１を介して第１チャネル領域ＣＨＲ１と対向する第３ゲート電極５２を含む。そして、第１導体領域ＣＯＲ１は、第３ゲート電極５２と整合している。なお、ここでいう「整合」とは、第３ゲート電極５２のパターンにより第１導体領域ＣＯＲ１のパターンが形成されるという意味である。つまり、上層ゲート電極ＵＧＥと重畳しない酸化物半導体層４４において、第１導体領域ＣＯＲ１が形成されている。なお、上層ゲート絶縁膜５１がベタパターンであっても、上層ゲート電極ＵＧＥに整合し、第１導体領域ＣＯＲ１が形成され得る。上層ゲート絶縁膜５１がベタパターンでない場合で、第１導体領域ＣＯＲ１が上層ゲート絶縁膜５１に整合している場合でも、結局、上層ゲート絶縁膜５１は上層ゲート電極ＵＧＥに整合している。
　なお、本実施形態では、実施形態１と同様、ゲート電極ＧＥ、走査信号線ＧＬおよび初期化電源線ＩＬによって、第１金属層４１が形成される。一方、本実施形態では、上層ゲート絶縁膜５１の上層に、上層ゲート電極ＵＧＥによって、第２金属層が形成される。また、層間絶縁膜４５の上層に、接続配線ＣＷと、電源電圧線ＰＬおよびデータ信号線ＤＬと、対向電極ＯＥとによって、上層金属層５３（第３金属層）が形成される。これらの配線および電極の材料としては、互いに同じ材料（例：アルミニウム）であって構わない。また、対向電極ＯＥから延伸した領域の端部ＯＥｅｄ（図１０参照）は、発光素子Ｘのアノードと電気的に接続されている。
　また、本実施形態では、ゲート電極ＧＥは、各サブ画素ＳＰが備える画素回路ＰＣにおいて共通する配線である。つまり、ゲート電極ＧＥは、隣接する画素回路ＰＣのゲート電極ＧＥと電気的に接続している。また、ゲート電極ＧＥの電位は一定（例：グラウンド）である。この場合、各サブ画素ＳＰの駆動トランジスタＴｄ間において生じ得る、駆動トランジスタＴｄのオンまたはオフの切替えのための電圧閾値のずれを抑制できる。
　なお、ゲート電極ＧＥがグラウンドに接続されない構成において、ゲート電極ＧＥと上層ゲート電極ＵＧＥとが電気的に接続されていても構わない。この場合、駆動トランジスタＴｄに対応する第３ゲート電極５２は、隣接する画素回路ＰＣの駆動トランジスタＴｄに対応する第３ゲート電極５２と電気的に接続される。この場合も、上記電圧閾値のずれを抑制できる。
　また、ゲート電極ＧＥまたは走査信号線ＧＬと上層ゲート電極ＵＧＥとが電気的に接続された場合、第３ゲート電極５２は、第１ゲート電極４１１と電気的に接続されることになる。第３ゲート電極５２を第１ゲート電極４１１と同電位とすることで、各トランジスタのスイッチング特性を向上させることができる。スイッチング特性の向上の観点からいえば、第１トランジスタは書き込みトランジスタＴｗであってよい。
　図１０および図１１の（ｂ）に示すように、初期化電源線ＩＬ（第１配線）は、その少なくとも一部が下層絶縁膜４２と下層ゲート絶縁膜４３とで覆われ、かつ、下層絶縁膜４２、下層ゲート絶縁膜４３および層間絶縁膜４５に設けられたコンタクトホールＣＨを介して、接続配線ＣＷと電気的に接続されている。その他、図示するように、種々の位置において、各層の配線または電極を電気的に接続するコンタクトホールＣＨが設けられている。
　なお、下層絶縁膜４２および上層ゲート絶縁膜５１としてＳｉＯ２が用いられる場合、図１１の（ｂ）および（ｃ）に示す、下層絶縁膜４２のコンタクトホールＣＨの形成は、上層ゲート絶縁膜５１のエッチングと同時に行われても構わない。
　＜下層絶縁膜の詳細＞
　下層絶縁膜４２は、実施形態１と同様、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉのそれぞれにおいて、第１ゲート電極４１１の一部と重畳し、かつ第１チャネル領域ＣＨＲ１と重畳する第１開口部ＯＰ（図１０中の塗りつぶし箇所）を有している。なお、下層絶縁膜４２と下層ゲート絶縁膜４３との誘電率の関係、および、下層絶縁膜４２と第１ゲート電極４１１との膜厚の関係は、実施形態１と同様であってよい。
　但し本実施形態では、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉのそれぞれにおいて、第１開口部ＯＰは、第１チャネル領域ＣＨＲ１の幅方向において、第１チャネル領域ＣＨＲ１よりも長い。つまり、実施形態１の変形例２と同様、第１開口部ＯＰの幅方向の長さＬＷＯＰは、第１チャネル領域ＣＨＲ１の幅方向の長さＬＷＣＨよりも長い。この長さ関係は、図１１の（ａ）の駆動トランジスタＴｄ、並びに、図１１の（ｃ）の書き込みトランジスタＴｗおよび初期化トランジスタＴｉにおいて示されている。
　一方、本実施形態では、第１開口部ＯＰは、第１チャネル領域ＣＨＲ１の長さ方向において、第１チャネル領域ＣＨＲ１よりも短い。つまり、第１開口部ＯＰの長さ方向の長さＬＬＯＰは、第１チャネル領域ＣＨＲ１の長さ方向の長さＬＬＣＨよりも短い。この長さ関係は、図１１の（ａ）の書き込みトランジスタＴｗ、並びに、図１１の（ｂ）の駆動トランジスタＴｄおよび初期化トランジスタＴｉにおいて示されている。
　上述の通り、耐圧確保の観点からいえば、下層絶縁膜４２は第１ゲート電極４１１の端部領域と重畳していていればよく、上記のような長さ関係であっても構わない。
　〔変形例〕
　図１２の（ａ）は、実施形態２の変形例に係る薄膜トランジスタ層４の構成の一部を示す平面模式図であり、（ｂ）は、（ａ）のＩ－Ｉ断面図（チャネル領域の長さ方向の断面図）である。
　図１２に示すように、実施形態１の変形例４と同様、第１開口部ＯＰは、その内側に、第１チャネル領域ＣＨＲ１を含んでいてもよい。この場合、図１１に示す実施形態２の第１トランジスタと異なり、第１開口部ＯＰの長さ方向の長さＬＬＯＰは、第１チャネル領域ＣＨＲ１の長さ方向の長さＬＬＣＨよりも長い。一方、第１開口部ＯＰの幅方向の長さＬＷＯＰについては、図１１に示す実施形態２の第１トランジスタと同様、第１チャネル領域ＣＨＲ１の幅方向の長さＬＷＣＨよりも長い。
　また、第１チャネル領域ＣＨＲ１の長さ方向において、第１ゲート電極４１１を含む第１金属層４１のゲート電極ＧＥまたは走査信号線ＧＬの長さＬＬＧは、第３ゲート電極５２を含む上層ゲート電極ＵＧＥの長さＬＬＵＧよりも長い。この点においても、図１１に示す実施形態２の第１トランジスタとは異なる。
　上記の構成によれば、第１チャネル領域ＣＨＲ１の長さ方向の全体に亘って、電圧を印加できる。そのため、本変形例は、特に、第１ゲート電極４１１に定電圧を印加又はソース端子を導通させて、第３ゲート電極５２にデータ信号電圧を印加するときの駆動トランジスタＴｄに採用されることが好適である。但し、書き込みトランジスタＴｗまたは初期化トランジスタＴｉに採用されても構わない。
　〔薄膜トランジスタ層の形成例〕
　図１３は、実施形態２の薄膜トランジスタ層４の形成工程を示すフローチャートである。図１３のステップＳ２１～ステップＳ３２は、各層で形成される所望のパターンの形状が異なる以外、図１２のステップＳ１～ステップＳ１２と同じである。
　ステップＳ３２の後、下層ゲート絶縁膜４３および酸化物半導体層４４上に、上層ゲート絶縁膜５１を成膜する（ステップＳ３３）。続いて、上層ゲート絶縁膜５１上に、上層ゲート電極用金属層を成膜する（ステップＳ３４）。
　上層ゲート絶縁膜５１は、例えば、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮｘ）膜、あるいはこれらの積層膜でもよい。また、上記金属層の材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等を適宜用いることができる。また、当該金属層は、これらの材料から形成された複数の層を積層することによって形成されてもよい。
　続いて、フォトリソグラフィプロセスを施す（ステップＳ３５）。続いて、エッチングによるパターニングを施すことによって、上記金属層を所望のパターンへとパターニングすることにより、上層ゲート電極ＵＧＥを形成する（ステップＳ３６）。換言すれば第３ゲート電極５２を形成する。
　続いて、さらにフォトリソグラフィプロセスを施す（ステップＳ３７）。続いて、エッチングによるパターニングを施すことによって、上層ゲート絶縁膜５１を所望のパターンへとパターニングする（ステップＳ３８）。
　続いて、エッチング後の上表面を構成する下層ゲート絶縁膜４３、上層ゲート絶縁膜５１および上層ゲート電極ＵＧＥに対して、水素プラズマ処理を施す（ステップＳ３９）。続いて、水素プラズマ処理後の上記上表面上に、層間絶縁膜４５を成膜する（ステップＳ４０）。続いて、フォトリソグラフィプロセスを施す（ステップＳ４１）。続いて、下層ゲート絶縁膜４３を所望のパターンへとパターニングする。続いて、エッチングによるパターニングを施すことによって、層間絶縁膜４５を所望のパターンへとパターニングすると同時に、下層絶縁膜４２がエッチングされる。その結果、コンタクトホールＣＨを形成する（ステップＳ４２）。なお、下層絶縁膜４２と層間絶縁膜４５とが互いに異なる無機絶縁材料で形成される場合、下層絶縁膜４２で用いられるエッチングガスと、層間絶縁膜４５で用いられるエッチングガスを異ならせても構わない。
　続いて、層間絶縁膜４５上に、上層金属層５３を成膜する（ステップＳ４３）。続いて、フォトリソグラフィプロセスを施す（ステップＳ４４）。続いて、エッチングによるパターニングを施すことによって、上層金属層５３を所望のパターンへとパターニングすることにより、層間絶縁膜４５上に、データ信号線ＤＬ、電源電圧線ＰＬ、対向電極ＯＥおよび接続配線ＣＷが形成される（ステップＳ４５）。また、上層金属層５３の成膜時に、上層金属層５３の材料がコンタクトホールＣＨに入り込むことにより、これらの配線および電極が、他の層の配線等（例：上層ゲート電極ＵＧＥ、第１導体領域ＣＯＲ１または走査信号線ＧＬ）と電気的に接続される。
　上層金属層５３の材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等を適宜用いることができる。また、上層金属層５３は、これらの材料から形成された複数の層を積層することによって形成されてもよい。
　〔補足〕
　耐圧確保の観点からいえば、第１開口部ＯＰの大きさは、実施形態１、実施形態１の変形例２～４、実施形態２、および実施形態２の変形例のいずれの形態であっても構わない。また、駆動トランジスタＴｄ、書き込みトランジスタＴｗおよび初期化トランジスタＴｉのそれぞれにおいて、第１開口部ＯＰの大きさは同一である必要は必ずしも無い。
　さらに、実施形態２において、例えば駆動トランジスタＴｄが、実施形態１の変形例１に示す第２トランジスタであっても構わない。駆動トランジスタＴｄに代えて、書き込みトランジスタＴｗまたは初期化トランジスタＴｉが第２トランジスタであっても構わない。
　〔まとめ〕
　本発明の態様１に係る表示装置は、基板上に、第１ゲート電極と、下層絶縁膜と、金属酸化膜を含む下層ゲート絶縁膜と、酸化物半導体層と、がこの順に設けられ、前記基板上に、前記酸化物半導体層を含む第１トランジスタが設けられ、前記第１トランジスタは、第１チャネル領域と、前記第１チャネル領域を挟む第１導体領域と、前記下層ゲート絶縁膜を介して前記第１チャネル領域と対向する前記第１ゲート電極と、を含み、前記下層絶縁膜は、前記第１ゲート電極の一部と重畳し、かつ、前記第１チャネル領域と重畳する第１開口部を有する。
　さらに、本発明の態様２に係る表示装置では、態様１において、前記下層絶縁膜の誘電率は、前記下層ゲート絶縁膜の誘電率よりも低くてもよい。
　さらに、本発明の態様３に係る表示装置では、態様１または２において、前記下層絶縁膜の膜厚は、前記第１ゲート電極の膜厚よりも小さくてもよい。
　さらに、本発明の態様４に係る表示装置では、態様１または２において、前記下層絶縁膜の膜厚は、前記第１ゲート電極の膜厚よりも大きくてもよい。
　さらに、本発明の態様５に係る表示装置では、態様１から４の何れかにおいて、前記第１開口部は、前記第１チャネル領域の幅方向において、前記第１チャネル領域よりも長くてもよい。
　さらに、本発明の態様６に係る表示装置では、態様１から５の何れかにおいて、さらに、前記第１導体領域に重畳するソース電極およびドレイン電極と、前記下層ゲート絶縁膜とソース電極およびドレイン電極との上層に設けられる層間絶縁膜と、を備え、前記第１トランジスタに対応する前記酸化物半導体層は、一つの島状に形成されていてもよい。
　さらに、本発明の態様７に係る表示装置では、態様６において、前記第１開口部は、一つの島状の前記酸化物半導体層の内側に含まれていてもよい。
　さらに、本発明の態様８に係る表示装置では、態様７において、前記第１開口部は、前記第１チャネル領域の内側に含まれていてもよい。
　さらに、本発明の態様９に係る表示装置では、態様７において、前記第１開口部は、前記第１導体領域と重畳していてもよい。
　さらに、本発明の態様１０に係る表示装置では、態様７において、前記第１開口部は、その内側に、前記第１チャネル領域を含んでもよい。
　さらに、本発明の態様１１に係る表示装置では、態様７から１０の何れかにおいて、前記第１ゲート電極と同層で同材料の第１配線と、前記下層ゲート絶縁膜の上層に接続配線と、が設けられ、前記第１配線は、その少なくとも一部が前記下層絶縁膜と前記下層ゲート絶縁膜とで覆われ、かつ、前記下層絶縁膜と前記下層ゲート絶縁膜とに設けられたコンタクトホールを介して前記接続配線と電気的に接続されていてもよい。
　さらに、本発明の態様１２に係る表示装置では、態様７から１１の何れかにおいて、表示装置は、さらに、駆動トランジスタと、前記駆動トランジスタの制御端子に接続された書き込みトランジスタと、前記駆動トランジスタの制御端子に接続されたコンデンサと、を含む画素回路が設けられ、前記書き込みトランジスタは、前記第１トランジスタからなっていてもよい。
　さらに、本発明の態様１３に係る表示装置では、態様１２において、前記コンデンサは、前記駆動トランジスタに対応する前記第１ゲート電極と、前記下層ゲート絶縁膜を介して前記第１ゲート電極と対向する対向電極と、を含んでもよい。
　さらに、本発明の態様１４に係る表示装置では、態様１３において、前記第１ゲート電極と前記対向電極との間に、さらに前記下層絶縁膜を含んでもよい。
　さらに、本発明の態様１５に係る表示装置では、態様１２から１４の何れかにおいて、前記基板上に、前記酸化物半導体層を含む第２トランジスタが設けられ、前記第２トランジスタは、第２チャネル領域と、前記第２チャネル領域を挟む第２導体領域と、前記下層絶縁膜および前記下層ゲート絶縁膜を介して前記第２チャネル領域と対向する第２ゲート電極と、を含んでもよい。
　さらに、本発明の態様１６に係る表示装置では、態様１５において、前記駆動トランジスタは、前記第２トランジスタからなっていてもよい。
　さらに、本発明の態様１７に係る表示装置では、態様１から５の何れかにおいて、前記酸化物半導体層の上層に、さらに、上層ゲート絶縁膜と、上層ゲート電極と、層間絶縁膜と、上層金属層と、を順に備え、前記第１トランジスタは、さらに、前記上層ゲート電極に含まれると共に、前記上層ゲート絶縁膜を介して前記第１チャネル領域と対向する第３ゲート電極を含み、前記第１導体領域は、前記第３ゲート電極と整合していてもよい。
　さらに、本発明の態様１８に係る表示装置では、態様１７において、前記第１開口部は、前記第１チャネル領域の長さ方向において、前記第１チャネル領域よりも短くてもよい。
　さらに、本発明の態様１９に係る表示装置では、態様１７または１８において、前記第１開口部は、その内側に、前記第１チャネル領域を含んでもよい。
　さらに、本発明の態様２０に係る表示装置では、態様１７から１９の何れかにおいて、前記第１ゲート電極と同層で同材料の第１配線と、前記上層金属層と同層で同材料の接続配線と、が設けられ、前記第１配線は、その少なくとも一部が前記下層絶縁膜と前記下層ゲート絶縁膜とで覆われ、かつ、前記下層絶縁膜、前記下層ゲート絶縁膜および前記層間絶縁膜に設けられたコンタクトホールを介して前記接続配線と電気的に接続されていてもよい。
　さらに、本発明の態様２１に係る表示装置では、態様１７から２０の何れかにおいて、さらに、駆動トランジスタと、前記駆動トランジスタの制御端子に接続された書き込みトランジスタと、前記駆動トランジスタの制御端子に接続されたコンデンサと、を含む画素回路が設けられていてもよい。
　さらに、本発明の態様２２に係る表示装置では、態様２１において、前記第３ゲート電極は、前記第１ゲート電極と電気的に接続されていてもよい。
　さらに、本発明の態様２３に係る表示装置では、態様２２において、前記第１トランジスタは、前記書き込みトランジスタであってもよい。
　さらに、本発明の態様２４に係る表示装置では、態様２１において、前記第３ゲート電極は、隣接する前記画素回路に対応する前記第３ゲート電極と電気的に接続されていてもよい。
　さらに、本発明の態様２５に係る表示装置では、態様２４において、前記第１トランジスタは、前記駆動トランジスタであってもよい。
　さらに、本発明の態様２６に係る表示装置では、態様１から２５の何れかにおいて、前記下層ゲート絶縁膜は、high-k材料であって、金属酸化物を含んでもよい。
　〔付記事項〕
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　２　　　　表示装置
　１１　　　基板
　４２　　　下層絶縁膜
　４３　　　下層ゲート絶縁膜
　４４　　　酸化物半導体層
　４５　　　層間絶縁膜
　５１　　　上層ゲート絶縁膜
　５２　　　第３ゲート電極
　５３　　　上層金属層
　４１１　　第１ゲート電極
　４１２　　第２ゲート電極
　ＰＣ　　　画素回路
　Ｔｄ　　　駆動トランジスタ（第１トランジスタ、第２トランジスタ）
　Ｔｉ　　　初期化トランジスタ
　Ｔｗ　　　書き込みトランジスタ（第１トランジスタ）
　ＣＨＲ１　第１チャネル領域
　ＣＯＲ１　第１導体領域
　ＣＨＲ２　第２チャネル領域
　ＣＯＲ２　第２導体領域
　ＳＥ　　　ソース電極
　ＤＥ　　　ドレイン電極
　ＵＧＥ　　上層ゲート電極
　ＯＰ　　　第１開口部
　ＩＬ　　　初期化電源線（第１配線）
　Ｃｐ　　　コンデンサ
　ＯＥ　　　対向電極
　ＣＨ　　　コンタクトホール
　ＣＷ　　　接続配線
　ＴＨ１　　下層絶縁膜の膜厚
　ＴＨ２　　第１ゲート電極の膜厚

Claims (26)

  1. 　基板上に、第１ゲート電極と、下層絶縁膜と、金属酸化膜を含む下層ゲート絶縁膜と、酸化物半導体層と、がこの順に設けられ、
    　前記基板上に、前記酸化物半導体層を含む第１トランジスタが設けられ、
    　前記第１トランジスタは、第１チャネル領域と、前記第１チャネル領域を挟む第１導体領域と、前記下層ゲート絶縁膜を介して前記第１チャネル領域と対向する前記第１ゲート電極と、を含み、
    　前記下層絶縁膜は、前記第１ゲート電極の一部と重畳し、かつ、前記第１チャネル領域と重畳する第１開口部を有する、表示装置。
  2. 　前記下層絶縁膜の誘電率は、前記下層ゲート絶縁膜の誘電率よりも低い、請求項１に記載の表示装置。
  3. 　前記下層絶縁膜の膜厚は、前記第１ゲート電極の膜厚よりも小さい、請求項１または２に記載の表示装置。
  4. 　前記下層絶縁膜の膜厚は、前記第１ゲート電極の膜厚よりも大きい、請求項１または２に記載の表示装置。
  5. 　前記第１開口部は、前記第１チャネル領域の幅方向において、前記第１チャネル領域よりも長い、請求項１から４の何れか１項に記載の表示装置。
  6. 　さらに、前記第１導体領域に重畳するソース電極およびドレイン電極と、前記下層ゲート絶縁膜とソース電極およびドレイン電極との上層に設けられる層間絶縁膜と、を備え、
    　前記第１トランジスタに対応する前記酸化物半導体層は、一つの島状に形成されている、請求項１から５の何れか１項に記載の表示装置。
  7. 　前記第１開口部は、一つの島状の前記酸化物半導体層の内側に含まれている、請求項６に記載の表示装置。
  8. 　前記第１開口部は、前記第１チャネル領域の内側に含まれている、請求項７に記載の表示装置。
  9. 　前記第１開口部は、前記第１導体領域と重畳している、請求項７に記載の表示装置。
  10. 　前記第１開口部は、その内側に、前記第１チャネル領域を含む、請求項７に記載の表示装置。
  11. 　前記第１ゲート電極と同層で同材料の第１配線と、
    　前記下層ゲート絶縁膜の上層に接続配線と、が設けられ、
    　前記第１配線は、その少なくとも一部が前記下層絶縁膜と前記下層ゲート絶縁膜とで覆われ、かつ、前記下層絶縁膜と前記下層ゲート絶縁膜とに設けられたコンタクトホールを介して前記接続配線と電気的に接続されている、請求項７から１０の何れか１項に記載の表示装置。
  12. 　前記表示装置は、さらに、駆動トランジスタと、前記駆動トランジスタの制御端子に接続された書き込みトランジスタと、前記駆動トランジスタの制御端子に接続されたコンデンサと、を含む画素回路を備え、
    　前記書き込みトランジスタは、前記第１トランジスタからなる、請求項７から１１の何れか１項に記載の表示装置。
  13. 　前記コンデンサは、前記駆動トランジスタに対応する前記第１ゲート電極と、前記下層ゲート絶縁膜を介して前記第１ゲート電極と対向する対向電極と、を含む、請求項１２に記載の表示装置。
  14. 　前記第１ゲート電極と前記対向電極との間に、さらに前記下層絶縁膜を含む、請求項１３に記載の表示装置。
  15. 　前記基板上に、前記酸化物半導体層を含む第２トランジスタが設けられ、
    　前記第２トランジスタは、第２チャネル領域と、前記第２チャネル領域を挟む第２導体領域と、前記下層絶縁膜および前記下層ゲート絶縁膜を介して前記第２チャネル領域と対向する第２ゲート電極と、を含む、請求項１２から１４の何れか１項に記載の表示装置。
  16. 　前記駆動トランジスタは、前記第２トランジスタからなる、請求項１５に記載の表示装置。
  17. 　前記酸化物半導体層の上層に、さらに、上層ゲート絶縁膜と、上層ゲート電極と、層間絶縁膜と、上層金属層と、を順に備え、
    　前記第１トランジスタは、さらに、前記上層ゲート電極に含まれると共に、前記上層ゲート絶縁膜を介して前記第１チャネル領域と対向する第３ゲート電極を含み、
    　前記第１導体領域は、前記第３ゲート電極と整合している、請求項１から５の何れか１項に記載の表示装置。
  18. 　前記第１開口部は、前記第１チャネル領域の長さ方向において、前記第１チャネル領域よりも短い、請求項１７に記載の表示装置。
  19. 　前記第１開口部は、その内側に、前記第１チャネル領域を含む、請求項１７または１８に記載の表示装置。
  20. 　前記第１ゲート電極と同層で同材料の第１配線と、
    　前記上層金属層と同層で同材料の接続配線と、が設けられ、
    　前記第１配線は、その少なくとも一部が前記下層絶縁膜と前記下層ゲート絶縁膜とで覆われ、かつ、前記下層絶縁膜、前記下層ゲート絶縁膜および前記層間絶縁膜に設けられたコンタクトホールを介して前記接続配線と電気的に接続されている、請求項１７から１９の何れか１項に記載の表示装置。
  21. 　前記表示装置は、さらに、駆動トランジスタと、前記駆動トランジスタの制御端子に接続された書き込みトランジスタと、前記駆動トランジスタの制御端子に接続されたコンデンサと、を含む画素回路を備えている、請求項１７から２０の何れか１項に記載の表示装置。
  22. 　前記第３ゲート電極は、前記第１ゲート電極と電気的に接続されている、請求項２１に記載の表示装置。
  23. 　前記第１トランジスタは、前記書き込みトランジスタである、請求項２２に記載の表示装置。
  24. 　前記第３ゲート電極は、隣接する前記画素回路に対応する前記第３ゲート電極と電気的に接続されている、請求項２１に記載の表示装置。
  25. 　前記第１トランジスタは、前記駆動トランジスタである、請求項２４に記載の表示装置。
  26. 　前記下層ゲート絶縁膜は、high-k材料であって、金属酸化物を含む、請求項１から２５の何れか１項に記載の表示装置。
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