JPH0351819A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は液晶表示装置、特に薄膜トランジスタ等を使
用したアクティブ・マトリクス方式の液晶表示装置に関
する。 ［従来の技術１ アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極の各々に対応して非
線形素子（スイッチング素子）を設けたものである。各
画素における液晶は理論的には常時駆動（デユーティ比
１．０）されているので、時分割駆動方式を採用してい
る、いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く特にカラーでは欠かせない技術
となりつつある。スイッチング素子として代表的なもの
としては薄膜トランジスタ（ＴＰＴ）がある。 従来のアクティブ・マトリクス方式の液晶表示装置にお
いては、ゲート電極がドレイン電極の全部と重なるよう
にして、ｉ型半導体層にバックライト光が当たるのを防
止している。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した１２．５型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」１日経エレクトロニクス、頁１９３〜２
１０．１９８６年１２月１５日、日経マグロウヒル社発
行、で知られている。

【発明が解決しようとする課題１ しかし、このような液晶表示装置においては、ゲート電
極とドレイン電極との重なり面積が大きいから、ゲート
電極とドレイン電極との間の短絡が生じやすく、歩留ま
りが悪い。 この発明は上述の課題を解決するためになされたもので
、歩留まりが良好である液晶表示装置を提供することを
目的とする。 【課題を解決するための手段】 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリクス方式の液晶表示装置において、ゲー
ト電極をドレイン電極の一部と重ね合わせ、上記ゲート
電極の上記ドレイン電極との重ね合わせ部に突出部を設
ける。 また、ｉ型半導体層の全体に上記ゲート電極、上記ドレ
イン電極の少なくとも一方を重ね合わせる。

【作用】

この液晶表示装置においては、ゲート電極をドレイン電
極の一部と重ね合わせるから、ゲート電極とドレイン電
極との重なり面積が小さく、またゲート電極のドレイン
電極との重ね合わせ部に突出部を設けているから、ドレ
イン電極の段切れを防止することができる。 また、ｉ型半導体層の全体にゲート電極、ドレイン電極
の少なくとも一方を重ね合させれば、ｉ型半導体盾部を
光が透過するのを防止することができる。

【実施例】

以下、この発明の構成について、アクティブ・マトリク
ス方式のカラー液晶表示装置にこの発明を適用した実施
例とともに説明する。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第２Ａ図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第１Ａ図は第２Ａ図の一部詳細図、第１Ｂ図は第
１Ａ図のＩＢ−ＩＢ切断線における断面図、第１Ｃ図は
第１Ａ図のＩＣ−ＩＣ切断線における断面図、第１Ｄ図
は第１Ａ図のＩＤ−ＩＤ切断線における断面図、第２Ｂ
図は第２Ａ図の■Ｂ−ｎＢ切断線における断面と表示パ
ネルのシール部付近の断面を示す図、第２Ｃ図は第２Ａ
図のｎｃ−ｎｃ切断線における断面図である。また、第
３図（要部平面図）には第２Ａ図に示す画素を複数配置
したときの平面図を示す。 （画素配置） 第２Ａ図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号ｌ
５）ＤＬとの交差領域内（４本の信号線で囲まれた領域
内）に配置されている。 各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴＯ
Ｉおよび保持容量素子Ｃａｄｄを含む、走査信号線ＯＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し、列方向に複数本配置さ
れている。 （表示部断面全体構造） 第２Ｂ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板５ＵＢＩ側には薄膜トランジスタＴＰＴおよび透
明画素電極ＩＴ○１が形成され、上部透明ガラス基板５
ＵＢＺ側にはカラーフィルタＦＩＬ、遮光用ブラックマ
トリクスパターンを形成する遮光膜ＢＭが形成されてい
る。下部透明ガラス基板５ＵＢＩはたとえば１．１［ｍ
ｍ］程度の厚さで構成されている。 第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ、５ＵＢ２の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板５ＵＢ１．５ＵＢ２の右側縁部分で
外部引出配線の存在しない部分の断面を示している。 第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩ、５
ＵＢ２の総周囲全体に沿って形成されている。シール材
ＳＬはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板５ＵＢＺ側の共通透明画素電極ＩＴ
Ｏ２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板５ＵＢＩ側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極ＧＴ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２
のそれぞれと同一製造工程で形成される。 配向膜０ＲＩＩ、○ＲＩ２、透明画素電極ＩＴＯ１、共
通透明画素電極ＩＴＯ２，保護膜ｐｓｖ１、ＰＳＶ２、
絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬＩ、ＰＯＬ２はそれぞれ下部透
明ガラス基板５ＵＢＩ、上部透明ガラス基板５ＵＢ２の
外側の表面に形成されている。 液晶ＬＣは液晶分子の向きを設定する下部配向膜０ＲＩ
Ｉと上部配向膜０Ｒ４２との間に封入され、シール部Ｓ
Ｌよってシールされている。 下部配向膜０ＲＩＩは下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶ＬＣ側）の表
面には、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜Ｐ
ＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯＭ）および上
部配向膜０ＲＩ２が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板５ＵＢｌ側、上
部透明ガラス基板５ＵＢ２側のそれぞれの暦を別々に形
成し、その後上下透明ガラス基板５ＵＢＩ、５ＵＢ２を
重ね合わせ１両者間に液晶ＬＣを封入することによって
組み立てられる。 （薄膜トランジスタＴＰＴ：） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは１画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジ、１）ＴＦＴＩ、’ｒ　Ｆ　Ｔ　２およびＴＦＴ
３で構成されている。薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれは実質的に同一サイズ（チャンネル長と
幅が同じ）で構成されている。この分割された薄膜トラ
ンジスタＴＰＴ　１〜ＴＦＴ３のそれぞれは、主にゲー
ト電極ＧＴ、ゲート絶縁膜Ｇｌ、ｉ型（真性、　１ｎｔ
ｒｉｎｓｉｃ、導電型決定不純物がドープされていない
）非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、
一対のソース電極ＳＤＩおよびドレイン電極ＳＤ２で構
成されている。なお、ソース・ドレインは本来その間の
バイアス極性によって決まり、この液晶表示装置の回路
ではその極性は動作中反転するので、ソース・ドレイン
は動作中入れ替わると理解されたい。しかし、以下の説
明でも、便宜上一方をソース、他方をドレインと固定し
て表現する。 （ゲート電極ＧＴ＞ ゲート電極ＧＴは第４図（第２Ａ図の第１導電膜ｇｌ、
第２導電膜ｇ２およびｉ型半導体層ＡＳのみを描いた平
面図）に詳細に示すように、走査信号線ＧＬから垂直方
向（第２Ａ図および第４図において上方向）に突出する
形状で構成されている（丁字形状に分岐されている）。 ゲート電極ＧＴは薄膜トランジスタＴＦＴＩ〜ＴＦＴ３
のそれぞれの形成領域まで突出するように構成されてい
る。薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれの
ゲート電極ＧＴは、一体に（共通ゲート電極として）構
成されており、走査信号線ＧＬに連続して形成されてい
る。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形成
領域において大きい段差を作らないように、単層の第１
導電膜ｇ１で構成する。第１導電膜ｇｌはたとえばスパ
ッタで形成されたクロム（Ｃｒ）膜を用い、１１００［
人］程度の膜厚で形成する。 このゲート電極ＧＴは第１Ａ図〜第１Ｄ図に示されてい
るように、ソース電極ＳＤＩ側のｉ型半導体層ＡＳを完
全に覆うよう（下方からみて）に形成される。したがっ
て、下部透明ガラス基板５ＵＢＩの下方に蛍光灯等のバ
ックライトＢＬを取り付けた場合、この不透明なりロム
からなるゲート電極ＧＴが影となって、ソース電極ＳＤ
ｌ側のｉ型半導体層ＡＳにはバックライト光が当たらず
、光照射による導電現象すなわち薄膜トランジスタＴＰ
Ｔのオフ特性劣化は起きにくくなる。また、ゲート電極
ＧＴはドレイン電極ＳＤ２の全部と重ね合されておらず
、ゲート電極ＧＴはドレイン電極ＳＤ２の一部と重ね合
されているから、ゲート電極ＧＴとドレイン電極ＳＤ２
との重なり面積が小さいので、ゲート電極ＧＴとドレイ
ン電極ＳＤ２との間の短絡が生じにくく、歩留まりが良
好である。たとえば、ゲート電極ＧＴとドレイン電極Ｓ
Ｄ２との重なり面積が１３２０．２　から４８３４　”
　に減少したときには、歩留まりが約１５％向上する。 また、発明者等の実験によれば、ゲート電極ＧＴをドレ
イン電極ＳＤ２の一部と重ね合させたとしても、光照射
による導電現象に起因する黒しずみは生じなかった。さ
らに、ゲート電極ＧＴのドレイン電極ＳＤ２との重ね合
わせ部に突出部Ｇ　Ｔ　Ｐを設けているから、第２導電
膜ｄ２のアライメン１−ずれ、サイドエツチングが生じ
たとしても、絶縁膜ＧＩ上の第１導電膜ｄ１と突出部Ｇ
ＴＰ上の第１導電膜ｄ１とを第２導電膜ｄ２によって接
続することができるので、ドレイン電極ＳＤ２の段切れ
を防止することができ、また突出部ＧＴＰのコーナ部に
丸みをつければ、ドレイン電極ＳＤ２の段切れを有効に
防止することができる。したがって、透明画素電極ＩＴ
ＯＩに映像信号を確実に書き込むことができる。さらに
、ｉ型半導体層ＡＳの全体にゲート電極ＧＴ、ドレイン
電極ＳＤ２の少なくとも一方を重ね合わせているから、
ｉ型半導体層ＡＳ部をバックライト光が透過するのを防
止することができるので、光照射による導電現象に起因
する黒しずみを確実に防止することができる。 なお、グー１〜電極ＧＴの本来の大きさは、ソース電極
ＳＤＩとドレイン電極ＳＤ２との間をまたがるに最低限
必要な（ゲート電極ＧＴとソース電極ＳＤ１、ドレイン
電極ＳＤ２との位置合わせ余裕分も含めて）幅を持ち、
チャンネル幅Ｗを決めるその奥行き長さはソース電極Ｓ
ＤＩとドレイン電極ＳＤ２との間の距離（チャンネル長
）Ｌとの比、すなわち相互コンダクタンスｌを決定する
ファクタＷ／Ｌをいくつにするかによって決められる。 この液晶表示装置におけるゲート電極ＧＴの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極ＧＴのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極ＧＴおよび走査信号線ＯＬ
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム（Ａｌ
）、純アルミニウム。 パラジウム（Ｐｄ）を含有させ・たアルミニウム等を選
ぶことができる。 （走査信号線ＯＬ＞ 走査信号線ＧＬは第１導電膜ｇ１およびその上部に設け
られた第２導電膜ｇ２からなる複合膜で構成されている
。この走査信号線ＯＬの第１導電膜ｇ１はゲート電極Ｇ
Ｔの第１導電膜ｇ１と同一製造工程で形成され、かつ一
体に構成されている。 第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５００［人］程度の膜厚
で形成する。第２導電膜ｇ２は走査信号線ＯＬの抵抗値
を低減し、信号伝達速度の高速化（画素の情報の書込特
性向上）を図ることができるように構成されている。 また、走査信号線ＧＬは第１導電膜ｇ１の幅寸法に比べ
て第２導電膜ｇ２の幅寸法を小さく構成している。すな
わち、走査信号線ＯＬはその側壁の段差形状がゆるやか
になっている。 （絶縁膜ＧＩ＞ 絶縁膜ＧＩは薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそ
れぞれのゲート絶縁膜として使用される。 絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩはたとえばプラズマＣ
ＶＤで形成された窒化シリコン膜を用い、３５００［人
］程度の膜厚で形成する。 （ｉ型半導体ＲＡＳ） ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれ
のチャネル形成領域として使用される。ｉ型半導体層Ａ
Ｓは非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［人］程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４からなるゲート絶縁膜として使用される絶縁膜Ｇ
Ｉの形成に連続して、同じプラズマＣＶＤ装置で、しか
もそのプラズマＣＶＤ装置から外部に露出することなく
形成される。また、オーミックコンタクト用のＰをドー
プしたＮ＋型半導体層ｄｏ（第２Ｂ図）も同様に連続し
て約４００［人］の厚さに形成される。しかる後、下部
透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取り出さ
れ、写真処理技術によりＮ＋型半導体層ｄＯおよびｉ型
半導体層ＡＳは第２Ａ図、第２Ｂ図および第４図に示す
ように独立した島状にパターニングされる。 ｉ型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＯＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体層ＡＳは交差部における走査信号線
ＯＬと映像信号ａＤＬどの短絡を低減するように構成さ
れている。 （ソース電極ＳＤＩ、ドレイン電極ＳＤ２＞複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のソース電極ＳＤＩとドレイン電極ＳＤ２とは、第２Ａ
図、第２Ｂ図および第５図（第２Ａ図の第１〜第３導電
膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すように
、ｉ型半導体ＪｉｔＡＳ上にそれぞれ離隔して設けられ
ている。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄＯに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導Ｍ１膜ｄ２および第３導電膜ｄ３は、ドレイ
ン電極ＳＤ２の第１導電膜ｄ１、第２導電膜ｄ２および
第３導電膜ｄ３と同一製造工程で形成される。 第１導電膜ｄ１はスパッタで形成したクロム膜を用い、
５００〜１ｏｏｏｒ人コの膜厚（この液晶表示装置では
、６００［人］程度の膜厚）で形成する。クロム膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０［人］程度の膜厚を越えない範囲で形成する。クロム
膜はＮ＋型半導体層ｄＯとの接触が良好である。クロム
膜は後述する第２導電膜ｄ２のアルミニウムがＮ４″型
半導体層ｄＯに拡散することを防止するいわゆるバリア
層を構成する。 第１導電膜ｄ１としては、クロム膜の他に高融点金属（
Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍ
　ｏ　Ｓ　ｉｚ、Ｔ　ｉ　Ｓ　ｉ、、Ｔ　ａ　Ｓ　ｉｚ
。 ＷＳｉｚ）膜で形成してもよい。 第１導電膜ｄｉを写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜ｄ１を
マスクとして、Ｎ＋型半導体層ｄＯが除去される。つま
り、ｉ型半導体層ＡＳ上に残っていたＮ＋型半導体層ｄ
ｏは第１導電膜ｄ１以外の部分がセルファラインで除去
される。このとき、Ｎ＋型半導体層ｄＯはその厚さ分は
全て除去されるようエッチされるので、ｉ型半導体層Ａ
Ｓも若干その表面部分でエッチされるが、その程度はエ
ッチ時間で制御すればよい。 しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人］の膜厚（この液晶表示
装置では、４０００［人］程度の膜厚）に形成される。 アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極ＳＤ１．
ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低
減するように構成されている。第２導電膜ｄ２としては
アルミニウム膜の他にシリコンや銅（Ｃｕ）を添加物と
して含有させたアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電膜（Ｉｎｄｕｉｎｇ
−Ｔｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔ　Ｏ：ネサ膜）からな
り、　１０００〜２０００［人］の膜厚（この液晶表示
装置では、１２００　［人］程度の膜厚）で形成される
。この第３導電膜ｄ３はソース電極ＳＤＩ、ドレイン電
極ＳＤ２および映像信号ＭＤＬを構成するとともに、透
明画素電極ＩＴＯＩを構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べて内側に（チャンネル領
域内に）大きく入り込んでいる。つまり、これらの部分
における第１導電膜ｄ１は第２導電膜ｄ２、第３導電膜
ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート長り
を規定できるように構成されている。 ソース電極ＳＤＩは透明画素電極ＩＴＯＩに接続されて
いる。ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形
状（第１導電膜ｇ１の膜厚　Ｎ＋型半導体層ｄｏの膜厚
およびｉ型半導体層Ａｓの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ１の上部
にそれに比べて透明画素電極ＩＴＯＩと接続される側を
小さいサイズで形成した第２導電膜ｄ２と。 この第２導電膜ｄ２から露出する第１導電膜ｄ１に接続
された第３導電膜ｄ３とで構成されている。 ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ΔＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので。 ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映像
信号線ＤＬについても同様）の低減に大きく寄与してい
る。第３導電膜ｄ３は第２導電膜ｄ２のｉ型半導体層Ａ
Ｓに起因する段差形状を乗り越えることができないので
、第２導電膜ｄ２のサイズを小さくすることで、露出す
る第１導電膜ｄ１に接続するように構成されている。第
１導電膜ｄ１と第３導電膜ｄ３とは接着性が良好である
ばかりか、両者間の接続部の段差形状が小さいので。 ソース電極ＳＤＩと透明画素電極ＩＴＯＩとを確実に接
続することができる。 （透明画素電極ＩＴＯＩ＞ 透明画素電極ＩＴＯＩは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。 透明画素電極ＩＴ○１は画素の複数に分割された薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３のそれぞれに対応して３
つの分割透明画素電極Ｅｌ、Ｅ２、Ｅ３に分割されてい
る。分割透明画素電極Ｅ１〜Ｅ３は各々薄膜トランジス
タＴＰＴのソース電極ＳＤＩに接続されている。 分割透明画素電極Ｅ１〜Ｅ３のそれぞれは実質的に同一
面積となるようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれに分割透明画素電極Ｅ１〜Ｅ３のそれぞれを接
続することにより、分割された一部分（たとえば、薄膜
トランジスタＴＦＴＩ）が点欠陥になっても１画素全体
でみれば点欠陥でなくなる（薄膜トランジスタＴＰＴ２
および薄膜トランジスタＴＦＴ３が欠陥でない）ので、
点欠陥の確率を低減することができ、また欠陥を見にく
くすることができる。 また、分割透明画素電極Ｅ１〜Ｅ３のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極Ｅ
１〜Ｅ３のそれぞれと共通透明画素電極ＩＴＯ２とで構
成されるそれぞれの液晶容量Ｃｐｉｘ　を均一にするこ
とができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴおよび透明画素電極■Ｔ○１上
には保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは主に薄膜トランジスタＴＰＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶＩはたと
えばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒
化シリコン膜で形成されており、１００００［人］程度
の膜厚で形成する。 （遮光膜ＢＭ） 上部透明ガラス基板５ＵＢ２側には、外部光（第２Ｂ図
では上方からの光）がチャネル形成領域として使用され
るｉ型半導体層ＡＳに入射されないように、遮蔽膜ＢＭ
が設けられ、遮蔽膜ＢＭは第６図のハツチングに示すよ
うなパターンとされている。なお、第６図は第２Ａ図に
おけるＩＴＯ膜からなる第３導電膜ｄ３、カラーフィル
タＦＩＬおよび遮光膜ＢＭのみを描いた平面図である。 遮光膜ＢＭは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで１３００Ｃ人］程度
の膜厚に形成される。 したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のｉ
型半導体層ＡＳは上下にある遮光膜ＢＭおよび太き目の
ゲート電極ＧＴによってサンドインチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは第６図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜ＢＭは格子状に形成さ
れ（ブラックマトリクス）、この格子で１画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜ＢＭによってはっきりとし、コントラストが向上
する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対する
遮光とブラックマトリクスとの２つの機能をもつ。 なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもできる。 （共通透明画素電極ＩＴＯ２＞ 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴＯＩに対
向し、液晶ＬＣの光学的な状態は各画素電極ＩＴＯＩと
共通透明画素電極ＩＴＯ２との間の電位差（電界）に応
答して変化する。この共通透明画素電極ＩＴＯ２にはコ
モン電圧Ｖ　ｃｏｗが印加されるように構成されている
。コモン電圧Ｖｃｏ−は映像信号線ＤＬに印加されるロ
ウレベルの駆動電圧Ｖ　ｄ　ｗｉｎとハイレベルの駆動
電圧Ｖｄｍａｘとの中間電位である。 （カラーフィルタＦＩＬ＞ カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置に各画素毎に
ドツト状に形成され（第７図）、染め分けられている（
第７図は第３図の第３導電膜層ｄ３とカラーフィルタＦ
ＩＬのみを描いたもので、Ｒ，Ｇ、Ｈの各カラーフィル
ターＦＩＬはそれぞれ、４５°　　１３５°、クロスの
ハツチを施しである）、カラーフィルタＦＩＬは第６図
に示すように透明画素電極ＩＴＯＩ　（Ｅｌ〜Ｅ３）の
全てを覆うように太き目に形成され、遮光膜ＢＭはカラ
ーフィルタＦＩＬおよび透明画素電極工ＴＯＩのエツジ
部分と重なるよう透明画素電極工ＴＯＩの周縁部より内
側に形成されている。 カラーフィルタＦＩＬは次のように形成することができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。つぎに、同様な工程を施すことによフて、緑色
フィルタＧ、青色フィルタＢを順次形成する。 （保護膜ＰＳＶ２＞ 保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染
め分けた染料が液晶ＬＣに漏れることを防止するために
設けられている６保護膜ＰＳＶ２はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 （画素配列） 液晶表示部の各画素は、第３図および第７図に示すよう
に、走査信号線ＯＬが延在する方向と同一列方向に複数
配置され、画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・のそ
れぞれを構成している。各画素列ＸＩ、Ｘ２．Ｘ３．Ｘ
４．・・・のそれぞれの画素は、薄膜トランジスタＴＦ
ＴＩ〜ＴＦＴ３および分割透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列Ｘｉ
、Ｘ３゜・・・のそれぞれの画素は、薄膜トランジスタ
Ｔ　Ｐ　Ｔ１〜ＴＦＴ３の配置位置を左側、分割透明画
素電極Ｅ１〜Ｅ３の配置位置を右側に構成している。 奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの行方向の隣
りの偶数画素列Ｘ２．Ｘ４．・・・のそれぞれの画素は
、奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの画素を映
像信号線ＤＬの延在方向を基準にして線対称でひっくり
返した画素で構成されている。すなわち１画素列Ｘ２．
Ｘ４．・・・のそれぞれの画素は、薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３の配置位置を右側、透明画素電極Ｅ１
〜Ｅ３の配置位置を左側に構成している。そして、画素
列Ｘ２．Ｘ４゜・・・のそれぞれの画素は１画素列Ｘｉ
、Ｘ３．・・・のそれぞれの画素に対し、列方向に半画
素間隔移動させて（ずらして）配置されている。つまり
、画素列Ｘの各画素間隔を１．０　（１，０ピツチ）と
すると１次段の画素列Ｘは、各画素間隔を１．０とし、
前段の画素列Ｘに対して列方向に０．５画素間隔（０，
５ピツチ）ずれている。各画素間を行方向に延在する映
像信号線ＤＬは、各画素列Ｘ間において、半画素間隔分
（０，５ピツチ分）列方向に延在するように構成されて
いる６ その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（たとえば、画素列Ｘ３の
赤色フィルタＲが形成された画素）と次段の画素列Ｘの
同一色フィルタが形成された画素（たとえば１画素列Ｘ
４の赤色フィルタＲが形成された画素）とが１．５画素
間隔（１，５ピツチ）離隔され、またＲＯＢのカラーフ
ィルタＦＩＬは三角形配置となる。カラーフィルタＦＩ
ＬのＲＧＢの三角形配置構造は、各色の混色を良くする
ことができるので、カラー画像の解像度を向上すること
ができる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、また映像信号線ＤＬの迂回をなくし、多層配線構造
を廃止することができる。 （表示装置全体等価回路） この液晶表示装置の等価回路を第８図に示す。 ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィルタＧが形成
される画素に接続された映像信号線ＤＬである。 ＸｉＢ、Ｘｉ＋ｌＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲが
形成される画素に接続された映像信号線ＤＬである。こ
れらの映像信号線ＤＬは、映像信号湘動回路で選択され
る。Ｙｉは第３図および第７図に示す画素列Ｘ１を選択
する走査信号線ＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・のそれぞれは、画
素列Ｘ２．Ｘ３．・・・のそれぞれを選択する走査信号
線ＧＬである。これらの走査信号線ＧＬは垂直走査回路
に接続されている。 （保持容量素子Ｃａｄｄの構造） 分割透明画素電極Ｅ１〜Ｅ３のそれぞれは、薄膜トラン
ジスタＴＰＴと接続される端部と反対側の端部において
、隣りの走査信号線ＯＬと重なるよう、Ｌ字状に屈折し
て形成されている。この重ね合わせは、第２Ｃ図からも
明らかなように、分割透明画素電極Ｅ１〜Ｅ３のそれぞ
れを一方の電極ＰＬ２とし、隣りの走査信号線ＯＬを他
方の電極ＰＬＩとする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として使
用される絶縁膜ＧＩと同一層で構成されている。 保持容量素子Ｃａｄｄは、第４図からも明らかなように
、ゲート線ＧＬの第１導電膜ｇ１の幅を広げた部分に形
成されている。なお、映像信号線ＤＬと交差する部分の
第１導電膜ｇ１は映像信号線ＤＬとの短絡の確率を小さ
くするため細くされている。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
分割透明画素電極Ｅ１〜Ｅ３のそれぞれと電極ＰＬＩと
の間の一部には、ソース電極ＳＤＩと同様に１段差形状
を乗り越える際に透明画素電極ＩＴＯＩが断線しないよ
うに、第１導電膜ｄ１および第２導電膜ｄ２で構成され
た島領域が設けられている。この島領域は、透明画素電
極ＩＴＯ１の面積（開口率）を低下しないように、でき
る限り小さく構成する。 （保持容量素子Ｃａｄｄの等価回路とその動作）第２Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極
ＧＴとソース電極ＳＤＩとの間に形成される寄生容量で
ある。寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。 Ｃｐｉｘは透明画素電極ＩＴＯＩ　（ＰＩＸ）と共通透
明画素電極ＩＴ０２　（ＣＯＭ）との間に形成される液
晶容量である。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ
１保護膜ＰＳＶＩおよび配向膜ＯＲＩ　１．ＯＲＩ　２
ｔ”ある、Ｖｌｃは中点電位である。 保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）Ｖｉａ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く、この様子を式で表すと。 次式のようになる。 Δ　Ｖｌｃ＝　（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉ
ｘ））Ｘ　　Δ　Ｖｇここで、ΔｖｌｃはΔＶｇによる
中点電位の変化分を表わす。この変化分ΔＶｌｃは液晶
ＬＣに加わる直流成分の原因となるが、保持容量Ｃａｄ
ｄを大きくすればする程、その値を小さくすることがで
きる。また、保持容量素子Ｃａｄｄは放電時間を長くす
る作用もあり、薄膜トランジスタＴＰＴがオフした後の
映像情報を長く蓄積する。液晶ＬＣに印加される直流成
分の低減は、液晶ＬＣの寿命を向上し、液晶表示画面の
切り替え時に前の画像が残るいわゆる焼き付きを低減す
ることができる。 前述したように、ゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２とのオーバラップ面積が増え、し
たがって寄生容量Ｃｇｓが大きくなり、中点電位Ｖｌｃ
はゲート（走査）信号Ｖｇ　の影響を受は易くなるとい
う逆効果が生じる。しかし、保持容量素子Ｃａｄｄを設
けることによりこのデメリットも解消することができる
。 保持容量素子Ｃａｄｄの保持容量は１画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
＜Ｃａｄｄ＜８・Ｃｐｉｘ）　、重ね合わせ容量ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３２・
Ｃｇｓ）程度の値に設定する。 （保持容量素子Ｃａｄｄ電極線の結線方法）容量電極線
としてのみ使用される最終段の走査信号線ＯＬ（または
初段の走査信号線ＧＬ）は、第８図に示すように、共通
透明画素電極ＩＴＯ２（Ｖｃｏ＋ｓ　）に接続する。共
通透明画素電極ＩＴＯ２は、第２Ｂ図に示すように、液
晶表示装置の周縁部において銀ペースト材ＳＬによって
外部引出配線に接続されている。しかも、この外部引出
配線の一部の導電層（ｇｌおよびｇ２）は走査信号Ｉｊ
ＡＧＬと同一製造工程で構成されている。この結果、最
終段の走査信号線（容量電極線）ＧＬは。 共通透明画素電極ＩＴＯ２に簡単に接続することができ
る。 または、第８図の点線で示すように、最終段（初段）の
走査信号線（容量電極１ｌｌ）ＧＬを初段（最終段）の
走査信号＠ＧＬに接続してもよい。 なお、この接続は液晶表示部内の内部配線あるいは外部
引出配線によって行なうことができる。 （保持容量素子Ｃａｄｄの走査信号による直流分相殺） この液晶表示装置は、先に本顕出頭人によって出願され
た特願昭６２−９５１２５号に記載される直流相殺方式
（ＤＣキャンセル方式）に基づき、第１０図（タイムチ
ャート）に示すように、走査信号４１ＧＬの駆動電圧を
制御することによってさらに液晶ＬＣに加わる直流成分
を低減することができる。第１０図において、Ｖｉは任
意の走査信号ｆｉＧＬの駆動電圧、Ｖｉ＋１はその次段
の走査信号１１ＧＬの駆動電圧である。Ｖｅｅは映像信
号線ＤＬに印加されるロウレベルの駆動電圧Ｖｄｎ＋ｉ
ｎ、Ｖｄｄは映像信号線ＤＬに印加されるハイレベルの
駆動電圧Ｖｄｍａｘである。各時刻ｔ＝ｔ　ｌ〜ｔ４に
おける中点電位ｖｌｃ（第９図参照）の電圧変化分Δｖ
１〜Δｖ４は５画素の合計の容量Ｃ＝Ｃｇｓ＋Ｃｐｉｘ
　＋　Ｃａｄｄとすると、次式で表される。 ΔＶｎ＝−（Ｃｇｓ／Ｃ）・ｖ２ ΔＶ、　＝　＋　（Ｃｇｓ／　Ｃ）（Ｖ　１　＋　Ｖ　
２　）−（Ｃａｄｄ／Ｃ）・■２ ΔＶ３＝　　（Ｃｇｓ／Ｃ）Ｖｌ ＋（Ｃａｄｄ／Ｃ）・（Ｖ　１　＋Ｖ　２）ΔＶ４＝　
　（Ｃａｄｄ／ＣＩＶ　１ ここで、走査信号線ＯＬに印加される駆動電圧が充分で
あれば（下記【注］参照）、液晶ＬＣに加わる直流電圧
は１次式で表される。 Δｖ３＋ΔＶ４＝　（Ｃａｄｄ−Ｖ　２−　Ｃｇｓ−Ｖ
　１　）／　Ｃしたがって、Ｃａｄｄ−ｖ２＝Ｃｇｓ−
ｖｌとすると、液晶ＬＣに加わる直流電圧は０になる。 【注１時刻ｔ１、ｔ２で開動電圧Ｖｉの変化分が中点電
位ｖｌｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電
位ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）、液晶ＬＣにか
かる電位は薄膜トランジスタＴＰＴがオフした直後の電
位でほぼ決定される（薄膜トランジスタＴＰＴのオフ期
間がオン期間より圧倒的に長い）、シたがって、液晶Ｌ
Ｃにかかる直流分の計算は１期間ｔ１〜ｔ３はほぼ無視
でき、薄膜トランジスタＴＰＴがオフ直後の電位、すな
わち時刻ｔ３、ｔ４における過渡時の影響を考えればよ
い。なお、映像信号はフレーム毎、あるいはライン毎に
極性が反転し、映像信号そのものによる直流分は零とさ
れている。 つまり、直流相殺方式は、寄生容量Ｃｇｓによる中点電
位Ｖｌｃの引き込みによる低下分を、保持容量素子Ｃａ
ｄｄおよび次段の走査信号線（容量電極線）ＧＬに印加
される駆動電圧によって押し上げ、液晶ＬＣに加わる直
流成分を極めて小さくすることができる。この結果、液
晶表示装置は液晶ＬＣの寿命を向上することができる。 もちろん、遮光効果を上げるためにゲート電極ＧＴを大
きくした場合、それに伴って保持容量素子Ｃａｄｄの保
持容量を大きくすればよい。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でもこの発明は有効である。 【発明の効果１ 以上説明したように、この発明に係る液晶表示装置にお
いては、ゲート電極をドレイン電極の一部と重ね合わせ
るから、ゲート電極とドレイン電極との重ね合わせ面積
が小さいので、ゲート電極とドレイン電極との間の短絡
が生じに＜＜１歩留まりが良好である。また、ゲート電
極のドレイン電極との重ね合わせ部に突出部を設けてい
るから、ドレイン電極の段切れを防止することができる
ので、画素電極に映像信号を確実に書き込むことができ
る。 また、ｉ型半導体層の全体にゲート電極、ドレイン電極
の少なくとも一方を重ね合わさせれば、ｉ型半導体要部
を光が透過するのを防止することができるから、光照射
による導電現象に起因する黒しずみを確実に防止するこ
とができる。 このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１Ａ図は第２Ａ図の一部詳細図、第１Ｂ図は第１Ａ図
のＩＢ−ＩＢ切断線における断面図、第１Ｃ図は第１Ａ
図のＩ　Ｃ−Ｉ　Ｃ切断線における断面図、第１Ｄ図は
第１Ａ図のＩ　Ｄ−Ｉ　Ｄ切断線における断面図、第２
Ａ図はこの発明が適用されるアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素を示す
要部平面図、第２Ｂ図は第２Ａ図の■Ｂ−■Ｂ切断線で
切った部分とシール部周辺部の断面図、第２Ｃ図は第２
Ａ図の■Ｃ−■Ｃ切断線における断面図、第３図は第２
Ａ図に示す画素を複数配置した液晶表示部の要部平面図
、第４図〜第６図は第２Ａ図に示す画素の所定の層のみ
を描いた平面図、第７図は第３図に示す画素電極層とカ
ラーフィルタ層のみを描いた要部平面図、第８図はアク
ティブ・マトリックス方式のカラー液晶表示装置の液晶
表示部を示す等価回路図、第９図は第２Ａ図に記載され
る画素の等価回路図、第１０図は直流相殺方式による走
査信号線の駆動電圧を示すタイムチャートである。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＧＴＰ・・・突出部 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・寄生容量 Ｃｐｉｘ・・・液晶容量

Claims (1)

1. 【特許請求の範囲】 １、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリクス方式の液晶表示装置にお
   いて、ゲート電極をドレイン電極の一部と重ね合わせ、
   上記ゲート電極の上記ドレイン電極との重ね合わせ部に
   突出部を設けたことを特徴とする液晶表示装置。 ２、ｉ型半導体層の全体に上記ゲート電極、上記ドレイ
   ン電極の少なくとも一方が重ね合されていることを特徴
   とする請求項第１項記載の液晶表示装置。