JPH0359537A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明は液晶表示装置、特に薄膜トランジスタ等を使
用したアクティブ・マトリクス方式の液晶表示装置に関
する。

【従来の技術】

アクティブ・マトリクス方式の液晶表示装置は。 マトリクス状に配列された複数の画素電極の各々に対応
して非線形素子（スイッチング素子）を設けたものであ
る。各画素における液晶は理論的には常時開動（デユー
ティ比１．０）されているので、時分割駆動方式を採用
している、いわゆる単純マトリクス方式と比べてアクテ
ィブ方式はコントラストが良く特にカラーでは欠かせな
い技術となりつつある。スイッチング素子として代表的
なものとしては薄膜トランジスタ（ＴＰＴ）がある。 第１１図は従来の液晶表示装置の一部を示す概略断面図
である。図において、５ＵＢＩは下部透明ガラス基板、
５ＵＢ２は上部透明ガラス基板、ＬＣは液晶、ＳＬはシ
ール材、ＧＬは走査信号線、ＧＴＭはゲート端子、ＩＦ
Ｂはポリイミドフィルム等からなる絶縁基板、ＣＲＬは
絶縁基板ＩＦＢ上に形成された配線層で、絶縁基板ＩＦ
Ｂ、配線ｊ＠ＣＲＬで可撓性の接続基板ＰＣＢを構成し
ており、接続基板ＰＣＢにより垂直走査回路（図示せず
）とゲート端子ＧＴＭとが接続されている。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した１２．５型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁１９３〜２
１０．１９８６年１２月１５日、日経マグロウヒル社発
行、で知られている。

【発明が解決しようとする課題】

しかし、このような液晶表示装置においては、ゲート端
子ＧＴＭ部に水分が付着した状態で、ゲート端子ＧＴＭ
に走査信号を送出したとき、隣接するゲート端子ＧＴＭ
間の電位差が大きいと、ゲート端子ＧＴＭを構成する導
電膜がイオン化して、ゲート端子ＧＴＭが腐食し、ゲー
ト端子ＧＴＭが断線することがある。 この発明は上述の課題を解決するためになされたもので
、信号線端子が断線することがない液晶表示装置を提供
することを目的とする。 （課題を解決するための手段］ この目的を達成するため、この発明においては、透明基
板上に形成された信号線端子と外部駆動回路とが接続基
板によって接続されている液晶表示装置において、上記
信号線端子を非透水性の第１の樹脂で被覆するとともに
、上記透明基板の側面と上記接続基板との角部を非透水
性の第２の樹脂で被覆する。

【作用１ この液晶表示装置においては、第１、第２の樹脂により
信号線端子部に水分が付着するのを防止することができ
る。 【実施例】 以下、この発明を適用すべきアクティブ・マトリクス方
式のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 第２Ａ図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第２Ｂ図は第２Ａ図のＩＩＢ−ＩＩＢ切断線にお
ける断面と表示パネルのシール部付近の断面を示す図、
第２Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線における断面図
である。また、第３図（要部平面図）には第２Ａ図に示
す画素を複数配置したときの平面図を示す。 （画素配置） 第２Ａ図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号線
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。 各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴＯ
Ｉおよび保持容量素子Ｃａｄｄを含む。走査信号線ＧＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し、列方向に複数本配置さ
れている。 （表示部断面全体構造） 第２Ｂ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板５ＵＢＩ側には薄膜トランジスタＴＰＴおよび透
明画素電極ＩＴＯＩが形成され、上部透明ガラス基板５
ＵＢＺ側にはカラーフィルタＦＩＬ、遮光用ブラックマ
トリクスパターンを形成する遮光膜ＢＭが形成されてい
る。下部透明ガラス基板５ＵＢＩはたとえば１．１［ｍ
ｍｌ程度の厚さで構成されている。 第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ、５ＵＢ２の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板５ＵＢ１．５ＵＢ２の右側縁部分で
外部引出配線の存在しない部分の断面を示している。 第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩ、５
ＵＢ２の総周囲全体に沿って形成されている。シール材
ＳＬはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板５ＵＢ２側の共通透明画素電極ＩＴ
Ｏ２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板５ＵＢＩ側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極ＧＴ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２
のそれぞれと同一製造工程で形成される。 配向膜○ＲＩＩ、○ＲＩ２、透明画素電極ＩＴ０１、共
通透明画素電極ＩＴ○２、保護膜ＰＳＶ１、ＰＳＶ２、
絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬＩ、ＰＯＬ２はそれぞれ下部透
明ガラス基板５ＵＢＩ、上部透明ガラス基板５ＵＢ２の
外側の表面に形成されている。 液晶ＬＣは液晶分子の向きを設定する下部配向膜０ＲＩ
Ｉと上部配向膜０ＲＩ２との間に封入され、シール部Ｓ
Ｌよってシールされている。 下部配向膜○ＲＩＩは下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶ＬＣ側）の表
面には、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜Ｐ
ＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯＭ）および上
部配向膜０ＲＩ２が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板５ＵＢｌ側、上
部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板ＳＵＢ工、５ＵＢ２を
重ね合わせ、両者間に液晶ＬＣを封入することによって
組み立てられる。 （薄膜トランジスタＴＦＴ＞ 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは１画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは実質的に同一サイズ（チャンネル長と幅が同じ
）で構成されている。この分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれは、主にゲート電極ＧＴ
、ゲート絶縁膜ＧＩ、ｉ型（真性、１ｎｔｒｉｎｓｉｃ
、導電型決定不純物がドープされていない）非晶質シリ
コン（Ｓｉ）からなるｉ型半導体ＪＷＡＳ、一対のソー
ス電極ＳＤＩおよびドレイン電極ＳＤ２で構成されてい
る。なお、ソース・ドレインは本来その間のバイアス極
性によって決まり、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明でも、便
宜上一方をソース、他方をドレインと固定して表現する
。 （ゲート電極ＧＴ）＞ ゲート電極ＧＴは第４図（第２Ａ図の第１導電膜ｇ１．
第２導電膜ｇ２およびｉ型半導体層ＡＳのみを描いた平
面図）に詳細に示すように、走査信号線ＧＬから垂直方
向（第２Ａ図および第４図において上方向）に突出する
形状で構成されている（丁字形状に分岐されている）。 ゲート電極ＧＴは薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
のそれぞれの形成領域まで突出するように構成されてい
る。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれの
ゲート電極ＧＴは、一体に（共通ゲート電極として）構
成されており、走査信号線ＯＬに連続して形成されてい
る。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形成
領域において大きい段差を作らないように、単層の第１
導電膜ｇ１で構成する。第１導電膜ｇ１はたとえばスパ
ッタで形成されたクロム（Ｃｒ）膜を用い、１０００［
λ］程度の膜厚で形成する。 このゲート電極ＧＴは第２Ａ図、第２Ｂ図および第４図
に示されているように、ｉ型半導体層ＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、下部透明ガラス基板５ＵＢＩの下方に蛍光灯
等のバックライトＢＬを取り付けた場合、この不透明な
りロムからなるゲート電極ＧＴが影となって、ｉ型半導
体層ＡＳにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜トランジスタＴＰＴのオフ特性劣
化は起きにくくなる。なお、ゲート電極ＧＴの本来の大
きさは、ソース電極ＳＤＩとドレイン電極ＳＤ２との間
をまたがるに最低限必要な（ゲート電極ＧＴとソース電
極ＳＤＩ、ドレイン電極ＳＤ２との位置合わせ余裕分も
含めて）＠を持ち、チャンネル幅Ｗを決めるその奥行き
長さはソース電極ＳＤＩとドレイン電極ＳＤ２との間の
距離（チャンネル長）Ｌとの比、すなわち相互コンダク
タンスｇｍを決定するファクタＷ／Ｌをいくつにするか
によって決められる。 この液晶表示装置におけるゲート電極ＧＴの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極ＧＴのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極ＧＴおよび走査信号線ＧＬ
は嗅−の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム（Ａ、
ｌ）、純アルミニウム。 パラジウム（Ｐｄ）を含有させたアルミニウム等を選ぶ
ことができる。 （走査信号！ＧＬ＞ 走査信号！１ＸＧＬは第１、導電膜ｇｌおよびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＯＬの第１導電膜ｇ１はゲート
電極ＧＴの第１導電膜ｄ１と同一製造工程で形成され、
かつ一体に構成されている。 第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５ＱＯ［Ａ　］程度の膜
厚で形成する。第２導電膜ｇ２は走査信号線ＧＬの抵抗
値を低減し、信珍伝達速度の高速化（画素の情報の書込
特性向上）を図ることができるように構成されている。 また、走査信号線ＧＬは第１導電膜ｇ１の幅寸法に比べ
て第２導電膜ｇ２の幅寸法を小さく構成している。すな
わち、走査信号線ＧＬはその側壁の段差形状がゆるやか
になっている。 （絶縁膜ＧＩ＞ 絶縁膜ＧＩは薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれのゲート絶縁膜として使用される。 絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩはたとえばプラズマＣ
ＶＤで形成された窒化シリコン膜を用い、３０００［人
］程度の膜厚で形成する。 （ｉ型半導体層ＡＳ＞ ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のチャネル形成領域として使用される。ｉ型半導体ＲＡ
Ｓは非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［人コ程度の膜厚で形成する。 このｉ型半導体層Ａｓは、供給ガスの成分を変えて５ｊ
３Ｎ４からなるゲート絶縁膜として使用される１１１！
！縁膜Ｇｌの形成に連続して、同じプラズマＣＶＤ装置
で、しかもそのプラズマＣＶＤ装置から外部に露出する
ことなく形成される。また、オーミックコンタクト用の
ＰをドープしたＮ＋型半導体層ｄｏ（第２Ｂ図）も同様
に連続して約４００［人］の厚さに形成される。しかる
後、下部透明ガラス基板５ＵＢＩはＣＶＤ装置から外に
取り出され、写真処理技術によりＮ＋型半導体層ｄｏお
よびｉ型半導体層ＡＳは第２Ａ図、第２Ｂ図および第４
図に示すように独立した島状にパターニングされる。 ｉ型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体／ｉ！ＦＡｓは交差部における走査
信号線ＧＬと映像信号ｍＤＬとの短絡を低減するように
構成されている。 （ソース電極ＳＤ１．　ドレイン電極ＳＤ２＞複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのソース電極ＳＤＩとドレイン電極ＳＤ２とは、第２
Ａ図、第２Ｂ図および第５図（第２Ａ図の第１〜第３導
電膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。 ソース電極Ｓ　Ｄ　１．　、ドレイン電極ＳＤ２のそれ
ぞれは、Ｎ＋型半導体層ｄｏに接触するＦＭ側から、第
１導電膜ｄｉ、第２導電膜ｄ２、第３導電膜ｄ３を順次
重ね合わせて構成されている。ソース電極ＳＤＩの第１
導電膜ｄ１、第２導電膜ｄ２および第３導電膜ｄ３は、
ドレイン電極ＳＤ２の第１導電膜ｄ１、第２導電膜ｄ２
および第３導電膜ｄ３と同一製造工程で形成される。 第１導電膜ｄ１はスパッタで形成したクロム膜を用い、
５００−１ｏｏｏｃ入コの膜厚（この液晶表示装置では
、６００［Ａ］程度の膜厚）で形成する。クロム膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０［人］程度の膜厚を越えない範囲で形或する。クロム
膜はＮ＋型型半導体Ｍｄ上の接触が良好である。クロム
膜は後述する第２導電膜ｄ２のアルミニウムがＮ＋型半
導体層ｄｏに拡散することを防止するいわゆるバリア層
を構成する。 第１導電膜ｄ１としては、クロム膜の他に高融点金Ｒ（
Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍ
ｏＳｉ２、ＴｉＳｉ、、Ｔａｘｉ、、ＷＳｉ２）膜で形
成してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜ｄ１を
マスクとして、Ｎ＋型半導体ｌｄＯが除去される。つま
り、ｉ型半導体層ＡＳ上に残っていたＮ＋型半導体Ｎｄ
Ｏは第１導電膜ｄ↓以外の部分がセルファラインで除去
される。このとき、Ｎ＋型半導体層ｄｏはその厚さ分は
全て除去されるようエッチされるので、ｉ型半導体層Ａ
Ｓも若干その表面部分でエッチされるが、その程度はエ
ッチ時間で制御すればよい。 しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［Ａ　］の膜厚（この液晶表
示装置では、３５００［人］程度の膜厚）に形成される
。アルミニウム膜はクロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている。第２導電膜ｄ２として
はアルミニウム膜の他にシリコンや銅（Ｃｕ）を添加物
として含有させたアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−
Ｔｉｎ−Ｏｘｉｄａ　　Ｉ　Ｔ○：ネサ膜）からなり、
１０００〜２０００［人］の膜厚（この液晶表示装置で
は、１２００［Ａ　］程度の膜厚）で形成される。この
第３導電膜ｄ３はソース電極ＳＤ１、ドレイン電極ＳＤ
２および映像信号線ＤＬを構成するとともに、透明画素
電極ＩＴ○１を構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べて内側に（チャンネル領
域内に）大きく入り込んでいる。つまり、これらの部分
における第１導電膜ｄ１は第２導電膜ｄ２、第３導電膜
ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート長り
を規定できるように構成されている。 ソース電極ＳＤ１は透明画素電極ＩＴＯＩに接続されて
いる。ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形
状（第１導電膜ｇ１の膜厚、Ｎ◆型半導体層ｄｏの膜厚
およびｉ型半導体層ＡＳの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤ１は、ｉ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ１の上部
にそれに比べて透明画素電極ＩＴＯＩと接続される側を
小さいサイズで形成した第２導電膜ｄ２と、この第２導
電膜ｄ２から露出する第１導電膜ｄ１に接続された第３
導電膜ｄ３とで構成されている。 ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｉ型
半導体ＩＡｓに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で、露出する第１導電膜ｄｌに接続するように構成され
ている。第１導電膜ｄ１と第３導電膜ｄ３とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極ＳＤＩと透明画素電極ＩＴＯＩとを
確実に接続することができる。 （透明画素電極ＩＴＯＩ＞ 透明画素電極ＩＴ○１は各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。 透明画素電極ＩＴＯＩは画素の複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３
つの分割透明画素電極Ｅ１、Ｅ２、Ｅ３に分割されてい
る。分割透明画素電極Ｅｌ〜Ｅ３は各々薄膜トランジス
タＴＰＴのソース電極ＳＤＩに接続されている。 分割透明画素電極Ｅ１〜Ｅ３のそれぞれは実質的に同一
面積となるようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴ１〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれに分割透明画素電極Ｅ１〜Ｅ３のそれぞれを接
続することにより、分割された一部分（たとえば、薄膜
トランジスタＴＦＴ１）が点欠陥になっても、画素全体
でみれば点欠陥でなくなる（薄膜トランジスタＴＦＴ２
および薄膜トランジスタＴＦＴ３が欠陥でない）ので、
点欠陥の確率を低減することができ、また欠陥を見にく
くすることができる。 また１分割透明画素電極Ｅｌ−Ｅ３のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極Ｅ
１〜Ｅ３のそれぞれと共通透明画素電極ＩＴ○２とで構
成されるそれぞれの液晶容量Ｃｐｉｘを均一にすること
ができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯＩ上
には保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは主に薄膜トランジスタＴＰＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶＩはたと
えばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒
化シリコン膜で形成されており、８０００［人］程度の
膜厚で形成する。 （遮光膜ＢＭ＞ 上部透明ガラス基板５ＵＢ２側には、外部光（第２Ｂ図
では上方からの光）がチャネル形成領域として使用され
るｉ型半導体層ＡＳに入射されないように、遮蔽膜ＢＭ
が設けられ、遮蔽膜ＢＭは第６図のハツチングに示すよ
うなパターンとされている。なお、第６図は第２Ａ図に
おけるＩＴ０膜からなる第３導電膜ｄ３、カラーフィル
タＦＩＬおよび遮光膜ＢＭのみを描いた平面図である。 遮光膜ＢＭは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで１３００［Ａ　］程
度の膜厚に形成される。 したがって、薄膜トランジスタＴＰＴ１〜ＴＦＴ３のｉ
型半導体層ＡＳは上下にある遮光膜ＢＭおよび太き目の
ゲート電［ｉＧＴによってサンドインチにされ、その部
分は外部の自然光やバックライト光が当たらなくなる。 遮光膜ＢＭは第６図のハツチング部分で示すように、画
素の周囲に形成され、つまり遮光膜ＢＭは格子状に形成
され（ブラックマトリクス）、この格子で１画素の有効
表示領域が仕切られている。したがって、各画素の輪郭
が遮光膜ＢＭによってはっきりとし、コントラストが向
上する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対す
る遮光とブラックマトリクスとの２つの機能をもつ。 なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩをａ察側（外部
露出側）とすることもできる。 （共通透明画素電極ＩＴ○２） 共通透明画素電極ＩＴ○２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴＯＩに対
向し、液晶ＬＣの光学的な状態は各画素電極ＩＴＯＩと
共通透明画素電極ＩＴ○２との間の電位差（電界）に応
答して変化する。この共通透明画素電極ＩＴＯ２にはコ
モン電圧Ｖ　ｃｏｗが印加されるように構成されている
。コモン電圧Ｖｃｏｍは映像信号線ＤＬに印加されるロ
ウレベルの駆動電圧Ｖ　ｄ　１１ｉｎとハイレベルの開
動電圧Ｖ　ｄ　ｗａｘとの中間電位である。 （カラーフィルタＦＩＬ＞ カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置に各画素毎に
ドツト状に形成され（第７図）、染め分けられている（
第７図は第３図の第３導電膜層ｄ３とカラーフィルタＦ
ＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各カラーフィル
ターＦＩＬはそれぞれ、４５＠、１３５°、クロスのハ
ツチを施しである）。カラーフィルタＦＩＬは第６図に
示すように透明画素電極ＩＴ○１（Ｅ１〜Ｅ３）の全て
を覆うように太き目に形成され、遮光膜ＢＭはカラーフ
ィルタＦ’　Ｉ　Ｌおよび透明画素電極工ＴＯＩのエツ
ジ部分と重なるよう透明画素電極ＩＴＯＩの周縁部より
内側に形成されている。 カラーフィルタＦＩＬは次のように形成することができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 （保護膜ＰＳＶ２＞ 保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染
め分けた染料が液晶ＬＣに漏れることを防止するために
設けられている。保護膜ＰＳＶ２はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 （画素配列） 液晶表示部の各画素は、第３図および第７図に示すよう
に、走査信号線ＧＬが延在する方向と同一列方向に複数
配置され、画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・のそ
れぞれを構成している。各画素列Ｘｉ、Ｘ２．Ｘ３．Ｘ
４．・・・のそれぞれの画素は、薄膜トランジスタＴＦ
ＴＩ−ＴＦＴ３および分割透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列ＸＩ
、Ｘ３゜・・・のそれぞれの画素は、薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３の配置位置を左側、分割透明画素電
極Ｅ１〜Ｅ３の配置位置を右側に構成している。 奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの行方向の隣
りの偶数画素列Ｘ２．Ｘ４．・・・のそれぞれの画素は
、奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの画素を映
像信号線ＤＬの延在方向を基準にして線対称でひっくり
返した画素で構成されている。すなわち、画素列Ｘ２．
Ｘ４．・・・のそれぞれの画素は、薄膜トランジスタＴ
ＰＴＩ　ＮＴＦＴ３の配置位置を右側、透明画素電極Ｅ
１〜Ｅ３の配置位置を左側に構成している。そして、画
素列Ｘ２．Ｘ４゜・・・のそれぞれの画素は、画素列Ｘ
ｉ、Ｘ３．・・・のそれぞれの画素に対し、列方向に半
画素間隔移動させて（ずらして）配置されている。つま
り、画素列Ｘの各画素間隔を１．０　（１，０ピツチ）
とすると、次段の画素列Ｘは、各画素間隔を１．０とし
、前段の画素列Ｘに対して列方向に０．５画素間隔（０
，５ピツチ）ずれている。各画素間を行方向に延在する
映像信号線ＤＬは、各画素列Ｘ間において、半画素間隔
分（０，５ピツチ分）列方向に延在するように構成され
ている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（たとえば、画素列ｘ３の
赤色フィルタＲが形成された画素）と次段の画素列Ｘの
同一色フィルタが形成された画素（たとえば１画素列Ｘ
４の赤色フィルタＲが形成された画素）とが１．５画素
間隔（１，５ピツチ）離隔され、またＲＧＢのカラーフ
ィルタＦＩＬは三角形配置となる。カラーフィルタＦＩ
ＬのＲＧＢの三角形配置構造は、各色の混色を良くする
ことができるので、カラー画像の解像度を向上すること
ができる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので。 隣接する映像信号線ＤＬと交差しなくなる。したがって
、映像信号！ＤＬの引き回しをなくしその占有面積を低
減することができ、また映像信号線ＤＬの迂回をなくし
、多層配線構造を廃止することができる。 （表示装置全体等価回路） この液晶表示装置の等価回路を第８図に示す。 ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィルタＧが形成
される画素に接続された映像信号線ＤＬである。 Ｘ　ｉＢ　ｔ　Ｘ　ｘ　＋　Ｉ　Ｂ　ｔ・・・は、青色
フィルタＢが形成される画素に接続された映像信号線Ｄ
Ｌである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，−は、赤色フィルタＲが形成
される画素に接続された映像信号線ＤＬである。これら
の映像信号４１ＤＬは、映像信号廂動回路で選択される
。Ｙｉは第３図および第７図に示す画素列Ｘ１を選択す
る走査信号線ＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・のそれぞれは、画
素列Ｘ２．Ｘ３．・・・のそれぞれを選択する走査信号
線ＯＬである。これらの走査信号線ＯＬは垂直走査回路
に接続されている。 （保持容量素子Ｃａｄｄの構造） 分割透明画素電極Ｅ１〜Ｅ３のそれぞれは、薄膜トラン
ジスタＴＰＴと接続される端部と反対側の端部において
、隣りの走査信号線ＧＬと重なるよう、Ｌ字状に屈折し
て形成されている。この重ね合わせは、第２Ｃ図からも
明らかなように、分割透明画素電極Ｅｌ〜Ｅ３のそれぞ
れを一方の電極ＰＬ２とし、隣りの走査信号線ＧＬを他
方の電極ＰＬＩとする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として使
用される。１１！縁膜ＧＩと同一層で構成されている。 保持容量素子Ｃａｄｄは、第４図からも明らかなように
、ゲート線ＯＬの第１導電膜ｇｌの幅を広げた部分に形
成されている。なお、映像信号線ＤＬと交差する部分の
第１導電膜ｇ１は映像信号線ＤＬとの短絡の確率を小さ
くするため細くされている。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
分割透明画素電極Ｅ１〜Ｅ３のそれぞれと電極ＰＬＩと
の間の一部には、ソース電極ＳＤＩと同様に１段差形状
を乗り越える際に透明画素電極ＩＴＯＩが断線しないよ
うに、第１導電膜ｄ１および第２導電膜ｄ２で構成され
た島領域が設けられている。この島領域は、透明画素電
極ＩＴ○１の面積（開口率）を低下しないように、でき
る限り小さく構成する。 （保持容量素子Ｃａｄｄの等価回路とその動作）第２Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極
ＧＴとソース電極ＳＤＩとの間に形成される寄生容量で
ある。寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。 Ｃｐｉｘは透明画素電極ＩＴＯＩ　（ＰＩＸ）と共通透
明画素電極ＩＴ０２　（ＣＯＭ）との間に形成される液
晶容量である。液晶容量Ｃｐｉｘの誘電体膜は液＆　Ｌ
　Ｃ，保護膜ＰＳＶＩおよび配向膜０ＲＩＩ、０ＲＩ２
１？ある。Ｖｌｃは中点電位である。 保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）Ｖｌｃ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く。この様子を式で表すと、次式のようになる。 ΔＶｌｃ＝　（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ
））ＸΔＶｇここで、Δ■１ｃはΔＶｇによる中点電位
の変化分を表わす。この変化分ΔＶｌｃは液晶ＬＣに加
わる直流成分の原因となるが、保持容量Ｃａｄｄを大き
くすればする程、その値を小さくすることができる。ま
た、保持容量素子Ｃａｄｄは放電時間を長くする作用も
あり、薄膜トランジスタＴＰＴがオフした後の映像情報
を長く蓄積する。液晶ＬＣに印加される直流成分の低減
は、液晶ＬＣの寿命を向上し、液晶表示画面の切り替え
時に前の画像が残るいわゆる焼き付きを低減することが
できる。 前述したように、ゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２とのオーバラップ面積が増え、し
たがって寄生容量Ｃｇｓ−が大きくなり、中点電位Ｖｌ
ｃはゲート（走査）信号Ｖｇの影響を受は易くなるとい
う逆効果が生じる。 しかし、保持容量素子Ｃａｄｄを設けることによりこの
デメリットも解消することができる。 保持容量素子Ｃａｄｄの保持容量は、画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
＜　Ｃａｄｄ（８・Ｃｐｉｘ）　、重ね合わせ容ＪｋＣ
ｇｓに対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜　
３２・Ｃｇｓ）程度の値に設定する。 （保持容量素子Ｃａｄｄ電極線の結線方法）容量電極線
としてのみ使用される最終段の走査信号１ＧＬ（または
初段の走査信号線ＯＬ）は、第８図に示すように、共通
透明画素電極ＩＴＯ２（Ｖｃｏｍ）に接続する。共通透
明画素電極ＩＴＯ２は、第２Ｂ図に示すように、液晶表
示装置の周縁部において銀ペースト材ＳＬによって外部
引出配線に接続されている。しかも、この外部引出配線
の一部の導電層（ｇｌおよびｇ２）は走査信号線ＧＬと
同一製造工程で構成されている。この結果、最終段の走
査信号線（容量電極線）ＧＬは、共通透明画素電極ＩＴ
○２に簡単に接続することができる。 または、第８図の点線で示すように、最終段（初段）の
走査信号線（容量電極４りＧＬを初段（最終段）の走査
信号線ＧＬに接続してもよい。 なお、この接続は液晶表示部内の内部配線あるいは外部
引出配線によって行なうことができる。 （保持容量素子Ｃａｄｄの走査信号による直流分相殺） この液晶表示装置は、先に本願出願人によって出願され
た特願昭６２−９５１２５号に記載される直流相殺方式
（ＤＣキャンセル方式）に基づき、第王Ｏ図（タイムチ
ャート）に示すように、走査信号線ＧＬの駆動電圧を制
御することによってさらに液晶ＬＣに加わる直流成分を
低減することができる。第１０図において、Ｖｉは任意
の走査信号線ＧＬの駆動電圧、Ｖｉ＋１はその次段の走
査信号！ＧＬの駆動電圧である。Ｖｅｅは映像信号ｇＤ
Ｌに印加されるロウレベルの駆動電圧Ｖ　ｄ　ｗｉｎ、
Ｖｄｄは映像信号Ａ！ＤＬに印加されるハイレベルの駆
動電圧Ｖ　ｄ　１１ａｘである。各時刻ｔ＝ｔｌ〜ｔ４
における中点電位■１ｃ（第９図参照）の電圧変化分Δ
Ｖ工〜Δｖ４は、画素の合計の容ｉｃ＝ｃｇｓ十Ｃｐｉ
ｘ　＋　Ｃａｄｄとすると、次式で表される。 ΔＶ１＝　　（Ｃｇｓ／Ｃ）・Ｖ２ ΔＶ２＝＋（Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ
／　Ｃ）・Ｖ　２ △ｖ３＝　　（Ｃｇｓ／Ｃ）・Ｖ１ ＋（Ｃａｄｄ／　Ｃ）（Ｖ　ｌ　＋Ｖ　２）ΔＶ４＝　
　（Ｃａｄｄ／Ｃ）・Ｖｌ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 Δｖ３＋△Ｖ４＝　（Ｃａｄｄ−Ｖ　２　　Ｃｇｓ−Ｖ
　１　）／　Ｃしたがって、Ｃａｄｄ−Ｖ　２　＝　Ｃ
ｇｓ−Ｖ　］とすると、液晶ＬＣに加わる直流電圧はＯ
になる。 【注】時刻ｔ１、ｔ２で駆動電圧Ｖｉの変化分が中点電
位ｖｌｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電
位Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）。液晶ＬＣにか
かる電位は薄膜トランジスタＴＰＴがオフした直後の電
位でほぼ決定される（薄膜トランジスタＴＰＴのオフ期
間がオン期間より圧倒的に長い）。したがって、液晶Ｌ
Ｃにかかる直流分の計算は、期間ｔ１〜ｔ３はほぼ無視
でき、薄膜トランジスタＴＰＴがオフ直後の電位。 すなわち時刻ｔ３、ｔ４における過渡時の影響を考えれ
ばよい。なお、映像信号はフレーム毎、あるいはライン
毎に極性が反転し、映像信号そのものによる直流分は零
とされている。 つまり、直流相殺方式は、寄生容ｉｃｇｓによる中点電
位Ｖｌｃの引き込みによる低下分を、保持容量素子Ｃａ
ｄｄおよび次段の走査信号線（容量電極線）ＯＬに印加
される駆動電圧によって押し上げ、液晶ＬＣに加わる直
流成分を極めて小さくすることができる。この結果、液
晶表示装置は液晶ＬＣの寿命を向上することができる。 もちろん、遮光効果を上げるためにゲート電極ＧＴを大
きくした場合、それに伴って保持容量素子Ｃａｄｄの保
持容量を大きくすればよい。 第１Ａ図はこの発明に係るアクティブ・マトリックス方
式のカラー液晶表示装置を示す概略図。 第１Ｂ図は第１Ａ図のＡ−Ａ断面図である。図において
、ＲＥＳＩはゲート端子ＧＴＭを被覆するエポキシ樹脂
等の非透水性の第１の樹脂で、樹脂ＲＥＳＩは上部透明
ガラス基板５ＵＢ２の側面および接続基板ＰＣＢの端部
を被覆している。ＲＥＳ２は下部透明ガラス基板５ＵＢ
Ｉの側面と接続基板ＰＣＢとの角部を被覆するエポキシ
樹脂等の非透水性の第２の樹脂である。 この液晶表示装置においては、樹脂ＲＥＳＩ、樹脂ＲＥ
Ｓ２によりゲート端子ＧＴＭ部に水分が付着するのを防
止することができるから、ゲート端子ＧＴＭに走査信号
を送出したとき、隣接するゲート端子ＧＴＭ間の電位差
が大きくとも、ゲート端子ＧＴＭを構成する導電膜がイ
オン化することはないので、ゲート端子ＧＴＭが腐食す
ることがなく、ゲート端子ＧＴＭが断線することはない
また、樹脂ＲＥＳ１、樹脂ＲＥＳ２により液晶モジュー
ルの金属フレームやハンダ部から落ちた金属くずがゲー
ト端子ＧＴＭ付着するのを防止することができるから、
ゲート端子ＧＴＭ間の短絡が生ずるのを防止することが
できる。さらに、樹脂ＲＥＳＩで接続基板ＰＣＢの端部
を被覆するとともに、樹脂ＲＥＳ２で下部透明ガラス基
板５ＵＢｌの側面と接続基板ＰＣＢとの角部を被覆して
いるから、接続基板ＰＣＢの剥がれによる断線不良を防
止することができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソースドレイン電極形
成の逆スタガ構造を示したが、上下関係または作る順番
がそれと逆のスタガ構造でもこの発明は有効である。ま
た、上述実施例においては、信号線端子がゲート端子Ｇ
ＴＭの場合について説明したが、ドレイン端子の場合に
もこの発明を適用できることは明らかである。 【発明の効果１ 以上説明したように、この発明に係る液晶表示装置にお
いては、第１、第２の樹脂により信号線端子部に水分が
付着するのを防止することができるから、信号線端子が
断線することがない。このように、この発明の効果は顕
著である。

【図面の簡単な説明】

第１Ａ図はこの発明に係るアクティブ・マトリックス方
式のカラー液晶表示装置を示す概略図、第１Ｂ図は第１
Ａ図のＡ−Ａ断面図、第２Ａ図はこの発明が適用される
アクティブ・マトリックス方式のカラー液晶表示装置の
液晶表示部の一画素を示す要部平面図、第２Ｂ図は第２
Ａ図のＩ［Ｂ−Ｉ［Ｂ切断線で切った部分とシール部周
辺部の断面図、第２Ｃ＠は第２Ａ図のｆｆｃ−■Ｃ切断
線における断面図、第３図は第２Ａ図に示す画素を複数
配置した液晶表示部の要部平面図、第４図〜第６図は第
２Ａ図に示す画素の所定の層のみを描いた平面図、第７
図は第３図に示す画素電極層とカラーフィルタ層のみを
描いた要部平面図、第８図はアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部を示す等Ｗ１回
路図、第９図は第２Ａ図に記載される画素の等価回路図
、第１０図は直流相殺方式による走査信号線の駆動電圧
を示すタイムチャート、第１１図は従来の高表示装置の
一部を示す概略断面図である。 ＳＵＢ・・・透明ガラス基板 ＯＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 Ａｓ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・寄生容量 ＣＦ３Ｘ・・・液晶容量 ＧＴＭ・・・ゲート端子 ＰＣＢ・・・接続基板 ＲＥＳ・・・樹脂 第１Ａ図 第１Ｂ図 １− ＲＥＳ２−−−一　葉２　のｍ８旨 ２３う 第１０図 ｔｌ ｔ２　ｔ’）１４ 第１１図

Claims (1)

【特許請求の範囲】
1. １、透明基板上に形成された信号線端子と外部駆動回路
   とが接続基板によって接続されている液晶表示装置にお
   いて、上記信号線端子を非透水性の第１の樹脂で被覆す
   るとともに、上記透明基板の側面と上記接続基板との角
   部を非透水性の第２の樹脂で被覆したことを特徴とする
   液晶表示装置。