JPH07114044A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH07114044A JPH07114044A JP26111593A JP26111593A JPH07114044A JP H07114044 A JPH07114044 A JP H07114044A JP 26111593 A JP26111593 A JP 26111593A JP 26111593 A JP26111593 A JP 26111593A JP H07114044 A JPH07114044 A JP H07114044A
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- film
- patterning
- semiconductor layer
- metal
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Abstract
(57)【要約】
【目的】 液晶表示装置において絶縁膜の欠陥を防止し
て、層間ショートを無くすと共に、補助容量誘電層の膜
厚を薄くして、補助容量電極の面積を縮小することによ
り、開口率の向上をはかる。 【構成】絶縁膜（１３）上に、回転塗布法によるＳＯＧ
膜（１７）を形成することにより、絶縁膜（１３）のピ
ンホールやクラックの穴埋めを行って、上記目的を達成
する．
て、層間ショートを無くすと共に、補助容量誘電層の膜
厚を薄くして、補助容量電極の面積を縮小することによ
り、開口率の向上をはかる。 【構成】絶縁膜（１３）上に、回転塗布法によるＳＯＧ
膜（１７）を形成することにより、絶縁膜（１３）のピ
ンホールやクラックの穴埋めを行って、上記目的を達成
する．
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の製造方
法に関し、特に、高歩留まり及び高開口率を達成した液
晶表示装置の製造方法に関する。
法に関し、特に、高歩留まり及び高開口率を達成した液
晶表示装置の製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は精細な動画表示が可能であり、ディ
スプレイに使用されている。パネルディスプレイの大型
化、高精細化に伴い、画素数が増加し、欠陥対策が重要
になってきている。
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は精細な動画表示が可能であり、ディ
スプレイに使用されている。パネルディスプレイの大型
化、高精細化に伴い、画素数が増加し、欠陥対策が重要
になってきている。
【０００３】アクティブマトリクス型液晶表示装置は、
ＴＦＴを有した表示電極がマトリクス状に配置された基
板と、共通電極が設けられた基板が、厚さ数μｍの液晶
層を挟んで貼り合わされて構成される。ＴＦＴはゲート
ラインとドレインラインの交点に形成され、ゲートライ
ンを線順次に走査選択することにより１行ごとに一斉に
ＯＮされ、これと同期したデータ信号が各ドレインライ
ンより全ての列の表示電極に同時に入力される。各表示
電極と共通電極の電位差は液晶の駆動電圧として印加さ
れ、液晶分子の配向を制御することにより、画素ごとに
光透過率が調節されて所望の表示画面が得られる。液晶
の駆動状態は次フィールドの書き換えまで液晶容量によ
って保持されるが、液晶容量と並列に補助容量を付加す
ることにより、保持特性が向上される。補助容量は、専
用の電極を表示電極に重畳形成して共通電極と同電位に
設定するか、または、前段のゲートラインより一部を延
在して重畳配置することにより得られるが、いずれの場
合も、有効表示領域を縮小するため開口率低下の原因に
なっている。
ＴＦＴを有した表示電極がマトリクス状に配置された基
板と、共通電極が設けられた基板が、厚さ数μｍの液晶
層を挟んで貼り合わされて構成される。ＴＦＴはゲート
ラインとドレインラインの交点に形成され、ゲートライ
ンを線順次に走査選択することにより１行ごとに一斉に
ＯＮされ、これと同期したデータ信号が各ドレインライ
ンより全ての列の表示電極に同時に入力される。各表示
電極と共通電極の電位差は液晶の駆動電圧として印加さ
れ、液晶分子の配向を制御することにより、画素ごとに
光透過率が調節されて所望の表示画面が得られる。液晶
の駆動状態は次フィールドの書き換えまで液晶容量によ
って保持されるが、液晶容量と並列に補助容量を付加す
ることにより、保持特性が向上される。補助容量は、専
用の電極を表示電極に重畳形成して共通電極と同電位に
設定するか、または、前段のゲートラインより一部を延
在して重畳配置することにより得られるが、いずれの場
合も、有効表示領域を縮小するため開口率低下の原因に
なっている。
【０００４】続いて、従来例を図９及び図１０を参照し
ながら説明する。図９は平面図、図１０は図９のＡ−Ａ
線に沿った断面図である。まず、透明基板（１０）上
に、Ｃｒなどのゲート・補助容量配線材料を積層し、所
定のパターニングを行う。これにより、ゲート電極（１
１Ｅ）、ゲートライン（１１Ｌ）、補助容量電極（１２
Ｅ）、補助容量ライン（１２Ｌ）が形成される。次いで
全面を覆って、ＳｉＮX、アモルファスシリコン（以
下、ａ−Ｓｉと略す）（１４）、ＳｉＮXを順次積層す
る。最上層のＳｉＮXはパターニングでエッチングスト
ッパー（１５）に形成される。また、最下層のＳｉＮX
はＴＦＴ、補助容量、配線交差部の絶縁膜（１３）とさ
れる。次いで、不純物イオンが高濃度にドープされたア
モルファスシリコン（以下、Ｎ+ａ−Ｓｉと略す）（１
６）を積層する。このＮ+ａ−Ｓｉ（１６）及びａ−Ｓ
ｉ（１４）は同一マスクのパターニングにより、ＴＦＴ
のチャンネル・コンタクト層に形成される。続いて、Ｉ
ＴＯを所定の形状に形成して表示電極（１８）とされ
る。次に、Ａｌ／Ｍｏなどのソース・ドレイン配線材料
を積層し、所定のパターニングを行うことにより、ソー
ス電極（１９）、ドレイン電極（２０Ｅ）、及び、ドレ
インライン（２０Ｌ）が形成される。最後に、ソース電
極（１９）及びドレイン電極（２０Ｅ）のマスクでＮ+
ａ−Ｓｉ（１６）のセンター部がエッチングされて図９
及び図１０に示す構造が完成される。
ながら説明する。図９は平面図、図１０は図９のＡ−Ａ
線に沿った断面図である。まず、透明基板（１０）上
に、Ｃｒなどのゲート・補助容量配線材料を積層し、所
定のパターニングを行う。これにより、ゲート電極（１
１Ｅ）、ゲートライン（１１Ｌ）、補助容量電極（１２
Ｅ）、補助容量ライン（１２Ｌ）が形成される。次いで
全面を覆って、ＳｉＮX、アモルファスシリコン（以
下、ａ−Ｓｉと略す）（１４）、ＳｉＮXを順次積層す
る。最上層のＳｉＮXはパターニングでエッチングスト
ッパー（１５）に形成される。また、最下層のＳｉＮX
はＴＦＴ、補助容量、配線交差部の絶縁膜（１３）とさ
れる。次いで、不純物イオンが高濃度にドープされたア
モルファスシリコン（以下、Ｎ+ａ−Ｓｉと略す）（１
６）を積層する。このＮ+ａ−Ｓｉ（１６）及びａ−Ｓ
ｉ（１４）は同一マスクのパターニングにより、ＴＦＴ
のチャンネル・コンタクト層に形成される。続いて、Ｉ
ＴＯを所定の形状に形成して表示電極（１８）とされ
る。次に、Ａｌ／Ｍｏなどのソース・ドレイン配線材料
を積層し、所定のパターニングを行うことにより、ソー
ス電極（１９）、ドレイン電極（２０Ｅ）、及び、ドレ
インライン（２０Ｌ）が形成される。最後に、ソース電
極（１９）及びドレイン電極（２０Ｅ）のマスクでＮ+
ａ−Ｓｉ（１６）のセンター部がエッチングされて図９
及び図１０に示す構造が完成される。
【０００５】
【発明が解決しようとする課題】従来の液晶表示装置で
は、補助容量部や配線交差部において、絶縁膜（１３）
にピンホールやクラックなどの欠陥があった場合、補助
容量電極（１２Ｅ）と表示電極（１８）、及び、ゲート
ライン（１１Ｌ）とドレインライン（２０Ｌ）のショー
トが発生する問題があった。例えば、絶縁膜（１３）に
異物が存在すると、後の工程でレジスト除去などによっ
て異物がとれてピンホールとなる。そのため、表示電極
（１８）のＩＴＯ、ドレインライン（２０Ｌ）のＡｌ／
Ｍｏを成膜することによって、ピンホール内にＩＴＯや
Ａｌ／Ｍｏが生成して、補助容量電極（１２Ｅ）と表示
電極（１８）、ゲートライン（１１Ｌ）とドレインライ
ン（２０Ｌ）が短絡接続される。補助容量電極（１２）
は共通電極電位に設定されているため、表示電極（１
８）が補助容量電極（１２Ｅ）に接続されると、保持期
間中に表示電極（１８）が、共通電極電位にシフトし、
液晶を駆動することができなくなる。
は、補助容量部や配線交差部において、絶縁膜（１３）
にピンホールやクラックなどの欠陥があった場合、補助
容量電極（１２Ｅ）と表示電極（１８）、及び、ゲート
ライン（１１Ｌ）とドレインライン（２０Ｌ）のショー
トが発生する問題があった。例えば、絶縁膜（１３）に
異物が存在すると、後の工程でレジスト除去などによっ
て異物がとれてピンホールとなる。そのため、表示電極
（１８）のＩＴＯ、ドレインライン（２０Ｌ）のＡｌ／
Ｍｏを成膜することによって、ピンホール内にＩＴＯや
Ａｌ／Ｍｏが生成して、補助容量電極（１２Ｅ）と表示
電極（１８）、ゲートライン（１１Ｌ）とドレインライ
ン（２０Ｌ）が短絡接続される。補助容量電極（１２）
は共通電極電位に設定されているため、表示電極（１
８）が補助容量電極（１２Ｅ）に接続されると、保持期
間中に表示電極（１８）が、共通電極電位にシフトし、
液晶を駆動することができなくなる。
【０００６】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に第１のメタルを積層する工程と、
該第１のメタルをパターニングする工程と、該第１のメ
タルを被覆する絶縁膜を形成する工程と、該絶縁膜上に
半導体層を形成する工程と、該半導体層をパターニング
する工程と、回転塗布及び焼成により前記半導体層上及
び前記第１の絶縁膜上にＳＯＧ膜を形成して一部を前記
絶縁膜の欠陥部に埋め込ませる工程と、該ＳＯＧ膜上に
透明導電膜を形成する工程と、該透明導電膜及び前記Ｓ
ＯＧ膜を同一マスクを用いたフォトエッチによりパター
ニングするとともに前記半導体層を露出させる工程と、
前記半導体層及び前記透明導電膜を被覆する第２のメタ
ルを積層する工程と、該第２のメタルをパターニングす
る工程とを有する液晶表示装置の製造方法である。
みて成され、基板上に第１のメタルを積層する工程と、
該第１のメタルをパターニングする工程と、該第１のメ
タルを被覆する絶縁膜を形成する工程と、該絶縁膜上に
半導体層を形成する工程と、該半導体層をパターニング
する工程と、回転塗布及び焼成により前記半導体層上及
び前記第１の絶縁膜上にＳＯＧ膜を形成して一部を前記
絶縁膜の欠陥部に埋め込ませる工程と、該ＳＯＧ膜上に
透明導電膜を形成する工程と、該透明導電膜及び前記Ｓ
ＯＧ膜を同一マスクを用いたフォトエッチによりパター
ニングするとともに前記半導体層を露出させる工程と、
前記半導体層及び前記透明導電膜を被覆する第２のメタ
ルを積層する工程と、該第２のメタルをパターニングす
る工程とを有する液晶表示装置の製造方法である。
【０００７】また、基板上に第１のメタルを積層する工
程と、該第１のメタルをパターニングする工程と、該第
１のメタルを被覆する絶縁膜を形成する工程と、該絶縁
膜上に半導体層を形成する工程と、該半導体層をパター
ニングする工程と、回転塗布及び焼成により前記半導体
層上及び前記絶縁膜上にＳＯＧ膜を形成して一部を前記
絶縁膜の欠陥部に埋め込ませる工程と、該ＳＯＧ膜をエ
ッチバックして前記半導体層及び前記欠陥部が埋め込ま
れた絶縁膜を露出させる工程と、前記絶縁膜上に透明導
電膜を形成する工程と、該透明導電膜をパターニングす
る工程と、前記半導体層及び前記透明導電膜を被覆する
第２のメタルを積層する工程と、該第２のメタルをパタ
ーニングする工程とを有する液晶表示装置の製造方法で
ある。
程と、該第１のメタルをパターニングする工程と、該第
１のメタルを被覆する絶縁膜を形成する工程と、該絶縁
膜上に半導体層を形成する工程と、該半導体層をパター
ニングする工程と、回転塗布及び焼成により前記半導体
層上及び前記絶縁膜上にＳＯＧ膜を形成して一部を前記
絶縁膜の欠陥部に埋め込ませる工程と、該ＳＯＧ膜をエ
ッチバックして前記半導体層及び前記欠陥部が埋め込ま
れた絶縁膜を露出させる工程と、前記絶縁膜上に透明導
電膜を形成する工程と、該透明導電膜をパターニングす
る工程と、前記半導体層及び前記透明導電膜を被覆する
第２のメタルを積層する工程と、該第２のメタルをパタ
ーニングする工程とを有する液晶表示装置の製造方法で
ある。
【０００８】
【作用】回転塗布及び焼成により形成されたＳＯＧ膜は
下地とのステップカバレッジが良く、絶縁膜上に形成す
ることにより、ピンホールやクラックの穴埋めが成され
る。そのため、絶縁膜の欠陥による層間ショートが防止
されるので、不良が減少する。また、これにより誘電層
を薄くできるので、同じ容量でも補助容量電極の面積を
小さく形成することにより、有効表示領域が広がり、開
口率を上昇させることができる。
下地とのステップカバレッジが良く、絶縁膜上に形成す
ることにより、ピンホールやクラックの穴埋めが成され
る。そのため、絶縁膜の欠陥による層間ショートが防止
されるので、不良が減少する。また、これにより誘電層
を薄くできるので、同じ容量でも補助容量電極の面積を
小さく形成することにより、有効表示領域が広がり、開
口率を上昇させることができる。
【０００９】
【実施例】続いて、本発明の第１の実施例を図１から図
６に示す製造工程に従って説明する。尚、図１から図６
は、図９のＡ−Ａ線に沿った断面図である。また、同じ
ものについては、従来例と同じ符号を用いている透明基
板（１０）上にゲート・補助容量配線材料として例えば
Ｃｒを、スパッタリングなどにより１５００Å程度の厚
さに積層し、所定のパターニングを行う。これによりＴ
ＦＴのゲート電極（１１Ｅ）、ゲート電極（１１Ｅ）と
一体のゲートライン（１１Ｌ）、及び、補助容量電極
（１２Ｓ）、補助容量電極（１２Ｓ）と一体の補助容量
ライン（１２Ｌ）が形成される。（以上、図１参照）。
後で述べるように、本発明では絶縁膜の欠陥による層間
ショートを防止するため、誘電層を薄く形成できる。そ
のため、同じ容量でも電極の面積を小さくできるので、
図９に点線で示すように、補助容量電極（１２Ｓ）は従
来よりも小さく形成される。
６に示す製造工程に従って説明する。尚、図１から図６
は、図９のＡ−Ａ線に沿った断面図である。また、同じ
ものについては、従来例と同じ符号を用いている透明基
板（１０）上にゲート・補助容量配線材料として例えば
Ｃｒを、スパッタリングなどにより１５００Å程度の厚
さに積層し、所定のパターニングを行う。これによりＴ
ＦＴのゲート電極（１１Ｅ）、ゲート電極（１１Ｅ）と
一体のゲートライン（１１Ｌ）、及び、補助容量電極
（１２Ｓ）、補助容量電極（１２Ｓ）と一体の補助容量
ライン（１２Ｌ）が形成される。（以上、図１参照）。
後で述べるように、本発明では絶縁膜の欠陥による層間
ショートを防止するため、誘電層を薄く形成できる。そ
のため、同じ容量でも電極の面積を小さくできるので、
図９に点線で示すように、補助容量電極（１２Ｓ）は従
来よりも小さく形成される。
【００１０】次に、ＴＦＴのゲート絶縁膜、補助容量の
誘電層、及び、配線交差部の絶縁層に共通の絶縁膜（１
３）として、例えばＳｉＮXをプラズマＣＶＤにより１
０００Å程度の厚さに積層する。引き続き、プラズマＣ
ＶＤでａ−Ｓｉ（１４）を１０００Å程度、ＳｉＮXを
２５００Å程度の厚さに順次積層する。ａ−Ｓｉ（１
４）はＴＦＴのチャンネル層、最上層のＳｉＮXはパタ
ーニングでゲート電極（１１Ｅ）に対応する部分に残す
ことによりエッチングストッパー（１５）とされる（以
上、図２参照）。続いて、オーミックなコンタクトを得
るために、Ｎ+型にドープされたａ−Ｓｉ（１６）をプ
ラズマＣＶＤにより５００Å程度の厚さに積層し、この
Ｎ+ａ−Ｓｉ（１６）及びａ−Ｓｉ（１４）を同一マス
クのパターニングでＴＦＴ部に残すことにより、チャン
ネル・コンタクト層が形成される（以上、図３参照）。
誘電層、及び、配線交差部の絶縁層に共通の絶縁膜（１
３）として、例えばＳｉＮXをプラズマＣＶＤにより１
０００Å程度の厚さに積層する。引き続き、プラズマＣ
ＶＤでａ−Ｓｉ（１４）を１０００Å程度、ＳｉＮXを
２５００Å程度の厚さに順次積層する。ａ−Ｓｉ（１
４）はＴＦＴのチャンネル層、最上層のＳｉＮXはパタ
ーニングでゲート電極（１１Ｅ）に対応する部分に残す
ことによりエッチングストッパー（１５）とされる（以
上、図２参照）。続いて、オーミックなコンタクトを得
るために、Ｎ+型にドープされたａ−Ｓｉ（１６）をプ
ラズマＣＶＤにより５００Å程度の厚さに積層し、この
Ｎ+ａ−Ｓｉ（１６）及びａ−Ｓｉ（１４）を同一マス
クのパターニングでＴＦＴ部に残すことにより、チャン
ネル・コンタクト層が形成される（以上、図３参照）。
【００１１】次に、回転塗布法を用いた成膜によりＳｉ
Ｏ2を主成分とした絶縁膜、つまり、ＳＯＧ膜（１７）
を形成する。即ち、図３の基板上に、珪素化合物を有機
溶剤に溶解したＳＯＧ溶液を適量、滴下して、スピンナ
ーで基板を回転することにより液膜を塗布し、更に、熱
処理を施すことにより無機質のＳｉＯ2膜が形成され
る。回転塗布膜は、その膜生成法の利点として、下地の
段差を緩和するため、一般には基板表面の平坦化に用い
られるが、絶縁膜（１３）上に成膜することにより、ピ
ンホールの穴埋めが成される。即ち、液状のＳＯＧによ
りＳｉＮXのピンホールが満たされるため、ＳｉＮXを無
孔質化することができる。本実施例では、ピンホールの
穴埋めと補助容量の低下防止の両方の効果を得るため、
２００Å程度の厚さに成膜されるように、ＳＯＧ溶液の
滴下量とスピンナーの回転数を調整する。次に、透明電
極材料としてＩＴＯをスパッタリングなどにより、５０
０〜１０００Å程度の厚さに連続形成する。（以上、図
４参照）。
Ｏ2を主成分とした絶縁膜、つまり、ＳＯＧ膜（１７）
を形成する。即ち、図３の基板上に、珪素化合物を有機
溶剤に溶解したＳＯＧ溶液を適量、滴下して、スピンナ
ーで基板を回転することにより液膜を塗布し、更に、熱
処理を施すことにより無機質のＳｉＯ2膜が形成され
る。回転塗布膜は、その膜生成法の利点として、下地の
段差を緩和するため、一般には基板表面の平坦化に用い
られるが、絶縁膜（１３）上に成膜することにより、ピ
ンホールの穴埋めが成される。即ち、液状のＳＯＧによ
りＳｉＮXのピンホールが満たされるため、ＳｉＮXを無
孔質化することができる。本実施例では、ピンホールの
穴埋めと補助容量の低下防止の両方の効果を得るため、
２００Å程度の厚さに成膜されるように、ＳＯＧ溶液の
滴下量とスピンナーの回転数を調整する。次に、透明電
極材料としてＩＴＯをスパッタリングなどにより、５０
０〜１０００Å程度の厚さに連続形成する。（以上、図
４参照）。
【００１２】続いて、ＩＴＯをウエットエッチングなど
でパターニングすることにより、表示電極（１８）が形
成される。更に同じマスクで、エッチングガスとして、
ＳＦ 6、Ｏ2、Ｈｅの混合ガスを用いたドライエッチング
により、チャンネル・コンタクト層上の不要なＳＯＧ膜
（１７）を除去する。エッチングレートは６００Å／分
に設定し、２０秒間のエッチングを行う。ＳＯＧ膜（１
７）の成膜は、２００Åの膜厚に設定しているが、実際
にはピンホールの穴埋めの分、膜厚が２００Åよりも薄
くなる。そのため、２００Åのエッチングはオーバーエ
ッチとなって、チャンネル・コンタクト層上の不要なＳ
ＯＧ膜（１７）は、完全に除去される（以上、図５参
照）。
でパターニングすることにより、表示電極（１８）が形
成される。更に同じマスクで、エッチングガスとして、
ＳＦ 6、Ｏ2、Ｈｅの混合ガスを用いたドライエッチング
により、チャンネル・コンタクト層上の不要なＳＯＧ膜
（１７）を除去する。エッチングレートは６００Å／分
に設定し、２０秒間のエッチングを行う。ＳＯＧ膜（１
７）の成膜は、２００Åの膜厚に設定しているが、実際
にはピンホールの穴埋めの分、膜厚が２００Åよりも薄
くなる。そのため、２００Åのエッチングはオーバーエ
ッチとなって、チャンネル・コンタクト層上の不要なＳ
ＯＧ膜（１７）は、完全に除去される（以上、図５参
照）。
【００１３】次に、ソース・ドレイン配線材料として、
例えば、下層が１０００Å程度のＭｏ、上層が７０００
Å程度のＡｌよりなる２層メタルを、スパッタリングな
どで形成し、所定のパターニングを行う。これにより、
ソース電極（１９）、ドレイン電極（２０Ｅ）、ドレイ
ン電極（２０Ｅ）と一体のドレインライン（２０Ｌ）が
形成される。最後に、ソース及びドレイン電極（１９，
２０Ｅ）をマスクとしてエッチングすることにより、Ｎ
+ａ−Ｓｉ（１６）のセンター部が除去されてＴＦＴ基
板のパターン形成が完了する（以上、図６参照）。
例えば、下層が１０００Å程度のＭｏ、上層が７０００
Å程度のＡｌよりなる２層メタルを、スパッタリングな
どで形成し、所定のパターニングを行う。これにより、
ソース電極（１９）、ドレイン電極（２０Ｅ）、ドレイ
ン電極（２０Ｅ）と一体のドレインライン（２０Ｌ）が
形成される。最後に、ソース及びドレイン電極（１９，
２０Ｅ）をマスクとしてエッチングすることにより、Ｎ
+ａ−Ｓｉ（１６）のセンター部が除去されてＴＦＴ基
板のパターン形成が完了する（以上、図６参照）。
【００１４】次に、本発明の第２の実施例を図１から図
３、図７から図８に示す製造工程、及び、図９に示す平
面図を参照しながら説明する。第１の実施例と同様、図
１から図３までの工程、即ち、Ｃｒの成膜及びパターニ
ング、ＳｉＮX、ａ−Ｓｉ、ＳｉＮXの連続成膜、最上層
ＳｉＮXのパターニング、Ｎ+ａ−Ｓｉの成膜、Ｎ+ａ−
Ｓｉとａ−Ｓｉのパターニングの工程を終えた基板に、
回転塗布によりＳＯＧ膜を形成する。続いて、エッチン
グガスとして、ＳＦ6、Ｏ2、Ｈｅの混合ガスを用いたエ
ッチバックによりＳＯＧ膜を除去する。エッチングレー
トは第１の実施例と同様で、２０秒間で２００Åのドラ
イエッチングを行う。これにより、ピンホールがＳＯＧ
で埋められた無孔質な絶縁膜（１３）が露出される。こ
の後、第１の実施例と同様に、ＩＴＯの成膜とパターニ
ング（図７参照）、及び、Ａｌ／Ｍｏの成膜とパターニ
ング（図８参照）の工程を経て、ＴＦＴ基板のパターン
形成が完了する。
３、図７から図８に示す製造工程、及び、図９に示す平
面図を参照しながら説明する。第１の実施例と同様、図
１から図３までの工程、即ち、Ｃｒの成膜及びパターニ
ング、ＳｉＮX、ａ−Ｓｉ、ＳｉＮXの連続成膜、最上層
ＳｉＮXのパターニング、Ｎ+ａ−Ｓｉの成膜、Ｎ+ａ−
Ｓｉとａ−Ｓｉのパターニングの工程を終えた基板に、
回転塗布によりＳＯＧ膜を形成する。続いて、エッチン
グガスとして、ＳＦ6、Ｏ2、Ｈｅの混合ガスを用いたエ
ッチバックによりＳＯＧ膜を除去する。エッチングレー
トは第１の実施例と同様で、２０秒間で２００Åのドラ
イエッチングを行う。これにより、ピンホールがＳＯＧ
で埋められた無孔質な絶縁膜（１３）が露出される。こ
の後、第１の実施例と同様に、ＩＴＯの成膜とパターニ
ング（図７参照）、及び、Ａｌ／Ｍｏの成膜とパターニ
ング（図８参照）の工程を経て、ＴＦＴ基板のパターン
形成が完了する。
【００１５】
【発明の効果】以上の説明から明らかな如く、ＳｉＮX
などの絶縁膜上に、回転塗布法によりＳＯＧ膜を形成す
ることにより、絶縁膜のピンホールやクラックなどの欠
陥が修正されて、層間ショートが防止される。また、絶
縁性が向上するため、補助容量の誘電層を薄くすること
により、補助容量電極の面積を縮小できるため、開口率
の向上が成される。
などの絶縁膜上に、回転塗布法によりＳＯＧ膜を形成す
ることにより、絶縁膜のピンホールやクラックなどの欠
陥が修正されて、層間ショートが防止される。また、絶
縁性が向上するため、補助容量の誘電層を薄くすること
により、補助容量電極の面積を縮小できるため、開口率
の向上が成される。
【図１】本発明の第１または第２の実施例に係る製造方
法を説明する断面図である。
法を説明する断面図である。
【図２】本発明の第１または第２の実施例に係る製造方
法を説明する断面図である。
法を説明する断面図である。
【図３】本発明の第１または第２の実施例に係る製造方
法を説明する断面図である。
法を説明する断面図である。
【図４】本発明の第１の実施例に係る製造方法を説明す
る断面図である。
る断面図である。
【図５】本発明の第１の実施例に係る製造方法を説明す
る断面図である。
る断面図である。
【図６】本発明の第１の実施例に係る製造方法を説明す
る断面図である。
る断面図である。
【図７】本発明の第２の実施例に係る製造方法を説明す
る断面図である。
る断面図である。
【図８】本発明の第２の実施例に係る製造方法を説明す
る断面図である。
る断面図である。
【図９】従来例に係る液晶表示装置の平面図である。
【図１０】図９のＡ−Ａ線に沿った断面図である。
１０ 透明基板 １１ ゲート配線 １２ 補助容量配線 １３ 絶縁膜 １４ ｓ−Ｓｉ １５ エッチングストッパー １６ Ｎ+ａ−Ｓｉ １７ ＳＯＧ １８ 表示電極 １９ ソース電極 ２０ ドレイン配線
Claims (3)
- 【請求項１】 基板上に第１のメタルを積層する工程
と、該第１のメタルをパターニングする工程と、該第１
のメタルを被覆する第１の絶縁膜を形成する工程と、該
第１の絶縁膜上に半導体層を形成する工程と、該半導体
層をパターニングする工程と、該半導体層上及び前記第
１の絶縁膜上に第２の絶縁膜を形成して一部を前記第１
の絶縁膜の欠陥部に埋め込ませる工程と、該第２の絶縁
膜上に透明導電膜を形成する工程と、該透明導電膜及び
前記第２の絶縁膜を同一マスクを用いたフォトエッチに
よりパターニングするとともに前記半導体層を露出させ
る工程と、前記半導体層及び前記透明導電膜を被覆する
第２のメタルを積層する工程と、該第２のメタルをパタ
ーニングする工程とを有する液晶表示装置の製造方法。 - 【請求項２】 基板上に第１のメタルを積層する工程
と、該第１のメタルをパターニングする工程と、該第１
のメタルを被覆する第１の絶縁膜を形成する工程と、該
第１の絶縁膜上に半導体層を形成する工程と、該半導体
層をパターニングする工程と、該半導体層上及び前記第
１の絶縁膜上に第２の絶縁膜を形成して一部を前記第１
の絶縁膜の欠陥部に埋め込ませる工程と、該第２の絶縁
膜をエッチバックして前記半導体層及び前記欠陥部が埋
め込まれた第１の絶縁膜を露出させる工程と、前記第１
の絶縁膜上に透明導電膜を形成する工程と、該透明導電
膜をパターニングする工程と、前記半導体層及び前記透
明導電膜を被覆する第２のメタルを積層する工程と、該
第２のメタルをパターニングする工程とを有する液晶表
示装置の製造方法。 - 【請求項３】 前記第２の絶縁膜は、回転塗布及び焼成
により形成されたＳＯＧ膜であることを特徴とする請求
項１または請求項２記載の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26111593A JPH07114044A (ja) | 1993-10-19 | 1993-10-19 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26111593A JPH07114044A (ja) | 1993-10-19 | 1993-10-19 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114044A true JPH07114044A (ja) | 1995-05-02 |
Family
ID=17357302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26111593A Pending JPH07114044A (ja) | 1993-10-19 | 1993-10-19 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114044A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008010334A1 (fr) | 2006-07-19 | 2008-01-24 | Sharp Kabushiki Kaisha | substrat matriciel actif, panneau à cristaux liquides, affichage, récepteur de télévision |
| US7868960B2 (en) | 2006-02-24 | 2011-01-11 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, and television receiver |
| US8168980B2 (en) | 2006-02-24 | 2012-05-01 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, manufacturing method of active matrix substrate, forming method of gate insulating film |
-
1993
- 1993-10-19 JP JP26111593A patent/JPH07114044A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868960B2 (en) | 2006-02-24 | 2011-01-11 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, and television receiver |
| US8168980B2 (en) | 2006-02-24 | 2012-05-01 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, manufacturing method of active matrix substrate, forming method of gate insulating film |
| WO2008010334A1 (fr) | 2006-07-19 | 2008-01-24 | Sharp Kabushiki Kaisha | substrat matriciel actif, panneau à cristaux liquides, affichage, récepteur de télévision |
| EP2383607A1 (en) | 2006-07-19 | 2011-11-02 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal display panel and television receiver |
| EP2385422A1 (en) | 2006-07-19 | 2011-11-09 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal panel, display television receiver |
| EP2385423A1 (en) | 2006-07-19 | 2011-11-09 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal display panel, television receiver |
| US8330883B2 (en) | 2006-07-19 | 2012-12-11 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal panel, display, television receiver |
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