KR102111468B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안정적인 전기 특성을 갖는 산화물 반도체층을 이용한 신뢰성이 높은 박막 트랜지스터를 제공하는 것이 목적이다. 산화물 반도체층을 이용하는 박막 트랜지스터에서, BT 시험 전후의 박막 트랜지스터의 임계 전압의 변화량은 2 V 이하, 바람직하게는 1.5 V 이하, 더욱 바람직하게는 1 V 이하가 되도록 함으로써, 신뢰성이 높고 안정적인 전기 특성을 갖는 반도체 장치가 제조될 수 있다. 특히, 반도체 장치의 일 실시예인 표시 장치에서, 임계 전압 변화에 기인한 표시 불균형 등의 오동작이 저감될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 명세서에서, 반도체 장치란, 반도체 특성을 이용하여 기능할 수 있는 모든 장치를 말하며, 전기-광학 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치임에 주목한다.
최근, 절연 표면을 갖는 기판 위에 형성된 (수 나노미터 내지 수백 나노미터의 두께를 갖는) 반도체 박막을 이용해 박막 트랜지스터(TFT)를 제조하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기-광학 장치 등의 전자 장치에 넓게 응용되며, 특히 화상 표시 장치의 스위칭 소자로서 이용될 박막 트랜지스터의 개발이 시급해지고 있다. 다양한 응용을 위해 다양한 금속 산화물이 이용되고 있다. 산화 인듐은 잘 알려진 재료이며 액정 디스플레이 등에 필요한 투명 전극 재료로서 이용되고 있다.
일부 금속 산화물은 반도체 특성을 가진다. 이러한 반도체 특성을 갖는 금속 산화물의 예로서는, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 포함된다. 이러한 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 형성되는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 2).
(특허 문헌 1) 일본 공개 특허 출원 제2007-123861호 (특허 문헌 2) 일본 공개 특허 출원 제2007-96055호
산화물 반도체에 채널 형성 영역이 제공된 박막 트랜지스터의 전계 효과 이동도는, 아몰퍼스(amorphous) 실리콘을 이용한 박막 트랜지스터의 전계 효과 이동도보다 높다.
이러한 산화물 반도체를 이용해 유리 기판, 플라스틱 기판 등에 박막 트랜지스터를 제조하고, 액정 디스플레이, 전계발광 표시 장치, 및 전자 페이퍼 등의 표시 장치에 응용하는 것이 기대되고 있다.
액티브 매트릭스 표시 장치에서는, 회로에 포함된 박막 트랜지스터의 전기 특성이 중요하고 표시 장치의 성능은 박막 트랜지스터의 전기 특성에 의존한다. 박막 트랜지스터의 전기 특성 중에서, 임계 전압(Vth)이 특히 중요하다. 전계 효과 이동도가 높아도 임계 전압이 높거나 음이면, 회로를 제어하는 것이 어렵다. 박막 트랜지스터가 높은 임계 전압과 임계 전압의 높은 절대값을 갖는 경우, 그 박막 트랜지스터는 낮은 전압에서 구동될 때 스위칭 기능을 수행하지 못하고 부하(load)가 될 우려가 있다. 또, 임계 전압이 음인 경우, 게이트 전압이 0 V이더라도 소스 전극과 드레인 전극 사이에 전류가 흐르는 경향이 있다, 즉, 박막 트랜지스터는 소위 노멀리-온(normally-on) 상태에 있는 경향이 있다.
n채널형 박막 트랜지스터의 경우, 게이트 전압으로서 양의 전압을 인가한 후에만 채널이 형성되어 드레인 전류가 흐르는 것이 바람직하다. 구동 전압을 증가시키지 않으면 채널이 형성되지 않는 트랜지스터나, 음의 전압 상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 회로에 이용되는 박막 트랜지스터로서는 적합하지 않다.
반도체 장치의 회로에 포함되는 트랜지스터의 특성 변동폭(변화량)이 큰 경우, 그 임계 전압의 변동 때문에 오동작이 발생할 수 있다.
특히, 액정 표시 장치에서는, 개개의 소자들간에 임계 전압이 크게 변동하는 경우, 그 임계 전압의 변동에 기인하는 표시 불균형 등의 오동작이 발생할 수 있다.
또한, 발광 소자를 포함하는 표시 장치에서도, 화소 전극에 일정한 전류가 흐르도록 배열된 TFT(구동 회로의 TFT 또는 화소에 배치된 발광 소자에 전류를 공급하는 TFT)의 온 전류 (Ion)가 크게 변동하는 경우, 표시 화면에서 휘도의 변동 등의 오동작이 발생할 수 있다.
본 발명의 일 실시예의 목적은, 장기간 안정적으로 동작하는 박막 트랜지스터 및 그 박막 트랜지스터를 이용하는 반도체 장치를 제공하는 것이다.
본 명세서에서 개시되는 본 발명의 일 실시예는 반도체 장치이다. 이 반도체 장치는, 절연 표면을 갖는 기판 위의 게이트 전극층; 상기 게이트 전극층 위의 게이트 절연층; 상기 게이트 절연층 위의 산화물 반도체층; 상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; 상기 게이트 절연층, 상기 산화물 반도체층, 및 소스 전극층 및 드레인 전극층 위의, 상기 산화물 반도체층의 일부와 접하는 절연층을 포함한다.
본 명세서에서 개시되는 본 발명의 일 실시예는 반도체 장치의 제조 방법이다. 이 반도체 장치의 제조 방법은, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계; 상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층의 형성 후에 제1 열 처리를 수행하는 단계; 상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계; 상기 게이트 절연층, 상기 산화물 반도체층, 및 소스 전극층 및 드레인 전극층 위에, 상기 산화물 반도체층의 일부와 접하는 절연층을 형성하는 단계; 및 상기 절연층의 형성 후에 제2 열 처리를 수행하는 단계를 포함한다.
제1 열 처리는 질소 분위기 또는 희가스 분위기에서 수행하는 것이 바람직하다는 점에 주목한다. 또한, 제1 열 처리는 처리시의 최고 온도가 350℃ 이상 750℃ 이하인 조건하에서 수행하는 것이 바람직하다. 본 명세서에서 온도 조절시에 발생하는 소위 오버슛 부분의 온도는 최고 온도로서 포함되지 않는다는 점에 주목한다.
제2 열 처리는, 대기 분위기, 산소 분위기, 질소 분위기 또는 희가스 분위기에서 수행하는 것이 바람직하다. 또한, 제2 열 처리는 100℃ 이상, 제1 열 처리의 최고 온도 이하의 온도에서 수행하는 것이 바람직하다.
상기 구조를 이용하여, 전술된 목적들 중 적어도 하나가 달성된다.
본 명세서에서 이용되는 산화물 반도체는, InMO3(ZnO)m (m＞0)로 표현되는 박막으로 형성되고, 이 박막을 산화물 반도체층으로서 이용한 박막 트랜지스터가 제조된다. m은 항상 정수인 것은 아님에 주목한다. M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다는 점에 주목한다. 예로서, M은 Ga이거나, Ga에 추가하여 상기 금속 원소를 포함할 수 있으며, 예를 들어, M은 Ga 및 Ni이거나, Ga 및 Fe일 수 있다. 게다가, 상기 산화물 반도체에 있어서, 일부 경우에는, M으로서 포함되는 금속 원소 외에도, 불순물 원소로서 Fe, Ni 등의 천이 금속 또는 천이 금속의 산화물이 포함된다. 본 명세서에 있어서, 조성식이 InMO3(ZnO)m (m＞0)로 표현되는 산화물 반도체층 중에서, M으로서 Ga를 포함하는 조성식의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르며, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 비-단결정 층이라고 부른다.
그 외에도, 산화물 반도체층에 대해, In-Sn-Zn-O-계의 산화물 반도체; In-Al-Zn-O-계의 산화물 반도체; Sn-Ga-Zn-O-계의 산화물 반도체; Al-Ga-Zn-O-계의 산화물 반도체; Sn-Al-Zn-O-계의 산화물 반도체; In-Zn-O-계의 산화물 반도체; Sn-Zn-O-계의 산화물 반도체; Al-Zn-O-계의 산화물 반도체; In-Ga-O-계의 산화물 반도체; In-O-계의 산화물 반도체; Sn-O-계의 산화물 반도체; Zn-O-계의 산화물 반도체를 이용할 수 있다. 산화물 반도체층에 산화 규소가 포함될 수도 있다. 결정화를 저해하는 산화 규소(SiO x (X＞0))를 산화물 반도체층에 추가하면, 제조 공정에서 산화물 반도체층의 형성 후에 열 처리를 수행할 때 산화물 반도체층의 결정화가 억제될 수 있다. 산화물 반도체층은 아몰퍼스인 것이 바람직하지만 부분적으로 결정화되어도 좋다는 점에 주목한다.
산화물 반도체는 바람직하게는 In을 포함하고, 더 바람직하게는 In 및 Ga를 포함한다. I형(진성) 산화물 반도체를 얻기 위해서는, 탈수화 또는 탈수소화가 효과적이다.
열 처리 조건이나 산화물 반도체의 재료에 따라, 산화물 반도체층의 상태는 아몰퍼스 상태로부터 미정질 상태나 다결정 상태로 변한다. 산화물 반도체층의 상태가 아몰퍼스 상태로부터 미정질 상태나 다결정 상태로 변하더라도, TFT로서의 스위칭 특성을 얻을 수 있다.
임계 전압에서의 변동이 작고 장기간 안정적인 전기 특성을 갖는 박막 트랜지스터를 제공할 수 있다. 따라서, 양호한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
첨부된 도면에서:
도 1a 내지 도 1d는 반도체 장치의 제조 단계를 나타낸다;
도 2는 반도체 장치를 나타낸다;
도 3a 내지 도 3c는 반도체 장치를 나타낸다;
도 4a 및 도 4b는 산화물 반도체층에서 수소의 농도를 나타낸다;
도 5의 (a1) 및 도 5의 (a2)는 산화물 반도체층의 HO 이온 강도를 나타내고, 도 5의 (b1) 및 도 5의 (b2)는 산화물 반도체층의 H2O의 이온 강도를 나타낸다;
도 6a 내지 도 6f는 산화물 반도체로부터 물 분자가 제거되는 메커니즘의 분석 결과를 나타낸다;
도 7a 및 도 7b는 반도체 장치의 블록도이다;
도 8a 및 도 8b는 각각 신호선 구동 회로의 회로도 및 타이밍도이다;
도 9a 내지 도 9d는 시프트 레지스터의 구조의 회로도이다;
도 10a 및 도 10b는 각각 시프트 레지스터의 회로도 및 타이밍도이다;
도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)는 반도체 장치를 나타낸다;
도 12는 반도체 장치를 나타낸다;
도 13은 반도체 장치를 나타낸다;
도 14는 화소 등가 회로는 나타낸다;
도 15a 내지 도 15c는 반도체 장치를 나타낸다;
도 16a 및 도 16b는 반도체 장치를 나타낸다;
도 17은 반도체 장치를 나타낸다;
도 18은 반도체 장치를 나타낸다;
도 19는 반도체 장치를 나타낸다;
도 20은 반도체 장치의 구조를 나타내는 회로도이다;
도 21은 반도체 장치를 나타낸다;
도 22는 반도체 장치를 나타낸다;
도 23은 반도체 장치를 나타낸다;
도 24는 반도체 장치의 구조를 나타내는 회로도이다;
도 25는 전자 서적 리더의 예를 나타낸다;
도 26a 및 도 26b는 각각 텔레비젼 세트 및 디지털 포토 프레임의 예를 나타낸다;
도 27a 및 도 27b는 게임 기기의 예를 나타낸다;
도 28a 및 도 28b는 각각 휴대형 컴퓨터 및 휴대 전화기의 예를 나타낸다;
도 29는 Vth를 정의하는 그래프이다;
도 30a 및 도 30b는 예 1의 박막 트랜지스터에 수행되는 BT 시험 결과를 나타낸다;
도 31a 및 도 31b는 종래의 박막 트랜지스터에 수행되는 BT 시험 결과를 나타낸다.
본 발명의 실시를 위한 최상의 모드
이하에서부터, 본 발명의 실시예들 및 예가 첨부된 도면들을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 이하의 설명으로만 제한되는 것은 아니며, 당업자라면 본 명세서에서 개시된 형태들과 세부사항들이 본 발명의 사상과 범위로부터 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이다. 따라서, 본 발명은 실시예들 및 예의 설명으로만 제한되는 것으로 해석되어서는 안 된다.
(실시예 1)
본 실시예에서는, 도 1d에 나타낸 박막 트랜지스터(150)의 제조 방법의 일 실시예가, 박막 트랜지스터 제조 단계를 나타내는 단면도인 도 1a 내지 도 1d를 참조하여 설명된다. 박막 트랜지스터(150)는 채널-에칭형 구조라 불리는 바텀-게이트 구조를 가진다.
우선, 절연 표면을 갖는 기판(100) 위에, 포토마스크를 이용해 포토리소그래피 공정을 통해 게이트 전극층(101)이 제공된다. 레지스트 마스크는 잉크젯법으로 형성될 수 있다는 점에 주목한다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않아, 제조 비용이 감소된다.
기판(100)으로서는 유리 기판을 이용하는 것이 바람직하다. 이후에 수행되는 열 처리의 온도가 높은 경우, 변형점이 730℃ 이상인 유리 기판을 기판(100)으로서 이용하는 것이 바람직하다. 또한, 기판(100)의 재료로서, 예를 들어, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리 또는 바륨 보로실리케이트 유리 등의 유리 재료가 이용된다. 유리 기판이 산화 붕소(B2O3)보다 산화 바륨(BaO)을 더 많이 포함하면, 더 실용적인 내열성 유리를 얻을 수 있다는 점에 주목한다. 따라서, B2O3보다 BaO를 더 많이 포함한 유리 기판을 이용하는 것이 바람직하다.
유리 기판(100) 대신에, 세라믹 기판, 석영 유리 기판, 석영 기판, 또는 사파이어 기판 등의 절연체로 형성된 기판을 이용할 수도 있다는 점에 주목한다. 또한, 결정화된 유리 등을 이용할 수 있다.
기판(100)과 게이트 전극층(101) 사이에 기초층의 역할을 하는 절연층을 제공할 수도 있다. 기초층은 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있고, 질화 규소층, 산화 규소층, 질화 산화 규소층, 및 산화 질화 규소층 중 하나 이상을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
염소 또는 불소 등의 할로겐 원소를 기초층에 포함시키면, 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능을 더욱 높일 수 있다. 기초층에 포함되는 할로겐 원소의 농도의 피크는, SIMS(2차 이온 질량 분석계)에 의해 측정되며, 1 x 1015 cm-3 내지 1 x 1020 cm-3의 범위에 있다.
게이트 전극층(101)으로서는 금속 도전층을 이용할 수 있다. 금속 도전층의 재료로서는, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈룸(Ta), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 전술한 원소를 포함하는 합금, 이들 원소를 조합하여 포함하는 합금 등을 이용하는 것이 바람직하다. 예를 들어, 티타늄층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 티타늄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 몰리브덴층이 적층된 3층의 적층 구조가 바람직하다. 물론, 금속 도전층은, 단층 구조, 2층 구조, 또는 4층 이상을 적층한 구조를 가질 수도 있다.
그 다음, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성된다.
게이트 절연층(102)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층의 단층을 갖거나 그 적층을 갖도록 형성될 수 있다. 예를 들어, 성막 가스로서 SiH4, 산소, 및 질소를 이용해 플라즈마 CVD법에 의해 산화 질화 규소층을 형성할 수 있다. 게이트 절연층(102)의 두께는 100 nm 내지 500 nm로 설정된다. 게이트 절연층(102)이 적층 구조를 갖는 경우, 예를 들어, 이 적층 구조는, 두께 50 nm 내지 200 nm의 제1 게이트 절연층과, 제1 게이트 절연층 위에 두께 5 nm 내지 300 nm의 제2 게이트 절연층을 포함한다.
산화물 반도체층의 형성 이전에, 불활성 가스 분위기(예를 들어, 질소, 또는 헬륨, 네온, 아르곤)하에서 열 처리(400℃ 이상, 기판의 변형점 미만)를 수행하여, 게이트 절연층(102) 내에 포함된 수소 및 물 등의 불순물을 제거할 수도 있다.
그 다음, 게이트 절연층(102) 위에, 두께 5 nm 내지 200 nm, 바람직하게는 10 nm 내지 50 nm의 산화물 반도체층을 형성한다. 산화물 반도체층의 형성 후에 탈수화 또는 탈수소화를 위한 열 처리를 수행한 후에도 아몰퍼스 상태가 되기 위해서는, 산화물 반도체층이 50 nm 이하의 얇은 두께를 갖는 것이 바람직하다. 산화물 반도체층의 두께를 얇게 함으로써, 산화물 반도체층의 형성 후에 열 처리를 수행할 때 산화물 반도체 층이 결정화되는 방지할 수 있다.
산화물 반도체층은, In-Ga-Zn-O계의 비단결정 층, In-Sn-Zn-O계의 산화물 반도체층, In-Al-Zn-O계의 산화물 반도체층, Sn-Ga-Zn-O계의 산화물 반도체층; Al-Ga-Zn-O계의 산화물 반도체층, Sn-Al-Zn-O계의 산화물 반도체층, In-Zn-O계의 산화물 반도체층, Sn-Zn-O계의 산화물 반도체층, Al-Zn-O계의 산화물 반도체층, In-Ga-O계의 산화물 반도체층, In-O계의 산화물 반도체층, Sn-O계의 산화물 반도체층 또는 Zn-O계의 산화물 반도체층을 이용하여 형성된다. 예를 들어, 본 실시예에서는, In-Ga-Zn-O계의 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 산화물 반도체층을 형성한다. 대안으로서, 산화물 반도체층(130)은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서, 스퍼터링법에 의해 형성될 수 있다. 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함한 타겟을 이용해 막 형성을 수행하고, 결정화를 저해하는 SiOx(X>0)를 산화물 반도체층에 포함시켜 이후에 수행되는 탈수화 또는 탈수소화를 위한 열 처리 시에 산화물 반도체층이 결정화되는 것을 방지하는 것이 바람직하다. 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고 두께 분포를 균일하게 할 수 있기 때문에 바람직하다는 점에 주목한다.
또한, 산화물 반도체 타겟에서 산화물 반도체의 상대적 밀도는 80% 이상인 것이 바람직하고, 이 경우, 형성된 산화물 반도체층 내의 불순물 농도를 저감할 수 있어 우수한 전기 특성 및 높은 신뢰성을 갖는 박막 트랜지스터를 얻을 수 있다.
스퍼터링법의 예로서는, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링법과, DC 스퍼터링법, 및 바이어스가 펄스화된 방식으로 인가되는 펄스 DC 스퍼터링법이 포함된다. RF 스퍼터링법은 주로 절연층을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속층을 형성하는 경우에 이용된다.
또한, 상이한 재료의 복수개 타겟이 셋팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치를 이용하면, 하나의 챔버에서 상이한 재료를 성막하여 적층할 수 있고, 또는 하나의 챔버에서 복수 종류의 재료를 전기 방전에 의해 동시에 성막할 수 있다.
또한, 챔버 내부에 자석 시스템을 갖춘 마그네트론 스퍼터링법에 이용되는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용해 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법에 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용한 성막 방법으로서, 성막 동안에 타겟 물질과 스퍼터링 가스 성분을 화학반응시켜 그 화합물 박막을 형성하는 리액티브 스퍼터링법과, 성막 동안에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
산화물 반도체막을 형성하기 이전에, 스퍼터링 장치의 내벽, 타겟 표면이나, 타겟 재료에 잔존하고 있는 수분 또는 수소를 제거하기 위해서 예비가열 처리를 수행하는 것이 바람직하다. 예비가열 처리로서는, 성막 챔버의 내부를 감압하에서 200℃ 내지 600℃의 온도로 가열하는 방법, 성막 챔버의 내부를 가열하면서 질소나 불활성 가스의 도입과 배기를 반복하는 방법 등이 있다. 이 경우, 타겟에 대한 냉각액으로서 물이 아니라 기름 등을 이용하는 것이 바람직하다. 성막 챔버를 가열하지 않고 질소의 도입과 배기를 반복해도 일정한 수준의 효과를 얻을 수 있지만, 성막 챔버의 내부를 가열하면서 처리를 수행하는 것이 더 바람직하다. 예비가열 처리 후, 기판 또는 스퍼터링 장치를 냉각하면, 산화물 반도체막이 형성된다.
스퍼터링법에 의한 산화물 반도체막의 형성 동안에 기판을 400℃ 이상 700℃ 이하의 온도로 가열할 수도 있다.
산화물 반도체막의 형성 이전, 또는 형성 중에, 또는 형성 후에, 크라이오펌프(cryopump)를 이용해 스퍼터링 장치 내에 잔존하고 있는 수분 등을 제거하는 것이 바람직하다.
게이트 절연층(102) 및 산화물 반도체막을 대기에 노출시키지 않고 연속적으로 형성할 수도 있다. 대기에 노출시키지 않고 연속적으로 막을 형성함으로써, 물, 하이드로 카본 등의 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않은, 적층된 층들 사이의 각 계면을 얻을 수 있다. 따라서, 박막 트랜지스터들간의 특성 격차를 저감할 수 있다.
그 다음, 산화물 반도체층을 포토리소그래피 공정을 통해 섬-형상의 산화물 반도체층(103)으로 가공한다(도 1a 참조). 대안으로서, 섬-형상의 산화물 반도체층(103)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않아, 제조 비용이 감소된다.
그 다음, 제1 열 처리를 수행해 산화물 반도체층(103)을 탈수화 또는 탈수소화한다. 탈수화 또는 탈수소화를 위한 제1 열 처리의 온도는 350℃ 내지 750℃, 바람직하게는 425℃ 이상으로 설정된다. 온도가 425℃ 이상인 경우, 열 처리 시간은 1시간 이하일 수 있지만, 온도가 425℃ 미만인 경우, 열 처리 시간은 1시간보다 길게 설정된다는 점에 주목한다. 예를 들어, 일종의 열 처리 장치인 전기로(electric furnace)에 기판을 도입해, 질소 분위기에서 산화물 반도체층에 열 처리를 수행한 다음, 산화물 반도체층을 대기에 노출시키지 않고 산화물 반도체층으로의 물이나 수소의 혼입을 막는다; 따라서, 산화물 반도체층(103)을 얻을 수 있다. 본 실시예에서는, 산화물 반도체층(103)에 탈수화 또는 탈수소화를 수행하는 가열 온도 T로부터, 다시 물이 들어가지 않도록 하기에 충분히 낮은 온도까지 하나의 노(furnace)에서 질소 분위기하에서 서냉; 구체적으로는 가열 온도 T로부터 100℃ 이상 내릴 때까지 서냉한다. 또, 분위기는 질소 분위기로 한정되지 않으며, 희가스 분위기(예를 들어, 헬륨, 네온 또는 아르곤)에서 탈수화 또는 탈수소화를 수행할 수 있다.
제1 열 처리를 통해, 산화물 반도체층(103)에 포함된 산화물 반도체에서 원자 수준의 재배열이 발생한다. 제1 열 처리는 산화물 반도체층(103)에서 캐리어의 이동을 저해하는 변형을 경감할 수 있기 때문에 제1 열 처리는 중요하다.
제1 열 처리에 있어서, 질소, 또는 헬륨, 네온 또는 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 설정하는 것이 바람직하다.
제1 열 처리는 전기로를 이용한 가열 방법에 의해 수행될 수 있다. 제1 열 처리에서, 열 처리 장치는 전기로에 한정되지 않고, 저항 히터 등의 히터로부터의 열 전도나 열 복사에 의해 피처리물을 가열하는 장치를 갖출 수도 있다는 점에 주목한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용해 열 처리를 수행하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라 산화물 반도체층이 결정화되어 미정질층 또는 다결정층이 되는 경우도 있다. 예를 들어, 산화물 반도체층은 결정화 정도가 80% 이상 또는 90% 이상인 미정질 반도체가 되도록 결정화될 수도 있다. 산화물 반도체층의 재료에 따라, 산화물 반도체층은 결정을 포함하지 않는 산화물 반도체층이 될 수도 있다.
제1 열 처리는 산화물 반도체막이 섬-형상의 산화물 반도체층(103)으로 가공되기 이전에 수행될 수도 있다. 그 경우, 제1 열 처리 후에 가열 장치로부터 기판을 꺼낸 다음, 포토리소그래피 공정을 수행한다.
여기서, 탈수소화된 산화물 반도체층과 탈수소화되지 않은 산화물 반도체층 내의 수소 농도의 분석을 설명한다. 도 4a는 본 분석에서 이용된 샘플의 단면 개략도이다. 준비된 샘플은 다음과 같이 형성되었다: 유리 기판(400) 위에 플라즈마 CVD법으로 산화질화 절연층(401)을 형성하고, 산화질화 절연층(401) 위에 In-Ga-Zn-O계 산화물 반도체층(402)이 약 40nm 두께로 형성되었다. 준비된 샘플을 2개로 분할하였다: 둘 중 하나는 탈수소화를 수행하지 않았고, 다른 하나는 GRTA법에 의해 질소 분위기에서 650℃, 6분간의 탈수소화를 행했다. 각 샘플의 산화물 반도체층 내의 수소 농도가 측정되어 열 처리에 의한 탈수소화의 효과가 조사되었다.
각 산화물 반도체층 내의 수소의 농도는 2차 이온 질량분석법(SIMS: secondary ion mass spectrometry)에 의해 측정되었다. 도 4b는 산화물 반도체층 내의 두께 방향에서의 수소의 농도 분포에 대한 SIMS 분석 결과를 나타낸다. 가로축은 샘플 표면으로부터의 깊이를 나타내고, 좌단의 깊이 0nm의 위치가 샘플의 최외곽 표면(산화물 반도체층의 최외곽 표면)에 대응한다. 도 4a에 도시된 분석 방향(403)은 SIMS 분석의 분석 방향을 나타낸다. 분석은 각 산화물 반도체층의 최외곽 표면으로부터 유리 기판(400)으로의 방향, 즉, 도 4b에서 가로축의 좌단으로부터 우단의 방향으로 수행되었다. 도 4b의 세로축은 각 샘플의 소정 깊이에서의 수소 농도와 산소의 이온 강도를 나타내는 대수축이다.
도 4b에서, 수소 농도 프로파일(412)은 탈수소화를 수행하지 않은 산화물 반도체층 내의 수소 농도의 프로파일이고, 수소 농도 프로파일(413)은 열 처리에 의해 탈수소화된 산화물 반도체층 내의 수소 농도의 프로파일이다. 산소 이온 강도 프로파일(411)은 수소 농도 프로파일(412)의 측정시에 얻어진 산소 이온 강도를 나타내고 있다. 산소 이온 강도 프로파일(411)에서는 극단적인 변동이 없고 실질적으로 일정한데, 이것은 SIMS 분석이 정확히 수행되었음을 의미한다. 비록 도시되고 있지 않지만, 산소 이온 강도 프로파일(411)의 경우와 유사한 방식으로 수소 농도 프로파일(413)의 측정시에도 산소 이온 강도가 측정되었고, 산소 이온 강도도 역시 실질적으로 일정하였다. 수소 농도 프로파일(412) 및 수소 농도 프로파일(413)은, 샘플들과 유사하게 In-Ga-Zn-O계 산화물 반도체층을 이용하여 형성된 기준 샘플을 이용해 정량되었다.
SIMS 분석은, 그 원리상, 샘플 표면 부근이나, 상이한 재료를 이용하여 형성된 적층된 층들간의 계면 부근에서 정확한 데이터를 얻는 것이 어려운 것으로 알려져 있다는 점에 주목한다. 본 분석에서는 샘플의 최외곽 표면으로부터 깊이 약 15 nm까지는 정확한 데이터를 얻지 못하는 것으로 생각된다; 따라서, 깊이 15 nm 이상의 프로파일을 평가했다.
수소 농도 프로파일(412)로부터, 탈수소화를 수행하지 않은 산화물 반도체층 내에는 수소가, 약 3 x 1020 atoms/cm3 내지 약 5 x 1020 atoms/cm3, 및 약 4 x 1020 atoms/cm3의 평균 수소 농도로 포함되어 있음을 알 수 있다. 또한, 수소 농도 프로파일(413)은, 산화물 반도체층 내의 평균 수소 농도가 탈수소화에 의해 약 2 x 1019 atoms/cm3로 저감될 수 있다는 것을 보여준다.
본 분석에 의해, 열 처리에 의한 탈수소화를 수행함으로써 산화물 반도체층 내의 수소의 농도를 저감할 수 있다는 것을 확인할 수 있었다. 또한 본 분석으로부터, GRTA법에 의한 질소 분위기에서의 650℃, 6분간의 탈수소화에 의해 산화물 반도체층 내의 수소 농도를 1/10 이하로 저감할 수 있다는 것을 확인할 수 있었다.
도 5의 (a1) 및 도 5의 (a2)는, 각각, 도 4b에 도시된 SIMS 분석과 동시에 측정된 H+O 이온 강도를 나타내고, 도 5의 (b1) 및 (b2)는, 각각, 도 4b에 도시된 SIMS 분석과 동시에 측정된 H2+O 이온 강도의 검출 결과를 나타낸다. 도 5의 (a1)은, 탈수소화를 수행하지 않은 산화물 반도체층 내의 H+O 이온 강도를 나타내며, 도 5의 (a2)는 탈수소화를 수행한 산화물 반도체층 내의 H+O 이온 강도를 나타낸다. 도 5의 (b1)은, 탈수소화를 수행하지 않은 산화물 반도체층 내의 H2+O 이온 강도를 나타내며, 도 5의 (b2)는 탈수소화를 수행한 산화물 반도체층 내의 H2+O 이온 강도를 나타낸다. 탈수소화한 샘플이 탈수화하지 않은 샘플보다 더 낮은 H+O 이온 강도와 H2+O 이온 강도를 가지며 GRTA법으로 650℃, 6분간의 열 처리에 의해, 수분 또는 OH의 제거가 효율적으로 수행되었음을 알 수 있었다.
그 다음, 도 6a 내지 도 6f는, In-Ga-Zn-O계 산화물 반도체로부터 물 분자가 제거되는 메커니즘의 계산상의 화학적 분석 결과를 나타낸다. 본 분석에 대해 양자 화학 계산 프로그램 Gaussian 03이 이용되었다. 산화물 반도체에서는, 물 분자 뿐만이 아니라, OH 및 H는, OH 및 H가 서로 결합되어 있는 물 분자로서 제거될 수 있기 때문에, 산화물 반도체 내에 존재하는 OH기의 제거 메커니즘을 분석하였다.
도 6a는 OH기를 포함한 산화물 반도체의 가장 안정된 구조의 초기 상태를 나타내고 있고, 도 6d는 OH기가 물 분자(H2O 분자)가 되어 무한히 제거되는 최종 상태를 나타내고 있다. 도 6b 및 6c는, 도 6a에 도시된 상태로부터 도 6d에 도시된 상태에 이르기 이전의 천이 상태 및 중간 상태를 나타낸다. M1, M2 및 M'는 In, Ga, 및 Zn에 대응하는 금속 원자를 나타낸다. 즉, M1 및 M2의 6개 조합이 있다: In-In, Ga-Ga, Zn-Zn, In-Ga, In-Zn 및 Ga-Zn. 본 계산은, M'를 수소 원자로 대체하여 최소 분자 구조 단위로 수행되었음에 주목한다. 이하, OH기의 제거 메커니즘에 관한 단계별 설명이 주어질 것이다.
우선, 초기 상태에서, OH기(701)가 M1과 결합하고, OH기(702)는 M1과 M2를 가교하도록 배위 결합(coordinate bond)을 형성하고 있다(도 6a 참조).
그 다음, 소정량 이상의 에너지가 산화물 반도체에 가해지면, OH기(702)의 H가 OH기(701)로 이동해(도 6b 참조), H2O 분자(705)를 생성한다. H2O 분자(705)는 M1과 배위 결합을 형성한다(도 6c 참조). 마지막으로, H2O 분자(705)는 H2O 분자(710)가 되어, 이것이 M1로부터 무한히 제거된다(도 6d 참조).
도 6e는, M1 및 M2의 조합이 In 및 Ga인 경우 도 6a 내지 도 6d에 도시된 상태들의 퍼텐셜-에너지의 값을 나타내고 있다. 에너지(711)는 도 6a에 도시된 상태의 에너지를 나타낸다. 에너지(712)는 도 6b에 도시된 상태의 에너지를 나타낸다. 에너지(713)는 도 6c에 도시된 상태의 에너지를 나타낸다. 에너지(714)는 도 6d에 도시된 상태의 에너지를 나타낸다.
본 해석 결과로부터, M1 및 M2의 조합이 In 및 Ga인 경우 물 분자를 생성하기 위한 활성화 에너지는 1.14 eV임을 알 수 있었다. 도 6f는 M1 및 M2의 6개의 조합의 경우에서 물 분자 생성을 위한 활성화 에너지(Ea)의 계산 결과를 나타낸다. M1 및 M2의 6개의 조합 중에서, In 및 Ga의 조합인 경우의 활성화 에너지가 가장 작고, Zn 및 Zn의 조합인 경우의 활성화 에너지가 가장 크다는 것을 알 수 있었다. 또, M1 및 M2의 조합에 Zn이 포함되면 활성화 에너지가 커지는 경향이 있다; 따라서, In-Ga-Zn-O계 산화물 반도체에서 Zn이 OH기의 제거에 방해 요인이 될 수 있다.
본 해석 결과로부터, In-Ga-Zn-O계 산화물 반도체에서 열 처리에 의한 OH기의 효율적 제거를 위해서, In의 함유량(원자수)과 Ga의 함유량(원자수)이 실질적으로 동일하거나 In의 함유량이 Ga의 함유량보다 많은 것이 바람직하다는 것을 알 수 있었다. 또한, Zn의 함유량(원자수)이 In의 함유량과 Ga의 함유량 합계보다 적은 것이 바람직하고, Zn은 In의 함유량 및 Ga 함유량 각각보다 적은 것이 더욱 바람직하다는 것을 알았다.
산화물 반도체의 조성을 최적화함으로써, 열 처리에 의한 탈수화 또는 탈수소화를 효율적으로 수행할 수 있다.
그 다음, 게이트 절연층(102) 및 산화물 반도체층(103) 위에 소스 전극층 및 드레인 전극층을 형성하기 위한 도전층을 형성한다.
소스 전극층 및 드레인 전극층을 형성하기 위한 도전층은, 게이트 전극층(101)과 유사한 방식으론 금속 도전층을 이용하여 형성될 수 있다. 금속 도전층의 재료로서, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소, 또는 이들 원소들 중 임의의 원소를 그 성분으로서 포함하는 합금, 이들 원소들 중 임의의 원소의 조합을 포함하는 합금 등을 이용하는 것이 바람직하다. 예를 들어, 티타늄층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 티타늄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 몰리브덴층이 적층된 3층의 적층 구조가 바람직하다. 물론, 금속 도전층은, 단층 구조, 2층 구조, 또는 4층 이상을 적층한 구조를 가질 수도 있다.
포토리소그래피 공정에서, 포토마스크를 이용하여, 소스 전극층 및 드레인 전극층을 형성하기 위한 도전층을 이용하여 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다(도 1b 참조). 이 때, 산화물 반도체층(103)의 일부만이 에칭되어, 그루브(오목부(depression))를 갖는 산화물 반도체층(103)이 형성된다.
소스 전극층(105a) 및 드레인 전극층(105b)를 형성하는데 이용되는 레지스트 마스크는 잉크젯법에 의해 형성될 수 있다는 점에 주목한다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않아, 제조 비용이 감소된다.
산화물 반도체층(103)보다 낮은 저항을 갖는 산화물 도전층을, 산화물 반도체층(103)과 소스 전극층(105a) 및 드레인 전극층(105b) 사이에 형성할 수도 있다. 이러한 적층 구조에 의해 박막 트랜지스터의 내압(withstand voltage)을 향상시킬 수 있다. 구체적으로는, 저항이 낮은 산화물 도전층의 캐리어 농도는, 예를 들어 1 x 1020/cm3 내지 1 x 1021/cm3 범위에 있는 것이 바람직하다.
그 다음, 게이트 절연층(102), 산화물 반도체층(103), 소스 전극층(105a), 및 드레인 전극층(105b)을 피복하고, 산화물 반도체층(103)의 일부와 접하는 절연층(107)이 형성된다(도 1c 참조). 절연층(107)은, CVD법 또는 스퍼터링법 등의, 절연층(107)에 물과 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해, 적어도 1nm 이상의 두께로 형성될 수 있다. 여기서, 절연층(107)은, 예를 들어, 스퍼터링법의 일종인 리액티브 스퍼터링법을 이용해 형성된다. 산화물 반도체층(103)의 일부와 접하는 절연층(107)은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이들 분술문들이 외부로부터 침입하는 것을 차단하는 무기 절연층을 이용하여 형성된다. 절연층(107)은, 대표적으로는 산화 규소층, 질화 산화 규소층, 질화 규소층, 산화 알루미늄층, 또는 산화 질화 알루미늄층을 이용해 형성될 수 있다.
절연층(107)은, 산화 규소층, 질화 산화 규소층, 산화 알루미늄층 또는 산화 질화 알루미늄층 위에 질화 규소층 또는 질화 알루미늄층을 적층한 구조를 가질 수도 있다. 특히, 질화 규소층은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않으며, 이들 불순물들이 외부로부터 침입하는 것을 방지하기 때문에 바람직하다.
절연층(107) 형성시의 기판 온도는 실온 이상 300℃ 이하인 것이 바람직하다. 산화 규소층은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링법에 의해 형성될 수 있다. 타겟으로서, 산화 규소 타겟이나 규소 타겟을 이용할 수 있다. 예를 들어, 규소 타겟을 이용해 산소 및 희가스를 포함하는 분위기에서 스퍼터링법에 의해 산화 규소를 성막할 수 있다.
그 다음, 제2 열 처리가 수행된다. 제2 열 처리는 100℃ 이상, 제1 열 처리의 최고 온도 이하에서 수행된다. 예를 들어, 열 처리 장치의 일종인 전기로에 기판을 도입해 질소 분위기에서 열 처리를 수행한다. 제2 열 처리는, 절연층(107)의 형성 이후에 수행된다면 언제라도 수행될 수 있다.
이상의 단계들을 통해, 절연 표면을 갖는 기판(100) 위에 게이트 전극층(101)이 제공되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 제공되고, 게이트 절연층(102) 위에 산화물 반도체층(103)이 제공되고, 산화물 반도체층(103) 위에 소스 전극층(105a) 및 드레인 전극층(105b)이 제공되고, 게이트 절연층(102), 산화물 반도체층(103), 소스 전극층(105a) 및 드레인 전극층(105b)을 덮고 산화물 반도체층(103)의 일부와 접하는 절연층(107)이 제공되는, 채널 에칭형의 박막 트랜지스터(150)를 제조할 수 있다.
도 2는 본 실시예에서 설명되는 박막 트랜지스터(150)의 상부면도이다. 도 1d는 도 2의 X1-X2 라인을 따라 취해진 부분의 단면 구조를 나타내고 있다. 도 2에서, L은 채널 길이를 나타내고; W는 채널폭을 나타내고; A는 채널폭 방향과 평행한 방향에서 산화물 반도체층(103)이 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않는 영역의 길이를 나타내며; Ls는, 소스 전극층(105a)과 게이트 전극층(101)이 서로 중첩하는 영역의 길이를 나타내고; Ld는, 드레인 전극층(105b)과 게이트 전극층(101)이 서로 중첩하는 영역의 길이를 나타내고 있다.
본 실시예에서는, 박막 트랜지스터(150)가 싱글-게이트 박막 트랜지스터인 것으로서 설명했지만, 필요하다면, 박막 트랜지스터(150)는 복수의 채널 형성 영역을 포함하는 멀티-게이트 박막 트랜지스터나, 절연층(107) 위에 제2 게이트 전극층이 제공되는 박막 트랜지스터일 수 있다.
또한, 본 실시예에서는 채널 에칭형 박막 트랜지스터(150)의 제조 방법을 설명했지만, 본 실시예는 이것만으로 한정되는 것은 아니다. 채널-에칭형 박막 트랜지스터(150)와 유사한 재료 및 방법을 이용해, 도 3a에 나타낸 바텀-게이트 박막 트랜지스터(역 코플래너형 박막 트랜지스터라고도 함)(160), 도 3b에 나타낸 채널 보호층(110)을 포함하는 채널 보호형 박막 트랜지스터(채널 스톱형 박막 트랜지스터라고도 함)(170) 등이 제조될 수 있다. 도 3c는 채널 에칭형 박막 트랜지스터의 다른 예를 나타내고 있다. 도 3c에 나타낸 박막 트랜지스터(180)는 게이트 전극층(101)의 외측 단부가 산화물 반도체층(103)의 외측 단부를 넘어 연장되어 있는 구조를 가진다.
박막 트랜지스터의 채널 길이(도 2의 L)는 소스 전극층(105a)과 드레인 전극층(105b) 사이의 거리로 정의되는 반면, 채널 보호형 박막 트랜지스터의 채널 길이는, 캐리어가 흐르는 방향과 평행한 방향의 채널 보호층의 폭으로 정의된다는 점에 주목한다.
본 실시예에 따르면, 채널 형성 영역에 대해 산화물 반도체가 이용되는 박막 트랜지스터의 임계 전압을 0V에 가깝게 만들 수 있다.
또한, 처리 온도 150℃, 처리 시간 1시간 및 전계 강도 2 x 106 V/cm의 조건하에서 수행된 BT 시험 전후에서의 임계 전압의 변화량이 2 V 이하, 바람직하게는 1.5 V 이하, 더욱 바람직하게는 1V 이하인 산화물 반도체층을 포함하는 박막 트랜지스터를 제조할 수 있다.
본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 2)
본 실시예에서, 하나의 기판 위에 적어도 구동 회로의 일부와 화소부에 배치되는 박막 트랜지스터가 형성되는 예를 이하에 설명한다.
화소부에 배치되는 박막 트랜지스터는 실시예 1에 따라 형성된다. 실시예 1에 설명된 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로들 중에서 n채널형 TFT에 의해 구성될 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터가 형성되는 기판 위에 형성한다.
도 7a는 액티브 매트릭스 표시 장치의 블록도의 예를 나타낸다. 표시 장치에서 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 제공된다. 화소부(5301)에서, 신호선 구동 회로(5304)로부터 연장되는 복수의 신호선이 배치되고, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되는 복수의 주사선이 배치된다. 주사선과 신호선이 서로 교차하는 각각의 영역에는, 각각이 표시 소자를 포함하는 화소들이 매트릭스 형태로 배치되어 있다는 점에 주목한다. 표시 장치의 기판(5300)은 FPC(flexible printed circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(콘트롤러 또는 제어 IC라고도 함)에 접속된다.
도 7a에서, 화소부(5301)가 형성된 기판(5300) 위에는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 형성된다. 따라서, 외부로부터 제공되는 구동 회로 등의 부품의 수가 줄어들어, 비용을 저감할 수 있다. 게다가, 기판(5300) 외부로부터 제공된 구동 회로로부터 배선을 연장시키는 경우 접속부에서의 접속수를 줄일 수가 있어, 신뢰성 또는 수율을 향상시킬 수 있다.
타이밍 제어 회로(5305)는, 예를 들어, 제1 주사선 구동 회로용 스타트 신호(GSP1)(스타트 펄스라고도 함) 및 주사선 구동 회로용 클록 신호(GCK1)를 제1 주사선 구동 회로(5302)에 공급한다는 점에 주목한다. 또한, 타이밍 제어 회로(5305)는, 예를 들어, 제2 주사선 구동 회로용 스타트 신호(GSP2) 및 주사선 구동 회로용 클록 신호(GCK2)를 제2 주사선 구동 회로(5303)에 공급한다. 게다가, 타이밍 제어 회로(5305)는, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 함), 및 래치 신호(LAT)를 신호선 구동 회로(5304)에 공급한다. 각 클록 신호는 위상이 어긋난 복수의 클록 신호일 수도 있거나, 클록 신호를 반전시켜 얻어진 신호(CKB)와 함께 공급되는 것일 수도 있다. 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 하나를 생략하는 것이 가능하다는 점에 주목한다.
도 7b는 구동 주파수가 낮은 회로들(예를 들어, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))은 화소부(5301)가 형성되는 기판(5300) 위에 형성되고, 신호선 구동 회로(5304)는 화소부(5301)가 형성되는 기판(5300)과는 상이한 기판 위에 형성되는 구조를 나타낸다. 이 구조에 의해, 단결정 반도체를 포함하는 트랜지스터에 비해 전계 효과 이동도가 작은 박막 트랜지스터에 의해, 기판(5300) 위에 형성되는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 공정수의 감소, 비용 저감, 수율 향상 등을 달성할 수 있다.
실시예 1에서 설명된 박막 트랜지스터는 n채널형 TFT이다. 도 8a 및 도 8b는, n채널형 TFT에 의해 구성된 신호선 구동 회로의 구조 및 동작의 예를 나타낸다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N) 각각은 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널형 TFT인 예를 이하에서 설명한다.
스위칭 회로(5602_1)를 예로서 이용하여 신호선 구동 회로의 접속 관계를 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는, 각각, 배선(5604_1 내지 5604_k)에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는, 각각, 신호선(S1 내지 Sk)에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)에 접속된다.
시프트 레지스터(5601)는, 배선(5605_1 내지 5605_N)에 H 레벨(H 신호, 고전원 전위 레벨의 신호라고도 함)의 신호를 순차적으로 출력함으로써 스위칭 회로(5602_1 내지 5602_N)를 순차적으로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 도통 상태(제1 단자와 제2 단자 사이의 전기적 연속성)를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급할지의 여부를 제어하는 기능을 가진다. 이런 식으로, 스위칭 회로(5602_1)는 선택기로서 기능한다. 게다가, 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 도통 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위를 각각 신호선(S1 내지 Sk)에 공급하는 기능을 가진다. 이런 식으로, 박막 트랜지스터(5603_1 내지 5603_k) 각각은 스위치로서 기능한다.
배선(5604_1 내지 5604_k)의 각각에는 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 화상 신호 또는 화상 데이터에 대응하는 아날로그 신호인 경우가 많다.
그 다음, 도 8a의 신호선 구동 회로의 동작을 도 8b의 타이밍 차트를 참조하여 설명한다. 도 8b는 신호(Sout_1 내지 Sout_N) 및 신호(Vdata_1 내지 Vdata_k)의 예를 나타낸다. 신호(Sout_1 내지 Sout_N)는 시프트 레지스터(5601)로부터의 출력 신호의 예이다. 신호(Vdata_1 내지 Vdata_k)는 배선(5604_1 내지 5604_k)에 입력되는 신호의 예이다. 신호선 구동 회로의 1 동작 기간은 표시 장치에서 1 게이트 선택 기간에 대응한다는 점에 주목한다. 예를 들어, 1 게이트 선택 기간은 기간들(T1 내지 TN)로 분할된다. 기간(T1 내지 TN) 각각은, 선택된 행의 화소 내에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
본 실시예의 도면 등에 나타낸 각 구조의 신호 파형 왜곡 등은 명료화를 위해서 과장되어 있는 경우가 있다는 점에 주목한다. 따라서, 본 실시예는 반드시 도면 등에 나타낸 축적비율(scale)만으로 한정되지는 않는다.
기간(T1 내지 TN)에서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순차적으로 출력한다. 예를 들어, 기간 T1에서, 시프트 레지스터(5601)는 H 레벨 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1 내지 5603_k)는 온으로 되어, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)이 도통 상태가 된다. 이때, 배선(5604_1 내지 5604_k)에는 Data(S1) 내지 Data(Sk)가 각각 입력된다. Data(S1) 내지 Data(Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통해 제1 열 내지 제k 열의 선택된 행의 화소에 기입된다. 이런 식으로, 기간(T1 내지 TN)에서, 비디오 신호용 데이터(DATA)가 k개 열마다 선택된 행의 화소들에 순차적으로 기입된다.
전술한 바와 같이 복수의 열마다 비디오 신호용 데이터(DATA)를 화소에 기입함으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 결과적으로, 외부 회로와의 접속수를 줄일 수 있다. 게다가, 복수의 열의 화소들에 비디오 신호를 기입할 때 기입 시간을 연장할 수 있다; 따라서, 비디오 신호의 불충분한 기입을 방지할 수 있다.
실시예 1의 박막 트랜지스터에 의해 구성된 회로가 시프트 레지스터(5601) 및 스위칭 회로(5602)로서 이용될 수 있다는 점에 주목한다. 그 경우, 시프트 레지스터(5601)는 n채널형 트랜지스터만으로 구성되거나 p채널형 트랜지스터만으로 구성될 수 있다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부로서 이용되는 시프트 레지스터의 일 실시예가 도 9a 내지 도 9d와 도 10a 및 도 10b를 참조하여 설명된다.
주사선 구동 회로는 시프트 레지스터를 포함한다. 주사선 구동 회로가 추가적으로 레벨 시프터, 버퍼 등을 포함하는 경우도 있다. 주사선 구동 회로에서, 시프트 레지스터에 클록 신호(CK) 및 스타트 펄스 신호(SP)가 입력되어, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 버퍼링 및 증폭되고, 그 결과의 신호는 대응하는 주사선에 공급된다. 1개 라인의 화소들의 트랜지스터들의 게이트 전극들이 주사선에 접속된다. 1개 라인의 화소들의 트랜지스터들은 한번에 모두 온(on)으로 되어야 하기 때문에, 큰 전류를 공급할 수 있는 버퍼가 사용된다.
시프트 레지스터는, 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)(N은 3이상의 자연수)를 포함한다(도 9a 참조). 도 9a에 나타낸 시프트 레지스터에서, 제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)에는, 각각, 제1 배선(11)으로부터의 제1 클록 신호(CK1), 제2 배선(12)으로부터의 제2 클록 신호(CK2), 제3 배선(13)으로부터의 제3 클록 신호(CK3), 제4 배선(14)으로부터의 제4 클록 신호(CK4)가 공급된다. 스타트 펄스 SP1(제1 스타트 펄스)이 제5 배선(15)으로부터 제1 펄스 출력 회로(101)로 입력된다. 2단째 및 그 이후단의 제n 펄스 출력 회로(10_n) (n은, 2이상 N이하의 자연수)에는, 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)라고 함)(n은 2이상의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는, 제1 펄스 출력 회로(10_1)보다 2단 후단인 제3 펄스 출력 회로(103)으로부터의 신호가 입력된다. 유사한 방식으로, 2단째 및 그 이후단의 제n 펄스 출력 회로(10_n)에는, 제n 펄스 출력 회로(10_n)보다 2단 후단인 제(n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호 OUT(n+2)라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로는, 각 후단의 펄스 출력 회로 및/또는 2단 전단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR))와, 다른 회로 등에 입력하기 위한 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. 도 9a에 도시된 바와 같이, 시프트 레지스터의 최종 2개 단에는 후단 신호 OUT(n+2)가 펄스 출력 회로에 입력되지 않기 때문에, 예를 들어, 제2 스타트 펄스(SP2), 제3 스타트 펄스(SP3)가 각각의 펄스 출력 회로에 입력될 수 있다는 점에 주목한다.
클록 신호(CK)는 일정한 간격으로 H 레벨과 L 레벨(L 신호 또는 저전원 전위 레벨 신호라고도 함)을 교대로 반복하는 신호임에 주목한다. 여기서, 제1 클록 신호(CK1) 내지 제4 클록 신호(CK4)는 1/4 주기만큼 순차적으로 지연되고 있다(즉, 이들은 위상이 서로 90도 어긋나 있다). 본 실시예에서, 제1 내지 제4 클록 신호(CK1 내지 CK4)를 이용하여 펄스 출력 회로의 구동이 제어된다. 클록 신호가 입력되는 구동 회로에 따라 몇몇 경우에서는 클록 신호가 GCK 또는 SCK라고 지칭되지만, 이하의 설명에서는 클록 신호를 CK라고 지칭한다는 점에 주목한다.
제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는, 제1 배선 내지 제4 배선(11 내지 14) 중 임의의 배선에 전기적으로 접속된다. 예를 들어, 도 9a의 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되고, 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되며, 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속된다. 제2 펄스 출력 회로(10_2)에서, 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되고, 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되며, 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속된다.
제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)의 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27)를 포함한다(도 9b 참조). 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)에 제1 클록 신호(CK1)가 입력되고, 제2 입력 단자(22)에 제2 클록 신호(CK2)가 입력되고, 제3 입력 단자(23)에 제3 클록 신호(CK3)가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)가 출력된다.
제1 내지 제N 펄스 출력 회로(10_1 내지 10_N)에서, 3 단자의 박막 트랜지스터 뿐만 아니라 4 단자의 박막 트랜지스터를 이용할 수 있다. 4 단자를 갖는 박막 트랜지스터는, 소스 전극, 드레인 전극, 제1 게이트 전극, 및 제2 게이트 전극을 포함하며, 여기서, 산화물 반도체층의 채널 형성 영역은 제1 게이트 전극과 제2 게이트 전극 사이에 제공되며, 제1 게이트 전극과 제2 게이트 전극 사이에는 절연층이 개재되어 있다. 도 9c는 4 단자를 갖는 박막 트랜지스터(28)의 심볼을 나타내며, 이 심볼은 이하에서 도면 등에 이용된다. 박막 트랜지스터(28)는, 제1 게이트 전극에 입력되는 제1 제어 신호(G1) 및 제2 게이트 전극에 입력되는 제2 제어 신호(G2)에 의해 In 단자와 Out 단자 사이의 전류를 제어할 수 있다.
또한, 도 9c에 나타낸 박막 트랜지스터(28)의 임계 전압은, 제1 게이트 전극의 전위 및 제2 게이트 전극의 전위의 제어에 의해 소망 레벨이 되도록 제어될 수 있다.
그 다음, 펄스 출력 회로의 구체적인 회로 구성의 일례를 도 9d를 참조하여 설명한다.
제1 펄스 출력 회로(10_1)는 제1 내지 제13 트랜지스터(31 내지 43)를 포함한다(도 9d 참조). 전술된 제1 내지 제5 입력 단자(21 내지 25), 제1 출력 단자(26), 및 제2 출력 단자(27) 외에도, 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터 제1 내지 제13 트랜지스터(31 내지 43)에 신호 또는 전원 전위가 공급된다. 여기서, 도 9d에 나타낸 전원선들의 전원 전위들간의 관계는 다음과 같다: 제1 전원 전위 VDD는 제2 전원 전위 VCC보다 높거나 같고, 제2 전원 전위 VCC는 제3 전원 전위 VSS보다 높다. 제1 내지 제4 클록 신호(CK1 내지 CK4)는 일정한 간격으로 H 레벨과 L 레벨을 교대로 반복한다; 클록 신호가 H 레벨일 때 전위는 VDD이고 클록 신호가 L 레벨 때 전위는 VSS임에 주목한다. 전원선(51)의 전위 VDD를 전원선(52)의 전위 VCC보다 높게함으로써, 트랜지스터의 동작에 악영향을 미치지 않고 트랜지스터의 게이트 전극에 인가되는 전위를 낮출 수 있고, 트랜지스터의 임계 전압의 변화를 저감시키며, 트랜지스터의 열화를 억제할 수 있다. 도 9d에 나타낸 바와 같이, 제1 트랜지스터(31) 및 제1 내지 제13 트랜지스터(31 내지 43) 중 제6 내지 제9 트랜지스터(36 내지 39)로서, 도 9c에 나타낸 4 단자의 박막 트랜지스터(28)를 이용하는 것이 바람직하다는 점에 주목한다. 제1 트랜지스터(31) 및 제6 내지 제9 트랜지스터(36 내지 39)는, 소스 또는 드레인으로서 역할하는 한 전극이 접속된 노드의 전위가 게이트 전극의 제어 신호에 의해 전환되도록 동작할 필요가 있으며, 게이트 전극에 입력되는 제어 신호에 대한 응답이 빠르기 때문에(온-상태 전류의 상승이 가파름), 펄스 출력 회로의 오동작을 더욱 저감할 수 있다. 따라서, 도 9c에 나타낸 4 단자의 박막 트랜지스터(28)를 이용함으로써, 임계 전압을 제어할 수 있고, 펄스 출력 회로의 오동작을 더욱 방지할 수 있다. 도 9d에서는 제1 제어 신호(G1) 및 제2 제어 신호(G2)는동일한 제어 신호이지만, 제1 제어 신호(G1) 및 제2 제어 신호(G2)는 상이한 제어 신호일 수 있다는 점에 주목한다.
도 9d에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제1 트랜지스터(31)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제4 입력 단자(24)에 전기적으로 접속된다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제6 트랜지스터(36)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제5 입력 단자(25)에 전기적으로 접속된다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되며, 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제3 입력 단자(23)에 전기적으로 접속된다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제2 입력 단자(22)에 전기적으로 접속된다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되며, 제9 트랜지스터(39)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 전원선(52)에 전기적으로 접속된다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속된다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속된다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되며, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속된다.
도 9d에서, 제3 트랜지스터(33)의 게이트 전극, 제10의 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속 부분은 노드 A로서 지칭된다. 게다가, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속 부분은 노드 B로서 지칭된다.
박막 트랜지스터는, 적어도 3개 단자, 게이트, 드레인, 및 소스를 갖는 소자임에 주목한다. 박막 트랜지스터는 드레인 영역과 소스 영역 사이에 채널 영역을 가지며, 전류는 드레인 영역, 채널 영역, 및 소스 영역을 통해 흐를 수 있다. 여기서, 박막 트랜지스터의 소스 및 드레인은 박막 트랜지스터의 구조, 동작 조건 등에 따라 바뀔수 있기 때문에, 어느 것이 소스인지 또는 드레인인지를 정의하는 것은 어렵다. 따라서, 몇몇 경우에서는, 소스 또는 드레인으로서 기능하는 영역은, 소스 또는 드레인이라고 불리지 않는다. 그 경우, 예를 들어, 이와 같은 영역은 각각 제1 단자 및 제2 단자로서 지칭될 수 있다.
또한, 예를 들어, 상이한 극성을 갖는 트랜지스터들이 이용되거나 회로 동작에서 전류의 방향이 바뀔 때 소스 및 드레인의 기능이 바뀔 수 있다. 따라서, 본 명세서에서 용어 "소스" 및 "드레인"은 바뀔 수 있다.
도 9d 및 도 10a에서 노드 A를 플로팅 상태로 만듦으로써 부트스트랩 동작을 수행하기 위한 커패시터가 추가로 제공될 수 있다는 점에 주목한다. 또한, 노드 B의 전위를 유지하기 위해 한 전극이 노드 B에 전기적으로 접속되어 있는 커패시터가 추가로 제공될 수 있다.
도 10b는 도 10a에 나타낸 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍도이다. 시프트 레지스터가 주사선 구동 회로에 포함되는 경우, 도 10b의 기간(61)은 수직 귀선 시간(vertical retrace period)에 대응하고, 기간(62)는 게이트 선택 기간에 대응한다는 점에 주목한다.
도 10a에 나타낸 바와 같이, 제2 전원 전위 VCC가 게이트에 인가되는 제9 트랜지스터(39)가 제공되면 부트스트랩 동작의 전후에서 다음과 같은 이점이 있다는 점에 주목한다.
게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 제1 전원 전위 VDD보다 높은 값으로 상승한다. 그 다음, 제1 트랜지스터(31)의 소스가 제1 단자, 즉, 전원선(51)측의 단자로 스위칭된다. 결과적으로, 제1 트랜지스터(31)에서, 게이트와 소스 사이 및 게이트와 드레인 사이에는 큰 바이어스 전압이 인가되어 큰 스트레스가 걸리므로, 이것은 트랜지스터의 열화를 유발할 수 있다. 반면, 게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)가 제공되면, 부트스트랩 동작에 의해 노드 A의 전위가 상승하더라도 제1 트랜지스터(31)의 제2 단자의 전위 상승을 방지할 수 있다. 즉, 제9 트랜지스터(39)를 제공하면, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 레벨을 낮출 수 있다. 따라서, 본 실시예의 회로 구성은 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압을 저감시켜, 스트레스에 기인한 제1 트랜지스터(31)의 열화를 방지할 수 있다.
제9 트랜지스터(39)의 제1 단자 및 제2 단자가 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 접속되는 한, 제9 트랜지스터(39)는 임의의 장소에 제공될 수 있다는 점에 주목한다. 본 실시예에서 복수의 펄스 출력 회로를 포함하는 시프트 레지스터가, 주사선 구동 회로보다 많은 단을 갖는 신호선 구동 회로에 포함되는 경우, 제9 트랜지스터(39)를 생략할 수 있어서, 트랜지스터 개수를 줄일 수 있다는 점에 주목한다.
제1 내지 제13 트랜지스터(31 내지 43) 각각의 반도체층으로서 산화물 반도체를 이용하면, 박막 트랜지스터의 오프 전류를 저감할 수 있고, 온-상태 전류 및 전계 효과 이동도를 높일 수가 있으며, 트랜지스터의 열화의 정도를 저감할 수 있다는 점에 주목한다. 그 결과, 회로의 오동작을 방지할 수 있다. 게이트 전극에 고전위를 인가한 산화물 반도체를 이용하는 트랜지스터의 열화의 정도는, 아몰퍼스 실리콘을 이용한 트랜지스터에 비해 작다. 결과적으로, 제2 전원 전위 VCC를 공급하는 전원선에 제1 전원 전위 VDD를 공급하더라도 유사한 동작을 얻을 수 있고, 회로들간의 전원선의 수를 저감할 수 있다; 따라서, 회로의 크기를 줄일 수 있다.
제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 클록 신호와, 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 클록 신호가, 각각 제2 입력 단자(22) 및 제3 입력 단자(23)로부터 공급되도록 접속 관계가 변하더라도 유사한 기능을 얻을 수 있다는 점에 주목한다. 도 10a에 나타낸 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양자 모두가 온이고, 그 다음, 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 온인 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프이도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변한다; 따라서, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 저하로 인한 노드 B의 전위 저하는, 제7 트랜지스터(37)의 게이트 전극의 전위 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위 저하에 의해 두번 유발된다. 반면, 도 10a에 나타낸 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양자 모두가 온이고, 그 다음, 제7 트랜지스터(37)가 온이고 제8 트랜지스터(38)가 오프인 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프이도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 도 10b의 기간에서와 같이 변할 때, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 저하로 인한 노드 B의 전위 저하는 1회로 저감될 수 있는데, 이것은 제8 트랜지스터(38)의 게이트 전극의 전위 저하에 의한 것이다. 결과적으로, 클록 신호 CK3가 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되고 클록 신호 CK2가 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 접속 관계를 이용하는 것이 바람직한데, 이것은, 노드 B의 전위 변동 횟수를 저감하여 노이즈를 저감할 수 있기 때문이다.
이런 식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 각각 L 레벨로 유지하는 기간에 노드 B에 정기적으로 H 레벨의 신호를 공급한다; 따라서, 펄스 출력 회로의 오동작을 방지할 수 있다.
실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 구동 회로의 박막 트랜지스터를 제조함으로써, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고 전력 절감을 달성할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 3)
본 실시예에서는, 박막 트랜지스터를 제조해 그 박막 트랜지스터를 화소부 및 구동 회로에 이용하는 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제조하는 경우를 설명한다. 또한, 박막 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부가 형성되는 기판 위에 형성하여, 시스템-온-패널을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서, 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는, 그 범주에, 전류 또는 전압에 의해 휘도가 제어되는 소자를 포함하며, 구체적으로는, 무기 EL(Electro Luminescence), 유기 EL 등을 포함한다. 또한, 전자 잉크 등의, 전기적 효과에 의해 콘트라스트가 변화하는 표시 매체도 이용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 콘트롤러를 포함한 IC 등을 그 패널 위에 탑재한 모듈을 포함한다. 표시 장치는, 표시 장치의 제조 과정에서 표시 소자가 완성되기 이전의 소자 기판의 한 형태에 관한 것이며, 이 소자 기판에는 복수의 화소들 각각의 표시 소자에 전류를 공급하기 위한 수단이 제공된다. 구체적으로는, 소자 기판은, 표시 소자의 화소 전극만이 형성된 상태일 수도 있고, 화소 전극이 되는 도전막을 형성했지만 아직 도전막을 에칭하여 화소 전극을 형성하지 않은 상태일 수도 있고, 기타의 상태일 수도 있다.
본 명세서에서 표시 장치란, 화상 표시 장치, 표시 장치, 또는 광원(조명 장치 포함)을 말한다는 점에 주목한다. 또한, 표시 장치는 그 범주 내에 다음과 같은 모듈들을 포함한다: FPC(flexible printed circuit) 또는 TAB(tape automated bonding) 테이프 또는 TCP(tape carrier package) 등의 커넥터를 포함하는 모듈; TAB 테이프나 TCP의 끝에 인쇄 배선판이 제공된 모듈; 및 COG(Chip On Glass) 방식에 의해 집적 회로(IC)가 표시 소자에 직접 탑재된 모듈.
본 실시예에서는, 본 발명의 일 실시예인 반도체 장치로서 액정 표시 장치의 예를 설명한다. 반도체 장치의 일 실시예인 액정 표시 패널의 외관 및 단면을, 도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)를 참조하여 설명한다. 도 11의 (a1) 및 도 11의 (a2)는 각각, In-Ga-Zn-O계 비단결정층의 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터(4010 및 4011)와, 제1 기판(4001) 위에 형성되어 있는 액정 소자(4013)가 밀봉재(4005)를 이용하여 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉되어 있는 패널의 상부면도이다. 도 11의 (b)는 라인 M-N을 따른 도 11의 (a1) 및 도 11의 (a2)의 단면도에 대응한다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 밀봉재(4005)가 제공되고 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 제공되고 있다. 결과적으로, 화소부(4002)와 주사선 구동 회로(4004)는 제1 기판(4001), 밀봉재(4005) 및 제2 기판(4006)에 의해 액정층(4008)과 함께 밀봉되어 있다. 단결정 반도체 또는 다결정 반도체를 이용하여 별도 준비된 기판 위에 형성된 신호선 구동 회로(4003)가, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에 탑재되고 있다.
별도 형성된 구동 회로의 접속 방법에는 특별한 제한이 있는 것은 아니고, COG 방법, 와이어 본딩 방법, TAB 방법 등을 이용할 수 있다는 점에 주목한다. 도 11의 (a1)은 COG 방법에 의해 신호선 구동 회로(4003)가 탑재되는 예를 나타낸다. 도 11의 (a2)는 TAB 방법에 의해 신호선 구동 회로(4003)가 탑재되는 예를 나타낸다.
제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004) 각각은 복수의 박막 트랜지스터를 포함한다. 도 11의 (b)는, 예로서, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 나타내고 있다. 박막 트랜지스터(4010 및 4011) 위에는 절연층(4020 및 4021)이 제공된다.
실시예 1에서 설명된 산화물 반도체층을 포함한 신뢰성이 높은 임의의 박막 트랜지스터를 박막 트랜지스터(4010 및 4011)로서 사용할 수 있다. 본 실시예에서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다.
구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩하도록 절연층(4021)의 일부 위에 도전층(4040)이 제공되고 있다. 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층(4040)이 제공됨으로써, BT 시험 전후의 박막 트랜지스터(4011)의 임계 전압의 변화량을 저감할 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층과 동일하거나 상이한 전위일 수 있다. 도전층(4040)은 제2 게이트 전극층으로서 기능할 수 있다. 대안으로서, 도전층(4040)의 전위는 GND 또는 0V이거나, 또는 플로팅 상태일 수도 있다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속되고 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성된다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 중첩하고 있는 부분이, 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각, 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 제공되고, 액정층(4008)은 화소 전극층(4030)과 대향 전극층(4031) 사이에 끼워져 있고, 그들 사이에는 절연층(4032 및 4033)이 개재되어 있다는 점에 주목한다.
제1 기판(4001) 및 제2 기판(4006)은, 유리, 금속(대표적으로는, 스텐레스강), 세라믹, 또는 플라스틱으로 형성될 수 있다는 점에 주목한다. 플라스틱으로서, FRP(fiberglass-reinforced plastics) 판, 폴리비닐 플루라이드(PVF; polyvinyl fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, PVF 필름들이나 폴리에스테르 필름들 사이에 알루미늄 호일을 끼워 둔 구조의 시트(sheet)를 이용할 수 있다.
참조 번호(4035)로 표시된 기둥 모양의 스페이서는 절연막을 선택적으로 에칭하여 얻어지고, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 제공되고 있다. 대안으로서, 구형 스페이서(spherical spacer)를 이용할 수도 있다. 대향 전극층(4031)은 박막 트랜지스터(4010)가 형성된 기판 위에 형성된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치된 도전성 입자를 통해 대향 전극층(4031)과 공통 전위선이 서로 전기적으로 접속될 수 있다. 도전성 입자는 밀봉재(4005)에 포함된다는 점에 주목한다.
또한, 배향막이 필요하지 않은 블루상(blue phase)을 나타내는 액정을 이용할 수도 있다. 블루상은 액정상들 중 하나로서, 콜레스테릭 액정의 온도를 상승시키는 동안 콜레스테릭상이 등방상으로 전이되기 직전에 나타나는 상이다. 블루상은 좁은 온도 범위에서만 나타나므로, 온도 범위를 증가시키기 위해서 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용해 액정층(4008)을 형성한다. 블루상을 나타내는 액정과 카이럴제를 포함한 액정 조성물은 1 msec 이하의 짧은 응답 속도를 가지며 광학적 등방성이다; 따라서, 배향 처리가 불필요하고 시야각 의존성이 작다.
본 실시예에서 설명된 액정 표시 장치는 투과형 액정 표시 장치의 예이다; 그러나, 이 액정 표시 장치는 반사형 액정 표시장치 또는 반투과형 액정 표시 장치에도 적용할 수 있다는 점에 주목한다.
기판의 외측면(관찰자 측)에 편광판을 제공하고 기판의 내측면에 착색층 및 표시 소자에 이용하는 전극층을 이 순서로 제공한 본 실시예에서 설명되는 액정 표시 장치의 예가 도시되어 있다; 그러나, 편광판은 기판의 내측 표면에 제공될 수도 있다. 편광판과 착색층의 적층 구조는 본 실시예만으로 한정되지 않고, 편광판 및 착색층의 재료 또는 제조 공정 조건에 따라 적절하게 설정될 수 있다. 필요하다면, 블랙 매트릭스(black matrix)로서 기능하는 차광층을 제공할 수도 있다.
본 실시예에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 그리고 박막 트랜지스터의 신뢰성을 향상시키기 위해, 보호층이나 평탄화 절연층으로서 기능하는 절연층들(절연층(4020) 및 절연층(4021))로 박막 트랜지스터가 피복되고 있다. 보호층은 대기중에 부유하는 유기물, 금속 물질, 수분 등의 오염 불순물의 침입을 방지하기 위해 제공되며, 치밀한 막이 바람직하다는 점에 주목한다. 보호층은, 스퍼터링법을 이용해, 산화 규소층, 질화 규소층, 산화 질화 규소층, 질화 산화 규소층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 및/또는 질화 산화 알루미늄층의 단층, 또는 적층으로 형성될 수 있다. 본 실시예에서는, 보호층을 스퍼터링법으로 형성하는 예를 설명한다; 그러나, 특별한 제한이 있는 것은 아니고, 다양한 방법이 이용될 수 있다.
여기서는, 적층 구조를 갖는 절연층(4020)이 보호층으로서 형성된다. 여기서는, 절연층(4020)의 제1 층으로서 스퍼터링법에 의해 산화 규소층이 형성된다. 보호층으로서 산화 규소층을 이용하면, 소스 전극층 및 드레인 전극층에 이용되는 알루미늄층의 힐록(hillock) 방지에 효과가 있다.
보호층의 제2 층으로서 절연층이 형성된다. 여기서는, 절연층(4020)의 제2 층으로서 스퍼터링법에 의해 질화 규소층이 형성된다. 보호층으로서 질화 규소층을 이용하면, 나트륨 이온 등의 이동성 이온이 반도체 영역에 침입하는 것을 방지하여, TFT의 전기 특성의 변화를 억제할 수 있다.
보호층을 형성한 후에, 반도체층의 어닐링(300℃ 내지 400℃)을 수행할 수도 있다.
평탄화 절연층으로서 절연층(4021)이 형성된다. 절연층(4021)으로서, 폴리이미드, 아크릴 수지, 벤조시크로부텐계 수지, 폴리아미드 또는 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용할 수 있다. 상기 유기 재료 외에도, 저유전 상수 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. 이러한 재료로 형성된 복수의 절연층을 적층함으로써 절연층(4021)을 형성할 수도 있다는 점에 주목한다.
실록산계 수지는, 출발 재료로서 실록산계 재료를 이용하여 형성된 Si-O-Si 결합을 포함한 수지에 대응한다는 점에 주목한다. 실록산계 수지는, 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 포함할 수 있다. 또한, 유기기는 플루오르기를 포함할 수도 있다.
절연층(4021)의 형성 방법에는 특별한 제한이 없다. 절연층(4021)은, 그 재료에 따라, 스퍼터링, SOG법, 스핀 코팅법, 딥핑(dipping) 방법, 스프레이 도포법, 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법이나, 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등의 도구(tool)에 의해 형성할 수 있다. 재료액(material solution)을 이용해 절연층(4021)을 형성하는 경우, 베이킹 단계와 동시에 반도체층의 어닐링(300℃ 내지 400℃)을 수행할 수도 있다. 절연층(4021)의 베이킹 단계가 반도체층의 어닐링을 겸함으로써, 반도체 장치를 효율적으로 제조할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)에 대하여, 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용해 형성된 화소 전극은, 시트 저항이 10000Ω／square 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항율이 0.1Ω·cm이하인 것이 바람직하다.
도전성 고분자로서, 이른바 π-전자 공액(π-electron conjugated) 도전성 고분자를 이용할 수 있다. 그 예로서, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리치오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에는 FPC(4018)로부터 각종 신호 및 전위가 공급되고 있다.
본 실시예에서, 접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전층을 이용하여 형성된다. 단자 전극(4016)은, 박막 트랜지스터(4010 및 4011)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전층을 이용하여 형성된다.
접속 단자 전극(4015)은, 이방성 도전층(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)는, 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001) 위에 탑재된 예를 나타낸다; 그러나, 본 실시예는 이 구조만으로 한정되지 않는다. 주사선 구동 회로가 별도로 형성되어 탑재되거나, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성되어 탑재될 수도 있다.
도 12는 반도체 장치의 일 실시예에 대응하는 액정 표시 모듈이 TFT 기판(2600)을 이용하여 형성되는 예를 나타낸다.
도 12는, TFT 기판(2600)과 대향 기판(2601)이 밀봉재(2602)에 의해 서로 접합되고 이들 기판들 사이에 TFT 등을 포함한 화소부(2603), 액정층을 포함한 표시 소자(2604), 및 착색층(2605)이 제공되어 표시 영역을 형성하고 있는, 액정 표시 모듈의 예를 나타낸다. 착색층(2605)은 컬러 표시를 수행하는데 필요하다. RGB 시스템에서, 적, 녹 및 청의 색상에 대응하는 착색층들이 각 화소에 제공되고 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는, 편광판(2606 및 2607) 및 확산판(2613)이 제공되고 있다. 광원은 냉음극관(2610)과 반사판(2611)을 포함한다. 회로 기판(2612)은 가요성 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되며, 제어 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층이, 그들 사이에 위상차판(retardation plate)을 가진 상태로 적층될 수도 있다.
액정 표시 모듈로서, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multidomain vertical alignment) 모드, PVA(patterned vertical alignment), ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(anti ferroelectric liquid crystal) 등을 이용할 수가 있다.
이상의 단계들을 통해, 반도체 장치로서 신뢰성이 높은 액정 표시 장치를 제조할 수 있다.
실시예 1에 설명된 박막 트랜지스터를 이용해 액정 표시 장치의 화소부의 박막 트랜지스터를 제조함으로써, 화소 내의 박막 트랜지스터의 임계 전압의 변동에 기인하는 표시 불균형을 억제할 수 있다.
또한, 실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 액정 표시 장치의 구동 회로부의 박막 트랜지스터를 제조함으로써, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고 전력 절감을 달성할 수 있다.
본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 4)
본 실시예에서, 반도체 장치의 일 실시예로서 전자 페이퍼의 예를 설명할 것이다.
실시예 1에 설명된 박막 트랜지스터는, 스위칭 소자에 전기적으로 접속된 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 전기영동 표시 장치(전기영동 디스플레이)라고도 불리며, 통상의 종이와 동일한 수준의 가독성과, 다른 표시 장치들에 비해 낮은 소비 전력을 가지며, 얇고 가볍게 만들 수 있다는 점 등에서 유리하다.
전기영동 디스플레이는 다양한 형태를 가질 수 있다. 전기영동 디스플레이는 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함하고, 각각의 마이크로캡슐은 양으로 대전된 제1 입자와 음으로 대전된 제2 입자를 포함한다. 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 내의 입자들이 서로 반대 방향으로 이동하고, 한측에 집합한 입자들의 색상만이 표시된다. 제1 입자 또는 제2 입자 각각이 색소를 포함하고, 전계가 없다면 이동하지 않는다는 점에 주목한다. 게다가, 제1 입자와 제2 입자는 상이한 색상(무색을 포함할 수 있음)을 가진다.
따라서, 전기영동 디스플레이는, 높은 유전 상수를 갖는 물질이 높은 전계 영역으로 이동하는 소위 유전체전기영동 효과(dielectrophoretic effect)를 이용한다.
상기 마이크로캡슐을 용매에 분산시킨 용액을 전자 잉크라 부른다. 이 전자 잉크는, 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터나 색소를 포함하는 입자에 의해 컬러 표시도 가능하다.
액티브 매트릭스 기판 위에서 2개의 전극의 사이에 끼워지도록 상기 복수의 마이크로캡슐을 적절하게 배치하면, 액티브 매트릭스 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하여 표시를 수행할 수가 있다. 예를 들어, 실시예 1의 박막 트랜지스터를 이용하여 형성된 액티브 매트릭스 기판을 이용할 수 있다.
마이크로캡슐 내의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전자발광 재료, 전기변색 재료, 및 자기영동 재료 중 하나, 또는 이들 중 임의의 재료들로 된 복합 재료를 이용하여 형성될 수 있다는 점에 주목한다.
도 13은 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시예 1에서 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있고, 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다.
도 13의 전자 페이퍼는 트위스트 볼 표시 방식(twisting ball display system)을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 표시 소자에 이용되는 전극층들인 제1 전극층과 제2 전극층 사이에 각각 흰색과 흑색으로 착색된 구형 입자들을 배치하고, 제1 전극층과 제2 전극층 사이에 전위차를 생성해 구형 입자의 방향을 제어하여 표시를 수행하는 방법을 말한다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 바텀-게이트 박막 트랜지스터이며, 반도체층과 접하는 절연층(583)으로 피복되어 있다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은, 절연층(583) 및 절연층(585)에 형성된 개구를 통해 제1 전극층(587)과 접해 있어, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속하고 있다. 구형 입자(589)는 기판(596) 위에 형성된 제1 전극층(587)과 제2 전극층(588) 사이에 제공된다. 각 구형 입자(589)는, 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b) 주위의 액체로 채워진 공동(cavity)(594)을 포함한다. 구형 입자(589)의 주변 공간은 수지 등의 충전재(595)로 채워지고 있다(도 13 참조). 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은 박막 트랜지스터(581)가 형성된 기판 위에 제공된 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치된 도전성 입자를 통해 제2 전극층(588)과 공통 전위선이 서로 전기적으로 접속될 수 있다.
대안으로서, 트위스트 볼 대신 전기영동 소자를 이용하는 것도 가능하다. 투명한 액체와, 양으로 대전된 흰색 미립자와, 음으로 대전된 흑색 미립자를 봉입한 직경이 약 10㎛ 내지 200㎛인 마이크로캡슐이 이용된다. 제1 전극층과 제2 전극층 사이에 제공된 마이크로캡슐에서, 제1 전극층과 제2 전극층에 의해 전계가 인가될 때, 흰색 미립자와 흑색 미립자가 반대 방향으로 이동해, 흰색 또는 흑색을 표시할 수 있다. 이러한 원리를 이용한 표시 소자가 전기영동 표시 소자이다. 전기영동 표시 소자는 액정 표시 소자에 비해 높은 반사율을 갖는다; 따라서, 보조 라이트가 불필요하고, 소비 전력이 작으며, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전력이 공급되지 않는 때에도, 표시된 상이 유지될 수 있다. 따라서, 표시된 상이 기억될 수 있다.
이상의 단계들을 통해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제조할 수 있다.
본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 5)
반도체 장치로서 발광 표시 장치의 예를 설명할 것이다. 표시 장치에 포함된 표시 소자로서, 여기서는 전계발광(electroluminescence)을 이용하는 발광 소자를 설명한다. 전계발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라 불리고, 후자는 무기 EL 소자라 불린다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광 유기 화합물을 포함하는 층 내로 전자 및 정공이 주입되어, 전류가 흐른다. 캐리어들(전자 및 정공)이 재결합함으로써, 발광 유기 화합물이 여기된다. 발광 유기 화합물이 여기 상태로부터 기저 상태로 돌아올 때 발광한다. 이와 같은 메카니즘으로 인해, 이러한 발광 소자를 전류 여기형 발광 소자라고 부른다.
무기 EL 소자는, 그 소자 구조에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더(binder) 내에 분산시킨 발광층을 포함하며, 그 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 유전체층들 사이에 발광층을 끼우고, 이것을 전극들 사이에 더 끼운 구조를 가지며, 그 발광 메카니즘은 금속 이온들의 내부-쉘(inner shell) 전자 천이를 이용하는 국부형 발광이다. 여기서 발광 소자로서 유기 EL 소자가 설명된다는 점에 주목한다.
도 14는 반도체 장치의 예로서, 디지털 시간 계조 구동을 적용할 수 있는 화소 구조의 예를 나타낸다.
디지털 시간 계조 구동이 적용될 수 있는 화소의 구조 및 동작을 설명한다. 여기서는, 하나의 화소가 2개의 n채널형의 트랜지스터를 포함하고, 각 트랜지스터는 채널 형성 영역으로서 산화물 반도체층을 이용한다.
화소(6400)는, 스위칭용 트랜지스터(6401), 트랜지스터(6402), 발광 소자(6404), 및 커패시터(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속된다. 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속된다. 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)의 게이트는 커패시터(6403)를 통해 전원선(6407)에 접속된다. 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속된다. 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극 6408)은 저전원 전위로 설정되어 있다. 저전원 전위는 전원선(6407)으로 설정된 고전원 전위보다 낮다는 점에 주목한다. 예를 들어, 저전원 전위로서 GND 또는 0V가 설정될 수 있다. 고전원 전위와 저전원 전위 사이의 전위차를 발광 소자(6404)에 인가해, 발광 소자(6404)에 전류를 흘림으로써 발광 소자(6404)가 발광한다. 발광 소자(6404)가 발광하도록 만들기 위하여, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 각각의 전위가 설정된다.
커패시터(6403) 대신에 구동용 트랜지스터(6402)의 게이트 커패시턴스를 이용하면, 커패시터(6403)를 생략할 수 있다는 점에 주목한다. 채널 영역과 게이트 전극 사이에 구동용 트랜지스터(6402)의 게이트 커패시턴스가 형성될 수도 있다.
전압-입력 전압-구동 방법을 이용하는 경우, 구동용 트랜지스터(6402)의 게이트에는 비디오 신호가 입력되어, 구동용 트랜지스터(6402)가 충분히 온으로 되든지 또는 오프로 되든지의 2개 상태중 어느 하나가 된다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 신호선(6405)에는, 전원선 전압＋구동용 트랜지스터(6402)의 Vth 이상이 전압이 인가된다는 점에 주목한다.
디지털 시간 계조 방법 대신에 아날로그 계조 방법을 이용하는 경우, 신호 입력을 변경함으로써, 도 14에서와 동일한 화소 구조를 이용할 수 있다.
아날로그 계조 구동 방법을 수행하는 경우, 구동용 트랜지스터(6402)의 게이트에는 발광 소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압이란 소망 휘도를 달성하기 위한 전압을 말하며, 적어도 순방향 임계 전압을 포함한다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하게 하는 비디오 신호를 입력하여, 발광 소자(6404)에 전류를 공급할 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 이용될 때, 이 비디오 신호에 대응하는 전류가 발광 소자(6404)에 공급되어, 아날로그 계조 구동이 수행될 수 있다.
화소 구조는 도 14에 도시된 구조만으로 제한되지 않는다는 점에 주목한다. 예를 들어, 도 14에 나타낸 화소에, 스위치, 레지스터, 커패시터, 트랜지스터 또는 논리 회로 등을 추가할 수도 있다.
그 다음, 발광 소자의 구조가 도 15a 내지 15c를 참조하여 설명된다. 여기서는, n채널 구동용 TFT를 예로서 들어, 화소의 단면 구조를 설명한다. 도 15a 내지 15c에 도시된 반도체 장치에 이용되는 구동용 TFT(7001, 7011, 및 7021)는, 실시예 1에 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있으며, 각각 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다.
발광 소자로부터 방출된 광을 추출하기 위하여, 애노드(anode)와 캐소드(cathode) 중 적어도 하나가 투명할 것이 요구된다. 기판 위에 박막 트랜지스터 및 발광 소자가 형성된다. 발광 소자는, 기판의 반대 면을 통해 광을 추출하는 전면 발광 구조나, 기판측의 면을 통해 광을 추출하는 배면 발광 구조나, 기판측 및 기판과는 반대측의 면을 통해 광을 추출하는 양면 발광 구조를 가질 수 있다. 화소 구조는 이들 방출 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다.
도 15a를 참조하여 배면 발광 구조를 갖는 발광 소자를 설명한다.
도 15a는 구동용 TFT(7011)가 n채널형 TFT이고 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출되는 경우의 화소의 단면도이다. 도 15a에서, 구동용 TFT(7011)에 전기적으로 접속된 투광성 도전막(7017) 위에 발광 소자(7012)의 캐소드(7013)가 형성되고, 캐소드(7013) 위에 EL층(7014) 및 애노드(7015)가 이 순서대로 적층되고 있다. 투광성 도전층(7017)은, 산화물 절연층(7031)에 형성된 컨택 홀을 통해 TFT(7011)의 드레인 전극층(7030)에 전기적으로 접속되어 있다는 점에 주목한다.
투광성 도전층(7017)으로서, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등을 이용하여 형성된 투광성 도전층을 이용할 수 있다.
캐소드(7013)에 대해 임의의 다양한 재료가 이용될 수 있다. 구체적으로는, 캐소드(7013)는, Li나 Cs 등의 알칼리 금속; Mg, Ca 또는 Sr 등의 알칼리 토류 금속; 이들 금속들 중 임의의 금속을 포함한 합금(Mg:Ag 또는 Al:Li); 또는 Yb나 Er 등의 희토류 금속 등의 일 함수가 작은 재료를 이용하여 형성되는 것이 바람직하다. 도 15a에서, 캐소드(7013)의 두께는 광 투과를 허용하는 두께이다(그 두께는 약 5 nm 내지 30 nm인 것이 바람직하다). 예를 들어, 20 nm의 두께를 갖는 알루미늄층을 캐소드(7013)로서 이용한다.
투광성 도전층 및 알루미늄층을 적층한 다음 선택적으로 에칭하여 투광성 도전층(7017) 및 캐소드(7013)를 형성할 수도 있다는 점에 주목한다. 이 경우, 에칭은 하나의 마스크를 이용하여 수행할 수 있는 것이 바람직하다.
캐소드(7013)의 주변부는 격벽(7019)으로 덮여있다. 격벽(7019)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층; 무기 절연층; 또는 유기 폴리실록산을 이용해 형성된다. 감광성 수지 재료를 이용해 격벽(7019)을 형성하여 캐소드(7013) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속한 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. 격벽(7019)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
캐소드(7013) 및 격벽(7019) 위에 형성되는 EL층(7014)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. 복수의 층을 이용하여 EL층(7014)이 형성되는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 캐소드(7013) 위에 적층함으로써 EL층(7014)이 형성된다. 이들 층들 모두가 반드시 제공될 필요는 없다는 점에 주목한다.
적층 순서는 상기 순서만으로 한정되지 않는다. 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서대로 캐소드(7013) 위에 적층될 수도 있다. 그러나, 전력 소비를 비교해 보면, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 캐소드(7013) 위에 적층되는 것이 낮은 소비 전력 때문에 바람직하다.
EL층(7014) 위에 형성되는 애노드(7015)에 대해 다양한 재료를 이용할 수 있다. 구체적으로, 일 함수가 큰 재료, 예를 들어, 질화 티타늄, ZrN, Ti, W, Ni, Pt, Cr; 또는 ITO, IZO(산화 인듐 아연), ZnO 등의 투명 도전성 재료가 바람직하다. 또한, 애노드(7015) 위에 차광막(7016), 예를 들어, 광을 차단하는 금속, 광을 반사하는 금속 등을 제공한다. 본 실시예에서는, 애노드(7015)로서 ITO막을 이용하고 차광막(7016)으로서 Ti층을 이용한다.
발광 소자(7012)는, 캐소드(7013)와 애노드(7015) 사이에 EL층(7014)이 끼워져 있는 영역에 대응한다. 도 15a에 나타낸 화소 구조의 경우, 화살표로 표시된 바와 같이 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출된다.
도 15a에서, 게이트 전극층으로서 투광성 도전층이 이용되는 예가 나타나 있다. 발광 소자(7012)로부터 방출된 광은 컬러 필터층(7033)을 통과한 다음, TFT(7011)의 게이트 전극층, 소스 전극층, 드레인 전극층 등을 통과해 외부로 방출된다. TFT(7011)의 게이트 전극층, 소스 전극층, 드레인 전극층 등으로서 투광성 도전층을 이용하여 개구율을 향상시킬 수 있다.
컬러 필터층(7033)은, 잉크젯법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술 등을 이용한 에칭 방법 등으로 형성된다.
컬러 필터층(7033)은 오버코트층(7034)으로 덮여 있고, 또한 보호 절연층(7035)으로 덮여 있다. 도 15a에서는 얇은 두께를 갖는 오버코트층(7034)이 도시되어 있지만, 오버코트층(7034)은 컬러 필터층(7033)에 의해 기인하는 요철면을 평탄화하는 기능을 가지고 있다.
또한, 보호 절연층(7035), 오버코트층(7034), 컬러 필터층(7033), 및 산화물 절연층(7031)에 형성되고 드레인 전극층(7030)에 도달하는 컨택 홀은 격벽(7019)과 중첩하는 영역에 배치된다. 드레인 전극층(7030)과 격벽(7019)에 이르는 컨택 홀은 서로 중첩함으로써, 개구율을 향상시킬 수 있다.
그 다음, 양면 발광 구조를 갖는 발광 소자를, 도 15b를 참조하여 설명한다.
도 15b에서, TFT(7021)에 전기적으로 접속된 투광성 도전층(7027) 위에 발광 소자(7022)의 캐소드(7023)가 형성되고, EL층(7024) 및 애노드(7025)는 이 순서대로 캐소드(7023) 위에 적층되고 있다. 투광성 도전층(7027)은, 산화물 절연층(7041)에 형성된 컨택 홀을 통해 TFT(7021)의 드레인 전극층(7040)에 전기적으로 접속되어 있다는 점에 주목한다.
투광성 도전층(7027)으로서, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등으로 형성된 투광성 도전층을 이용할 수 있다.
캐소드(7023)에 대해 임의의 다양한 재료가 이용될 수 있다. 구체적으로는, 캐소드(7023)는, Li나 Cs 등의 알칼리 금속; Mg, Ca 또는 Sr 등의 알칼리 토류 금속; 이들 금속들 중 임의의 금속을 포함한 합금(Mg:Ag 또는 Al:Li); 또는 Yb나 Er 등의 희토류 금속 등의 일 함수가 작은 재료를 이용하여 형성되는 것이 바람직하다. 본 실시예에서, 캐소드(7023)의 두께는 광 투과를 허용하는 두께이다(그 두께는 약 5 nm 내지 30 nm인 것이 바람직하다). 예를 들어, 20 nm의 두께를 갖는 알루미늄층을 캐소드(7023)로서 이용한다.
투광성 도전층 및 알루미늄층을 적층한 다음 선택적으로 에칭하여 투광성 도전층(7027) 및 캐소드(7023)를 형성할 수도 있다는 점에 주목한다. 이 경우, 에칭은 하나의 마스크를 이용하여 수행할 수 있는 것이 바람직하다.
캐소드(7023)의 주변부는 격벽(7029)으로 덮여있다. 격벽(7029)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층;무기 절연층; 또는 유기 폴리실록산을 이용해 형성된다. 감광성 수지 재료를 이용해 격벽(7029)을 형성하여 캐소드(7023) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. 격벽(7029)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
캐소드(7023) 및 격벽(7029) 위에 형성되는 EL층(7024)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. 복수의 층을 이용하여 EL층(7024)이 형성되는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 캐소드(7023) 위에 적층함으로써 EL층(7024)이 형성된다. 이들 층들 모두가 반드시 제공될 필요는 없다는 점에 주목한다.
적층 순서는 상기만으로 제한되지 않는다; 즉, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서대로 캐소드(7023) 위에 적층될 수도 있다. 그러나, 전력 소비를 비교해 보면, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 캐소드(7023) 위에 적층되는 것이 낮은 소비 전력 때문에 바람직하다.
EL층(7024) 위에 형성되는 애노드(7025)에 대해 다양한 재료를 이용할 수 있다. 구체적으로는, ITO, IZO, 또는 ZnO 등의 투명 도전 재료와 같은 일 함수가 큰 재료가 바람직하다. 본 실시예에서는, 애노드(7026)에 대해 산화 규소를 포함하는 ITO막이 이용된다.
발광 소자(7022)는, 캐소드(7023)와 애노드(7025) 사이에 EL층(7024)이 끼워져 있는 영역에 대응한다. 도 15b에 도시된 화소 구조의 경우, 화살표로 표시된 바와 같이 발광 소자(7022)로부터 애노드(7025)측 및 캐소드(7023) 측 양쪽 모두로 광이 방출된다.
도 15b에서, 게이트 전극층으로서 투광성 도전층이 이용되는 예가 나타나 있다. 발광 소자(7022)로부터 캐소드(7023) 측으로 방출된 광은 컬러 필터층(7043)을 통과한 다음, TFT(7011)의 게이트 전극층, 소스 전극층, 드레인 전극층 등을 통과해 외부로 방출된다. TFT(7021)의 게이트 전극층, 소스 전극층, 드레인 전극층 등으로서 투광성 도전층을 이용함으로써, 애노드(7025) 측의 개구율을 캐소드(7023) 측의 개구율과 실질적으로 동일하게 할 수 있다.
컬러 필터층(7043)은, 잉크젯법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술 등을 이용한 에칭 방법 등에 의해 형성된다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮여 있고, 또한 보호 절연층(7045)으로 덮여 있다.
양면 발광 구조를 갖는 발광 소자를 이용하고 양쪽의 표시면에 풀 컬러 표시를 수행하는 경우, 애노드(7025)측으로부터의 광은 컬러 필터층(7043)을 통과하지 않는다; 따라서, 또 다른 컬러 필터층을 갖는 밀봉 기판을 애노드(7025) 위에 제공하는 것이 바람직하다는 점에 주목한다.
또한, 보호 절연층(7045), 오버코트층(7044), 컬러 필터층(7043), 및 산화물 절연층(7041)에 형성되고 드레인 전극층(7040)에 도달하는 컨택 홀은 격벽(7029)과 중첩하는 영역에 배치된다. 드레인 전극층(70430) 및 격벽(7029)에 도달하는 컨택 홀이 서로 중첩함으로써, 애노드(7025) 측의 개구율이 캐소드(7023) 측의 개구율과 실질적으로 동일할 수 있다.
그 다음, 전면 발광 구조를 갖는 발광 소자를 도 15c를 참조하여 설명한다.
도 15c는, 구동용 TFT(7001)가 n채널형 박막 트랜지스터이고 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출되는 화소의 단면도이다. 도 15c에서, TFT(7001)에 전기적으로 접속된 발광 소자(7002)의 캐소드(7003)가 형성되고, EL층(7004) 및 애노드(7005)가 이 순서로 캐소드(7003) 위에 적층되어 있다.
캐소드(7003)에 대해 다양한 재료가 이용될 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속; Mg, Ca, Sr 등의 알칼리 토류 금속; 이들 금속들 중 임의의 금속을 포함한 합금(Mg:Ag 또는 Al:Li); 및, Yb나 Er 등의 희토류 금속 등의 일 함수가 작은 재료가 바람직하다.
캐소드(7003)의 주변부는 격벽(7009)으로 덮여 있다. 격벽(7009)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층; 무기 절연층; 또는 유기 폴리실록산을 이용해 형성된다. 감광성 수지 재료를 이용해 격벽(7009)을 형성하여 캐소드(7003) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. 격벽(7009)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
캐소드(7003) 및 격벽(7009) 위에 형성되는 EL층(7004)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. 복수의 층을 이용하여 EL층(7004)이 형성되는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 캐소드(7003) 위에 적층함으로써 EL층(7004)이 형성된다. 이들 층들 모두가 반드시 제공될 필요는 없다는 점에 주목한다.
적층 순서는 상기만으로 제한되지 않는다; 즉, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서대로 캐소드(7003) 위에 적층될 수도 있다. 이들 층들이 이 순서로 적층되는 경우, 캐소드(7003)는 애노드로서 기능한다.
도 15c에서, Ti층, 알루미늄, Ti층이 이 순서로 적층된 적층 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서대로 적층하고, 그 위에 Mg:Ag 합금 박막과 ITO막의 적층을 형성한다.
그러나, 전력 소비를 비교해 보면, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 캐소드(7003) 위에 적층되는 것이 낮은 소비 전력 때문에 바람직하다.
애노드(7005)는 투광성 도전 재료를 이용하여 형성된다. 애노드(7005)는, 예를 들어, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물막, 인듐 아연 산화물, 또는 산화 규소를 첨가한 인듐 주석 산화물을 이용하여 형성된 투광성 도전막을 이용하여 형성될 수 있다.
발광 소자(7002)는 캐소드(7003)와 애노드(7005) 사이에 EL층(7004)이 끼워져 있는 영역에 대응한다. 도 15c에 나타낸 화소 구조의 경우, 화살표로 표시된 바와 같이 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출된다.
도 15c에서, TFT(7001)로서 박막 트랜지스터(150)를 이용하는 예를 나타내고 있다; 그러나, 이것으로만 특별히 한정되는 것은 아니고, 박막 트랜지스터(160), 박막 트랜지스터(170), 또는 박막 트랜지스터(180)를 이용할 수 있다.
도 15c에서, 캐소드(7003)는 산화물 절연층(7051), 평탄화 절연층(7053), 및 절연층(7055)에 형성된 컨택 홀을 통해 TFT(7001)의 드레인 전극층(7050)에 전기적으로 접속되고 있다. 평탄화 절연층(7053)은 폴리이미드, 아크릴 수지, 벤조시크로브텐계 수지, 폴리아미드, 또는 에폭시 수지 등의 수지 재료를 이용하여 형성될 수 있다. 전술된 수지 재료 외에도, 저유전 상수 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. 이러한 재료로 형성된 복수의 절연층을 적층함으로써 평탄화 절연층(7053)을 형성할 수도 있다는 점에 주목한다. 평탄화 절연층(7053)의 형성 방법에는 특별한 제한이 없다. 평탄화 절연층(7053)은, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅법, 딥핑 방법, 스프레이 도포법, 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법이나, 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등의 도구를 이용하여 형성할 수 있다.
캐소드(7003)를 인접 화소의 캐소드(7008)로부터 절연시키도록 격벽(7009)이 제공된다. 격벽(7009)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층; 무기 절연층; 또는 유기 폴리실록산을 이용해 형성된다. 감광성 수지 재료를 이용해 격벽(7009)을 형성하여 캐소드(7003) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. 격벽(7009)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다.
도 15c의 구조에서, 풀 컬러 표시를 수행하는 경우, 예를 들어 발광 소자(7002)는 녹색 발광 소자로서 이용되고, 인접하는 발광 소자들 중 하나는 적색 발광 소자로서 이용되고, 다른 하나는 청색 발광 소자로서 이용된다. 대안으로서, 3종류의 발광 소자 뿐만이 아니라 백색 발광 소자를 포함한 4종류의 발광 소자를 이용하여 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수도 있다.
도 15c의 구조에서, 배치되는 복수의 발광 소자 모두가 백색 발광 소자이고 컬러 필터 등을 갖는 밀봉 기판을 발광 소자(7002) 위에 배치하는 방식으로, 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수도 있다. 백색 등의 단색을 나타내는 재료를 형성해 컬러 필터나 색변환층과 조합함으로써, 풀 컬러 표시를 수행할 수 있다.
물론, 단색광의 표시를 수행할 수도 있다. 예를 들어, 백색 발광을 이용하여 조명 시스템을 형성할 수도 있고, 단색 발광을 이용하여 영역-컬러 발광 장치를 형성할 수도 있다.
필요하다면, 원 편광판을 포함하는 편광 필름 등의 광학 필름이 제공될 수도 있다.
비록 여기서는 발광 소자로서 유기 EL 소자를 설명하였지만, 발광 소자로서 무기 EL 소자를 제공할 수도 있다는 점에 주목한다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자에 전기적으로 접속되어 있는 예를 설명하였다; 대안으로서, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구조를 이용할 수도 있다는 점에 주목한다.
그 다음, 반도체 장치의 일 실시예인 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면을, 도 16a 및 16b를 참조하여 설명한다. 도 16a는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자가, 밀봉재에 의해 제1 기판과 제2 기판 사이에서 밀봉되어 있는 패널의 평면도이다. 도 16b는 도 16a의 라인 H-I를 따라 취해진 단면도이다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록 밀봉재(4505)가 제공되고 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 제공되고 있다. 결과적으로, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505), 및 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉되고 있다. 이런 식으로, 패널이 외부 대기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(라미네이트 필름, 자외선 경화 수지 필름 등)이나 커버재로 패널을 패키징(봉입)하는 것이 바람직하다.
제1 기판(4501) 위에 형성되는 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 각각은 복수의 박막 트랜지스터를 포함한다. 화소부(4502)에 포함된 박막 트랜지스터(4510)와 주사선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 도 16b에 예로서 나타나 있다.
실시예 1에서 설명된 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터를, 박막 트랜지스터(4509 및 4510)로서 사용할 수 있다. 본 실시예에서, 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩하도록 절연층(4544)의 일부 위에 도전층(4540)이 제공되고 있다. 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층(4540)이 제공됨으로써, BT 시험 전후의 박막 트랜지스터(4509)의 임계 전압의 변화량을 저감할 수 있다. 도전층(4540)의 전위는 박막 트랜지스터(4509)의 게이트 전극층의 전위와 동일하거나 상이한 전위일 수 있다. 도전층(4540)은 제2 게이트 전극층으로서 기능할 수 있다. 대안으로서, 도전층(4540)의 전위는 GND 또는 0V이거나, 또는 플로팅 상태일 수도 있다.
박막 트랜지스터(4509)에서, 보호 절연층으로서, 절연층(4541)이 채널 형성 영역을 포함한 반도체층에 접해 형성되고 있다. 절연층(4541)은 실시예 1에서 설명된 절연층(107)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 게다가, 박막 트랜지스터의 표면 요철을 저감하기 위하여 평탄화 절연층으로서 기능하는 절연층(4544)이 박막 트랜지스터를 덮고 있다. 여기서는, 절연층(4541)으로서, 실시예 1에서 설명된 절연층(107)과 유사한 방식으로 스퍼터링법에 의해 산화 규소층을 형성한다.
또한, 절연층(4541) 위에 보호 절연층(4543)이 형성된다. 보호 절연층(4543)은 실시예 1에서 설명된 보호 절연층(407)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 여기서는, 보호 절연층(4543)으로서, PCVD법에 의해 질화 규소막이 형성된다.
또한, 평탄화 절연층으로서 절연층(4544)이 형성된다. 절연층(4544)은 실시예 3에서 설명된 절연층(4021)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 여기서는, 절연층(4544)은 아크릴 수지를 이용하여 형성된다.
참조 번호(4511)는 발광 소자를 가리킨다. 발광 소자(4511)에 포함된 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되고 있다. 발광 소자(4511)의 구조는, 제1 전극층(4517), 전계발광층(4512), 및 제2 전극층(4513)의 적층 구조만으로 한정되지 않는다는 점에 주목한다. 발광 소자(4511)로부터 광이 추출되는 방향 등에 따라, 발광 소자(4511)의 구조는 적절하게 변경될 수 있다.
격벽(4520)은, 유기 수지층, 무기 절연층 또는 유기 폴리실록산을 이용해 형성된다. 감광성 재료를 이용해 격벽(4520)을 형성하고 제1 전극층(4517) 위에 개구부를 형성하여, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다.
전계 발광층(4512)은 단일 층 또는 적층된 복수의 층으로서 형성될 수 있다.
발광 소자(4511) 내에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 하기 위해, 제2 전극층(4513) 및 격벽(4520) 위에 보호층을 형성할 수도 있다. 보호층으로서는, 질화 규소층, 질화 산화 규소층, DLC층 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b), 또는 화소부(4502)에는 FPC(4518a 및 4518b)로부터 각종 신호 및 전위가 공급되고 있다.
접속 단자 전극(4515)은, 발광 소자(4511)에 포함된 제1 전극층(4517)과 동일한 도전층을 이용하여 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509 및 4510)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전층을 이용하여 형성된다.
접속 단자 전극(4515)은 이방성 도전층(4519)을 통해 FPC(4018a)에 포함된 단자에 전기적으로 접속되고 있다.
발광 소자(4511)로부터 광이 추출되는 방향에 위치하는 기판은 투광성을 가질 필요가 있다. 그 경우, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 수지 필름 등의 투광성 재료가 제2 기판으로서 사용된다.
충전재(4507)로서, 질소나 아르곤 등의 불활성 가스 외에도 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. 예를 들어, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들어, 충전재로서 질소가 이용된다.
만일 필요하다면, 편광판, 또는 원 편광판(타원 편광판을 포함), 위상차판(1/4 파장판 또는 1/2 파장판), 또는 컬러 필터 등의 광학 필름이 발광 소자의 발광면 위에 적절하게 제공될 수도 있다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공할 수도 있다. 예를 들어, 표면 상의 요철에 의해 반사광이 확산되어 눈부심을 저감할 수 있는 안티-글래어 처리(anti-glare treatment)를 수행할 수 있다.
별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 이용하여 형성된 구동 회로가, 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)로서 탑재될 수도 있다. 대안으로서, 신호선 구동 회로 단독 또는 그 일부, 또는 주사선 구동 회로 단독 또는 그 일부만이 별도로 형성되어 탑재될 수 있다. 본 실시예는 도 16a 및 16b에 나타낸 구조만으로 한정되지 않는다.
이상의 단계들을 통해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제조할 수 있다.
발광 표시 장치의 화소부의 박막 트랜지스터가 실시예 1에서 설명된 박막 트랜지스터의 제조 방법에 의해 제조됨으로써, 화소들의 박막 트랜지스터의 임계 전압의 변동에 기인하는 표시 불균형을 억제할 수 있다.
또한, 발광 표시 장치의 구동 회로의 박막 트랜지스터가 실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 제조됨으로써, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고 전력 절감을 달성할 수 있다.
본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다.
(실시예 6)
본 실시예에서는, 반도체 장치의 일 실시예로서, 실시예 1에서 설명된 박막 트랜지스터와 액정 소자를 포함하는 액정 표시 장치의 예를 도 17, 도 18, 도 19 ,및 도 20을 참조하여 설명한다. 실시예 1에서 설명된 박막 트랜지스터는, 도 17, 18, 19, 및 20에 나타낸 액정 표시 장치에 이용되는 TFT(628 및 629)로서 이용될 수 있다. TFT(628 및 629)는 실시예 1에서 설명된 것과 유사한 공정을 통해 제조될 수 있는 전기 특성이 우수하고 신뢰성이 높은 트랜지스터이다. TFT(628 및 629) 각각은 산화물 반도체층에 형성되는 채널 형성 영역을 포함한다. 도 17, 18, 19, 및 도 20을 참조하여, 박막 트랜지스터의 일례로서 도 3c에 나타낸 박막 트랜지스터를 이용하는 경우를 설명한다; 그러나, 본 실시예는 이것으로만 한정되는 것은 아니다.
VA(vertical alignment)형의 액정 표시 장치를 이하에서 설명한다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열이 제어되는 방식의 일종이다. VA형의 액정 표시 장치에서, 전압이 인가되어 있지 않을 때 패널면에 대해 액정 분자가 수직 방향으로 배향된다. 본 실시예에서는, 특히, 화소를 몇개의 영역(부화소)으로 나누고, 분자들은 그들 각각의 영역에서 상이한 방향들로 배향된다. 이것을 멀티-도메인 또는 멀티-도메인 설계라고 한다. 멀티-도메인 설계의 액정 표시 장치가 이하에서 설명된다.
도 18 및 도 19는 각각 화소 전극 및 대향 전극을 나타낸다. 도 18은 화소 전극이 형성되는 기판측을 도시하는 평면도이다. 도 17은 도 18의 라인 E-F를 따라 취해진 단면 구조를 나타낸다. 도 19는 대향 전극이 형성되는 기판측을 도시하는 평면도이다. 이들 도면들을 참조하여 이하에서 설명이 이루어진다.
도 17에서, TFT(628), TFT(628)에 접속된 화소 전극(624), 및 보관유지(storage) 커패시터부(630)가 형성된 기판(600)과 대향 전극(640) 등이 형성된 대향 기판(601)이 서로 중첩하고, 기판(600)과 대향 기판(601) 사이에는 액정이 주입된다.
비록 도시되지는 않았지만, 기판(600)과 대향 기판(601) 사이에는 돌기(644)보다 높은 기둥 모양의 스페이서가 형성되어, 화소 전극(624)과 대향 전극(640) 사이의 거리(셀 갭)을 일정하게 만든다. 화소 전극(624) 위에는 배향막(648)이 형성된다. 마찬가지로, 대향 전극(640)에는 배향막(646)이 제공된다. 배향막들(646 및 648) 사이에는 액정층(650)이 형성된다.
여기서는 기둥 모양의 스페이서가 이용되고 있지만, 그 대신 비드 스페이서(bead spacer)를 살포할 수도 있다. 또한, 기판(600) 위에 제공된 화소 전극(624) 위에 스페이서를 형성할 수도 있다.
기판(600) 위에는, TFT(628), TFT(628)에 접속된 화소 전극(624), 및 보관유지 커패시터부(630)가 형성된다. 화소 전극(624)은, TFT(628), 배선(616), 및 보관유지 커패시터부(630)를 덮는 절연층(620)을 관통하고, 또한 절연층(620)을 덮는 절연층(622)을 관통하는 컨택 홀(623)을 통해 배선(618)에 접속된다. 실시예 1에 설명된 박막 트랜지스터는 TFT(628)로서 적절히 이용될 수 있다. 또한, 보관유지 커패시터부(630)는 TFT(628)의 게이트 배선(602)과 동시에 형성된 제1 커패시터 배선(604); 게이트 절연층(606); 및 배선(616 및 618)과 동시에 형성된 제2 커패시터 배선(617)을 포함한다.
화소 전극(624), 액정층(650), 및 대향 전극(640)이 서로 중첩함으로써, 액정 소자가 형성된다.
도 18은 기판(600)의 평면 구조를 나타낸다. 화소 전극(624)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급됨), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성된다.
화소 전극(624)은 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용해 형성될 수 있다. 도전성 조성물을 이용해 형성된 화소 전극은, 시트 저항이 10000Ω／square 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항율이 0.1Ω·cm이하인 것이 바람직하다.
도전성 고분자로서, 이른바 π-전자 공액(π-electron conjugated) 도전성 고분자를 이용할 수 있다. 예를 들어, 폴리아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리치오펜 및 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
화소 전극(624)에는 슬릿(625)이 제공된다. 슬릿(625)은 액정의 배향을 제어하기 위해 제공된다.
도 18에 나타내는 TFT(629), TFT(629)에 접속된 화소 전극(626), 및 보관유지 커패시터부(631)는, 각각, TFT(628), 화소 전극(624), 및 보관유지 커패시터부(630)와 유사한 방식으로 형성될 수 있다. TFT(628)와 TFT(629) 양쪽 모두는 배선(616)에 접속되고 있다. 이 액정 표시 패널의 한 화소는 화소 전극(624 및 626)을 포함한다. 화소 전극(624 및 626)은 부화소를 구성한다.
도 19는 대향 기판측의 평면 구조를 나타낸다. 대향 전극(640)은 화소 전극(624)과 유사한 재료를 이용해 형성하는 것이 바람직하다. 대향 전극(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성된다.
도 20은 이 화소 구조의 등가 회로를 나타낸다. TFT(628)와 TFT(629) 양쪽 모두는 게이트 배선(602)과 배선(616)에 접속되고 있다. 이 경우, 커패시터 배선(604)과 커패시터 배선(605)의 전위가 서로 상이할 때, 액정 소자(651 및 652)의 동작이 달라질 수 있다. 즉, 커패시터 배선(604 및 605)의 전위를 개별적으로 제어함으로써 액정의 배향을 정밀하게 제어되고 시야각이 증가된다.
슬릿(625)이 제공된 화소 전극(624)에 전압을 인가하면, 슬릿(625)의 부근에는 왜곡된 전계(비스듬한 전계)가 발생한다. 슬릿(625)과 대향 기판(601)측의 돌기(644)를 교대로 배열하여 비스듬한 전계를 효과적으로 발생시켜 액정의 배향을 제어함으로써, 액정의 배향 방향이 장소에 따라 달라진다. 즉, 멀티-도메인에 의해 액정 표시 패널의 시야각이 증가된다.
그 다음, 상기 장치와는 상이한 VA형의 액정 표시 장치를 도 21 내지 도 24를 참조하여 설명한다.
도 21 및 도 22는 VA형 액정 표시 패널의 화소 구조를 나타내고 있다. 도 22는 기판(600)의 평면도이다. 도 21은 도 22의 절단선 Y-Z를 따라 취해진 단면 구조를 나타낸다. 양쪽 도면을 참조하여 이하에서 설명이 이루어진다.
이 화소 구조에서, 하나의 화소에 복수의 화소 전극이 제공되고, 각각의 화소 전극에 TFT가 접속되고 있다. 복수의 TFT가 상이한 게이트 신호에 의해 구동된다. 즉, 멀티-도메인 화소에서 개개의 화소 전극에 인가되는 신호는 서로 독립적으로 제어된다.
화소 전극(624)은 컨택 홀(623)에서 배선(618)을 통해 TFT(628)에 접속된다. 화소 전극(626)은 컨택 홀(627)에서 배선(619)을 통해 TFT(629)에 접속된다. TFT(628)의 게이트 배선(602)은 TFT(629)의 게이트 배선(603)으로부터 분리되어 있어서 상이한 게이트 신호가 공급될 수 있다. 반면, 데이터선으로서 역할하는 배선(616)은 TFT(628 및 629)에 의해 공유된다. 실시예 1에 설명된 박막 트랜지스터는 TFT(628 및 629) 각각으로서 적절히 이용될 수 있다. 또한, 커패시터 배선(690)이 제공된다.
화소 전극(624)의 형상은 화소 전극(626)의 형상과 상이하며, 화소 전극(626)은 V자형으로 펼쳐진 화소 전극(624)의 외측을 둘러싸도록 형성된다. TFT(628)에 의해 화소 전극(624)에 인가되는 전압을 TFT(629)에 의해 화소 전극(626)에 인가하는 전압과 상이하게 함으로써, 액정의 배향이 제어된다. 도 24는 이 화소 구조의 등가 회로를 나타낸다. TFT(628)는 게이트 배선(602)에 접속되고, TFT(629)는 게이트 배선(603)에 접속된다. TFT(628)와 TFT(629) 양쪽 모두는 배선(616)에 접속되고 있다. 게이트 배선(602)에 공급되는 신호와 게이트 배선(603)에 공급되는 신호는 분리 제어됨으로써, 액정 소자(651)에 공급되는 전압과 액정 소자(652)에 공급되는 전압은 서로 상이할 수 있다. 즉, TFT(628 및 629)의 동작은 액정 소자(651 및 652)의 액정의 배향을 정확히 제어하기 위해 분리 제어됨으로써, 시야각이 더 넓어진다. 즉, TFT(628 및 629)의 동작이 분리 제어됨으로써, 액정 소자(651) 및 액정 소자(652)에서 액정의 배향이 달라지고, 시야각이 넓어진다.
대향 기판(601)에는 착색층(636) 및 대향 전극(640)이 제공된다. 착색층(636)과 대향 전극(640) 사이에 평탄화층(637)이 형성되어 액정의 배향 혼란이 방지된다. 도 23은 대향 기판측의 구조를 나타낸다. 대향 전극(640)은 상이한 화소들에 의해 공유되는 전극이며, 슬릿(641)이 형성되어 있다. 화소 전극(624)측 및 화소 전극(626)측의 슬릿(641) 및 슬릿(625)을 교대로 배열하여, 비스듬한 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 따라서, 액정의 배향을 상이한 장소에서 다르게 할 수 있어, 시야각이 넓어진다. 도 23에서, 기판(600) 위에 형성된 화소 전극(624 및 626)은 점선으로 표시되고, 대향 전극(640)과 화소 전극(624 및 626)은 서로 중첩한다는 점에 주목한다.
화소 전극(624) 및 화소 전극(626) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극(640)에는 배향막(646)이 제공된다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성된다.
화소 전극(624), 액정층(650), 및 대향 전극(640)이 서로 중첩함으로써, 제1 액정 소자가 형성된다. 또한, 화소 전극(626), 액정층(650), 및 대향 전극(640)이 서로 중첩함으로써, 제2 액정 소자가 형성된다. 도 21, 도 22, 도 23, 및 도 24에 나타낸 표시 패널의 화소 구조는, 하나의 화소에 제1 액정 소자와 제2 액정 소자가 제공되어 있는 멀티-도메인 구조이다.
실시예 1에서 설명된 박막 트랜지스터를 포함하는 액정 표시 장치로서 VA형의 액정 표시 장치를 설명했지만, IPS형의 액정 표시 장치나, TN형의 액정 표시 장치 등을 이용할 수도 있다.
액정 표시 장치의 화소부의 박막 트랜지스터가 실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 제조됨으로써, 화소들의 박막 트랜지스터의 임계 전압의 변동에 기인하는 표시 불균형을 억제할 수 있다.
(실시예 7)
본 명세서에서 개시하는 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는, 데이터를 표시할 수 있는 것이라면 어떠한 분야의 전자 장치에도 이용될 수 있다. 예를 들어, 전자 페이퍼는, 전자 서적 리더(전자 북), 포스터, 전철 등의 운송 수단 내의 광고, 신용 카드 등의 각종 카드의 표시에 적용될 수 있다. 도 25는 전자 장치의 예를 나타낸다.
도 25는 전자 서적 리더(2700)를 나타낸다. 예를 들어, 전자 서적 리더(2700)는 2개의 하우징, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 경첩(2711)에 의해 결합되어, 전자 서적 리더(2700)는 경첩(2711)을 축으로 하여 개폐될 수 있다. 이와 같은 구조에 의해, 전자 서적 리더(2700)가 종이 서적처럼 동작할 수 있다.
표시부(2705) 및 표시부(2707)는 각각 하우징(2701) 및 하우징(2703)에 병합된다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 상이한 화상을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 상이한 화상을 표시하는 경우, 예를 들어, 우측의 표시부(도 20에서는 표시부(2705))는 텍스트를 표시하고, 좌측의 표시부(도 20에서는 표시부(2707))는 그래픽을 표시할 수 있다.
도 25는 하우징(2701)에 조작부 등이 제공되어 있는 예를 나타내고 있다. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 제공되고 있다. 페이지는 조작 키(2723)를 이용하여 넘길 수 있다. 하우징의 표시부와 동일한 면에는, 키보드, 포인팅 장치 등도 역시 제공될 수 있다는 점에 주목한다. 게다가, 하우징의 이면이나 측면에는, 외부 접속용 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속가능한 단자 등), 기록 매체 삽입부 등이 제공될 수도 있다. 게다가, 전자 서적 리더(2700)는 전자 사전의 기능을 가질 수도 있다.
전자 서적 리더(2700)는 무선으로 데이터를 송수신할 수도 있다. 무선 통신을 통해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입해, 다운로드할 수 있다.
(실시예 8)
본 명세서에서 개시하는 반도체 장치는 (게임기를 포함한) 다양한 전자 기기에 적용될 수 있다. 전자 기기의 예는, 텔레비젼 세트(텔레비젼 또는 텔레비젼 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 오디오 재생 장치, 파칭코기 등의 대형 게임기 등이다.
도 26a는 텔레비젼 세트(9600)의 예를 나타내고 있다. 텔레비젼 세트(9600)에서, 표시부(9603)는 하우징(9601) 내에 병합된다. 표시부(9603)는 화상을 표시할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비젼 세트(9600)는 하우징(9601)의 조작 스위치 또는 별개의 리모콘(9610)에 의해 작동될 수 있다. 리모콘(9610)의 조작 키(9609)에 의해 채널을 전환하거나 음량을 제어하여 표시부(9603)에 표시되는 영상을 제어할 수 있다. 게다가, 리모콘(9610)에는 리모콘(9610)으로부터 출력되는 데이터를 표시하기 위한 표시부(9607)가 제공될 수 있다.
텔레비젼 세트(9600)에는 수신기, 모뎀 등이 제공될 수 있다는 점에 주목한다. 수신기를 이용하여, 일반적인 텔레비젼 방송을 수신할 수 있다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또한 수신자들간)의 정보 통신이 수행될 수 있다.
도 26b는 디지털 포토 프레임 예를 나타내고 있다. 예를 들어, 디지털 포토 프레임(9700)에서, 표시부(9703)는 하우징(9701) 내에 병합된다. 표시부(9703)는 다양한 화상을 표시할 수 있다. 예를 들어, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시하며, 통상의 사진 프레임으로서 기능할 수가 있다.
디지털 포토 프레임(9700)에는, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 다양한 케이블에 접속가능한 단자 등), 기록 매체 삽입부 등이 제공된다는 점에 주목한다. 비록 이들 부품들은 표시부(9703)와 동일한 면에 제공될 수도 있지만, 설계 미관 때문에 측면이나 배면에 제공하는 것이 바람직하다. 예를 들어, 디지털 카메라로 촬영한 화상 데이터를 저장하는 메모리를 디지털 포토 프레임(9700)의 기록 매체 삽입부 내에 삽입하여 데이터를 로딩함으로써, 화상 데이터를 표시부(9703)에 표시할 수 있다.
디지털 포토 프레임(9700)은 무선으로 데이터를 송수신할 수도 있다. 무선 통신을 통해, 원하는 화상 데이터를 로딩하여 표시시킬 수 있다.
도 27a는 휴대형 게임 기기이며, 휴대형 게임 기기가 개폐가능하도록 연결부(9893)에 의해 연결된 2개의 하우징, 즉, 하우징(9881)과 하우징(9891)으로 구성된다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 병합된다. 또한, 도 27a에 도시된 휴대형 게임 기기에는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광,액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 향기나 또는 적외선을 측정하는 기능을 포함함), 마이크로폰(9889) 등이 제공된다. 물론, 휴대형 게임 기기의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 휴대형 게임 기기는 적절하다면 다른 부속 장비를 포함할 수도 있다. 도 27a에 도시된 휴대형 게임 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 및 무선 통신에 의해 다른 휴대형 게임 기기와 데이터를 공유하는 기능을 갖는다. 도 27a에 나타낸 휴대형 게임 기기의 기능은 전술된 것만으로 한정되지 않으며, 다양한 기능을 가질 수 있다는 점에 주목한다.
도 27b는 대형 게임 기기인 슬롯 머신(9900)을 나타내고 있다. 슬롯 머신(9900)에서, 표시부(9903)는 하우징(9901) 내에 병합된다. 또한, 슬롯 머신(9900)은, 스타트 레바나 스톱 스위치와 같은 조작 수단, 코인 투입구, 스피커 등을 포함한다. 물론, 슬롯 머신(9900)의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 슬롯 머신(9900)은 적절하다면 다른 부속 장비를 포함할 수도 있다.
도 28a는 휴대형 컴퓨터의 예를 나타내는 사시도이다.
도 28a의 휴대형 컴퓨터에서, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)은, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유닛을 닫음으로써 서로 중첩될 수 있다. 따라서, 휴대형 컴퓨터를 편리하게 소지할 수 있다. 게다가, 데이터 입력을 위해 키보드를 이용하는 경우, 경첩 유닛이 개방되어 사용자가 표시부(9303)를 보면서 데이터를 입력할 수 있다.
하부 하우징(9302)은, 키보드(9304) 외에도, 입력을 수행할 수 있는 포인팅 장치(9306)를 포함한다. 표시부(9303)가 터치 패널일 때, 사용자는 표시부의 일부를 터치함으로써 데이터를 입력할 수 있다. 하부 하우징(9302)은 CPU 등의 연산 기능부 또는 하드 디스크를 포함한다. 또한, 하부 하우징(9302)은, 또 다른 장치, 예를 들어, USB의 통신 규격에 따른 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은 상부 하우징(9301) 내부에 슬라이드시켜 수납할 수 있는 표시부(9307)를 더 포함한다. 이 표시부(9307)를 이용하여, 대형 표시 화면을 실현할 수 있다. 또한, 사용자는 수납가능한 표시부(9307)의 화면의 각도를 조절할 수 있다. 수납가능한 표시부(9307)가 터치 패널이라면, 사용자는 표시부(9307)의 일부를 터치함으로써 데이터를 입력할 수 있다.
표시부(9303) 또는 수납가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등을 이용한 발광 표시 패널 등의 영상 표시 장치를 이용하여 형성된다.
또한, 도 28a에 나타낸 휴대형 컴퓨터는 수신기 등을 갖추고, TV 방송을 수신해 표시부(9303) 또는 표시부(9307)에 영상을 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유닛을 닫힌 상태로 유지한 채, 표시부(9307)를 슬라이드시켜 디스플레이부(9307)의 전체 화면을 노출시키고 그 각도를 조절하면, 사용자는 TV 방송을 볼 수 있다. 이 경우, 경첩 유닛은 개방되지 않고 표시부(9303)에서 표시는 수행되지 않는다. 또한, TV 방송을 표시하기 위한 회로만의 기동이 수행된다. 따라서, 전력 소비가 최소화될 수 있어, 배터리 용량이 제한되어 있는 휴대형 컴퓨터에 유용하다.
도 28b는 손목 시계와 같이 사용자가 손목에 착용할 수 있는 휴대 전화의 예를 나타내는 사시도이다.
이 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; 본체를 손목에 장착할 수 있게 하는 밴드부(9204); 손목에 꼭 맞게 밴드부(9204)를 조절하는 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크로폰(9208)으로 형성된다.
또한, 본체는 조작 스위치(9203)를 포함한다. 조작 스위치(9203)는, 전원 스위치, 표시 전환 스위치, 촬상 개시 지시용 스위치 등으로서 역할하는 것 외에도, 예를 들어, 누르면 인터넷용의 프로그램을 기동시키는 스위치로서 역할할 수 있으며, 각각의 기능을 가질 수 있다.
사용자는, 손가락이나 입력 펜으로 표시부(9201)를 터치하거나, 조작 스위치(9203)를 작동하거나, 또는 마이크로폰(9208)에 음성을 입력함으로써 이 휴대 전화에 데이터를 입력할 수 있다. 도 28b에서, 표시부(9201)에는 표시 버턴(9202)이 표시된다. 사용자는 손가락 등으로 표시 버턴(9202)을 터치함으로써 데이터를 입력할 수 있다.
또한, 본체는 카메라 렌즈를 통해 형성되는 피사체의 상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 반드시 제공될 필요는 없다는 점에 주목한다.
도 28b에 나타낸 휴대 전화는 TV 방송 수신기 등을 갖추고, TV 방송을 수신해 영상을 표시부(9201)에 표시할 수 있다. 또한, 휴대 전화는 메모리 등의 기억 장치를 갖추고, TV 방송을 메모리에 녹화할 수 있다. 도 28b에 나타낸 휴대 전화는 GPS 등의 위치 정보를 수집하는 기능을 가질 수도 있다.
액정 표시 패널, 또는 유기 발광 소자 또는 무기 발광 소자를 이용한 발광 표시 패널 등의 영상 표시 장치가 표시부(9201)로서 이용된다. 도 28b에 나타낸 휴대 전화는 작고 경량이며 배터리 용량이 제한되어 있다. 이와 같은 이유 때문에, 표시부(9201)용의 표시 장치로서 낮은 소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
도 28b는 손목에 착용하는 전자 장치를 나타내고 있지만, 본 실시예는, 휴대할 수 있기만 한다면, 이것만으로 한정되지 않는다는 점에 주목한다.
[예 1]
이 예에서, 실시예 1에서 설명된 제조 방법에 의해 박막 트랜지스터를 제조하였다. BT 시험 전후의 Vth 변화량을 평가한 결과를 도시하고 있다.
이 예에서는, 하나의 기판 위에, 각각, 채널 길이 L이 3㎛, 채널폭 W가 20 ㎛인 박막 트랜지스터를 제조했다. 우선, 박막 트랜지스터의 제조 방법을 설명한다.
먼저, 기초층으로서, CVD법에 의해 유리 기판 위에 질화 규소층을 형성하고, 질화 규소층 위에 산화 질화 규소층을 형성했다. 산화 질화 규소층 위에, 게이트 전극층으로서 스퍼터링법에 의해 텅스텐층을 형성했다. 여기서, 텅스텐층을 선택적으로 에칭하여 게이트 전극층을 형성했다.
그 다음, 게이트 전극층 위에, 게이트 절연층으로서 CVD법에 의해 두께 100 nm의 산화 질화 규소층을 형성했다.
그 다음, 게이트 절연층 위에, 스퍼터링법에 의해 산화물 반도체의 상대 밀도가 85%인 In-Ga-Zn-O계 산화물 반도체 타겟(몰수비로, In2O3:Ga2O3:ZnO =1:1:1)을 이용해 두께 30 nm의 산화물 반도체층을 형성했다. 여기서, 산화물 반도체층을 선택적으로 에칭하여 섬-형상의 산화물 반도체층을 형성했다.
그 다음, GRTA법에 의해 질소 분위기에서 650℃, 6분간의 제1 열 처리를 산화물 반도체층에 수행했다.
그 다음, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층으로서 두께 100 nm의 티타늄층, 두께 200 nm의 알루미늄층, 및 두께 100 nm의 티타늄층을 스퍼터링법에 의해 적층하였다. 여기서, 소스 전극층 및 드레인 전극층을 선택적으로 에칭하여, 박막 트랜지스터의 채널 길이 L이 3㎛, 채널 폭 W가 20 ㎛가 되도록 했다.
그 다음, 보호 절연층으로서의 산화 규소층을 산화물 반도체층에 접하도록 리액티브 스퍼터링법에 의해 형성했다. 여기서, 보호층인 산화 규소층을 선택적으로 에칭하여, 게이트 전극층, 소스 전극층 및 드레인 전극층 위에 개구를 형성했다. 그 후, 질소 분위기하에서 250℃, 1시간의 제2 열 처리를 수행했다.
이상의 단계들을 통해, 박막 트랜지스터가 제조되었다.
후속해서, 본 예에서 제조한 박막 트랜지스터에 대해서 BT 시험을 수행했다. BT 시험은 가속 시험의 일종으로서, 장기간의 사용에 의해 일어나는 박막 트랜지스터의 특성 변화를 단시간에 평가할 수 있다. 특히, BT 시험 전후의 박막 트랜지스터의 임계 전압의 변화량은 신뢰성을 검사하기 위한 중요한 지표이다. BT 시험 전후에서 임계 전압의 변화량이 적을수록, 신뢰성이 높은 박막 트랜지스터이다.
구체적으로는, 박막 트랜지스터가 형성되어 있는 기판의 온도(기판 온도)를 일정한 온도로 유지하고, 박막 트랜지스터의 소스 및 드레인을 동일한 전위로 설정할 시에, 박막 트랜지스터의 게이트에는 소스 및 드레인과는 상이한 전위를 일정 시간 인가한다. 기판 온도는 시험 목적에 따라 적절하게 설정될 수 있다. 게이트에 인가되는 전위가 소스 및 드레인의 전위보다 높은 BT 시험을 ＋BT 시험이라 말하고, 게이트에 인가되는 전위가 소스 및 드레인의 전위보다 낮은 BT 시험을 -BT 시험이라 말한다.
BT 시험의 스트레스 강도는, 기판 온도, 게이트 절연막에 인가되는 전계의 강도, 및 전계의 인가 시간에 따라 결정될 수 있다. 게이트 절연층에 인가되는 전계의 강도는, 게이트와 소스 및 드레인 사이의 전위차를 게이트 절연층의 두께로 나눈 값에 따라 결정된다. 예를 들어, 두께 100 nm의 게이트 절연층에 인가되는 전계의 강도를 2 MV/cm로 한 경우, 전위차는 20V로 설정될 수 있다.
전압이란 2 지점들간의 전위차를 말하며, 전위란 정전계의 소정 지점에서의 단위 전하의 정전 에너지(위치 에너지)를 말한다는 점에 주목한다. 일반적으로는, 한 지점의 전위와 기준 전위 사이의 전위차를 전위 또는 전압이라고 부르며, 전위와 전압이 동의어로서 사용되는 경우가 많다는 점에 주목한다. 따라서, 본 명세서에서는, 특별히 명시하지 않는 한, 전위를 전압이라고 읽어도 괜찮고, 전압을 전위라고 읽어도 괜찮다.
+BT 시험 및 -BT 시험 양자는 다음과 같은 조건하에서 수행되었다: 기판 온도는 150℃; 게이트 절연층에 인가되는 전계의 강도는 2 MV/cm; 및 인가 시간은 1시간이었다.
우선, +BT 시험을 설명한다. BT 시험 대상이 되는 박막 트랜지스터의 초기 특성을 측정하기 위해, 기판 온도를 40℃, 소스와 드레인간 전압(이하, 드레인 전압 또는 Vd라고 함)을 10 V, 소스와 게이트간 전압(이하, 게이트 전압 또는 Vg라고 함)을 -20V 내지 +20V까지 변화시켰을 때의 소스-드레인 전류(이하, 드레인 전류 또는 Id라고 함)의 특성 변화를 측정하였다. 즉, Vg-Id 특성을 측정했다. 여기서, 샘플 표면으로의 수분 흡수 방지 대책으로서, 기판 온도는 40℃로 설정되었다. 그러나, 특별한 문제가 없다면 실온(25℃)에서 측정을 수행할 수도 있다.
그 다음, 기판 온도를 150℃까지 상승시킨 후, 박막 트랜지스터의 소스 및 드레인의 전위를 0 V로 설정했다. 그 후, 게이트 절연층에 인가되는 전계 강도가 2 MV/cm가 되도록 게이트에 전압을 인가했다. 여기서는 박막 트랜지스터의 게이트 절연층의 두께가 100 nm이었기 때문에, 게이트에 +20 V를 인가해 그대로 1시간 동안 유지했다. 여기서는 전압 인가 시간이 1시간이었지만, 목적에 따라 적절하게 시간을 변경해도 좋다.
그 다음, 게이트, 소스 및 드레인에 전압을 계속 인가한 채로 기판 온도를 40℃까지 내렸다. 이 경우, 기판 온도를 완전히 내리기 전에 전압의 인가를 중단하면, 여열로 인해 BT 시험에서 박막 트랜지스터에 가해진 데미지가 회복된다; 따라서, 전압을 인가한 채로 기판 온도를 내릴 필요가 있다. 기판 온도를 40℃로 내린 후, 전압의 인가를 중단했다. 엄밀하게는, 온도 강하에 걸린 시간도 전압 인가 시간에 추가될 필요가 있다; 그러나, 실제로는 수분만에 40℃까지 온도를 내릴 수 있었기 때문에, 이것을 오차 범위내라고 간주해 온도 강하에 걸린 시간은 전압 인가 시간에 추가되지 않았다.
그 다음, 초기 특성의 측정과 동일한 조건하에 Vg-Id 특성을 측정하여,＋BT시험 후의 Vg-Id 특성을 얻었다.
그 다음, -BT 시험을 설명한다. -BT 시험도＋BT 시험과 유사한 절차로 수행되었지만, 기판 온도를 150℃까지 상승시킨 후에 게이트에 인가되는 전압이 -20 V로 설정된다는 점이 +BT 시험과는 다르다.
한번도 BT 시험을 수행하지 않은 박막 트랜지스터를 이용해 BT 시험을 수행하는 것이 중요하다는 점에 주목한다. 예를 들어, 이미 ＋BT 시험을 수행한 박막 트랜지스터에 대해 -BT 시험을 수행하면, 앞서 수행한 ＋BT 시험의 영향으로 인해, -BT 시험 결과가 올바르게 평가될 수 없다. 또한, 이미 +BT 시험을 수행한 박막 트랜지스터에 대해 재차 +BT시험을 수행하는 경우에도 마찬가지이다. 이러한 영향을 고려해 BT 시험을 의도적으로 반복하는 경우는 예외로 한다는 점에 주목한다.
여기서, 본 명세서에 있어서의 Vth의 정의를 설명한다. 도 29에서, 가로축은 게이트 전압을 선형 스케일로 나타내고 있고 세로축은 드레인 전류의 제곱근(이하, √Id라고도 함)을 선형 스케일로 나타내고 있다. 곡선(501)은 게이트 전압의 변화에 대한 드레인 전류의 제곱근을 나타내며, Vd가 10 V인 조건 하에서 측정한 Vg-Id 곡선의 Id의 제곱근을 나타내는 곡선(이하, √Id 곡선이라고도 한다)이다.
우선, Vd가 10 V인 조건 하에서 측정한 Vg-Id곡선으로부터 √Id 곡선(곡선 501)을 얻는다. 그 다음, √Id 곡선의 미분치가 최대가 되는 √Id 곡선 상의 지점의 접선(504)을 얻는다. 그 다음, 접선(504)을 연장해 접선(504) 상에서 Id가 0 A가 될 때의 Vg, 즉, 접선(504)의 게이트 전압축 절편(505)의 값을 Vth로서 정의한다.
도 30a 및 도 30b 각각은 BT 시험 전후의 박막 트랜지스터의 Vg-Id 특성을 나타낸다. 도 30a 및 도 30b에서, 가로축은 게이트 전압(Vg)을 나타내고, 세로축은 게이트 전압에 대한 드레인 전류(Id)를 대수 눈금으로 나타내고 있다.
도 30a는 +BT 시험 전후의 박막 트랜지스터의 Vg-Id 특성을 나타내고 있다. 초기 특성(331)은 +BT 시험전의 박막 트랜지스터의 Vg-Id 특성이고, +BT(332)는 +BT 시험 후의 박막 트랜지스터의 Vg-Id 특성이다.
도 30b는 -BT 시험 전후의 박막 트랜지스터의 Vg-Id 특성을 나타내고 있다. 초기 특성(341)은 -BT 시험 전의 박막 트랜지스터의 Vg-Id 특성이고, -BT(342)는 -BT 시험 후의 박막 트랜지스터의 Vg-Id 특성이다.
도 30a에서, +BT(332)의 임계 전압은 초기 특성(331)의 임계 전압으로부터 양의 방향으로 0.72 V 이동되어 있다. 도 30b에서, -BT(342)의 임계 전압은 초기 특성(341)의 임계 전압으로부터 양의 방향으로 0.04 V 이동되어 있다. 양쪽 BT 시험에 있어서, 임계 전압의 변화량은 1 V 이하로서, 실시예 1에 따라 제조된 박막 트랜지스터는 신뢰성이 높은 박막 트랜지스터임을 확인할 수 있었다.
여기서, 종래의 박막 트랜지스터의 BT 시험 결과를 설명한다. 종래의 박막 트랜지스터는 실시예 1의 박막 트랜지스터와 유사한 채널-에칭형 박막 트랜지스터이다. 특별히 도시하지는 않지만, 종래의 박막 트랜지스터에서, 유리 기판 위에 기초 절연층이 형성되고; 기초 절연층 위에 게이트 전극층이 형성되고; 게이트 전극층 위에 게이트 절연층으로서 CVD법에 의해 두께 100 nm의 산화 질화 규소층이 형성되고; 게이트 절연층 위에, 스퍼터링법에 의해 상대 밀도 85%의 산화물 반도체를 갖는 In-Ga-Zn-O계 산화물 반도체 타겟(몰수비로, In2O3: Ga2O3: ZnO =1:1:1)을 이용해 두께 20 nm의 산화물 반도체층이 형성되고; 산화물 반도체층 위에 소스 전극 및 드레인 전극이 형성되고; 소스 전극 및 드레인 전극 위에 산화물 반도체층의 일부와 접하도록 보호 절연층으로서 CVD법에 의해 산화 질화 규소층이 형성되어 있다. 종래의 박막 트랜지스터에는 제1 열 처리를 수행하지 않았다는 점에 주목한다.
도 31a 및 도 31b 각각은 BT 시험 전후의 박막 트랜지스터의 Vg-Id 특성을 나타낸다. 본 예에서 이용된 종래의 박막 트랜지스터의 Vg-Id 특성의 측정에 있어서, Id가 오프 영역(일반적으로, n채널 트랜지스터의 경우 Vg가 약 0 V 내지 음 전압에 이르는 영역)에서 측정 장치의 검출 하한치 이하가 되어 버렸다. 따라서, 도 31a 및 도 31b는 Id가 측정 장치의 검출 하한치 이하가 된 부분은 도시하지 않고 있다.
도 31a는 +BT 시험 전후의 종래의 박막 트랜지스터의 Vg-Id 특성을 나타내고 있다. 초기 특성(311)은 +BT 시험 전의 종래의 박막 트랜지스터의 Vg-Id 특성이고, +BT(312)는 +BT 시험 후의 Vg-Id 특성이다.
도 31b는 -BT 시험 전후의 종래의 박막 트랜지스터의 Vg-Id 특성을 나타내고 있다. 초기 특성(321)은 -BT 시험 전의 종래의 박막 트랜지스터의 Vg-Id 특성이고, -BT(322)는 -BT 시험 후의 Vg-Id 특성이다.
도 31a에서, +BT(312)의 임계 전압은 초기 특성(311)의 임계 전압으로부터 양의 방향으로 5.7 V 이동되어 있다. 도 31b에서, -BT(322)의 임계 전압은 초기 특성(321)의 임계 전압으로부터 음의 방향으로 3.4 V 이동되어 있다.
본 출원은 2009년 9월 24일 일본 특허청에 출원된 출원번호 제2009-218904호에 기초하며, 그 전체 내용은 본원에 참조로서 원용된다.
10: 펄스 출력 회로, 11: 배선, 12: 배선, 13: 배선, 14: 배선, 15: 배선, 21: 입력 단자, 22: 입력 단자, 23: 입력 단자, 24: 입력 단자, 25: 입력 단자, 26: 출력 단자, 27: 출력 단자, 28: 박막 트랜지스터, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 40: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 51: 전원선, 52: 전원선, 53: 전원선, 61: 기간, 62: 기간, 100: 기판, 101: 게이트 전극층, 102: 게이트 절연층, 103: 산화물 반도체층, 107: 절연층, 110: 채널 보호층, 130: 산화물 반도체층, 150: 박막 트랜지스터, 160: 박막 트랜지스터, 170: 박막 트랜지스터, 180: 박막 트랜지스터, 311: 초기 특성, 312: +BT, 321: 초기 특성, 322: -BT, 331: 초기 특성, 332: +BT, 341: 초기 특성, 342: -BT, 400: 유리 기판, 401: 산화질화 절연층, 402: In-Ga-Zn-O-계 산화물 반도체층, 403: 분석 방향, 407: 보호 절연층, 411: 산소 이온 강도 프로파일, 412: 수소 농도 프로파일, 413: 수소 농도 프로파일, 460: 박막 트랜지스터, 461: 박막 트랜지스터, 481: 박막 트랜지스터, 501: 곡선, 504: 접선, 505: 게이트 전압축 절편 , 580: 기판, 581: 박막 트랜지스터, 583: 절연층, 585: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 594: 공동, 595: 충전재, 596: 기판, 600: 기판, 601: 대향 기판, 602: 게이트 배선, 603: 게이트 배선, 604: 커패시터 배선, 605: 커패시터 배선, 606: 게이트 절연층, 616: 배선, 617: 커패시터 배선, 618: 배선, 619: 배선, 620: 절연층, 622: 절연층, 623: 컨택 홀, 624: 화소 전극, 625: 슬릿, 626: 화소 전극, 627: 컨택 홀, 628: TFT, 629: TFT, 630: 보관유지 커패시터부, 631: 보관유지 커패시터부, 636: 착색층, 637: 평탄화층, 640: 대향 전극, 641: 슬릿, 644: 돌기, 646: 배향막, 648: 배향막, 650: 액정층, 651: 액정소자, 652: 액정소자, 690: 커패시터 배선, 701: OH기, 702: OH기, 705: O 분자, 710: O 분자, 711: 에너지, 712: 에너지, 713: 에너지, 714: 에너지, 2600: TFT 기판, 2601: 대향 기판, 2602: 밀봉재, 2603: 화소부, 2604: 표시 소자, 2605: 착색층, 2606: 편광판, 2607: 편광판, 2608: 배선 회로부, 2609: 가요성 배선 기판, 2610: 냉음극관, 2611: 반사판, 2612: 회로 기판, 2613: 확산판, 2700: 전자서적 리더, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 경첩, 2721: 전원 스위치, 2723: 작동키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 밀봉재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전층, 4020: 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4040: 도전층, 4501: 기판, 4502: 화소부, 4505: 밀봉재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계발광층, 4513: 전극층, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극층, 4519: 이방성 도전층, 4520: 격벽, 4540: 도전층, 4541: 절연층, 4543: 보호 절연층, 4544: 절연층, 5300: 기판, 5301: 화소부, 5302: 주사선 구동 회로, 5303: 주사선 구동 회로, 5304: 신호선 구동 회로, 5305: 타이밍 제어회로, 5601: 시프트 레지스터, 5602: 스위칭회로, 5603: 박막 트랜지스터, 5604: 배선, 5605: 배선, 6400: 화소, 6401: 스위칭용 트랜지스터, 6402: 구동용 트랜지스터, 6403: 커패시터 소자, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전극, 7001: TFT, 7002: 발광 소자, 7003: 캐소드, 7004: EL층, 7005: 애노드, 7008: 캐소드, 7009: 격벽, 7011: TFT, 7012: 발광 소자, 7013: 캐소드, 7014: EL층, 7015: 애노드, 7016: 차광막, 7017: 도전층, 7019: 격벽, 7021: TFT, 7022: 발광 소자, 7023: 캐소드, 7024: EL층, 7025: 애노드, 7026: 애노드, 7027: 도전층, 7029: 격벽, 7030: 드레인 전극층, 7031: 산화물 절연층, 7033: 컬러 필터층, 7034: 오버코트층, 7035: 보호 절연층, 7040: 드레인 전극층, 7041: 산화물 절연층, 7043: 컬러 필터층, 7044: 오버코트층, 7045: 보호 절연층, 7050: 드레인 전극층, 7051: 산화물 절연층, 7053: 평탄화 절연층, 7055: 절연층, 9201: 표시부, 9202: 표시 버턴, 9203: 작동 스위치, 9205: 조절부, 9206: 카메라부, 9207: 스피커, 9208: 마이크로폰, 9301: 상부 하우징, 9302: 하부 하우징, 9303: 표시부, 9304: 키보드, 9305: 외부 접속 단자, 9306: 포인팅 장치, 9307: 표시부, 9600: 텔레비전 세트, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 작동키, 9610: 리모콘, 9700: 디지털 포토프레임, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 작동키, 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 9903: 표시부, 105a: 소스 전극층, 105b: 드레인 전극층, 4503a: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4518a: FPC, 590a: 흑색 영역, 590b: 백색 영역.

Claims (9)

  1. 반도체 장치의 제조 방법으로서,
    게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 In-Ga-Zn-O계 산화물 반도체를 포함하는 산화물 반도체층을 형성하는 단계;
    불활성 가스 분위기에서 상기 산화물 반도체층에 제1 열 처리를 수행하여, 상기 산화물 반도체층을 탈수화 또는 탈수소화하는 단계;
    상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에서 접하는, 무기 절연층을 형성하는 단계; 및
    상기 무기 절연층에 제2 열 처리를 수행하는 단계를 포함하고,
    상기 무기 절연층은 산화물 및 질화물 중 적어도 하나를 함유하고,
    상기 In-Ga-Zn-O계 산화물 반도체에서, In의 함유량은 Ga의 함유량보다 많고, Zn의 함유량은 상기 In의 함유량과 상기 Ga의 함유량의 합계보다 적은, 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법으로서,
    게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 In-Ga-Zn-O계 산화물 반도체를 포함하는 산화물 반도체층을 형성하는 단계;
    불활성 가스 분위기에서 상기 산화물 반도체층에 제1 열 처리를 수행하여, 상기 산화물 반도체층을 탈수화 또는 탈수소화하는 단계;
    상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에서 접하는, 무기 절연층을 형성하는 단계;
    상기 무기 절연층에 제2 열 처리를 수행하는 단계; 및
    상기 무기 절연층에 제공된 개구를 통해 상기 소스 전극 및 상기 드레인 전극 중 하나에 전기적으로 접속되는 전극층을 형성하는 단계를 포함하고,
    상기 무기 절연층은 산화물 및 질화물 중 적어도 하나를 함유하고,
    상기 In-Ga-Zn-O계 산화물 반도체에서, In의 함유량은 Ga의 함유량보다 많고, Zn의 함유량은 상기 In의 함유량과 상기 Ga의 함유량의 합계보다 적은, 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 불활성 가스 분위기는 질소 분위기 또는 희가스 분위기인, 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 열 처리는 350℃ 이상 750℃ 이하의 범위에서 수행되는, 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 열 처리는 대기 분위기, 산소 분위기, 질소 분위기 또는 희가스 분위기에서 수행되는, 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 열 처리는 100℃ 이상, 상기 제1 열 처리의 최고 온도 이하의 범위에서 수행되는, 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 무기 절연층은 산화 규소, 질화 산화 규소, 질화 규소, 산화 알루미늄, 산화 질화 알루미늄, 및 질화 알루미늄 중 적어도 하나를 포함하는, 반도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성하기 전에, 상기 산화물 반도체층 위에서 접하는 채널 보호층을 형성하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 Zn의 함유량은 상기 In의 함유량 및 상기 Ga의 함유량 각각보다 적은, 반도체 장치의 제조 방법.
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