JP6310194B2 - 半導体装置 - Google Patents

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。

ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。

また、チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるトランジスタや、ＩｎＧａＯ_３（ＺｎＯ）_ｍを用いるトランジスタが挙げられる。チャネル形成領域に酸化物半導体膜を用いてトランジスタなどのスイッチング素子を形成し、アクティブマトリクス型の表示装置を作製する技術も進められている。

特許文献１には基板上に第１の多元系酸化物半導体層、該第１の多元系酸化物半導体層上に一元系酸化物半導体層、該一元系酸化物半導体層上に第２の多元系酸化物半導体層を積層した三層構造が開示されている。

また、非特許文献１に酸化物半導体を積層させた構造を含むトランジスタが開示されている。

特開２０１１−１５５２４９号公報

Ａｒｏｋｉａ Ｎａｔｈａｎ ｅｔ ａｌ．，"Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ：Ｐｒｏｇｒｅｓｓ ａｎｄ ｉｓｓｕｅｓ"，ＳＩＤ ２０１２ Ｄｉｇｅｓｔ ｐ．１−４

酸化物半導体層を用いるトランジスタは、酸化物半導体層と接する絶縁膜の影響、即ち、酸化物半導体層と絶縁膜の界面状態により電気特性が左右される。

例えば、酸化物半導体層と、該酸化物半導体層に接する絶縁層との界面におけるキャリアの界面散乱は、トランジスタの電界効果移動度を低下させる原因となる。また、該界面にトラップ準位（界面準位ともよぶ）が存在すると、トランジスタの電気特性（例えば、しきい値電圧、サブスレッショルド係数（Ｓ値）又は、電界効果移動度）の変動の原因となる。

電界効果移動度の高いトランジスタ構造を提供することを課題の一つとする。

また、本発明の一態様は、酸化物半導体を用いた半導体装置において、電気特性の変動を抑制し、信頼性の高い半導体装置を提供することを課題の一とする。

そこで、キャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜に接していない構造とするため、キャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜から離れている構造とする。

具体的には、１層目の酸化物半導体層Ｓ１、２層目の酸化物半導体層Ｓ２、及び３層目の酸化物半導体層Ｓ３を順に積層し、図１（Ｂ）に示すエネルギーバンド図（模式図）となるような構造とする。図１（Ｂ）に示すエネルギーバンド図は、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半導体層Ｓ１と３層目の酸化物半導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低い。また、それぞれ隣接する伝導帯下端のエネルギー同士が連続的に変化するラウンドウェル構造（Ｒｏｕｎｄ Ｗｅｌｌ）を示すエネルギーバンド図とすることが好ましい。

本明細書で開示する発明の構成は、絶縁表面上に第１の絶縁層と、第１の絶縁層上に第１の酸化物半導体層と、第１の酸化物半導体層上に第２の酸化物半導体層と、第２の酸化物半導体層上に第３の酸化物半導体層と、第３の酸化物半導体層上に第２の絶縁層とを有し、第２の酸化物半導体層と第１の酸化物半導体層との界面近傍では、それぞれの伝導帯下端のエネルギーが連続的に変化していることを特徴とする半導体装置である。換言すると、酸化物半導体層Ｓ１と酸化物半導体層Ｓ２の界面近傍において伝導帯が繋がって図１（Ｂ）に示す曲線を示す。これは、２層目の酸化物半導体層Ｓ２は、１層目の酸化物半導体層Ｓ１と共通の元素を含み、１層目の酸化物半導体層Ｓ１と２層目の酸化物半導体層Ｓ２の間で、酸素が相互に移動することで混合層が形成されるためであるということができる。一方、２つの層の界面近傍において伝導帯下端のエネルギーが不連続に変化するとは、２つの層の界面近傍においてエネルギー準位が急峻に変化し、階段状のバンド図となることを指している。

上記構成において、さらに第２の酸化物半導体層と第３の酸化物半導体層との界面近傍では、それぞれの伝導帯下端のエネルギーが連続的に変化するように材料や組成を調節することが好ましい。

また、上記構成において、第２の酸化物半導体層の組成は、第１及び第３の酸化物半導体層と異なる。

１層目の酸化物半導体層Ｓ１の材料としては、Ｍ１_ａＭ２_ｂＭ３_ｃＯ_ｘ（ａは０以上２以下の実数、ｂは０より大きく５以下の実数、ｃは０以上５以下の実数、ｘは任意の実数）で表記できる材料を用い、構成元素Ｍ２は酸化物半導体の酸素欠損を減らすためのスタビライザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ１はインジウムなどを用いる。構成元素Ｍ３は亜鉛などを用いる。

代表的には、１層目の酸化物半導体層Ｓ１は、酸化ガリウム膜、酸化ガリウム亜鉛膜、または構成元素Ｍ２が構成元素Ｍ１より多くなる組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：４：２の原子数比のスパッタリングターゲットやＩｎ：Ｇａ：Ｚｎ＝１：５：４の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、１層目の酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好ましく、得られる酸化物半導体層は第１のＩ型酸化物半導体層とも呼べる。第１のＩ型酸化物半導体層は、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性半導体）又はそれに近づけている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。

また、１層目の酸化物半導体層Ｓ１の膜厚は他のＳ２、Ｓ３よりも小さいことが好ましく、１０ｎｍ以下、望ましくは５ｎｍ以下とする。

２層目の酸化物半導体層Ｓ２は、Ｍ４_ｄＭ５_ｅＭ６_ｆＯ_ｘ（ｄは０より大きく５以下の実数、ｅは０以上３以下の実数、ｆは０より大きく５以下の実数、ｘは任意の正数）で表記できる材料を用いる。構成元素Ｍ５は酸化物半導体の酸素欠損を減らすためのスタビライザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ４はインジウムなどを用いる。構成元素Ｍ６は亜鉛などを用いる。代表的には構成元素Ｍ４が構成元素Ｍ５より多くなる組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、２層目の酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好ましく、得られる酸化物半導体層は第２のＩ型酸化物半導体層とも呼べる。第２のＩ型酸化物半導体層は、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性半導体）又はそれに近づけている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。

３層目の酸化物半導体層Ｓ３は、Ｍ７_ｇＭ８_ｈＭ９_ｉＯ_ｘ（ｇは０以上２以下の実数、ｈは０より大きく５以下の実数、ｉは０以上５以下の実数、ｘは任意の実数）で表記できる材料を用いる。構成元素Ｍ８は酸化物半導体の酸素欠損を減らすためのスタビライザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ７はインジウムなどを用いる。構成元素Ｍ９は亜鉛などを用いる。代表的には構成元素Ｍ７が構成元素Ｍ８とほぼ同じ組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、第３の酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好ましく、得られる酸化物半導体層は第３のＩ型酸化物半導体層とも呼べる。

ボトムゲート型トランジスタの場合、上記構成に加えて、さらにゲート電極層を絶縁表面上と第１の絶縁層の間に有する構造である。

また、トップゲート型トランジスタの場合、上記構成に加えて、さらにゲート電極層を第２の絶縁層上に有する構造である。

また、１層目、２層目、及び３層目の酸化物半導体層の上下にゲート電極層を有するデュアルゲート型トランジスタの場合、上記構成に加えて、さらに第１のゲート電極層を絶縁表面上と第１の絶縁層の間に有し、第２の絶縁層上に第２のゲート電極層を有する構造である。

また、１層目、２層目、または３層目の酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、１層目、２層目、または３層目の酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

被成膜基板の温度を２００℃以上とすると、成膜中は、スパッタリングターゲットから微小なスパッタリング粒子が飛翔して基板上にそのスパッタリング粒子がはりつくようにして成膜され、且つ、基板が加熱されているため、再配列し高密度な膜となる。

この成膜中の現象を図１６、図１７、及び図１８を用いて詳細に説明する。

スパッタリングターゲットの表面にイオンが衝突すると、スパッタリングターゲットに含まれる結晶領域は、ａ−ｂ面から劈開し、ａ−ｂ面に平行な層に沿った形状（平板状またはペレット状）のスパッタリング粒子が剥離する。スパッタリングターゲット２００２の表面でスパッタリングされ、放出される結晶の粒子は、ｃ軸配向であり、図１６（Ａ）に示すような平板状のスパッタリング粒子２００１であると仮定すると、図１６（Ｂ）に示すモデル図で模式的に表すことができる。また、平板状のスパッタリング粒子は、図１６（Ｃ）に示すような状態、即ち最外面は（Ｇａ、Ｚｎ）Ｏ面となっていることが好ましい。

成膜中において、酸素流量が多く、チャンバー２００３内の圧力が高いと、図１７（Ａ）に示すように、酸素イオンが平板状のスパッタリング粒子に付着し、多くの酸素を表面に有する状態とすることができる。この付着した酸素が抜けてしまう前に他の平板状のスパッタリング粒子が積層されるため、図１８（Ｃ）に示すように、膜中に酸素を多く含ませることができる。この表面吸着した酸素は酸化物半導体中の酸素欠損を低減させることに寄与する。

また、ｃ軸配向した結晶領域を有する酸化物半導体膜が形成するには、成膜時の基板温度を上げることが好ましい。しかし、基板温度が３５０℃よりも高い温度とすると、図１７（Ｂ）に示すように表面吸着した酸素が放出される恐れがある。従って、基板温度は、１５０℃以上３５０℃以下、好ましくは１６０℃以上２３０℃以下とし、成膜ガスとして酸素ガスのみを用いると、ｃ軸配向した結晶領域を有する酸化物半導体膜、即ちＣＡＡＣ−ＯＳ膜を形成することができる。

成膜中において、一つの平板状のスパッタリング粒子が基板２０００の面に到達して安定する過程のモデルを図１８（Ａ）に示す。図１８（Ａ）に示すように平板状のスパッタリング粒子が、結晶状態を維持したまま基板表面に到達することでＣＡＡＣ−ＯＳ膜が形成されやすくなる。そして、平板状のスパッタリング粒子が、図１８（Ｂ）に示すように積層されることによってＣＡＡＣ−ＯＳ膜が形成されやすくなる。なお、ＣＡＡＣ−ＯＳ膜は、図１８（Ｃ）に示すように酸素を多く含み、酸素欠損が低減された膜となる。

基板２０００上のＣＡＡＣ−ＯＳ膜のインジウム原子は、横方向に２個以上２０個以下程度の数が連なっており、インジウム原子を含む層を形成している。なお、インジウム原子を含む層は、横方向に２０個より多く連なっていることもある。例えば、２個以上５０個以下、２個以上１００個以下または２個以上５００個以下のインジウム原子が横方向に連なっていてもよい。

また、インジウム原子を含む層は、層同士が重畳しており、その層数は１層以上２０層以下、１層以上１０層以下または１層以上４層以下である。

このように、インジウム原子を含む層の積層体は、横方向が数個程度、縦方向が数層程度の塊であることが多いように見える。これは、スパッタリング粒子が平板状であることに起因する。

少なくとも第２の酸化物半導体層はＣＡＡＣ−ＯＳ膜を用いることが好ましい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物濃度を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定の比率で混合し、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定の比率は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、５：１：５、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

１層目、２層目、及び３層目の酸化物半導体層としてＣＡＡＣ−ＯＳ膜を用いる場合、同一の結晶構造であるため、界面に準位が少なく、高い電界効果移動度が実現できる。また、ＣＡＡＣ−ＯＳ膜である１層目の酸化物半導体層上に接して２層目の酸化物半導体層を形成すると、１層目の酸化物半導体層を結晶の種としてその上に形成される２層目の酸化物半導体層も結晶化しやすくなり、同一の結晶構造とすることができ好ましい。

電界効果移動度の高いトランジスタ構造を実現できる。

本発明の一態様を示す断面図及び上面図及びバンド図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図及び回路図である。 本発明の一態様を示す断面図及び回路図である。 本発明の一態様を示す回路図である。 本発明の一態様を示す斜視図である。 本発明の一態様を示す回路図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す上面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す上面図及び断面図である。 電子機器を説明する図。 電子機器を説明する図。 （Ａ）は平板状のスパッタリング粒子の模式図であり、（Ｂ）は成膜中のモデルを示す図であり、（Ｃ）は平板状のスパッタリング粒子の状態を示すモデル図である。 （Ａ）は成膜中のモデルを示す図であり、（Ｂ）は平板状のスパッタリング粒子の酸素が放出される状態を示すモデル図である。 （Ａ）及び（Ｂ）は成膜中のモデルを示す図であり、（Ｃ）は平板状のスパッタリング粒子の状態を示すモデル図である。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１を用いて説明する。本実施の形態では、酸化物半導体膜を有するトランジスタの構造の一例を示す。

なお、図１（Ａ）に示すトランジスタ４１８の断面図は、図１（Ｃ）に示す上面図の鎖線Ａ１−Ａ２で切断した構造図である。また、図１（Ｄ）にトランジスタ４１８の断面図は、図１（Ｃ）に示す上面図の鎖線Ａ２−Ａ３で切断した構造図である。

図１に示すトランジスタ４１８は、基板４００上に設けられた２層の下地絶縁層と、下地絶縁層上に設けられ、少なくともチャネル形成領域を含む３層の酸化物半導体層と、酸化物半導体層上に接する電極層４４５ａ、４４５ｂと、電極層４４５ａ、４４５ｂ及び２層のゲート絶縁層４０２上に設けられたゲート電極層４０１と、酸化物半導体積層、２層のゲート絶縁層４０２及びゲート電極層４０１上の絶縁層４０７とを有する。電極層４４５ａ、４４５ｂはソース電極層またはドレイン電極層として機能する。

基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。基板４００としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。

なお、２層の下地絶縁層の１層目は、窒化物絶縁膜４３３とし、２層目は、酸化物絶縁膜４３５を形成する。また、２層のゲート絶縁層４０２の１層目は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、パルスレーザ堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いた酸化物絶縁膜とし、２層目は、窒化物絶縁膜とする。酸化物絶縁膜としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどを用いることができる。また、窒化物絶縁膜としては、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁層を用いることが好ましい。

なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるものをいう。また、半導体素子が設けられた基板を用いる場合、窒化物絶縁膜４３３としてプラズマＣＶＤ法を用いて、シラン（ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜としても機能し、水素又は水素化合物が、後に形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。また、プラズマＣＶＤ法の供給ガスをシラン（ＳｉＨ_４）、窒素（Ｎ_２）及びアンモニア（ＮＨ_３）の混合ガスとして成膜された窒化シリコン膜は、供給ガスをシラン（ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスとして成膜された窒化シリコン膜よりも膜中欠陥を低減することができる。シラン（ＳｉＨ_４）、窒素（Ｎ_２）及びアンモニア（ＮＨ_３）の混合ガスとして成膜された窒化シリコン膜を膜厚３００ｎｍ以上４００ｎｍ以下で設けることで、ＥＳＤ耐性を３００Ｖ以上とすることができる。従って、シラン（ＳｉＨ_４）、窒素（Ｎ_２）及びアンモニア（ＮＨ_３）の混合ガスとして成膜された窒化シリコン膜を膜厚３００ｎｍ以上４００ｎｍ以下形成し、その上にシラン（ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスを供給して成膜する窒化シリコン膜を積層した積層膜を窒化物絶縁膜４３３として用いると、高いＥＳＤ耐性を有するバリア膜を実現できる。

酸化物半導体積層は、３層の酸化物半導体層からなり、１層目の酸化物半導体層Ｓ１と、２層目の酸化物半導体層Ｓ２と、３層目の酸化物半導体層Ｓ３とが順次積層されている。３層の酸化物半導体層は結晶構造を有する膜としてもよいし、非晶質構造を有する膜としてもよい。

また、３層の酸化物半導体層のうち、１層目の酸化物半導体層の膜厚を他の酸化物半導体層の膜厚より小さくする。３層の酸化物半導体層のそれぞれの膜厚は５ｎｍ以上４０ｎｍ以下とする。

例えば、１層目の酸化物半導体層Ｓ１として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、２層目の酸化物半導体層Ｓ２として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いて成膜される膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、３層目の酸化物半導体層Ｓ３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜される膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いてもよい。この３層の場合、各酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好ましく、得られる３層の酸化物半導体層は全てＩ型酸化物半導体層とも呼べる。

各酸化物半導体層の成膜途中で連続的に成膜条件を変えて図１（Ｂ）に示すエネルギーバンド図となるようにしてもよい。また、加熱処理などによって各酸化物半導体層の構成元素を相互拡散させることによって図１（Ｂ）に示すエネルギーバンド図となるようにしてもよい。図１（Ｂ）に示すエネルギーバンド図は、図１（Ａ）におけるＣ−Ｃ’間のエネルギーバンド図である。

また、酸化物半導体層の積層と接する１層目のゲート絶縁層４０２ａは化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）を含むことがより好ましい。酸化物半導体層の積層と接する１層目のゲート絶縁層４０２ａが酸素過剰領域を含むことで、酸化物半導体層の積層へ酸素を供給することが可能となり、酸化物半導体層の積層からの酸素の脱離を防止するとともに酸素欠損を低減することが可能となるためである。１層目のゲート絶縁層４０２ａに酸素過剰領域を設けるには、例えば、酸素雰囲気下にて１層目のゲート絶縁層４０２ａを形成すればよい。又は、成膜後の１層目のゲート絶縁層４０２ａに酸素を導入して、酸素過剰領域を形成してもよい。

また、２層目のゲート絶縁層４０２ｂはプラズマＣＶＤ法を用いて、シラン（ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜として機能し、水素又は水素化合物が、酸化物半導体層へ混入することを抑制してトランジスタ４１８の信頼性を向上させる。

また、ゲート絶縁層４０２は積層に限定されず、例えば、プラズマＣＶＤ法を用いて膜厚２０ｎｍの酸化シリコン膜を用いてもよく、酸化シリコン膜の成膜後に酸素欠損を低減するためのマイクロ波プラズマ処理を行ってラジカル酸化処理を行うことが好ましい。例えば、高密度プラズマ装置を用い、２．４５ＧＨｚの電源を用いて３８００Ｗとし、圧力を１０６．６７Ｐａとし、基板温度を３２５℃とし、アルゴン流量を９００ｓｃｃｍとし、酸素流量を５ｓｃｃｍとする。高密度プラズマ装置は、１×１０^１１／ｃｍ^３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させる。上記マイクロ波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、ゲート絶縁層４０２中における酸素含有量が化学量論比よりも多くなる。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を形成することができる。また、ゲート絶縁層４０２の形成前に、高密度プラズマ装置を用いて亜酸化窒素（Ｎ_２Ｏ）と希ガスとを導入して行われるプラズマ処理を行ってもよい。ゲート絶縁層４０２として酸化シリコン膜の単層を用いても絶縁層４０７がバリア膜として機能し、信頼性を確保することができる。

（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図２及び図３を用いて説明する。本実施の形態では、酸化物半導体膜を有するトランジスタの作製方法の一例を示す。

まず、絶縁表面を有する基板４００上に窒化物絶縁膜４３３を形成し、その上にスパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、導電層４９１、配線層４３４、４３６を形成する。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。

窒化物絶縁膜４３３の材料は、窒化シリコン、若しくは窒化アルミニウムなどの窒化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。

導電層４９１、配線層４３４、４３６の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層４９１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。導電層４９１は、単層構造としてもよいし、積層構造としてもよい。

また、導電層４９１、配線層４３４、４３６の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ以上（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料をゲート電極層として用いて、トランジスタのしきい値電圧をプラスにすることが好ましい。具体的には、Ｉｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０^−１〜１×１０^−４Ω・ｃｍ、好ましくは固有抵抗が５×１０^−２〜１×１０^−４Ω・ｃｍを有する材料をゲート電極層として用いる。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。

次いで、導電層４９１、及び配線層４３４、４３６上に酸化物絶縁膜を形成する。酸化物絶縁膜は導電層４９１の形状を反映した表面に凸部を有する膜である。

酸化物絶縁膜としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化物絶縁膜は、単層でも積層でもよい。

そして、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））を行い、平坦化された酸化物絶縁膜４３５を形成し、配線層４３４、４３６の上面及び導電層４９１の上面を露呈させている。ＣＭＰを行った後は洗浄を行い、基板に付着している水分を除去する加熱処理を行う。ここまでの工程を終えた断面図が図２（Ａ）に相当する。

平坦化させた後は、絶縁膜４３７と酸化物半導体積層４０３を形成する。ここまでの工程を終えた断面図が図２（Ｂ）に相当する。

そして、同一マスクを用いてパターニングを行い、絶縁膜４３７と酸化物半導体積層４０３を選択的にエッチングする。ここまでの工程を終えた断面図が図２（Ｃ）に相当する。絶縁膜４３７と酸化物半導体積層４０３は大気に触れることなく連続的に成膜すると、膜界面の不純物汚染を防ぐことができ、好ましい。

絶縁膜４３７は、プラズマＣＶＤ法やスパッタ法で形成する。プラズマＣＶＤ法を用いる場合、特にマイクロ波の電界エネルギーを利用してプラズマを発生させ、プラズマによりゲート絶縁膜の原料ガスを励起させ、励起させた原料ガスを被形成物上で反応させて反応物を堆積させるプラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法ともいう。）を用いて形成することが好ましい。マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、当該絶縁膜を加工して形成される絶縁膜４３７も緻密な膜である。絶縁膜４３７の膜厚は、５ｎｍ以上３００ｎｍ以下とする。

絶縁膜４３７の材料は、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。

本実施の形態では、図２（Ｃ）に示すように酸化物半導体積層４０３は、第１の酸化物半導体層４０３ａ、第２の酸化物半導体層４０３ｂ、第３の酸化物半導体層４０３ｃの順に積層した３層構造とする。

本実施の形態では、第１の酸化物半導体層４０３ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上１０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。

また、第２の酸化物半導体層４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用い、酸素と希ガスを含む混合雰囲気、または酸素雰囲気でのスパッタ法で膜厚１０ｎｍ以上３０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、第２の酸化物半導体層４０３ｂはＣＡＡＣ−ＯＳ膜とすることが好ましい。

また、第３の酸化物半導体層４０３ｃとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用い、酸素と希ガスを含む混合雰囲気、または酸素雰囲気でのスパッタ法で膜厚１０ｎｍ以上３０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、第３の酸化物半導体層４０３ｃは、非晶質構造としてもよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。

このような積層構造とすることでキャリアを流す第２の酸化物半導体層４０３ｂがシリコンを含む絶縁膜に接していない構造とする。

絶縁膜４３７と第１の酸化物半導体層４０３ａを大気に触れることなく連続的に成膜すると、絶縁膜４３７と第１の酸化物半導体層４０３ａの界面の不純物汚染を防ぐことができ、第２の酸化物半導体層４０３ｂと第３の酸化物半導体層４０３ｃを大気に触れることなく連続的に成膜すると、第２の酸化物半導体層４０３ｂと第３の酸化物半導体層４０３ｃの界面の不純物汚染を防ぐことができる。また、第３の酸化物半導体層４０３ｃは、第２の酸化物半導体層４０３ｂが後の工程のエッチングなどにより大気に触れることから保護する保護膜としても機能する。

第１の酸化物半導体層４０３ａと第２の酸化物半導体層４０３ｂと第３の酸化物半導体層４０３ｃを順次積層する工程を大気に触れることなく連続的に行う場合、複数のスパッタ装置が設けられたマルチチャンバー方式の製造装置を用いればよい。

シリコンを含む絶縁膜と触れないようにするため、キャリアを流す第２の酸化物半導体層４０３ｂの層中及び層の上下の界面にシリコンなどの不純物を混入させないように上下の界面を第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃで保護することで高い電界効果移動度を実現する。

絶縁膜４３７と酸化物半導体積層４０３を形成した後、導電膜を形成する。この導電膜を選択的にエッチングして電極層４４５ａ、４４５ｂ、及び導電層４４２が形成される。ここまでの工程を終えた断面図が図２（Ｄ）に相当する。このエッチングの際に複数回のエッチングを行うことで下端部に突出した領域を有する断面構造の電極を形成している。なお、下端部に突出した領域を有する電極層４４５ａまたは電極層４４５ｂは、トランジスタのソース電極層またはドレイン電極層である。電極層４４５ａは、配線層４３６上に接して設けられ、電極層４４５ｂは、配線層４３４上に接して設けられている。

電極層４４５ａ、４４５ｂの間隔は、トランジスタのチャネル長Ｌとなる。また、トランジスタのチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍ程度とする場合には、電子ビームを用いてレジストを露光し、現像したマスクを導電膜のエッチングマスクとして用いることが好ましい。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０^−１２〜１×１０^−１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。

そして、電極層４４５ａ、４４５ｂ、及び導電層４４２上にゲート絶縁層４０２を設け、酸化物半導体積層４０３上にもゲート絶縁層４０２を形成する。ゲート絶縁層４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、Ｇａ_２Ｏ_３（Ｇｄ_２Ｏ_３）膜、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。

ゲート絶縁層４０２は、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）を含むことがより好ましい。酸化物半導体積層４０３と接する絶縁層が酸素過剰領域を含むことで、酸化物半導体積層４０３へ酸素を供給することが可能となり、酸化物半導体積層４０３からの酸素の脱離を防止するとともに酸素欠損を低減することが可能となるためである。ゲート絶縁層４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層４０２を形成すればよい。又は、成膜後のゲート絶縁層４０２に酸素を導入して、酸素過剰領域を形成してもよい。また、ゲート絶縁層４０２は、図２（Ｄ）に示すように第１のゲート絶縁層４０２ａと第２のゲート絶縁層４０２ｂの積層構造とすることが望ましく、過剰に酸素を含む領域（酸素過剰領域）を含む絶縁膜上に０．１７Ｗ／ｃｍ^２以上０．５Ｗ／ｃｍ^２以下、さらに好ましくは０．２６Ｗ／ｃｍ^２以上０．３５Ｗ／ｃｍ^２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。具体的には、原料ガスであるシラン（ＳｉＨ_４）を１６０ｓｃｃｍ、原料ガスである一酸化二窒素（Ｎ_２Ｏ）を４０００ｓｃｃｍ供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの電力を供給して酸化窒化シリコン膜を形成する。また、酸化窒化シリコン膜を形成する際の基板温度は２２０℃とする。

次いで、ゲート絶縁層４０２を選択的にエッチングして導電層４４２達する開口を形成した後、導電膜を形成し、導電膜を選択的にエッチングすることで導電層４４２と電気的に接続する電極層４３８と、ゲート絶縁層４０２を介して酸化物半導体積層４０３上にゲート電極層４０１とを形成する。そして、ゲート電極層４０１及び電極層４３８を覆い、バリア膜として機能する絶縁層４０７を設ける。

絶縁層４０７は、プラズマＣＶＤ法を用いて、シラン（ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜として機能し、水素又は水素化合物が、後に形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。

ゲート電極層４０１及び電極層４３８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１及び電極層４３８は、単層構造としてもよいし、積層構造としてもよい。

本実施の形態では、ゲート絶縁層４０２上に接するゲート電極層４０１として、タングステン膜を用いる。

以上の工程で、本実施の形態のトランジスタ４１５を作製することができる（図３（Ａ）参照）。トランジスタ４１５は、デュアルゲート構造のトランジスタの一例であり、図３（Ａ）は、トランジスタ４１５のチャネル長方向の断面図である。なお、デュアルゲート構造のトランジスタ４１５において、絶縁膜４３７もゲート絶縁層として機能する。

また、導電層４９１はトランジスタ４１５の電気的特性を制御する第２のゲート電極層（いわゆるバッグゲートともいう）として機能することができる。例えば導電層４９１の電位をＧＮＤ（または固定電位）とすることでトランジスタ４１５のしきい値電圧をよりプラスとし、ノーマリーオフのトランジスタとすることができる。

また、図３（Ｂ）は、トランジスタ４１５の上面図の一例であり、図３（Ｂ）中の鎖線ＸＹで切断した断面が図３（Ａ）に相当する。

本実施の形態は、実施の形態１と自由に組み合わせることができる。

（実施の形態３）
本実施の形態では、図１（Ａ）の構造と一部異なる図４（Ａ）の構造例およびその作製方法を以下に示す。

まず、基板４００上に酸化物絶縁膜４３５を形成する。酸化物絶縁膜４３５としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化物絶縁膜は、単層でも積層でもよい。また、必要であれば、基板４００と酸化物絶縁膜４３５の間に窒化シリコン膜などの窒化物絶縁膜を設けてもよい。

次いで、第１の酸化物半導体層４０３ａと第２の酸化物半導体層４０３ｂを同一マスクを用いてパターニングを行って形成し、その後、第３の酸化物半導体層４０３ｃを形成する。第２の酸化物半導体層４０３ｂの酸素欠損を低減するため、酸素雰囲気下で加熱処理を行った後、第３の酸化物半導体層４０３ｃを形成してもよい。異なるマスクを用いて形成することにより、図４（Ａ）に示すように第１の酸化物半導体層４０３ａの側面及び第２の酸化物半導体層４０３ｂの側面及び上面を第３の酸化物半導体層４０３ｃで覆う構成とすることができる。

また、図４（Ａ）に示すように、第１の酸化物半導体層４０３ａと第２の酸化物半導体層４０３ｂをエッチングする際に、マスクで覆っていない領域の酸化物絶縁膜４３５の膜厚は小さくなる。

次いで、導電膜を形成する。この導電膜を選択的にエッチングして電極層４４５ａ、４４５ｂが形成される。

そして、電極層４４５ａ、４４５ｂ上にゲート絶縁層４０２を設け、第３の酸化物半導体層４０３ｃ上にもゲート絶縁層４０２を形成する。また、図４（Ｂ）に示すように、第２の酸化物半導体層４０３ｂの側面は、第３の酸化物半導体層４０３ｃで覆われているため、ゲート絶縁層４０２と接しない構成となっている。

次いで、ゲート絶縁層４０２上に導電膜を形成し、導電膜を選択的にエッチングすることで、ゲート絶縁層４０２を介して第３の酸化物半導体層４０３ｃ上にゲート電極層４０１を形成する。そして、ゲート電極層４０１を覆い、バリア膜として機能する絶縁層４０７を設ける。

以上の工程で、図４（Ａ）に示すトランジスタ４１６を作製することができる。また、図４（Ｃ）は上面図を示しており、鎖線Ｂ１−Ｂ２で切断した断面が図４（Ａ）に相当し、点線Ｂ２−Ｂ３で切断した断面が図４（Ｂ）に相当する。図４（Ｃ）に示すように第３の酸化物半導体層４０３ｃの周縁は、第２の酸化物半導体層４０３ｂの周縁の外側になる。

本実施の形態は実施の形態１と自由に組み合わせることができる。実施の形態１に用いた図面と同じ符号の部分には同じ材料を用いることができる。実施の形態１に示した酸化物半導体積層４０３に代えて、第１の酸化物半導体層４０３ａの側面及び第２の酸化物半導体層４０３ｂの側面及び上面を第３の酸化物半導体層４０３ｃで覆う構成としてもよい。第２の酸化物半導体層４０３ｂと電極層４４５ａの間に第３の酸化物半導体層４０３ｃを設けることができるためリーク電流の低減を図ることができる。

（実施の形態４）
本実施の形態では、実施の形態２に示すトランジスタを使用した半導体装置の例を図５を用いて説明する。

図５に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５０を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有するものである。トランジスタ６１０は、実施の形態２で示すトランジスタ４１５と同様な構造を有する例である。また、図３と同じ箇所は同じ符号を用いて説明する。なお、図５（Ｂ）は図５（Ａ）に相当する半導体装置の回路図である。

ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領域は、半導体基板中、又は半導体基板上に形成することができる。図５（Ａ）に示す半導体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例である。

図５（Ａ）に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の半導体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トランジスタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０及びトランジスタ７５０は電気的に接続されたＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路７６０を形成している。

なお、本実施の形態では、基板７００としてｐ型の導電型を有する単結晶シリコン基板を用いているため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ型を付与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル形成領域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。

よって、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導電型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加することによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純物元素を添加してｐウェルを形成してもよい。

トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソース領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、ゲート電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不純物領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられており、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が異なるｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができる。

トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域として機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型不純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型不純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５１の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７５６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域７５５を自己整合的に形成することができる。

基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８９により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８、及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｎ型不純物領域７４５に接する配線層６４７と、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｐ型不純物領域７５５に接する配線層６５７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及びトランジスタ７５０を電気的に接続する配線層７４８が形成されている。配線層７４８は、絶縁膜７８８及び絶縁膜６８７に形成されてｎ型不純物領域７４５に達する開口でｎ型不純物領域７４５と電気的に接続され、絶縁膜７８８及び絶縁膜６８７に形成されてｐ型不純物領域７５５に達する開口でｐ型不純物領域７５５と電気的に接続される。

絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が設けられ、絶縁膜６８６上に配線層６５８が形成されている。配線層６５８は、絶縁膜７８８、絶縁膜６８７、絶縁膜６８６に形成された開口を介してゲート配線と電気的に接続されている。ゲート配線は、ゲート絶縁膜７４２、及びゲート絶縁膜７５２上に形成されており、ゲート配線がそれぞれ分岐してゲート電極層７４１及びゲート電極層７５１となっている。

また、本実施の形態の半導体装置は図５（Ａ）に示す構成に限定されず、トランジスタ７４０、７５０としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。

次に、図５の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説明する。

絶縁膜６８６及び配線層６５８上に絶縁膜６８４が積層され、絶縁膜６８４上に、導電層４９１と配線層６９２が形成されている。

導電層４９１、及び配線層６９２上に酸化物絶縁膜４３５が設けられている。酸化物絶縁膜４３５上には、絶縁膜４３７と、絶縁膜４３７上に第１の酸化物半導体層４０３ａと、第１の酸化物半導体層４０３ａ上に第１の酸化物半導体層４０３ａと組成の異なる第２の酸化物半導体層４０３ｂと、第１の酸化物半導体層４０３ａと組成が異なる第３の酸化物半導体層４０３ｃとを有する。そして、第３の酸化物半導体層４０３ｃ上に、突出した領域を下端部に有する電極層４４５ａ、及び突出した領域を下端部に有する電極層４４５ｂを有する。第２の酸化物半導体層４０３ｂのうち、電極層４４５ａ及び電極層４４５ｂと重なっていない領域（チャネル形成領域）上に接してゲート絶縁層４０２を有し、その上にゲート電極層４０１が設けられている。

また、容量素子６９０もトランジスタ６１０と同一の酸化物絶縁膜４３５上に工程を増やすことなく形成しており、容量素子６９０は、電極層４４５ａを一方の電極とし、容量電極層６９３をもう一方の電極とし、それらの間に設けられたゲート絶縁層４０２を誘電体とする容量である。なお、容量電極層６９３はゲート電極層４０１と同じ工程で形成される。

導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の電気的特性を制御するバッグゲートとして機能させる。なお、導電層４９１は静電気に対する静電遮蔽機能も有する。ただし、導電層４９１を用いてトランジスタ６１０のしきい値を制御し、ノーマリーオフのトランジスタとする必要がない場合には、導電層４９１を設けなくともよい。また、ある特定の回路の一部にトランジスタ６１０を用いる場合に導電層４９１を設けると支障がでる恐れがある場合には、その回路には設けなくともよい。

配線層６９２は、絶縁膜６８４に形成された開口を介して配線層６５８と電気的に接続する。本実施の形態において、絶縁膜６８４はＣＭＰ法による平坦化処理を行っている例である。

絶縁膜６８４は半導体装置において下部と上部の間に設けられており、上部のトランジスタ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しないように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶縁膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。絶縁膜６８４は、実施の形態１に示した窒化物絶縁膜４３３と同じ材料を用いることができる。

トランジスタ６１０は実施の形態２に示した作製方法に従って作製すれば、トランジスタ４１５と同様に作製することができる。そして、絶縁層４０７を形成した後、層間絶縁膜４８５を形成する。さらに、層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線上方に他の半導体素子や配線などを形成して多層構造を有する半導体装置を作製してもよい。

また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。

（実施の形態５）
実施の形態２に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路の断面図の一例を図６（Ａ）に示す。図６（Ｂ）は図６（Ａ）に対応するＮＯＲ型回路の回路図であり、図６（Ｃ）はＮＡＮＤ型回路の回路図である。

図６（Ａ）及び図６（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、図５に示すトランジスタ７５０と同様な構造を有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、図５に示すトランジスタ６１０、及び実施の形態２で示すトランジスタ４１５と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。

なお、図６（Ａ）及び図６（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層４９１を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能できる該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。

図６（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体層の積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。

トランジスタ８０３のゲート電極層４０１は配線層８３２と電気的に接続している。また、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８０３のゲート電極層４０１は、埋め込み配線と電気的に接続し、埋め込み配線は、電極層８４２と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。

埋め込み配線は、層間絶縁膜４８５に電極層８４２に達するコンタクトホールを形成し、第１のバリア金属膜４８６を成膜し、その上に低抵抗導電層４８７を形成するための銅または銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層４８７を保護するため、第２のバリア金属膜４８８を形成する。埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。

第１のバリア金属膜４８６、及び第２のバリア金属膜４８８は、低抵抗導電層４８７に含まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜などを用いる。

配線層８３２は絶縁膜８２６及び絶縁膜８３０に形成された開口に設けられ、配線層８３５は絶縁膜８３３に形成された開口に設けられ、電極層８４２は配線層８３５上に形成される。

トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジスタ８０３の電極層４４５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成された開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられている。なお、電極層４４５ａまたは電極層４４５ｂは、トランジスタ８０３のソース電極層またはドレイン電極層である。

絶縁膜４３７上に接して第１の酸化物半導体層４０３ａが形成され、第２の酸化物半導体層４０３ｂ上に接して、第３の酸化物半導体層４０３ｃが形成される。また、絶縁膜４３７及びゲート絶縁層４０２によって、不必要な酸素の放出が抑制でき、第２の酸化物半導体層４０３ｂを酸素過剰な状態に維持することができる。従って、トランジスタ８０３において、効率よく第２の酸化物半導体層４０３ｂ中及び界面の酸素欠損の補填を行うことが可能となる。トランジスタ８０４も、トランジスタ８０３と同様の構成であり、同様の効果を有する。

図６（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、図５に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、図５に示すトランジスタ６１０と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。

なお、図６（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。

また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

また、本実施の形態では、実施の形態２に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態２または実施の形態３に示すトランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、実施の形態２または実施の形態３に示すトランジスタを使用して電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）を作製することもできる。

図７に半導体装置の回路図を示す。

図７において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。トランジスタ１６０は、本実施の形態で示したトランジスタ７４０、７５０、８０２を用いることができる。

また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

トランジスタ１６２は、実施の形態２または実施の形態３で示すトランジスタ４１５、４１６のいずれか一の構造を用いることができる。

図７に示す回路構成を有する半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

図８に異なる記憶装置の構造の一形態の例を示す。

図８は、記憶装置の斜視図である。図８に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４を有する。

図８では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ３４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ３４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、本実施の形態において説明した図７の回路構成と同様の構成とすることもできる。

なお、メモリセル３１７０ａ及びメモリセル３１７０ｂに含まれるトランジスタは、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いる。酸化物半導体膜にチャネル形成領域を有するトランジスタの構成については、実施の形態２において説明した構成と同様であるため、説明は省略する。

また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタを有する。例えば、半導体材料（例えば、シリコンなど）を含む基板に素子分離絶縁層を設け、素子分離絶縁層に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタは、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。

メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）及び論理回路３００４は層間絶縁層を間に介して積層され、層間絶縁層を貫通する電極や配線によって適宜電気的接続等を行うことができる。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。

（実施の形態６）
本実施の形態では、半導体装置の一例として、実施の形態２または実施の形態３で示すトランジスタ４１５、４１６のいずれか一を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。

図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態５に開示したメモリセルを用いることができる。

図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図９（Ｂ）及び図９（Ｃ）の回路の説明を行う。

図９（Ｂ）及び図９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、実施の形態１、実施の形態２、または実施の形態３で示すトランジスタ４１５、４１６、４１８のいずれか一を含む記憶回路の構成の一例を示す。

図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態３に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図９（Ｂ）では、スイッチング素子１１４１として、実施の形態１、実施の形態２、または実施の形態３で示すトランジスタ４１５、４１６、４１８のいずれか一を用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。

また、図９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態ではボトムゲート型のトランジスタを用いて表示装置を作製する例を示す。ボトムゲート型のトランジスタは、実施の形態２のトランジスタの作製工程の一部を変更すれば形成することができ、例えば電極層を形成した後、酸化物絶縁膜を形成し、ＣＭＰ処理をせずに酸化物半導体層の積層を形成し、その上にソース電極層及びドレイン電極層を形成することで作製することができる。また、ソース電極層及びドレイン電極層を形成した後、希釈フッ酸でウェットエッチングして酸化物半導体層の積層の一部を薄膜化させることで図１０（Ｂ）に示すチャネルエッチ型のトランジスタ３１０を作製することができる。

図１０にトランジスタ３１０の構成例を示す。図１０（Ａ）は、トランジスタ３１０の平面図を示し、図１０（Ｂ）は、図１０（Ａ）のＸ１−Ｙ１における断面図を示し、図１０（Ｃ）は、図１０（Ａ）のＶ１−Ｗ１における断面図を示す。

図１０に示すトランジスタ３１０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２と接し、ゲート電極層４０１と重畳する酸化物半導体積層４０３と、酸化物半導体積層４０３と電気的に接続する電極層４４５ａ及び電極層４４５ｂと、を含む。また、電極層４４５ａ及び電極層４４５ｂを覆い、酸化物半導体積層４０３と接する絶縁層４０７をトランジスタ３１０の構成要素としてもよい。トランジスタ３１０のチャネル長は、例えば１μｍ以上とすることができる。

本実施の形態において、ゲート絶縁層４０２は、ゲート電極層４０１と接するゲート絶縁層４０２ａと、ゲート絶縁層４０２ａ上に設けられ、酸化物半導体積層４０３と接するゲート絶縁層４０２ｂの積層構造とする。また、絶縁層４０７は、電極層４４５ａ及び電極層４４５ｂと接する絶縁層４０７ａと、絶縁層４０７ａ上の絶縁層４０７ｂの積層構造とする。

第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃとしては、図１に示すエネルギーバンド図を構成するように、材料、組成、結晶構造等を適宜選択する。酸化物半導体層の構成元素が同一の場合には、より大きいバンドギャップを有する組成を選択して第１の酸化物半導体層４０３ａ又は第３の酸化物半導体層４０３ｃを形成すればよい。

第１の酸化物半導体層４０３ａを設けて、チャネルとゲート絶縁層との界面でのキャリアの捕獲を抑制することで、トランジスタの光劣化（例えば、光負バイアス劣化）を低減することができ、信頼性の高いトランジスタを得ることができる。

なお、一般的に、酸化物半導体層は、スパッタリング法を用いて成膜されることが多い。一方で、酸化物半導体層のスパッタリングの際にイオン化された希ガス元素（例えば、アルゴン）や、スパッタリングターゲット表面からはじき飛ばされた元素が、ゲート絶縁層などの酸化物半導体層の被形成面となる膜の構成元素をはじき飛ばしてしまうことがある。このようにして被形成面となる膜からはじき飛ばされた元素は、酸化物半導体層に不純物元素として取り込まれてしまい、特に酸化物半導体層の被形成面近傍には、不純物元素が高い濃度で取り込まれる恐れがある。又、不純物元素が酸化物半導体層の被形成面近傍に残存すると、当該酸化物半導体層が高抵抗化してしまい、トランジスタの電気特性の低下の要因となる。

しかしながら、トランジスタ３１０においては、チャネルが形成される第２の酸化物半導体層４０３ｂと、ゲート絶縁層４０２との間に第１の酸化物半導体層４０３ａを有することで、ゲート絶縁層４０２の構成元素がチャネルまで拡散することを抑制することができる。すなわち、第１の酸化物半導体層４０３ａは、ゲート絶縁層４０２の構成元素（例えば、シリコン）を不純物として含む場合がある。第１の酸化物半導体層４０３ａを含むことで、トランジスタ３１０の電気特性をより安定化することができ、信頼性の高い半導体装置を提供することができる。

また、第２の酸化物半導体層４０３ｂのバックチャネル側に設けられた第３の酸化物半導体層４０３ｃは、トランジスタ３１０のバックチャネル側界面におけるトラップ準位の影響を低減する。例えば、第３の酸化物半導体層４０３ｃは電極層４４５ａ及び電極層４４５ｂの構成元素が第２の酸化物半導体層４０３ｂへと拡散することを防止することができる。すなわち、第３の酸化物半導体層４０３ｃは、電極層４４５ａ及び電極層４４５ｂの構成元素（例えば、銅）を不純物として含むことがある。第３の酸化物半導体層４０３ｃを設けることで、トランジスタのチャネルにおいてトラップ準位が形成されることを抑制することができるため、トラップ準位に起因するＳ値の増大の抑制、及び／又は、しきい値電圧の制御を可能とすることができる。第３の酸化物半導体層４０３ｃによってしきい値電圧を制御することで、ノーマリオフのトランジスタを実現することができる。

以下に、トランジスタ３１０の作製方法の一例を示す。

まず、絶縁表面を有する基板４００上に、ゲート電極層４０１（これと同じ層で形成される配線を含む）を形成する。

次いで、ゲート電極層４０１を覆うようにゲート電極層４０１上にゲート絶縁層４０２を形成する。なお、ゲート絶縁層４０２において、後に形成される第１の酸化物半導体層４０３ａと接する領域（本実施の形態においては、ゲート絶縁層４０２ｂ）は、酸化物絶縁層であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。本実施の形態では、ゲート絶縁層４０２ａとして窒化シリコン膜を形成し、ゲート絶縁層４０２ｂとして酸化シリコン膜を形成する。

また、ゲート絶縁層４０２は積層に限定されず、例えば、プラズマＣＶＤ法を用いて膜厚２０ｎｍの酸化シリコン膜を用いてもよく、酸化シリコン膜の成膜後に酸素欠損を修復するためのマイクロ波プラズマ処理を行ってラジカル酸化処理を行うことが好ましい。例えば、高密度プラズマ装置を用い、２．４５ＧＨｚの電源を用いて３８００Ｗとし、圧力を１０６．６７Ｐａとし、基板温度を３２５℃とし、アルゴン流量を９００ｓｃｃｍとし、酸素流量を５ｓｃｃｍとする。高密度プラズマ装置は、１×１０^１１／ｃｍ^３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させる。また、ゲート絶縁層４０２の形成前に、高密度プラズマ装置を用いて亜酸化窒素（Ｎ_２Ｏ）と希ガスとを導入して行われるプラズマ処理を行ってもよい。

次いで、ゲート絶縁層４０２上に、酸化物半導体積層４０３を成膜する。酸化物半導体積層４０３は、第１の酸化物半導体層４０３ａ、第２の酸化物半導体層４０３ｂ、第３の酸化物半導体層４０３ｃの順に積層した３層構造とする。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて、第１の酸化物半導体層４０３ａを成膜する。また、第２の酸化物半導体層４０３ｂの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用い、第３の酸化物半導体層４０３ｃの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いる。

次いで、酸化物半導体積層４０３上に導電膜を形成し、これを加工して電極層４４５ａ及び電極層４４５ｂ（これと同じ層で形成される配線を含む）を形成する。次いで、希釈フッ酸でウェットエッチングして第３の酸化物半導体層４０３ｃの一部を薄膜化させる。

次いで、電極層４４５ａ及び電極層４４５ｂ及び露出した酸化物半導体積層４０３を覆うように、絶縁層４０７を形成する。絶縁層４０７としてはプラズマＣＶＤ法、スパッタリング法により形成することができ、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を単層で、又は積層して用いることができる。但し、酸化物半導体積層４０３と接する絶縁層４０７（本実施の形態においては、絶縁層４０７ａ）として、酸化物絶縁層を形成すると、該酸化物絶縁層によって酸化物半導体積層４０３へ酸素を供給することが可能となるため、好ましい。

また、該酸素が拡散する酸化物絶縁層を成膜後、大気解放せずにプラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２５０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ^２以上０．５Ｗ／ｃｍ^２以下、さらに好ましくは０．２６Ｗ／ｃｍ^２以上０．３５Ｗ／ｃｍ^２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成してもよい。当該条件にて成膜することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、成膜される酸化シリコン膜又は酸化窒化シリコン膜中における酸素含有量が化学量論比よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁層を形成することができる。

本実施の形態においては、絶縁層４０７ａとして、上述の酸素が拡散する酸化シリコン膜及び加熱により酸素の一部が脱離する酸化シリコン膜を形成し、絶縁層４０７ｂとして、窒化シリコン膜を形成する。

絶縁層４０７を形成後、熱処理を行ってもよい。該熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。

以上によって、本実施の形態のトランジスタ３１０を形成することができる。

本実施の形態で示すトランジスタは、トランジスタの電流経路（チャネル）として機能する第２の酸化物半導体層４０３ｂを挟んで、第２の酸化物半導体層４０３ｂよりもキャリア密度が低い第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃを含む構成とする。これによって、チャネルを酸化物半導体積層４０３に接する絶縁層界面から遠ざけ、埋め込みチャネルを形成することができ、トランジスタの電界効果移動度を向上させることができる。

また、チャネルとして機能する第２の酸化物半導体層４０３ｂの界面におけるトラップ準位の形成を抑制し、信頼性の高いトランジスタとすることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態８）
実施の形態１または実施の形態７に示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

図１１（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、基板４００６によって封止されている。図１１（Ａ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また信号線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。

図１１（Ｂ）及び図１１（Ｃ）において、基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、基板４００１とシール材４００５と基板４００６とによって、表示素子と共に封止されている。図１１（Ｂ）及び（Ｃ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図１１（Ｂ）及び図１１（Ｃ）においては、信号線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

また図１１（Ｂ）及び図１１（Ｃ）においては、信号線駆動回路４００３を別途形成し、基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装してもよい。

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１１（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図１１（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１１（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。

なお、表示装置とは、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。すなわち、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、表示素子が封止された状態にあるパネルだけでなく、コネクター、例えばＦＰＣもしくはＴＡＢテープが取り付けられたモジュール、ＴＡＢテープの先にプリント配線板が設けられたモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。

また基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態１又は７に示したトランジスタを適用することができる。

表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インク表示装置（電子ペーパー）など、電気的作用によりコントラストが変化する表示媒体も適用することができる。

半導体装置の一形態について、図１１及び図１２を用いて説明する。図１２（Ａ）及び図１２（Ｂ）は、図１１（Ｂ）のＭ−Ｎにおける断面図に相当する。図１２では表示素子として液晶素子を用いた液晶表示装置の例を示す。

液晶表示装置は、縦電界方式、又は、横電界方式を適用することができる。図１２（Ａ）では、縦電界方式を採用する例を示し、図１２（Ｂ）では、横電界方式の一例として、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードを採用する例を示す。

但し、表示パネルは、画素部４００２に設けられたトランジスタ４０１０が表示素子と電気的に接続して構成され、該表示素子としては表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。

図１１及び図１２で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８、４０１８ｂが有する端子と異方性導電層４０１９を介して、電気的に接続されている。

接続端子電極４０１５は、第１の電極層４０３４と同じ導電層から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のゲート電極層と同じ導電層で形成されている。

また基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図１１及び図１２では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図１２では、トランジスタ４０１０、４０１１上には絶縁層４０３２ａ、４０３２ｂが設けられている。

また、図１２（Ｂ）では、絶縁層４０３２ｂ上に平坦化絶縁層４０４０が設けられ、第１の電極層４０３４と第２の電極層４０３１との間に絶縁層４０４２が設けられている。

トランジスタ４０１０、４０１１としては、実施の形態１、または実施の形態７に示したトランジスタを適用することができる。本実施の形態では、実施の形態７で示したトランジスタ３１０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ４０１０、４０１１は、ボトムゲート構造のトランジスタである。

トランジスタ４０１０、４０１１は、ゲート絶縁層４０２０ａ、４０２０ｂの積層構造を含む。また、図１２（Ａ）においては、トランジスタ４０１０、４０１１のゲート絶縁層４０２０ａ、４０２０ｂと、トランジスタ４０１０、４０１１上に設けられた絶縁層４０３２ａ、４０３２ｂとは、接続端子電極４０１５端部を覆うように、シール材４００５下に延在している。図１２（Ｂ）においては、ゲート絶縁層４０２０ａと、絶縁層４０３２ｂとが、接続端子電極４０１５端部を覆うように、シール材４００５下に延在しており、絶縁層４０３２ｂは、ゲート絶縁層４０２０ｂ及び絶縁層４０３２ａの側面を覆っている。ゲート絶縁層４０２０ａ及び絶縁層４０３２ｂとして、水素又は水素を含む化合物（水など）に対するブロッキング機能を有する膜（例えば、窒化シリコン膜）を適用することで、大気等からの水素又は水素を含む化合物の侵入を抑制して、半導体装置の信頼性を向上させることができるため好ましい。

トランジスタ４０１０、４０１１は、電流経路（チャネル）として機能する第２の酸化物半導体層を挟んで、第２の酸化物半導体層とは組成の異なる第１の酸化物半導体層及び第３の酸化物半導体層を含む。トランジスタ４０１０、４０１１は電流経路が絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタであり、高い電界効果移動度を有する。また、バックチャネル側に形成されうる界面準位の影響を低減されるとともに、トランジスタの光劣化（例えば、光負バイアス劣化）を低減された信頼性の高いトランジスタである。

また、駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置にさらに導電層を設けてもよい。導電層を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、トランジスタ４０１１のしきい値電圧の変化量をさらに低減することができる。また、導電層は、電位がトランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層の電位が最低電位、ＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。

また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。

図１２において、液晶素子４０１３は、第１の電極層４０３４、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３８、４０３３が設けられている。

図１２（Ａ）では、第２の電極層４０３１は基板４００６側に設けられ、第１の電極層４０３４と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。また、図１２（Ｂ）では、液晶層４００８の下方に開口パターンを有する第２の電極層４０３１を有し、絶縁層４０４２を介して第２の電極層４０３１のさらに下方に、平板状の第１の電極層４０３４を有する。図１２（Ｂ）において開口パターンを有する第２の電極層４０３１は、屈曲部や枝分かれした櫛歯状を含む形状である。第１の電極層４０３４及び第２の電極層４０３１はその電極間に電界を発生させるため、同形状で重ならない配置とする。なお、平坦化絶縁層４０４０上に接して平板状の第２の電極層４０３１を形成し、絶縁層４０４２を介して第２の電極層４０３１上に、画素電極として機能し、開口パターンを有する第１の電極層４０３４を有する構成としてもよい。

第１の電極層４０３４、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材料を用いることができる。

また、第１の電極層４０３４、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。

またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。

表示素子として、液晶素子を用いる場合、サーモトロピック液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、低分子化合物でも高分子化合物でもよい。これらの液晶材料（液晶組成物）は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよい。この場合、液晶層４００８と、第１の電極層４０３４及び第２の電極層４０３１とは接する構造となる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー及び重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成することもできる。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。

また、液晶材料の固有抵抗は、１×１０^９Ω・ｃｍ以上であり、好ましくは１×１０^１１Ω・ｃｍ以上であり、さらに好ましくは１×１０^１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。

液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。

本明細書に開示する酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。

また、本明細書に開示する酸化物半導体層を用いたトランジスタは、高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このようなトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同一基板上に形成することができる。また、画素部においても、このようなトランジスタを用いることで、高画質な画像を提供することができる。

液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。

また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。

また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。

また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。

また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。本実施の形態では、発光素子として有機ＥＬ素子を用いる例を示す。

発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。

図１３（Ａ）（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す。

図１３（Ａ）は発光装置の平面図であり、図１３（Ａ）中の一点鎖線Ｓ１−Ｔ１、Ｓ２−Ｔ２、及びＳ３−Ｔ３で切断した断面が図１３（Ｂ）に相当する。なお、図１３（Ａ）の平面図においては、電界発光層５４２及び第２の電極層５４３は省略してあり図示していない。

図１３に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線層交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続している。なお、図１３は基板５００を通過して発光素子５４０からの光を取り出す、下面射出型構造の発光装置である。

トランジスタ５１０としては、実施の形態１または実施の形態７に示したトランジスタを適用することができる。本実施の形態では、実施の形態７で示したトランジスタ３１０と同様な構造を有するトランジスタを適用する例を示す。トランジスタ５１０は、ボトムゲート構造のトランジスタである。

トランジスタ５１０はゲート電極層５１１ａ、５１１ｂ、ゲート絶縁層５０１、５０２、第１の酸化物半導体層５１２ａ、第２の酸化物半導体層５１２ｂ及び第３の酸化物半導体層５１２ｃを含む酸化物半導体積層５１２、ソース電極層又はドレイン電極層として機能する導電層５１３ａ、５１３ｂを含む。また、トランジスタ５１０上には絶縁層５２５が形成されている。

容量素子５２０は、導電層５２１ａ、５２１ｂ、ゲート絶縁層５０１、５０２、第１の酸化物半導体層５２２ａ、第２の酸化物半導体層５２２ｂ、第３の酸化物半導体層５２２ｃを含む酸化物半導体積層５２２、導電層５２３を含み、導電層５２１ａ、５２１ｂと導電層５２３とで、ゲート絶縁層５０１、５０２及び酸化物半導体積層５２２を挟む構成とすることで容量を形成する。

配線層交差部５３０は、ゲート電極層５１１ａ、５１１ｂと、導電層５３３との交差部であり、ゲート電極層５１１ａ、５１１ｂと、導電層５３３とは、間にゲート絶縁層５０１、５０２を介して交差する。

本実施の形態においては、ゲート電極層５１１ａ及び導電層５２１ａとして膜厚３０ｎｍのチタン膜を用い、ゲート電極層５１１ｂ及び導電層５２１ｂとして膜厚２００ｎｍの銅膜を用いる。よって、ゲート電極層はチタン膜と銅膜との積層構造となる。

トランジスタ５１０は、電流経路（チャネル）として機能する第２の酸化物半導体層を挟んで、第２の酸化物半導体層と組成が異なる第１の酸化物半導体層及び第３の酸化物半導体層を含む。よって、トランジスタ５１０は電流経路が絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタであり、高い電界効果移動度を有する。また、バックチャネル側に形成されうる界面準位の影響を低減されるとともに、トランジスタの光劣化（例えば、光負バイアス劣化）を低減された信頼性の高いトランジスタである。

トランジスタ５１０、容量素子５２０、及び配線層交差部５３０上には層間絶縁層５０４が形成され、層間絶縁層５０４上において発光素子５４０と重畳する領域にカラーフィルタ層５０５が設けられている。層間絶縁層５０４及びカラーフィルタ層５０５上には平坦化絶縁層として機能する絶縁層５０６が設けられている。

絶縁層５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に積層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジスタ５１０とは、導電層５１３ａに達する絶縁層５０６及び層間絶縁層５０４に形成された開口において、第１の電極層５４１及び導電層５１３ａが接することによって電気的に接続されている。なお、第１の電極層５４１の一部及び該開口を覆うように隔壁５０７が設けられている。

絶縁層５０６には膜厚１５００ｎｍの感光性のアクリル膜、隔壁５０７には膜厚１５００ｎｍの感光性のポリイミド膜を用いることができる。

カラーフィルタ層５０５としては、例えば有彩色の透光性樹脂を用いることができる。有彩色の透光性樹脂としては、感光性、非感光性の有機樹脂を用いることができるが、感光性の有機樹脂層を用いるとレジストマスク数を削減することができるため、工程が簡略化し好ましい。

有彩色は、黒、灰、白などの無彩色を除く色であり、カラーフィルタ層は、着色された有彩色の光のみを透過する材料で形成される。有彩色としては、赤色、緑色、青色などを用いることができる。また、シアン、マゼンダ、イエロー（黄）などを用いてもよい。着色された有彩色の光のみを透過するとは、カラーフィルタ層における透過光は、その有彩色の光の波長にピークを有するということである。カラーフィルタ層は、含ませる着色材料の濃度と光の透過率の関係に考慮して、最適な膜厚を適宜制御するとよい。例えば、カラーフィルタ層５０５の膜厚は１５００ｎｍ以上２０００ｎｍ以下とすればよい。

隔壁５０７は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層５４１上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

電界発光層５４２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。

発光素子５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層５４３及び隔壁５０７上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。

また、発光素子５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、発光素子５４０を覆う有機化合物を含む層を蒸着法により形成してもよい。

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

また、平坦化絶縁層として機能する絶縁層５０６は、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の低誘電率材料（ｌｏｗ−ｋ材料）を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層５０６を形成してもよい。

絶縁層５０６の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷等を用いることができる。

第１の電極層５４１、第２の電極層５４３としては、図１２に示す表示装置の第１の電極層４０３４、第２の電極層４０３１と同様の材料を適用することができる。

本実施の形態においては、図１３に示す発光装置は下面射出型なので、第１の電極層５４１は透光性、第２の電極層５４３は反射性を有する。よって、第１の電極層５４１に金属膜を用いる場合は透光性を保てる程度膜厚を薄く、第２の電極層５４３に透光性を有する導電層を用いる場合は、反射性を有する導電層を積層するとよい。

また、駆動回路保護用の保護回路を設けてもよい。保護回路は、非線形素子を用いて構成することが好ましい。

以上のように実施の形態７で示したトランジスタを適用することで、様々な機能を有する半導体装置を提供することができる。

（実施の形態９）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１４、及び図１５に示す。

図１４（Ａ）及び図１４（Ｂ）は２つ折り可能なタブレット型端末である。図１４（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

図１４（Ａ）及び図１４（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態５に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、図１４（Ａ）及び図１４（Ｂ）に示すような携帯機器においては、画像処理や演算処理を行うＣＰＵが使用されている。そのＣＰＵに実施の形態６に示したＣＰＵを用いることが可能であり、用いた場合、携帯機器の消費電力を低減することができる。

また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図１４（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図１４（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１４（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１４（Ａ）及び図１４（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図１４（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１４（Ｃ）にブロック図を示し説明する。図１４（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１４（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

図１５（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。

表示部８００２は、実施の形態８に示した液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置などの、表示装置を用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態４に示すメモリや、実施の形態６に示したＣＰＵを用いることが可能である。

図１５（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態６のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１５（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態６に示したＣＰＵをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。

図１５（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１５（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態６に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１５（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態６に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
３１０ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０２ａ 第１のゲート絶縁層
４０２ｂ 第２のゲート絶縁層
４０３ 酸化物半導体積層
４０３ａ 第１の酸化物半導体層
４０３ｂ 第２の酸化物半導体層
４０３ｃ 第３の酸化物半導体層
４１５ トランジスタ
４１６ トランジスタ
４１８ トランジスタ

Claims (5)

1. 絶縁表面上の第１のゲート電極層と、
   前記第１のゲート電極層上の第１の絶縁層と、
   前記第１の絶縁層上の第１の酸化物半導体層と、
   前記第１の酸化物半導体層上の第２の酸化物半導体層と、
   前記第２の酸化物半導体層上の第３の酸化物半導体層と、
   前記第３の酸化物半導体層上の第２の絶縁層と、
   前記第２の絶縁層上の第２のゲート電極層と、を有し、
   前記第１の酸化物半導体層の膜厚は、前記第２の酸化物半導体層より小さく、
   前記第２の酸化物半導体層と前記第１の酸化物半導体層との界面近傍では、それぞれの伝導帯下端のエネルギーが連続的に変化することを特徴とする半導体装置。
2. 絶縁表面上の第１のゲート電極層と、
   前記第１のゲート電極層上の第１の絶縁層と、
   前記第１の絶縁層上の第１の酸化物半導体層と、
   前記第１の酸化物半導体層上の第２の酸化物半導体層と、
   前記第２の酸化物半導体層上の第３の酸化物半導体層と、
   前記第３の酸化物半導体層上の第２の絶縁層と、
   前記第２の絶縁層上の第２のゲート電極層と、を有し、
   前記第１の酸化物半導体層の膜厚は、前記第２の酸化物半導体層より小さく、
   前記第２の酸化物半導体層と前記第１の酸化物半導体層との界面近傍では、それぞれの伝導帯下端のエネルギーが連続的に変化し、
   前記第２の酸化物半導体層と前記第３の酸化物半導体層との界面近傍では、それぞれの伝導帯下端のエネルギーが連続的に変化することを特徴とする半導体装置。
3. 絶縁表面上の第１のゲート電極層と、
   前記第１のゲート電極層上の第１の絶縁層と、
   前記第１の絶縁層上の第１の酸化物半導体層と、
   前記第１の酸化物半導体層上の第２の酸化物半導体層と、
   前記第２の酸化物半導体層上の第３の酸化物半導体層と、
   前記第３の酸化物半導体層上の第２の絶縁層と、
   前記第２の絶縁層上の第２のゲート電極層と、を有し、
   前記第１の酸化物半導体層の膜厚は、前記第２の酸化物半導体層より小さく、
   前記第２の酸化物半導体層と前記第３の酸化物半導体層との界面近傍では、それぞれの伝導帯下端のエネルギーが連続的に変化することを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第１の酸化物半導体層、前記第２の酸化物半導体層及び前記第３の酸化物半導体層の少なくとも一は、結晶部を有することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第２の絶縁層上に第３の絶縁層を有し、
   前記第３の絶縁層は窒化物絶縁膜であり、前記第２の絶縁層は、酸化物絶縁膜であることを特徴とする半導体装置。

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