JP6236792B2 - 薄膜トランジスタとその製造方法及び画像表示装置 - Google Patents

Description

本発明は、薄膜トランジスタとその製造方法及び画像表示装置に関する。

現在、一般的な平面薄型画像表示装置は非晶質シリコンや多結晶シリコンを半導体層に用いた薄膜トランジスタのアクティブマトリックスにより駆動されている。

一方、平面薄型画像表示装置のさらなる薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに樹脂基板を用いる試みが近年なされている。

しかし、上述のシリコンを用いる薄膜トランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。

そこで、低温形成が可能なＩｎ、Ｇａ、Ｚｎを含む酸化物を半導体層として用いた薄膜トランジスタの開発が活発に行われている（特許文献１）。

薄膜トランジスタは、動作速度が速く、製造工程が比較的簡単であり、十分な信頼性を持つことが求められている。酸化物半導体を用いた薄膜トランジスタを形成するにあたり、ソース電極及びドレイン電極には、低抵抗な金属材料が用いられるが、電気抵抗値の低い金属材料からなるソース電極及びドレイン電極と、酸化物半導体層とが直接接する場合、コンタクト抵抗が高くなる恐れがある。コンタクト抵抗が高くなる原因は、ソース電極及びドレイン電極と、酸化物半導体層との接触面でショットキー接合が形成されることが要因の一つと考えられる。

特開２００６−１６５５３２号公報 特開２０１０−６２５４９号公報

また、上述の酸化物を半導体層とした薄膜トランジスタの構造は、シリコン系薄膜トランジスタでよく用いられるチャネルエッチ型ではなく、エッチストッパ型が主流である（特許文献２）。これはソース電極及びドレイン電極形成時のスパッタ成膜や、パターニングの際のエッチングにより、酸化物半導体層のバックチャネル側がダメージを受け、トランジスタ特性が不良となりやすいためである。しかし、エッチストッパ形成工程を加えることによる生産コストの増加及び歩留まりの低下が懸念される。

そこで本発明は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含む酸化物で構成された半導体層を用いる薄膜トランジスタにおいて、半導体層とソース電極及びドレイン電極のコンタクト抵抗が小さく，素子特性も良好，かつ低コストで製造可能なチャネルエッチ型の薄膜トランジスタとその製造方法及び画像表示装置を提供することを目的とする。

本発明は、絶縁基板上に少なくとも、ゲート電極と、該ゲート電極を覆うゲート絶縁層と、該ゲート絶縁層上の半導体層と、該半導体層上のソース電極およびドレイン電極と、該半導体層と該ソースおよびドレイン電極との間に配置されたオーミックコンタクト層とが設けられ、該半導体層及び該オーミックコンタクト層はＩｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物で構成される薄膜トランジスタの製造方法であって、結晶領域とアモルファス領域とを含む該半導体層となる膜と、アモルファス構造からなる該オーミックコンタクト層となる膜とが成膜条件の異なるスパッタ法により連続成膜される工程と、該半導体層と該オーミックコンタクト層とが同時にパターニングされる工程と、該オーミックコンタクト層上にソース電極およびドレイン電極が形成される工程と、該ソース電極およびドレイン電極形成後に前記ソース電極と前記ドレイン電極と間のオーミックコンタクト層をエッチングにより消失させる工程と、を含む薄膜トランジスタの製造方法である。

本発明によれば、Ｉｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物を半導体層として用いる薄膜トランジスタにおいて、半導体層とソース電極及びドレイン電極のコンタクト抵抗が小さく、素子特性が良好なチャネルエッチ型の薄膜トランジスタとその製造方法及び画像表示装置を低コストで提供することが可能となる。

絶縁基板上に少なくともゲート電極とゲート電極を覆うゲート絶縁層と、ゲート絶縁層上の半導体層と、半導体層上のソース電極およびドレイン電極と、半導体層とソースおよびドレイン電極間にオーミックコンタクト層が設けられており、半導体層及びオーミックコンタクト層がＩｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物で構成される薄膜トランジスタであって、半導体層がアモルファス領域と結晶領域を有し、且つ結晶領域はオーミックコンタクト層と接する界面に少なくとも存在し、一方オーミックコンタクト層はアモルファス層で構成されていることを特徴とする薄膜トランジスタにおいて、オーミックコンタクト層をアモルファス層、半導体層を表面に結晶領域を有するアモルファス層とすることで、オーミックコンタクト層と半導体層のシュウ酸エッチャントや硝酸−酢酸−燐酸系エッチャント等に対する選択比を十分に大きくすることができる。この場合、半導体層となる膜とオーミックコンタクト層となる膜を連続成膜し、半導体層とオーミックコンタクト層を同時にパターニングし、該オーミックコンタクト層上にソース電極およびドレイン電極を形成した後に、オーミックコンタクト層のうちソース／ドレイン電極の間の領域のみをエッチングにより消失させることが可能となる。

ここで，オーミックコンタクト層のソース／ドレイン電極間の領域を，オーミックコンタクト層の犠牲領域と呼ぶこととする。本発明によるオーミックコンタクト層の犠牲領域は，ソース／ドレイン電極材料をスパッタ法等を用いて成膜した場合にプラズマダメージを受ける領域となる。またソース／ドレイン電極材料形成時のエッチング、例えばウェットエッチングの場合は薬液による化学的ダメージ、ドライエッチングの場合は物理・化学的ダメージを受ける領域となるが、ソース／ドレイン電極形成後のエッチングにより、犠牲領域は消失する。

つまり、ソース／ドレイン電極間に形成されているオーミックコンタクト層の犠牲領域は、ソース／ドレイン電極形成に関するダメージからバックチャネルを保護する役割を有し、ソース／ドレイン電極形成後には除去されるため、トランジスタ特性に影響を及ぼさず、かつ半導体層を種々のダメージから保護する役割を持つ。よって、上述のような構造を持たせることで，エッチストッパ層を設けることなく、良好な素子特性を有する薄膜トランジスタを作製することが可能となる。

Ｉｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物のうち，特にＩｎＧａＺｎＯを用いれば高移動度・高安定性を有する薄膜トランジスタを得ることが可能となる。例えばＩｎＧａＺｎＯをスパッタ法で成膜する場合、ＩｎＧａＺｎＯはアモルファス構造を取りやすいことがよく知られているが、一方でスパッタ成膜時の分圧，電力などの条件を検討することにより、膜厚方向に結晶または微結晶化を進めることが可能であることも報告されている。よって、スパッタ成膜時の条件を変更することにより、同一ターゲットを用いて結晶領域とアモルファス領域を含む半導体層と、アモルファスでのみ構成されるオーミックコンタクト層を連続形成することが可能となる。

ソース／ドレイン電極材料をＭｏまたはアモルファスＩＴＯを含む材料とすることで、良好なオーミックコンタクトを形成することができる。またソース／ドレイン電極およびオーミックコンタクト層の犠牲層をエッチングする際のエッチャントとして、硝酸−酢酸−燐酸系のエッチャントもしくはシュウ酸系のエッチャントを用いることで，半導体層にダメージを与えずにソース／ドレイン電極を形成することが可能となる。

オーミックコンタクト層の導電率を１Ｅ−２Ｓ／ｃｍ以上，半導体層の導電率を１Ｅ−２Ｓ／ｃｍ未満とすることで、半導体層とソース電極及びドレイン電極のコンタクト抵抗が小さく，素子特性も良好な薄膜トランジスタを得ることが可能となる。

本発明の一実施形態及び実施例１を示す薄膜トランジスタの構造を表す概略断面図である。 実施例１に係る薄膜トランジスタの作製工程を表す概略断面図である。 実施例１に係る薄膜トランジスタを用いた画像表示装置の一画素を示す概略断面図である。

以下、本発明の実施の形態を、図面を参照しつつ説明する。実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

図１に本発明の薄膜トランジスタの一例を示す。絶縁基板１０上にゲート電極１１、キャパシタ電極１２、ゲート絶縁層１３、半導体層１４、オーミックコンタクト層１５、ソース電極１６およびドレイン電極１７を備え、半導体層１４はアモルファス領域１４ａと結晶領域１４ｂを含む、ボトムゲート−トップコンタクト構造の薄膜トランジスタである。

図２には本発明の薄膜トランジスタの作製工程の一部の一例を示す。絶縁基板１０上にゲート電極１１、キャパシタ電極１２、ゲート絶縁層１３、半導体層１４、犠牲領域１５ａを含むオーミックコンタクト層１５、ソース電極１６およびドレイン電極１７を備えたボトムゲート−トップコンタクト構造の薄膜トランジスタのソース／ドレイン電極までを形成した後，オーミックコンタクト層の犠牲領域１５ａをエッチングにより消失させる作製工程である。

本発明の絶縁基板１０としてガラス基板または樹脂基板を用いることができる。樹脂基板の場合、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン（ＰＥＳ）、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン-テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂等を使用することができる。これらの基板は単独で使用することもでき、二種以上を積層した複合基板を使用することもできる。またガラスまたは樹脂基板上にカラーフィルタが形成された基板を使用することもできる。

本発明のゲート電極１１、キャパシタ電極１２には、Ｍｏ、Ａｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料が好適に用いられる。またＩｎＳｎＯ（ＩＴＯ）等の透明導電性酸化物もよく用いられる。導電性酸化物材料と低抵抗金属材料を複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜／金属薄膜／導電性酸化物薄膜の順に積層した３層構造が特に好適に用いられる。またＰＥＤＯＴ (ポリエチレンジオキシチオフェン)等の有機導電性材料も好適に用いることができる。ゲート電極、キャパシタ電極は全て同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすために同一の材料であることがより望ましい。これらの電極は、真空蒸着法、スパッタ法等で形成される。また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、凸版印刷、インクジェット法等で塗布し、焼成して形成することもできるが、これらに限定されるものではない。

ゲート絶縁層１３は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド（ＳｉＮ_ｘＯ_ｙ）、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるがこれらに限定されるものではない。ゲートリーク電流を抑えるためには、絶縁材料の抵抗率は１０^１２Ωｃｍ以上、望ましくは１０^１４Ωｃｍ以上であることが好ましい。

ゲート絶縁層１３は、真空蒸着法、スパッタリング法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、光ＣＶＤ法、ホットワイヤＣＶＤ法、スピンコート法、ディップコート法、スクリーン印刷法などの方法を用いて形成することができる。ゲート絶縁層１３は単層として用いても構わないし、複数の層を積層したものを用いても構わない。また膜の成長方向に向けて組成を傾斜したものもまた好適に用いられる。

本発明で用いられる半導体層１４及びオーミックコンタクト層１５はＩｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物である。Ｉｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物のうち、特にＩｎＧａＺｎＯが好ましいがこれに限定されるものではない。半導体層１４はアモルファス領域１４ａと結晶領域１４ｂを有し，且つ結晶領域１４ｂはオーミックコンタクト層１５と接する界面に少なくとも存在する。一方，オーミックコンタクト層１５はアモルファス層のみで構成され，結晶領域は有さない。

この場合、半導体層１４とオーミックコンタクト層１５の硝酸−酢酸−燐酸系エッチャントやシュウ酸エッチャントに対するエッチングレートの選択比を十分に大きくすることができ、エッチストッパ層を設けることなく、良好な素子特性を有するトランジスタを得ることが可能となる。具体的には、半導体層１４となる膜とオーミックコンタクト層１５となる膜を連続成膜し、半導体層１４とオーミックコンタクト層１５を同時にパターニングし、該オーミックコンタクト層１５上にソース電極１６およびドレイン電極１７が形成した後にソース電極１６およびドレイン電極１７の間のオーミックコンタクト層の犠牲領域１５ａのみをエッチングにより消失させ、ソース電極１６およびドレイン電極１７を形成する際に発生する半導体層のバックチャネル側へのダメージがない薄膜トランジスタを形成することができる。ソース電極１６およびドレイン電極１７の間のオーミックコンタクト層の犠牲領域１５ａの下層に存在する半導体層のバックチャネル側はオーミックコンタクト層とのエッチングの選択比が十分に取れている場合、ソース電極１６およびドレイン電極１７の間のオーミックコンタクト層の犠牲領域１５ａをエッチングする際にダメージを受けない。

ソース電極１６およびドレイン電極１７間のオーミックコンタクト層の犠牲領域１５ａは、ソース電極１６およびドレイン電極１７を構成する材料をスパッタ法等を用いて成膜した場合にプラズマダメージを受ける領域となる。またソース電極１６とドレイン電極１７を形成するためにエッチングによるパターニングを行う際、ウェットエッチングの場合は薬液による化学的ダメージ、ドライエッチングの場合には物理・化学的ダメージを受ける領域となるが、ソース電極１６およびドレイン電極１７形成後のエッチングにより、この領域は消失する。

つまり、ソース電極１６およびドレイン電極１７の間に形成されているオーミックコンタクト層の犠牲領域１５ａは、ソース電極１６およびドレイン電極１７の形成に関するダメージから半導体層のバックチャネル側を保護する役割を有し、ソース電極１６およびドレイン電極１７の形成後には除去されるため、トランジスタ特性に影響を及ぼさない。よって半導体層がＩｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物で構成される薄膜トランジスタにおいて，エッチストッパ層を形成することなく、良好な素子特性を有する薄膜トランジスタを作製することが可能となる。

良好なトランジスタ特性を得るためには半導体層の導電率は１Ｅ−２Ｓ／ｃｍ未満であることが好ましい。また良好なオーミックコンタクトを形成するためには、オーミックコンタクト層１５の導電率は１Ｅ−２Ｓ／ｃｍ以上であることが好ましい。

ソース電極１６及びドレイン電極１７に用いる材料としては，良好なオーミックコンタクトを形成するために，特にアモルファスＩＴＯまたはＭｏが好ましいが、これに限定されるものではない。Ｍｏ電極のパターニングする際のエッチャントとしては，燐酸、硝酸、酢酸のいずれか一つ以上を含む薬液を用いたウェットエッチング法またはＣＦ_４を用いたドライエッチング法を用いるのが好ましい。またアモルファスＩＴＯ電極を形成する場合のエッチャントとしては，シュウ酸を含むエッチャントが好ましい。これらのエッチャントを用いることで，半導体層にダメージを与えずにソース／ドレイン電極を形成することができる。

以下、本発明を、実施例１を用いて説明する。

（実施例１）
実施例１では図１に示すような薄膜トランジスタ素子を作製した。

絶縁基板１０となるＰＥＮ基材（厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ装置を用いてＭｏを１００ｎｍ室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後に、燐酸，酢酸，硝酸を含むエッチャントを用いたウェットエッチングとレジスト剥離を行い、ゲート電極１１およびキャパシタ電極１２を得た。次にプラズマＣＶＤ装置を用いてＳｉＯ_ｘを３００ｎｍ成膜し、ゲート絶縁層１３を形成後、ＤＣマグネトロンスパッタ装置を用いて半導体層１４となるＩｎＧａＺｎＯを１００ｎｍ、オーミックコンタクト層１５となるＩｎＧａＺｎＯを３０ｎｍ連続で室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後に、シュウ酸系エッチャントを用いたウェットエッチング、レジスト剥離を一括で行い、半導体層１４とオーミックコンタクト層１５を得た。半導体層１４となるＩｎＧａＺｎＯの成膜条件は、出力４００Ｗ，成膜圧力０．５Ｐａ，Ａｒ：Ｏ_２ガス流量比を１００：２．０とし、オーミックコンタクト層１５となるＩｎＧａＺｎＯの成膜条件は、出力３００Ｗ，１．０Ｐａ，Ａｒ：Ｏ_２流量比を１００：０．５とした。次にＤＣマグネトロンスパッタ装置を用いてＭｏを８０ｎｍ室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後、燐酸，硝酸，酢酸を含むエッチャントを用いてエッチングを行い、ソース電極１６とドレイン電極１７を得た。ソース電極１６とドレイン電極１７のエッチングを行った際に、ソース電極１６とドレイン電極１７の間のオーミックコンタクト層の犠牲領域１５aもエッチャントにより連続的に消失させ（図２）、第１の薄膜トランジスタ素子を得た。

作製した第１の薄膜トランジスタ素子の半導体層の導電率は１．４Ｅ−３Ｓ／ｃｍ，オーミックコンタクト層の導電率は１．３E＋０Ｓ／ｃｍであった。また半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて、ゲート電圧を−１０Ｖ〜＋２０Ｖ、ドレイン電圧を１０Ｖとして測定した第１の薄膜トランジスタ素子のトランジスタ特性は、移動度は９．０ｃｍ^２／Ｖｓ、ＯＮ／ＯＦＦ比は８．５桁であり、良好なトランジスタ特性を示した。

（実施例２）
絶縁基板１０となるＰＥＮ基材（厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ装置を用いてＭｏを１００ｎｍ室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後に、ＣＦ_４を反応ガスとした反応性ドライエッチング、レジスト剥離を行い、ゲート電極１１およびキャパシタ電極１２を得た。次にプラズマＣＶＤ装置を用いてＳｉＯ_ｘを３００ｎｍ成膜し、ゲート絶縁層１３を形成後、ＤＣマグネトロンスパッタ装置を用いて半導体層１４となるＩｎＧａＺｎＯを９０ｎｍ、オーミックコンタクト層１５となるＩｎＧａＺｎＯを３０ｎｍ連続で室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後に、シュウ酸系エッチャントを用いたウェットエッチング、レジスト剥離を一括で行い、半導体層１４とオーミックコンタクト層１５を得た。半導体層１４となるＩｎＧａＺｎＯの成膜条件は、出力１００Ｗ，成膜圧力０．３Ｐａ，Ａｒ：Ｏ_２ガス流量比を１００：１０．０とし、オーミックコンタクト層１５となるＩｎＧａＺｎＯの成膜条件は、出力３００Ｗ，１．０Ｐａ，Ａｒ：Ｏ_２流量比を１００：０．５とした。次にＤＣマグネトロンスパッタ装置を用いてＭｏを８０ｎｍ室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後、ＣＦ_４を反応ガスとした反応性ドライエッチング、レジスト剥離を行い、ソース電極１６とドレイン電極１７を形成した。最後に基板をシュウ酸系エッチャントに浸し、ソース／ドレイン電極間のオーミックコンタクト層のみを溶解させ（図２）、第２の薄膜トランジスタ素子を得た。

作製した第２の薄膜トランジスタ素子の半導体層の導電率は２．８Ｅ−４Ｓ／ｃｍ，オーミックコンタクト層の導電率は１．３E−０Ｓ／ｃｍであった。また半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて、ゲート電圧を−１０Ｖ〜＋２０Ｖ、ドレイン電圧を１０Ｖとして測定した第２の薄膜トランジスタ素子のトランジスタ特性は、移動度は９．０ｃｍ^２／Ｖｓ、ＯＮ／ＯＦＦ比は８．５桁であり、良好なトランジスタ特性を示した。

（実施例３）
絶縁基板１０となるＰＥＮ基材（厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ装置を用いてＭｏを１００ｎｍ室温成膜し、フォトリソグラフィー法を用いて燐酸，酢酸，硝酸を含むエッチャントを用いたウェットエッチング、レジスト剥離を行い、ゲート電極１１およびキャパシタ電極１２を得た。次にプラズマＣＶＤ装置を用いてＳｉＯ_ｘを３００ｎｍ成膜し、ゲート絶縁層１３を形成後、ＤＣマグネトロンスパッタ装置を用いて半導体層１４となるＩｎＧａＺｎＯを１００ｎｍ、オーミックコンタクト層１５となるＩｎＧａＺｎＯを３０ｎｍ連続で室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後に、シュウ酸系エッチャントを用いたウェットエッチング、レジスト剥離を一括で行い、半導体層１４とオーミックコンタクト層１５を得た。半導体層１４となるＩｎＧａＺｎＯの成膜条件は，出力２００Ｗ，成膜圧力０．２Ｐａ，Ａｒ：Ｏ_２ガス流量比を１００：１５．０とし，オーミックコンタクト層１５となるＩｎＧａＺｎＯの成膜条件は，出力３００Ｗ，１．０Ｐａ，Ａｒ：Ｏ２流量比を１００：０．５とした。次にＤＣマグネトロンスパッタ装置を用いてアモルファスＩＴＯを８０ｎｍ室温成膜し、フォトリソグラフィー法を用いてレジストパターンを形成した後、ソース電極１６とドレイン電極１７をシュウ酸を含むエッチャントを用いて不要部分を除去した。このとき，ソース電極１６とドレイン電極１７の間のオーミックコンタクト層の犠牲領域１５aも連続的に消失させ（図２），第３の薄膜トランジスタ素子を得た。

作製した第３の薄膜トランジスタ素子の半導体層の導電率は５．６Ｅ−５Ｓ／ｃｍ，オーミックコンタクト層の導電率は１．３E＋０Ｓ／ｃｍであった。また半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて、ゲート電圧を−１０Ｖ〜＋２０Ｖ、ドレイン電圧を１０Ｖとして測定した第３の薄膜トランジスタ素子のトランジスタ特性は、移動度は８．１ｃｍ^２／Ｖｓ、ＯＮ／ＯＦＦ比は８．５桁であり、良好なトランジスタ特性を示した。

（実施例４）
実施例４では図３に示すような画像表示装置を作製した。実施例１と同様の方法で薄膜トランジスタ素子を形成し、その上にポリマーからなる半導体封止層兼層間絶縁層１８、ＩＴＯからなる画素電極１９を設けて、薄膜トランジスタアレイ基板２０を得た。薄膜トランジスタアレイ基板は、１画素のサイズが１２５μｍ×１２５μｍであり、この画素が４８０×６４０個あるものである。トランジスタアレイ基板２０と、対向電極２１との間に電気泳動媒体２２を挟んで作製し、駆動を行ったところ、良好に表示ができた。

絶縁基板上に少なくとも、ゲート電極と、該ゲート電極を覆うゲート絶縁層と、該ゲート絶縁層上の半導体層と、該半導体層上のソース電極およびドレイン電極と、該半導体層と該ソース電極およびドレイン電極との間に配置されたオーミックコンタクト層とが設けられ、該半導体層及び該オーミックコンタクト層はＩｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物で構成される薄膜トランジスタであり、該半導体層はアモルファス領域と結晶領域とを有し，且つ該結晶領域は該オーミックコンタクト層と接する界面に少なくとも存在し、該オーミックコンタクト層はアモルファス層で構成されていることを特徴とする薄膜トランジスタにおいて、オーミックコンタクト層をアモルファス層，半導体層をオーミックコンタクト層と接する界面側に結晶領域を有するアモルファス層とすることで、半導体層とソース電極及びドレイン電極のコンタクト抵抗が小さく、素子特性も良好なチャネルエッチ型の薄膜トランジスタを提供することができる。このような薄膜トランジスタは、フレキシブル電子ペーパー，ＬＣＤ，有機ＥＬディスプレイ，ＩＣタグ等のスイッチング素子として利用できる。

１０ 絶縁基板
１１ ゲート電極
１２ キャパシタ電極
１３ ゲート絶縁層
１４ 半導体層
１４ａ 半導体層のアモルファス領域
１４ｂ 半導体層の結晶領域
１５ オーミックコンタクト層
１５a オーミックコンタクト層の犠牲領域
１６ ソース電極
１７ ドレイン電極
１８ 層間絶縁層
１９ 画素電極
２０ トランジスタアレイ基板
２１ 電気泳動媒体
２２ 対向電極

Claims (1)

1. 絶縁基板上に少なくとも、ゲート電極と、該ゲート電極を覆うゲート絶縁層と、該ゲート絶縁層上の半導体層と、該半導体層上のソース電極およびドレイン電極と、該半導体層と該ソースおよびドレイン電極との間に配置されたオーミックコンタクト層とが設けられ、該半導体層及び該オーミックコンタクト層はＩｎ，Ｇａ，Ｚｎのいずれか一つを含む酸化物で構成される薄膜トランジスタの製造方法であって、
   結晶領域とアモルファス領域とを含む該半導体層となる膜と、アモルファス構造からなる該オーミックコンタクト層となる膜とが成膜条件の異なるスパッタ法により連続成膜される工程と、
   該半導体層と該オーミックコンタクト層とが同時にパターニングされる工程と、
   該オーミックコンタクト層上にソース電極およびドレイン電極が形成される工程と、
   該ソース電極およびドレイン電極形成後に前記ソース電極と前記ドレイン電極と間のオーミックコンタクト層をエッチングにより消失させる工程と、を含む薄膜トランジスタの製造方法。

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