WO2023229272A1 - 산화물 트랜지스터 및 그 제조 방법 - Google Patents

산화물 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
WO2023229272A1
WO2023229272A1 PCT/KR2023/006523 KR2023006523W WO2023229272A1 WO 2023229272 A1 WO2023229272 A1 WO 2023229272A1 KR 2023006523 W KR2023006523 W KR 2023006523W WO 2023229272 A1 WO2023229272 A1 WO 2023229272A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel layer
spacer
layer
gas containing
spraying
Prior art date
Application number
PCT/KR2023/006523
Other languages
English (en)
French (fr)
Inventor
박일흥
오원주
조승현
Original Assignee
주성엔지니어링(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020220084539A external-priority patent/KR20230163901A/ko
Application filed by 주성엔지니어링(주) filed Critical 주성엔지니어링(주)
Publication of WO2023229272A1 publication Critical patent/WO2023229272A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to an oxide transistor and a method of manufacturing the same, and more specifically to an active layer of an oxide transistor.
  • a transistor includes a gate electrode, an active layer, a source electrode, and a drain electrode. At this time, a silicon semiconductor material or an oxide semiconductor material may be used as the material for the active layer. A transistor using an oxide semiconductor material as the active layer material is commonly referred to as an oxide transistor.
  • the present invention was designed to solve the above-described conventional problems.
  • the purpose of the present invention is to provide an oxide transistor that can improve charge mobility and easily achieve a desired threshold voltage range, and a method of manufacturing the same. .
  • the present invention includes the steps of forming a first channel layer by spraying a gas containing indium (In) and zinc (Zn) and spraying a gas containing oxygen; forming a spacer on the first channel layer by spraying a gas containing gallium (Ga) and spraying a gas containing oxygen; and spraying a gas containing indium (In) and zinc (Zn) and spraying a gas containing oxygen to form a second channel layer on the spacer.
  • the present invention also provides a first channel layer comprising indium-zinc oxide (InZnO); a second channel layer provided on the first channel layer and including indium-zinc oxide (InZnO); An oxide transistor is provided between the first channel layer and the second channel layer and includes a spacer containing gallium oxide (GaO).
  • a first channel layer comprising indium-zinc oxide (InZnO)
  • a second channel layer provided on the first channel layer and including indium-zinc oxide (InZnO)
  • An oxide transistor is provided between the first channel layer and the second channel layer and includes a spacer containing gallium oxide (GaO).
  • the present invention also includes the steps of sequentially spraying a gas containing an indium (In) precursor and oxygen and a gas containing a zinc (Zn) precursor and oxygen to form a first channel layer; forming a spacer on the first channel layer by spraying a gas containing a gallium (Ga) precursor and oxygen; And manufacturing an oxide transistor comprising forming a second channel layer on the spacer by sequentially spraying a gas containing an indium (In) precursor and oxygen and a gas containing a zinc (Zn) precursor and oxygen.
  • a method is provided.
  • the active layer since the active layer includes a first channel layer, a second channel layer, and a spacer provided between the first channel layer and the second channel layer, the band gap of the active layer This can be adjusted to improve the mobility of charges.
  • the mobility of charge is controlled by appropriately selecting the material of the spacer, making it easy to control the threshold voltage (Vth) of the transistor.
  • the active layer has a structure in which a spacer is formed between a first channel layer and a second channel layer having different charge mobility, so that even if the thickness of the active layer increases, the output A stable oxide transistor can be obtained without an increase in output voltage (OV).
  • FIG. 1 is a schematic cross-sectional view of an oxide transistor according to an embodiment of the present invention.
  • FIGS. 2A to 2F are schematic cross-sectional views of the manufacturing process of an oxide transistor according to an embodiment of the present invention.
  • first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.
  • FIG. 1 is a schematic cross-sectional view of an oxide transistor according to an embodiment of the present invention.
  • the oxide transistor according to an embodiment of the present invention includes a substrate 100, a barrier layer 200, an active layer 300, a gate insulating layer 400, a gate electrode 500, and interlayer insulation. It includes a layer 600, a source electrode 710, and a drain electrode 720.
  • the substrate 100 may be made of various materials known in the art, such as glass, plastic, or semiconductor substrates.
  • the barrier layer 200 is formed between the substrate 100 and the active layer 300, so that the material contained in the substrate 100 is absorbed into the active layer 300 during the deposition process of the active layer 300. ) can play a role in preventing the spread. Additionally, the barrier layer 200 may serve to prevent external moisture or oxygen from penetrating into the active layer 300 through the substrate 100.
  • the barrier layer 200 may include silicon oxide, but is not necessarily limited thereto.
  • the active layer 300 is patterned on the barrier layer 200.
  • the active layer 300 includes a first channel layer 310, a spacer 320, and a second channel layer 330.
  • the first channel layer 310 is formed on the barrier layer 200
  • the spacer 320 is formed on the first channel layer 310 and the first channel layer 310 and the second channel layer.
  • 330, and the second channel layer 330 is formed on the spacer 320.
  • the first channel layer 310, spacer 320, and second channel layer 330 may be formed in-situ in one chamber.
  • the first channel layer 310, spacer 320, and second channel layer 330 may be patterned to have the same structure. That is, one end of the first channel layer 310, the spacer 320, and the second channel layer 330 coincides with each other, and the first channel layer 310, the spacer 320, and the second channel layer 330 ) may coincide with each other.
  • the first channel layer 310 may include indium-zinc oxide (InZnO).
  • the thickness of the first channel layer 310 may be in the range of 50 to 100 ⁇ .
  • the spacer 320 may be made of gallium oxide (GaO).
  • the spacer 320 may further include indium (In) and may be made of indium-gallium oxide (InGaO).
  • the spacer 320 may further include zinc (Zn) and may be made of gallium-zinc oxide (GaZnO).
  • the spacer 320 may further include indium (In) and zinc (Zn) to form indium-gallium-zinc oxide (InGaZnO).
  • the spacer 320 may additionally include a dopant.
  • the spacer 320 functions as a buffer layer between the first channel layer 310 and the second channel layer 330 to prevent moving charges from moving to the first channel layer 310 or the second channel layer 330. It can be distributed appropriately.
  • the band gap of the active layer 300 can be adjusted to improve charge mobility.
  • the oxide transistor according to the present invention can have a charge mobility of 50 (cm 2 /V ⁇ s) or more.
  • the material of the spacer 320 the mobility of charges is controlled, making it easy to control the threshold voltage (Vth) of the transistor.
  • the thickness of the spacer 320 may be thinner than the thickness of the first channel layer 310 and the second channel layer 330, respectively. Specifically, the thickness of the spacer 320 may range from 10 to 50 ⁇ . If the thickness of the spacer 320 exceeds 50 ⁇ , the charge mobility of the active layer 300 may decrease, and if the thickness of the spacer 320 is less than 10 ⁇ , the first channel layer 310 and the buffer function between the second channel layer 330 may be deteriorated.
  • the charge mobility of the spacer 320 is lower than the charge mobility of the first channel layer 310 and the charge mobility of the second channel layer 330.
  • the second channel layer 330 may include indium-zinc oxide (InZnO).
  • the thickness of the second channel layer 330 may be in the range of 50 to 100 ⁇ .
  • the indium content of the first channel layer 310 may be higher than the indium content of the second channel layer 330, and accordingly, the charge mobility of the first channel layer 310 may be higher than that of the second channel layer 330. It may be greater than the charge mobility of layer 330.
  • the indium content of the second channel layer 330 may be higher than the indium content of the first channel layer 310, and accordingly, the charge mobility of the second channel layer 330 may be higher. It may be greater than the charge mobility of the second channel layer 320.
  • the active layer 300 has a structure in which the spacer 320 is formed between the first channel layer 310 and the second channel layer 330 having different charge mobility.
  • the gate insulating layer 400 is formed between the active layer 300 and the gate electrode 500 on the active layer 300.
  • the gate insulating layer 400 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not necessarily limited thereto.
  • the gate electrode 500 is patterned on the gate insulating layer 400.
  • the gate electrode 500 and the gate insulating layer 400 are patterned so that a portion of the upper surface of the active layer 300 is exposed.
  • the interlayer insulating layer 600 is formed on the gate electrode 500 and covers the active layer 300 and the gate electrode 500.
  • the interlayer insulating layer 600 is provided with a first contact hole (CH1) and a second contact hole (CH2), and the active layer 300 is formed by the first contact hole (CH1) and the second contact hole (CH2). ) is exposed.
  • the source electrode 710 and the drain electrode 720 are formed on the interlayer insulating layer 600.
  • the source electrode 710 contacts one side of the active layer 300, more specifically, the upper surface of one side of the second channel layer 330 through the first contact hole CH1, and the drain electrode 720 It contacts the other side of the active layer 300, more specifically, the upper surface of the other side of the second channel layer 330, through the second contact hole CH2.
  • the above has described an oxide transistor with a so-called top gate structure in which the gate electrode 500 is located above the active layer 300.
  • the gate electrode 500 is located below the active layer 300. It includes an oxide transistor with a so-called bottom gate structure located at .
  • FIGS. 2A to 2F are schematic cross-sectional views of the manufacturing process of an oxide transistor according to an embodiment of the present invention, which relate to the manufacturing process of the oxide transistor according to FIG. 1 described above.
  • a barrier layer 200 is formed on the substrate 100.
  • a first channel layer 310, a spacer 320, and a second channel layer 330 are formed on the barrier layer 200.
  • the first channel layer 310 is formed on the barrier layer 200, the spacer 320 is formed on the first channel layer 310, and the second channel layer 330 is formed on the spacer. (320) Formed on top.
  • the first channel layer 310, spacer 320, and second channel layer 330 may be formed in-situ in one deposition chamber.
  • the first channel layer 310 is formed by indium-zinc oxide (InZnO) formed through a process of spraying a gas containing indium (In) and zinc (Zn) into the chamber and spraying a gas containing oxygen into the chamber. It can be done including. A purge process of spraying a purge gas is performed between the process of spraying one gas and the process of spraying another gas, and this purge process is performed on the first channel layer 310, the spacer 320, and the second channel layer. (330) Commonly applied to formation.
  • InZnO indium-zinc oxide
  • the first channel layer 310 may be formed through a process of sequentially spraying a gas containing an indium (In) precursor and oxygen and a gas containing a zinc (Zn) precursor and oxygen. There is no particular order to the injection of these gases.
  • the process of forming the first channel layer 310 includes spraying a gas containing the indium (In) precursor and oxygen to form an InO layer, and spraying a gas containing the zinc (Zn) precursor and oxygen. It may be accomplished through an ALD process that repeatedly performs the process of forming the ZnO layer. At this time, the processes of forming the InO layer and forming the ZnO layer may be repeated so that the thickness of the first channel layer 310 is in the range of 50 to 100 ⁇ .
  • the spacer 320 may include gallium oxide (GaO) formed by spraying a gas containing gallium (Ga) into the chamber and spraying a gas containing oxygen into the chamber.
  • GaO gallium oxide
  • the spacer 320 may be formed by spraying gas containing a gallium (Ga) precursor and oxygen.
  • the process of forming the spacer 320 may be performed through an ALD process in which the process of forming a GaO layer by spraying a gas containing the gallium (Ga) precursor and oxygen is repeated. At this time, the process of forming the GaO layer may be repeated so that the thickness of the spacer 320 is in the range of 10 to 50 ⁇ .
  • the spacer 320 is formed by injecting a gas containing gallium (Ga) into the chamber, injecting a gas containing indium (In) into the chamber, and injecting a gas containing oxygen into the chamber.
  • Ga gallium
  • Indium-gallium oxide It can be achieved by including InGaO).
  • the spacer 320 may be formed by sequentially spraying a gas containing a gallium (Ga) precursor and oxygen and a gas containing an indium precursor and oxygen, and there is no particular order to the injection of these gases.
  • the process of forming the spacer 320 involves spraying a gas containing the gallium (Ga) precursor and oxygen to form a GaO layer, and spraying a gas containing the indium (In) precursor and oxygen to form an InO layer. It can be done through an ALD process that repeatedly performs the following process. At this time, the processes of forming the GaO layer and forming the InO layer may be repeated so that the thickness of the spacer 320 is in the range of 10 to 50 ⁇ .
  • the spacer 320 is a gallium-zinc oxide (gallium-zinc oxide) formed by spraying a gas containing gallium (Ga) into the chamber, spraying a gas containing zinc (Zn) into the chamber, and spraying a gas containing oxygen into the chamber. It can be achieved by including GaZnO).
  • the spacer 320 may be formed by sequentially spraying a gas containing a gallium (Ga) precursor and oxygen and a gas containing a zinc precursor and oxygen, and there is no particular order to the injection of these gases.
  • the process of forming the spacer 320 involves spraying a gas containing the gallium (Ga) precursor and oxygen to form a GaO layer, and spraying a gas containing the zinc (Zn) precursor and oxygen to form a ZnO layer. It can be done through an ALD process that repeatedly performs the following process. At this time, the processes of forming the GaO layer and forming the ZnO layer may be repeated so that the thickness of the spacer 320 is in the range of 10 to 50 ⁇ .
  • the spacer 320 is formed by spraying a gas containing gallium (Ga) into the chamber, spraying a gas containing indium (In) and zinc (Zn) into the chamber, and spraying a gas containing oxygen into the chamber. It may include indium-gallium-zinc oxide (InGaZnO).
  • the spacer 320 may be formed by sequentially spraying a gas containing a gallium (Ga) precursor and oxygen, a gas containing an indium precursor and oxygen, and a gas containing a zinc precursor and oxygen, and these gases There is no particular order to the participles of .
  • the process of forming the spacer 320 involves spraying a gas containing the gallium (Ga) precursor and oxygen to form a GaO layer, and spraying a gas containing the indium (In) precursor and oxygen to form an InO layer. It may be performed through an ALD process in which the process of forming a ZnO layer is repeated by spraying a gas containing the zinc (Zn) precursor and oxygen. At this time, the processes of forming the GaO layer, forming the InO layer, and forming the ZnO layer may be repeated so that the thickness of the spacer 320 is in the range of 10 to 50 ⁇ .
  • a dopant may be additionally included during the formation process of the spacer 320.
  • the second channel layer 330 is formed by indium-zinc oxide (InZnO) formed through a process of spraying a gas containing indium (In) and zinc (Zn) into the chamber and spraying a gas containing oxygen into the chamber. It can be done including.
  • InZnO indium-zinc oxide
  • the second channel layer 330 may be formed through a process of sequentially spraying a gas containing an indium (In) precursor and oxygen and a gas containing a zinc (Zn) precursor and oxygen. There is no particular order to the injection of these gases.
  • the process of forming the second channel layer 330 includes forming an InO layer by spraying a gas containing the indium (In) precursor and oxygen, and spraying a gas containing the zinc (Zn) precursor and oxygen. It may be accomplished through an ALD process that repeatedly performs the process of forming the ZnO layer. At this time, the processes of forming the InO layer and forming the ZnO layer may be repeated so that the thickness of the second channel layer 330 is in the range of 50 to 100 ⁇ .
  • each of the first channel layer 310 and the second channel layer 300 may be in the range of 50 to 100 ⁇ .
  • the thickness of the spacer 320 may be formed to be thinner than the thickness of the first channel layer 310 and the second channel layer 300, and may specifically be formed in the range of 10 to 50 ⁇ .
  • the indium content of the first channel layer 310 may be higher than the indium content of the second channel layer 300.
  • the indium content of the second channel layer 330 may be higher than the indium content of the first channel layer 310.
  • the first channel layer 310, spacer 320, and second channel layer 330 are patterned. Accordingly, the first channel layer 310, the spacer 320, and the second channel layer 330 may be patterned to have the same structure. That is, one end of the first channel layer 310, the spacer 320, and the second channel layer 330 coincides with each other, and the first channel layer 310, the spacer 320, and the second channel layer 330 ) may coincide with each other.
  • the process of FIG. 2c can be omitted by using a shadow mask during the process of FIG. 2b described above. That is, in the process of FIG. 2b described above, a shadow mask is used when forming the first channel layer 310, spacer 320, and second channel layer 330 in-situ in one deposition chamber. By doing so, the first channel layer 310, spacer 320, and second channel layer 330 may be formed in a pattern as shown in FIG. 2C.
  • a gate insulating layer 400 and a gate electrode 500 are formed on the active layer 300.
  • the gate insulating layer 400 and the gate electrode 500 may be patterned. Accordingly, the gate electrode 500 and the gate insulating layer 400 are formed so that a portion of the upper surface of the active layer 300 is exposed.
  • an interlayer insulating layer 600 is formed on the gate electrode 500, and a first contact hole (CH1) and a second contact hole (CH2) are formed in the interlayer insulating layer 600. forms.
  • One upper side of the active layer 300 is exposed by the first contact hole (CH1), and the other upper side of the active layer 300 is exposed by the second contact hole (CH2).
  • a source electrode 710 and a drain electrode 720 are formed on the interlayer insulating layer 600.
  • the source electrode 710 is in contact with the active layer 300, more specifically, one upper surface of the second channel layer 330 through the first contact hole CH1, and the drain electrode 720 is in contact with the first contact hole CH1. 2 It contacts the other upper surface of the active layer 300, more specifically, the second channel layer 330, through the contact hole (CH2).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 인듐(In)과 아연(Zn)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 제1 채널층을 형성하는 단계; 갈륨(Ga)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 상기 제1 채널층 상에 스페이서를 형성하는 단계; 및 인듐(In)과 아연(Zn)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 상기 스페이서 상에 제2 채널층을 형성하는 단계를 포함하는 산화물 트랜지스터의 제조 방법 및 그 방법에 의해 제조된 산화물 트랜지스터를 제공한다.

Description

산화물 트랜지스터 및 그 제조 방법
본 발명은 산화물 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 구체적으로 산화물 트랜지스터의 액티브층에 관한 것이다.
트랜지스터는 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함하여 이루어진다. 이때, 상기 액티브층의 재료로 실리콘 반도체 물질을 이용할 수도 있고 산화물 반도체 물질을 이용할 수도 있다. 상기 액티브층의 재료로 산화물 반도체 물질을 이용한 트랜지스터를 통상적으로 산화물 트랜지스터라 칭한다.
종래의 산화물 트랜지스터는 상기 액티브층으로서 IZO 등의 금속 산화물의 단일층을 이용하고 있는데, 이 경우 전하의 이동도 향상에 한계가 있고 원하는 문턱 전압 범위를 구현하는 것이 용이하지 않은 단점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 전하의 이동도를 향상시킬 수 있고 원하는 문턱 전압 범위를 용이하게 구현할 수 있는 산화물 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은 인듐(In)과 아연(Zn)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 제1 채널층을 형성하는 단계; 갈륨(Ga)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 상기 제1 채널층 상에 스페이서를 형성하는 단계; 및 인듐(In)과 아연(Zn)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 상기 스페이서 상에 제2 채널층을 형성하는 단계를 포함하는 산화물 트랜지스터의 제조 방법을 제공한다.
본 발명은 또한, 인듐-아연 산화물(InZnO)을 포함하는 제1 채널층; 상기 제1 채널층 상에 구비되며, 인듐-아연 산화물(InZnO)을 포함하는 제2 채널층; 상기 제1 채널층과 상기 제2 채널층 사이에 구비되며, 갈륨 산화물 (GaO)을 포함하는 스페이서를 포함하는 산화물 트랜지스터를 제공한다.
본 발명은 또한 인듐(In) 프리커서와 산소가 포함된 가스 및 아연(Zn) 프리커서와 산소가 포함된 가스를 순차적으로 분사하여 제1 채널층을 형성하는 단계; 갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 상기 제1 채널층 상에 스페이서를 형성하는 단계; 및 인듐(In) 프리커서와 산소가 포함된 가스 및 아연(Zn) 프리커서와 산소가 포함된 가스를 순차적으로 분사하여 상기 스페이서 상에 제2 채널층을 형성하는 단계를 포함하는 산화물 트랜지스터의 제조 방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따르면, 액티브층이 제1 채널층, 제2 채널층, 및 상기 제1 채널층과 상기 제2 채널층 사이에 구비된 스페이서를 포함하고 있기 때문에, 액티브층의 밴드갭이 조절되어 전하의 이동도를 향상시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 스페이서의 물질을 적절히 선택함으로써 전하의 이동도가 조절되어 트랜지스터의 문턱 전압(Vth)의 조절이 용이하게 된다.
본 발명의 다른 실시예에 따르면, 상기 액티브층이 서로 상이한 전하 이동도를 가지는 제1 채널층과 제2 채널층 사이에 스페이서가 형성된 구조를 가짐으로써, 상기 액티브층의 두께가 증가한다 하여도 출력 전압(Output Voltage; OV)이 증가하지 않고 안정적인 산화물 트랜지스터를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 산화물 트랜지스터의 개략적인 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 산화물 트랜지스터의 개략적인 제조 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 산화물 트랜지스터의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 산화물 트랜지스터는 기판(100), 배리어층(200), 액티브층(300), 게이트 절연층(400), 게이트 전극(500), 층간 절연층(600), 소스 전극(710) 및 드레인 전극(720)을 포함하여 이루어진다.
상기 기판(100)은 유리, 플라스틱 또는 반도체 기판 등 당업계에 공지된 다양한 물질로 이루어질 수 있다.
상기 배리어층(200)은 상기 기판(100)과 상기 액티브층(300) 사이에 형성되어, 상기 액티브층(300)의 증착 공정시에 상기 기판(100) 내에 함유된 물질이 상기 액티브층(300)으로 확산하는 것을 방지하는 역할을 할 수 있다. 또한, 상기 배리어층(200)은 외부의 수분이나 산소가 상기 기판(100)을 통해 상기 액티브층(300)으로 침투하는 것을 방지하는 역할을 할 수 있다.
상기 배리어층(200)은 실리콘 산화물을 포함하여 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 액티브층(300)은 상기 배리어층(200) 상에 패턴 형성되어 있다.
상기 액티브층(300)은 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)을 포함하여 이루어진다. 상기 제1 채널층(310)은 상기 배리어층(200) 상에 형성되어 있고, 상기 스페이서(320)는 상기 제1 채널층(310) 상에서 상기 제1 채널층(310)과 상기 제2 채널층(330) 사이에 형성되어 있고, 상기 제2 채널층(330)은 상기 스페이서(320) 상에 형성되어 있다. 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)은 하나의 챔버에서 인시추(in-situ)로 형성될 수 있다.
상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)은 서로 동일한 구조로 패턴 형성될 수 있다. 즉, 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)의 일단은 서로 일치하고, 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)의 타단은 서로 일치할 수 있다.
상기 제1 채널층(310)은 인듐-아연 산화물(InZnO)을 포함하여 이루어질 수 있다. 상기 제1 채널층(310)의 두께는 50~100Å 범위로 이루어질 수 있다.
상기 스페이서(320)는 갈륨 산화물(GaO)을 포함하여 이루어질 수 있다. 상기 스페이서(320)는 인듐(In)이 추가로 포함되어, 인듐-갈륨 산화물(InGaO)을 포함하여 이루질 수 있다. 또는, 상기 스페이서(320)는 아연(Zn)이 추가로 포함되어, 갈륨-아연 산화물(GaZnO)을 포함하여 이루질 수 있다. 또한, 상기 스페이서(320)는 인듐(In)과 아연(Zn)이 추가로 포함되어, 인듐-갈륨-아연 산화물(InGaZnO)을 포함하여 이루질 수 있다. 상기 스페이서(320)에는 도펀트가 추가로 포함될 수도 있다.
상기 스페이서(320)는 상기 제1 채널층(310) 및 상기 제2 채널층(330) 사이에 버퍼층으로 기능하여 이동하는 전하를 상기 제1 채널층(310) 또는 상기 제2 채널층(330)으로 적절히 분배할 수 있다.
본 발명에 따른 산화물 트랜지스터의 경우 상기 액티브층(300)이 상기 스페이서(320)를 포함하고 있기 때문에, 액티브층(300)의 밴드갭이 조절되어 전하의 이동도를 향상시킬 수 있다. 종래의 경우에는 전하 이동도 50 (cm2/V·s) 이상의 산화물 트랜지스터를 얻기 어렵지만, 본 발명에 따른 산화물 트랜지스터는 50 (cm2/V·s) 이상의 전하 이동도를 가질 수 있다. 또한, 상기 스페이서(320)의 물질을 적절히 선택함으로써 전하의 이동도가 조절되어 트랜지스터의 문턱 전압(Vth)의 조절이 용이하게 된다.
상기 스페이서(320)의 두께는 상기 제1 채널층(310)의 두께 및 상기 제2 채널층(330) 두께 각각보다 얇게 형성될 수 있다. 구체적으로, 상기 스페이서(320)의 두께는 10~50Å 범위로 이루어질 수 있다. 만약, 상기 스페이서(320)의 두께가 50Å를 초과할 경우 상기 액티브층(300)의 전하 이동도가 떨어질 수 있고, 상기 스페이서(320)의 두께가 10Å 미만일 경우에는 상기 제1 채널층(310) 및 상기 제2 채널층(330) 사이의 버퍼 기능이 저하될 수 있다.
상기 스페이서(320)의 전하 이동도는 상기 제1 채널층(310)의 전하 이동도 및 상기 제2 채널층(330)의 전하 이동도보다 낮다.
상기 제2 채널층(330)은 인듐-아연 산화물(InZnO)을 포함하여 이루어질 수 있다. 상기 제2 채널층(330)의 두께는 50~100Å 범위로 이루어질 수 있다.
상기 제1 채널층(310)의 인듐의 함량은 상기 제2 채널층(330)의 인듐의 함량보다 높을 수 있고, 이에 따라서, 상기 제1 채널층(310)의 전하 이동도가 상기 제2 채널층(330)의 전하 이동도보다 클 수 있다.
경우에 따라서, 상기 제2 채널층(330)의 인듐의 함량이 상기 제1 채널층(310)의 인듐의 함량보다 높을 수 있고, 이에 따라서, 상기 제2 채널층(330)의 전하 이동도가 상기 제2 채널층(320)의 전하 이동도보다 클 수 있다.
이와 같이, 본 발명에 따르면, 상기 액티브층(300)이 서로 상이한 전하 이동도를 가지는 상기 제1 채널층(310) 및 상기 제2 채널층(330) 사이에 상기 스페이서(320)가 형성된 구조를 가짐으로써, 상기 액티브층(300)의 두께가 증가한다 하여도 출력 전압(Output Voltage; OV)이 증가하지 않고 안정적인 산화물 트랜지스터를 얻을 수 있다.
상기 게이트 절연층(400)은 상기 액티브층(300) 상에서 상기 액티브층(300)과 상기 게이트 전극(500) 사이에 형성되어 있다. 상기 게이트 절연층(400)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 게이트 전극(500)은 상기 게이트 절연층(400) 상에 패턴 형성되어 있다. 상기 게이트 전극(500)과 상기 게이트 절연층(400)은 상기 액티브층(300)의 상면 일부가 노출될 수 있도록 패턴 형성된다.
상기 층간 절연층(600)은 상기 게이트 전극(500) 상에 형성되어, 상기 액티브층(300) 및 상기 게이트 전극(500)을 덮는다. 상기 층간 절연층(600)에는 제1 콘택홀(CH1)과 제2 콘택홀(CH2)이 구비되어, 상기 제1 콘택홀(CH1)과 제2 콘택홀(CH2)에 의해서 상기 액티브층(300)의 일부가 노출된다.
상기 소스 전극(710) 및 드레인 전극(720)은 상기 층간 절연층(600) 상에 형성되어 있다. 상기 소스 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(300)의 일측, 보다 구체적으로 상기 제2 채널층(330)의 일측 상면과 접하고, 상기 드레인 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 액티브층(300)의 타측, 보다 구체적으로 상기 제2 채널층(330)의 타측 상면과 접한다.
이상은 게이트 전극(500)이 액티브층(300)보다 위쪽에 위치하는 소위 탑 게이트(Top Gate) 구조의 산화물 트랜지스터에 대해서 설명하였는데, 본 발명은 게이트 전극(500)이 액티브층(300)보다 아래쪽에 위치하는 소위 바텀 게이트(Bottom Gate) 구조의 산화물 트랜지스터를 포함한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 산화물 트랜지스터의 개략적인 제조 공정 단면도로서, 이는 전술한 도 1에 따른 산화물 트랜지스터의 제조 공정에 관한 것이다.
우선, 도 2a에서 알 수 있듯이, 기판(100) 상에 배리어층(200)을 형성한다.
다음, 도 2b에서 알 수 있듯이, 상기 배리어층(200) 상에 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)을 형성한다.
상기 제1 채널층(310)은 상기 배리어층(200) 상에 형성하고, 상기 스페이서(320)는 상기 제1 채널층(310) 상에 형성하고, 상기 제2 채널층(330)은 상기 스페이서(320) 상에 형성한다.
상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)은 하나의 증착 챔버에서 인시추(in-situ)로 형성될 수 있다.
상기 제1 채널층(310)은 인듐(In)과 아연(Zn)이 포함된 가스를 챔버 내에 분사하고 산소가 포함된 가스를 상기 챔버 내에 분사하는 공정을 통해서 형성된 인듐-아연 산화물(InZnO)을 포함하여 이루어질 수 있다. 하나의 가스를 분사하는 공정과 다른 가스를 분사하는 공정 사이에는 퍼지 가스를 분사하는 퍼지 공정이 수행되며, 이와 같은 퍼지 공정은 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330) 형성에 공통으로 적용된다.
상기 제1 채널층(310)은 인듐(In)　프리커서(precursor)와 산소가 포함된 가스 및 아연(Zn) 프리커서와 산소가 포함된 가스를 순차적으로 분사하는 공정을 통해 형성될 수도 있으며, 이들 가스의 분사에 특별한 순서가 있는 것은 아니다.
상기 제1 채널층(310)을 형성하는 공정은 상기 인듐(In) 프리커서와 산소가 포함된 가스를 분사하여 InO층을 형성하고 상기 아연(Zn) 프리커서와 산소가 포함된 가스를 분사하여 ZnO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어질 수 있다. 이때, 상기 InO층을 형성하고 상기 ZnO층을 형성하는 공정은 상기 제1 채널층(310)의 두께가 50~100Å 범위가 되도록 반복 수행할 수 있다.
상기 스페이서(320)는 갈륨(Ga)이 포함된 가스를 상기 챔버 내에 분사하고 산소가 포함된 가스를 상기 챔버 내에 분사하여 형성된 갈륨 산화물(GaO)을 포함하여 이루어질 수 있다.
상기 스페이서(320)는 갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 형성될 수도 있다.
상기 스페이서(320)를 형성하는 공정은 상기 갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 GaO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어질 수 있다. 이때, 상기 GaO층을 형성하는 공정은 상기 스페이서(320)의 두께가 10~50Å 범위가 되도록 반복 수행할 수 있다.
상기 스페이서(320)는 갈륨(Ga)이 포함된 가스를 상기 챔버 내에 분사하고 인듐(In)이 포함된 가스를 챔버 내에 분사하고 산소가 포함된 가스를 상기 챔버 내에 분사하여 형성된 인듐-갈륨 산화물(InGaO)을 포함하여 이루질 수 있다.
상기 스페이서(320)는 갈륨(Ga) 프리커서와 산소가 포함된 가스 및 인듐 프리커서와 산소가 포함된 가스를 순차적으로 분사하여 형성될 수도 있으며, 이들 가스의 분사에 특별한 순서가 있는 것은 아니다. 상기 스페이서(320)를 형성하는 공정은 상기 갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 GaO층을 형성하고 인듐(In) 프리커서와 산소가 포함된 가스를 분사하여 InO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어질 수 있다. 이때, 상기 GaO층을 형성하고 InO층을 형성하는 공정은 상기 스페이서(320)의 두께가 10~50Å 범위가 되도록 반복 수행할 수 있다.
상기 스페이서(320)는 갈륨(Ga)이 포함된 가스를 상기 챔버 내에 분사하고 아연(Zn)이 포함된 가스를 챔버 내에 분사하고 산소가 포함된 가스를 상기 챔버 내에 분사하여 형성된 갈륨-아연 산화물(GaZnO)을 포함하여 이루질 수 있다.
상기 스페이서(320)는 갈륨(Ga) 프리커서와 산소가 포함된 가스 및 아연 프리커서와 산소가 포함된 가스를 순차적으로 분사하여 형성될 수도 있으며, 이들 가스의 분사에 특별한 순서가 있는 것은 아니다. 상기 스페이서(320)를 형성하는 공정은 상기 갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 GaO층을 형성하고 아연(Zn) 프리커서와 산소가 포함된 가스를 분사하여 ZnO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어질 수 있다. 이때, 상기 GaO층을 형성하고 ZnO층을 형성하는 공정은 상기 스페이서(320)의 두께가 10~50Å 범위가 되도록 반복 수행할 수 있다.
상기 스페이서(320)는 갈륨(Ga)이 포함된 가스를 상기 챔버 내에 분사하고 인듐(In)과 아연(Zn)이 포함된 가스를 챔버 내에 분사하고 산소가 포함된 가스를 상기 챔버 내에 분사하여 형성된 인듐-갈륨-아연 산화물(InGaZnO)을 포함하여 이루질 수 있다.
상기 스페이서(320)는 갈륨(Ga) 프리커서와 산소가 포함된 가스, 인듐 프리커스와 산소가 포함된 가스 및 아연 프리커서와 산소가 포함된 가스를 순차적으로 분사하여 형성될 수도 있으며, 이들 가스의 분사에 특별한 순서가 있는 것은 아니다. 상기 스페이서(320)를 형성하는 공정은 상기 갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 GaO층을 형성하고 상기 인듐(In) 프리커서와 산소가 포함된 가스를 분사하여 InO층을 형성하고 상기 아연(Zn) 프리커서와 산소가 포함된 가스를 분사하여 ZnO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어질 수 있다. 이때, 상기 GaO층을 형성하고 상기 InO층을 형성하고 상기 ZnO층을 형성하는 공정은 상기 스페이서(320)의 두께가 10~50Å 범위가 되도록 반복 수행할 수 있다.
상기 스페이서(320)의 형성 공정시에 도펀트가 추가로 포함될 수도 있다.
상기 제2 채널층(330)은 인듐(In)과 아연(Zn)이 포함된 가스를 챔버 내에 분사하고 산소가 포함된 가스를 상기 챔버 내에 분사하는 공정을 통해서 형성된 인듐-아연 산화물(InZnO)을 포함하여 이루어질 수 있다.
상기 제2 채널층(330)은 인듐(In)　프리커서(precursor)와 산소가 포함된 가스 및 아연(Zn) 프리커서와 산소가 포함된 가스를 순차적으로 분사하는 공정을 통해 형성될 수도 있으며, 이들 가스의 분사에 특별한 순서가 있는 것은 아니다.
상기 제2 채널층(330)을 형성하는 공정은 상기 인듐(In) 프리커서와 산소가 포함된 가스를 분사하여 InO층을 형성하고 상기 아연(Zn) 프리커서와 산소가 포함된 가스를 분사하여 ZnO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어질 수 있다. 이때, 상기 InO층을 형성하고 상기 ZnO층을 형성하는 공정은 상기 제2 채널층(330)의 두께가 50~100Å 범위가 되도록 반복 수행할 수 있다.
상기 제1 채널층(310) 및 상기 제2 채널층(300) 각각의 두께는 50~100Å 범위로 형성할 수 있다. 상기 스페이서(320)의 두께는 상기 제1 채널층(310) 및 상기 제2 채널층(300)의 두께보다 얇게 형성될 수 있으며, 구체적으로 10~50Å 범위로 형성할 수 있다.
상기 제1 채널층(310)의 인듐의 함량은 상기 제2 채널층(300)의 인듐의 함량보다 높을 수 있다. 또는 상기 제2 채널층(330)의 인듐의 함량이 상기 제1 채널층(310)의 인듐의 함량보다 높을 수도 있다.
다음, 도 2c에서 알 수 있듯이, 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)을 패턴 형성한다. 그에 따라, 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)은 서로 동일한 구조로 패턴 형성될 수 있다. 즉, 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)의 일단은 서로 일치하고, 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)의 타단은 서로 일치할 수 있다.
경우에 따라서 전술한 도 2b 공정시 쉐도우 마스크를 이용함으로써, 도 2c 공정을 생략할 수 있다. 즉, 전술한 도 2b 공정에서 상기 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)을 하나의 증착 챔버에서 인시추(in-situ)로 형성할 때 쉐도우 마스크를 이용함으로써 도 2c와 같은 패턴 형성된 제1 채널층(310), 스페이서(320) 및 제2 채널층(330)을 형성할 수도 있다.
다음, 도 2d에서 알 수 있듯이, 상기 액티브층(300) 상에 게이트 절연층(400) 및 게이트 전극(500)을 형성한다.
상기 액티브층(300)의 상면 전체에 상기 게이트 절연층(400)과 상기 게이트 전극(500)을 형성한 후, 상기 게이트 절연층(400)과 상기 게이트 전극(500)을 패턴 형성할 수 있다. 그에 따라서, 상기 게이트 전극(500)과 상기 게이트 절연층(400)은 상기 액티브층(300)의 상면 일부가 노출될 수 있도록 형성된다.
다음, 도 2e에서 알 수 있듯이, 상기 게이트 전극(500) 상에 층간 절연층(600)을 형성하고, 상기 층간 절연층(600)에 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 형성한다.
상기 제1 콘택홀(CH1)에 의해서 상기 액티브층(300)의 상면 일측이 노출되고, 상기 제2 콘택홀(CH2)에 의해서 상기 액티브층(300)의 상면 타측이 노출된다.
다음, 도 2f에서 알 수 있듯이, 상기 층간 절연층(600) 상에 소스 전극(710) 및 드레인 전극(720)을 형성한다.
상기 소스 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(300), 보다 구체적으로 상기 제2 채널층(330)의 일측 상면과 접하고, 상기 드레인 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 액티브층(300), 보다 구체적으로 상기 제2 채널층(330)의 타측 상면과 접한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 인듐(In)과 아연(Zn)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 제1 채널층을 형성하는 단계;
    갈륨(Ga)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 상기 제1 채널층 상에 스페이서를 형성하는 단계; 및
    인듐(In)과 아연(Zn)이 포함된 가스를 분사하고 산소가 포함된 가스를 분사하여 상기 스페이서 상에 제2 채널층을 형성하는 단계를 포함하는 산화물 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 채널층, 상기 스페이서 및 상기 제2 채널층은 하나의 챔버에서 인시추(in-situ)로 형성하는 산화물 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 채널층의 인듐의 함량은 상기 제2 채널층의 인듐의 함량보다 높은 산화물 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 채널층의 인듐의 함량은 상기 제1 채널층의 인듐의 함량보다 높은 산화물 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 스페이서는 인듐(In) 및 아연(Zn) 중 적어도 하나를 더 포함하여 이루어진 산화물 트랜지스터의 제조방법.
  6. 제1항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층 중 적어도 하나의 두께는 50~100Å인 산화물 트랜지스터 제조방법.
  7. 제1항에 있어서,
    상기 스페이서의 두께는 상기 제1 채널층 및 상기 제2 채널층의 두께보다 얇은 산화물 트랜지스터 제조방법.
  8. 제7항에 있어서,
    상기 스페이서의 두께는 10~50Å인 산화물 트랜지스터 제조방법.
  9. 인듐-아연 산화물(InZnO)을 포함하는 제1 채널층;
    상기 제1 채널층 상에 구비되며, 인듐-아연 산화물(InZnO)을 포함하는 제2 채널층;
    상기 제1 채널층과 상기 제2 채널층 사이에 구비되며, 갈륨 산화물 (GaO)을 포함하는 스페이서를 포함하는 산화물 트랜지스터.
  10. 제9항에 있어서,
    상기 스페이서는 인듐(In) 및 아연(Zn) 중 적어도 하나를 더 포함하여 이루어진 산화물 트랜지스터.
  11. 제9항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층 중 적어도 하나의 두께는 50~100Å인 산화물 트랜지스터.
  12. 제9항에 있어서,
    상기 스페이서의 두께는 상기 제1 채널층 및 상기 제2 채널층의 두께보다 얇은 산화물 트랜지스터.
  13. 제12항에 있어서,
    상기 스페이서의 두께는 10~50Å인 산화물 트랜지스터.
  14. 제9항에 있어서,
    상기 제1 채널층, 상기 스페이서 및 상기 제2 채널층은 하나의 챔버에서 인시추(in-situ)로 형성된 산화물 트랜지스터.
  15. 제9항에 있어서,
    상기 제1 채널층의 인듐의 함량은 상기 제2 채널층의 인듐의 함량보다 높은 산화물 트랜지스터.
  16. 제9항에 있어서,
    상기 제2 채널층의 인듐의 함량은 상기 제1 채널층의 인듐의 함량보다 높은 산화물 트랜지스터.
  17. 인듐(In) 프리커서와 산소가 포함된 가스 및 아연(Zn) 프리커서와 산소가 포함된 가스를 순차적으로 분사하여 제1 채널층을 형성하는 단계;
    갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 상기 제1 채널층 상에 스페이서를 형성하는 단계; 및
    인듐(In) 프리커서와 산소가 포함된 가스 및 아연(Zn) 프리커서와 산소가 포함된 가스를 순차적으로 분사하여 상기 스페이서 상에 제2 채널층을 형성하는 단계를 포함하는 산화물 트랜지스터의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 채널층을 형성하는 단계 및 상기 제2 채널층을 형성하는 단계 중 적어도 하나의 단계는 상기 인듐(In) 프리커서와 산소가 포함된 가스를 분사하여 InO층을 형성하고 상기 아연(Zn) 프리커서와 산소가 포함된 가스를 분사하여 ZnO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어지고,
    상기 스페이서를 형성하는 단계는 상기 갈륨(Ga) 프리커서와 산소가 포함된 가스를 분사하여 GaO층을 형성하는 공정을 반복 수행하는 ALD 공정으로 이루어진 산화물 트랜지스터의 제조 방법.
  19. 제18항에 있어서,
    상기 InO층을 형성하고 상기 ZnO층을 형성하는 공정은 상기 제1 채널층의 두께 또는 상기 제2 채널층의 두께가 50~100Å 범위가 되도록 반복 수행하고,
    상기 GaO층을 형성하는 공정은 상기 스페이서의 두께가 10~50Å 범위가 되도록 반복 수행하는 산화물 트랜지스터의 제조 방법.
PCT/KR2023/006523 2022-05-24 2023-05-15 산화물 트랜지스터 및 그 제조 방법 WO2023229272A1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR10-2022-0063330 2022-05-24
KR20220063330 2022-05-24
KR20220078829 2022-06-28
KR10-2022-0078829 2022-06-28
KR1020220084539A KR20230163901A (ko) 2022-05-24 2022-07-08 산화물 트랜지스터 및 그 제조 방법
KR10-2022-0084539 2022-07-08

Publications (1)

Publication Number Publication Date
WO2023229272A1 true WO2023229272A1 (ko) 2023-11-30

Family

ID=88919576

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2023/006523 WO2023229272A1 (ko) 2022-05-24 2023-05-15 산화물 트랜지스터 및 그 제조 방법

Country Status (1)

Country Link
WO (1) WO2023229272A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160099346A (ko) * 2015-02-12 2016-08-22 주성엔지니어링(주) 박막 트랜지스터 및 그 제조방법
JP2016184771A (ja) * 2012-08-03 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
KR101778224B1 (ko) * 2010-10-12 2017-09-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2019132905A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Multiple channel layers for vertical thin film transistors
KR20200034457A (ko) * 2018-09-21 2020-03-31 주성엔지니어링(주) 박막 트랜지스터 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101778224B1 (ko) * 2010-10-12 2017-09-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP2016184771A (ja) * 2012-08-03 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
KR20160099346A (ko) * 2015-02-12 2016-08-22 주성엔지니어링(주) 박막 트랜지스터 및 그 제조방법
WO2019132905A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Multiple channel layers for vertical thin film transistors
KR20200034457A (ko) * 2018-09-21 2020-03-31 주성엔지니어링(주) 박막 트랜지스터 및 이의 제조 방법

Similar Documents

Publication Publication Date Title
WO2019100793A1 (zh) 一种与 Si-CMOS 工艺兼容的 AlGaN/GaN 异质结 HEMT 器件及其制作方法
CN1516903A (zh) 减小结电容的soi器件
WO2023229272A1 (ko) 산화물 트랜지스터 및 그 제조 방법
WO2014112705A1 (en) Image sensor for x-ray and method of manufacturing the same
WO2014071634A1 (zh) 一种自对准金属氧化物薄膜晶体管器件及制造方法
WO2016153172A1 (ko) 높은 전계 효과 이동도를 가지는 basno3 박막 트랜지스터 및 그의 제조 방법
WO2016078112A1 (zh) 薄膜晶体管基板的制作方法及制造设备
WO2017206269A1 (zh) 阵列基板及其制备方法
WO2019056447A1 (zh) 一种阵列基板及其制造方法
WO2017061669A1 (ko) 듀얼 게이트 박막 트랜지스터 및 그의 제조 방법
CN103208527A (zh) 薄膜晶体管、制造薄膜晶体管的方法、显示器和电子设备
KR20230163901A (ko) 산화물 트랜지스터 및 그 제조 방법
WO2012074228A2 (ko) 질화물 반도체 소자 및 그 제조방법
WO2016141786A1 (zh) 场效应晶体管的制作方法
WO2024085528A1 (ko) 박막 트랜지스터 및 그 제조 방법
WO2024106938A1 (ko) 터널링 전계 효과 트랜지스터
US20210210516A1 (en) Thin film transistor and method for fabricating the same, array substrate and display device
WO2018176589A1 (zh) 一种tft背板的制作方法及tft背板
WO2024005610A1 (ko) 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
WO2024034926A1 (ko) 원자층 증착 방법
WO2016043485A1 (ko) 박막 트랜지스터 및 그 제조 방법
WO2016060337A1 (ko) 전계 효과 트랜지스터의 제조 방법
TW202414511A (zh) 氧化物電晶體以及其製造方法
WO2021049801A1 (ko) 트렌치 게이트형 ＳｉＣ ＭＯＳＦＥＴ 디바이스 및 그 제조 방법
WO2024063588A1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23812046

Country of ref document: EP

Kind code of ref document: A1