JP2016184771A - 半導体装置 - Google Patents

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Abstract

【課題】トランジスタの電気特性の変動が生じにくく、安定性が高い酸化物半導体積層膜を提供する。また、当該酸化物半導体積層膜をチャネルが形成される領域に用いた電気的に安定な特性を有するトランジスタを提供する。【解決手段】インジウム、ガリウム、及び亜鉛を含有し、順に積層された第１の酸化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層を含む酸化物半導体積層膜であって、第２の酸化物半導体層は、第１の酸化物半導体層及び第３の酸化物半導体層よりもインジウムの含有率が高く、酸化物半導体積層膜は、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定された吸収係数が３×１０−３／ｃｍ以下である酸化物半導体積層膜である。【選択図】図１

Description

本発明は、酸化物半導体積層膜及び電界効果トランジスタを有する半導体装置の作製方法
に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられ
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる
技術が注目されている。なお、本明細書等では、半導体特性を示す金属酸化物を酸化物半
導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトラ
ンジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技
術が開示されている（特許文献１及び特許文献２参照）。
また、非特許文献１においては、非晶質のＩｎ−Ｇａ−Ｚｎ−Ｏ膜において、１×１０２
０／ｃｍ３以上の非常に高密度の欠陥準位が観察され、熱処理によりほぼ半減すると報告
がなされている。
神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体を用いたトランジスタでは、経時変化やバイアス−熱ストレス試験（ＧＢＴ
：Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験と呼ぶ。）により、電気特性、代
表的にはしきい値電圧が変動してしまうということが問題となっている。例えば、酸化物
半導体において、欠陥準位の密度が上述の値であると、これを用いたトランジスタでは、
しきい値電圧の変動などの電気特性の変動を招くおそれがある。
このようなトランジスタの電気特性の変動は、これを用いた半導体装置の信頼性を低下さ
せる要因となる。
上記問題に鑑み、本発明の一態様では、トランジスタの電気特性の変動が生じにくく、安
定性が高い酸化物半導体積層膜を提供することを目的の一とする。また、当該酸化物半導
体積層膜をチャネルが形成される領域に用いた電気的に安定な特性を有するトランジスタ
を提供することを目的の一とする。また、当該トランジスタを有する半導体装置において
、信頼性を向上させることを目的の一とする。
本発明の一態様は、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭ
により測定された局在準位による吸収係数が３×１０−３／ｃｍ以下、好ましくは３×１
０−４／ｃｍ以下の酸化物半導体積層膜である。
本発明の一態様は、インジウム、ガリウム、及び亜鉛を含有し、順に積層された第１の酸
化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層を含む酸化物半導体積
層膜であって、第２の酸化物半導体層は、第１の酸化物半導体層及び第３の酸化物半導体
層よりもインジウムの含有率が高く、酸化物半導体積層膜は、エネルギーが１．５ｅＶ以
上２．３ｅＶ以下の範囲において、ＣＰＭにより測定された局在準位による吸収係数が３
×１０−３／ｃｍ以下である酸化物半導体積層膜である。
また、本発明の一態様は、ゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と
、ゲート絶縁膜を介してゲート電極層と重畳する酸化物半導体積層膜と、酸化物半導体積
層膜に接して設けられた一対の電極層と、を有し、酸化物半導体積層膜は、インジウム、
ガリウム、及び亜鉛を含有し、なおかつ第１の酸化物半導体層、第２の酸化物半導体層、
及び第３の酸化物半導体層が順に積層され、第２の酸化物半導体層は、第１の酸化物半導
体層及び第３の酸化物半導体層よりもインジウムの含有率が高く、酸化物半導体積層膜に
おいて、チャネルが形成される領域は、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範
囲において、ＣＰＭにより測定された局在準位による吸収係数が３×１０−３／ｃｍ以下
である半導体装置である。
また、上記構成において、一対の電極層及び酸化物半導体積層膜上に、さらに酸化物絶縁
膜を有することが好ましい。
本発明の一態様に係る半導体装置は、酸化物半導体積層膜を用いたトランジスタ、若しく
は該トランジスタを含んで構成される回路を含む。例えば、ＬＳＩや、ＣＰＵや、電源回
路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサな
どを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する
発光表示装置を部品として搭載した電子機器も半導体装置に含まれる。
本発明の一態様では、トランジスタの電気特性の変動が生じにくく、安定性が高い酸化物
半導体積層膜を提供することができる。また、当該酸化物半導体積層膜をチャネルが形成
される領域に用いた電気的に安定な特性を有するトランジスタを提供することができる。
また、当該トランジスタを有する半導体装置において、信頼性を向上させることできる。
酸化物半導体積層膜を示す図。 単層構造、２層構造、及び３層構造の酸化物半導体積層膜を示す図。 ＣＰＭ測定装置を示す図。 半導体装置を説明する平面図及び断面図。 半導体装置を説明する断面図。 単層構造の酸化物半導体層の断面図及びエネルギーバンド図。 ３層構造の酸化物半導体積層膜の断面図及びエネルギーバンド図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 電子機器を示す図。 電子機器を示す図。 試料Ａ及び試料Ｂを説明する断面図。 試料ＡのＣＰＭによる測定結果を示す図。 試料ＢのＣＰＭによる測定結果を示す図。 トランジスタの作製方法を説明する図。 試料Ｃに含まれるトランジスタのＶｇ−Ｉｄ特性を説明する図。 試料Ｄに含まれるトランジスタのＶｇ−Ｉｄ特性を説明する図。 試料Ｅに含まれるトランジスタのＶｇ−Ｉｄ特性を説明する図。
以下では、本明細書等に開示する発明の実施の形態について図面を用いて詳細に説明する
。ただし、本明細書等に開示する発明は以下の説明に限定されず、その形態および詳細を
様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書等に開示す
る発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第
１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すもの
ではない。また、本明細書等において発明を特定するための事項として固有の名称を示す
ものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る酸化物半導体積層膜について、図１を参照して
説明する。
図１（Ａ）に、基板１００上に設けられた酸化物半導体積層膜１０１を示す。酸化物半導
体積層膜１０１は、複数の酸化物半導体層が積層された酸化物半導体積層膜であり、例え
ば、第１の酸化物半導体層１０１ａ、第２の酸化物半導体層１０１ｂ、及び第３の酸化物
半導体層１０１ｃの３層が順に積層された構造を有する。
酸化物半導体層１０１ａ〜１０１ｃは、インジウム、ガリウム、及び亜鉛を含有し、原子
数比が異なる酸化物半導体層である。酸化物半導体層１０１ａ〜１０１ｃにおいて、例え
ば、第２の酸化物半導体層１０１ｂは、第１の酸化物半導体層１０１ａよりもインジウム
の含有率を高くすることが好ましく、第２の酸化物半導体層１０１ｂは、第３の酸化物半
導体層１０１ｃよりもインジウムの含有率が高いことが好ましい。
また、第２の酸化物半導体層１０１ｂは、インジウムの含有率がガリウムの含有率よりも
高いことが好ましい。
なお、第１の酸化物半導体層１０１ａと、第３の酸化物半導体層１０１ｃの原子数比は、
同じであっても良いし、異なっていてもよい。
例えば、第１の酸化物半導体層１０１ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２と
し、第２の酸化物半導体層１０１ｂの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とし、
第３の酸化物半導体層１０１ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とする。例
えば、第１の酸化物半導体層１０１ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とし
、第２の酸化物半導体層１０１ｂの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２とし、第
３の酸化物半導体層１０１ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とする。なお
、各酸化物半導体層の原子数比は、誤差として上記の原子数比のプラスマイナス２０％、
またはプラスマイナス１０％の変動を含む。
第２の酸化物半導体層１０１ｂは、さらに積層構造を有していてもよい。図１（Ｂ）に、
第２の酸化物半導体層１０１ｂが、酸化物半導体層１０１ｂ１、酸化物半導体層１０１ｂ
２を有する構造を示す。なお、第２の酸化物半導体層１０１ｂを３層以上としてもよい。
このとき、酸化物半導体層１０１ｂ１、１０１ｂ２は、酸化物半導体層１０１ａよりもイ
ンジウムの含有率が高いことが好ましく、酸化物半導体層１０１ｃよりもインジウムの含
有率が高いことが好ましい。
例えば、第１の酸化物半導体層１０１ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２と
し、第２の酸化物半導体層１０１ｂに含まれる酸化物半導体層１０１ｂ１の原子数比を、
Ｉｎ：Ｇａ：Ｚｎ＝３：１：２とし、酸化物半導体層１０１ｂ２の原子数比を、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：１：１とし、第３の酸化物半導体層１０１ｃの原子数比を、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：２とすることが好ましい。なお、各酸化物半導体層の原子数比は、誤差と
して上記の原子数比のプラスマイナス２０％、またはプラスマイナス１０％の変動を含む
。
酸化物半導体を構成する金属酸化物において、インジウムの組成の割合が高いほど、導電
率が高い金属酸化物となる。例えば、第２の酸化物半導体層１０１ｂのインジウムの含有
率を、第１の酸化物半導体層１０１ａ及び第３の酸化物半導体層１０１ｃのインジウムの
含有率よりも高くすることで、第２の酸化物半導体層１０１ｂの導電率σ２を、第１の酸
化物半導体層１０１ａの導電率σ１及び第３の酸化物半導体層１０１ｃの導電率σ３より
も高くすることができる。
導電率σ２は、導電率σ１及び導電率σ３と比較して、１×１０３Ｓ／ｃｍ以上、好まし
くは、１×１０５Ｓ／ｃｍ以上高いことが好ましい。
ここで、本発明の一態様に係る酸化物半導体積層膜における効果について、図２を参照し
て説明する。
酸化物半導体を用いたトランジスタにおいて、酸化物半導体層に含まれる酸素欠損は、ト
ランジスタの電気特性の不良につながる。そのため、酸化物半導体層に含まれる酸素欠損
を低減することが必要となる。酸化物半導体層中に含まれる酸素欠損は、例えば、酸化物
半導体層への酸素導入工程や、酸化物半導体層に接する絶縁膜から酸素を供給することに
より、低減することができる。
しかしながら、酸化物半導体層と接する絶縁膜が、酸化物半導体層を構成する元素と異な
る元素で構成される場合、酸化物半導体層と絶縁膜との界面において、酸素欠損が形成さ
れやすくなる。酸化物半導体層が、絶縁膜と接することによって生じる酸素欠損は、上述
の処理によって低減することは困難である。
酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネ
ルギー位置に存在する局在準位として顕在化する。
例えば、図２（Ａ）に示すように、酸化物半導体層が単層構造の場合だと、酸化物半導体
層１１１において、絶縁膜１２１との界面や、絶縁膜１２２との界面に酸素欠損が形成さ
れやすくなる。例えば、絶縁膜１２２側から電圧が印加されると、キャリアは、酸化物半
導体層１１１と絶縁膜１２２との界面を移動する。このとき、酸化物半導体層１１１と絶
縁膜１２２との界面に酸素欠損に起因する局在準位が存在すると、局在準位にキャリアが
トラップされることで、トランジスタの信頼性が低下する。
また、図２（Ｂ）に示すように、酸化物半導体層が２層積層した場合だと、酸化物半導体
層１１２ａと絶縁膜１２１との界面や、酸化物半導体層１１２ｂと絶縁膜１２２との界面
に酸素欠損が存在しやすくなる。絶縁膜１２２側から電圧が印加された場合、キャリアは
、酸化物半導体層１１２ｂと絶縁膜１２２との界面を移動する。このとき、酸化物半導体
層１１２ｂと絶縁膜１２２との界面に酸素欠損に起因する局在準位が存在すると、局在準
位にキャリアがトラップされることで、トランジスタの信頼性が低下する。
そこで、図２（Ｃ）に示すように、酸化物半導体層を３層積層し、酸化物半導体層１１３
ｂの導電率を、酸化物半導体層１１３ａ及び酸化物半導体層１１３ｃよりも導電率を高く
する。このような構成とすることにより、例えば、絶縁膜１２２側から電圧が印加された
場合であっても、キャリアは、酸化物半導体層１１３ｃと絶縁膜１２２との界面を移動す
ることなく、酸化物半導体層１１３ｂと酸化物半導体層１１３ｃとの界面を移動する。ま
た、酸化物半導体層１１３ｂと酸化物半導体層１１３ｃは、原子数比は異なるが同じ元素
で構成される酸化物半導体層である。このため、酸化物半導体層１１３ｂと酸化物半導体
層１１３ｃとの界面における酸素欠損の量は低減される。これにより、キャリアが酸化物
半導体層１１３ｃと酸化物半導体層１１３ｂとの界面を移動したとしても、酸素欠損に起
因する局在準位の影響を小さくすることができる。
酸化物半導体の欠陥（酸素欠損）は、例えば、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎ
ｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により、評価することができる。ＣＰＭ
測定は、試料に設けられた２電極間に電圧を印加した状態で光電流値が一定となるように
端子間の試料面に照射する光量を調整し、照射する光量から吸収係数を導出することを各
波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する
準位に応じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の
増加分に定数を掛けることにより、試料の状態密度（以下、ＤＯＳとも記す）を導出する
ことができる。
図３に、ＣＰＭ測定装置の模式図を示す。なお、図３では、光の経路を矢印で、配線など
を実線で示す。
ＣＰＭ測定装置は、光源となるランプ２０１と、広範囲の波長の光から狭い範囲の波長の
みを取り出すモノクロメータ２０２と、モノクロメータ２０２を透過した光を減光させる
フィルタ２０３と、モノクロメータ２０２によって減光された光を、透過及び反射させる
ビームスプリッタ２０４と、光を電流に変換するフォトダイオード２０５と、電流を計測
するロックインアンプ２０９と、計測された電流から照射光量を見積もる計算機２０８と
、を有する。
また、図３に示す試料２１０は、図１に示す酸化物半導体積層膜１０１である。当該酸化
物半導体積層膜１０１には、測定用の電極２１１ａ、２１１ｂが設けられている。電極２
１１ａ、２１１ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａ、Ｗ、ＰｔおよびＡｕ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層
でまたは積層で用いればよい。または、Ｓｉ、Ｔｉ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｉｎおよ
びＳｎから選ばれた複数種の材料を含む透明導電膜を用いてもよい。好ましくは、酸化物
半導体積層膜１０１との界面に絶縁膜を形成しない材料を選択する。
電極２１１ｂは、直流電源２０６に抵抗を介して接続され、抵抗と並列に接続されたロッ
クインアンプ２０７によって、光電流値を計測することができる。
ランプ２０１として、例えば、キセノンランプ、水銀ランプ、及びハロゲンランプなどを
用いることができる。上記ランプのいずれか一を用いてもよいし、複数を組み合わせて用
いてもよい。キセノンランプを用いることにより、１．５ｅＶ〜４．０ｅＶの範囲で測定
することができるため、好ましい。
フィルタ２０３として、減光（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ、ウェ
ッジフィルタ、及びカットフィルタなどを用いることができる。カットフィルタは、特定
の波長範囲を通し、他の波長範囲を減衰させる機能を有する光学フィルタである。また、
上述のフィルタを組み合わせて用いることにより、照射光量や照射波長の制御性を高める
ことができる。なお、フィルタ２０３が設けられていなくともよい。
ロックインアンプ２０７及びロックインアンプ２０９は、入力された信号のうち、特定の
周波数の信号を増幅して検出し、出力する機能を有する。そのため、ノイズなどの影響が
低減され、高感度に信号を検出することができる。
ランプ２０１から照射された光は、モノクロメータ２０２に入射することにより、広範囲
の波長の光から狭い範囲の波長の光のみが取り出される。モノクロメータ２０２を透過し
た光は、フィルタ２０３に入射することにより減光される。減光された光がビームスプリ
ッタ２０４に照射することにより、透過した光を、試料２１０に照射させ、反射された光
を、フォトダイオード２０５へそれぞれ照射させる。なお、透過光を試料２１０へ、反射
光をフォトダイオード２０５へ照射させる必要はなく、逆であっても構わない。
フォトダイオード２０５によって、照射された光を電流に変換した後、ロックインアンプ
２０９によって電流を計測し、計算機２０８によって照射光量を見積もることができる。
また、試料２１０に照射された光から、ロックインアンプ２０７によって、光電流値を計
測する。得られた光電流値は、計算機２０８によって、フィルタ２０３にフィードバック
される。得られた光電流値が高すぎる場合は、フィルタ２０３の透過率を下げ、照射光量
を低減させる。また、光電流値が低すぎる場合は、フィルタ２０３の透過率を上げ、照射
光量を増加させればよい。
ＣＰＭ測定によって得られた吸収係数のカーブからバンドの裾に起因するアーバックテー
ルと呼ばれる吸収係数分を取り除くことにより、局在準位による吸収係数を以下の式から
算出することができる。
ここで、α（Ｅ）は、各エネルギーにおける吸収係数を表し、αｕは、アーバックテール
による吸収係数を表す。
酸化物半導体層を、図１（Ａ）及び図１（Ｂ）に示すように積層することにより、エネル
ギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定された局在準位
による吸収係数を３×１０−３／ｃｍ以下、より好ましくは３×１０−４／ｃｍ以下とす
ることができる。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層
、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
まずは、ＣＡＡＣ−ＯＳ層について説明する。
ＣＡＡＣ−ＯＳ層は、ｃ軸配向した複数の結晶部を有する酸化物半導体層の一つである。
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反
映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有して
いることがわかる。
なお、ＣＡＡＣ−ＯＳ層に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ層に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ層中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物
半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体層について説明する。
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を
行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ層に対し、結晶
部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電
子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測
される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リ
ング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビー
ム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。その
ため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
酸化物半導体層１０１ａ〜１０１ｃのそれぞれは、例えば、非晶質酸化物半導体層、微結
晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうちいずれかで構成される。
酸化物半導体層１０１ａ〜１０１ｃは、それぞれ結晶性の異なる酸化物半導体を適用して
もよい。すなわち、微結晶酸化物半導体、非晶質酸化物半導体、及びＣＡＡＣ−ＯＳを適
宜組み合わせた構成としてもよい。また、酸化物半導体層１０１ｂに、ＣＡＡＣ−ＯＳを
適用することにより、膜中に含まれる酸素欠損をより低減できるため好ましい。
なお、非晶質酸化物半導体は、不純物が取り込まれやすくキャリア密度が高くなる傾向が
あるため、比較的容易に、比較的高い電界効果移動度を得ることができる。
また、平坦な表面上に酸化物半導体層を成膜することにより、結晶性を高めることができ
る。酸化物半導体層は、例えば、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎ
ｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義され
ている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準
面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
第１の酸化物半導体層１０１ａ乃至第３の酸化物半導体層１０１ｃの厚さは、それぞれ１
ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の一形態について、図４乃至図７を
参照して説明する。
本発明の一態様に係る半導体装置に設けられるトランジスタの構造は特に限定されず、例
えば、トップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを適用す
ることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲー
ト構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構
造などのマルチゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁
膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図４に、ボトムゲート構造のトランジスタ３１０の構成例を示す。図４（Ａ）は、トラン
ジスタ３１０の平面図であり、図４（Ｂ）は、図４（Ａ）中の一点鎖線Ａ１−Ａ２におけ
る断面図であり、図４（Ｃ）は、図４（Ａ）中の一点鎖線Ｂ１−Ｂ２における断面図であ
る。
トランジスタ３１０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０１
と、ゲート電極層４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介
してゲート電極層４０１と重畳する酸化物半導体積層膜４０４と、酸化物半導体積層膜４
０４と接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する
。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体積層膜
４０４と接するように絶縁膜４０６が設けられている。
酸化物半導体積層膜４０４は、実施の形態１に示す複数の酸化物半導体層が積層された酸
化物半導体積層膜を適用することができる。酸化物半導体積層膜４０４は、例えば、イン
ジウム、ガリウム、及び亜鉛を含有し、第１の酸化物半導体層４０４ａ、第２の酸化物半
導体層４０４ｂ、第３の酸化物半導体層４０４ｃが順に積層された構造を有する。なお、
本実施の形態では、図１（Ａ）に示す酸化物半導体積層膜が３層積層された構造について
示すが、図１（Ｂ）に示す酸化物半導体積層膜のように、第２の酸化物半導体層がさらに
積層構造を有する構造であってもよい。
酸化物半導体積層膜４０４において、酸化物半導体層４０４ｂは、酸化物半導体層４０４
ａよりもインジウムの含有率が高いことが好ましく、酸化物半導体層４０４ｂは、酸化物
半導体層４０４ｃよりもインジウムの含有率が高いことが好ましい。
また、酸化物半導体層４０４ｂは、インジウムの含有率がガリウムの含有率よりも高いこ
とが好ましい。
例えば、酸化物半導体層４０４ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とし、酸
化物半導体層４０４ｂの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とし、酸化物半導体
層４０４ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とすることが好ましい。なお、
各酸化物半導体層の原子数比は、誤差として上記の原子数比のプラスマイナス２０％、ま
たはプラスマイナス１０％の変動を含む。
酸化物半導体を構成する金属酸化物において、インジウムの組成の割合が高いほど、導電
率が高い金属酸化物となる。例えば、第２の酸化物半導体層４０４ｂのインジウムの含有
率を、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃのインジウムの
含有率よりも多くすることで、第２の酸化物半導体層４０４ｂの導電率σ２を、第１の酸
化物半導体層４０４ａの導電率σ１及び第３の酸化物半導体層４０４ｃの導電率σ３より
も高くすることができる。
導電率σ２は、導電率σ１及び導電率σ３と比較して、１×１０３Ｓ／ｃｍ以上、好まし
くは、１×１０５Ｓ／ｃｍ以上高いことが好ましい。
酸化物半導体積層膜４０４を、上記の積層構造とすることにより、ＣＰＭにより測定され
た局在準位による吸収係数を３×１０−３／ｃｍ以下、より好ましくは３×１０−４／ｃ
ｍ以下とすることができる。
酸化物半導体層４０４ａ〜４０４ｃは、非晶質酸化物半導体、単結晶酸化物半導体、及び
多結晶酸化物半導体の他に、ＣＡＡＣ−ＯＳで構成されていることが好ましい。また、酸
化物半導体層４０４ａ〜４０４ｃは、結晶性の異なる酸化物半導体を適用してもよい。す
なわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、及びＣＡＡＣ
−ＯＳを適宜組み合わせた構成としてもよい。また、酸化物半導体層４０４ｂに、ＣＡＡ
Ｃ−ＯＳを適用することにより、膜中に含まれる酸素欠損をより低減できるため好ましい
。
なお、ゲート電極層４０１側の第１の酸化物半導体層４０４ａの膜厚が厚すぎると、ゲー
ト電極層４０１に電圧が印加された場合、キャリアは、第１の酸化物半導体層４０４ａと
、第２の酸化物半導体層４０４ｂとの界面ではなく、第１の酸化物半導体層４０４ａを移
動してしまう。例えば、第１乃至第３の酸化物半導体層４０４ａ〜４０４ｃの厚さは、そ
れぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好まし
い。例えば、第１の酸化物半導体層４０４ａの膜厚を、５ｎｍ以上１５ｎｍ以下とし、第
２の酸化物半導体層４０４ｂの膜厚を、１５ｎｍ以上３５ｎｍ以下とし、第３の酸化物半
導体層４０４ｃの膜厚を、２０ｎｍ以上４０ｎｍ以下とするとよい。
ボトムゲート構造のトランジスタ３１０において、酸化物半導体層４０４ｂの導電率を、
酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。このよう
な構成とすることにより、ゲート電極層４０１に電圧が印加された場合であっても、キャ
リアは、酸化物半導体層４０４ａと、ゲート絶縁膜４０２との界面を移動することなく、
酸化物半導体層４０４ｂと酸化物半導体層４０４ａとの界面を移動する。また、酸化物半
導体層４０４ｂと酸化物半導体層４０４ａは、原子数比は異なるが同じ元素で構成される
酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体層４０４ａと
の界面における酸素欠損の量は低減されている。これにより、キャリアが酸化物半導体層
４０４ａと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局
在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動す
ることを抑制することができ、信頼性の高いトランジスタを得ることができる。
図５（Ａ）に、トップゲート構造のトランジスタ３２０を示す。
トランジスタ３２０は、絶縁表面を有する基板４００上に設けられた絶縁膜４０８と、絶
縁膜４０８上に設けられた酸化物半導体積層膜４０４と、酸化物半導体積層膜４０４に接
して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体積層
膜４０４、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられたゲート絶縁
膜４０９と、ゲート絶縁膜４０９を介して酸化物半導体積層膜４０４と重畳するゲート電
極層４１０と、を有する。
図５（Ａ）に示すトランジスタ３２０において、酸化物半導体積層膜４０４は、酸化物半
導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの順で積層されてい
る。
なお、ゲート電極層４１０側の第３の酸化物半導体層４０４ｃの膜厚が厚すぎると、ゲー
ト電極層４１０に電圧が印加された場合、キャリアは、第３の酸化物半導体層４０４ｃと
、第２の酸化物半導体層４０４ｂとの界面ではなく、第３の酸化物半導体層４０４ｃを移
動してしまう。例えば、第１乃至第３の酸化物半導体層４０４ａ〜４０４ｃの厚さは、そ
れぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好まし
い。例えば、第１の酸化物半導体層４０４ａの膜厚を、２０ｎｍ以上４０ｎｍ以下とし、
第２の酸化物半導体層４０４ｂの膜厚を、１５ｎｍ以上３５ｎｍ以下とし、第３の酸化物
半導体層４０４ｃの膜厚を、５ｎｍ以上１５ｎｍ以下とするとよい。
トップゲート構造のトランジスタ３２０においても、酸化物半導体層４０４ｂの導電率を
、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。このよ
うな構成とすることにより、ゲート電極層４１０に電圧が印加された場合であっても、キ
ャリアは、酸化物半導体層４０４ｃと、ゲート絶縁膜４０９との界面を移動することなく
、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面を移動する。また、酸化物
半導体層４０４ｂと酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素で構成され
る酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃ
との界面における酸素欠損の量は低減されている。これにより、キャリアが酸化物半導体
層４０４ｃと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する
局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動
することを抑制することができ、信頼性の高いトランジスタを得ることができる。
図５（Ｂ）に、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート
電極層を有する、デュアルゲート型のトランジスタ３３０を示す。
トランジスタ３３０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０１
と、ゲート電極層４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介
してゲート電極層４０１と重畳する酸化物半導体積層膜４０４と、酸化物半導体積層膜４
０４と接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、ソース電
極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体積層膜４０４と接する絶
縁膜４０６と、絶縁膜４０６を介して酸化物半導体積層膜４０４と重畳する電極層４０７
と、を有する。
トランジスタ３３０では、絶縁膜４０６は、ゲート絶縁膜として機能し、電極層４０７は
、ゲート電極層として機能する。一対のゲート電極層のうち、一方のゲート電極層は、ト
ランジスタのオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電
極層は、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与
えられている状態であってもよい。後者の場合は、双方のゲート電極層に、同じ高さの電
位が与えられていても良いし、他方のゲート電極層にのみ接地電位などの固定電位が与え
られていてもよい。他方のゲートに与える電位の高さを制御することで、トランジスタ３
３０のしきい値電圧を制御することができる。
図５（Ｂ）に示すトランジスタ３３０において、酸化物半導体積層膜４０４は、酸化物半
導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの順で積層されてい
ている。
デュアルゲート構造のトランジスタ３３０においても、酸化物半導体層４０４ｂの導電率
を、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。この
ような構成とすることにより、例えば、ゲート電極層４１０に電圧が印加された場合であ
っても、キャリアは、酸化物半導体層４０４ｃと、ゲート絶縁膜４０９との界面を移動す
ることなく、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面を移動する。ま
た、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素
で構成される酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体
層４０４ｃとの界面における酸素欠損の量は低減されている。これにより、キャリアが酸
化物半導体層４０４ｃと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損
に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気
特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができ
る。
ここで、酸化物半導体層が単層の場合と、酸化物半導体層を積層した場合のエネルギーバ
ンド構造について、図６及び図７を参照して説明する。
図６（Ａ）に、単層の酸化物半導体層を用いたトランジスタの断面図を示し、図６（Ｂ）
に、図６（Ａ）のＸ１−Ｘ２断面におけるエネルギーバンド図（模式図）を示す。
図６（Ａ）に示すトランジスタにおいて、基板４００上に、絶縁膜４０８を介して酸化物
半導体層４１１が設けられ、酸化物半導体層４１１上に、ソース電極層４０５ａ及びドレ
イン電極層４０５ｂが設けられ、酸化物半導体層４１１、ソース電極層４０５ａ、ドレイ
ン電極層４０５ｂを覆うようにゲート絶縁膜４０９が設けられ、酸化物半導体層４１１上
にゲート絶縁膜４０９を介してゲート電極層４１０が設けられている。
図６（Ａ）において、酸化物半導体層４１１は、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯと
も記す）層とし、絶縁膜４０８及びゲート絶縁膜４０９は酸化窒化シリコン膜として説明
する。
図７（Ａ）に、積層された酸化物半導体層（ＩＧＺＯ層）を用いたトランジスタの断面図
を示し、図７（Ｂ）に、図７（Ａ）のＹ１−Ｙ２断面におけるエネルギーバンド図（模式
図）を示す。
図７（Ａ）に示すトランジスタにおいて、基板４００上に、絶縁膜４０８を介して酸化物
半導体積層膜４０４が設けられ、酸化物半導体積層膜４０４上に、ソース電極層４０５ａ
及びドレイン電極層４０５ｂが設けられ、酸化物半導体積層膜４０４、ソース電極層４０
５ａ、ドレイン電極層４０５ｂを覆うようにゲート絶縁膜４０９が設けられ、酸化物半導
体積層膜４０４上にゲート絶縁膜４０９を介してゲート電極層４１０が設けられている。
図７（Ａ）に示す酸化物半導体積層膜４０４において、酸化物半導体層４０４ａ、４０４
ｃは、原子比でＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩＧＺＯ層
とし、酸化物半導体層４０４ｂは、原子比でＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット
を用いて作成したＩＧＺＯ層とする。また、図７（Ａ）において、絶縁膜４０８及びゲー
ト絶縁膜４０９は酸化窒化シリコン膜として説明する。
図６（Ｂ）に示すように、酸化物半導体層が単層構造の場合には、上下にある酸化窒化シ
リコン膜中のシリコンがＩＧＺＯ層の中へ界面から数ｎｍ程度まで混入することがある。
シリコンがＩＧＺＯの中に入ると不純物準位を形成する。不純物準位がドナーとなり電子
を生成することでｎ型化することがある。よって、酸化物半導体のバンドは図６（Ｂ）の
ような形に曲がることになる。また、シリコンがＩＧＺＯ層に混入することによって、ア
モルファス化しやすくなる。また、界面散乱、Ｓｉ等の不純物散乱が存在するため、電子
移動度の低下が懸念される。
これに対し、図７（Ｂ）に示すように、酸化物半導体層が３層構造の場合には、たとえ、
シリコンが酸化物半導体積層膜４０４に混入したとしても、第１の酸化物半導体層４０４
ａと、第３の酸化物半導体層４０４ｃまでであり、第２の酸化物半導体層４０４ｂには混
入しにくくなる。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を用いた
第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃの電子親和力は、原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を用いた第２の酸化物半導体層４０４
ｂの電子親和力より小さい。このため、酸化物半導体積層膜４０４の伝導帯は、図７（Ｂ
）のような井戸型構造になる。
また、酸化物半導体積層膜４０４においてもシリコンの混入は起きるが、第１の酸化物半
導体層４０４ａ及び第３の酸化物半導体層４０４ｃの膜厚が、数ｎｍよりも厚ければ、第
２の酸化物半導体層４０４ｂにまで到達しないため、その影響は低減される。
酸化物半導体積層膜４０４を有するトランジスタにおいて、第２の酸化物半導体層４０４
ｂの電子親和力はその上下の層よりも電子親和力が大きいため、第２の酸化物半導体層４
０４ｂに主に電子の経路となる。また、第２の酸化物半導体層４０４ｂを、電子が移動す
るため、第１の酸化物半導体層４０４ａ、第３の酸化物半導体層４０４ｃによる不純物準
位によるトラップなどが生じにくい。
また、第２の酸化物半導体層４０４ｂにはシリコンが混入されていない、または少ないた
め、第２の酸化物半導体層４０４ｂの少なくともチャネルが形成される領域においては、
ＣＡＡＣ−ＯＳ層とすることができる。また、界面散乱、シリコン等の不純物散乱が少な
いため、電子移動度が向上する。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、図４に示す酸化物半導体積層膜を用いたトランジスタの作製方法につ
いて、図８を参照して説明する。
まず、基板４００上に、ゲート電極層４０１を形成する（図８（Ａ）参照）。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウ
ムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使
われる各種ガラス基板を用いることができる。なお、基板としては、熱膨張係数が２５×
１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×
１０−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃
以上７４０℃以下）である基板を用いることが好ましい。
第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１７００ｍｍ）、第６世代
（１７００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代
（２２００ｍｍ×２７００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世
代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作
製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合
ある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ない
ものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは７
００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐ
ｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
または、基板４００として、セラミック基板、石英基板、サファイア基板などを用いるこ
とができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき
る。これらの基板上に半導体素子が設けられたものを用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体積層膜４０４を含むトラン
ジスタ３１０を直接作製してもよいし、他の作製基板に酸化物半導体積層膜４０４を含む
トランジスタ３１０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基
板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体積層膜を含むトラン
ジスタ３１０との間に剥離層を設けるとよい。
ゲート電極層４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料
を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素を
ドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリ
サイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造と
してもよい。
また、ゲート電極層４０１は、酸化インジウム酸化スズ、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素
を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導
電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート電極層４０１として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ
−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や
、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、
金属窒化物膜（ＩｎＮ、ＳｎＮなど）を用いることができる。
ゲート絶縁膜４０２は、スパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いて形成
することができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いるこ
とができ、また他の方法としては、塗布膜なども用いることができる。
ゲート絶縁膜４０２は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シ
リコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を
用いて形成することができる。
また、ゲート絶縁膜４０２は酸化ハフニウム、酸化イットリウム、ハフニウムシリケート
（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（Ｈｆ
ＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０
、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を
低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造として
も良い。
なお、ゲート絶縁膜４０２において、後に形成される第１の酸化物半導体層４０３ａと接
する領域（本実施の形態においては、ゲート絶縁膜）は、酸化物絶縁膜であることが好ま
しく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することが
より好ましい。ゲート絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下
にてゲート絶縁膜４０２を形成すればよい。又は、成膜後のゲート絶縁膜４０２に酸素を
導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イ
オンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることが
できる。
ゲート絶縁膜４０２に酸素過剰領域を設けることにより、酸化物半導体積層膜を形成した
後、加熱処理を行うことで、酸素を供給することができる。これにより、酸化物半導体積
層膜に含まれる酸素欠損を低減することができる。
本実施の形態では、ゲート絶縁膜４０２として窒化シリコン膜と、酸化シリコン膜とを形
成する。
次いで、ゲート絶縁膜４０２上に、酸化物半導体積層膜を構成する第１の酸化物半導体層
４０３ａ、第２の酸化物半導体層４０３ｂ及び第３の酸化物半導体層４０３ｃを順に成膜
する（図８（Ｂ）参照）。
酸化物半導体積層膜となる第１の酸化物半導体層４０３ａ、第２の酸化物半導体層４０３
ｂ、及び第３の酸化物半導体層４０３ｃとして、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ
−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−
Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇ
ｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ
−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−
Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いるこ
とができる。
なお、ここでいう、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有
する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａと
Ｚｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（
ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／
２：１／６：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／６：１／２：１／３）の
原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：
Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５
（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とするトランジスタ
の電気特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用い
ればよい。また、必要とするトランジスタの電気特性を得るために、キャリア濃度や不純
物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとする
ことが好ましい。
本実施の形態では、第１の酸化物半導体層４０３ａとして、原子数比１：３：２のＩＧＺ
Ｏ層、第２の酸化物半導体層４０３ｂとして、原子数比１：１：１のＩＧＺＯ層、第３の
酸化物半導体層４０３ｃとして、原子数比１：３：２のＩＧＺＯ層を成膜する場合につい
て説明する。
トランジスタ３１０に含まれる第２の酸化物半導体層４０３ｂには、例えば、結晶部を含
む酸化物半導体層を適用する。但し、成膜後の第２の酸化物半導体層４０３ｂは、必ずし
も結晶部を含んでいなくともよく、この場合、成膜後のいずれかの工程において、非晶質
酸化物半導体に熱処理を加えることで、結晶部を含む第２の酸化物半導体層としてもよい
。非晶質酸化物半導体を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ま
しくは４００℃以上、より好ましくは５５０℃以上とする。当該熱処理は、作製工程にお
ける他の熱処理と兼ねることも可能である。また、結晶化の熱処理には、レーザ照射装置
を用いてもよい。
各酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌ
ａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃを成膜する際、できる限り膜中に含
まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパ
ッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰
囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガ
ス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。
処理室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば
、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化
合物も）等の排気能力が高いため、クライオポンプを用いて排気した処理室で成膜した膜
中に含まれる不純物の濃度を低減できる。
また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃをスパッタリング法で成膜す
る場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％
以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲッ
トを用いることにより、成膜される膜を緻密な膜とすることができる。
なお、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導
体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度と
しては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３
５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶部を含む酸
化物半導体層を形成することができる。
また、ＣＡＡＣ−ＯＳ層を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって酸化物半導体層の結晶状態が崩れ
ることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素お
よび窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具
体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上７００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
なお、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃは、大気開放せずに連続的に
成膜することが好ましい。酸化物半導体層の成膜を大気開放せずに連続的に行うことで、
酸化物半導体層表面への水素又は水素化合物の付着（例えば、吸着水など）を防止するこ
とができるため、不純物の混入を抑制することができる。同様に、ゲート絶縁膜４０２と
酸化物半導体層４０３ａとは大気開放せずに連続的に成膜することが好ましい。
また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃに対して、膜中に含まれる過
剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うこ
とが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とす
る。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ
型の導電性を付与する不純物である水素を除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジ
スタの作製工程においてどのタイミングで行ってもよい。例えば、酸化物半導体層を島状
に加工した後に行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行っ
てもよく、他の熱処理と兼ねてもよい。熱処理には、レーザ照射装置を適用してもよい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素など
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．
９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）と
することが好ましい。
また、熱処理で酸化物半導体層を加熱した後、加熱温度を維持、又はその加熱温度から徐
冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（Ｃ
ＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の
水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好まし
くは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、
水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化
二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガ
ス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい
。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の
排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素
を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化することができ
る。
また、脱水化又は脱水素化処理によって酸素が同時に脱離して減少してしまうおそれがあ
るため、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラ
ジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給しても
よい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給す
ることによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高
純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性の変動が
抑制されており、電気的に安定である。
酸素を導入する場合、酸化物半導体積層膜（又は酸化物半導体層）に直接導入してもよい
し、後に形成される絶縁層を通過して酸化物半導体積層膜へ導入してもよい。酸素（少な
くとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）の導入方法としては、
イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理
等を用いることができる。また、酸素導入処理には、酸素を含むガスを用いることができ
る。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭
素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを
含ませてもよい。
例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ
／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
酸化物半導体積層膜への酸素の供給は、酸化物半導体積層膜の成膜後であれば、そのタイ
ミングは特に限定されない。また、酸素の導入は複数回行ってもよい。
次いで、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃを、フォトリソグラフィ法
を用いたエッチング処理によって島状の第１の酸化物半導体層４０４ａ乃至第３の酸化物
半導体層４０４ｃに加工して、酸化物半導体積層膜４０４を形成する（図８（Ｃ）参照）
。
なお、本実施の形態においては、第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体
層４０４ｃを一度のエッチング処理によって島状に加工することで、酸化物半導体積層膜
４０４に含まれる各酸化物半導体層の端部は一致する。なお、本明細書等において、一致
とは、概略一致も含むものとする。例えば、同じマスクを用いてエッチングした積層構造
の層Ａの端部と層Ｂの端部とは一致しているとみなす。
次いで、酸化物半導体積層膜４０４上に導電膜を形成し、これを加工してソース電極層４
０５ａ及びドレイン電極層４０５ｂ（これと同じ層で形成される配線を含む）を形成する
（図８（Ｄ）参照）。
ソース電極層４０５ａ及びドレイン電極層４０５ｂは、例えば、アルミニウム、クロム、
銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、また
は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タン
グステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は
上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそ
れらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層さ
せた構成としても良い。また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用
いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物として
は酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化イ
ンジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−Ｚ
ｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができ
る。
絶縁膜４０６は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜するこ
とができる。
絶縁膜４０６としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウ
ム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシ
ウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、窒化シリコン膜、窒化
酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの無機絶縁膜などの
単層又は積層を用いることができる。
本実施の形態では、絶縁膜４０６として、酸化シリコン膜を成膜する。
ここで、絶縁膜４０６に酸素過剰領域を形成するために、酸素導入工程を行ってもよい。
絶縁膜４０６に酸素導入工程を行う場合は、ゲート絶縁膜４０２に行う場合と同様に行う
ことができる。
また、トランジスタ上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形
成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹
脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積
層させることで、平坦化絶縁膜を形成してもよい。
以上の工程で、本発明に係る半導体装置を作製することができる（図８（Ｅ）参照）。
酸化物半導体積層膜４０４に接する絶縁膜として、酸化物絶縁膜を用いたり、絶縁膜に酸
素過剰領域を形成することにより、加熱処理などによって、絶縁膜に含まれる過剰な酸素
を、酸化物半導体積層膜に供給することができる。これにより、酸化物半導体積層膜に含
まれる酸素欠損を低減することができる。
図８（Ｅ）に示すように、酸化物半導体層を３層構造とし、酸化物半導体層４０４ｂの導
電率を、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。
このような構成とすることにより、例えば、絶縁膜４０６側から電圧が印加された場合で
あっても、キャリアは、酸化物半導体層４０４ｃと絶縁膜４０６との界面を移動すること
なく、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面を移動する。また、酸
化物半導体層４０４ｂと酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素で構成
される酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体層４０
４ｃとの界面における酸素欠損の量は低減されている。これにより、キャリアが酸化物半
導体層４０４ｃと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因
する局在準位の影響を小さくすることができる。
図９に、ボトムゲート型のトランジスタにおける酸化物半導体積層膜の積層例について示
す。酸化物半導体積層膜以外の構成については、図４に示すトランジスタ３１０と同様で
ある。
図９（Ａ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂ及び第３
の酸化物半導体層４０４ｃが島状に加工され、第１の酸化物半導体層４０３ａは加工され
ていないトランジスタ３４０を示す。
図９（Ｂ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２
の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０３ｃが加工され
ていないトランジスタ３５０を示す。
図９（Ｃ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂが島状に
加工され、第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃが加工され
ていないトランジスタ３６０を示す。
図９（Ｄ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２
の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０４ｃが第１の酸
化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂの側面を覆うように設けられて
いるトランジスタ４５０を示す。
図１０に、トップゲート型のトランジスタにおける酸化物半導体積層膜の積層例について
示す。酸化物半導体積層膜以外の構成については、図５（Ａ）に示すトランジスタ３２０
と同様である。
図１０（Ａ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂ及び第
３の酸化物半導体層４０４ｃが島状に加工され、第１の酸化物半導体層４０３ａは加工さ
れていないトランジスタ３７０を示す。
図１０（Ｂ）では、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが
島状に加工され、第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３８０
を示す。
図１０（Ｃ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂが島状
に加工され、第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃが加工さ
れていないトランジスタ３９０を示す。
図１０（Ｄ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第
２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０４ｃが第１の
酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂの側面を覆うように設けられ
ているトランジスタ４６０を示す。
酸化物半導体を構成する金属酸化物において、インジウムの組成の割合が高いほど、導電
率が高い金属酸化物となる。例えば、第２の酸化物半導体層４０４ｂのインジウムの含有
率を、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃのインジウムの
含有率よりも多くすることで、第２の酸化物半導体層４０４ｂの導電率σ２を、第１の酸
化物半導体層４０４ａの導電率σ１及び第３の酸化物半導体層４０４ｃの導電率σ３より
も高くすることができる。
導電率σ２は、導電率σ１及び導電率σ３と比較して、１×１０３Ｓ／ｃｍ以上、好まし
くは、１×１０５Ｓ／ｃｍ以上高いことが好ましい。
例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物半導体層の導電率は、６．５
×１０−５Ｓ／ｃｍ〜４．５×１０−１Ｓ／ｃｍである。また、原子数比がＩｎ：Ｇａ：
Ｚｎ＝３：１：２の酸化物半導体層の導電率は、２Ｓ／ｃｍ〜９．７Ｓ／ｃｍである。ま
た、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物半導体層の導電率は、１×１０−
７Ｓ／ｃｍ（測定下限未満）である。
したがって、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物半導体層を、加工してい
ない第１の酸化物半導体層４０３ａまたは第３の酸化物半導体層４０３ｃとして用いたと
しても、当該第１又は第３の酸化物半導体層がキャリアのリークパスとなることはない。
また、導電率が高い酸化物半導体層を、第２の酸化物半導体層４０４ｂとして用いること
で、トランジスタのチャネルは、第２の酸化物半導体層４０４ｂに形成される。図９に示
すボトムゲート型のトランジスタの場合は、キャリアが、第２の酸化物半導体層４０４ｂ
と、第１の酸化物半導体層４０４ａとの界面を移動する。また、図１０に示すトップゲー
ト型のトランジスタの場合は、キャリアが第２の酸化物半導体層４０４ｂと、第３の酸化
物半導体層４０４ｃとの界面を移動する。
いずれにしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これに
より、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトラ
ンジスタを得ることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機とも
いう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタ
ルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機
（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体
例を図１１に示す。
図１１（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかで示す半導体装置は、表示部９００３に用いることが可能であ
り、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態
３に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ
入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１１（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は
、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示
することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した
構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモ
コン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー
９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示され
る映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機
９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図１１（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テ
レビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さ
らにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向
（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情
報通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いること
が可能であり、テレビジョン装置、及びリモコン操作機に高い信頼性を付与することがで
きる。
図１１（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キ
ーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む
。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能であ
り、コンピュータに高い信頼性を付与することができる。
図１２（Ａ）及び図１２（Ｂ）は２つ折り可能なタブレット型端末である。図１２（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに
用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４を有する。なお、図１２（Ｂ）では充放電制御回路９６３
４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について
示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１２（Ａ）及び図１２（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。
また、図１２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１２（Ｃ
）にブロック図を示し説明する。図１２（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１２（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるよ
うＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動
作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバ
ータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表
示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテ
リー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、順に積層された第１乃至第３の酸化物半導体層に対して、ＣＰＭ測定を行
った結果について説明する。
まず、本実施例で作製した試料Ａについて、図１３（Ａ）を用いて説明する。
まず、ガラス基板７００上に、第１の酸化物半導体層として、３０ｎｍの原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝
１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：
３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと１５
ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａ
に制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：
Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体層として、１００ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１
：１のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ
層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を
用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと１５ｓｃｃｍの酸素をスパ
ッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋ
Ｗの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩ
ＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第１の酸化物半導体層及び第２の酸化物半導体層にエッチングを行うことにより、
島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂを形成した。
次に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて、１時
間行った後、ドライエア（乾燥雰囲気）にて、１時間行った。
次に、島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂ上に、１
００ｎｍのタングステン膜を形成した。当該タングステン膜は、スパッタリングターゲッ
トとして、タングステンを用い、スパッタリングガスとして、８０ｓｃｃｍのアルゴンを
スパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１ｋ
Ｗの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２
３０℃とした。そして、タングステン膜に選択的にエッチングを行うことにより、電極層
７０５ａ、７０５ｂを形成した。
次に、第２の酸化物半導体層７０１ｂ、及び電極層７０５ａ、７０５ｂ上に、第３の酸化
物半導体層７０１ｃとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧ
ＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパ
ッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパ
ッタリングガスとして、３０ｓｃｃｍのアルゴンと１５ｓｃｃｍの酸素をスパッタリング
装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電
力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を
成膜する際の基板温度は、２００℃とした。
次に、第３の酸化物半導体層７０１ｃ上に絶縁膜７０６として３００ｎｍの酸化シリコン
膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用
い、スパッタリングガスとして、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に
供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜
した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、
ドライエア（乾燥雰囲気）にて、１時間行った。
以上により、図１３（Ａ）に示す試料Ａを作製した。
次に、試料Ｂについて、図１３（Ｂ）を用いて説明する。
まず、試料Ａと同様にガラス基板７００上に、第１の酸化物半導体層として、３０ｎｍの
原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍの
アルゴンと１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧
力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比
がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とし
た。
次に、第２の酸化物半導体層７０１ｂ（７０１ｂ１、７０１ｂ２）として、５０ｎｍの原
子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層と、５０ｎｍの原子数比がＩｎ：Ｇ
ａ：Ｚｎ＝１：１：１のＩＧＺＯ層と、を成膜した。原子数比がＩｎ：Ｇａ：Ｚｎ＝３：
１：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：
２（原子数比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリン
グ装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流
電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層
を成膜する際の基板温度は、２００℃とした。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：
１：１のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１（原子数比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリン
グ装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流
電力を供給して成膜した。
次に、第１の酸化物半導体層及び第２の酸化物半導体層にエッチングを行うことにより、
島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂ（７０１ｂ１、
７０１ｂ２）を形成した。
次に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて、１時
間行った後、ドライエア（乾燥雰囲気）にて、１時間行った。
次に、島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂ（７０１
ｂ１、７０１ｂ２）上に、１００ｎｍのタングステン膜を形成した。当該タングステン膜
は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして
、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を
０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を
成膜する際の成膜温度は２３０℃とした。そして、タングステン膜に選択的にエッチング
を行うことにより、電極層７０５ａ、７０５ｂを形成した。
次に、第２の酸化物半導体層７０１ｂ（７０１ｂ１、７０１ｂ２）、及び電極層７０５ａ
、７０５ｂ上に、第３の酸化物半導体層７０１ｃとして、３０ｎｍの原子数比がＩｎ：Ｇ
ａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：
３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：
２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓ
ｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに
制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚ
ｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第３の酸化物半導体層７０１ｃ上に絶縁膜７０６として３００ｎｍの酸化シリコン
膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用
い、スパッタリングガスとして、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に
供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜
した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、
ドライエア（乾燥雰囲気）にて、１時間行った。
以上により、図１３（Ｂ）に示す試料Ｂを作製した。
その後、試料Ａ及び試料Ｂについて、ＣＰＭ測定を行った結果を、図１４及び図１５に示
す。図１４（Ａ）及び図１５（Ａ）に示す太線は、各試料の吸収係数のカーブを示し、細
い線は、光学的に測定した吸収係数を示し、細い点線は接線を示す。図１４（Ａ）に、試
料Ａの吸収係数のカーブを示し、図１４（Ｂ）に、吸収係数のカーブからバンドテール起
因の吸収係数を除いた吸収係数、すなわち欠陥に起因する吸収係数を示す。図１５（Ａ）
に、試料Ｂの吸収係数のカーブを示し、図１５（Ｂ）に欠陥に起因する吸収係数を示す。
図１４（Ａ）及び図１５（Ａ）において、横軸は光エネルギーを表し、縦軸は吸収係数を
表す。また、図１４（Ｂ）及び図１５（Ｂ）において、横軸は吸収係数を表し、縦軸は光
エネルギーを表す。なお、図１４（Ｂ）及び図１５（Ｂ）の縦軸において、酸化物半導体
層の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。図１４（Ｂ）に
おいて、実線で示す曲線は試料Ａの局在準位に相当し、エネルギーが１．５ｅＶ以上２．
３ｅＶ以下の範囲において、局在準位に起因する吸収が確認された。エネルギー毎の値を
積分すると、試料Ａにおける局在準位による吸収係数は、２．０２×１０−４［／ｃｍ］
であった。また、図１５（Ｂ）において、実線で示す曲線は試料Ｂの局在準位に相当し、
エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、局在準位に起因する吸収が
確認された。また、エネルギー毎の値を積分すると、試料Ｂにおける局在準位による吸収
係数は、２．８４×１０−３［／ｃｍ］であった。
以上の結果から、インジウムの組成の割合が高い第２の酸化物半導体層７０１ｂを、第１
の酸化物半導体層７０１ａ及び第３の酸化物半導体層７０１ｃで挟むことにより、酸素欠
損の影響を低減することができることが確認できた。これにより、ＣＰＭにより測定され
た局在準位による吸収係数を上述の値とすることができたと考えられる。
本実施例では、本発明の一態様に係る酸化物半導体積層膜を用いたトランジスタについて
、信頼性評価を行った結果について説明する。
まず、本発明の一態様に係る酸化物半導体積層膜を用いたトランジスタを含む試料Ｃ及び
試料Ｄについて、図１６を参照して説明する。
まず、トランジスタを含む試料Ｃの作製工程について説明する。基板８００としてシリコ
ン基板を用い、基板８００上に下地膜８０８として１００ｎｍの酸化シリコン膜と、３０
０ｎｍの酸化窒化シリコン膜と、を形成した。酸化シリコン膜は、塩素を含有する酸化性
雰囲気にて、９５０℃の熱酸化処理を行うことにより形成した。また、酸化窒化シリコン
膜は、ＣＶＤ法により、形成した。
次に、下地膜８０８の表面にＣＭＰ処理を行うことにより、下地膜８０８の表面に平坦化
処理を行った。
平坦化処理の後に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、真空にて
、１時間行った。その後、イオン注入法により、下地膜８０８に、酸素イオンを注入した
。なお、酸素イオンの注入条件は、加速電圧６０ｋＶ、ドーズ量を２．０×１０１６ｉｏ
ｎｓ／ｃｍ２とした。
次に、第１の酸化物半導体層８０３ａとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１
：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧ
ＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比
）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素
をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０
．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：
２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体層８０３ｂとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝３
：１：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧ
ＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比
）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素
をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０
．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：
２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第３の酸化物半導体層８０３ｃとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１
：１：１のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧ
ＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比
）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素
をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０
．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：
１のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
なお、第１の酸化物半導体層８０３ａから第３の酸化物半導体層８０３ｃは、大気開放す
ることなく連続的に成膜した。以上の工程が、図１６（Ａ）に示す工程である。
次に、第３の酸化物半導体層８０３ｃの成膜後、加熱処理を行った。加熱処理は、加熱温
度を４５０℃とし、窒素雰囲気にて、１時間行った後、酸素雰囲気にて、１時間行った。
次に、第１の酸化物半導体層８０３ａ乃至第３の酸化物半導体層８０３ｃを、フォトリソ
グラフィ工程を用いたエッチング処理によって島状の第１の酸化物半導体層８０４ａ乃至
第３の酸化物半導体層８０４ｃに加工して、酸化物半導体積層膜８０４を形成した（図１
６（Ｂ）参照）。
次に、酸化物半導体積層膜８０４上に、１００ｎｍのタングステン膜を成膜した。当該タ
ングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリン
グガスとして、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理
室内の圧力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タン
グステン膜を成膜する際の成膜温度は、２３０℃とした。そして、タングステン膜に選択
的にエッチングを行うことにより、ソース電極層８０５ａ、ドレイン電極層８０５ｂを形
成した（図１６（Ｃ）参照）。
次に、ソース電極層８０５ａ及びドレイン電極層８０５ｂ上に、ゲート絶縁膜８０９とし
て、ＣＶＤ法により２０ｎｍの酸化窒化シリコン膜を成膜した。
次に、ゲート絶縁膜８０９上に、３０ｎｍの窒化タンタル膜と、１３５ｎｍのタングステ
ン膜を成膜した。窒化タンタル膜は、スパッタリングターゲットとして、窒化タンタルを
用い、スパッタリングガスとして、５０ｓｃｃｍのアルゴンと１０ｓｃｃｍの窒素をスパ
ッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御して、１ｋＷの
直流電力を供給して成膜した。なお、窒化タンタル膜を成膜する際の基板温度は、室温と
した。また、タングステン膜は、スパッタリングターゲットとして、タングステンを用い
、スパッタリングガスとして、１００ｓｃｃｍのアルゴンをスパッタリング装置の処理室
内に供給し、処理室内の圧力を２．０Ｐａに制御して、４ｋＷの直流電力を供給して成膜
した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、窒化
タンタル膜とタングステン膜に選択的にエッチングを行うことにより、ゲート電極層８１
０を形成した。
次に、ゲート電極層８１０、ソース電極層８０５ａ、及びドレイン電極層８０５ｂをマス
クとして、イオン注入法により、酸化物半導体積層膜８０４に、リン（Ｐ）イオンを注入
した。リン（Ｐ）イオンの注入条件は加速電圧４０ｋＶ、ドーズ量を１．０×１０１５ｉ
ｏｎｓ／ｃｍ２とした。
次に、絶縁膜８１１として、スパッタリング法により、７０ｎｍの酸化アルミニウム膜と
、ＣＶＤ法により、３００ｎｍの酸化窒化シリコン膜とを成膜した。酸化アルミニウム膜
は、スパッタリングガスとして、２５ｓｃｃｍのアルゴンと、２５ｓｃｃｍの酸素をスパ
ッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａ、直流電力２．５ｋＷ
を供給して成膜した。なお、酸化アルミニウム膜を成膜する際の基板温度は、２５０℃と
した。
次に、絶縁膜８１１に選択的にエッチングを行うことにより、ソース電極層８０５ａ及び
ドレイン電極層８０５ｂに達する開口を形成した。その後、５０ｎｍのチタン膜と、２０
０ｎｍのアルミニウム膜と、５０ｎｍのチタン膜と、を成膜した。チタン膜は、スパッタ
リングガスとして、２０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、
処理室内の圧力を０．１Ｐａ、直流電力１２ｋＷを供給して成膜した。なお、チタン膜を
成膜する際の基板温度は、室温とした。また、アルミニウム膜は、スパッタリングガスと
して、５０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧
力を０．４Ｐａ、直流電流１ｋＷを供給して成膜した。そして、チタン膜、アルミニウム
膜、チタン膜に選択的にエッチングを行うことにより、配線層８１２ａ及び配線層８１２
ｂを形成した（図１６（Ｄ）参照）。
以上の工程により、トランジスタを含む試料Ｃを作製した。
次に、トランジスタを含む試料Ｄの作製工程について説明する。
試料Ｄは、酸化物半導体積層膜８０４の構成が異なること以外は、試料Ｃと同様であるた
め、異なる点についてのみ説明する。
下地膜８０８に酸素導入工程を行った後、第１の酸化物半導体層８０３ａ、第２の酸化物
半導体層８０３ｂ、第３の酸化物半導体層８０３ｃを成膜した。
第１の酸化物半導体層８０３ａとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：
２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層
は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用
い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパ
ッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋ
Ｗの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩ
ＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体層８０３ｂとして、１５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝
３：１：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩ
ＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数
比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸
素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、
０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１
：２のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
次に、第３の酸化物半導体層８０３ｃとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１
：１：１のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧ
ＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比
）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素
をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０
．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：
１のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
なお、第１の酸化物半導体層８０３ａから第３の酸化物半導体層８０３ｃは、大気開放す
ることなく連続的に成膜した。
その後の工程は、試料Ｃと同様に行うことにより、トランジスタを含む試料Ｄを作製した
。
次に、比較例としてトランジスタを含む試料Ｅの作製工程について説明する。
試料Ｅは、積層した酸化物半導体層ではなく、単層の酸化物半導体層を用いたこと以外は
、試料Ｃと同様であるため、異なる点についてのみ説明する。
下地膜８０８に酸素導入工程を行った後、酸化物半導体層を成膜した。
酸化物半導体層として、１５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ
層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層は、スパッタ
リングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタ
リングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装
置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力
を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成
膜する際の基板温度は、２００℃とした。
その後の工程は、試料Ｃと同様に行うことにより、トランジスタを含む試料Ｅを作製した
。
試料Ｃ乃至試料Ｅに含まれるトランジスタのチャネル長（Ｌ）は、０．６μｍ及びチャネ
ル幅（Ｗ）は、１．０μｍとした。
トランジスタの信頼性を調べるための手法の一つに、ＧＢＴ試験がある。ＧＢＴ試験は加
速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で
評価することができる。特に、ＧＢＴ試験前後におけるトランジスタのしきい値電圧の変
化量は、信頼性を調べるための重要な指標となる。ＧＢＴ試験前後において、しきい値電
圧の変化量が小さいほど信頼性が高い。
トランジスタが形成されている基板を一定の温度に維持し、トランジスタのソースとドレ
インを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定時間与える。基
板の温度は、試験目的に応じて適宜設定すればよい。なお、「＋ＧＢＴ試験」では、ゲー
トに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）より
も高く、「−ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソー
スとドレインは同電位である。）よりも低い。
ＧＢＴ試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度及び電界印加時
間により決定することができる。ゲート絶縁層中の電界強度は、ゲートと、ソース及びド
レインと、の間の電位差をゲート絶縁層の厚さで除して決定される。
本実施例では試料Ｃ乃至試料Ｅに含まれるそれぞれのトランジスタに＋ＧＢＴ試験を行っ
た。はじめに、トランジスタのＶｇ−Ｉｄ特性の初期特性を測定した。ここでは、基板温
度を４０℃とし、ソース−ドレイン間電圧（以下、ドレイン電圧記す。）を、０．１Ｖ、
３．３Ｖとし、ソース−ゲート電極間電圧（以下、ゲート電圧と記す。）を、−４Ｖから
＋４Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流と記す。）の変
化特性、すなわちＶｇ−Ｉｄ特性を測定した。
次に、基板温度を１５０℃まで上昇させた後、トランジスタのソース及びドレインの電位
を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が＋１．６５ＭＶ／ｃｍとな
るようにゲート電極に＋３．３Ｖを印加し、１時間保持した。その後、ゲート電極、ソー
ス、及びドレインへ電圧を印加したまま、基板温度を４０℃まで下げた。基板温度が４０
℃になった後、ゲート電極、ソース、及びドレインへの電圧の印加を終了させた。
次に、初期特性の測定と同じ条件で、Ｖｇ−Ｉｄ特性を測定した。
次に、試料Ｃ乃至試料Ｅに含まれるそれぞれのトランジスタに−ＧＢＴ試験を行った。は
じめに、トランジスタＶｇ−Ｉｄ特性の初期特性を測定した。＋ＧＢＴ試験の場合と同様
に、基板温度を４０℃とし、ソース−ドレイン間電圧（以下、ドレイン電圧記す。）を、
０．１Ｖ、３．３Ｖとし、ソース−ゲート電極間電圧（以下、ゲート電圧と記す。）を、
−４Ｖから＋４Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流と記
す。）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
次に、基板温度を１５０℃まで上昇させた後、トランジスタのソース及びドレインの電位
を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が−１．６５ＭＶ／ｃｍとな
るようにゲート電極に−３．３Ｖを印加し、１時間保持した。その後、ゲート電極、ソー
ス、及びドレインへ電圧を印加したまま、基板温度を４０℃まで下げた。基板温度が４０
℃になった後、ゲート電極、ソース、及びドレインへの電圧の印加を終了させた。
次に、初期特性の測定と同じ条件で、Ｖｇ−Ｉｄ特性を測定した。
図１７乃至図１９に、試料Ｃ乃至試料Ｅに含まれるトランジスタの＋ＧＢＴ試験結果、及
び−ＧＢＴ試験結果を示す。図１７（Ａ）に試料Ｃに含まれるトランジスタの＋ＧＢＴ試
験結果、図１７（Ｂ）に試料Ｃに含まれるトランジスタの−ＧＢＴ試験結果を示す。図１
８（Ａ）に試料Ｄに含まれるトランジスタの＋ＧＢＴ試験結果、図１８（Ｂ）に試料Ｄに
含まれるトランジスタの−ＧＢＴ試験結果を示す。図１９（Ａ）に試料Ｅに含まれるトラ
ンジスタの＋ＧＢＴ試験結果、図１９（Ｂ）に試料Ｅに含まれるトランジスタの−ＧＢＴ
試験結果を示す。
なお、図１７乃至図１９において、ＧＢＴ試験前を細線、試験後を太線で示している。
図１７及び図１８に示すように、試料Ｃ及び試料Ｄが有するトランジスタの＋ＧＢＴ試験
および−ＧＢＴ試験によるしきい値電圧の変動は、ほとんど見られなかった。これに対し
、図１９に示すように、試料Ｅが有するトランジスタでは、＋ＧＢＴ試験によるしきい値
電圧の変動が確認された。また、試料Ｅが有するトランジスタでは、オン電流の低下も確
認された。以上の結果から、試料Ｃ及び試料Ｄに含まれるトランジスタは、ＧＢＴ試験前
後におけるしきい値電圧の変動が小さく、信頼性が高いことが確認できた。
本実施例では、本発明の一態様に係る酸化物半導体積層膜を構成する酸化物半導体の導電
率について評価した結果について説明する。
本実施例では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、３：１：２、１：３：２のタ
ーゲットを用いて、それぞれ酸化物半導体層を成膜した。成膜した酸化物半導体層に、加
熱処理を行った後、ホール効果測定器にて導電率を測定した。また、それぞれの酸化物半
導体層上にさらに酸化シリコン膜を成膜して、加熱処理を行った後、ホール効果測定器に
て導電率を測定した。なお、本実施例では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の
ＩＧＺＯ層を第１のＩＧＺＯ層、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層
を第２のＩＧＺＯ層、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を第３のＩ
ＧＺＯ層と記す。
ガラス基板上に、１００ｎｍの第１のＩＧＺＯ層を成膜した。当該第１のＩＧＺＯ層は、
スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、
スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給
し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した
。なお、第１のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
次に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて、１時
間行った後、ドライエア（乾燥雰囲気）にて、１時間行った。
次に、第１のＩＧＺＯ層上に、１００ｎｍのタングステン膜を形成した。当該タングステ
ン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスと
して、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧
力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン
膜を成膜する際の成膜温度は、２３０℃とした。そして、タングステン膜に選択的にエッ
チングを行うことにより、電極層を形成した。
ここで、第１のＩＧＺＯ層に対してホール効果測定器にて導電率を測定した。
次に、第１のＩＧＺＯ層及び電極層上に、酸化シリコン膜を成膜した。酸化シリコン膜は
、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、
５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４
Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコン膜を成
膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、
ドライエア（乾燥雰囲気）にて、１時間行った。
その後、第１のＩＧＺＯ層に対して、ホール効果測定器にて導電率を測定した。
同様にして、ガラス基板上に、１００ｎｍの第２のＩＧＺＯ層を成膜した。当該第２のＩ
ＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数
比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処
理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給
して成膜した。なお、第２のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
ここで、第２のＩＧＺＯ層に対してホール効果測定器にて導電率を測定した。
次に、第１及び第２のＩＧＺＯ層及び電極層上に、酸化シリコン膜を成膜した。酸化シリ
コン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガス
として、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力
を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコ
ン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、
ドライエア（乾燥雰囲気）にて、１時間行った。
その後、第２のＩＧＺＯ層に対して、ホール効果測定器にて導電率を測定した。
同様にして、ガラス基板上に、１００ｎｍの第３のＩＧＺＯ層を成膜した。当該第３のＩ
ＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数
比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処
理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給
して成膜した。なお、第３のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
ここで、第３のＩＧＺＯ層に対してホール効果測定器にて導電率を測定した。
次に、第１乃至第３のＩＧＺＯ層及び電極層上に、酸化シリコン膜を成膜した。酸化シリ
コン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガス
として、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力
を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコ
ン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を２００℃とし、
ドライエア（乾燥雰囲気）にて、１時間行った。
その後、第３のＩＧＺＯ層に対して、ホール効果測定器にて導電率を測定した。
表１に、第１のＩＧＺＯ層、第２のＩＧＺＯ層、第３のＩＧＺＯ層に対してホール効果測
定器にて導電率を測定した結果について示す。
表１の結果から、第１のＩＧＺＯ層及び第２のＩＧＺＯ層は、第３のＩＧＺＯ層と比較し
て、高い導電率が得られることがわかった。
１００ 基板
１０１ 酸化物半導体積層膜
１０１ａ 酸化物半導体層
１０１ｂ 酸化物半導体層
１０１ｂ１ 酸化物半導体層
１０１ｂ２ 酸化物半導体層
１０１ｃ 酸化物半導体層
１１１ 酸化物半導体層
１１２ａ 酸化物半導体層
１１２ｂ 酸化物半導体層
１１３ａ 酸化物半導体層
１１３ｂ 酸化物半導体層
１１３ｃ 酸化物半導体層
１２１ 絶縁膜
１２２ 絶縁膜
２０１ ランプ
２０２ モノクロメータ
２０３ フィルタ
２０４ ビームスプリッタ
２０５ フォトダイオード
２０６ 直流電源
２０７ ロックインアンプ
２０８ 計算機
２０９ ロックインアンプ
２１０ 試料
２１１ａ 電極
２１１ｂ 電極
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
３５０ トランジスタ
３６０ トランジスタ
３７０ トランジスタ
３８０ トランジスタ
３９０ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０４ 酸化物半導体積層膜
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０６ 絶縁膜
４０７ 電極層
４０８ 絶縁膜
４０９ ゲート絶縁膜
４１０ ゲート電極層
４１１ 酸化物半導体層
４５０ トランジスタ
４６０ トランジスタ
７００ ガラス基板
７０１ａ 酸化物半導体層
７０１ｂ 酸化物半導体層
７０１ｃ 酸化物半導体層
７０５ａ 電極層
７０５ｂ 電極層
７０６ 絶縁膜
８００ 基板
８０３ａ 酸化物半導体層
８０３ｂ 酸化物半導体層
８０３ｃ 酸化物半導体層
８０４ 酸化物半導体積層膜
８０４ａ 酸化物半導体層
８０４ｃ 酸化物半導体層
８０５ａ ソース電極層
８０５ｂ ドレイン電極層
８０８ 下地膜
８０９ ゲート絶縁膜
８１０ ゲート電極層
８１１ 絶縁膜
８１２ａ 配線層
８１２ｂ 配線層
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (3)

  1. 第１の酸化物半導体層と、
    前記第１の酸化物半導体層の上面と接する第２の酸化物半導体層と、
    前記第２の酸化物半導体層の上面と接する第３の酸化物半導体層と、
    を有し、
    前記第３の酸化物半導体層上にゲート絶縁膜を有し、
    前記ゲート絶縁膜を介して前記第１の酸化物半導体層、前記第２の酸化物半導体層及び前記第３の酸化物半導体層と重畳する領域を有するゲート電極層を有し、
    前記第２の酸化物半導体層上にソース電極層を有し、
    前記第２の酸化物半導体層上にドレイン電極層を有し、
    前記第３の酸化物半導体層は、前記ソース電極層上に設けられ、
    前記第３の酸化物半導体層は、前記ドレイン電極層上に設けられ、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記第３の酸化物半導体層よりもインジウムの含有率が高い半導体装置。
  2. 第１の酸化物半導体層と、
    前記第１の酸化物半導体層の上面と接する第２の酸化物半導体層と、
    前記第２の酸化物半導体層の上面と接する第３の酸化物半導体層と、
    を有し、
    前記第３の酸化物半導体層上にゲート絶縁膜を有し、
    前記ゲート絶縁膜を介して前記第１の酸化物半導体層、前記第２の酸化物半導体層及び前記第３の酸化物半導体層と重畳する領域を有するゲート電極層を有し、
    前記第３の酸化物半導体層は、前記第１の酸化物半導体層の側面と接する領域を有し、
    前記第３の酸化物半導体層は、前記第２の酸化物半導体層の側面と接する領域を有し、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記第３の酸化物半導体層よりもインジウムの含有率が高い半導体装置。
  3. 請求項１又は２において、前記第１の酸化物半導体層と前記第２の酸化物半導体層と前記第３の酸化物半導体層とは、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定される吸収係数が３×１０−３／ｃｍ以下である半導体装置。
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