KR20240047305A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20240047305A
KR20240047305A KR1020230124709A KR20230124709A KR20240047305A KR 20240047305 A KR20240047305 A KR 20240047305A KR 1020230124709 A KR1020230124709 A KR 1020230124709A KR 20230124709 A KR20230124709 A KR 20230124709A KR 20240047305 A KR20240047305 A KR 20240047305A
Authority
KR
South Korea
Prior art keywords
insulating layer
oxide
layer
oxide semiconductor
semiconductor layer
Prior art date
Application number
KR1020230124709A
Other languages
English (en)
Inventor
하지메 와따까베
마사시 즈부꾸
도시나리 사사끼
아끼히로 하나다
다까야 다마루
Original Assignee
가부시키가이샤 재팬 디스프레이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 재팬 디스프레이 filed Critical 가부시키가이샤 재팬 디스프레이
Publication of KR20240047305A publication Critical patent/KR20240047305A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/4757—After-treatment
    • H01L21/47576—Doping the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은, 채널 영역에의 수소의 침입을 방지하는 수소 트랩 영역을 포함하는 반도체 장치를 제공하는 것이다. 반도체 장치는, 산화물 절연층, 산화물 반도체층, 게이트 전극, 게이트 절연층 및 제1 절연층을 포함한다. 상기 게이트 전극과 겹치는 제1 영역에서의 상기 게이트 절연층의 두께는 200nm 이상이다. 상기 제1 영역에서, 상기 게이트 전극은 상기 제1 절연층과 접하고, 상기 게이트 전극과 겹치지 않고, 상기 산화물 반도체층과 겹치는 제2 영역에서, 상기 산화물 반도체층은 상기 제1 절연층과 접한다. 상기 제2 영역에서의 상기 산화물 반도체층에 포함되는 불순물의 양은, 상기 제1 영역에서의 상기 산화물 반도체층에 포함되는 상기 불순물의 양보다 많고, 상기 게이트 전극 및 상기 산화물 반도체층과 겹치지 않는 상기 제3 영역에서의 상기 산화물 절연층에 포함되는 상기 불순물의 양은, 상기 제2 영역에서의 상기 산화물 절연층에 포함되는 상기 불순물의 양보다 많다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 일 실시 형태는, 산화물 반도체를 채널로서 사용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
근년, 아몰퍼스 실리콘, 저온 폴리실리콘 및 단결정 실리콘 등의 실리콘 반도체 대신에, 산화물 반도체를 채널로서 사용하는 반도체 장치의 개발이 진행되고 있다(예를 들어, 특허문헌 1 내지 특허문헌 6 참조). 이러한 산화물 반도체를 포함하는 반도체 장치는, 아몰퍼스 실리콘을 포함하는 박막 트랜지스터와 마찬가지로, 단순한 구조이면서 또한 저온 프로세스로 형성할 수 있다. 산화물 반도체를 포함하는 반도체 장치는, 아몰퍼스 실리콘을 포함하는 반도체 장치보다 높은 전계 효과 이동도를 갖는 것으로 알려져 있다.
일본 특허 공개 제2021-141338호 공보 일본 특허 공개 제2014-099601호 공보 일본 특허 공개 제2021-153196호 공보 일본 특허 공개 제2018-006730호 공보 일본 특허 공개 제2016-184771호 공보 일본 특허 공개 제2021-108405호 공보
산화물 반도체에서는, 산소 결함에 수소가 결합되면 캐리어가 생성된다. 반도체 장치에 있어서, 이 메커니즘을 이용하여, 산화물 반도체층에 산소 결함을 형성하고, 형성된 산소 결함에 수소를 공급함으로써, 저저항의 영역인 소스 영역 및 드레인 영역을 형성할 수 있다. 한편, 산화물 반도체층의 채널 영역에 수소가 확산하면, 반도체 장치의 채널로서 기능이 저하된다. 구체적으로는, 수소가 채널 영역에 확산함으로써, 반도체 장치의 전기 특성에서의 역치 전압이 변화하기 때문에, 역치 전압의 변동이 증대하여, 반도체 장치의 제조 수율이 저하된다. 그 때문에, 산화물 반도체층과 접하는 절연층으로서, 수소를 포획할 수 있는 과잉 산소를 포함하는 산화물층을 사용함으로써 채널 영역에의 수소의 침입이 억제된다.
그러나, 과잉 산소를 포함하는 산화물층은, 전자 트랩으로서 기능하기 때문에, 이러한 산화물층을 포함하는 반도체 장치에 있어서, 신뢰성이 현저하게 저하된다. 따라서, 산화물 반도체층의 소스 영역 및 드레인 영역에 수소를 공급하면서, 신뢰성이 저하되는 것을 억제하기 위해서 산화물 반도체층의 채널 영역에 수소가 침입하는 것을 억제할 수 있는 반도체 장치가 요망되고 있다.
본 발명의 일 실시 형태는, 상기 문제를 감안하여, 채널 영역에의 수소의 침입을 방지하는 수소 트랩 영역을 포함하는 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 실시 형태에 관한 반도체 장치는, 산화물 절연층과, 상기 산화물 절연층 상의 산화물 반도체층과, 상기 산화물 반도체층 상의 게이트 전극과, 상기 산화물 반도체층과 상기 게이트 전극의 사이의 게이트 절연층과, 상기 산화물 반도체층 및 상기 게이트 전극을 덮는 제1 절연층을 포함한다. 상기 산화물 절연층 및 상기 산화물 반도체층은, 상기 게이트 전극과 겹치는 제1 영역과, 상기 게이트 전극과 겹치지 않고, 상기 산화물 반도체층과 겹치는 제2 영역과, 상기 게이트 전극 및 상기 산화물 반도체층과 겹치지 않는 제3 영역으로 구분된다. 상기 제1 영역에서의 상기 게이트 절연층의 두께는 200nm 이상이다. 상기 제1 영역에서, 상기 게이트 전극은 상기 제1 절연층과 접하고, 상기 제2 영역에서, 상기 산화물 반도체층은 상기 제1 절연층과 접한다. 상기 제2 영역에서의 상기 산화물 반도체층에 포함되는 불순물의 양은, 상기 제1 영역에서의 상기 산화물 반도체층에 포함되는 상기 불순물의 양보다 많고, 상기 제3 영역에서의 상기 산화물 절연층에 포함되는 상기 불순물의 양은, 상기 제2 영역에서의 상기 산화물 절연층에 포함되는 상기 불순물의 양보다 많다.
본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법은, 제1 산화물 절연층을 형성하고, 상기 제1 산화물 절연층 상에 산화물 반도체층을 형성하여, 상기 제1 산화물 절연층 상에 상기 산화물 반도체층의 패턴을 형성함으로써, 상기 제1 산화물 절연층을 노출시키고, 상기 산화물 반도체층 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 게이트 전극을 형성하여, 상기 산화물 반도체층 상에 상기 게이트 절연층 및 상기 게이트 전극의 패턴을 형성함으로써, 상기 산화물 반도체층 및 상기 제1 산화물 절연층을 노출시키고, 노출된 상기 산화물 반도체층 및 상기 제1 산화물 절연층에 불순물을 주입하여, 상기 제1 산화물 절연층, 상기 산화물 반도체층 및 상기 게이트 전극 각각의 위에 제2 산화물 절연층을 형성하고, 상기 제2 산화물 절연층에 불순물을 주입하여, 상기 제2 산화물 절연층 상에 질화물 절연층을 형성한다.
본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법은, 제1 산화물 절연층을 형성하고, 상기 제1 산화물 절연층 상에 산화물 반도체층을 형성하여, 상기 제1 산화물 절연층 상에 상기 산화물 반도체층의 패턴을 형성함으로써, 상기 제1 산화물 절연층을 노출시키고, 상기 산화물 반도체층 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 게이트 전극을 형성하여, 상기 산화물 반도체층 상에 상기 게이트 절연층 및 상기 게이트 전극의 패턴을 형성함으로써, 상기 산화물 반도체층 및 상기 제1 산화물 절연층을 노출시키고, 상기 제1 산화물 절연층, 상기 산화물 반도체층 및 상기 게이트 전극 각각의 위에, 막 중의 수소 함유량이 1×1020cm-3 이하인 제2 산화물 절연층을 형성하고, 상기 산화물 반도체층, 상기 제1 산화물 절연층 및 상기 제2 산화물 절연층에 불순물을 주입하여, 상기 제2 산화물 절연층 상에 질화물 절연층을 형성한다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 2는 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 평면도이다.
도 3은 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 도시하는 모식적인 부분 확대 단면도이다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제1 영역 내지 제3 영역에서의 불순물 농도의 프로파일을 나타내는 그래프이다.
도 5는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 6은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 7은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 8은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 9는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 10은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 11은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 12는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 14는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제2 영역 및 제3 영역에서의 수소의 트랩 기능을 설명하는 모식적인 단면도이다.
도 15는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제2 영역 및 제3 영역에서의 수소의 트랩 기능을 설명하는 모식적인 단면도이다.
도 16은 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 수소 트랩에 의한 효과를 설명하는 모식적인 단면도 및 반도체 장치의 전기 특성을 도시하는 도면이다.
도 17은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 18은 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 도시하는 모식적인 부분 확대 단면도이다.
도 19는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제1 영역 내지 제3 영역에서의 불순물 농도의 프로파일을 나타내는 그래프이다.
도 20은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 21은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 22는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 23은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 24는 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 도시하는 모식적인 부분 확대 단면도이다.
도 25는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제1 영역 내지 제3 영역에서의 불순물 농도의 프로파일을 나타내는 그래프이다.
도 26은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 27은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 28은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
이하에, 본 발명의 각 실시 형태에 대해서 도면을 참조하면서 설명한다. 이하의 개시는 어디까지나 일례에 지나지 않는다. 당업자가, 발명의 주지를 유지하면서, 실시 형태의 구성을 적절히 변경함으로써 용이하게 상도할 수 있는 구성은, 당연히 본 발명의 범위에 함유된다. 설명을 보다 명확하게 하기 위해서, 도면은 실제의 양태에 비해, 각 부의 폭, 두께, 형상 등에 대해서 모식적으로 표현되는 경우가 있다. 그러나, 도시된 형상은 어디까지나 일례이며, 본 발명의 해석을 한정하지 않는다. 본 명세서와 각 도면에 있어서, 기출 도면에 관해서 상술한 구성과 마찬가지의 구성에는, 동일한 부호를 부여하고 상세한 설명을 적절히 생략하는 경우가 있다.
본 발명의 각 실시 형태에 있어서, 기판으로부터 산화물 반도체층을 향하는 방향을 상 또는 상방이라고 한다. 반대로, 산화물 반도체층으로부터 기판을 향하는 방향을 하 또는 하방이라고 한다. 이와 같이, 설명의 편의상, 상방 또는 하방이라는 어구를 사용해서 설명하지만, 예를 들어 기판과 산화물 반도체층의 상하 관계가 도시와 다른 방향으로 배치되어도 된다. 이하의 설명에서, 예를 들어 기판 상의 산화물 반도체층이라는 표현은, 상기와 같이 기판과 산화물 반도체층의 상하 관계를 설명하고 있는 것에 지나지 않으며, 기판과 산화물 반도체층의 사이에 다른 부재가 배치되어 있어도 된다. 상방 또는 하방은, 복수의 층이 적층된 구조에서의 적층순을 의미하는 것이며, 트랜지스터의 상방의 화소 전극이라고 표현할 경우, 평면으로 보아, 트랜지스터와 화소 전극이 겹치지 않는 위치 관계이어도 된다. 한편, 트랜지스터의 연직 상방의 화소 전극이라고 표현할 경우는, 평면으로 보아, 트랜지스터와 화소 전극이 겹치는 위치 관계를 의미한다.
본 명세서에서, 「막」이라는 용어와, 「층」이라는 용어는, 경우에 따라서 서로 바꿀 수 있다.
「표시 장치」란, 전기 광학층을 사용해서 영상을 표시하는 구조체를 가리킨다. 예를 들어, 표시 장치라는 용어는, 전기 광학층을 포함하는 표시 패널을 가리키는 경우도 있고, 또는 표시 셀에 대하여 다른 광학 부재(예를 들어, 편광 부재, 백라이트, 터치 패널 등)를 장착한 구조체를 가리키는 경우도 있다. 「전기 광학층」에는, 기술적인 모순이 생기지 않는 한, 액정층, 일렉트로루미네센스(EL)층, 일렉트로크로믹(EC)층, 전기 영동층이 포함될 수 있다. 따라서, 후술하는 실시 형태에 대해서, 표시 장치로서, 액정층을 포함하는 액정 표시 장치 및 유기 EL층을 포함하는 유기 EL 표시 장치를 예시해서 설명하지만, 본 실시 형태에서의 구조는, 상술한 다른 전기 광학층을 포함하는 표시 장치에 적용할 수 있다.
본 명세서에서 「α는 A, B 또는 C를 포함한다」, 「α는 A, B 및 C의 어느 것을 포함한다」, 「α는 A, B 및 C로 이루어지는 군에서 선택되는 하나를 포함한다」와 같은 표현은, 특별히 명시가 없는 한, α가 A 내지 C의 복수의 조합을 포함하는 경우를 배제하지 않는다. 또한, 이들 표현은, α가 다른 요소를 포함하는 경우도 배제하지 않는다.
또한, 이하의 각 실시 형태는, 기술적인 모순을 생기게 하지 않는 한, 서로 조합할 수 있다.
[1. 제1 실시 형태]
도 1 내지 도 16을 참조하여, 본 발명의 일 실시 형태에 관한 반도체 장치에 대해서 설명한다. 예를 들어, 이하에 기재하는 실시 형태의 반도체 장치는, 표시 장치에 사용되는 트랜지스터 외에, 마이크로프로세서(Micro-Processing Unit: MPU) 등의 집적 회로(Integrated Circuit: IC), 또는 메모리 회로에 사용되어도 된다.
[1-1. 반도체 장치(10)의 구성]
도 1 및 도 2를 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 구성에 대해서 설명한다. 도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다. 도 2는 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 평면도이다.
도 1에 도시하는 바와 같이, 반도체 장치(10)는 기판(100)의 상방에 마련되어 있다. 반도체 장치(10)는, 차광층(105), 질화물 절연층(110), 산화물 절연층(120), 산화물 반도체층(140), 게이트 절연층(150), 게이트 전극(160), 절연층(170, 180), 소스 전극(201) 및 드레인 전극(203)을 포함한다. 소스 전극(201) 및 드레인 전극(203)을 특별히 구별하지 않을 경우, 이들을 합하여 소스·드레인 전극(200)이라고 하는 경우가 있다.
차광층(105)은 기판(100) 상에 마련되어 있다. 질화물 절연층(110) 및 산화물 절연층(120)은, 기판(100) 및 차광층(105) 상에 마련되어 있다. 질화물 절연층(110)은, 차광층(105)의 상면 및 단부를 덮는다. 산화물 반도체층(140)은 산화물 절연층(120) 상에 마련되어 있다. 산화물 반도체층(140)은 패터닝되어 있다. 산화물 절연층(120)의 일부는, 산화물 반도체층(140)의 단부를 초과해서 산화물 반도체층(140)의 패턴보다 외측으로 연장되어 있다.
본 실시 형태에서는, 산화물 절연층(120)과 산화물 반도체층(140)이 접한 구성이 예시되어 있지만, 이 구성에 한정되지 않는다. 예를 들어, 산화물 절연층(120)과 산화물 반도체층(140)의 사이에 금속 산화물층이 마련되어도 된다. 예를 들어, 당해 금속 산화물층으로서, 알루미늄을 주성분으로 하는 금속 산화물이 사용되어도 된다. 구체적으로는, 당해 금속 산화물층으로서, 산화알루미늄이 사용되어도 된다.
게이트 전극(160)은, 산화물 반도체층(140)의 상방에서, 산화물 반도체층(140)에 대향하고 있다. 게이트 절연층(150)은, 산화물 반도체층(140)과 게이트 전극(160)의 사이에 마련되어 있다. 게이트 절연층(150)은 산화물 반도체층(140)에 접하고 있다. 산화물 반도체층(140)의 주면 중, 게이트 절연층(150)에 접하는 면이 상면(141)이다. 산화물 반도체층(140)의 주면 중, 산화물 절연층(120)에 접하는 면이 하면(142)이다. 상면(141)과 하면(142)의 사이의 면이 측면(143)이다.
게이트 절연층(150)의 패턴 단부는, 게이트 전극(160)의 패턴 단부와 거의 일치하고 있다. 즉, 평면으로 보아, 게이트 절연층(150)의 패턴은 게이트 전극(160)의 패턴과 대략 일치한다.
절연층(170)은 게이트 절연층(150) 및 게이트 전극(160) 상에 마련되어 있다. 절연층(170)은, 게이트 전극(160)을 덮는다. 절연층(170)을 「제1 절연층」이라고 하는 경우가 있다. 절연층(180)은 절연층(170) 상에 마련되어 있다. 절연층(170, 180)에는, 산화물 반도체층(140)에 달하는 개구(171, 173)가 마련되어 있다. 소스 전극(201)은 개구(171)의 내부에 마련되어 있다. 소스 전극(201)은 개구(171)의 저부에서 산화물 반도체층(140)에 접하고 있다. 드레인 전극(203)은 개구(173)의 내부에 마련되어 있다. 드레인 전극(203)은 개구(173)의 저부에서 산화물 반도체층(140)에 접하고 있다.
차광층(105)은, 산화물 반도체층(140)에 대하여 기판(100)측으로부터 입사하는 광을 차폐하는 기능을 구비한다. 질화물 절연층(110)은, 기판(100)으로부터 산화물 반도체층(140)을 향해서 확산하는 불순물을 차폐하는 배리어막으로서의 기능을 구비한다. 차광층(105)이, 반도체 장치(10)의 보텀 게이트로서의 기능을 구비해도 된다. 이 경우, 질화물 절연층(110) 및 산화물 절연층(120)은, 보텀 게이트에 대한 게이트 절연층으로서의 기능을 구비한다.
반도체 장치(10)의 동작은, 주로 게이트 전극(160)에 공급되는 전압에 의해 제어된다. 차광층(105)이, 보텀 게이트로서의 기능을 구비할 경우, 차광층(105)에는 보조적인 전압이 공급된다. 단, 차광층(105)에 게이트 전극(160)에 공급되는 전압과 마찬가지의 전압이 공급되어도 된다. 한편, 차광층(105)이 단순히 차광막으로서 사용되는 경우, 차광층(105)에 특정 전압이 공급되지 않고, 차광층(105)의 전위가 플로팅이어도 된다. 또는, 차광층(105)은 절연체이어도 된다.
반도체 장치(10)는, 게이트 전극(160) 및 산화물 반도체층(140) 각각의 패턴을 기준으로 해서, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)으로 구분된다. 제1 영역(A1)은, 평면으로 보아 게이트 전극(160)과 겹치는 영역이다. 제2 영역(A2)은, 평면으로 보아 게이트 전극(160)과는 겹치지 않고, 산화물 반도체층(140)과 겹치는 영역이다. 제3 영역(A3)은, 평면으로 보아 게이트 전극(160) 및 산화물 반도체층(140)의 양쪽과 겹치지 않는 영역이다.
상기 구성을 환언하면, 제1 영역(A1)에서, 산화물 반도체층(140)은 게이트 절연층(150)에 의해 덮여 있다. 한편, 제2 영역(A2)에서, 산화물 반도체층(140) 상에 게이트 절연층(150)은 마련되어 있지 않기 때문에, 산화물 반도체층(140)은 게이트 절연층(150)으로부터 노출되어 있다. 따라서, 제2 영역(A2)에서, 산화물 반도체층(140)은 절연층(170)과 접하고 있다. 마찬가지로, 제3 영역(A3)에서, 산화물 절연층(120)은 절연층(170)과 접하고 있다. 제1 영역(A1)에서, 게이트 전극(160)은 절연층(170)과 접하고 있다.
제1 영역(A1)에서의 게이트 절연층(150)의 두께는 200nm 이상이다. 제1 영역(A1)에서의 게이트 절연층(150)의 두께는, 250nm 이상, 또는 300nm 이상이어도 된다.
산화물 반도체층(140)은, 게이트 전극(160)의 패턴을 기준으로 해서, 소스 영역(S), 드레인 영역(D) 및 채널 영역(CH)으로 구분된다. 소스 영역(S) 및 드레인 영역(D)은, 제2 영역(A2)에 대응하는 영역이다. 채널 영역(CH)은, 제1 영역(A1)에 대응하는 영역이다. 평면으로 보아, 채널 영역(CH)에서의 단부는, 게이트 전극(160)의 단부와 일치하고 있다. 채널 영역(CH)에서의 산화물 반도체층(140)은, 반도체의 성질을 갖는다. 소스 영역(S) 및 드레인 영역(D)에서의 각각의 산화물 반도체층(140)은, 도체의 성질을 갖는다. 즉, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)의 캐리어 농도는, 채널 영역(CH)에서의 산화물 반도체층(140)의 캐리어 농도보다 높다. 소스 전극(201) 및 드레인 전극(203)은, 각각 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)과 접하고 있고, 산화물 반도체층(140)과 전기적으로 접속되어 있다. 산화물 반도체층(140)은, 단층 구조이어도 되고, 적층 구조이어도 된다.
본 실시 형태에서는, 반도체 장치(10)로서, 게이트 전극(160)이 산화물 반도체층(140)의 상방에 마련된 톱 게이트형 트랜지스터가 예시되어 있지만, 반도체 장치(10)는 이 구성에 한정되지 않는다. 예를 들어, 상기한 바와 같이 반도체 장치(10)는, 게이트 전극(160)에 더하여 차광층(105)이 게이트로서 기능하는, 듀얼 게이트형 트랜지스터이어도 된다. 또는, 반도체 장치(10)는, 주로 차광층(105)이 게이트로서 기능하는, 보텀 게이트형 트랜지스터이어도 된다. 상기 구성은 어디까지나 일 실시 형태에 지나지 않으며, 본 발명은 상기 구성에 한정되지 않는다.
도 2에 도시하는 D1 방향에 있어서, 차광층(105)의 폭은 게이트 전극(160)의 폭보다 크다. D1 방향은, 소스 전극(201)과 드레인 전극(203)을 연결하는 방향이며, 반도체 장치(10)의 채널 길이(L)를 나타내는 방향이다. 구체적으로는, 산화물 반도체층(140)과 게이트 전극(160)이 겹치는 영역(채널 영역(CH))에서의 D1 방향의 길이가 채널 길이(L)이며, 당해 채널 영역(CH)에서의 D2 방향의 폭이 채널 폭(W)이다. 차광층(105) 및 게이트 전극(160)은 D2 방향으로 연장되어 있다.
도 2에서는, 평면으로 보아, 소스·드레인 전극(200)이 차광층(105) 및 게이트 전극(160)과 겹치지 않는 구성이 예시되어 있지만, 이 구성에 한정되지 않는다. 예를 들어, 평면으로 보아, 소스·드레인 전극(200)이 차광층(105) 및 게이트 전극(160) 중 적어도 어느 한쪽과 겹치고 있어도 된다. 상기 구성은 어디까지나 일 실시 형태에 지나지 않으며, 본 발명은 상기 구성에 한정되지 않는다.
[1-2. 반도체 장치(10)의 각 부재의 재질]
기판(100)으로서, 유리 기판, 석영 기판 및 사파이어 기판 등, 투광성을 갖는 강성 기판이 사용된다. 기판(100)이 가요성을 구비할 필요가 있는 경우, 기판(100)으로서, 폴리이미드 기판, 아크릴 기판, 실록산 기판, 불소 수지 기판 등, 수지를 포함하는 기판이 사용된다. 기판(100)으로서 수지를 포함하는 기판이 사용되는 경우, 기판(100)의 내열성을 향상시키기 위해서, 상기 수지에 불순물이 도입되어도 된다. 특히, 반도체 장치(10)가 톱 에미션형 디스플레이일 경우, 기판(100)이 투명할 필요는 없기 때문에, 기판(100)의 투명도를 악화시키는 불순물이 사용되어도 된다. 표시 장치가 아닌 집적 회로에 반도체 장치(10)가 사용되는 경우는, 기판(100)으로서 실리콘 기판, 탄화실리콘 기판, 화합물 반도체 기판 등의 반도체 기판, 또는 스테인리스 기판 등의 도전성 기판 등, 투광성을 구비하지 않는 기판이 사용된다.
차광층(105), 게이트 전극(160) 및 소스·드레인 전극(200)으로서, 일반적인 금속 재료가 사용된다. 예를 들어, 이들 부재로서, 예를 들어 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 비스무트(Bi), 은 Ag), 구리(Cu), 및 이들의 합금 또는 화합물이 사용된다. 차광층(105), 게이트 전극(160) 및 소스·드레인 전극(200)으로서, 상기 재료가 단층으로 사용되어도 되고 적층으로 사용되어도 된다. 차광층(105)으로서, 도전성이 불필요한 경우에는, 상기 금속 재료 이외의 재료가 사용되어도 된다. 예를 들어, 차광층(105)으로서, 예를 들어 흑색 수지 등의 블랙 매트릭스가 사용되어도 된다. 차광층(105)은, 단층 구조이어도 되고, 적층 구조이어도 된다. 예를 들어, 차광층(105)은, 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터의 적층 구조이어도 된다.
질화물 절연층(110), 산화물 절연층(120) 및 절연층(170, 180)으로서, 일반적인 절연성 재료가 사용된다. 예를 들어, 산화물 절연층(120) 및 절연층(180)으로서, 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy) 등의 무기 절연층이 사용된다. 질화물 절연층(110) 및 절연층(170)으로서, 질화실리콘(SiNx), 질화산화실리콘(SiNxOy), 질화알루미늄(AlNx), 질화산화알루미늄(AlNxOy) 등의 무기 절연층이 사용된다. 단, 절연층(170)으로서, 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy) 등의 무기 절연층이 사용되어도 된다. 절연층(180)으로서, 질화실리콘(SiNx), 질화산화실리콘(SiNxOy), 질화알루미늄(AlNx), 질화산화알루미늄(AlNxOy) 등의 무기 절연층이 사용되어도 된다.
게이트 절연층(150)으로서, 상기 절연층 중 산소를 포함하는 절연층이 사용된다. 예를 들어, 게이트 절연층(150)으로서, 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy) 등의 무기 절연층이 사용된다.
산화물 절연층(120)으로서, 열처리에 의해 산소를 방출하는 기능을 구비하는 절연층이 사용된다. 즉, 산화물 절연층(120)으로서, 산소를 과잉으로 포함하는 산화물 절연층이 사용된다. 산화물 절연층(120)이 산소를 방출하는 열처리의 온도는, 예를 들어 600℃ 이하, 500℃ 이하, 450℃ 이하, 또는 400℃ 이하이다. 즉, 산화물 절연층(120)은, 예를 들어 기판(100)으로서 유리 기판이 사용된 경우의 반도체 장치(10)의 제조 공정에서 행해지는 열처리 온도에서 산소를 방출한다. 산화물 절연층(120)과 마찬가지로, 절연층(170, 180) 중 적어도 어느 한쪽에, 열처리에 의해 산소를 방출하는 기능을 구비하는 절연층이 사용되어도 된다.
게이트 절연층(150)으로서, 결함이 적은 절연층이 사용된다. 예를 들어, 게이트 절연층(150)에서의 산소의 조성비와, 게이트 절연층(150)과 마찬가지의 조성의 절연층(이하, 「다른 절연층」이라고 함)에서의 산소의 조성비를 비교한 경우, 게이트 절연층(150)에서의 산소의 조성비쪽이 당해 다른 절연층에서의 산소의 조성비보다 당해 절연층에 대한 화학양론비에 가깝다. 구체적으로는, 게이트 절연층(150) 및 절연층(180) 각각에 산화실리콘(SiOx)이 사용되는 경우, 게이트 절연층(150)으로서 사용되는 산화실리콘에서의 산소의 조성비는, 절연층(180)으로서 사용되는 산화실리콘에서의 산소의 조성비에 비하여, 산화실리콘의 화학양론비에 가깝다. 예를 들어, 게이트 절연층(150)으로서, 전자 스핀 공명법(ESR)으로 평가했을 때 결함이 관측되지 않는 층이 사용되어도 된다.
상기 SiOxNy 및 AlOxNy는, 산소(O)보다 적은 비율(x>y)의 질소(N)를 함유하는 실리콘 화합물 및 알루미늄 화합물이다. SiNxOy 및 AlNxOy는, 질소보다 적은 비율(x>y)의 산소를 함유하는 실리콘 화합물 및 알루미늄 화합물이다.
산화물 반도체층(140)으로서, 반도체의 특성을 갖는 금속 산화물이 사용되어도 된다. 예를 들어, 산화물 반도체층(140)으로서, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 산화물 반도체가 사용되어도 된다. 예를 들어, 산화물 반도체층(140)으로서, In:Ga:Zn:O＝1:1:1:4의 조성비를 갖는 산화물 반도체가 사용되어도 된다. 단, 본 실시 형태에서 사용되는 In, Ga, Zn 및 O를 포함하는 산화물 반도체는 상기 조성에 한정되지 않는다. 당해 산화물 반도체로서, 상기와는 다른 조성의 산화물 반도체가 사용되어도 된다. 예를 들어, 이동도를 향상시키기 위해서 In의 비율이 상기보다 큰 산화물 반도체층이 사용되어도 된다. 한편, 밴드 갭을 크게 하여, 광 조사에 의한 영향을 작게 하기 위해서, Ga의 비율이 상기보다 큰 산화물 반도체층이 사용되어도 된다.
예를 들어, In의 비율이 상기보다 큰 산화물 반도체층(140)으로서, 인듐(In)을 포함하는 2 이상의 금속을 포함하는 산화물 반도체가 사용되어도 된다. 이 경우, 산화물 반도체층(140)에 있어서, 전체 금속 원소에 대한 인듐 원소의 비율이 원자 비율로 50％ 이상이어도 된다. 산화물 반도체층(140)으로서, 인듐에 더하여, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코니아(Zr), 란타노이드가 사용되어도 된다. 산화물 반도체층(140)으로서, 상기 이외의 원소가 사용되어도 된다.
산화물 반도체층(140)으로서, In, Ga, Zn 및 O를 포함하는 산화물 반도체에 다른 원소가 첨가되어 있어도 되고, 예를 들어 Al, Sn 등의 금속 원소가 첨가되어 있어도 된다. 상기한 산화물 반도체 이외에도 In, Ga를 포함하는 산화물 반도체(IGO), In, Zn을 포함하는 산화물 반도체(IZO), In, Sn, Zn을 포함하는 산화물 반도체(ITZO), 및 In, W를 포함하는 산화물 반도체 등이 산화물 반도체층(140)으로서 사용되어도 된다.
인듐 원소의 비율이 큰 경우, 산화물 반도체층(140)이 결정화하기 쉽다. 상기한 바와 같이 산화물 반도체층(140)에 있어서, 전체 금속 원소에 대한 인듐 원소의 비율이 50％ 이상인 재료를 사용함으로써, 다결정 구조를 갖는 산화물 반도체층(140)을 얻을 수 있다. 인듐 이외의 금속 원소로서, 산화물 반도체층(140)이 갈륨을 포함하는 것이 바람직하다. 갈륨은, 인듐과 동일한 제13족 원소에 속한다. 그 때문에, 산화물 반도체층(140)의 결정성이 갈륨에 의해 저해되지 않고, 산화물 반도체층(140)은 다결정 구조를 갖는다.
산화물 반도체층(140)의 상세한 제조 방법은 후술하지만, 산화물 반도체층(140)은, 스퍼터링법을 사용해서 형성할 수 있다. 스퍼터링법에 의해 형성되는 산화물 반도체층(140)의 조성은, 스퍼터링 타깃의 조성에 의존한다. 산화물 반도체층(140)이 다결정 구조를 갖는 경우라도, 스퍼터링 타깃의 조성과 산화물 반도체층(140)의 조성은 대략 일치한다. 이 경우, 산화물 반도체층(140)의 금속 원소의 조성은, 스퍼터링 타깃의 금속 원소의 조성에 기초하여 특정할 수 있다.
산화물 반도체층(140)이 다결정 구조를 갖는 경우, X선 회절(X-ray Diffraction: XRD)법을 사용하여, 산화물 반도체층의 조성을 특정해도 된다. 구체적으로는, XRD법에 의해 취득된 산화물 반도체층의 결정 구조 및 격자 상수에 기초하여, 산화물 반도체층의 금속 원소의 조성을 특정할 수 있다. 또한, 산화물 반도체층(140)의 금속 원소의 조성은, 형광 X선 분석 또는 전자 프로브 마이크로 애널라이저(Electron Probe Micro Analyzer: EPMA) 분석 등을 사용해서 특정할 수도 있다. 단, 산화물 반도체층(140)에 포함되는 산소 원소는, 스퍼터링의 프로세스 조건 등에 따라 변화하기 때문에, 이들 방법으로 특정할 수 없는 경우가 있다.
상술한 바와 같이, 산화물 반도체층(140)은, 아몰퍼스 구조를 갖고 있어도 되고, 다결정 구조를 갖고 있어도 된다. 다결정 구조를 갖는 산화물 반도체는, Poly-OS(Poly-crystalline Oxide Semiconductor) 기술을 사용해서 제작할 수 있다. 이하에서는, 아몰퍼스 구조를 갖는 산화물 반도체와 구별할 때, 다결정 구조를 갖는 산화물 반도체를 Poly-OS로 기재해서 설명하는 경우가 있다.
상기한 바와 같이 산화물 절연층(120)과 산화물 반도체층(140)의 사이에 금속 산화물층이 마련되는 경우, 당해 금속 산화물층으로서, 알루미늄을 주성분으로 하는 금속 산화물이 사용된다. 예를 들어, 금속 산화물층으로서, 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy), 질화알루미늄(AlNx) 등의 무기 절연층이 사용된다. 「알루미늄을 주성분으로 하는 금속 산화물층」이란, 금속 산화물층에 포함되는 알루미늄의 비율이, 금속 산화물층 전체의 1％ 이상인 것을 의미한다. 금속 산화물층에 포함되는 알루미늄의 비율은, 금속 산화물층 전체의 5％ 이상 70％ 이하, 10％ 이상 60％ 이하, 또는 30％ 이상 50％ 이하이어도 된다. 상기한 비율은, 질량비이어도 되고, 중량비이어도 된다.
[1-3. 수소 트랩 영역의 구성]
수소 트랩 영역은, 산화물 절연층(120)에 형성된다. 그래서, 도 3 및 도 4를 참조하여, 산화물 절연층(120)에 형성되는 수소 트랩 영역의 구성에 대해서 설명한다. 도 3은 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 도시하는 모식적인 부분 확대 단면도이다. 구체적으로는, 도 3은, 도 1에서의 영역(P)을 확대한 단면도이다. 도 3에 도시하는 영역(P)은, 드레인 영역(D) 근방의 영역이지만, 소스 영역(S) 근방도 영역(P)과 마찬가지의 구성을 갖는다.
산화물 절연층(120)은, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)으로 구분된다. 각 영역에서의 산화물 절연층(120)은, 각각 산화물 절연층(120-1, 120-2, 120-3)으로 표기된다. 산화물 절연층(120-1, 120-2)은 산화물 반도체층(140)과 접한다. 산화물 절연층(120-3)은 절연층(170)과 접한다.
상세는 후술하지만, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)은, 게이트 전극(160)을 마스크로 한 불순물의 이온 주입에 의해 형성된다. 불순물로서, 예를 들어 붕소(B), 인(P), 아르곤(Ar), 또는 질소(N) 등이 사용된다. 이온 주입에 의해, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)에는 산소 결함이 생성된다. 생성된 산소 결함에 수소가 포획됨으로써, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)은 저저항화한다. 질화실리콘층은 산화실리콘층에 비해서 수소를 많이 포함하여, 예를 들어 절연층(170)으로서 질화실리콘이 사용됨으로써, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)을 저저항화할 수 있다.
상세는 후술하지만, 게이트 절연층(150)이 에칭에 의해 제거되어, 제2 영역(A2)에서의 산화물 반도체층(140) 및 제3 영역(A3)에서의 산화물 절연층(120)이 노출된 상태에서 이온 주입이 행해진다. 제2 영역(A2)에서, 이온 주입된 불순물은, 산화물 반도체층(140)을 통해서 산화물 절연층(120)에 도달한다. 마찬가지로, 제3 영역(A3)에서, 이온 주입된 불순물은, 노출된 산화물 절연층(120)에 도입된다. 따라서, 제2 영역(A2) 및 제3 영역(A3)에서의 산화물 절연층(120)에 댕글링 본드 결함(DB)이 생성된다.
제1 영역(A1)에서는 게이트 전극(160)을 마스크로 해서 불순물의 이온 주입이 행해진다. 따라서, 제1 영역(A1)에서, 게이트 절연층(150) 및 산화물 절연층(120-1)에는 불순물이 주입되지 않아, 이들 절연층에는 댕글링 본드 결함(DB)은 생성되지 않는다. 한편, 상술한 바와 같이, 산화물 절연층(120-2, 120-3)에는, 댕글링 본드 결함(DB)이 생성된다. 예를 들어, 산화물 절연층(120)으로서 산화실리콘이 사용될 때, 산화물 절연층(120-2, 120-3)에는, 실리콘의 댕글링 본드 결함(DB)이 형성된다.
산화물 절연층(120)에 형성된 댕글링 본드 결함(DB)은, 수소를 포획한다. 즉, 반도체 장치(10)에 있어서, 산화물 절연층(120-2, 120-3)이, 수소 트랩 영역으로서 기능한다. 따라서, 예를 들어 절연층(170)의 성막 시에, 절연층(170)으로부터 확산한 수소가 산화물 절연층(120-2, 120-3) 중의 댕글링 본드 결함(DB)에 포획되기 때문에, 수소가 채널 영역(CH)에서의 산화물 반도체층(140)에 침입하는 것을 억제할 수 있다. 그 때문에, 절연층(170)을 성막한 후의 상태에 있어서, 산화물 절연층(120-2, 120-3)의 수소 농도는, 산화물 절연층(120-1)의 수소 농도보다 높다.
상기 댕글링 본드 결함(DB)은 이온 주입에 의해 형성되기 때문에, 산화물 절연층(120-2, 120-3)은, 이온 주입에 의해 도입된 불순물을 포함한다. 산화물 절연층(120-2, 120-3)에 형성되는 댕글링 본드 결함(DB)의 양의 분포는, 이들에 포함되는 불순물의 농도 프로파일에 대응한다. 즉, 이온 주입에 의해 얻어지는 불순물의 프로파일을 조정함으로써, 댕글링 본드 결함(DB)의 위치 및 양을 조정할 수 있다.
상세는 후술하지만, 수소가 채널 영역(CH)에서의 산화물 반도체층(140)에 침입하는 것에 기인해서 반도체 장치(10)의 전기 특성에 이상이 발생하는 것을 억제하기 위해서, 산화물 절연층(120)에 댕글링 본드 결함(DB)을 형성하는 것이 효과적이다. 따라서, 산화물 절연층(120)에 도달하도록 불순물을 주입할 필요가 있다.
예를 들어, 게이트 절연층으로서 고전압에 대한 내성이 요구되는 반도체 장치의 경우, 게이트 절연층(150)의 두께가 200nm 이상일 것이 요구된다. 한편, 이온 주입에 의해 불순물을 산화물 절연층(120)에 도달시킬 경우, 이온 주입 장치의 가속 전압에 의한 제한이 있기 때문에, 이온 주입에 의해 불순물이 통과하는 절연층의 두께가 150nm 미만일 것이 요구된다. 상세는 후술하지만, 이들 요구를 충족시키기 위해서, 본 실시 형태에서는, 제2 영역(A2)에서의 산화물 반도체층(140) 상 및 제3 영역(A3)에서의 산화물 절연층(120) 상의 게이트 절연층(150)이 제거된 상태에서, 불순물의 이온 주입이 행해진다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제1 영역(A1) 내지 제3 영역(A3)에서의 불순물 농도의 프로파일을 나타내는 그래프이다. 도 4에 도시하는 3개의 농도 프로파일의 각각의 종축은 단위 체적당 불순물의 농도(Concentration[/㎤])를 나타내고, 횡축은 깊이 방향에서의 층의 명칭을 나타낸다. 횡축에서의 「UC」는 산화물 절연층(120) 및 질화물 절연층(110)에 대응한다. 「OS」는 산화물 반도체층(140)에 대응한다. 「GI」는 게이트 절연층(150)에 대응한다. 「GL」은 게이트 전극(160)에 대응한다. 「PAS」는 절연층(170)에 대응한다.
도 4에 도시하는 바와 같이, 제1 영역(A1)에서는, 불순물의 농도 프로파일은 게이트 전극(160)(GL) 중에 피크를 갖고 있다. 따라서, 제1 영역(A1)에서의 깊이 방향에 있어서, 게이트 전극(160)의 소정 위치에 포함되는 불순물의 양은, 게이트 절연층(150)의 소정 위치에 포함되는 불순물의 양, 산화물 반도체층(140)의 소정 위치에 포함되는 불순물의 양, 및 산화물 절연층(120)에 포함되는 불순물의 양 각각보다 많다. 상기 「깊이 방향」은, 각 층의 두께 방향을 의미한다. 금속 재료는, 이온 주입에 의해 도입되는 불순물에 대하여, 높은 저지능을 구비한다. 게이트 전극(160)으로서 금속 재료가 사용되는 경우, 불순물은, 게이트 전극(160)에 의해 저지되어, 게이트 절연층(150)(GI)에 도달하지 않는다. 따라서, 제1 영역(A1)에서의 게이트 절연층(150) 및 산화물 절연층(120)에는 불순물의 도입에 수반하는 댕글링 본드 결함(DB)은 형성되지 않는다. 단, 반도체 장치(10)의 전기 특성에 영향이 없는 범위라면, 불순물이 게이트 절연층(150)에 도달하고 있어도 된다.
제2 영역(A2)에서는, 불순물의 농도 프로파일은 산화물 반도체층(140)(OS) 중에 피크를 갖고 있다. 따라서, 제2 영역(A2)에서의 깊이 방향에 있어서, 산화물 반도체층(140)의 소정 위치에 포함되는 불순물의 양은, 산화물 절연층(120)의 소정 위치에 포함되는 불순물의 양보다 많다. 불순물의 도입 목적은, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)의 저저항화이므로, 상기와 같은 농도 프로파일로 되도록 이온 주입의 조건이 설정된다. 제2 영역(A2)에서의 산화물 반도체층(140)에 포함되는 불순물의 양은, 제1 영역(A1)에서의 산화물 반도체층(140)에 포함되는 불순물의 양보다 많다. 마찬가지로, 제2 영역(A2)에서의 산화물 절연층(120)(UC)에 포함되는 불순물의 양은, 제1 영역(A1)에서의 산화물 절연층(120)에 포함되는 불순물의 양보다 많다.
상기와 같이 제2 영역(A2)에서, 산화물 절연층(120)에도 불순물이 도입된다. 따라서, 산화물 절연층(120-2)에, 불순물의 도입에 수반하는 댕글링 본드 결함(DB)이 형성된다(도 3 참조).
제3 영역(A3)에서는, 불순물의 농도 프로파일은 산화물 절연층(120) 중에 피크를 갖고 있다. 제3 영역(A3)에는 산화물 절연층(120) 상에 산화물 반도체층(140)이 마련되어 있지 않다. 그 결과, 제2 영역(A2)에서 산화물 반도체층(140) 중에 농도 프로파일의 피크가 존재하는 대신에, 제3 영역(A3)에서는 산화물 절연층(120) 중에 농도 프로파일의 피크가 존재한다. 즉, 제3 영역(A3)에서의 산화물 절연층(120)에 포함되는 불순물의 양은, 제1 영역(A1)에서의 산화물 절연층(120)에 포함되는 불순물의 양보다 많고, 제2 영역(A2)에서의 산화물 절연층(120)에 포함되는 불순물의 양보다 많다.
상기와 같은 불순물의 농도 프로파일에 의해, 산화물 절연층(120-3)에, 불순물의 도입에 수반하는 댕글링 본드 결함(DB)이 형성된다(도 3 참조). 상기한 바와 같이 제3 영역(A3)에서는 산화물 절연층(120) 중에 농도 프로파일의 피크가 존재하기 때문에, 제3 영역(A3)에서의 산화물 절연층(120)에 존재하는 댕글링 본드 결함(DB)의 양은, 제2 영역(A2)에서의 산화물 절연층(120)에 존재하는 댕글링 본드 결함(DB)의 양보다 많다. 따라서, 제3 영역(A3)에서의 산화물 절연층(120)은, 제2 영역(A2)에서의 산화물 절연층(120)보다 많은 수소를 포획할 수 있다.
본 실시 형태에서, 제3 영역(A3)에서의 깊이 방향에 있어서, 산화물 절연층(120) 중의 소정 위치에 포함되는 불순물의 양은, 1×1016/㎤ 이상, 1×1017/㎤ 이상, 또는 1×1018/㎤ 이상이다. 당해 소정 위치는, 농도 프로파일의 피크 위치이어도 되고, 산화물 절연층(120)과 절연층(170)의 계면에 상당하는 위치이어도 된다. 또는, 당해 소정 위치는, 당해 계면에 상당하는 위치로부터 산화물 절연층(120)의 방향으로 소정 깊이 이동한 위치이어도 된다.
본 실시 형태에서는, 제3 영역(A3)에서의 산화물 절연층(120)에 포함되는 불순물의 양이, 제2 영역(A2)에서의 산화물 절연층(120)에 포함되는 불순물의 양보다 많은 구성이 예시되어 있지만, 이 구성에 한정되지 않는다. 마찬가지로, 본 실시 형태에서는, 제3 영역(A3)에서의 불순물의 농도 프로파일의 피크가 산화물 절연층(120) 중에 존재하는 구성이 예시되어 있지만, 이 구성에 한정되지 않는다. 예를 들어, 제3 영역(A3)의 깊이 방향에 있어서, 산화물 절연층(120)의 최상면(산화물 절연층(120)과 절연층(170)의 계면에 상당하는 면)에서의 불순물의 농도가 가장 높아도 된다.
도 2를 참조하면, 채널 영역(CH)이 제1 영역(A1)에 상당하고, 소스 영역(S) 및 드레인 영역(D)이 제2 영역(A2)에 상당하고, 채널 영역(CH), 소스 영역(S) 및 드레인 영역(D) 이외의 영역이 제3 영역(A3)에 상당한다. 즉, 채널 영역(CH)은, 제2 영역(A2)에 의해 끼워져 있고, 제3 영역(A3)에 의해 둘러싸여 있다. 따라서, 예를 들어 절연층(170)의 성막 시에 절연층(170)으로부터 확산한 수소는, 채널 영역(CH)의 주위에 위치하는 제2 영역(A2) 및 제3 영역(A3)에 마련된 산화물 절연층(120)에 형성된 댕글링 본드 결함(DB)에 의해 포획된다. 그 결과, 당해 수소가 채널 영역(CH)에서의 산화물 반도체층(140)에 침입하는 것을 억제할 수 있다.
[1-4. 반도체 장치(10)의 제조 방법]
도 5 내지 도 13을 참조하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 제조 방법에 대해서 설명한다. 도 5는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 6 내지 도 13은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5 및 도 6에 도시하는 바와 같이, 기판(100) 상에 차광층(105)이 형성되고, 차광층(105) 상에 질화물 절연층(110) 및 산화물 절연층(120)이 형성된다(도 5의 스텝 S1001의 「절연층/차광층 형성」). 질화물 절연층(110)으로서, 예를 들어 질화실리콘이 형성된다. 산화물 절연층(120)으로서, 예를 들어 산화실리콘이 형성된다. 질화물 절연층(110) 및 산화물 절연층(120)은 CVD(Chemical Vapor Deposition)법에 의해 성막된다. 예를 들어, 질화물 절연층(110)의 두께는, 50nm 이상 500nm 이하, 또는 150nm 이상 300nm 이하이다. 산화물 절연층(120)의 두께는, 50nm 이상 500nm 이하, 또는 150nm 이상 300nm 이하이다.
질화물 절연층(110)으로서 질화실리콘이 사용됨으로써, 질화물 절연층(110)은, 예를 들어 기판(100)측으로부터 산화물 반도체층(140)을 향해서 확산하는 불순물을 블록할 수 있다. 예를 들어, 산화물 절연층(120)으로서 사용되는 산화실리콘은, 열처리에 의해 산소를 방출하는 물성의 산화실리콘이다.
도 5 및 도 7에 도시하는 바와 같이, 산화물 절연층(120) 상에 산화물 반도체층(140)을 형성한다(도 5의 스텝 S1002의 「OS 성막」). 산화물 반도체층(140)은, 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition)에 의해 성막된다.
산화물 절연층(120)과 산화물 반도체층(140)의 사이에, 알루미늄을 주성분으로 하는 금속 산화물층이 마련되는 경우, 당해 금속 산화물층도, 상기와 마찬가지로 스퍼터링법 또는 원자층 퇴적법에 의해 성막된다.
산화물 반도체층(140)의 두께는, 예를 들어 10nm 이상 100nm 이하, 15nm 이상 70nm 이하, 또는 20nm 이상 40nm 이하이다. 본 실시 형태에서는, 산화물 반도체층(140)의 두께는 30nm이다. 후술하는 열처리(Annealing OS) 전의 산화물 반도체층(140)은 아몰퍼스이다.
후술하는 OS 어닐에 의해, 산화물 반도체층(140)을 결정화할 경우, 성막 후이면서 또한 OS 어닐 전의 산화물 반도체층(140)은 아몰퍼스(산화물 반도체의 결정 성분이 적은 상태)인 것이 바람직하다. 즉, 산화물 반도체층(140)의 성막 조건은, 성막 직후의 산화물 반도체층(140)이 가능한 한 결정화하지 않는 조건인 것이 바람직하다. 예를 들어, 스퍼터링법에 의해 산화물 반도체층(140)이 성막될 경우, 피성막 대상물(기판(100) 및 그 위에 형성된 구조물)의 온도를 제어하면서 산화물 반도체층(140)이 성막된다.
스퍼터링법에 의해 피성막 대상물에 대하여 성막을 행하면, 플라스마 중에서 발생한 이온 및 스퍼터링 타깃에 의해 튀어오른 원자가 피성막 대상물에 충돌하기 때문에, 성막 처리에 수반하여 피성막 대상물의 온도가 상승한다. 성막 처리 중의 피성막 대상물의 온도가 상승하면, 성막 직후의 상태에서 산화물 반도체층(140)에 미결정이 포함되고, 그 후의 OS 어닐에 의한 결정화가 저해되는 경우가 있다. 상기와 같이 피성막 대상물의 온도를 제어하기 위해서, 예를 들어 피성막 대상물을 냉각하면서 성막을 행할 수 있다. 예를 들어, 피성막 대상물의 피성막면의 온도(이하, 「성막 온도」라고 함)가 100℃ 이하, 70℃ 이하, 50℃ 이하, 또는 30℃ 이하로 되도록, 피성막 대상물을 당해 피성막면의 반대측의 면으로부터 냉각할 수 있다. 상기한 바와 같이 피성막 대상물을 냉각하면서 산화물 반도체층(140)의 성막을 행함으로써, 성막 직후의 상태에서 결정 성분이 적은 산화물 반도체층(140)을 성막할 수 있다. 산화물 반도체층(140)의 성막 조건에서의 산소 분압은, 2％ 이상 20％ 이하, 3％ 이상 15％ 이하, 또는 3％ 이상 10％ 이하이다.
도 5 및 도 8에 도시하는 바와 같이, 산화물 반도체층(140)의 패턴을 형성한다(도 5의 스텝 S1003의 「OS 패턴 형성」). 도시하지 않지만, 산화물 반도체층(140) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용해서 산화물 반도체층(140)을 에칭한다. 산화물 반도체층(140)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 산성의 에천트를 사용해서 에칭을 행할 수 있다. 에천트로서, 예를 들어 옥살산, PAN, 황산, 과산화수소수, 또는 불산을 사용할 수 있다. 스텝 S1003에서의 산화물 반도체층(140)은 아몰퍼스이기 때문에, 습식 에칭에 의해 산화물 반도체층(140)을 용이하게 소정의 형상으로 패터닝할 수 있다.
산화물 반도체층(140)의 패턴 형성의 후에 산화물 반도체층(140)에 대하여 열처리(OS 어닐)가 행해진다(도 5의 스텝 S1004의 「OS 어닐」). OS 어닐에서는, 산화물 반도체층(140)이, 소정의 도달 온도에서 소정 시간 유지된다. 소정의 도달 온도는, 300℃ 이상 500℃ 이하, 또는 350℃ 이상 450℃ 이하이다. 도달 온도에서의 유지 시간은, 15분 이상 120분 이하, 또는 30분 이상 60분 이하이다. 본 실시 형태에서는, 이 OS 어닐에 의해, 산화물 반도체층(140)이 결정화한다. 단, 반드시 OS 어닐에 의해 산화물 반도체층(140)이 결정화하지 않아도 된다.
도 5 및 도 9에 도시하는 바와 같이, 게이트 절연층(150)을 성막한다(도 5의 스텝 S1005의 「GI 형성」). 게이트 절연층(150)으로서, 예를 들어 산화실리콘이 형성된다. 게이트 절연층(150)은 CVD법에 의해 형성된다. 예를 들어, 게이트 절연층(150)으로서 상기와 같이 결함이 적은 절연층을 형성하기 위해서, 350℃ 이상의 성막 온도에서 게이트 절연층(150)을 성막해도 된다. 게이트 절연층(150)의 두께는, 예를 들어 200nm 이상 500nm 이하, 200nm 이상 400nm 이하, 또는 250nm 이상 350nm 이하이다. 게이트 절연층(150)을 성막한 후에, 게이트 절연층(150)의 상부에 산소를 타입하는 처리를 행해도 된다. 산소를 타입하는 처리로서, 게이트 절연층(150) 상에 금속 산화물층을 스퍼터링법에 의해 형성하는 구성을 행해도 된다.
산화물 반도체층(140) 상에 게이트 절연층(150)이 성막된 상태에서, 산화물 반도체층(140)에 산소를 공급하기 위한 열처리(산화 어닐)가 행해진다(도 5의 스텝 S1006의 「산화 어닐」). 산화물 반도체층(140)이 성막되고 나서 산화물 반도체층(140) 상에 게이트 절연층(150)이 성막될 때까지의 동안의 공정에서, 산화물 반도체층(140)의 상면(141) 및 측면(143)에는 많은 산소 결손이 발생한다. 상기 산화 어닐에 의해, 산화물 절연층(120) 및 게이트 절연층(150)으로부터 방출된 산소가 산화물 반도체층(140)에 공급되어, 산소 결손이 수복된다. 게이트 절연층(150)에 산소를 타입하는 처리를 행하지 않는 경우, 게이트 절연층(150) 상에 열처리에 의해 산소를 방출하는 절연층을 형성한 상태에서 산화 어닐이 행해져도 된다.
게이트 절연층(150)으로부터 산화물 반도체층(140)에의 산소 공급량을 많게 하기 위해서, 게이트 절연층(150) 상에 알루미늄을 주성분으로 하는 금속 산화물층이 스퍼터링법에 의해 형성되고, 그 상태에서 산화 어닐이 행해져도 된다. 이 금속 산화물층으로서 가스에 대한 배리어성이 높은 산화알루미늄이 사용됨으로써, 산화 어닐 시에 게이트 절연층(150)에 타입된 산소가 외측 확산하는 것을 억제할 수 있다. 상기 금속 산화물층의 형성 및 산화 어닐에 의해, 게이트 절연층(150)에 타입된 산소가 효율적으로 산화물 반도체층(140)에 공급된다.
도 5 및 도 10에 도시하는 바와 같이, 게이트 전극(160)을 성막하고, 게이트 전극(160) 및 게이트 절연층(150)을 일괄적으로 에칭한다(도 5의 스텝 S1007의 「GE 형성+GI 에칭」). 게이트 전극(160)은, 스퍼터링법 또는 원자층 퇴적법에 의해 성막된다. 게이트 전극(160) 및 게이트 절연층(150)은, 포토리소그래피 공정에 의해 패터닝된다. 게이트 전극(160) 및 게이트 절연층(150)은 동일 공정(동일 조건)에서 에칭되어도 되고, 각각이 다른 공정(다른 조건)에서 에칭되어도 된다. 즉, 게이트 절연층(150)의 에칭은, 게이트 전극(160)에 대한 에칭 공정에서의 오버 에칭에 의해 실시되어도 되고, 게이트 전극(160)의 에칭 후에, 게이트 전극(160)을 마스크로 해서 게이트 전극(160)에 대한 에칭과는 다른 에칭에 의해 실시되어도 된다.
도 11에 도시한 바와 같이, 게이트 전극(160) 및 게이트 절연층(150)이 패터닝됨으로써, 제2 영역(A2)에서의 산화물 반도체층(140)이 노출되고, 제3 영역(A3)에서의 산화물 절연층(120)이 노출된다. 이 상태에서, 노출된 산화물 절연층(120) 및 산화물 반도체층(140)에 불순물의 이온 주입이 행해진다(도 5의 스텝 S1008의 「불순물 이온 주입」). 구체적으로는, 게이트 전극(160)을 마스크로 해서, 노출된 산화물 절연층(120) 및 산화물 반도체층(140)에 불순물이 주입된다.
이온 주입에 의해, 예를 들어 붕소(B), 인(P), 아르곤(Ar), 또는 질소(N) 등의 원소가 산화물 절연층(120) 및 산화물 반도체층(140)에 주입된다. 게이트 전극(160)과 겹치지 않는 제2 영역(A2)에서의 산화물 반도체층(140)에서는, 이온 주입에 의해 산소 결함이 생성된다. 생성된 산소 결함에 수소가 포획됨으로써, 제2 영역(A2)에서의 산화물 반도체층(140)의 저항이 저하된다. 한편, 게이트 전극(160)과 겹치는 제1 영역(A1)에서의 산화물 반도체층(140)에서는, 불순물이 주입되지 않기 때문에, 산소 결함이 생성되지 않아, 제1 영역(A1)에서의 저항은 저하되지 않는다. 상기 공정에 의해, 제1 영역(A1)에서의 산화물 반도체층(140)에 채널 영역(CH)이 형성되고, 제2 영역(A2)에서의 산화물 반도체층(140)에 소스 영역(S) 및 드레인 영역(D)이 형성된다.
상기 이온 주입에 의해, 제2 영역(A2) 및 제3 영역(A3)에서의 산화물 절연층(120)에 댕글링 본드 결함(DB)이 생성된다. 댕글링 본드 결함(DB)의 위치 및 양은, 이온 주입의 프로세스 파라미터(예를 들어, 도우즈양, 가속 전압, 플라스마 전력 등)를 조정함으로써 제어할 수 있다. 예를 들어, 도우즈양은 1×1014/㎠ 이상, 5×1014/㎠ 이상, 또는 1×1015/㎠ 이상이다. 예를 들어, 가속 전압은 10keV 초과, 15keV 이상, 또는 20keV 이상이다.
도 5 및 도 12에 도시하는 바와 같이, 게이트 절연층(150) 및 게이트 전극(160) 상에 층간막으로서 절연층(170, 180)을 성막한다(도 5의 스텝 S1009의 「층간막 성막」). 절연층(170, 180)은 CVD법에 의해 성막된다. 예를 들어, 절연층(170)으로서 질화실리콘층이 형성되고, 절연층(180)으로서 산화실리콘층이 형성된다. 단, 절연층(170, 180)으로서 사용되는 재료는 상기에 한정되지 않는다. 절연층(170)의 두께는, 50nm 이상 500nm 이하이다. 절연층(180)의 두께는, 50nm 이상 500nm 이하이다.
도 5 및 도 13에 도시하는 바와 같이, 절연층(170, 180)에 개구(171, 173)를 형성한다(도 5의 스텝 S1010의 「콘택트 개공」). 개구(171)에 의해 소스 영역(S)에서의 산화물 반도체층(140)이 노출되어 있다. 개구(173)에 의해 드레인 영역(D)에서의 산화물 반도체층(140)이 노출되어 있다. 개구(171, 173)에 의해 노출된 산화물 반도체층(140) 상 및 절연층(180) 상에 소스·드레인 전극(200)을 형성함으로써(도 5의 스텝 S1011의 「SD 형성」), 도 1에 도시하는 반도체 장치(10)가 완성된다.
[1-5. 댕글링 본드 결함(DB)에서의 수소 트랩]
도 4, 도 5 및 도 14를 참조하면, 스텝 S1008의 이온 주입에 의해, 제2 영역(A2) 및 제3 영역(A3)에서의 산화물 절연층(120)(UC)에도 불순물이 주입된다. 이 불순물의 이온 주입에 의해, 제2 영역(A2) 및 제3 영역(A3)에서의 산화물 절연층(120)에 댕글링 본드 결함(DB)이 생성된다. 즉, 산화물 절연층(120)은, 붕소(B), 인(P), 아르곤(Ar), 또는 질소(N) 등의 불순물을 포함한다. 본 실시 형태의 경우, 상기와 같이 제2 영역(A2)에서의 산화물 절연층(120)에 포함되는 불순물의 양보다, 제3 영역(A3)에서의 산화물 절연층(120)에 포함되는 불순물의 양쪽이 가장 많다. 상기와 같이 불순물을 도입한 경우에 산화물 절연층(120)에 형성되는 댕글링 본드 결함(DB)을 도 14에 모식적으로 도시한다.
절연층(170)이 그 상방으로부터 확산한 불순물을 블록하는 기능을 갖기 위해서는, 절연층(170)은 결함이 적은 치밀한 막인 것이 바람직하다. 그러한 절연층(170)을 얻기 위해서는, 고온에서 절연층(170)을 성막할 필요가 있다. 예를 들어, 절연층(170)으로서 질화실리콘층을 고온에서 성막한 경우, 당해 절연층(170)에는 대량의 수소가 포함되기 때문에, 성막 온도에 기인해서 절연층(170)으로부터 산화물 절연층(120) 및 산화물 반도체층(140)에 대량의 수소가 확산한다. 그 때문에, 산화물 절연층(120)에 수소 트랩 영역이 형성되어 있지 않을 경우, 산화물 절연층(120)을 통해서, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)뿐만 아니라, 채널 영역(CH)에서의 산화물 반도체층(140)에까지 수소가 확산해버린다.
스텝 S1008에서, 도 14에 도시하는 댕글링 본드 결함(DB)이 산화물 절연층(120) 중에 형성되어 있는 경우, 도 15에 도시하는 바와 같이, 절연층(170)의 성막 시에 절연층(170)으로부터 확산된 수소(H)는 상기 댕글링 본드 결함(DB)에 의해 포획된다(「×」 상에 「○」가 겹쳐서 표시되어 있음). 따라서, 스텝 S1009에서, 성막 중 또는 성막 후에 절연층(170)으로부터 확산된 수소(H)가 채널 영역(CH)에서의 산화물 반도체층(140)에 침입하는 것을 억제할 수 있다. 그 때문에, 절연층(170)으로서 수소를 대량으로 포함하는 막을 사용할 수 있기 때문에, 불순물의 블록 기능이 높은 절연층(170)을 실현할 수 있다. 또한, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)을 충분히 저저항화할 수 있다.
본 실시 형태의 경우, 산화물 절연층(120)에 형성되는 댕글링 본드 결함(DB)의 분포에 기초하여, 제2 영역(A2)에서의 산화물 절연층(120)에 포획되는 수소(H)의 양보다, 제3 영역(A3)에서의 산화물 절연층(120)에 포획되는 수소(H)의 양쪽이 많다.
도 16은 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 수소 트랩에 의한 효과를 설명하는 모식적인 단면도 및 반도체 장치의 전기 특성을 도시하는 도면이다. 도 16에 도시하는 전기 특성은, 수소 트랩이 형성되는 장소(층)가 전기 특성에 미치는 영향을 조사한 결과(300)를 나타낸다. 도 16의 310에 나타내는 전기 특성은, 산화물 절연층(120) 및 게이트 절연층(150) 모두 수소 트랩이 형성되어 있지 않은(상대적으로 적은) 경우의 전기 특성이다. 도 16의 320에 나타내는 전기 특성은, 게이트 절연층(150)에만 수소 트랩이 형성된 경우의 전기 특성이다. 도 16의 330에 나타내는 전기 특성은, 산화물 절연층(120)에만 수소 트랩이 형성된 경우의 전기 특성이다.
상기 수소 트랩은, 본 실시 형태와 같이 불순물의 이온 주입에 의해 형성되어 있는 것이 아니라, 의사적으로 각 절연층의 성막 조건을 조정함으로써 형성되어 있다. 도 16의 구성에 있어서, 산화물 절연층(120) 및 게이트 절연층(150)으로서 산화실리콘층이 사용되어 있다. 산소를 과잉으로 포함하는 조건에서 산화실리콘층을 성막한 경우, 산화실리콘층은 수소 트랩을 많이 포함하는 것을 알았다. 즉, 도 16의 320에 나타내는 조건에서는, 게이트 절연층(150)으로서 산소를 과잉으로 포함하는 산화실리콘층이 사용되어 있다. 도 16의 330에 나타내는 조건에서는, 산화물 절연층(120)으로서 산소를 과잉으로 포함하는 산화실리콘층이 사용되어 있다. 도 16의 구성은, 도 1의 구성과 동일하다.
도 16의 310에 나타내는 바와 같이, 산화물 절연층(120) 및 게이트 절연층(150) 모두 수소 트랩이 형성되어 있지 않을 경우, 전기 특성에서의 험프(혹)가 확인된다. 절연층(170) 성막 시에 수소가 채널 영역(CH)에서의 산화물 반도체층(140)에 침입함으로써, 전기 특성에서의 험프가 발생하는 것을 알았다. 도 16의 320에 나타내는 바와 같이, 게이트 절연층(150)에만 수소 트랩이 형성된 경우, 전기 특성에서의 험프는 개선되지 않았다. 한편, 도 16의 330에 나타내는 바와 같이, 산화물 절연층(120)에만 수소 트랩이 형성된 경우, 전기 특성에서의 험프가 저감되어 있다. 이들 결과로부터, 절연층(170) 성막 시의 수소가 채널 영역(CH)에서의 산화물 반도체층(140)에 침입하는 것을 억제하기 위해서는, 산화물 절연층(120)에 수소 트랩을 형성하는 것이 중요한 것을 알 수 있다.
본 실시 형태에서는, 도 2, 도 4 및 도 14에 도시하는 바와 같이, 채널 영역(CH)을 둘러싸는 제3 영역(A3)에서, 산화물 절연층(120)에 많은 댕글링 본드 결함(DB)이 형성된다. 이 구성에 의해, 채널 영역(CH)에서의 산화물 반도체층(140)에 수소가 침입하는 것을 억제할 수 있다. 그 결과, 험프가 억제된 전기 특성을 갖는 반도체 장치(10)를 얻을 수 있다.
[2. 제2 실시 형태]
도 17 내지 도 23을 참조하여, 본 발명의 일 실시 형태에 관한 반도체 장치에 대해서 설명한다. 본 실시 형태에 관한 반도체 장치(10A)는, 제1 실시 형태에 관한 반도체 장치(10)와 유사하지만, 산화물 반도체층(140A)과 절연층(170A)의 사이에 산화물 절연층(165A)이 마련되어 있는 점에서 반도체 장치(10)와 상이하다. 이하의 설명에서, 제1 실시 형태에 관한 반도체 장치(10)와 공통되는 구성에 대해서는, 제1 실시 형태에 관한 도면에 도시된 부호 뒤에 알파벳 "A"를 첨부하고, 그 설명을 생략하는 경우가 있다.
[2-1. 반도체 장치(10A)의 구성]
도 17을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10A)의 구성에 대해서 설명한다. 도 17은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다. 반도체 장치(10A)의 평면도는, 도 2에 도시하는 평면도와 동일하므로 설명을 생략한다.
도 17에 도시하는 바와 같이, 반도체 장치(10A)는, 차광층(105A), 질화물 절연층(110A), 산화물 절연층(120A), 산화물 반도체층(140A), 게이트 절연층(150A), 게이트 전극(160A), 절연층(170A, 180A) 및 소스·드레인 전극(200A)에 더하여, 산화물 절연층(165A)을 포함한다. 산화물 절연층(165A)을 「제1 절연층」이라고 하는 경우가 있다. 이 경우, 절연층(170A)을 「제2 절연층」이라고 한다. 상기와 같이 절연층(170A)으로서, 질화물 절연층이 사용된다.
산화물 절연층(165A)은, 산화물 반도체층(140A) 및 게이트 전극(160A)을 덮는다. 즉, 산화물 절연층(165A)은, 제1 영역(A1)에서 게이트 전극(160A)과 절연층(170A)의 사이, 제2 영역(A2)에서 산화물 반도체층(140A)과 절연층(170A)의 사이, 및 제3 영역(A3)에서 산화물 절연층(120A)과 절연층(170A)의 사이에 마련되어 있다. 산화물 절연층(165A)의 두께는, 50nm 이상, 또는 100nm 이상이다.
[2-2. 수소 트랩 영역의 구성]
도 18은 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 도시하는 모식적인 부분 확대 단면도이다. 도 18에 도시하는 바와 같이, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)에서의 산화물 절연층(165A)은, 각각 산화물 절연층(165A-1, 165A-2, 165A-3)으로 표기된다. 산화물 절연층(165A-1)은, 게이트 전극(160A) 및 절연층(170A)과 접하고 있다. 산화물 절연층(165A-2)은, 산화물 반도체층(140A) 및 절연층(170A)과 접하고 있다. 산화물 절연층(165A-3)은, 산화물 절연층(120A-3) 및 절연층(170A)과 접하고 있다.
상세는 후술하지만, 본 실시 형태에 있어서, 이온 주입은 적어도 2회 행해진다. 1회째의 이온 주입은, 제1 실시 형태(도 11)와 마찬가지로, 게이트 절연층(150A)이 에칭에 의해 제거되어, 제2 영역(A2)에서의 산화물 반도체층(140A) 및 제3 영역(A3)에서의 산화물 절연층(120A)이 노출된 상태에서 행해진다. 2회째의 이온 주입은, 1회째의 이온 주입 후, 산화물 절연층(165A)이 형성된 상태에서 행해진다. 1회째의 이온 주입에 의해, 댕글링 본드 결함(DB)은, 도 3과 마찬가지로 산화물 절연층(120A)에 생성된다. 2회째의 이온 주입에 의해, 댕글링 본드 결함(DB)은, 도 18에 도시하는 바와 같이 산화물 절연층(165A)에 생성된다. 단, 2회째의 이온 주입에 의해, 댕글링 본드 결함(DB)은, 제2 영역(A2) 및 제3 영역(A3)에서의 산화물 절연층(120A)에 생성되어도 된다.
산화물 절연층(120A) 및 산화물 절연층(165A)에 형성된 댕글링 본드 결함(DB)은, 수소를 포획한다. 즉, 반도체 장치(10A)에 있어서, 산화물 절연층(120A-2, 120A-3) 및 산화물 절연층(165A-1, 165A-2, 165A-3)이, 수소 트랩 영역으로서 기능한다. 이들 절연층이 수소 트랩 영역으로서 기능함으로써, 예를 들어 절연층(170A)의 성막 시에 절연층(170A)으로부터 확산한 수소는, 산화물 절연층(120A-2, 120A-3) 및 산화물 절연층(165A-1, 165A-2, 165A-3)에 생성된 댕글링 본드 결함(DB)에 포획된다. 그 결과, 수소가 채널 영역(CH)에서의 산화물 반도체층(140A)에 침입하는 것을 억제할 수 있다. 그 때문에, 절연층(170A)을 성막한 후의 상태에 있어서, 산화물 절연층(120A-2, 120A-3) 및 산화물 절연층(165A-1, 165A-2, 165A-3)의 수소 농도는, 산화물 절연층(120A-1)의 수소 농도보다 높다.
상기 댕글링 본드 결함(DB)은 이온 주입에 의해 형성되기 때문에, 산화물 절연층(120A-2, 120A-3) 및 산화물 절연층(165A-1, 165A-2, 165A-3)은, 이온 주입에 의해 도입된 불순물을 포함한다. 이들 절연층에 형성되는 댕글링 본드 결함(DB)의 양의 분포는, 이들에 포함되는 불순물의 농도 프로파일에 대응한다. 즉, 이온 주입에 의해 얻어지는 불순물의 프로파일을 조정함으로써, 댕글링 본드 결함(DB)의 위치 및 양을 조정할 수 있다.
도 19는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제1 영역(A1) 내지 제3 영역(A3)에서의 불순물 농도의 프로파일을 나타내는 그래프이다. 도 19에 도시하는 3개의 농도 프로파일 각각의 종축은 단위 체적당 불순물의 농도(Concentration[/㎤])를 나타내고, 횡축은 깊이 방향에서의 층의 명칭을 나타낸다. 횡축에서의 「UC」는 산화물 절연층(120A) 및 질화물 절연층(110A)에 대응한다. 「OS」는 산화물 반도체층(140A)에 대응한다. 「GI」는 게이트 절연층(150A)에 대응한다. 「GL」은 게이트 전극(160A)에 대응한다. 「PAS1」은 산화물 절연층(165A)에 대응한다. 「PAS2」는 절연층(170A)에 대응한다.
도 19에 도시하는 바와 같이, 제1 영역(A1)에서는, 불순물의 농도 프로파일은 2개의 피크(피크(P3, P4))를 갖고 있다. 피크(P4)는, 게이트 전극(160A)(GL) 중에 존재하고 있다. 피크(P3)는, 산화물 절연층(165A)(PAS1) 중에 존재하고 있다. 즉, 제1 영역(A1)에서, 불순물은 게이트 전극(160A) 및 산화물 절연층(165A)의 양쪽에 포함되어 있다. 따라서, 게이트 전극(160A) 상의 산화물 절연층(165A)에는, 불순물의 도입에 수반하는 댕글링 본드 결함(DB)이 형성된다. 한편, 제1 영역(A1)에서, 불순물은 절연층(170A)(PAS2)에는 거의 포함되어 있지 않다. 제1 영역(A1)에서의 깊이 방향에 있어서, 게이트 전극(160A) 및 산화물 절연층(165A) 각각의 소정 위치에 포함되는 불순물의 양은, 게이트 절연층(150A)의 소정 위치에 포함되는 불순물의 양, 산화물 반도체층(140A)의 소정 위치에 포함되는 불순물의 양 및 산화물 절연층(120A)의 소정 위치에 포함되는 불순물의 양 각각보다 많다.
제2 영역(A2)에서는, 불순물의 농도 프로파일은 2개의 피크(P5, P6)를 갖고 있다. 피크(P6)는, 산화물 반도체층(140A)(OS) 중에 존재하고 있다. 피크(P6)에 관한 불순물의 농도 프로파일은 산화물 절연층(120A)(UC)으로 퍼지고 있다. 피크(P5)는, 산화물 절연층(165A)(PAS1) 중에 존재하고 있다. 즉, 제2 영역(A2)에서, 불순물은, 산화물 절연층(120A), 산화물 반도체층(140A) 및 산화물 절연층(165A)에 포함되어 있다. 한편, 제2 영역(A2)에서, 불순물은 절연층(170A)에는 거의 포함되어 있지 않다. 제2 영역(A2)에서의 깊이 방향에 있어서, 산화물 반도체층(140A) 및 산화물 절연층(165A) 각각의 소정 위치에 포함되는 불순물의 양은, 산화물 절연층(120A)의 소정 위치에 포함되는 불순물의 양보다 많다.
상기와 같이 제2 영역(A2)에서, 산화물 절연층(120A) 및 산화물 절연층(165A)에 불순물이 도입된다. 따라서, 산화물 절연층(120A) 및 산화물 절연층(165A)에, 불순물의 도입에 수반하는 댕글링 본드 결함(DB)이 형성된다.
제3 영역(A3)에서는, 불순물의 농도 프로파일은 2개의 피크(P1, P2)를 갖고 있다. 피크(P2)는, 산화물 절연층(120A)(UC) 중에 존재하고 있다. 피크(P1)는, 산화물 절연층(165A)(PAS1) 중에 존재하고 있다. 즉, 제3 영역(A3)에서, 불순물은, 산화물 절연층(120A) 및 산화물 절연층(165A)에 포함되어 있다. 한편, 제3 영역(A3)에서, 불순물은 절연층(170A)에는 거의 포함되어 있지 않다. 제3 영역(A3)에는, 산화물 절연층(120A) 상에 산화물 반도체층(140A)이 마련되어 있지 않다. 그 결과, 제2 영역(A2)에서 산화물 반도체층(140A) 중에 농도 프로파일의 피크가 존재하는 대신에, 제3 영역(A3)에서는 산화물 절연층(120A) 중에 농도 프로파일의 피크(P2)가 존재한다. 즉, 제3 영역(A3)에서의 산화물 절연층(120A)에 포함되는 불순물의 양은, 제1 영역(A1)에서의 산화물 절연층(120A)에 포함되는 불순물의 양보다 많고, 제2 영역(A2)에서의 산화물 절연층(120A)에 포함되는 불순물의 양보다 많다.
상기와 같은 불순물의 농도 프로파일에 의해, 산화물 절연층(120A) 및 산화물 절연층(165A)에, 불순물의 도입에 수반하는 댕글링 본드 결함(DB)이 형성된다. 상기와 같이 제3 영역(A3)에서는 산화물 절연층(120A) 중에 농도 프로파일의 피크(P2)가 존재하기 때문에, 제3 영역(A3)에서의 산화물 절연층(120A)에 존재하는 댕글링 본드 결함(DB)의 양은, 제2 영역(A2)에서의 산화물 절연층(120A)에 존재하는 댕글링 본드 결함(DB)의 양보다 많다. 따라서, 제3 영역(A3)에서의 산화물 절연층(120A)은, 제2 영역(A2)에서의 산화물 절연층(120A) 보다 많은 수소를 포획할 수 있다.
제1 영역(A1) 내지 제3 영역(A3)에서, 산화물 절연층(165A) 중에 농도 프로파일의 피크(P1, P3, P5)가 존재하기 때문에, 이들 영역에서의 산화물 절연층(165A)에는 동일 정도의 댕글링 본드 결함(DB)이 생성되어 있다. 산화물 절연층(165A)에 존재하는 댕글링 본드 결함(DB)에 의해, 절연층(170A)으로부터의 수소를 포획할 수 있다. 산화물 절연층(165A)의 두께가 50nm 이상임으로써, 절연층(170A)으로부터의 수소를 포획함으로 인한 현저한 효과가 얻어진다. 산화물 절연층(165A)의 두께가 100nm 이상임으로써, 보다 현저한 상기 효과가 얻어진다.
본 실시 형태에 있어서, 제3 영역(A3)에서의 깊이 방향에 있어서, 산화물 절연층(120A) 중의 소정 위치에 포함되는 불순물의 양은, 1×1016/㎤ 이상, 1×1017/㎤ 이상, 또는 1×1018/㎤ 이상이다. 당해 소정 위치는, 농도 프로파일의 피크 위치이어도 되고, 산화물 절연층(120A)과 산화물 절연층(165A)의 계면에 상당하는 위치이어도 된다. 마찬가지로, 제3 영역(A3)에서의 깊이 방향에 있어서, 산화물 절연층(165A) 중의 소정 위치에 포함되는 불순물의 양은, 1×1016/㎤ 이상, 1×1017/㎤ 이상, 또는 1×1018/㎤ 이상이다. 당해 소정 위치는, 농도 프로파일의 피크(P1)의 위치이어도 되고, 산화물 절연층(165A)과 절연층(170A)의 계면에 상당하는 위치이어도 된다.
[2-3. 반도체 장치(10A)의 제조 방법]
도 20 내지 도 23을 참조하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10A)의 제조 방법에 대해서 설명한다. 도 20은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 21 내지 도 23은, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 20에 도시하는 스텝 S1001 내지 S1008의 스텝은, 도 5에 도시하는 스텝 S1001 내지 S1008의 스텝, 및 도 6 내지 도 11과 마찬가지이므로, 설명을 생략한다.
도 11과 마찬가지로, 노출된 산화물 절연층(120A) 및 산화물 반도체층(140A)에 불순물의 이온 주입이 행해진 후에, 도 21에 도시하는 바와 같이, 산화물 절연층(120A), 산화물 반도체층(140A) 및 게이트 전극(160A) 상에 산화물 절연층(165A)을 성막한다(도 20의 스텝 S1020의 「절연층 형성」). 산화물 절연층(165A)은 CVD법에 의해 성막된다. 예를 들어, 산화물 절연층(165A)으로서 산화실리콘층이 형성된다. 단, 산화물 절연층(165A)으로서 사용되는 재료는 상기에 한정되지 않는다. 산화물 절연층(165A)의 두께는, 50nm 이상 150nm 이하이다.
도 20 및 도 22에 도시하는 바와 같이, 산화물 절연층(165A)에 불순물의 이온 주입이 행해진다(도 20의 스텝 S1021의 「불순물 이온 주입」). 본 실시 형태에서는, 산화물 절연층(165A) 중에 불순물의 농도 프로파일의 피크가 존재하도록 불순물이 주입된다. 이온 주입에 의해, 예를 들어 붕소(B), 인(P), 아르곤(Ar), 또는 질소(N) 등의 원소가 산화물 절연층(165A)에 주입된다. 당해 이온 주입에 의해, 제1 영역(A1) 내지 제3 영역(A3)에서의 산화물 절연층(165A)에 댕글링 본드 결함(DB)이 생성된다. 댕글링 본드 결함(DB)의 위치 및 양은, 이온 주입의 프로세스 파라미터(예를 들어, 도우즈양, 가속 전압, 플라스마 전력 등)를 조정함으로써 제어할 수 있다. 예를 들어, 도우즈양은 1×1014/㎠ 이상, 5×1014/㎠ 이상, 또는 1×1015/㎠ 이상이다. 예를 들어, 주입되는 원소가 붕소(B)일 경우, 가속 전압은 10keV 이상 50keV 이하이다. 단, 농도 프로파일의 피크는 산화물 절연층(165A) 중에 존재하고 있지 않아도 된다.
도 20 및 도 23에 도시하는 바와 같이, 산화물 절연층(165A) 상에 층간막으로서 절연층(170A, 180A)을 성막하고 (도 20의 스텝 S1009의 「층간막 성막」), 절연층(170A, 180A)에 개구(171A, 173A)를 형성한다(도 20의 스텝 S1010의 「콘택트 개공」). 개구(171A, 173A)에 의해 노출된 산화물 반도체층(140A) 상 및 절연층(180A) 상에 소스·드레인 전극(200A)을 형성함으로써(도 20의 스텝 S1011의 「SD 형성」), 도 17에 도시하는 반도체 장치(10A)가 완성된다.
본 실시 형태에서는, 도 18 및 도 19에 도시하는 바와 같이, 산화물 절연층(120A)에 더하여 산화물 절연층(165A)에도 댕글링 본드 결함(DB)이 형성됨으로써, 채널 영역(CH)에서의 산화물 반도체층(140A)에 수소가 침입하는 것을 억제할 수 있다. 그 결과, 험프가 억제된 전기 특성을 갖는 반도체 장치(10A)를 얻을 수 있다.
[3. 제3 실시 형태]
도 24 내지 도 28을 참조하여, 본 발명의 일 실시 형태에 관한 반도체 장치에 대해서 설명한다. 본 실시 형태에 관한 반도체 장치(10B)는, 제2 실시 형태에 관한 반도체 장치(10A)와 유사하지만, 이온 주입에 의해 도입되는 불순물의 농도 프로파일에 있어서 반도체 장치(10A)와 상이하다. 이하의 설명에서, 제2 실시 형태에 관한 반도체 장치(10A)와 공통되는 구성에 대해서는, 제2 실시 형태에 관한 도면에 도시된 부호 뒤의 알파벳 "A" 대신에 "B"를 첨부하고, 그 설명을 생략하는 경우가 있다.
[3-1. 반도체 장치(10B)의 구성]
본 실시 형태에서의 반도체 장치(10B)의 구성은, 도 17에 도시하는 반도체 장치(10A)의 구성과 동일하다. 단, 반도체 장치(10B)에서의 산화물 절연층(165B)의 막질이, 반도체 장치(10A)에서의 산화물 절연층(165A)의 막질과 상이하다. 그 이외의 점에 대해서, 반도체 장치(10B)의 구성은 반도체 장치(10A)의 구성과 동일하므로 설명을 생략한다.
[3-2. 수소 트랩 영역의 구성]
도 24는 본 발명의 일 실시 형태에 관한 반도체 장치의 구성을 도시하는 모식적인 부분 확대 단면도이다. 상세는 후술하지만, 도 24에 도시하는 산화물 절연층(120B) 및 산화물 절연층(165B)에 생성되는 댕글링 본드 결함(DB)은, 산화물 절연층(165B)을 형성한 후에, 1회의 이온 주입에 의해 생성된다.
도 25는 본 발명의 일 실시 형태에 관한 반도체 장치에 있어서, 제1 영역(A1) 내지 제3 영역(A3)에서의 불순물 농도의 프로파일을 나타내는 그래프이다. 도 25에 도시하는 3개의 농도 프로파일 각각의 종축은 단위 체적당 불순물의 농도(Concentration[/㎤])를 나타내고, 횡축은 깊이 방향에서의 층의 명칭을 나타낸다. 횡축에서의 「UC」는 산화물 절연층(120B) 및 질화물 절연층(110B)에 대응한다. 「OS」는 산화물 반도체층(140B)에 대응한다. 「GI」는 게이트 절연층(150B)에 대응한다. 「GL」은 게이트 전극(160B)에 대응한다. 「PAS1」은 산화물 절연층(165B)에 대응한다. 「PAS2」는 절연층(170B)에 대응한다.
도 25에 도시하는 바와 같이, 제1 영역(A1)에서는, 불순물은 게이트 전극(160B)(GL) 및 산화물 절연층(165B)(PAS1)에 포함되어 있고, 당해 불순물의 농도 프로파일은 게이트 전극(160B) 중에 피크를 갖고 있다. 따라서, 제1 영역(A1)에서의 깊이 방향에 있어서, 게이트 전극(160B) 및 산화물 절연층(165B) 각각의 소정 위치에 포함되는 불순물의 양은, 게이트 절연층(150B)의 소정 위치에 포함되는 불순물의 양, 산화물 반도체층(140B)의 소정 위치에 포함되는 불순물의 양 및 산화물 절연층(120B)에 포함되는 불순물의 양 각각보다 많다.
제2 영역(A2)에서는, 불순물은 산화물 절연층(120B)(UC), 산화물 반도체층(140B)(OS) 및 산화물 절연층(165B)에 포함되어 있고, 당해 불순물의 농도 프로파일은 산화물 반도체층(140B) 중에 피크를 갖고 있다. 따라서, 제2 영역(A2)에서의 깊이 방향에 있어서, 산화물 반도체층(140B)의 소정 위치에 포함되는 불순물의 양은, 산화물 절연층(120B)의 소정 위치에 포함되는 불순물의 양보다 많고, 산화물 절연층(165B)의 소정 위치에 포함되는 불순물의 양보다 많다.
상기와 같이 제2 영역(A2)에서, 산화물 절연층(120B) 및 산화물 절연층(165B)에 불순물이 도입된다. 따라서, 산화물 절연층(120B) 및 산화물 절연층(165B)에, 불순물의 도입에 수반하는 댕글링 본드 결함(DB)이 형성된다.
제3 영역(A3)에서는, 불순물은 산화물 절연층(120B) 및 산화물 절연층(165B)에 포함되어 있고, 당해 불순물의 농도 프로파일은 산화물 절연층(120B)(UC) 중에 피크를 갖고 있다. 제3 영역(A3)에는, 산화물 절연층(120B) 상에 산화물 반도체층(140B)이 마련되어 있지 않다. 그 결과, 제2 영역(A2)에서 산화물 반도체층(140B) 중에 농도 프로파일의 피크가 존재하는 대신에, 제3 영역(A3)에서는 산화물 절연층(120B) 중에 농도 프로파일의 피크가 존재한다. 즉, 제3 영역(A3)에서의 산화물 절연층(120B)에 포함되는 불순물의 양은, 제1 영역(A1)에서의 산화물 절연층(120B)에 포함되는 불순물의 양보다 많고, 제2 영역(A2)에서의 산화물 절연층(120B)에 포함되는 불순물의 양보다 많다.
상기와 같은 불순물의 농도 프로파일에 의해, 산화물 절연층(120B) 및 산화물 절연층(165B)에, 불순물의 도입에 수반하는 댕글링 본드 결함(DB)이 형성된다. 상기와 같이 제3 영역(A3)에서는 산화물 절연층(120B) 중에 농도 프로파일의 피크가 존재하기 때문에, 제3 영역(A3)에서의 산화물 절연층(120B)에 존재하는 댕글링 본드 결함(DB)의 양은, 제2 영역(A2)에서의 산화물 절연층(120B)에 존재하는 댕글링 본드 결함(DB)의 양보다 많다. 따라서, 제3 영역(A3)에서의 산화물 절연층(120B)은, 제2 영역(A2)에서의 산화물 절연층(120B)보다 많은 수소를 포획할 수 있다. 산화물 절연층(165B)의 두께가 50nm 이상임으로써, 절연층(170B)으로부터의 수소를 포획함으로 인한 현저한 효과가 얻어진다. 산화물 절연층(165B)의 두께가 100nm 이상임으로써, 보다 현저한 상기 효과가 얻어진다.
본 실시 형태에서는, 상기와 같이 제1 영역(A1)에서 불순물의 농도 프로파일은 게이트 전극(160B) 중에 피크를 갖고, 제2 영역(A2)에서 당해 농도 프로파일은 산화물 반도체층(140B) 중에 피크를 갖고, 제3 영역(A3)에서 당해 농도 프로파일은 산화물 절연층(120B) 중에 피크를 갖는 구성을 예시하였지만, 이 구성에 한정되지 않는다.
예를 들어, 산화물 반도체층(140B)의 막 두께가 상대적으로 얇은 경우, 제2 영역(A2)에서 상기 농도 프로파일은 산화물 절연층(120B) 중, 또는 산화물 반도체층(140B)과 산화물 절연층(120B)의 계면 부근에 피크를 가져도 된다. 한편, 산화물 절연층(165B)의 막 두께가 상대적으로 두꺼울 경우, 제1 영역(A1) 내지 제3 영역(A3)에서 상기 농도 프로파일은 산화물 절연층(165B) 중, 또는 산화물 절연층(165B)과 산화물 절연층(165B)의 하층의 계면 부근에 피크를 가져도 된다. 산화물 절연층(165B)의 하층은, 제1 영역(A1)에서의 게이트 전극(160B), 제2 영역(A2)에서의 산화물 반도체층(140B) 및 제3 영역(A3)에서의 산화물 절연층(120B)이다.
본 실시 형태에 있어서, 제3 영역(A3)에서의 깊이 방향에 있어서, 산화물 절연층(120B) 중의 소정 위치에 포함되는 불순물의 양은, 1×1016/㎤ 이상, 1×1017/㎤ 이상, 또는 1×1018/㎤ 이상이다. 당해 소정 위치는, 농도 프로파일의 피크 위치이어도 되고, 산화물 절연층(120B)과 산화물 절연층(165B)의 계면에 상당하는 위치이어도 된다. 또는, 당해 소정 위치는, 당해 계면에 상당하는 위치로부터 산화물 절연층(120B)의 방향으로 소정 깊이 이동한 위치이어도 된다.
[3-3. 반도체 장치(10B)의 제조 방법]
도 26 내지 도 28을 참조하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10B)의 제조 방법에 대해서 설명한다. 도 26은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 27 내지 도 28은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 26에 도시하는 스텝 S1001 내지 S1007의 스텝은, 도 5에 도시하는 스텝 S1001 내지 S1007의 스텝 및 도 6 내지 도 10과 마찬가지이므로, 설명을 생략한다.
도 10과 마찬가지로, 게이트 전극(160B)을 성막하고, 게이트 전극(160B) 및 게이트 절연층(150B)을 일괄적으로 에칭한 후에, 도 27에 도시하는 바와 같이, 산화물 절연층(120B), 산화물 반도체층(140B) 및 게이트 전극(160B) 상에 산화물 절연층(165B)을 성막한다(도 26의 스텝 S1020의 「절연층 형성」). 산화물 절연층(165B)은 CVD법에 의해 성막된다. 예를 들어, 산화물 절연층(165B)으로서 산화실리콘층이 형성된다. 산화물 절연층(165B)으로서, 수소 함유량이 상대적으로 적은 절연층이 사용된다. 예를 들어, 산화물 절연층(165B)의 수소 함유량은, 1×1021cm-3 이하이다.
산화물 절연층(165B)으로서 산화실리콘층이 사용되는 경우, 일산화이질소(N2O)에 대한 실란(SiH4)의 비율이 상대적으로 작은 조건에서 당해 산화실리콘층을 성막한다. 예를 들어, 당해 조건에서, [N2O/SiH4]는 30 이하이다.
이온 주입에 의해 불순물을 산화물 절연층(120B)에 도달시킬 경우, 이온 주입 장치의 가속 전압에 의한 제한이 있다. 따라서, 산화물 절연층(165B)의 두께는 150nm 미만이다.
도 26 및 도 28에 도시하는 바와 같이, 산화물 절연층(165B)에 불순물의 이온 주입이 행해진다(도 26의 스텝 S1021의 「불순물 이온 주입」). 본 실시 형태에서는, 산화물 절연층(165B) 아래에 마련된 산화물 반도체층(140B)(제2 영역(A2)) 및 산화물 절연층(120B)(제3 영역(A3))에 불순물의 농도 프로파일의 피크가 존재하도록 불순물이 주입된다. 이온 주입에 의해, 예를 들어 붕소(B), 인(P), 아르곤(Ar), 또는 질소(N) 등의 원소가 산화물 절연층(165B)을 통해서 산화물 반도체층(140B) 및 산화물 절연층(120B)에 주입된다. 당해 이온 주입에 의해, 제2 영역(A2)에서의 산화물 절연층(120B), 제3 영역(A3)에서의 산화물 절연층(120B) 및 제1 영역(A1) 내지 제3 영역(A3)에서의 산화물 절연층(165B)에 댕글링 본드 결함(DB)이 생성된다. 댕글링 본드 결함(DB)의 위치 및 양은, 이온 주입의 프로세스 파라미터(예를 들어, 도우즈양, 가속 전압, 플라스마 전력 등)를 조정함으로써 제어할 수 있다. 예를 들어, 도우즈양은 1×1014/㎠ 이상, 5×1014/㎠ 이상, 또는 1×1015/㎠ 이상이다. 예를 들어, 주입되는 원소가 붕소(B)일 경우, 가속 전압은 10keV 이상 50keV 이하이다.
상기 이온 주입 후, 산화물 절연층(165B) 상에 층간막으로서 절연층(170B, 180B)을 성막하고(도 26의 스텝 S1009의 「층간막 성막」), 절연층(170B, 180B)에 개구(171B, 173B)를 형성한다(도 26의 스텝 S1010의 「콘택트 개공」). 개구(171B, 173B)에 의해 노출된 산화물 반도체층(140B) 상 및 절연층(180B) 상에 소스·드레인 전극(200B)을 형성함으로써(도 26의 스텝 S1011의 「SD 형성」), 도 17과 마찬가지의 반도체 장치(10B)가 완성된다.
본 실시 형태에서는, 도 24 및 도 25에 도시하는 바와 같이, 산화물 절연층(120B)에 더하여 산화물 절연층(165B)에도 댕글링 본드 결함(DB)이 형성됨으로써, 채널 영역(CH)에서의 산화물 반도체층(140B)에 수소가 침입하는 것을 억제할 수 있다. 그 결과, 험프가 억제된 전기 특성을 갖는 반도체 장치(10B)를 얻을 수 있다. 또한, 본 실시 형태에서는, 산화물 절연층(165B)으로서 수소 함유량이 상대적으로 적은 절연층이 사용됨으로써, 산화물 절연층(165B)을 성막할 때, 채널 영역(CH)에서의 산화물 반도체층(140B)에의 수소의 침입을 억제할 수 있다. 또한, 1회의 이온 주입 공정에 의해, 산화물 절연층(120B) 및 산화물 절연층(165B)의 양쪽에 댕글링 본드 결함(DB)을 형성할 수 있다.
본 발명의 실시 형태로서 상술한 각 실시 형태는, 서로 모순되지 않는 한에 있어서 적절하게 조합하여 실시할 수 있다. 또한, 각 실시 형태를 바탕으로 해서, 당업자가 적절하게 구성 요소의 추가, 삭제, 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략, 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
상술한 각 실시 형태의 양태에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과이어도, 본 명세서의 기재로부터 명확한 것, 또는 당업자에게 있어서 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의해 초래되는 것이라고 이해된다.
10: 반도체 장치 100: 기판
105: 차광층 110: 질화물 절연층
120: 산화물 절연층 140: 산화물 반도체층
141: 상면 142: 하면
143: 측면 150: 게이트 절연층
160: 게이트 전극 165A: 산화물 절연층
170: 절연층 171: 개구
173: 개구 180: 절연층
200: 소스·드레인 전극 201: 소스 전극
203: 드레인 전극 A1: 제1 영역
A2: 제2 영역 A3: 제3 영역
CH: 채널 영역 D: 드레인 영역
DB: 댕글링 본드 결함 S: 소스 영역

Claims (21)

  1. 산화물 절연층과,
    상기 산화물 절연층 상의 산화물 반도체층과,
    상기 산화물 반도체층 상의 게이트 전극과,
    상기 산화물 반도체층과 상기 게이트 전극의 사이의 게이트 절연층과,
    상기 산화물 반도체층 및 상기 게이트 전극을 덮는 제1 절연층을 포함하고,
    상기 게이트 전극과 겹치는 제1 영역과,
    상기 게이트 전극과 겹치지 않고, 상기 산화물 반도체층과 겹치는 제2 영역과,
    상기 게이트 전극 및 상기 산화물 반도체층과 겹치지 않는 제3 영역으로 구분되고,
    상기 제1 영역에서의 상기 게이트 절연층의 두께는 200nm 이상이며,
    상기 제1 영역에서, 상기 게이트 전극은 상기 제1 절연층과 접하고,
    상기 제2 영역에서, 상기 산화물 반도체층은 상기 제1 절연층과 접하고,
    상기 제2 영역에서의 상기 산화물 반도체층에 포함되는 불순물의 양은, 상기 제1 영역에서의 상기 산화물 반도체층에 포함되는 상기 불순물의 양보다 많고,
    상기 제3 영역에서의 상기 산화물 절연층에 포함되는 상기 불순물의 양은, 상기 제2 영역에서의 상기 산화물 절연층에 포함되는 상기 불순물의 양보다 많은, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 절연층은 질화물인, 반도체 장치.
  3. 제1항에 있어서, 상기 제3 영역에서, 상기 산화물 절연층 및 상기 제1 절연층의 막 두께 방향에서의 상기 불순물의 프로파일의 피크는, 상기 산화물 절연층 중에 존재하는, 반도체 장치.
  4. 제1항에 있어서, 상기 제2 영역에서, 상기 산화물 절연층, 상기 산화물 반도체층 및 상기 제1 절연층의 막 두께 방향에서의 상기 불순물의 프로파일의 피크는, 상기 산화물 반도체층 중에 존재하는, 반도체 장치.
  5. 제1항에 있어서, 상기 제2 영역에서, 상기 산화물 절연층, 상기 산화물 반도체층 및 상기 제1 절연층의 막 두께 방향에서의 상기 불순물의 프로파일의 피크는, 상기 산화물 절연층 중, 또는, 상기 산화물 절연층과 상기 산화물 반도체층의 계면 부근에 존재하는, 반도체 장치.
  6. 제1항에 있어서, 상기 제1 절연층 상의 제2 절연층을 더 포함하고,
    상기 제1 절연층은, 산화물이며,
    상기 제2 절연층은, 질화물인, 반도체 장치.
  7. 제6항에 있어서, 상기 제3 영역에서,
    상기 불순물은, 상기 산화물 절연층 및 상기 제1 절연층에 포함되고,
    상기 산화물 절연층, 상기 제1 절연층 및 상기 제2 절연층의 막 두께 방향에서의 상기 불순물의 프로파일의 피크는, 상기 산화물 절연층 중에 존재하는, 반도체 장치.
  8. 제6항에 있어서, 상기 제1 영역에서,
    상기 불순물은, 상기 게이트 전극 및 상기 제1 절연층에 포함되고,
    상기 게이트 전극 및 상기 제1 절연층의 막 두께 방향에서의 상기 불순물의 프로파일의 피크는, 상기 게이트 전극 중에 존재하는, 반도체 장치.
  9. 제6항에 있어서, 상기 제2 영역에서,
    상기 불순물은, 상기 산화물 절연층, 상기 산화물 반도체층 및 상기 제1 절연층에 포함되고,
    상기 산화물 절연층, 상기 산화물 반도체층, 상기 제1 절연층 및 상기 제2 절연층의 막 두께 방향에서의 상기 불순물의 프로파일의 피크는, 상기 산화물 반도체층 중에 존재하는, 반도체 장치.
  10. 제6항에 있어서, 상기 제2 영역에서,
    상기 불순물은, 상기 산화물 절연층, 상기 산화물 반도체층 및 상기 제1 절연층에 포함되고,
    상기 산화물 절연층, 상기 산화물 반도체층, 상기 제1 절연층 및 상기 제2 절연층의 막 두께 방향에서의 상기 불순물의 프로파일의 피크는, 상기 제1 절연층 중, 또는, 상기 산화물 반도체층과 상기 제1 절연층의 계면 부근에 존재하는, 반도체 장치.
  11. 제6항에 있어서, 상기 제3 영역에서,
    상기 불순물은, 상기 산화물 절연층 및 상기 제1 절연층에 포함되고,
    상기 산화물 절연층, 상기 제1 절연층 및 상기 제2 절연층의 막 두께 방향에서의 상기 불순물의 프로파일은, 제1 피크 및 제2 피크를 포함하고,
    상기 제1 피크는, 상기 산화물 절연층 중에 존재하고,
    상기 제2 피크는, 상기 제1 절연층 중에 존재하는, 반도체 장치.
  12. 제11항에 있어서, 상기 제1 영역에서,
    상기 불순물은, 상기 게이트 전극 및 상기 제1 절연층에 포함되고,
    상기 게이트 전극 및 상기 제1 절연층의 막 두께 방향에서의 상기 불순물의 프로파일은, 제3 피크 및 제4 피크를 포함하고,
    상기 제3 피크는, 상기 게이트 전극 중에 존재하고,
    상기 제4 피크는, 상기 제1 절연층 중에 존재하는, 반도체 장치.
  13. 제12항에 있어서, 상기 제2 영역에서,
    상기 불순물은, 상기 산화물 절연층, 상기 산화물 반도체층 및 상기 제1 절연층에 포함되고,
    상기 산화물 절연층, 상기 산화물 반도체층, 상기 제1 절연층 및 상기 제2 절연층의 막 두께 방향에서의 상기 불순물의 프로파일은, 제5 피크 및 제6 피크를 포함하고,
    상기 제5 피크는, 상기 산화물 반도체층 중에 존재하고,
    상기 제6 피크는, 상기 제1 절연층 중에 존재하는, 반도체 장치.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 제3 영역에서, 상기 제1 절연층은 상기 산화물 절연층과 접하고 있는, 반도체 장치.
  15. 제6항, 제11항, 제12항, 및 제13항 중 어느 한 항에 있어서, 상기 제1 절연층의 두께는 50nm 이상인, 반도체 장치.
  16. 제6항, 제11항, 제12항, 및 제13항 중 어느 한 항에 있어서, 상기 제1 절연층의 두께는 100nm 이상인, 반도체 장치.
  17. 제6항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 절연층의 두께는 150nm 미만인, 반도체 장치.
  18. 제17항에 있어서, 상기 제1 절연층의 두께는 50nm 이상인, 반도체 장치.
  19. 제17항에 있어서, 상기 제1 절연층의 두께는 100nm 이상인, 반도체 장치.
  20. 제1 산화물 절연층을 형성하고,
    상기 제1 산화물 절연층 상에 산화물 반도체층을 형성하며,
    상기 제1 산화물 절연층 상에 상기 산화물 반도체층의 패턴을 형성함으로써, 상기 제1 산화물 절연층을 노출시키고,
    상기 산화물 반도체층 상에 게이트 절연층을 형성하며,
    상기 게이트 절연층 상에 게이트 전극을 형성하고,
    상기 산화물 반도체층 상에 상기 게이트 절연층 및 상기 게이트 전극의 패턴을 형성함으로써, 상기 산화물 반도체층 및 상기 제1 산화물 절연층을 노출시키고,
    노출된 상기 산화물 반도체층 및 상기 제1 산화물 절연층에 불순물을 주입하며,
    상기 제1 산화물 절연층, 상기 산화물 반도체층 및 상기 게이트 전극 각각의 위에 제2 산화물 절연층을 형성하고,
    상기 제2 산화물 절연층에 불순물을 주입하며,
    상기 제2 산화물 절연층 상에 질화물 절연층을 형성하는, 반도체 장치의 제조 방법.
  21. 제1 산화물 절연층을 형성하고,
    상기 제1 산화물 절연층 상에 산화물 반도체층을 형성하며,
    상기 제1 산화물 절연층 상에 상기 산화물 반도체층의 패턴을 형성함으로써, 상기 제1 산화물 절연층을 노출시키고,
    상기 산화물 반도체층 상에 게이트 절연층을 형성하며,
    상기 게이트 절연층 상에 게이트 전극을 형성하고,
    상기 산화물 반도체층 상에 상기 게이트 절연층 및 상기 게이트 전극의 패턴을 형성함으로써, 상기 산화물 반도체층 및 상기 제1 산화물 절연층을 노출시키고,
    상기 제1 산화물 절연층, 상기 산화물 반도체층 및 상기 게이트 전극 각각의 위에 막 중의 수소 함유량이 1×1021cm-3 이하인 제2 산화물 절연층을 형성하고,
    상기 산화물 반도체층, 상기 제1 산화물 절연층 및 상기 제2 산화물 절연층에 불순물을 주입하며,
    상기 제2 산화물 절연층 상에 질화물 절연층을 형성하는, 반도체 장치의 제조 방법.
KR1020230124709A 2022-10-04 2023-09-19 반도체 장치 및 그 제조 방법 KR20240047305A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2022-160543 2022-10-04
JP2022160543A JP2024053987A (ja) 2022-10-04 2022-10-04 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
KR20240047305A true KR20240047305A (ko) 2024-04-12

Family

ID=90246437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230124709A KR20240047305A (ko) 2022-10-04 2023-09-19 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20240113228A1 (ko)
JP (1) JP2024053987A (ko)
KR (1) KR20240047305A (ko)
CN (1) CN117855287A (ko)
DE (1) DE102023209380A1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014099601A (ja) 2012-10-19 2014-05-29 Semiconductor Energy Lab Co Ltd 酸化物半導体膜を含む多層膜及び半導体装置の作製方法
JP2016184771A (ja) 2012-08-03 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
JP2018006730A (ja) 2016-02-12 2018-01-11 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
JP2021108405A (ja) 2010-09-13 2021-07-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2021141338A (ja) 2012-09-14 2021-09-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2021153196A (ja) 2013-09-23 2021-09-30 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021108405A (ja) 2010-09-13 2021-07-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016184771A (ja) 2012-08-03 2016-10-20 株式会社半導体エネルギー研究所 半導体装置
JP2021141338A (ja) 2012-09-14 2021-09-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2014099601A (ja) 2012-10-19 2014-05-29 Semiconductor Energy Lab Co Ltd 酸化物半導体膜を含む多層膜及び半導体装置の作製方法
JP2021153196A (ja) 2013-09-23 2021-09-30 株式会社半導体エネルギー研究所 半導体装置
JP2018006730A (ja) 2016-02-12 2018-01-11 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置

Also Published As

Publication number Publication date
US20240113228A1 (en) 2024-04-04
CN117855287A (zh) 2024-04-09
DE102023209380A1 (de) 2024-04-04
JP2024053987A (ja) 2024-04-16

Similar Documents

Publication Publication Date Title
USRE48290E1 (en) Thin film transistor array panel
US20210217895A1 (en) Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
US9379252B2 (en) Thin film transistor and thin film transistor array panel including the same
KR102396907B1 (ko) 반도체 장치
KR20170117928A (ko) 박막 트랜지스터 및 그 제조 방법과 디스플레이 장치
US20150187948A1 (en) Semiconductor device and method for producing same
TW201513369A (zh) 薄膜電晶體及其製造方法
KR20100132308A (ko) 박막 트랜지스터 및 그 제조방법
KR20240047305A (ko) 반도체 장치 및 그 제조 방법
KR20240046023A (ko) 반도체 장치
TW202416546A (zh) 半導體裝置及其製造方法
US20240178325A1 (en) Semiconductor device
US20240097043A1 (en) Semiconductor device
TW202416389A (zh) 半導體裝置
US20240021668A1 (en) Semiconductor device
TW202412314A (zh) 半導體裝置
WO2024029429A1 (ja) 積層構造体及び薄膜トランジスタ
WO2023189550A1 (ja) 半導体装置
CN118099223A (zh) 半导体器件
TW202410447A (zh) 氧化物半導體膜、薄膜電晶體、及電子機器
KR20240036459A (ko) 반도체 장치
TW202412323A (zh) 半導體裝置
KR20200091372A (ko) 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법