JP6408250B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、本発明の一態様の半導体装置の例として、トランジスタの構成例および作製方法例について、図面を参照して説明する。
図1(A)に、本構成例で例示するトランジスタ100の上面概略図を示す。また図1(B)、(C)はそれぞれ、図1(A)中の切断線A−B、C−Dにおける断面概略図を示す。なお、図1(A)では明瞭化のため一部の構成要素は明示していない。
以下では、トランジスタ100の各構成要素について説明する。
半導体層102に含まれる酸化物半導体として、シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
基板101の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、イットリア安定化ジルコニア(YSZ)基板などを、基板101として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもできる。
ゲート電極105は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極105は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
ゲート絶縁層104は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
一対の電極103は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
以下では、図1に例示したトランジスタ100の作製方法の一例について、図面を参照して説明する。図2は、以下に例示する作製方法での各工程における断面概略図である。
まず、基板101上に第1の保護絶縁層111を形成する(図2(A))。
続いて、第1の保護絶縁層111上に半導体膜を成膜する。その後フォトリソグラフィ法などを用いて半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体層102を形成することができる(図2(B))。
続いて、第1の保護絶縁層111および半導体層102上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、一対の電極103を形成することができる(図2(C))。
続いて、半導体層102、一対の電極103、第1の保護絶縁層111上に絶縁膜を成膜する。さらに、当該絶縁膜上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜および絶縁膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、ゲート電極105およびゲート絶縁層104を形成することができる(図2(D))。
続いて、第1の保護絶縁層111、一対の電極103、ゲート絶縁層104、およびゲート電極105上に、第2の保護絶縁層112を形成する(図2(E))。
第2の保護絶縁層112の形成後、加熱処理を行ってもよい。加熱処理により、第1の保護絶縁層111および第2の保護絶縁層112から半導体層102に対して酸素を供給し、半導体層102中の酸素欠損を低減することができる。またこのとき、第1の保護絶縁層111および第2の保護絶縁層112により、半導体層102からの酸素の放出を抑制し、半導体層102中の酸素欠損の形成を抑制することができる。
以下では、上記構成例1で例示したトランジスタとは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。
図3(A)、(B)に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図は図1(A)を援用できる。図3に示すトランジスタは、主に、半導体層102と第1の保護絶縁層111との間に絶縁層106を有している点で相違している。
図4には、トランジスタ100に隣接して容量素子120を形成した例を示している。
以下では、上記構成例1等とは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については、説明を省略する場合がある。
以下では、図5に例示したトランジスタ200の作製方法の一例について、図面を参照して説明する。図6は、以下に例示する作製方法での各工程における断面概略図である。
まず、基板201上に絶縁層207を形成する。
続いて、フォトリソグラフィ法などを用いて絶縁層207上にレジストマスクを形成し、絶縁層207の上部をエッチングにより除去する。その後レジストマスクを除去することにより、絶縁層207に溝部を形成することができる。
続いて、絶縁層207上に、溝部の側面および底面を覆うように第1の保護絶縁層211を形成する(図6(A))。
続いて、第1の保護絶縁層211上に、半導体膜を成膜する。溝部を半導体膜により完全に埋め込む場合には、半導体膜の溝部と重なる部分の上面の高さが、第1の保護絶縁層211の溝部と重ならない部分の高さと同等かそれ以上となるように成膜することが好ましい。
続いて、第1の保護絶縁層211および半導体層202上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、一対の電極203を形成することができる(図6(C))。
続いて、半導体層202、一対の電極203、第1の保護絶縁層211上に絶縁膜を成膜する。さらに当該絶縁膜上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜および絶縁膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、ゲート電極205およびゲート絶縁層204を形成することができる(図6(D))。
続いて、第1の保護絶縁層211、一対の電極203、ゲート絶縁層204、およびゲート電極205上に、第2の保護絶縁層212を形成する(図6(E))。
第2の保護絶縁層212の形成後、加熱処理を行ってもよい。加熱処理により、第1の保護絶縁層211および第2の保護絶縁層212から半導体層202に対して酸素を供給し、半導体層202中の酸素欠損を低減することができる。またこのとき、第1の保護絶縁層211および第2の保護絶縁層212により、半導体層202からの酸素の放出を抑制し、半導体層202中の酸素欠損の形成を抑制することができる。
以下では、上記構成例2で例示したトランジスタとは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。
図7(A)、(B)に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図は図5(A)を援用できる。図7に示すトランジスタは、主に、半導体層202と第1の保護絶縁層211との間に絶縁層206を有している点で相違している。
図8には、トランジスタ200に隣接して容量素子220を形成した例を示している。
基板上に複数のトランジスタを配置する場合、一つのトランジスタに対して一つの溝部を設けるのではなく、複数のトランジスタに対して一つの溝部を設ける構成とすることで、トランジスタをより高密度に集積することができる。
本実施の形態では、実施の形態1で例示したトランジスタとは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については、説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。
図10(A)、(B)に、以下で例示するトランジスタ150の断面概略図を示す。なお、上面概略図については、図1(A)を援用できる。図10に示すトランジスタ150は、主に第1の酸化物層151および第2の酸化物層152を有している点で、実施の形態1で例示したトランジスタ100と相違している。
図12(A)、(B)に、以下で例示するトランジスタ160の断面概略図を示す。なお、上面概略図については、図1(A)を援用できる。図12に示すトランジスタ160は、主に第2の酸化物層152の形状が異なる点で、上記トランジスタ150と相違している。
図14(A)、(B)に、以下で例示するトランジスタ250の断面概略図を示す。なお、上面概略図については、図1(A)を援用できる。図14に示すトランジスタ250は、主に第1の酸化物層251および第2の酸化物層252を有している点で、実施の形態1で例示したトランジスタ200と相違している。
本実施の形態では、本発明の一態様の半導体装置に好適に用いることのできる酸化物半導体について説明する。
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を、図面を用いて説明する。
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むCPUについて説明する。
本実施の形態では、上記実施の形態で説明したトランジスタ、記憶装置、またはCPU等(DSP、カスタムLSI、PLD、RF−IDを含む)などの半導体装置を用いることのできる電子機器の例について説明する。
101 基板
102 半導体層
103 電極
104 ゲート絶縁層
105 ゲート電極
106 絶縁層
111 保護絶縁層
112 保護絶縁層
120 容量素子
124 誘電体層
125 電極
150 トランジスタ
151 酸化物層
152 酸化物層
160 トランジスタ
170 トランジスタ
180 トランジスタ
200 トランジスタ
201 基板
202 半導体層
203 電極
204 ゲート絶縁層
205 ゲート電極
206 絶縁層
207 絶縁層
211 保護絶縁層
212 保護絶縁層
220 容量素子
224 誘電体層
225 電極
250 トランジスタ
251 酸化物層
252 酸化物層
260 トランジスタ
270 トランジスタ
280 トランジスタ
602 フォトダイオード
640 トランジスタ
656 トランジスタ
658 フォトダイオードリセット信号線
659 ゲート信号線
671 フォトセンサ出力信号線
672 フォトセンサ基準信号線
700 記憶素子
701 回路
702 回路
703 スイッチ
704 スイッチ
706 論理素子
707 容量素子
708 容量素子
709 トランジスタ
710 トランジスタ
713 トランジスタ
714 トランジスタ
720 回路
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
2200 トランジスタ
2201 絶縁層
2202 配線
2203 プラグ
2204 絶縁層
2205 配線
2206 配線
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3200 トランジスタ
3300 トランジスタ
3400 容量素子
8000 テレビジョン装置
8001 筐体
8002 表示部
8003 スピーカ部
8004 CPU
8100 警報装置
8101 マイクロコンピュータ
8102 検出部
8200 室内機
8201 筐体
8202 送風口
8203 CPU
8204 室外機
8300 電気冷凍冷蔵庫
8301 筐体
8302 冷蔵室用扉
8303 冷凍室用扉
8304 CPU
9700 電気自動車
9701 二次電池
9702 回路
9703 駆動装置
9704 処理装置
Claims (1)
- 第1の保護絶縁層と、
前記第1の保護絶縁層上に、酸化物半導体層と、
前記酸化物半導体層と電気的に接続するソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極上に位置し、前記酸化物半導体層と重なるゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極と、
前記ソース電極、前記ドレイン電極および前記ゲート電極を覆う第2の保護絶縁層と、を有し、
前記第1の保護絶縁層および前記第2の保護絶縁層は、酸素過剰領域を有する酸化アルミニウム膜を含み、且つ前記ソース電極、前記ドレイン電極および前記ゲート電極の存在しない領域において互いに接する領域を有し、
前記ゲート電極の下面は、前記酸化物半導体層の存在しない領域において前記酸化物半導体層の下面よりも下に位置し、
前記第1の保護絶縁層と前記酸化物半導体層との間に設けられ、前記酸化物半導体層の金属元素の少なくとも一を含んで構成される第1の酸化物層と、
前記酸化物半導体層と前記ゲート絶縁層との間に設けられ、前記酸化物半導体層の金属元素の少なくとも一を含んで構成される第2の酸化物層と、を有し、
前記第2の酸化物層の下面は、前記ソース電極の上面、前記ドレイン電極の上面、ならびに前記ソース電極および前記ドレイン電極が設けられない領域における前記酸化物半導体層の上面および側面に接することを特徴とする半導体装置。
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