KR20230141493A - 반도체 장치의 제조 방법 - Google Patents

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KR20230141493A
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도시나리 사사끼
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Abstract

본 발명은, 고 이동도이면서 또한 신뢰성이 높은 반도체 장치를 실현하는 것이다. 반도체 장치의 제조 방법은, 기판 상에 알루미늄을 주성분으로 하는 제1 산화 금속층을 형성하고, 상기 제1 산화 금속층 상에 산화물 반도체층을 형성하고, 상기 산화물 반도체층 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 알루미늄을 주성분으로 하는 제2 산화 금속층을 형성하고, 상기 게이트 절연층 상에 상기 제2 산화 금속층이 형성된 상태에서 열처리를 행하고, 상기 열처리 후에, 상기 제2 산화 금속층을 제거하고, 상기 게이트 절연층 상에 게이트 전극을 형성한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명의 실시 형태의 하나는, 반도체 장치의 제조 방법에 관한 것이다. 특히, 본 발명의 실시 형태의 하나는, 채널로서 산화물 반도체가 사용된 반도체 장치의 제조 방법에 관한 것이다.
근년, 아몰퍼스 실리콘, 저온 폴리실리콘, 및 단결정 실리콘 대신에, 산화물 반도체가 채널에 사용된 반도체 장치의 개발이 진행되어 있다(예를 들어, 특허문헌 1 내지 6). 산화물 반도체가 채널에 사용된 반도체 장치는, 아몰퍼스 실리콘이 채널에 사용된 반도체 장치와 마찬가지로, 단순한 구조이면서 또한 저온 프로세스에서 형성할 수 있다. 산화물 반도체가 채널에 사용된 반도체 장치는, 아몰퍼스 실리콘이 채널에 사용된 반도체 장치보다도 높은 이동도를 갖는 것으로 알려져 있다.
산화물 반도체가 채널에 사용된 반도체 장치가 안정된 동작을 하기 위해서, 그 제조 공정에서 산화물 반도체층에 산소를 공급하여, 산화물 반도체층에 형성된 산소 결손을 저감하는 것이 중요하다. 예를 들어, 산화물 반도체층에 산소를 공급하는 방법의 하나로서, 당해 절연층이 산소를 보다 많이 포함하는 조건에서, 산화물 반도체층을 덮는 절연층을 형성하는 기술이 개시되어 있다.
일본 특허 공개 제2021-141338호 공보 일본 특허 공개 제2014-099601호 공보 일본 특허 공개 제2021-153196호 공보 일본 특허 공개 제2018-006730호 공보 일본 특허 공개 제2016-184771호 공보 일본 특허 공개 제2021-108405호 공보
그러나, 산소를 보다 많이 포함하는 조건에서 형성된 절연층은 결함을 많이 포함한다. 그 영향으로, 그 결함에 전자가 포획되는 것이 원인으로 생각되는 반도체 장치의 특성 이상 또는 신뢰성 시험에서의 특성 변동이 발생한다. 한편, 결함이 적은 절연층을 사용하면, 절연층에 포함되는 산소를 많게 할 수 없다. 따라서, 절연층으로부터 산화물 반도체층에 충분히 산소를 공급할 수 없다. 이와 같이, 반도체 장치의 특성 변동의 원인이 되는 절연층 중의 결함을 저감하면서, 산화물 반도체층에 형성된 산소 결손을 수복할 수 있는 구조를 실현하는 것이 요구되고 있다.
또한, 산화물 반도체층에 포함되는 인듐의 비율을 상대적으로 높게 함으로써, 높은 이동도를 갖는 반도체 장치가 얻어진다. 단, 산화물 반도체층에 포함되는 인듐의 비율이 높은 경우, 산화물 반도체층에 산소 결손이 형성되기 쉽다. 따라서, 높은 신뢰성을 유지한 채 높은 이동도를 실현하기 위해서는, 산화물 반도체층 주위의 절연층의 구성을 연구할 필요가 있다.
본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법은, 기판 상에 알루미늄을 주성분으로 하는 제1 산화 금속층을 형성하고, 상기 제1 산화 금속층 상에 산화물 반도체층을 형성하고, 상기 산화물 반도체층 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 알루미늄을 주성분으로 하는 제2 산화 금속층을 형성하고, 상기 게이트 절연층 상에 상기 제2 산화 금속층이 형성된 상태에서 열처리를 행하고, 상기 열처리 후에, 상기 제2 산화 금속층을 제거하고, 상기 게이트 절연층 상에 게이트 전극을 형성한다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 2는 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 평면도이다.
도 3은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 6은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 7은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 8은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 9는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 10은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 11은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 12는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13은 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 14는 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 15는 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 16은 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 17은 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 도시하는 시퀀스도이다.
도 18은 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 19는 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 개요를 도시하는 평면도이다.
도 20은 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 도시하는 시퀀스도이다.
도 21은 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 22는 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 23은 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 평면도이다.
도 24는 본 발명의 일 실시 형태에 관한 표시 장치의 회로 구성을 도시하는 블록도이다.
도 25는 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다.
도 26은 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 단면도이다.
도 27은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 전극 및 공통 전극의 평면도이다.
도 28은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다.
도 29는 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 단면도이다.
도 30은 본 발명의 일 실시 형태에 관한 반도체 장치의 전기 특성을 도시하는 도면이다.
도 31은 본 발명의 일 실시 형태에 관한 반도체 장치의 전기 특성을 도시하는 도면이다.
도 32는 본 발명의 일 실시 형태에 관한 반도체 장치의 신뢰성 시험 결과를 도시하는 도면이다.
도 33은 본 발명의 일 실시 형태에 관한 반도체 장치의 전기 특성을 도시하는 도면이다.
이하에, 본 발명의 각 실시 형태에 대해서, 도면을 참조하면서 설명한다. 이하의 개시는 어디까지나 일례에 지나지 않는다. 당업자가, 발명의 주지를 유지하면서, 실시 형태의 구성을 적절히 변경함으로써 용이하게 상도할 수 있는 구성은, 당연히 본 발명의 범위에 함유된다. 설명을 보다 명확히 하기 위해서, 도면은 실제의 양태에 비해서, 각 부의 폭, 두께, 형상 등에 대해서 모식적으로 나타내지는 경우가 있다. 그러나, 도시된 형상은 어디까지나 일례이며, 본 발명의 해석을 한정하지 않는다. 본 명세서와 각 도면에 있어서, 기출 도면에 관해서 상술한 구성과 마찬가지의 구성에는 동일한 부호를 부여하고, 상세한 설명을 적절히 생략하는 경우가 있다.
본 발명의 각 실시 형태에 있어서, 기판으로부터 산화물 반도체층을 향하는 방향을 상 또는 상방이라고 한다. 반대로, 산화물 반도체층으로부터 기판을 향하는 방향을 하 또는 하방이라고 한다. 이와 같이, 설명의 편의상, 상방 또는 하방이라는 어구를 사용해서 설명하지만, 예를 들어 기판과 산화물 반도체층의 상하 관계가 도시와 다른 배향으로 배치되어도 된다. 이하의 설명에서, 예를 들어 기판 상의 산화물 반도체층이라는 표현은, 상기와 같이 기판과 산화물 반도체층의 상하 관계를 설명하고 있는 것에 지나지 않으며, 기판과 산화물 반도체층의 사이에 다른 부재가 배치되어 있어도 된다. 상방 또는 하방은, 복수의 층이 적층된 구조에서의 적층순을 의미하는 것이며, 트랜지스터의 상방의 화소 전극으로 표현할 경우, 평면으로 보아, 트랜지스터와 화소 전극이 겹치지 않는 위치 관계이어도 된다. 한편, 트랜지스터의 연직 상방의 화소 전극으로 표현할 경우는, 평면으로 보아, 트랜지스터와 화소 전극이 겹치는 위치 관계를 의미한다.
「표시 장치」란, 전기 광학층을 사용해서 영상을 표시하는 구조체를 가리킨다. 예를 들어, 표시 장치라는 용어는, 전기 광학층을 포함하는 표시 패널을 가리키는 경우도 있고, 또는 표시 셀에 대하여 다른 광학 부재(예를 들어, 편광 부재, 백라이트, 터치 패널 등)를 장착한 구조체를 가리키는 경우도 있다. 「전기 광학층」에는, 기술적인 모순이 생기지 않는 한, 액정층, 일렉트로루미네센스(EL)층, 일렉트로크로믹(EC)층, 전기 영동층이 포함될 수 있다. 따라서, 후술하는 실시 형태에 대해서, 표시 장치로서, 액정층을 포함하는 액정 표시 장치 및 유기 EL층을 포함하는 유기 EL 표시 장치를 예시해서 설명하지만, 본 실시 형태에서의 구조는, 상술한 다른 전기 광학층을 포함하는 표시 장치에 적용할 수 있다.
본 명세서에서 「α는 A, B 또는 C를 포함한다」, 「α는 A, B 및 C의 어느 것을 포함한다」, 「α는 A, B 및 C로 이루어지는 군에서 선택되는 하나를 포함한다」와 같은 표현은, 특별히 명시가 없는 한, α가 A 내지 C의 복수의 조합을 포함하는 경우를 배제하지 않는다. 또한, 이들 표현은, α가 다른 요소를 포함하는 경우도 배제하지 않는다.
또한, 이하의 각 실시 형태는, 기술적인 모순이 생기지 않는 한, 서로 조합할 수 있다.
본 발명의 실시 형태의 하나는, 신뢰성 및 이동도가 높은 반도체 장치를 실현하는 것을 과제의 하나로 한다.
<제1 실시 형태>
도 1 내지 도 12를 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치에 대해서 설명한다. 예를 들어, 이하에 기재하는 실시 형태의 반도체 장치는, 표시 장치에 사용되는 트랜지스터 이외에, 마이크로프로세서(Micro-Processing Unit: MPU) 등의 집적 회로(Integrated Circuit: IC), 또는 메모리 회로에 사용되어도 된다.
[반도체 장치(10)의 구성]
도 1 및 도 2를 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 구성에 대해서 설명한다. 도 1은, 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다. 도 2는, 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 평면도이다.
도 1에 도시하는 바와 같이, 반도체 장치(10)는 기판(100)의 상방에 마련되어 있다. 반도체 장치(10)는, 게이트 전극(105), 게이트 절연층(110, 120), 산화 금속층(130), 산화물 반도체층(140), 게이트 절연층(150), 게이트 전극(160), 절연층(170, 180), 소스 전극(201) 및 드레인 전극(203)을 포함한다. 소스 전극(201) 및 드레인 전극(203)을 특별히 구별하지 않을 경우, 이들을 합쳐서 소스·드레인 전극(200)이라고 하는 경우가 있다.
게이트 전극(105)은 기판(100) 상에 마련되어 있다. 게이트 절연층(110) 및 게이트 절연층(120)은, 기판(100) 및 게이트 전극(105) 상에 마련되어 있다. 산화 금속층(130)은 게이트 절연층(120) 상에 마련되어 있다. 산화 금속층(130)은 게이트 절연층(120)에 접하고 있다. 산화물 반도체층(140)은 산화 금속층(130) 상에 마련되어 있다. 산화물 반도체층(140)은 산화 금속층(130)에 접하고 있다. 산화물 반도체층(140)의 주면 중, 산화 금속층(130)에 접하는 면을 하면(142)이라고 한다. 산화 금속층(130)의 단부는, 산화물 반도체층(140)의 단부와 대략 일치하고 있다.
본 실시 형태에서는, 산화 금속층(130)과 기판(100)의 사이에, 반도체층 또는 산화물 반도체층은 마련되어 있지 않다.
본 실시 형태에서는, 산화 금속층(130)이 게이트 절연층(120)에 접하고, 산화물 반도체층(140)이 산화 금속층(130)에 접하고 있는 구성이 예시되어 있지만, 이 구성에 한정되지 않는다. 게이트 절연층(120)과 산화 금속층(130)의 사이에 다른 층이 마련되어 있어도 된다. 산화 금속층(130)과 산화물 반도체층(140)의 사이에 다른 층이 마련되어 있어도 된다.
도 1에서는, 산화 금속층(130)의 측벽과 산화물 반도체층(140)의 측벽이 직선 상에 배열되어 있지만, 이 구성에 한정되지 않는다. 기판(100)의 주면에 대한 산화 금속층(130)의 측벽의 각도가 산화물 반도체층(140)의 측벽의 각도와 다르게 되어 있어도 된다. 산화 금속층(130) 및 산화물 반도체층(140) 중 적어도 어느 한쪽의 측벽의 단면 형상이 만곡되어 있어도 된다.
게이트 전극(160)은 산화물 반도체층(140)에 대향하고 있다. 게이트 절연층(150)은, 산화물 반도체층(140)과 게이트 전극(160)의 사이에 마련되어 있다. 게이트 절연층(150)은 산화물 반도체층(140)에 접하고 있다. 산화물 반도체층(140)의 주면 중, 게이트 절연층(150)에 접하는 면을 상면(141)이라고 한다. 상면(141)과 하면(142)의 사이의 면을 측면(143)이라고 한다. 절연층(170, 180)은 게이트 절연층(150) 및 게이트 전극(160) 상에 마련되어 있다. 절연층(170, 180)에는, 산화물 반도체층(140)에 달하는 개구(171, 173)가 마련되어 있다. 소스 전극(201)은 개구(171)의 내부에 마련되어 있다. 소스 전극(201)은 개구(171)의 저부에서 산화물 반도체층(140)에 접하고 있다. 드레인 전극(203)은 개구(173)의 내부에 마련되어 있다. 드레인 전극(203)은 개구(173)의 저부에서 산화물 반도체층(140)에 접하고 있다.
게이트 전극(105)은, 반도체 장치(10)의 보텀 게이트로서의 기능 및 산화물 반도체층(140)에 대한 차광막으로서의 기능을 구비한다. 게이트 절연층(110)은, 기판(100)으로부터 산화물 반도체층(140)을 향해서 확산하는 불순물을 차폐하는 배리어막으로서의 기능을 구비한다. 게이트 절연층(110, 120)은, 보텀 게이트에 대한 게이트 절연층으로서의 기능을 구비한다. 산화 금속층(130)은, 알루미늄을 주성분으로 하는 산화 금속을 포함하는 층이며, 산소나 수소 등의 가스를 차폐하는 가스 배리어막으로서의 기능을 구비한다.
산화물 반도체층(140)은, 소스 영역(S), 드레인 영역(D) 및 채널 영역(CH)으로 구분된다. 채널 영역(CH)은, 산화물 반도체층(140) 중 게이트 전극(160)의 연직 하방의 영역이다. 소스 영역(S)은, 산화물 반도체층(140) 중 게이트 전극(160)과 겹치지 않는 영역이며, 채널 영역(CH)보다도 소스 전극(201)에 가까운 측의 영역이다. 드레인 영역(D)은, 산화물 반도체층(140) 중 게이트 전극(160)과 겹치지 않는 영역이며, 채널 영역(CH)보다도 드레인 전극(203)에 가까운 측의 영역이다. 채널 영역(CH)에서의 산화물 반도체층(140)은, 반도체로서의 물성을 구비하고 있다. 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)은, 도전체로서의 물성을 구비하고 있다.
게이트 전극(160)은, 반도체 장치(10)의 톱 게이트 및 산화물 반도체층(140)에 대한 차광막으로서의 기능을 구비한다. 게이트 절연층(150)은, 톱 게이트에 대한 게이트 절연층으로서의 기능을 구비하고, 제조 프로세스에서의 열처리에 의해 산소를 방출하는 기능을 구비한다. 절연층(170, 180)은, 게이트 전극(160)과 소스·드레인 전극(200)을 절연하여, 양자간의 기생 용량을 저감하는 기능을 구비한다. 반도체 장치(10)의 동작은, 주로 게이트 전극(160)에 공급되는 전압에 의해 제어된다. 게이트 전극(105)에는 보조적인 전압이 공급된다. 단, 게이트 전극(105)을 단순히 차광막으로서 사용하는 경우, 게이트 전극(105)에 특정 전압이 공급되지 않고, 게이트 전극(105)이 플로팅 상태이어도 된다. 즉, 게이트 전극(105)은 단순히 「차광막」이라고 불려도 된다.
본 실시 형태에서는, 반도체 장치(10)로서, 게이트 전극이 산화물 반도체층의 상방 및 하방의 양쪽에 마련된 듀얼 게이트형 트랜지스터가 사용된 구성을 예시하지만, 이 구성에 한정되지 않는다. 예를 들어, 반도체 장치(10)로서, 게이트 전극이 산화물 반도체층의 하방에만 마련된 보텀 게이트형 트랜지스터, 또는 게이트 전극이 산화물 반도체층의 상방에만 마련된 톱 게이트형 트랜지스터가 사용되어도 된다. 상기 구성은 어디까지나 일 실시 형태에 지나지 않으며, 본 발명은 상기 구성에 한정되지 않는다.
도 2에 도시하는 바와 같이, 평면으로 보아, 산화 금속층(130)의 평면 패턴은, 산화물 반도체층(140)의 평면 패턴과 대략 동일하다. 도 1 및 도 2를 참조하면, 산화물 반도체층(140)의 하면(142)은 산화 금속층(130)에 의해 덮여 있다. 특히, 본 실시 형태에서는, 산화물 반도체층(140)의 하면(142) 모두가, 산화 금속층(130)에 의해 덮여 있다. D1 방향에 있어서, 게이트 전극(105)의 폭은 게이트 전극(160)의 폭보다 크다. D1 방향은, 소스 전극(201)과 드레인 전극(203)을 연결하는 방향이며, 반도체 장치(10)의 채널 길이(L)를 나타내는 방향이다. 구체적으로는, 산화물 반도체층(140)과 게이트 전극(160)이 겹치는 영역(채널 영역(CH))에서의 D1 방향의 길이가 채널 길이(L)이며, 당해 채널 영역(CH)의 D2 방향의 폭이 채널 폭(W)이다.
본 실시 형태에서는, 산화물 반도체층(140)의 하면(142) 모두가 산화 금속층(130)에 의해 덮인 구성을 예시했지만, 이 구성에 한정되지 않는다. 예를 들어, 산화물 반도체층(140)의 하면(142)의 일부가 산화 금속층(130)과 접하고 있지 않아도 된다. 예를 들어, 채널 영역(CH)에서의 산화물 반도체층(140)의 하면(142) 모두가 산화 금속층(130)에 의해 덮이고, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)의 하면(142) 모두 또는 일부가 산화 금속층(130)에 의해 덮여 있지 않아도 된다. 즉, 소스 영역(S) 및 드레인 영역(D)에서의 산화물 반도체층(140)의 하면(142) 모두 또는 일부가 산화 금속층(130)과 접하고 있지 않아도 된다. 단, 상기 구성에 있어서, 채널 영역(CH)에서의 산화물 반도체층(140)의 하면(142)의 일부가 산화 금속층(130)에 의해 덮여 있지 않고, 당해 하면(142)의 그 밖의 부분이 산화 금속층(130)과 접하고 있어도 된다.
본 실시 형태에서는, 게이트 절연층(150)이 전체면에 형성되고, 게이트 절연층(150)에 개구(171, 173)가 마련된 구성을 예시했지만, 이 구성에 한정되지 않는다. 게이트 절연층(150)이, 개구(171, 173)가 마련된 형상과는 다른 형상으로 패터닝되어 있어도 된다. 예를 들어, 소스 영역(S) 및 드레인 영역(D)의 전부 또는 일부의 산화물 반도체층(140)을 노출시키도록 게이트 절연층(150)이 패터닝되어 있어도 된다. 즉, 소스 영역(S) 및 드레인 영역(D)의 게이트 절연층(150)이 제거되고, 이들 영역에서 산화물 반도체층(140)과 절연층(170)이 접하고 있어도 된다.
도 2에서는, 평면으로 보아, 소스·드레인 전극(200)이 게이트 전극(105) 및 게이트 전극(160)과 겹치지 않는 구성이 예시되어 있지만, 이 구성에 한정되지 않는다. 예를 들어, 평면으로 보아, 소스·드레인 전극(200)이 게이트 전극(105) 및 게이트 전극(160) 중 적어도 어느 한쪽과 겹치고 있어도 된다. 상기 구성은 어디까지나 일 실시 형태에 지나지 않으며, 본 발명은 상기 구성에 한정되지 않는다.
[반도체 장치(10)의 각 부재의 재질]
기판(100)으로서, 유리 기판, 석영 기판 및 사파이어 기판 등, 투광성을 갖는 강성 기판이 사용된다. 기판(100)이 가요성을 구비할 필요가 있는 경우, 기판(100)으로서, 폴리이미드 기판, 아크릴 기판, 실록산 기판, 불소 수지 기판 등, 수지를 포함하는 기판이 사용된다. 기판(100)으로서 수지를 포함하는 기판이 사용되는 경우, 기판(100)의 내열성을 향상시키기 위해서, 상기 수지에 불순물이 도입되어도 된다. 특히, 반도체 장치(10)가 톱 에미션형의 디스플레이일 경우, 기판(100)이 투명할 필요는 없기 때문에, 기판(100)의 투명도를 악화시키는 불순물이 사용되어도 된다. 표시 장치가 아닌 집적 회로에 반도체 장치(10)가 사용되는 경우는, 기판(100)으로서 실리콘 기판, 탄화실리콘 기판, 화합물 반도체 기판 등의 반도체 기판, 또는, 스테인리스 기판 등의 도전성 기판과 같이, 투광성을 구비하지 않는 기판이 사용된다.
게이트 전극(105), 게이트 전극(160), 및 소스·드레인 전극(200)으로서, 일반적인 금속 재료가 사용된다. 예를 들어, 이들 부재로서, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 비스무트(Bi), 은(Ag), 구리(Cu), 및 이들의 합금 또는 이들의 화합물이 사용된다. 게이트 전극(105), 게이트 전극(160), 및 소스·드레인 전극(200)으로서, 상기 재료가 단층으로 사용되어도 되고 적층으로 사용되어도 된다.
게이트 절연층(110, 120) 및 절연층(170, 180)으로서, 일반적인 절연성 재료가 사용된다. 예를 들어, 이들 절연층으로서, 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 질화실리콘(SiNx), 질화산화실리콘(SiNxOy), 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy), 질화알루미늄(AlNx) 등의 무기 절연층이 사용된다.
게이트 절연층(150)으로서, 상기 절연층 중 산소를 포함하는 절연층이 사용된다. 예를 들어, 게이트 절연층(150)으로서, 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy) 등의 무기 절연층이 사용된다.
게이트 절연층(120)으로서, 열처리에 의해 산소를 방출하는 기능을 구비하는 절연층이 사용된다. 예를 들어, 게이트 절연층(120)이 산소를 방출하는 열처리의 온도는, 600℃ 이하, 500℃ 이하, 450℃ 이하, 또는 400℃ 이하이다. 즉, 예를 들어 게이트 절연층(120)은, 기판(100)으로서 유리 기판이 사용된 경우에 있어서, 반도체 장치(10)의 제조 공정에서 행해지는 열처리 온도에서 산소를 방출한다.
게이트 절연층(150)으로서, 결함이 적은 절연층이 사용된다. 예를 들어, 게이트 절연층(150)에서의 산소의 조성비와, 게이트 절연층(150)과 마찬가지의 조성의 절연층(이하, 「다른 절연층」이라고 함)에서의 산소의 조성비를 비교한 경우, 게이트 절연층(150)에서의 산소의 조성비쪽이 당해 다른 절연층에서의 산소의 조성비보다도 당해 절연층에 대한 화학양론비에 가깝다. 구체적으로는, 게이트 절연층(150) 및 절연층(180) 각각에 산화실리콘(SiOx)이 사용되는 경우, 게이트 절연층(150)으로서 사용되는 산화실리콘에서의 산소의 조성비는, 절연층(180)으로서 사용되는 산화실리콘에서의 산소의 조성비에 비하여, 산화실리콘의 화학양론비에 가깝다. 예를 들어, 게이트 절연층(150)으로서, 전자 스핀 공명법(ESR)으로 평가했을 때 결함이 관측되지 않는 층이 사용되어도 된다.
상기 SiOxNy 및 AlOxNy는, 산소(O)보다도 적은 비율(x>y)의 질소(N)를 함유하는 실리콘 화합물 및 알루미늄 화합물이다. SiNxOy 및 AlNxOy는, 질소보다도 적은 비율(x>y)의 산소를 함유하는 실리콘 화합물 및 알루미늄 화합물이다.
산화 금속층(130) 및 후술하는 바와 같이 제조 공정에서 사용되는 산화 금속층(190)으로서, 알루미늄을 주성분으로 하는 산화 금속이 사용된다. 예를 들어, 산화 금속층(130)(또는 산화 금속층(190))으로서, 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy), 질화알루미늄(AlNx) 등의 무기 절연층이 사용된다. 「알루미늄을 주성분으로 하는 산화 금속층」이란, 산화 금속층(130)(또는 산화 금속층(190))에 포함되는 알루미늄의 비율이, 산화 금속층(130)(또는 산화 금속층(190)) 전체의 1％ 이상인 것을 의미한다. 산화 금속층(130)(또는 산화 금속층(190))에 포함되는 알루미늄의 비율은, 산화 금속층(130) 전체의 5％ 이상 70％ 이하, 10％ 이상 60％ 이하, 또는 30％ 이상 50％ 이하이어도 된다. 상기 비율은, 질량비이어도 되고, 중량비이어도 된다.
산화물 반도체층(140)으로서, 반도체의 특성을 갖는 산화 금속이 사용된다. 예를 들어, 산화물 반도체층(140)으로서, 인듐(In)을 포함하는 2 이상의 금속을 포함하는 산화물 반도체가 사용된다. 산화물 반도체층(140) 전체에 대한 인듐의 비율은 50％ 이상이다. 산화물 반도체층(140)으로서, 인듐에 더하여, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코니아(Zr), 란타노이드가 사용된다. 산화물 반도체층(140)으로서, 상기 이외의 원소가 사용되어도 된다.
산화물 반도체층(140)은 아몰퍼스이어도 되고, 결정성이어도 된다. 산화물 반도체층(140)은 아몰퍼스와 결정의 혼상이어도 된다. 하기와 같이, 인듐의 비율이 50％ 이상인 산화물 반도체층(140)에서는, 산소 결손이 형성되기 쉽다. 결정성의 산화물 반도체는, 아몰퍼스의 산화물 반도체에 비하여 산소 결손이 형성되기 어렵다. 따라서, 상기와 같은 산화물 반도체층(140)은 결정성인 것이 바람직하다.
[본 발명에 이르는 과정에서 새롭게 인식된 과제]
산화물 반도체층(140)에서의 인듐의 비율이 50％ 이상임으로써, 고 이동도의 반도체 장치(10)가 실현된다. 한편, 이러한 산화물 반도체층(140)에서는, 산화물 반도체층(140)에 포함되는 산소가 환원되기 쉽기 때문에, 산화물 반도체층(140)에 산소 결손이 형성되기 쉽다.
반도체 장치(10)에서는, 제조 프로세스의 열처리 공정에서, 산화물 반도체층(140)보다도 기판(100)측에 마련되는 층(예를 들어, 게이트 절연층(110, 120))으로부터 수소가 방출된다. 그 수소가 산화물 반도체층(140)에 도달함으로써, 산화물 반도체층(140)에 산소 결손이 발생한다. 이 산소 결손의 발생은, 산화물 반도체층(140)의 패턴 사이즈가 클수록 현저하다. 이러한 산소 결손의 발생을 억제하기 위해서, 산화물 반도체층(140)의 하면(142)에 수소가 도달하는 것을 억제할 필요가 있다. 상기 내용이 첫번째 과제이다.
상기 과제와는 별도로, 이하에 나타내는 두번째 과제가 있다. 산화물 반도체층(140)의 상면(141)은, 산화물 반도체층(140)이 형성된 후의 공정(예를 들어, 패터닝 공정 또는 에칭 공정)의 영향을 받는다. 한편, 산화물 반도체층(140)의 하면(142)(산화물 반도체층(140)의 기판(100)측의 면)은, 상기와 같은 영향을 받지 않는다.
따라서, 산화물 반도체층(140)의 상면(141) 부근에 형성되는 산소 결손은, 산화물 반도체층(140)의 하면(142) 부근에 형성되는 산소 결손보다 많다. 즉, 산화물 반도체층(140) 중의 산소 결손은, 산화물 반도체층(140)의 두께 방향으로 균일하게 존재하고 있는 것이 아니라, 산화물 반도체층(140)의 두께 방향으로 불균일한 분포로 존재하고 있다. 구체적으로는, 산화물 반도체층(140) 중의 산소 결손은, 산화물 반도체층(140)의 하면(142)측일수록 적고, 산화물 반도체층(140)의 상면(141)측일수록 많다.
상기와 같은 산소 결손 분포를 갖는 산화물 반도체층(140)에 대하여, 균일하게 산소 공급 처리를 행하는 경우, 산화물 반도체층(140)의 상면(141)측에 형성된 산소 결손을 수복하기 위해서 필요한 양의 산소를 공급하면, 산화물 반도체층(140)의 하면(142)측에는 산소가 과잉으로 공급된다. 그 결과, 하면(142)측에서는, 과잉 산소에 의해 산소 결손과는 다른 결함 준위가 형성되어버린다. 그 결과, 신뢰성 시험에서의 특성 변동, 또는 전계 효과 이동도의 저하 등의 현상이 발생한다. 따라서, 이러한 현상을 억제하기 위해서는, 산화물 반도체층(140)의 하면(142)측에의 산소 공급을 억제하면서, 산화물 반도체층(140)의 상면(141)측에 산소를 공급할 필요가 있다.
상기 과제는, 본 발명에 이르는 과정에서 새롭게 인식된 과제이며, 종래부터 인식되어 있던 과제가 아니다. 종래의 구성 및 제조 방법에서는, 산화물 반도체층에의 산소 공급 처리에 의해, 반도체 장치의 초기 특성이 개선되어도, 신뢰성 시험에 의한 특성 변동이 발생한다는, 초기 특성과 신뢰성 시험의 사이에 트레이드오프의 관계가 있었다. 그러나, 본 실시 형태에 관한 구성에 의해, 상기의 과제가 해결되어, 반도체 장치(10)의 양호한 초기 특성 및 신뢰성 시험 결과를 얻을 수 있다.
[반도체 장치(10)의 제조 방법]
도 3 내지 도 12를 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법에 대해서 설명한다. 도 3은, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 4 내지 도 12는, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다. 이하의 제조 방법의 설명에서는, 산화 금속층(130, 190)으로서 산화알루미늄이 사용된 반도체 장치(10)의 제조 방법에 대해서 설명한다.
도 3 및 도 4에 도시하는 바와 같이, 기판(100) 상에 보텀 게이트로서 게이트 전극(105)이 형성되고, 게이트 전극(105) 상에 게이트 절연층(110, 120)이 형성된다(도 3의 스텝 S2001의 「Bottom GI/GE 형성」). 예를 들어, 게이트 절연층(110)으로서 질화실리콘이 형성된다. 예를 들어, 게이트 절연층(120)으로서 산화실리콘이 형성된다. 게이트 절연층(110, 120)은 CVD(Chemical Vapor Deposition)법에 의해 성막된다. 게이트 절연층(110, 120)의 한쪽 또는 양쪽을 「제1 절연층」이라고 하는 경우가 있다.
게이트 절연층(110)으로서 질화실리콘이 사용됨으로써, 게이트 절연층(110)은, 예를 들어 기판(100)측으로부터 산화물 반도체층(140)을 향해서 확산하는 불순물을 블록할 수 있다. 게이트 절연층(120)으로서 사용되는 산화실리콘은, 열처리에 의해 산소를 방출하는 물성을 구비한 산화실리콘이다.
도 3 및 도 5에 도시한 바와 같이, 게이트 절연층(120) 상에 산화 금속층(130) 및 산화물 반도체층(140)을 형성한다(도 3의 스텝 S2002의 「OS/AlOx 성막」). 이 공정에 대해서, 기판(100) 상에 게이트 절연층(110, 120)을 형성하고, 게이트 절연층(110, 120) 상에 산화 금속층(130)을 형성하는 경우가 있다. 또는, 기판(100) 상에 산화 금속층(130)을 형성하고, 산화 금속층(130) 상에 산화물 반도체층(140)을 형성하는 경우가 있다. 구체적으로는, 산화물 반도체층(140)은 산화 금속층(130)에 접하도록 형성된다. 산화 금속층(130) 및 산화물 반도체층(140)은, 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition)에 의해 성막된다.
예를 들어, 산화 금속층(130)의 두께는, 1nm 이상 100nm 이하, 1nm 이상 50nm 이하, 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하이다. 본 실시 형태에서는, 산화 금속층(130)으로서 산화알루미늄이 사용된다. 산화알루미늄은 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에 있어서, 산화 금속층(130)으로서 사용된 산화알루미늄은, 게이트 절연층(120)으로부터 방출된 수소 및 산소를 블록하여, 방출된 수소 및 산소가 산화물 반도체층(140)에 도달하는 것을 억제한다.
예를 들어, 산화물 반도체층(140)의 두께는, 10nm 이상 100nm 이하, 15nm 이상 70nm 이하, 또는 20nm 이상 40nm 이하이다. 후술하는 열처리(OS 어닐) 전의 산화물 반도체층(140)은 아몰퍼스이다.
후술하는 OS 어닐에 의해, 산화물 반도체층(140)을 결정화할 경우, 성막 후이면서 또한 OS 어닐 전의 산화물 반도체층(140)은, 아몰퍼스 상태(산화물 반도체의 결정 성분이 적은 상태)인 것이 바람직하다. 즉, 산화물 반도체층(140)의 성막 조건은, 성막 직후의 산화물 반도체층(140)이 가능한 한 결정화하지 않는 조건인 것이 바람직하다. 예를 들어, 스퍼터링법에 의해 산화물 반도체층(140)이 성막될 경우, 피성막 대상물(기판(100) 및 그 위에 형성된 구조물)의 온도가 제어된 상태에서 산화물 반도체층(140)이 성막된다.
스퍼터링법에 의해 피성막 대상물에 대하여 성막을 행하면, 플라스마 중에서 발생한 이온 및 스퍼터링 타깃에 의해 반도한 원자가 피성막 대상물에 충돌한다. 그 때문에, 성막 처리에 수반하여 피성막 대상물의 온도가 상승한다. 성막 처리 중의 피성막 대상물의 온도가 상승하면, 성막 직후의 상태에서 산화물 반도체층(140)에 미결정이 포함된다. 당해 미결정에 의해, 그 후의 OS 어닐에 의한 결정화가 저해된다. 상기와 같이 피성막 대상물의 온도를 제어하기 위해서, 예를 들어 피성막 대상물을 냉각하면서 성막을 행해도 된다. 예를 들어, 피성막 대상물의 피성막면(표면)의 온도(이하, 「성막 온도」라고 함)가 100℃ 이하, 70℃ 이하, 50℃ 이하, 또는 30℃ 이하로 되도록, 피성막 대상물을 당해 피성막면의 반대측 면에서부터 냉각해도 된다. 상기한 바와 같이 피성막 대상물을 냉각하면서 산화물 반도체층(140)의 성막을 행함으로써, 성막 직후의 상태에서 결정 성분이 적은 산화물 반도체층(140)을 성막할 수 있다.
도 3 및 도 6에 도시하는 바와 같이, 산화물 반도체층(140)의 패턴을 형성한다(도 3의 스텝 S2003의 「OS 패턴 형성」). 도시하지 않지만, 산화물 반도체층(140) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용해서 산화물 반도체층(140)을 에칭한다. 산화물 반도체층(140)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 산성의 에천트를 사용해서 에칭을 행해도 된다. 예를 들어, 에천트로서, 옥살산 또는 불산을 사용해도 된다.
산화물 반도체층(140)의 패턴 형성 후에 산화물 반도체층(140)에 대하여 열처리(OS 어닐)가 행해진다(도 3의 스텝 S2004의 「OS 어닐」). 본 실시 형태에서는, 이 OS 어닐에 의해, 산화물 반도체층(140)이 결정화한다.
도 3 및 도 7에 도시하는 바와 같이, 산화 금속층(130)의 패턴을 형성한다(도 3의 스텝 S2005의 「AlOx 패턴 형성」). 산화 금속층(130)은, 상기의 공정에서 패터닝된 산화물 반도체층(140)을 마스크로 해서 에칭된다. 산화 금속층(130)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 예를 들어, 습식 에칭으로서, 희석 불산(DHF)이 사용된다. 상기한 바와 같이 산화물 반도체층(140)을 마스크로 해서 산화 금속층(130)을 에칭함으로써, 포토리소그래피 공정을 생략할 수 있다.
도 3 및 도 8에 도시하는 바와 같이, 산화물 반도체층(140) 상에 게이트 절연층(150)을 성막한다(도 3의 스텝 S2006의 「GI 형성」). 예를 들어, 게이트 절연층(150)으로서, 산화실리콘이 형성된다. 게이트 절연층(150)은 CVD법에 의해 형성된다. 예를 들어, 게이트 절연층(150)으로서 상기와 같이 결함이 적은 절연층을 형성하기 위해서, 350℃ 이상의 성막 온도에서 게이트 절연층(150)을 성막해도 된다. 예를 들어, 게이트 절연층(150)의 두께는, 50nm 이상 300nm 이하, 60nm 이상 200nm 이하, 또는 70nm 이상 150nm 이하이다. 게이트 절연층(150)을 성막한 후에, 게이트 절연층(150)의 일부에 산소를 타입하는 처리를 행해도 된다. 게이트 절연층(150)을 「제2 절연층」이라고 하는 경우가 있다. 게이트 절연층(150) 상에 산화 금속층(190)을 성막한다(도 22의 스텝 S2007의 「AlOx 성막」). 산화 금속층(190)은, 스퍼터링법에 의해 성막된다. 산화 금속층(190)의 성막에 의해, 게이트 절연층(150)에 산소가 타입된다.
예를 들어, 산화 금속층(190)의 두께는, 5nm 이상 100nm 이하, 5nm 이상 50nm 이하, 5nm 이상 30nm 이하, 또는 7nm 이상 15nm 이하이다. 본 실시 형태에서는, 산화 금속층(190)으로서 산화알루미늄이 사용된다. 산화알루미늄은 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에 있어서, 산화 금속층(190)으로서 사용된 산화알루미늄은, 산화 금속층(190)의 성막 시에 게이트 절연층(150)에 타입된 산소가 외측 확산하는 것을 억제한다.
예를 들어, 산화 금속층(190)을 스퍼터링법으로 형성한 경우, 산화 금속층(190)의 막 중에는 스퍼터링에서 사용된 프로세스 가스가 잔존한다. 예를 들어, 스퍼터링의 프로세스 가스로서 Ar이 사용된 경우, 산화 금속층(190)의 막 중에는 Ar이 잔존하는 경우가 있다. 잔존한 Ar은 산화 금속층(190)에 대한 SIMS(Secondary Ion Mass Spectrometry) 분석으로 검출할 수 있다.
산화물 반도체층(140) 상에 게이트 절연층(150)이 성막되어, 게이트 절연층(150) 상에 산화 금속층(190)이 성막된 상태에서, 산화물 반도체층(140)에 산소를 공급하기 위한 열처리(산화 어닐)가 행해진다(도 3의 스텝 S2008의 「산화 어닐」). 환언하면, 상기와 같이 패터닝된 산화 금속층(130) 및 산화물 반도체층(140)에 대하여 열처리(산화 어닐)가 행해진다. 산화물 반도체층(140)이 성막되고 나서 산화물 반도체층(140) 상에 게이트 절연층(150)이 성막될 때까지의 동안의 공정에서, 산화물 반도체층(140)의 상면(141) 및 측면(143)에는 많은 산소 결손이 발생한다. 상기의 산화 어닐에 의해, 게이트 절연층(120, 150)으로부터 방출된 산소가 산화물 반도체층(140)에 공급되어, 산소 결손이 수복된다.
산화 어닐에 의해 게이트 절연층(120)으로부터 방출된 산소는, 산화 금속층(130)에 의해 블록된다. 따라서, 산화물 반도체층(140)의 하면(142)에는 산소가 공급되기 어렵다. 게이트 절연층(120)으로부터 방출된 산소는, 산화 금속층(130)이 형성되어 있지 않은 영역으로부터 게이트 절연층(120) 상에 마련된 게이트 절연층(150)에 확산하여, 게이트 절연층(150)을 통해서 산화물 반도체층(140)에 도달한다. 그 결과, 게이트 절연층(120)으로부터 방출된 산소는, 산화물 반도체층(140)의 하면(142)에는 공급되기 어렵고, 주로 산화물 반도체층(140)의 측면(143) 및 상면(141)에 공급된다. 또한, 산화 어닐에 의해, 게이트 절연층(150)으로부터 방출된 산소가 산화물 반도체층(140)의 상면(141) 및 측면(143)에 공급된다. 상기 산화 어닐에 의해, 게이트 절연층(110, 120)으로부터 수소가 방출되는 경우가 있지만, 당해 수소는 산화 금속층(130)에 의해 블록된다.
상기한 바와 같이 산화 어닐의 공정에 의해, 산소 결손의 양이 적은 산화물 반도체층(140)의 하면(142)에의 산소의 공급을 억제하면서, 산소 결손의 양이 많은 산화물 반도체층(140)의 상면(141) 및 측면(143)에의 산소 공급을 행할 수 있다.
마찬가지로, 상기 산화 어닐에 있어서, 게이트 절연층(150)에 타입된 산소는, 산화 금속층(190)에 의해 블록된다. 따라서, 당해 산소가 대기 중에 방출되는 것이 억제된다. 따라서, 당해 산화 어닐에 의해, 당해 산소가 효율적으로 산화물 반도체층(140)에 공급되어, 산소 결손이 수복된다.
도 3 및 도 9에 도시하는 바와 같이, 산화 어닐 후에, 산화 금속층(190)은 에칭(제거)된다(도 3의 스텝 S2009의 「AlOx 제거」). 산화 금속층(190)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 예를 들어, 습식 에칭으로서, 희석 불산(DHF)이 사용된다. 당해 에칭에 의해, 전체면에 형성된 산화 금속층(190)이 제거된다. 환언하면, 산화 금속층(190)의 제거는 마스크를 사용하지 않고 행해진다. 또한 환언하면, 당해 에칭에 의해, 적어도 평면으로 보아, 어떤 1개의 패턴으로 형성된 산화물 반도체층(140)과 겹치는 영역의 모든 산화 금속층(190)이 제거된다.
도 3 및 도 10에 도시하는 바와 같이, 게이트 절연층(150) 상에 게이트 전극(160)을 성막한다(도 3의 스텝 S2010의 「GE 형성」). 게이트 전극(160)은, 스퍼터링법 또는 원자층 퇴적법에 의해 성막되고, 포토리소그래피 공정을 거쳐서 패터닝된다. 상기한 바와 같이 게이트 전극(160)은, 산화 금속층(190)이 제거됨으로써 노출된 게이트 절연층(150)과 접하도록 형성된다.
게이트 전극(160)이 패터닝된 상태에서, 산화물 반도체층(140)의 소스 영역(S) 및 드레인 영역(D)의 저저항화가 행해진다(도 3의 스텝 S2011의 「SD 저저항화」). 구체적으로는, 이온 주입에 의해, 게이트 전극(160)측으로부터 게이트 절연층(150)을 통해서 산화물 반도체층(140)에 불순물이 주입된다. 예를 들어, 이온 주입에 의해, 아르곤(Ar), 인(P), 보론(B)이 산화물 반도체층(140)에 주입된다. 이온 주입에 의해 산화물 반도체층(140)에 산소 결손이 형성됨으로써, 산화물 반도체층(140)이 저저항화한다. 반도체 장치(10)의 채널 영역(CH)으로서 기능하는 산화물 반도체층(140)의 상방에는 게이트 전극(160)이 마련되어 있기 때문에, 채널 영역(CH)의 산화물 반도체층(140)에는 불순물은 주입되지 않는다.
도 3 및 도 11에 도시하는 바와 같이, 게이트 절연층(150) 및 게이트 전극(160) 상에 층간막으로서 절연층(170, 180)을 성막한다(도 3의 스텝 S2012의 「층간막 성막」). 절연층(170, 180)은 CVD법에 의해 성막된다. 예를 들어, 절연층(170)으로서 질화실리콘이 형성되고, 절연층(180)으로서 산화실리콘이 형성된다. 절연층(170, 180)으로서 사용되는 재료는 상기에 한정되지 않는다. 절연층(170)의 두께는, 50nm 이상 500nm 이하이다. 절연층(180)의 두께는, 50nm 이상 500nm 이하이다.
도 3 및 도 12에 도시한 바와 같이, 게이트 절연층(150) 및 절연층(170, 180)에 개구(171, 173)를 형성한다(도 3의 스텝 S2013의 「콘택트 개공」). 개구(171)에 의해 소스 영역(S)의 산화물 반도체층(140)이 노출되어 있다. 개구(173)에 의해 드레인 영역(D)의 산화물 반도체층(140)이 노출되어 있다. 개구(171, 173)에 의해 노출된 산화물 반도체층(140) 상 및 절연층(180) 상에 소스·드레인 전극(200)을 형성함으로써(도 3의 스텝 S2014의 「SD 형성」), 도 1에 도시하는 반도체 장치(10)가 완성된다.
상기 제조 방법으로 제작한 반도체 장치(10)에 대해서, 채널 영역(CH)의 채널 길이(L)가 2㎛ 이상 4㎛ 이하이면서 또한 채널 영역(CH)의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에서, 이동도가 50[cm2/Vs] 이상, 55[cm2/Vs] 이상, 또는 60[cm2/Vs] 이상의 전기 특성을 얻을 수 있다. 본 실시 형태에서의 이동도란, 반도체 장치(10)의 포화 영역에서의 전계 효과 이동도이다. 구체적으로는, 당해 이동도는, 소스 전극과 드레인 전극의 사이의 전위차(Vd)가, 게이트 전극에 공급되는 전압(Vg)에서 반도체 장치(10)의 역치 전압(Vth)을 뺀 값(Vg-Vth)보다 큰 영역에서의 전계 효과 이동도의 최댓값을 의미한다.
<제1 실시 형태의 변형예 1>
도 13 내지 도 15를 사용하여, 본 실시 형태의 변형예 1에 대해서 설명한다. 변형예 1에 관한 반도체 장치(10)의 구조는 도 1과 마찬가지이지만, 그 제조 방법이 도 3 내지 도 12와 상이하다. 이하의 설명에서, 도 3 내지 도 12에 도시하는 제조 방법과 공통되는 제조 방법의 설명을 생략하고, 주로 양자의 상위점에 관한 제조 방법에 대해서 설명한다.
도 13은, 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 14 및 도 15는, 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 13에 도시하는 바와 같이, 변형예 1에서는, 산화 금속층(130) 및 산화물 반도체층(140)의 패턴을 일괄적으로 형성하고 있다(스텝 S2020의 「OS/AlOx 패턴 형성」). 즉, 패터닝된 산화 금속층(130) 및 산화물 반도체층(140)에 대하여 열처리(OS 어닐 및 산화 어닐)가 행해진다.
도 14에 도시하는 바와 같이, 산화 금속층(130) 및 산화물 반도체층(140)을 성막한 후에, 산화물 반도체층(140) 상에 레지스트 마스크(220)를 형성한다. 그리고, 도 15에 도시하는 바와 같이, 레지스트 마스크(220)를 사용해서 산화 금속층(130) 및 산화물 반도체층(140)의 패턴을 형성한다. 산화 금속층(130) 및 산화물 반도체층(140)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 산화 금속층(130) 및 산화물 반도체층(140)이 습식 에칭에 의해 에칭될 경우, 상기와 마찬가지의 에천트를 사용할 수 있다. 변형예 1에서는, 산화 금속층(130) 및 산화물 반도체층(140)의 패턴이 형성된 상태에서 OS 어닐이 행해진다(스텝 S2004). 그 후의 스텝 S2006 내지 S2014는, 도 3과 마찬가지이므로, 상세한 설명을 생략한다.
<제1 실시 형태의 변형예 2>
도 16 및 도 17을 사용하여, 본 실시 형태의 변형예 2에 대해서 설명한다. 변형예 2에 관한 반도체 장치(10)의 구조 및 제조 방법은, 도 1 및 도 3 내지 도 12와 상이하다. 이하의 설명에서, 도 1 및 도 3 내지 도 12에 도시하는 제조 방법과 공통되는 제조 방법의 설명을 생략하고, 주로 양자의 상위점에 관한 제조 방법에 대해서 설명한다.
도 16은, 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 개요를 도시하는 단면도이다. 도 17은, 본 발명의 일 실시 형태의 변형예에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 16에 도시하는 바와 같이, 변형예 2에 관한 반도체 장치(10)의 구조는, 도 1에 도시된 반도체 장치(10)의 구조와 유사하지만, 산화 금속층(130)의 패턴이 형성되어 있지 않은 점에서, 도 1에 도시하는 반도체 장치(10)의 구조와 상이하다. 즉, 변형예 2에서, 산화 금속층(130)은, 산화물 반도체층(140)의 패턴보다도 외측으로 연장되어 있다. 산화 금속층(130)은, 산화물 반도체층(140)의 패턴의 외측에서 게이트 절연층(150)에 접하고 있다.
도 17에 도시하는 바와 같이, 변형예 2에 관한 반도체 장치(10)의 제조 방법은, 도 3에 도시하는 반도체 장치(10)의 제조 방법과 유사하지만, 산화 금속층(130)의 패턴 형성(도 3의 스텝 S2005)이 마련되어 있지 않은 점에서, 도 3에 도시하는 반도체 장치(10)의 제조 방법과 상이하다. 환언하면, 변형예 2에서는, 산화 금속층(130) 상에 형성된 산화물 반도체층(140)이 패터닝되고, 산화 금속층(130) 및 패터닝된 산화물 반도체층(140)에 대하여 열처리(OS 어닐 및 산화 어닐)가 행해진다. 그 후의 스텝 S2006 내지 S2014는 도 3과 마찬가지이므로, 상세한 설명을 생략한다.
<제1 실시 형태의 변형예 3>
도 18 내지 도 22를 사용하여, 본 실시 형태의 변형예 3에 대해서 설명한다. 변형예 3에 관한 반도체 장치(10)의 구조 및 제조 방법은 도 1 내지 도 12와 상이하다. 이하의 설명에서, 도 1 내지 도 12에 도시하는 제조 방법과 공통되는 제조 방법의 설명을 생략하고, 주로 양자의 상위점에 관한 제조 방법에 대해서 설명한다.
도 18은, 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다. 도 19는, 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 평면도이다.
도 18 및 도 19에 도시하는 바와 같이, 변형예 3에 관한 반도체 장치(10)의 구조는, 도 1 및 도 2에 도시된 반도체 장치(10)의 구조와 유사하지만, 산화 금속층(130)의 패턴이 산화물 반도체층(140)의 패턴과 상이한 점에서, 도 1에 도시하는 반도체 장치(10)의 구조와 상이하다. 구체적으로는, 도 18의 단면으로 보아, 산화물 반도체층(140)의 패턴은, 산화 금속층(130)의 패턴보다도 외측으로 연장되어 있다. 즉, 산화물 반도체층(140)은 산화 금속층(130)의 패턴을 타고 넘어서 있다. 산화물 반도체층(140)은 산화 금속층(130)의 패턴의 외측에서 게이트 절연층(120)에 접하고 있다. 게이트 절연층(120)을 「제1 절연층」이라고 하는 경우가 있다.
소스·드레인 전극(200)은, 산화 금속층(130)이 마련되어 있지 않은 영역에서, 산화물 반도체층(140)에 접하고 있다. 도 19의 평면으로 보아, 산화 금속층(130)의 패턴은 산화물 반도체층(140)의 패턴의 내측에 위치하고 있다. 산화 금속층(130)의 패턴과 겹치지 않는 영역에 개구(171, 173)가 마련되어 있다.
도 20은, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 21 및 도 22는, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 20에 도시하는 바와 같이, 변형예 3에서는, 산화 금속층(130)의 패턴을 형성(스텝 S2030의 「AlOx 성막」 및 S2031의 「AlOx 패턴 형성」)한 후에 산화물 반도체층(140)의 패턴을 형성하고 있다(스텝 S2032의 「OS 성막」 및 S2033의 「OS 패턴 형성」). 도 3과는 달리, OS 어닐(스텝 S2034의 「OS 어닐」)은 게이트 절연층(150)을 형성한 후에 행해진다. 상기 구성을 환언하면, 산화 금속층(130)이 패터닝된 후에 산화물 반도체층(140)이 성막되어, 당해 산화물 반도체층(140)이 패터닝된다. 그리고, 패터닝된 산화물 반도체층(140) 및 산화 금속층(130)에 대하여 열처리(OS 어닐 및 산화 어닐)가 행해진다.
도 21에 도시하는 바와 같이, 게이트 절연층(120) 상에 산화 금속층(130)을 성막하고(스텝 S2030), 산화 금속층(130)의 패턴을 형성한다(스텝 S2031). 산화 금속층(130)의 패턴 형성(에칭)은 상기와 마찬가지의 방법으로 행해진다.
도 22에 도시하는 바와 같이, 패터닝된 산화 금속층(130) 상에 산화물 반도체층(140)을 성막하고(스텝 S2032), 산화물 반도체층(140)의 패턴을 형성한다(스텝 S2033). 산화물 반도체층(140)의 패턴 형성(에칭)은 상기와 마찬가지의 방법으로 행해진다. 그리고, 도 22에 도시하는 상태에서, OS 어닐이 행해진다(스텝 S2034). 그 후의 스텝 S2006 내지 S2012는 도 3과 마찬가지이므로, 상세한 설명을 생략한다.
이상과 같이, 본 실시 형태의 변형예 1 내지 3에 관한 반도체 장치(10)에 의하면, 본 실시 형태와 마찬가지의 효과를 얻을 수 있다.
<제2 실시 형태>
도 23 내지 도 27을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치를 사용한 표시 장치에 대해서 설명한다. 이하에 기재하는 실시 형태에서는, 상기 제1 실시 형태에서 설명한 반도체 장치(10)가 액정 표시 장치의 회로에 적용된 구성에 대해서 설명한다.
[표시 장치(20)의 개요]
도 23은, 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 평면도이다. 도 23에 도시하는 바와 같이, 표시 장치(20)는, 어레이 기판(300), 시일부(310), 대향 기판(320), 연성 인쇄 회로 기판(330)(FPC(330)) 및 IC칩(340)을 갖는다. 어레이 기판(300) 및 대향 기판(320)은 시일부(310)에 의해 접합되어 있다. 시일부(310)에 둘러싸인 액정 영역(22)에는, 복수의 화소 회로(301)가 매트릭스상으로 배치되어 있다. 액정 영역(22)은, 후술하는 액정 소자(311)와 평면으로 보아 겹치는 영역이다.
시일부(310)가 마련된 시일 영역(24)은, 액정 영역(22) 주위의 영역이다. FPC(330)는 단자 영역(26)에 마련되어 있다. 단자 영역(26)은 어레이 기판(300)이 대향 기판(320)으로부터 노출된 영역이며, 시일 영역(24)의 외측에 마련되어 있다. 시일 영역(24)의 외측이란, 시일부(310)가 마련된 영역 및 시일부(310)에 의해 둘러싸인 영역의 외측을 의미한다. IC칩(340)은 FPC(330) 상에 마련되어 있다. IC칩(340)은 각 화소 회로(301)를 구동시키기 위한 신호를 공급한다.
[표시 장치(20)의 회로 구성]
도 24는, 본 발명의 일 실시 형태에 관한 표시 장치의 회로 구성을 도시하는 블록도이다. 도 24에 도시하는 바와 같이, 화소 회로(301)가 배치된 액정 영역(22)에 대하여 D1 방향(열방향)으로 인접하는 위치에는 소스 드라이버 회로(302)가 마련되어 있고, 액정 영역(22)에 대하여 D2 방향(행방향)으로 인접하는 위치에는 게이트 드라이버 회로(303)가 마련되어 있다. 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)는, 상기 시일 영역(24)에 마련되어 있다. 단, 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)가 마련되는 영역은 시일 영역(24)에 한정되지 않고, 화소 회로(301)가 마련된 영역의 외측이라면, 어느 영역이어도 된다.
소스 드라이버 회로(302)로부터 소스 배선(304)이 D1 방향으로 연장되어 있어, D1 방향으로 배열된 복수의 화소 회로(301)에 접속되어 있다. 게이트 드라이버 회로(303)로부터 게이트 배선(305)이 D2 방향으로 연장되어 있어, D2 방향으로 배열된 복수의 화소 회로(301)에 접속되어 있다.
단자 영역(26)에는 단자부(306)가 마련되어 있다. 단자부(306)와 소스 드라이버 회로(302)는 접속 배선(307)으로 접속되어 있다. 마찬가지로, 단자부(306)와 게이트 드라이버 회로(303)는 접속 배선(307)으로 접속되어 있다. FPC(330)가 단자부(306)에 접속됨으로써, FPC(330)가 접속된 외부 기기와 표시 장치(20)가 접속되어, 외부 기기로부터의 신호에 의해 표시 장치(20)에 마련된 각 화소 회로(301)가 구동한다.
제1 실시 형태에 나타내는 반도체 장치(10)는, 화소 회로(301), 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)에 포함되는 트랜지스터로서 사용된다.
[표시 장치(20)의 화소 회로(301)]
도 25는, 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다. 도 25에 도시하는 바와 같이, 화소 회로(301)는, 반도체 장치(10), 보유 용량(350) 및 액정 소자(311) 등의 소자를 포함한다. 반도체 장치(10)는, 게이트 전극(160), 소스 전극(201) 및 드레인 전극(203)을 갖는다. 게이트 전극(160)은 게이트 배선(305)에 접속되어 있다. 소스 전극(201)은 소스 배선(304)에 접속되어 있다. 드레인 전극(203)은 보유 용량(350) 및 액정 소자(311)에 접속되어 있다. 본 실시 형태에서는, 설명의 편의상, 부호 「201」로 나타내진 전극을 소스 전극이라고 하고, 부호 「203」으로 나타내진 전극을 드레인 전극이라고 하지만, 부호 「201」로 나타내진 전극이 드레인 전극으로서 기능하고, 부호 「203」으로 나타내진 전극이 소스 전극으로서 기능해도 된다.
[표시 장치(20)의 단면 구조]
도 26은, 본 발명의 일 실시 형태에 관한 표시 장치의 단면도이다. 도 26에 도시하는 바와 같이, 표시 장치(20)는, 반도체 장치(10)가 사용된 표시 장치이다. 본 실시 형태에서는, 반도체 장치(10)가 화소 회로(301)에 사용된 구성을 예시하지만, 반도체 장치(10)가 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)를 포함하는 주변 회로에 사용되어도 된다. 이하의 설명에서, 반도체 장치(10)의 구성은 도 1에 도시하는 반도체 장치(10)와 마찬가지이므로, 설명을 생략한다.
소스 전극(201) 및 드레인 전극(203) 상에 절연층(360)이 마련되어 있다. 절연층(360) 상에, 복수의 화소에 공통되게 마련되는 공통 전극(370)이 마련되어 있다. 공통 전극(370) 상에 절연층(380)이 마련되어 있다. 절연층(360, 380)에는 개구(381)가 마련되어 있다. 절연층(380) 상 및 개구(381)의 내부에 화소 전극(390)이 마련되어 있다. 화소 전극(390)은 드레인 전극(203)에 접속되어 있다.
도 27은, 본 발명의 일 실시 형태에 관한 표시 장치의 화소 전극 및 공통 전극의 평면도이다. 도 27에 도시하는 바와 같이, 공통 전극(370)은, 평면으로 보아 화소 전극(390)과 겹치는 중첩 영역과, 화소 전극(390)과 겹치지 않는 비중첩 영역을 갖는다. 화소 전극(390)과 공통 전극(370)의 사이에 전압을 공급하면, 중첩 영역의 화소 전극(390)으로부터 비중첩 영역의 공통 전극(370)을 향해서 횡전계가 형성된다. 이 횡전계에 의해 액정 소자(311)에 포함되는 액정 분자가 동작함으로써, 화소의 계조가 결정된다.
<제3 실시 형태>
도 28 및 도 29를 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치를 사용한 표시 장치에 대해서 설명한다. 본 실시 형태에서는, 상기 제1 실시 형태에서 설명한 반도체 장치(10)가 유기 EL 표시 장치의 회로에 적용된 구성에 대해서 설명한다. 표시 장치(20)의 개요 및 회로 구성은 도 23 및 도 24에 도시하는 것과 마찬가지이므로, 설명을 생략한다.
[표시 장치(20)의 화소 회로(301)]
도 28은, 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다. 도 28에 도시하는 바와 같이, 화소 회로(301)는, 구동 트랜지스터(11), 선택 트랜지스터(12), 보유 용량(210) 및 발광 소자(DO) 등의 소자를 포함한다. 구동 트랜지스터(11) 및 선택 트랜지스터(12)는, 반도체 장치(10)와 마찬가지의 구성을 구비하고 있다. 선택 트랜지스터(12)의 소스 전극은 신호선(211)에 접속되고, 선택 트랜지스터(12)의 게이트 전극은 게이트선(212)에 접속되어 있다. 구동 트랜지스터(11)의 소스 전극은 애노드 전원선(213)에 접속되고, 구동 트랜지스터(11)의 드레인 전극은 발광 소자(DO)의 일단에 접속되어 있다. 발광 소자(DO)의 타단은 캐소드 전원선(214)에 접속되어 있다. 구동 트랜지스터(11)의 게이트 전극은 선택 트랜지스터(12)의 드레인 전극에 접속되어 있다. 보유 용량(210)은 구동 트랜지스터(11)의 게이트 전극 및 드레인 전극에 접속되어 있다. 신호선(211)에는, 발광 소자(DO)의 발광 강도를 정하는 계조 신호가 공급된다. 게이트선(212)에는, 상기 계조 신호를 기입하는 화소행을 선택하는 신호가 공급된다.
[표시 장치(20)의 단면 구조]
도 29는, 본 발명의 일 실시 형태에 관한 표시 장치의 단면도이다. 도 29에 도시하는 표시 장치(20)의 구성은, 도 26에 도시하는 표시 장치(20)와 유사하지만, 도 29의 표시 장치(20)의 절연층(360)보다도 상방의 구조가 도 26의 표시 장치(20)의 절연층(360)보다도 상방의 구조와 상이하다. 이하, 도 29의 표시 장치(20)의 구성 중, 도 26의 표시 장치(20)와 마찬가지의 구성에 대해서는 설명을 생략하고, 양자의 상위점에 대해서 설명한다.
도 29에 도시하는 바와 같이, 표시 장치(20)는, 절연층(360)의 상방에 화소 전극(390), 발광층(392) 및 공통 전극(394)(발광 소자(DO))을 갖는다. 화소 전극(390)은 절연층(360) 상 및 개구(381)의 내부에 마련되어 있다. 화소 전극(390) 상에 절연층(362)이 마련되어 있다. 절연층(362)에는 개구(363)가 마련되어 있다. 개구(363)는 발광 영역에 대응한다. 즉, 절연층(362)은 화소를 획정한다. 개구(363)에 의해 노출된 화소 전극(390) 상에 발광층(392) 및 공통 전극(394)이 마련되어 있다. 화소 전극(390) 및 발광층(392)은, 각 화소에 대하여 개별로 마련되어 있다. 한편, 공통 전극(394)은, 복수의 화소에 공통되게 마련되어 있다. 발광층(392)은, 화소의 표시색에 따라서 다른 재료가 사용된다.
제2 실시 형태 및 제3 실시 형태에서는, 제1 실시 형태에서 설명한 반도체 장치를 액정 표시 장치 및 유기 EL 표시 장치에 적용한 구성에 대해서 예시했지만, 이들 표시 장치 이외의 표시 장치(예를 들어, 유기 EL 표시 장치 이외의 자발광형 표시 장치 또는 전자 페이퍼형 표시 장치)에 당해 반도체 장치를 적용해도 된다. 또한, 중소형의 표시 장치부터 대형의 표시 장치까지, 특별히 한정하지 않고 상기 반도체 장치의 적용이 가능하다.
[실시예]
[반도체 장치(10)의 전기 특성]
도 30 및 도 31을 사용하여, 상기 실시 형태에 관한 반도체 장치(10)의 전기 특성을 설명한다. 도 30 및 도 31에 도시하는 전기 특성은, 제1 실시 형태에 나타내는 반도체 장치(10)의 전기 특성이다.
[초기 특성]
도 30 및 도 31에 도시하는 전기 특성의 측정 조건은 이하와 같다.
·채널 영역(CH)의 사이즈: W/L=3.0㎛/3.0㎛
·소스·드레인간 전압: 0.1V(점선), 10V(실선)
·게이트 전압: -15V 내지 +15V
·측정 환경: 실온, 암실
도 30 및 도 31에서는, 반도체 장치(10)의 전기 특성(Id-Vg 특성) 및 이동도가 도시되어 있다. 도 30 및 도 31의 그래프 중에 화살표로 나타내고 있는 바와 같이, 드레인 전류(Id)에 대한 종축은 그래프의 좌측에 나타내지고, 당해 드레인 전류로부터 계산된 이동도에 대한 종축은 그래프의 우측에 나타내져 있다.
도 30에 도시하는 바와 같이, 제1 실시 형태에 관한 반도체 장치(10)의 전기 특성은, 게이트 전압(Vg)이 0V보다도 높은 전압에서 드레인 전류(Id)가 흐르기 시작하는, 소위 노멀리 오프의 특성을 나타낸다. 당해 전기 특성으로부터 계산된 이동도는 약 59[cm2/Vs]이다.
도 31은, 제1 실시 형태에 관한 반도체 장치(10)의 전기 특성에서의 채널 길이(L) 및 채널 폭(W) 의존성을 나타낸다. 도 31에서는, 채널 길이가 2㎛ 내지 4㎛이면서 또한 채널 폭이 2㎛ 내지 25㎛의 전기 특성이 도시되어 있다. 도 31에 도시하는 바와 같이, 채널 길이가 2㎛이면서 또한 채널 폭이 2㎛의 전기 특성이어도, 채널 길이가 4㎛이면서 또한 채널 폭이 25㎛의 전기 특성이어도, 양호한 전기 특성이 얻어지는 것이 확인되었다. 도 31의 각 그래프에 있어서, 이동도가 40[cm2/Vs] 및 60[cm2/Vs]의 값에 수평한 점선이 그려져 있다. 도 31에 도시하는 모든 사이즈의 반도체 장치(10)에서, 40[cm2/Vs] 이상의 이동도가 실현되어 있고, 일부 사이즈의 반도체 장치(10)에서 60[cm2/Vs] 이상의 이동도가 실현되어 있다.
[신뢰성 시험]
도 32는, 본 발명의 일 실시 형태에 관한 반도체 장치의 신뢰성 시험 결과를 도시하는 도면이다. 도 32에서는, Positive Bias Temperature Stress(PBTS)에 의한 신뢰성의 평가 결과와 Negative Bias Temperature Illumination Stress(NBTIS)에 의한 신뢰성의 평가 결과를 나타낸다. 도 32에 도시하는 신뢰성 시험 결과는, 제1 실시 형태에 나타내는 반도체 장치(10)의 결과이다.
PBTS 신뢰성 시험의 조건은 이하와 같다.
·채널 영역(CH)의 사이즈: W/L=3.0㎛/3.0㎛
·광 조사 조건: 조사 없음(암실)
·게이트 전압: +30V
·소스 및 드레인 전압: 0V
·스트레스 인가 시의 스테이지 온도: 60℃
NBTIS 신뢰성 시험의 조건은 이하와 같다.
·채널 영역(CH)의 사이즈: W/L=3.0㎛/3.0㎛
·광 조사 조건: 조사 있음(8000cd/m2)
·게이트 전압: -30V
·소스 및 드레인 전압: 0V
·스트레스 인가 시의 스테이지 온도: 60℃
도 32에 도시하는 바와 같이, 스트레스 인가 전(0sec) 및 스트레스 인가 후(3600sec)에, 각각의 반도체 장치의 전기 특성을 평가한 결과가 겹쳐서 표시되어 있다. 도 32에서, 스트레스 인가 전(0sec)의 전기 특성은 점선으로 표시되어 있고, 스트레스 인가 후(3600sec)의 전기 특성은 실선으로 표시되어 있다.
스트레스 인가 전 및 스트레스 인가 후의 반도체 장치(10)의 전기 특성의 측정 조건은 이하와 같다.
·소스·드레인간 전압: 0.1V, 10V
·게이트 전압: -15V 내지 +15V
·측정 환경: 60℃, 암실
도 32에 도시하는 바와 같이, 제1 실시 형태에 관한 반도체 장치(10)에서는, NBTIS 시험 및 PBTS 시험의 양쪽에 있어서 전기 특성은 거의 변화하지 않았다.
[스퍼터링법에 의한 반도체 장치(10)의 전기 특성에의 영향]
도 33을 사용하여, 제1 실시 형태에 관한 반도체 장치(10)의 전기 특성에서의, 산화물 반도체층(140)의 성막 조건에 대한 의존성을 나타낸다. 도 33은, 본 발명의 일 실시 형태에 관한 반도체 장치의 전기 특성을 도시하는 도면이다. 도 33에 도시하는 전기 특성을 측정한 반도체 장치(10)의 제조 방법은, 산화물 반도체층(140)의 성막 온도 이외의 조건은 모두 동일하다. 도 33에 도시하는 바와 같이, 산화물 반도체층(140)의 성막 온도가 낮을수록, 반도체 장치(10)의 전기 특성이 개선되어 있다. 피성막 대상물을 냉각하면서 산화물 반도체층(140)의 성막을 행함으로써, 결정 성분이 적은 상태의 산화물 반도체층(140)을 성막할 수 있었다고 생각되며, 그 후의 OS 어닐에 의해 산화물 반도체층(140)의 양호한 결정 상태가 얻어졌다고 생각된다.
본 발명의 실시 형태로서 상술한 각 실시 형태는, 서로 모순되지 않는 한에 있어서, 적절히 조합하여 실시할 수 있다. 또한, 각 실시 형태의 반도체 장치 및 표시 장치를 기초로 하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는, 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
상술한 각 실시 형태의 양태에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과이어도, 본 명세서의 기재로부터 명확한 것, 또는, 당업자에게 있어서 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의해 초래되는 것이라고 이해된다.
10: 반도체 장치 11: 구동 트랜지스터
12: 선택 트랜지스터 20: 표시 장치
22: 액정 영역 24: 시일 영역
26: 단자 영역 100: 기판
105, 160: 게이트 전극 110, 120, 150: 게이트 절연층
130, 190: 산화 금속층 140: 산화물 반도체층
141: 상면 142: 하면
143: 측면 170, 180: 절연층
171, 173: 개구 200: 소스·드레인 전극
201: 소스 전극 203: 드레인 전극
210: 보유 용량 211: 신호선
212: 게이트선 213: 애노드 전원선
214: 캐소드 전원선 220: 레지스트 마스크
300: 어레이 기판 301: 화소 회로
302: 소스 드라이버 회로 303: 게이트 드라이버 회로
304: 소스 배선 305: 게이트 배선
306: 단자부 307: 접속 배선
310: 시일부 311: 액정 소자
320: 대향 기판 330: 연성 인쇄 회로 기판(FPC)
340: IC칩 350: 보유 용량
360, 362: 절연층 363, 381: 개구
370: 공통 전극 380: 절연층
390: 화소 전극 392: 발광층
394: 공통 전극

Claims (16)

  1. 기판 상에 알루미늄을 주성분으로 하는 제1 산화 금속층을 형성하고,
    상기 제1 산화 금속층 상에 산화물 반도체층을 형성하고,
    상기 산화물 반도체층 상에 게이트 절연층을 형성하고,
    상기 게이트 절연층 상에 알루미늄을 주성분으로 하는 제2 산화 금속층을 형성하고,
    상기 게이트 절연층 상에 상기 제2 산화 금속층이 형성된 상태에서 열처리를 행하고,
    상기 열처리 후에, 상기 제2 산화 금속층을 제거하고,
    상기 게이트 절연층 상에 게이트 전극을 형성하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전극은, 상기 제2 산화 금속층이 제거됨으로써 노출된 상기 게이트 절연층과 접하도록 형성되는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 기판 상에 제1 절연층을 형성하고,
    상기 제1 절연층 상에 상기 제1 산화 금속층을 형성하는, 반도체 장치의 제조 방법.
  4. 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 게이트 절연층을 형성하고,
    상기 게이트 절연층 상에 알루미늄을 주성분으로 하는 제1 산화 금속층을 형성하고,
    상기 제1 산화 금속층 상에 산화물 반도체층을 형성하고,
    상기 산화물 반도체층 상에 제1 절연층을 형성하고,
    상기 제1 절연층 상에 알루미늄을 주성분으로 하는 제2 산화 금속층을 형성하고,
    상기 제1 절연층 상에 상기 제2 산화 금속층이 형성된 상태에서 열처리를 행하고,
    상기 열처리 후에, 상기 제2 산화 금속층을 제거하는, 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 산화물 반도체층은, 상기 제1 산화 금속층에 접하도록 형성되는, 반도체 장치의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 산화 금속층의 제거는, 마스크를 사용하지 않고 행해지는, 반도체 장치의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 산화 금속층을 스퍼터링법으로 형성하는, 반도체 장치의 제조 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 산화 금속층을 스퍼터링법으로 형성하는, 반도체 장치의 제조 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판을 냉각하면서 상기 산화물 반도체층을 스퍼터링법으로 형성하는, 반도체 장치의 제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판의 표면의 온도가 50℃ 이하로 되도록 상기 기판을 냉각하면서 상기 산화물 반도체층을 스퍼터링법으로 형성하는, 반도체 장치의 제조 방법.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 산화 금속층 상에 형성된 상기 산화물 반도체층을 패터닝하고,
    상기 제1 산화 금속층 및 패터닝된 상기 산화물 반도체층에 대하여 열처리를 행하는, 반도체 장치의 제조 방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 산화물 반도체층 및 상기 제1 산화 금속층을 패터닝하고,
    패터닝된 상기 산화물 반도체층 및 상기 제1 산화 금속층에 대하여 열처리를 행하는, 반도체 장치의 제조 방법.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 산화물 반도체층을 패터닝하고,
    패터닝된 상기 산화물 반도체층을 마스크로 해서 상기 제1 산화 금속층을 패터닝하고,
    패터닝된 상기 산화물 반도체층 및 상기 제1 산화 금속층에 대하여 열처리를 행하는, 반도체 장치의 제조 방법.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 산화물 반도체층을 성막하기 전에, 상기 제1 산화 금속층을 패터닝하고,
    상기 제1 산화 금속층이 패터닝된 후에, 상기 산화물 반도체층을 성막하고,
    상기 산화물 반도체층을 패터닝하고,
    패터닝된 상기 산화물 반도체층 및 상기 제1 산화 금속층에 대하여 열처리를 행하는, 반도체 장치의 제조 방법.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서, 하나의 독립된 상기 산화물 반도체층의 패턴에 있어서, 적어도 평면으로 보아 상기 산화물 반도체층과 겹치는 모든 상기 제2 산화 금속층이 제거되는, 반도체 장치의 제조 방법.
  16. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제조 방법에 의해 얻어지는 상기 반도체 장치의 이동도가 50[cm2/V·s] 이상인, 반도체 장치의 제조 방법.
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