KR20240009869A - 반도체 장치 - Google Patents

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KR20240009869A
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하지메 와따까베
마사시 즈부꾸
도시나리 사사끼
다까야 다마루
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가부시키가이샤 재팬 디스프레이
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Abstract

본 발명은, 산화물 반도체를 배선 재료로서 사용한 반도체 장치를 제공한다. 반도체 장치는, 절연 표면 상에 마련되고, 채널 영역과, 채널 영역을 사이에 두는 소스 영역 및 드레인 영역을 갖는 산화물 반도체층과, 채널 영역과 대향하는 게이트 전극과, 산화물 반도체층과 게이트 전극의 사이에 마련된 게이트 절연층을 구비하고, 게이트 전극은, 산화물 반도체층과 동일한 조성을 갖는 산화물 도전층이며, 산화물 도전층은, 소스 영역 및 드레인 영역과 동일한 불순물 원소를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 형태의 하나는, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 특히, 본 발명의 실시 형태의 하나는, 채널로서 산화물 반도체가 사용된 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
근년, 아몰퍼스 실리콘, 저온 폴리실리콘 및 단결정 실리콘 대신에, 산화물 반도체가 채널에 사용된 반도체 장치의 개발이 진행되고 있다(예를 들어, 특허문헌 1 내지 6). 산화물 반도체가 채널에 사용된 반도체 장치는, 아몰퍼스 실리콘이 채널에 사용된 반도체 장치와 마찬가지로, 단순한 구조이면서 또한 저온 프로세스에서 형성할 수 있다. 산화물 반도체가 채널에 사용된 반도체 장치는, 아몰퍼스 실리콘이 채널에 사용된 반도체 장치보다도 높은 이동도를 갖는 것으로 알려져 있다.
일본 특허 공개 제2021-141338호 공보 일본 특허 공개 제2014-099601호 공보 일본 특허 공개 제2021-153196호 공보 일본 특허 공개 제2018-006730호 공보 일본 특허 공개 제2016-184771호 공보 일본 특허 공개 제2021-108405호 공보
산화물 반도체는 투광성을 갖기 때문에, 배선 재료로서 사용하는 것이 가능하게 되면, 어레이 기판(복수의 반도체 장치를 어레이상으로 배치한 기판)의 투과율을 향상시키는 데 있어서 매우 유리하다. 그러나, 종래의 산화물 반도체는, 저항값을 충분히 낮추는 것이 어려워, 산화물 반도체를 배선 재료로서 사용하는 것은 곤란했다.
본 발명의 일 실시 형태는, 산화물 반도체를 배선 재료로서 사용한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 실시 형태에 관한 반도체 장치는, 절연 표면 상에 마련되고, 채널 영역과, 채널 영역을 사이에 두는 소스 영역 및 드레인 영역을 갖는 산화물 반도체층과, 채널 영역과 대향하는 게이트 전극과, 산화물 반도체층과 게이트 전극의 사이에 마련된 게이트 절연층을 구비하고, 게이트 전극은, 산화물 반도체층과 동일한 조성을 갖는 산화물 도전층이며, 산화물 도전층은, 소스 영역 및 드레인 영역과 동일한 불순물 원소를 포함한다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 2는 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 평면도이다.
도 3은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 4는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 6은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 7은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 8은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 9는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 10은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 11은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 12는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 14는 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 15는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 16은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 17은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 18은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 19는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 20은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 21은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 22는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 23은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다.
도 24는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다.
도 25는 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 평면도이다.
도 26은 본 발명의 일 실시 형태에 관한 표시 장치의 회로 구성을 나타내는 블록도이다.
도 27은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다.
도 28은 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 단면도이다.
도 29는 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 평면도이다.
도 30은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 전극 및 공통 전극의 평면도이다.
도 31은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다.
도 32는 본 발명의 일 실시 형태에 관한 표시 장치의 개요를 도시하는 단면도이다.
도 33은 실시예에서의 시뮬레이션 모델도이다.
도 34는 게이트 절연층의 막 두께가 50nm에 대하여, 보론을, 가속 에너지 20keV, 30keV, 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 35는 게이트 절연층의 막 두께가 100nm에 대하여, 보론을, 가속 에너지 20keV, 30keV, 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 36은 게이트 절연층의 막 두께가 150nm에 대하여, 보론을, 가속 에너지 20keV, 30keV, 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 37은 게이트 절연층의 막 두께가 100nm에 대하여, 보론을, 가속 에너지 20keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 38은 게이트 절연층의 막 두께가 100nm에 대하여, 보론을, 가속 에너지 30keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 39는 게이트 절연층의 막 두께가 100nm에 대하여, 보론을, 가속 에너지 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 40은 게이트 절연층의 막 두께가 50nm에 대하여, 보론을, 가속 에너지 20keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 41은 게이트 절연층의 막 두께가 50nm에 대하여, 보론을, 가속 에너지 30keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 42는 게이트 절연층의 막 두께가 50nm에 대하여, 보론을, 가속 에너지 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 43은 게이트 절연층의 막 두께가 150nm에 대하여, 보론을, 가속 에너지 20keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 44는 게이트 절연층의 막 두께가 150nm에 대하여, 보론을, 가속 에너지 30keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 45는 게이트 절연층의 막 두께가 150nm에 대하여, 보론을, 가속 에너지 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 46은 본 발명의 일 실시 형태에 관한 반도체 장치의 산화물 반도체층에서의 소스 영역 및 드레인 영역에 포함되는 Poly-OS의 결합 상태를 설명하는 모식도이다.
도 47은 본 발명의 일 실시 형태에 관한 반도체 장치의 산화물 반도체층에서의 소스 영역 및 드레인 영역의 밴드 구조를 설명하는 밴드 다이어그램이다.
이하에, 본 발명의 각 실시 형태에 대해서, 도면을 참조하면서 설명한다. 이하의 개시는 어디까지나 일례에 지나지 않는다. 당업자가, 발명의 주지를 유지하면서, 실시 형태의 구성을 적절히 변경함으로써 용이하게 상도할 수 있는 구성은, 당연히 본 발명의 범위에 함유된다. 설명을 보다 명확히 하기 위해서, 도면은 실제의 양태에 비해, 각 부의 폭, 막 두께, 형상 등에 대해서 모식적으로 표현되는 경우가 있다. 그러나, 도시된 형상은 어디까지나 일례이며, 본 발명의 해석을 한정하지 않는다. 본 명세서와 각 도면에 있어서, 기출 도면에 관해서 상술한 구성과 마찬가지의 구성에는, 동일한 부호를 부여하고, 상세한 설명을 적절히 생략하는 경우가 있다.
「반도체 장치」란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 이하에 기재하는 실시 형태의 반도체 장치는, 예를 들어 표시 장치, 마이크로프로세서(Micro-Processing Unit: MPU) 등의 집적 회로(Integrated Circuit: IC), 또는 메모리 회로에 사용되는 트랜지스터이어도 된다.
「표시 장치」란, 전기 광학층을 사용해서 영상을 표시하는 구조체를 가리킨다. 예를 들어, 표시 장치라는 용어는, 전기 광학층을 포함하는 표시 패널을 가리키는 경우도 있고, 또는 표시 셀에 대하여 다른 광학 부재(예를 들어, 편광 부재, 백라이트, 터치 패널 등)를 장착한 구조체를 가리키는 경우도 있다. 「전기 광학층」에는, 기술적인 모순이 생기지 않는 한, 액정층, 일렉트로루미네센스(EL)층, 일렉트로크로믹(EC)층, 전기 영동층이 포함될 수 있다. 따라서, 후술하는 실시 형태에 대해서, 표시 장치로서, 액정층을 포함하는 액정 표시 장치 및 유기 EL층을 포함하는 유기 EL 표시 장치를 예시해서 설명하지만, 본 실시 형태에서의 구조는, 상술한 다른 전기 광학층을 포함하는 표시 장치에 적용할 수 있다.
본 발명의 각 실시 형태에 있어서, 기판으로부터 산화물 반도체층을 향하는 방향을 상 또는 상방이라고 한다. 반대로, 산화물 반도체층으로부터 기판을 향하는 방향을 하 또는 하방이라고 한다. 이와 같이, 설명의 편의상, 상방 또는 하방이라는 어구를 사용해서 설명하지만, 예를 들어 기판과 산화물 반도체층의 상하 관계가 도시와 다른 배향으로 되도록 배치되어도 된다. 이하의 설명에서, 예를 들어 기판 상의 산화물 반도체층이라는 표현은, 상기와 같이 기판과 산화물 반도체층의 상하 관계를 설명 하고 있는 것에 지나지 않으며, 기판과 산화물 반도체층의 사이에 다른 부재가 배치되어 있어도 된다. 상방 또는 하방은, 복수의 층이 적층된 구조에서의 적층순을 의미하는 것으로, 트랜지스터의 상방의 화소 전극으로 표현하는 경우, 평면으로 보아, 트랜지스터와 화소 전극이 겹치지 않는 위치 관계이어도 된다. 한편, 트랜지스터의 연직 상방의 화소 전극으로 표현하는 경우는, 평면으로 보아, 트랜지스터와 화소 전극이 겹치는 위치 관계를 의미한다.
본 명세서에서 「α는 A, B 또는 C를 포함한다」, 「α는 A, B 및 C의 어느 것을 포함한다」, 「α는 A, B 및 C로 이루어지는 군에서 선택되는 하나를 포함한다」와 같은 표현은, 특별히 명시가 없는 한, α가 A 내지 C의 복수의 조합을 포함하는 경우를 배제하지 않는다. 또한, 이들 표현은, α가 다른 요소를 포함하는 경우도 배제하지 않는다.
또한, 이하의 각 실시 형태는, 기술적인 모순이 생기지 않는 한, 서로 조합할 수 있다.
<제1 실시 형태>
도 1 내지 도 13을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10)에 대해서 설명한다.
[반도체 장치(10)의 구성]
도 1 및 도 2를 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 구성에 대해서 설명한다. 도 1은 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 개요를 도시하는 단면도이다. 도 2는 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 개요를 도시하는 평면도이다. 또한, 도 2에 나타내는 일점쇄선으로 절단했을 때의 단면이, 도 1에 나타내는 단면도에 대응한다.
도 1에 도시하는 바와 같이, 반도체 장치(10)는 기판(100)의 상방에 마련되어 있다. 반도체 장치(10)는, 하지막(120), 산화물 반도체층(144), 게이트 절연층(150), 게이트 전극(164GE), 절연층(170, 180), 소스 전극(201) 및 드레인 전극(203)을 포함한다. 소스 전극(201) 및 드레인 전극(203)을 특별히 구별하지 않을 경우, 이들을 합쳐서 소스 전극 및 드레인 전극(200)이라고 하는 경우가 있다. 또한, 산화물 반도체층(144), 게이트 절연층(150) 및 게이트 전극(164GE)을 가리켜서, 트랜지스터라고 칭하는 경우가 있다.
하지막(120)은 기판(100) 상에 마련되어 있다. 산화물 반도체층(144)은 하지막(120) 상에 마련되어 있다. 산화물 반도체층(144)은 하지막(120)에 접하고 있다. 산화물 반도체층(144)의 주면 중, 하지막(120)에 접하는 면을 하면이라고 한다. 하지막(120)은, 기판(100)으로부터 산화물 반도체층(144)을 향해서 확산하는 불순물을 차폐하는 배리어막으로서의 기능을 구비한다.
산화물 반도체층(144)은 투광성을 갖고 있다. 또한, 산화물 반도체층(144)은, 소스 영역(144S), 드레인 영역(144D) 및 채널 영역(144CH)으로 구분된다. 채널 영역(144CH)은, 산화물 반도체층(144) 중 게이트 전극(164GE)의 연직 하방의 영역이다. 소스 영역(144S)는, 산화물 반도체층(144) 중 게이트 전극(164GE)과 겹치지 않는 영역이며, 채널 영역(144CH)보다도 소스 전극(201)에 가까운 측의 영역이다. 드레인 영역(144D)은, 산화물 반도체층(144) 중 게이트 전극(164GE)과 겹치지 않는 영역이며, 채널 영역(144CH)보다도 드레인 전극(203)에 가까운 측의 영역이다.
게이트 전극(164GE)은 산화물 반도체층(144)에 대향하고 있다. 게이트 절연층(150)은, 산화물 반도체층(144)과 게이트 전극(164GE)의 사이에 마련되어 있다. 게이트 절연층(150)은 산화물 반도체층(144)에 접하고 있다. 산화물 반도체층(144)의 주면 중, 게이트 절연층(150)에 접하는 면을 상면이라고 한다. 상면과 하면의 사이의 면을 측면이라고 한다. 절연층(170, 180)은 게이트 절연층(150) 및 게이트 전극(164GE) 상에 마련되어 있다. 절연층(170, 180)에는, 산화물 반도체층(144)에 달하는 개구(171, 173)가 마련되어 있다. 소스 전극(201)은 개구(171)의 내부에 마련되어 있다. 소스 전극(201)은 개구(171)의 저부에서 산화물 반도체층(144)에 접하고 있다. 드레인 전극(203)은 개구(173)의 내부에 마련되어 있다. 드레인 전극(203)은 개구(173)의 저부에서 산화물 반도체층(144)에 접하고 있다.
본 발명의 일 실시 형태에 관한 반도체 장치(10)에서는, 게이트 전극(164GE)은 투광성을 갖고 있는 게이트 전극(164GE)의 주면 중, 게이트 절연층(150)에 접하는 면을 하면이라고 한다. 상면과 하면의 사이의 면을 측면이라고 한다. 게이트 전극(164GE)은, 산화물 반도체층(144)과 동일한 조성을 갖는 산화물 반도체층이 저저항화된 산화물 도전층(164)을 포함한다. 또한, 동일한 조성이란, 동일한 원소를 갖고, 조성의 비율이 다른 경우도 포함한다.
산화물 반도체층(144) 및 게이트 전극(164GE)은, 복수의 결정립을 포함하는 다결정 구조를 갖는다. 상세는 후술하지만, Poly-OS(Poly-crystalline Oxide Semiconductor) 기술을 사용함으로써, 다결정 구조를 갖는 산화물 반도체층(144) 및 게이트 전극(164GE)을 형성할 수 있다. 이하에서는, 산화물 반도체층(144) 및 게이트 전극(164GE)의 구성에 대해서 설명하지만, 다결정 구조를 갖는 산화물 반도체를 Poly-OS라고 하는 경우가 있다.
나중에 상세하게 설명하지만, 산화물 반도체층(144) 및 게이트 전극(164GE)은, 인듐을 포함하는 2 이상의 금속을 포함하고, 2 이상의 금속에서의 인듐의 비율은 50％ 이상이다. 인듐 원소 이외의 금속 원소로서, 갈륨(Ga) 원소, 아연(Zn) 원소, 알루미늄(Al) 원소, 하프늄(Hf) 원소, 이트륨(Y) 원소, 지르코늄(Zr) 원소 및 란타노이드가 사용된다. 단, 산화물 반도체층(144)은 Poly-OS를 포함하고 있으면 되며, 상기 이외의 금속 원소가 포함되는 경우가 있다. 게이트 전극(164GE)을 구성하는 산화물 도전층은, 산화물 반도체층(144)과 동일한 조성을 갖는 산화물 반도체 타깃을 사용해서 성막되는 것이 바람직하다. 이에 의해, 반도체 장치의 제조 비용을 삭감할 수 있다.
또한, 소스 영역(144S), 드레인 영역(144D) 및 게이트 전극(164GE)은, 동일한 불순물 원소를 포함한다. 또한, 산화물 반도체층(144)에서의 소스 영역(144S) 및 드레인 영역(144D)은, 불순물 원소가 첨가됨으로써, 채널 영역(144CH)과 비교해서 저항률이 저하되어 있다. 즉, 소스 영역(144S) 및 드레인 영역(144D)은, 도체로서의 물성을 구비하고 있다.
게이트 전극(164GE), 소스 영역(144S) 및 드레인 영역(144D)에 포함되는 불순물 원소의 농도는, SIMS 분석(2차 이온 질량 분석)으로 측정한 경우에, 1×1018cm-3 이상 1×1021cm-3 이하인 것이 바람직하다. 여기서, 불순물 원소란, 아르곤(Ar), 인(P), 또는 보론(B)을 말한다. 또한, 게이트 전극(164GE), 소스 영역(144S) 및 드레인 영역(144D)에, 1×1018cm-3 이상 1×1021cm-3 이하가 포함되는 경우, 이온 주입법 또는 도핑법에 의해 불순물 원소가 의도적으로 첨가된 것으로 추정된다. 단, 게이트 전극(164GE), 소스 영역(144S) 및 드레인 영역(144D)에, 1×1018cm-3 미만의 농도로, 아르곤(Ar), 인(P), 또는 보론(B) 이외의 불순물 원소가 포함되어 있어도 된다. 또한, 채널 영역(144CH)에 불순물 원소가 포함되면, 반도체 장치(10)의 특성에 영향을 미친다. 그 때문에, 채널 영역(144CH)에 포함되는 불순물 원소의 농도는, 1×1018cm-3 미만인 것이 바람직하고, 1×1016cm-3 이하가 보다 바람직하다.
게이트 전극(164GE)은 반도체 장치(10)의 톱 게이트로서의 기능을 구비한다. 게이트 절연층(150)은 톱 게이트에 대한 게이트 절연층으로서의 기능을 구비하고, 제조 프로세스에서의 열처리에 의해 산소를 방출하는 기능을 구비한다. 절연층(170, 180)은 게이트 전극(164GE)과 소스 전극 및 드레인 전극(200)을 절연하여, 양자간의 기생 용량을 저감하는 기능을 구비한다. 반도체 장치(10)의 동작은, 주로 게이트 전극(164GE)에 공급되는 전압에 의해 제어된다.
도 2에 도시하는 바와 같이, 산화물 도전층(164) 중, 제1 방향(D1)으로 연장되는 영역이 게이트 배선으로서 기능한다. 또한, 산화물 도전층(164) 중, 산화물 반도체층(144)과 중첩하는 영역이 게이트 전극(164GE)으로서 기능한다. 여기서, 제1 방향(D1)은, 소스 전극(201)과 드레인 전극(203)을 연결하는 방향이며, 반도체 장치(10)의 채널 길이(L)를 나타내는 방향이다. 구체적으로는, 산화물 반도체층(144)과 게이트 전극(164GE)이 겹치는 영역(채널 영역(144CH))의 제1 방향(D1)의 길이가 채널 길이(L)이며, 당해 채널 영역(144CH)의 제2 방향(D2)의 폭이 채널 폭(W)이다.
[산화물 반도체층의 결정 구조]
산화물 반도체층(144)은, Poly-OS를 포함한다. 산화물 반도체층(144)의 상면(또는 산화물 반도체층(144)의 막 두께 방향)으로부터 관찰한 Poly-OS에 포함되는 결정립의 결정 입경은 0.1㎛ 이상이며, 바람직하게는 0.3㎛ 이상이고, 더욱 바람직하게는 0.5㎛ 이상이다. 결정립의 결정 입경은, 예를 들어 단면 SEM 관찰, 단면 TEM 관찰 또는 전자선 후방 산란 회절(Electron Back Scattered Diffraction: EBSD)법 등을 사용해서 취득할 수 있다.
Poly-OS에서는, 복수의 결정립이 1종류의 결정 구조를 갖고 있어도 되고, 복수 종류의 결정 구조를 갖고 있어도 된다. Poly-OS의 결정 구조는, 전자선 회절법 또는 XRD법 등을 사용해서 특정할 수 있다. 즉, 산화물 반도체층(144) 및 산화물 도전층(164)의 결정 구조는, 전자선 회절법 또는 XRD법 등을 사용해서 특정할 수 있다.
산화물 반도체층(144)의 결정 구조는, 입방정인 것이 바람직하다. 입방정은, 결정 구조의 대칭성이 높아, 산화물 반도체층(144)에 산소 결함이 생성되었을 경우에도, 구조 완화가 일어나기 어려워, 결정 구조가 안정되어 있다. 상술한 바와 같이, 인듐 원소의 비율을 높게 함으로써, 복수의 결정립 각각의 결정 구조가 제어되어, 입방정의 결정 구조를 갖는 산화물 반도체층(144)을 형성할 수 있다.
산화물 반도체층(144)은, 채널 영역(144CH)에 대응하는 제1 영역(141) 그리고 소스 영역(144S) 및 드레인 영역(144D)에 대응하는 제2 영역(142)을 포함한다. 산화물 반도체층(144)에서는, 제1 영역(141)이 제1 결정 구조를 갖고, 제2 영역(142)이 제2 결정 구조를 갖는다. 제2 영역(142)은, 제1 영역(141)보다도 큰 전기 전도도를 갖지만, 제2 결정 구조는, 제1 결정 구조와 동일하다. 여기서, 2개의 결정 구조가 동일하다는 것은, 결정계가 동일한 것을 의미한다. 예를 들어, 산화물 반도체층(144)의 결정 구조가 입방정일 때, 제1 영역(141)의 제1 결정 구조 및 제2 영역(142)의 결정 구조는 모두 입방정으로, 동일하다. 제1 결정 구조 및 제2 결정 구조는, 예를 들어 극미 전자선 회절법 등을 사용해서 특정할 수 있다.
또한, 소정의 결정 방위에 있어서, 제1 결정 구조의 면 간격(d값)과, 제2 결정 구조의 면 간격(d값)은, 대략 동일하다. 여기서, 2개의 면 간격(d값)이 대략 동일하다는 것은, 한쪽의 면 간격(d값)이, 다른 쪽의 면 간격(d값)의 0.95배 이상 1.05배 이하인 것을 말한다. 혹은, 극미 전자선 회절법에 있어서, 2개의 회절 패턴이 거의 일치하고 있는 경우를 말한다.
제1 영역(141)과 제2 영역(142)의 사이에는, 결정립계가 존재하지 않아도 된다. 또한, 1개의 결정립 중에, 제1 영역(141) 및 제2 영역(142)이 포함되어 있어도 된다. 환언하면, 제1 영역(141)에서 제2 영역(142)으로의 변화는, 연속적인 결정 구조의 변화이어도 된다.
[제2 영역(142)의 구성]
도 46은, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 산화물 반도체층(144)의 제2 영역(142)에 포함되는 Poly-OS의 결합 상태를 설명하는 모식도이다. 도 46의 (A) 내지 도 46의 (C)에는, 인듐 원자(In 원자) 및 In 원자와 다른 금속 원자(M 원자)를 포함하는 Poly-OS가 도시되어 있다.
도 46의 (A)에 도시하는 Poly-OS에서는, In 원자 및 M 원자 각각이 산소 원자(O 원자)와 결합하고 있다. 도 46의 (A)에 도시하는 Poly-OS의 결정 구조는, 제2 영역(142)에서는, 제1 영역(141)보다도 전기 전도도를 크게 하기 위해서, In 원자 또는 M 원자와 O 원자의 결합이 절단되어, O 원자가 탈리된 산소 결함이 생성되어 있다(도 46의 (B) 참조). Poly-OS는, 결정 입경이 큰 결정립을 포함하기 때문에, 장거리 질서가 유지되기 쉽다. 그 때문에, 산소 결함이 생성되어도, 구조 완화가 일어나기 어려워, In 원자 및 M 원자의 위치는 거의 변화하지 않는다. 도 46의 (B)에 도시하는 상태에서, 수소가 존재하면, 산소 결함 중의 In 원자의 댕글링 본드 및 M 원자의 댕글링 본드가 수소 원자(H 원자)와 결합하여, 안정화한다(도 46의 (C) 참조). 산소 결함 중의 H 원자는 도너로서 기능하기 때문에, 제2 영역(142)의 캐리어 농도가 증가한다.
또한, 도 46의 (C)에 도시하는 바와 같이, Poly-OS에서는, 산소 결함 중에서 H 원자가 결합되어도, In 원자 및 M 원자의 위치가 거의 변화하지 않는다. 그 때문에, 제2 영역(142)의 제2 결정 구조는, 산소 결함이 없는 Poly-OS의 결정 구조로부터 변화하지 않는다. 즉, 제2 영역(142)의 제2 결정 구조는, 제1 영역(141)의 제1 결정 구조와 동일하다.
도 47은, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 산화물 반도체층(144)의 제2 영역(142)의 밴드 구조를 설명하는 밴드 다이어그램이다.
도 47에 도시하는 바와 같이, 제2 영역(142)의 Poly-OS에서는, 밴드 갭(Eg) 내에, 제1 에너지 준위(1010) 및 제2 에너지 준위(1020)를 포함한다. 또한, 가전자대 상단의 에너지 준위(Ev)의 근방 및 전도대 하단의 에너지 준위(Ec)의 근방 각각에, 테일 준위(1030)를 포함한다. 제1 에너지 준위(1010)는, 밴드 갭(Eg) 내에 존재하는 깊은 트랩 준위이며, 산소 결함에 기인하는 것이다. 제2 에너지 준위(1020)는, 전도대의 하단 근방에 존재하는 도너 준위이며, 산소 결함 내에서 결합된 수소 원자에 기인하는 것이다. 테일 준위(1030)는, 장거리 질서의 혼란에 기인하는 것이다.
제2 영역(142)에서의 Poly-OS는, 산소 결함을 포함하지만, 결정 구조를 갖고 있어, 장거리 질서가 유지되어 있다. 또한, 제2 영역(142)에서의 Poly-OS에서는, 구조적인 혼란을 일으키지 않고, 산소 결함 내에서 수소 원자를 결합할 수 있다. 그 때문에, 테일 준위(1030)의 상태 밀도(Density of State: DOS)를 억제하면서, 제2 에너지 준위(1020)의 DOS를 크게 할 수 있다. 그 때문에, 제2 에너지 준위(1020)의 DOS는, 전도대 하단 근방의 테일 준위(1030)의 DOS보다도 크고, 제2 에너지 준위(1020)의 DOS는, 전도대 하단의 에너지 준위(Ec)를 초과해서 넓어질 수 있다. 즉, 페르미 준위(EF)는, 전도대 하단의 에너지 준위(Ec)를 초과하고, 제2 영역(142)에서의 Poly-OS는, 금속적 성질을 갖는다.
상술한 바와 같이, 제2 영역(142)에서의 Poly-OS는, 종래의 산화물 반도체와 달리, 금속적 성질을 갖는다. 그 때문에, 제2 영역(142)은, 산소 결함을 생성함으로써 충분히 저저항화할 수 있다. 제2 영역(142)의 시트 저항은, 1000Ω/sq. 이하이며, 바람직하게는 500Ω/sq. 이하이고, 더욱 바람직하게는 250Ω/sq.이다.
앞서 설명한 바와 같이, 게이트 전극(164GE)은, 산화물 반도체층(144)과 동일한 조성을 갖는 산화물 도전층(164)을 포함하고 있다. 또한, 산화물 도전층(164)은, 소스 영역(144S) 및 드레인 영역(144D)과 동일한 불순물 원소를 포함하고 있다. 그 때문에, 산화물 도전층(164)은, 제2 영역(142)과 마찬가지로 제2 결정 구조를 갖고 있다. 또한, 산화물 도전층(164)은, 제2 영역(142)과 마찬가지로, 금속적 성질을 가질 수 있다. 그 때문에, 산화물 도전층(164)은, 산소 결함을 생성함으로써 충분히 저저항화할 수 있다. 산화물 도전층(164)의 시트 저항은, 1000Ω/sq. 이하이며, 바람직하게는 500Ω/sq. 이하이고, 더욱 바람직하게는 250Ω/sq.이다.
따라서, 본 발명의 일 실시 형태에 관한 반도체 장치(10)에서는, 게이트 전극(164GE) 및 게이트 배선을, 산화물 도전층(164)에 의해 형성할 수 있다. 투광성을 갖는 산화물 도전층(164)에 의해 게이트 전극(164GE) 및 게이트 배선을 형성함으로써, 반도체 장치(10)의 광의 투과율을 향상시킬 수 있다. 또한, 당해 반도체 장치(10)를 표시 장치에 적용함으로써, 표시 장치의 광의 투과율을 향상시킬 수 있다. 당해 반도체 장치(10)는, 예를 들어 배경을 시인하는 것이 가능한 투명 디스플레이에 적용하는 것이 가능하게 된다.
본 실시 형태에 있어서, 기판(100)과 산화물 반도체층(144)의 사이에 차광층이 마련되어도 된다. 채널 영역(144CH)과 중첩하는 영역에 차광층이 마련됨으로써, 채널 영역(144CH)에 광이 조사됨으로써, 반도체 장치(10)의 특성이 변동되는 것을 억제할 수 있다.
본 실시 형태에서는, 반도체 장치(10)로서, 게이트 전극이 산화물 반도체층 상에 마련된 톱 게이트형 트랜지스터가 사용된 구성을 예시하지만, 이 구성에 한정되지 않는다. 예를 들어, 반도체 장치(10)로서, 게이트 전극이 산화물 반도체층의 하방에만 마련된 보텀 게이트형 트랜지스터, 또는 게이트 전극이 산화물 반도체층의 상방 및 하방에 마련된 듀얼 게이트형 트랜지스터가 사용되어도 된다. 상기 구성은 어디까지나 일 실시 형태에 지나지 않으며, 본 발명은 상기 구성에 한정되지 않는다.
[반도체 장치(10)의 제조 방법]
도 3 내지 도 13을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법에 대해서 설명한다. 도 3은, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 4 내지 도 13은, 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3 및 도 4에 도시하는 바와 같이, 기판(100) 상에 하지막(120)을 형성한다(도 3에 나타내는 스텝 S1001의 「하지막 형성」).
기판(100)으로서, 유리 기판, 석영 기판 및 사파이어 기판 등, 투광성을 갖는 강성 기판이 사용된다. 기판(100)이 가요성을 구비할 필요가 있는 경우, 기판(100)으로서, 폴리이미드 기판, 아크릴 기판, 실록산 기판, 불소 수지 기판 등, 또는 수지를 포함하는 기판이 사용된다. 기판(100)으로서 수지를 포함하는 기판이 사용되는 경우, 기판(100)의 내열성을 향상시키기 위해서, 상기 수지에 불순물 원소가 도입되어도 된다.
하지막(120)은 CVD(Chemical Vapor Deposition)법, 또는 스퍼터링법에 의해 성막된다. 하지막(120)으로서, 일반적인 절연성 재료가 사용된다. 하지막(120)으로서, 예를 들어 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 질화실리콘(SiNx), 질화산화실리콘(SiNxOy), 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy) 및 질화알루미늄(AlNx) 등의 무기 절연 재료가 사용된다.
상기 SiOxNy 및 AlOxNy는, 산소(O)보다도 적은 비율(x>y)의 질소(N)를 함유하는 실리콘 화합물 및 알루미늄 화합물이다. SiNxOy 및 AlNxOy는, 질소보다도 적은 비율(x>y)의 산소를 함유하는 실리콘 화합물 및 알루미늄 화합물이다.
하지막(120)은, 단층 구조 또는 적층 구조로 형성된다. 하지막(120)을 적층 구조로 하는 경우에는, 기판(100)으로부터 질소를 포함하는 절연 재료와 산소를 포함하는 절연 재료의 순으로 형성되는 것이 바람직하다. 질소를 포함하는 절연 재료를 사용함으로써, 예를 들어 기판(100)측으로부터 산화물 반도체층(144)을 향해서 확산하는 불순물을 블록할 수 있다. 또한, 산소를 포함하는 절연 재료를 사용함으로써, 열처리에 의해 산소를 방출시킬 수 있다. 산소를 포함하는 절연 재료가 산소를 방출하는 열처리의 온도는, 예를 들어 600℃ 이하, 500℃ 이하, 450℃ 이하, 또는 400℃ 이하이다. 즉, 산소를 포함하는 절연 재료는, 예를 들어 기판(100)으로서 유리 기판이 사용된 경우의 반도체 장치(10)의 제조 공정에서 행해지는 열처리 온도에서 산소를 방출한다. 본 실시 형태에서는, 질소를 포함하는 절연 재료로서, 예를 들어 질화실리콘이 형성된다. 산소를 포함하는 절연 재료로서, 예를 들어 산화실리콘이 형성된다.
도 3 및 도 5에 도시한 바와 같이, 하지막(120) 상에 산화물 반도체층(140)을 형성한다(도 3에 나타내는 스텝 S1002의 「OS1 성막」). 이 공정에 대해서, 기판(100) 상에 산화물 반도체층(140)을 형성한다고 하는 경우가 있다.
산화물 반도체층(140)은, 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition)에 의해 성막된다. 산화물 반도체층(140)의 막 두께는, 예를 들어 10nm 이상 100nm 이하, 15nm 이상 70nm 이하, 또는 20nm 이상 40nm 이하이다.
산화물 반도체층(140)으로서, 반도체의 특성을 갖는 금속 산화물을 사용할 수 있다. 산화물 반도체층(140)으로서, 예를 들어 인듐(In)을 포함하는 2 이상의 금속을 포함하는 산화물 반도체가 사용된다. 또한, 2 이상의 금속에서의 인듐의 비율은 50％ 이상이다. 산화물 반도체층(140)으로서, 인듐에 더하여, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코니아(Zr), 또는 란타노이드가 사용된다. 산화물 반도체층(140)으로서, 상기 이외의 원소가 사용되어도 된다. 본 실시 형태에서는, 산화물 반도체층(140)으로서, 인듐(In) 및 갈륨(Ga)을 포함하는 금속 산화물이 사용된다.
후술하는 OS 어닐에 의해 산화물 반도체층(140)을 결정화할 경우, 성막 후이면서 또한 OS 어닐 전의 산화물 반도체층(140)은 아몰퍼스(산화물 반도체의 결정 성분이 적은 상태)인 것이 바람직하다. 즉, 산화물 반도체층(140)의 성막 방법은, 성막 직후의 산화물 반도체층(140)이 가능한 한 결정화하지 않는 조건인 것이 바람직하다. 예를 들어, 스퍼터링법에 의해 산화물 반도체층(140)이 성막될 경우, 피성막 대상물(기판(100) 및 그 위에 형성된 구조물)의 온도를 제어하면서 산화물 반도체층(140)이 성막된다.
스퍼터링법에 의해 피성막 대상물에 대하여 성막을 행하면, 플라스마 중에서 발생한 이온 및 스퍼터링 타깃에 의해 반도한 원자가 피성막 대상물에 충돌하기 때문에, 성막 처리에 수반하여 피성막 대상물의 온도가 상승한다. 성막 처리 중의 피성막 대상물의 온도가 상승하면, 성막 직후의 상태에서 산화물 반도체층(140)에 미결정이 포함되어, 그 후의 OS 어닐에 의한 결정화가 저해된다. 상기와 같이 피성막 대상물의 온도를 제어하기 위해서, 예를 들어 피성막 대상물을 냉각하면서 성막을 행할 수 있다. 예를 들어, 피성막 대상물의 피성막 면의 온도(이하, 「성막 온도」라고 함)가 100℃ 이하, 70℃ 이하, 50℃ 이하, 또는 30℃ 이하로 되도록, 피성막 대상물을 당해 피성막 면의 반대측 면으로부터 냉각할 수 있다. 상기한 바와 같이, 피성막 대상물을 냉각하면서 산화물 반도체층(140)의 성막을 행함으로써, 성막 직후의 상태에서 결정 성분이 적은 산화물 반도체층(140)을 성막할 수 있다.
도 3 및 도 6에 도시하는 바와 같이, 산화물 반도체층(140)의 패턴을 형성한다(도 3에 나타내는 스텝 S1003의 「OS1 패턴 형성」). 도시하지 않지만, 산화물 반도체층(140) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용해서 산화물 반도체층(140)을 에칭한다. 산화물 반도체층(140)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 산성의 에천트를 사용해서 에칭을 행할 수 있다. 에천트로서, 예를 들어 옥살산 또는 불산을 사용할 수 있다.
산화물 반도체층(140)은, OS 어닐 전에 패턴이 형성되는 것이 바람직하다. OS 어닐에 의해 산화물 반도체층(140)이 결정화하면, 에칭하기 어려운 경향이 있다. 또한, 에칭에 의해 산화물 반도체층(140)에 대미지가 생겨도, OS 어닐에 의해 대미지를 수복할 수 있기 때문에 바람직하다.
산화물 반도체층(140)의 패턴 형성 후에 산화물 반도체층(140)에 대하여 열처리(OS 어닐)가 행해진다(도 3에 나타내는 스텝 S1004의 「OS1 어닐」). OS 어닐에서는, 산화물 반도체층(140)이, 소정의 도달 온도에서 소정 시간 유지된다. 소정의 도달 온도는, 300℃ 이상 500℃ 이하이고, 바람직하게는 350℃ 이상 450℃ 이하이다. 또한, 도달 온도에서의 유지 시간은, 15분 이상 120분 이하이며, 바람직하게는 30분 이상 60분 이하이다. OS 어닐을 행함으로써, 산화물 반도체층(140)이 결정화되어, 다결정 구조를 갖는 산화물 반도체층(144)이 형성된다.
도 3 및 도 7에 도시하는 바와 같이, 산화물 반도체층(144) 상에 게이트 절연층(150)을 성막한다(도 3에 나타내는 스텝 S1005의 「GI 형성」).
게이트 절연층(150)의 성막 방법 및 절연 재료는, 하지막(120)의 설명을 참조하면 된다. 또한, 게이트 절연층(150)의 막 두께는, 예를 들어 50nm 이상 150nm 이하이다.
게이트 절연층(150)으로서, 산소를 포함하는 절연 재료를 사용하는 것이 바람직하다. 또한, 게이트 절연층(150)으로서, 결함이 적은 절연층을 사용하는 것이 바람직하다. 예를 들어, 게이트 절연층(150)에서의 산소의 조성비와, 게이트 절연층(150)과 마찬가지의 조성의 절연층(이하, 「다른 절연층」이라고 함)에서의 산소의 조성비를 비교한 경우, 게이트 절연층(150)에서의 산소의 조성비쪽이 당해 다른 절연층에서의 산소의 조성비보다도 당해 절연층에 대한 화학량론비에 가깝다. 예를 들어, 게이트 절연층(150) 및 절연층(180) 각각에 산화실리콘(SiOx)이 사용되는 경우, 게이트 절연층(150)으로서 사용되는 산화실리콘에서의 산소의 조성비는, 절연층(180)으로서 사용되는 산화실리콘에서의 산소의 조성비에 비하여, 산화실리콘의 화학량론비에 가깝다. 예를 들어, 게이트 절연층(150)으로서, 전자 스핀 공명법(ESR)으로 평가했을 때 결함이 관측되지 않는 층이 사용되어도 된다.
게이트 절연층(150)으로서 결함이 적은 절연층을 형성하기 위해서, 350℃ 이상의 성막 온도에서 게이트 절연층(150)을 성막해도 된다. 또한, 게이트 절연층(150)을 성막한 후에, 게이트 절연층(150)의 일부에 산소를 타입하는 처리를 행해도 된다. 본 실시 형태에서는, 게이트 절연층(150)으로서, 결함이 적은 절연층을 형성하기 위해서, 350℃ 이상의 성막 온도에서 산화실리콘이 형성된다.
도 3 및 도 7에 도시하는 바와 같이, 게이트 절연층(150) 상에 알루미늄을 주성분으로 하는 금속 산화물층(190)을 성막한다(도 3에 나타내는 스텝 S1006의 「AlOx 성막」).
금속 산화물층(190)은, 스퍼터링법에 의해 성막된다. 금속 산화물층(190)의 성막에 의해, 게이트 절연층(150)에 산소가 타입된다. 알루미늄을 주성분으로 하는 금속 산화물층은, 예를 들어 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy), 질화알루미늄(AlNx) 등의 무기 절연층이 사용된다. 「알루미늄을 주성분으로 하는 금속 산화물층」이란, 금속 산화물층(190)에 포함되는 알루미늄의 비율이, 금속 산화물층(190) 전체의 1％ 이상인 것을 의미한다. 금속 산화물층(190)에 포함되는 알루미늄의 비율은, 금속 산화물층(190) 전체의 5％ 이상 70％ 이하, 10％ 이상 60％ 이하, 또는 30％ 이상 50％ 이하이어도 된다. 상기 비율은, 질량비이어도 되고, 중량비이어도 된다.
금속 산화물층(190)의 막 두께는, 예를 들어 5nm 이상 100nm 이하, 5nm 이상 50nm 이하, 5nm 이상 30nm 이하, 또는 7nm 이상 15nm 이하이다. 본 실시 형태에서는, 금속 산화물층(190)으로서 산화알루미늄이 사용된다. 산화알루미늄은 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에 있어서, 금속 산화물층(190)으로서 사용된 산화알루미늄은, 금속 산화물층(190)의 성막 시에 게이트 절연층(150)에 타입된 산소가 외측 확산하는 것을 억제한다.
예를 들어, 금속 산화물층(190)을 스퍼터링법으로 형성한 경우, 금속 산화물층(190)의 막 중에는 스퍼터링에서 사용된 프로세스 가스가 잔존한다. 예를 들어, 스퍼터링의 프로세스 가스로서 Ar이 사용된 경우, 금속 산화물층(190)의 막 중에는 Ar이 잔존하는 경우가 있다. 잔존한 Ar은 금속 산화물층(190)에 대한 SIMS(Secondary Ion Mass Spectrometry) 분석으로 검출할 수 있다.
산화물 반도체층(144) 상에 게이트 절연층(150)이 성막되고, 게이트 절연층(150) 상에 금속 산화물층(190)이 성막된 상태에서, 산화물 반도체층(144)에 산소를 공급하기 위한 열처리(산화 어닐)가 행해진다(도 3에 나타내는 스텝 S1007의 「산화 어닐」).
산화물 반도체층(144)이 성막되고 나서 산화물 반도체층(144) 상에 게이트 절연층(150)이 성막될 때까지의 동안의 공정에서, 산화물 반도체층(144)의 상면 및 측면에는 많은 산소 결함이 발생한다. 상기 산화 어닐에 의해, 하지막(120)으로부터 방출된 산소가 산화물 반도체층(144)의 상면 및 측면에 공급되어, 산소 결함이 수복된다.
상기 산화 어닐에 있어서, 게이트 절연층(150)에 타입된 산소는, 금속 산화물층(190)에 의해 블록되기 때문에, 대기 중에 방출되는 것이 억제된다. 따라서, 당해 산화 어닐에 의해, 당해 산소가 효율적으로 산화물 반도체층(144)에 공급되어, 산소 결함이 수복된다.
도 3 및 도 8에 도시하는 바와 같이, 산화 어닐 후에, 금속 산화물층(190)은 에칭(제거)된다(도 3에 나타내는 스텝 S1008의 「AlOx 제거」). 금속 산화물층(190)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 예를 들어 희석 불산(DHF)이 사용된다. 당해 에칭에 의해, 전체면에 형성된 금속 산화물층(190)이 제거된다. 환언하면, 금속 산화물층(190)의 제거는 마스크를 사용하지 않고 행해진다. 또한 환언하면, 당해 에칭에 의해, 적어도 평면으로 보아, 어떤 1개의 패턴에 형성된 산화물 반도체층(144)과 겹치는 영역의 모든 금속 산화물층(190)이 제거된다.
이어서, 도 3 및 도 9에 도시하는 바와 같이, 게이트 절연층(150) 상에 산화물 반도체층(160)을 성막한다(도 3에 나타내는 스텝 S1009의 「OS2 성막」). 산화물 반도체층(160)을 사용하여, 게이트 전극(164GE) 및 게이트 배선을 구성하는 산화물 도전층(164)(도 2 참조)을 형성한다.
산화물 반도체층(160)으로서, 산화물 반도체층(140)에서 설명한 바와 같이, 반도체의 특성을 갖는 금속 산화물을 사용할 수 있다. 산화물 반도체층(160)으로서, 예를 들어 인듐(In)을 포함하는 2 이상의 금속을 포함하는 금속 산화물이 사용된다. 또한, 2 이상의 금속에서의 인듐의 비율은 50％ 이상이다. 산화물 반도체층(160) 전체에 대한 인듐의 비율은 50％ 이상이다. 산화물 반도체층(160)으로서, 인듐에 더하여, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코니아(Zr), 란타노이드가 사용된다. 산화물 반도체층(160)으로서, 상기 이외의 원소가 사용되어도 된다.
본 실시 형태에서는, 산화물 반도체층(160)으로서, 인듐(In) 및 갈륨(Ga)을 포함하는 금속 산화물이 사용된다. 산화물 반도체층(160)은, 산화물 반도체층(140)과 동일한 조성을 갖는 것이 바람직하다. 산화물 반도체층(160)은, 산화물 반도체층(140)과 동일한 조성으로 함으로써, 동일한 스퍼터링 타깃을 사용할 수 있기 때문에, 제조 비용을 억제할 수 있다. 산화물 반도체층(140)과 마찬가지로, 성막 후의 산화물 반도체층(160)은 아몰퍼스인 것이 바람직하다.
산화물 반도체층(160)의 성막 방법 및 성막 조건에 대해서는, 산화물 반도체층(140)의 성막 방법의 설명을 참조하면 된다.
이어서, 도 3 및 도 10에 도시하는 바와 같이, 산화물 반도체층(160)의 배선 패턴을 형성한다(도 3에 나타내는 스텝 S1010의 「배선 패턴 형성」). 도시하지 않지만, 산화물 반도체층(160) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용해서 산화물 반도체층(160)을 에칭한다. 산화물 반도체층(160)의 에칭 방법은, 산화물 반도체층(140)의 에칭 방법의 설명을 참조하면 된다. 이에 의해, 산화물 반도체층(160)의 배선 패턴이 형성된다.
이어서, 산화물 반도체층(160)의 배선 패턴 형성 후에 산화물 반도체층(160)에 대하여 열처리(OS 어닐)가 행해진다(도 3에 나타내는 스텝 S1011의 「OS 어닐」). OS 어닐에서는, 산화물 반도체층(160)이, 소정의 도달 온도에서 소정 시간 유지된다. 소정의 도달 온도는, 300℃ 이상 500℃ 이하이고, 바람직하게는 350℃ 이상 450℃ 이하이다. 또한, 도달 온도에서의 유지 시간은, 15분 이상 120분 이하이며, 바람직하게는 30분 이상 60분 이하이다. OS 어닐을 행함으로써, 산화물 반도체층(160)이 결정화되어, 다결정 구조를 갖는 산화물 반도체층(162)이 형성된다.
이어서, 도 3 및 도 11에 도시한 바와 같이, 산화물 반도체층(162)에 불순물을 첨가함과 함께, 산화물 반도체층(162)을 마스크로 해서, 산화물 반도체층(144)에 불순물을 첨가한다(도 3에 나타내는 스텝 S1012의 「불순물 첨가(GE/SD 영역 형성)」). 본 실시 형태에서는, 불순물의 첨가를 이온 주입에 의해 행하는 경우에 대해서 설명하지만, 이온 도핑법에 의해 행해도 된다.
구체적으로는, 이온 주입에 의해, 산화물 반도체층(162)에는 노출된 상태에서 불순물 원소가 첨가되고, 소스 영역(144S) 및 드레인 영역(144D)에는, 게이트 절연층(150)을 통과하여 불순물 원소가 첨가된다. 그 때문에, 산화물 반도체층(162)과, 소스 영역(144S) 및 드레인 영역(144D)에는 동일한 불순물 원소가 첨가된다.
불순물 원소로서, 예를 들어 아르곤(Ar), 인(P), 또는 보론(B)을 사용하면 된다. 또한, 이온 주입법으로 보론(B)의 첨가를 행하는 경우는, 가속 에너지를, 20keV 이상 40keV 이하로 하고, 보론(B)의 주입량을, 1×1014cm-2 이상 1×1016cm-2 이하로 하면 된다.
스텝 S1102에서 산화물 반도체층(144) 및 산화물 반도체층(162)에 불순물을 첨가할 때, 산화물 반도체층(162) 아래의 채널 영역(144CH)에는 불순물 원소가 첨가되지 않고, 소스 영역(144S) 및 드레인 영역(144D)에는, 불순물 원소가 첨가되도록 제어할 필요가 있다.
게이트 전극(164GE)의 막 두께가 큰 경우는, 게이트 전극(164GE)의 하면까지 충분히 불순물 원소가 도달할 정도로 가속 에너지를 설정할 필요가 있다. 구체적으로는, 게이트 전극(164GE)의 하면 근방에서, 불순물 원소의 농도가 1×1018cm-3 이상 1×1021cm-3 이하 정도로 되는 것이 바람직하다. 한편, 산화물 반도체층(144)에 있어서, 후에 채널 영역(144CH)이 되는 영역에는, 불순물 원소가 도달하지 않도록, 게이트 절연층(150)의 하면보다도 위에서 불순물 원소가 머무를 정도로 가속 에너지를 설정할 필요가 있다. 구체적으로는, 게이트 절연층(150)에 접하는 산화물 반도체층(144)의 상면 근방에서, 불순물 원소 농도가 1×1018cm-3 미만 정도로 되는 것이 바람직하다.
즉, 게이트 전극(164GE)의 막 두께와, 게이트 절연층(150)의 막 두께에 따라, 불순물 원소를 첨가할 때의 가속 에너지를 최적화하는 것이 바람직하다. 트랜지스터의 미세화에 수반하여 게이트 절연층(150)의 막 두께가 작아지는 경우에는, 게이트 전극(164GE)의 하면과, 산화물 반도체층(144)의 거리가 가까워지기 때문에, 보다 상세한 설정이 필요해진다.
또한, 게이트 전극(164GE)의 하면에 불순물 원소가 충분히 도달하지 않을 경우에는, 게이트 전극(164GE)과 게이트 절연층(150)의 사이에 충분히 도체화하지 않는 영역을 사이에 두게 되어, 트랜지스터의 구조를 고려하면 바람직하지 않다. 따라서, 불순물 원소는 게이트 전극(164GE)의 하면을 넘어서, 게이트 절연층(150)의 도중까지 도달할 정도로 주입되어 있는 것이 바람직하다.
상기에 따르면, 산화물 도전층(164), 소스 영역(144S) 및 드레인 영역(144D)에 불순물 원소를 1×1018cm-3 이상 1×1021cm-3 이하의 농도로 첨가할 수 있다. 이에 의해, 산화물 도전층(164), 소스 영역(144S) 및 드레인 영역(144D)의 저항률을 저하시켜, 도체로서 기능시킬 수 있다. 따라서, 산화물 도전층(164)의 배선 패턴을, 게이트 배선으로서 기능시킬 수 있다. 이때, 게이트 배선 중, 산화물 반도체층(144)의 채널 영역(144CH)에 중첩하는 영역이, 게이트 전극(164GE)으로서 기능한다. 또한, 이온 주입에 의해, 산화물 도전층(164) 및 게이트 절연층(150)을 통과하여, 채널 영역(144CH)에 불순물 원소가 첨가되었다고 해도, 1×1018cm-3 미만으로 할 수 있다. 이에 의해, 반도체 장치(10)의 전기적 특성이 열화되는 것을 억제할 수 있다. 또한, 소스 영역(144S) 및 드레인 영역(144D)에는, 게이트 절연층을 통해서 불순물 원소가 첨가된다. 그 때문에, 소스 영역(144S) 및 드레인 영역(144D)에 포함되는 불순물 원소의 농도는, 산화물 도전층(164)(게이트 전극(164GE))에 포함되는 불순물 원소의 농도보다도 낮아도 된다.
도 3 및 도 12에 도시하는 바와 같이, 게이트 절연층(150) 및 게이트 전극(164GE) 상에 층간막으로서 절연층(170, 180)을 성막한다(도 3에 나타내는 스텝 S1013의 「층간막 성막」).
절연층(170, 180)의 성막 방법 및 절연 재료는, 하지막(120)의 설명을 참조하면 된다. 절연층(170)의 막 두께는, 50nm 이상 500nm 이하이다. 절연층(180)의 막 두께는, 50nm 이상 500nm 이하이다. 본 실시 형태에서는, 예를 들어 절연층(170)으로서 질화실리콘이 형성되고, 절연층(180)으로서 산화실리콘이 형성된다.
도 3 및 도 13에 도시하는 바와 같이, 게이트 절연층(150) 및 절연층(170, 180)에 개구(171, 173)를 형성한다(도 3에 나타내는 스텝 S1014의 「콘택트 개공」). 개구(171)에 의해 소스 영역(144S)의 산화물 반도체층(144)이 노출되어 있다. 개구(173)에 의해 드레인 영역(144D)의 산화물 반도체층(144)이 노출되어 있다.
이어서, 개구(171, 173)에 의해 노출된 산화물 반도체층(144) 상 및 절연층(180) 상에 소스 전극 및 드레인 전극(200)을 형성함으로써(도 3에 나타내는 스텝 S1015의 「SD 형성」), 도 1에 도시하는 반도체 장치(10)를 형성할 수 있다.
소스 전극 및 드레인 전극(200)은, 예를 들어 스퍼터링법에 의해 성막된다. 소스 전극 및 드레인 전극(200)으로서 일반적인 금속 재료가 사용된다. 소스 전극 및 드레인 전극(200)으로서, 예를 들어 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 비스무트(Bi), 은(Ag), 구리(Cu), 및 이들의 합금 또는 화합물이 사용된다. 소스 전극 및 드레인 전극(200)으로서, 상기 재료가 단층으로 사용되어도 되고 적층으로 사용되어도 된다.
상기 제조 방법으로 제작한 반도체 장치(10)에서는, 채널 영역(144CH)의 채널 길이(L)가 2㎛ 이상 4㎛ 이하, 또한, 채널 영역(144CH)의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에서, 이동도가 30cm2/Vs 이상, 35cm2/Vs 이상, 또는 40cm2/Vs 이상의 전기 특성을 얻을 수 있다. 본 실시 형태에서의 이동도란, 반도체 장치(10)의 포화 영역에서의 전계 효과 이동도이며, 소스 전극과 드레인 전극의 사이의 전위차(Vd)가, 게이트 전극에 공급되는 전압(Vg)에서 반도체 장치(10)의 역치 전압(Vth)을 뺀 값(Vg-Vth)보다 큰 영역에서의 전계 효과 이동도의 최댓값을 의미한다.
산화물 반도체는, 투광성을 갖기 때문에, 배선 재료로서 사용하는 것이 가능하게 되면, 어레이 기판(복수의 반도체 장치를 어레이상으로 배치한 기판)의 투과율을 향상시키는 데 있어서 매우 유리하다. 그러나, 종래의 산화물 반도체는, 저항값을 충분히 낮추는 것이 어려워, 산화물 반도체를 배선 재료로서 사용하는 것은 곤란했다.
본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법에서는, 게이트 배선 및 게이트 전극으로서 기능하는 산화물 도전층(164)을, 산화물 반도체층(144)과 동일한 조성을 갖는 산화물 반도체층(162)을 사용해서 형성한다. 산화물 반도체층(144) 및 산화물 반도체층(162)은, 동일한 결정 구조를 갖고 있다. 또한, 산화물 반도체층(162)을 마스크로 해서 불순물 원소를 첨가함으로써, 산화물 반도체층(162), 그리고 소스 영역(144S) 및 드레인 영역(144D)에, 불순물 원소를 첨가할 수 있다. 이에 의해, 산화물 반도체층(162), 그리고 소스 영역(144S) 및 드레인 영역(144D)에, 산소 결함을 생성시킬 수 있기 때문에, 충분히 저저항화할 수 있다.
따라서, 상기 제조 방법으로 제작한 반도체 장치(10)에서는, 투광성을 갖는 산화물 도전층(164)을, 게이트 배선 및 게이트 전극(164GE)으로서 사용할 수 있다. 이에 의해, 반도체 장치(10)의 광의 투과율을 향상시킬 수 있다. 이러한 반도체 장치(10)를 표시 장치에 적용함으로써, 광의 투과율이 높은 표시 장치를 제조할 수 있다.
<제2 실시 형태>
본 실시 형태에서는, 제1 실시 형태에 도시하는 반도체 장치(10)의 구성과는 다른 구성을 갖는 반도체 장치(10)에 대해서 설명한다.
[반도체 장치(10)의 구성]
본 실시 형태에 관한 반도체 장치(10)의 구성은, 제1 실시 형태의 반도체 장치(10)와 유사하지만, 하지막(120)과 산화물 반도체층(144)의 사이에 금속 산화물층(130)이 마련되어 있는 점에서, 제1 실시 형태의 반도체 장치(10)와 상이하다. 이하의 설명에서, 제1 실시 형태와 마찬가지의 구성에 대해서는 설명을 생략하고, 주로 제1 실시 형태와의 상위점에 대해서 설명한다.
도 14는 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 개요를 도시하는 단면도이다. 도 14에 도시하는 바와 같이, 반도체 장치(10)는, 하지막(120), 금속 산화물층(130), 산화물 반도체층(144), 게이트 절연층(150), 게이트 전극(164GE), 절연층(170, 180), 소스 전극(201) 및 드레인 전극(203)을 포함한다.
금속 산화물층(130)은 하지막(120) 상에 마련되어 있다. 금속 산화물층(130)은 하지막(120)에 접하고 있다. 산화물 반도체층(144)은 금속 산화물층(130) 상에 마련되어 있다. 산화물 반도체층(144)은 금속 산화물층(130)에 접하고 있다. 산화물 반도체층(144)의 주면 중, 금속 산화물층(130)에 접하는 면을 하면이라고 한다. 금속 산화물층(130)의 단부와 산화물 반도체층(144)의 단부는 대략 일치하고 있다.
금속 산화물층(130)은, 금속 산화물층(190)과 마찬가지로 알루미늄을 주성분으로 하는 금속 산화물을 포함하는 층이며, 산소나 수소 등의 가스를 차폐하는 가스 배리어막으로서의 기능을 구비한다. 금속 산화물층(130)으로서 금속 산화물층(190)과 마찬가지의 재료가 사용된다. 금속 산화물층(130)의 재료는, 금속 산화물층(190)의 재료와 동일해도 되고, 달라도 된다.
반도체 장치(10)의 평면 형상은 도 2와 마찬가지이므로, 도시를 생략하지만, 평면으로 보아, 금속 산화물층(130)의 평면 패턴은, 산화물 반도체층(144)의 평면 패턴과 대략 동일하다. 도 14를 참조하면, 산화물 반도체층(144)의 하면은 금속 산화물층(130)에 의해 덮여 있다. 특히, 본 실시 형태에서는, 산화물 반도체층(144)의 하면 모두가, 금속 산화물층(130)에 의해 덮여 있다.
산화물 반도체층(144)에서의 인듐의 비율이 50％ 이상임으로써, 고이동도의 반도체 장치(10)를 실현할 수 있다. 한편, 이러한 산화물 반도체층(144)에서는, 산화물 반도체층(144)에 포함되는 산소가 환원되기 쉬워, 산화물 반도체층(144)에 산소 결함이 형성되기 쉽다.
반도체 장치(10)에서는, 제조 프로세스의 열처리 공정에서, 산화물 반도체층(144)보다도 기판(100)측에 마련되는 층(예를 들어, 하지막(120))으로부터 수소가 방출되고, 그 수소가 산화물 반도체층(144)에 도달함으로써, 산화물 반도체층(144)에 산소 결함이 발생한다. 이 산소 결함의 발생은, 산화물 반도체층(144)의 패턴 사이즈가 클수록 현저하다. 이러한 산소 결함의 발생을 억제하기 위해서, 산화물 반도체층(144)의 하면에의 수소의 도달을 억제할 필요가 있다.
또한, 산화물 반도체층(144)의 상면은, 산화물 반도체층(144)이 형성된 후의 공정(예를 들어, 패터닝 공정 또는 에칭 공정)의 영향을 받는다. 한편, 산화물 반도체층(144)의 하면(산화물 반도체층(144)의 기판(100)측의 면)은, 상기와 같은 영향을 받지 않는다.
따라서, 산화물 반도체층(144)의 상면에 형성되는 산소 결함은, 산화물 반도체층(144)의 하면에 형성되는 산소 결함보다 많다. 즉, 산화물 반도체층(144) 중의 산소 결함은, 산화물 반도체층(144)의 막 두께 방향으로 균일하게 존재하고 있는 것이 아니라, 산화물 반도체층(144)의 막 두께 방향으로 불균일한 분포로 존재하고 있다. 구체적으로는, 산화물 반도체층(144) 중의 산소 결함은, 산화물 반도체층(144)의 하면측일수록 적고, 산화물 반도체층(144)의 상면측일수록 많다.
상기와 같은 산소 결함 분포를 갖는 산화물 반도체층(144)에 대하여, 균일하게 산소 공급 처리를 행하는 경우, 산화물 반도체층(144)의 상면측에 형성된 산소 결함을 수복하기 위해서 필요한 양의 산소를 공급하면, 산화물 반도체층(144)의 하면측에는 산소가 과잉으로 공급된다. 그 결과, 하면측에서는, 과잉 산소에 의해 산소 결함과는 다른 결함 준위가 형성되어버려, 신뢰성 시험에서의 특성 변동, 또는 전계 효과 이동도의 저하 등의 현상이 발생한다. 따라서, 이러한 현상을 억제하기 위해서는, 산화물 반도체층(144)의 하면측으로의 산소 공급을 억제하면서, 산화물 반도체층(144)의 상면측에 산소를 공급할 필요가 있다.
종래의 구성 및 제조 방법에서는, 산화물 반도체층에의 산소 공급 처리에 의해, 반도체 장치의 초기 특성이 개선되어도, 신뢰성 시험에 의한 특성 변동이 발생한다는, 초기 특성과 신뢰성 시험의 사이에 트레이드오프의 관계가 있었다. 그러나, 본 실시 형태에 관한 구성 및 제조 방법에 의해, 반도체 장치(10)의 양호한 초기 특성 및 신뢰성 시험을 얻을 수 있다.
[반도체 장치(10)의 제조 방법]
도 15 내지 도 18을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 제조 방법에 대해서 설명한다. 도 15는 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 제조 방법을 나타내는 시퀀스도이다. 도 16 내지 도 18은, 본 발명의 일 실시 형태에 관한 반도체 장치(10)의 제조 방법을 도시하는 단면도이다.
도 15에 도시하는 바와 같이, 기판(100) 상에 하지막(120)이 형성된다(도 15에 나타내는 스텝 S2001의 「하지막 형성」). 스텝 S2001에 대해서는, 도 3 및 도 4에 나타내는 스텝 S1001의 설명을 참조하면 된다. 본 실시 형태에서는, 하지막(120)으로서 질화실리콘 및 산화실리콘을 사용한다. 또한, 산화실리콘은, 열처리에 의해 산소를 방출하기 때문에 바람직하다.
도 15 및 도 16에 도시하는 바와 같이, 하지막(120) 상에 금속 산화물층(130) 및 산화물 반도체층(140)을 형성한다(도 15에 나타내는 스텝 S2002의 「OS/AlOx 성막」). 금속 산화물층(130) 및 산화물 반도체층(140)은, 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition)에 의해 성막된다.
금속 산화물층(130)의 재료는, 금속 산화물층(190)의 재료의 설명을 참조하면 된다. 금속 산화물층(130)의 막 두께는, 예를 들어 1nm 이상 100nm 이하, 1nm 이상 50nm 이하, 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하이다. 본 실시 형태에서는, 금속 산화물층(130)으로서 산화알루미늄이 사용된다. 산화알루미늄은 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에 있어서, 금속 산화물층(130)으로서 사용된 산화알루미늄은, 하지막(120)으로부터 방출된 수소 및 산소를 블록하여, 방출된 수소 및 산소가 산화물 반도체층(140)에 도달하는 것을 억제한다.
산화물 반도체층(140)의 막 두께는, 예를 들어 10nm 이상 100nm 이하, 15nm 이상 70nm 이하, 또는 20nm 이상 40nm 이하이다. 본 실시 형태에서는, 산화물 반도체층(140)으로서, 인듐(In) 및 갈륨(Ga)을 포함하는 산화물이 사용된다. 후술하는 OS 어닐 전의 산화물 반도체층(140)은 아몰퍼스이다.
후술하는 OS 어닐에 의해 산화물 반도체층(140)을 결정화할 경우, 성막 후이면서 또한 OS 어닐 전의 산화물 반도체층(140)은 아몰퍼스(산화물 반도체의 결정 성분이 적은 상태)인 것이 바람직하다. 성막 후의 산화물 반도체층(140)이 아몰퍼스로 되는 성막 방법에 대해서는, 도 3에 나타내는 스텝 S1002의 설명을 참조하면 된다.
도 15 및 도 17에 도시하는 바와 같이, 산화물 반도체층(140)의 패턴을 형성한다(도 15의 스텝 S2003의 「OS 패턴 형성」). 도시하지 않지만, 산화물 반도체층(140) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용해서 산화물 반도체층(140)을 에칭한다. 산화물 반도체층(140)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 산성의 에천트를 사용해서 에칭을 행할 수 있다. 에천트로서, 예를 들어 옥살산 또는 불산을 사용할 수 있다.
이어서, 산화물 반도체층(140)의 패턴 형성 후에 산화물 반도체층(140)에 대하여 열처리(OS 어닐)가 행해진다(도 15의 스텝 S2004의 「OS 어닐」). 본 실시 형태에서는, 이 OS 어닐에 의해 산화물 반도체층(140)이 결정화한다. 또한, 결정화된 산화물 반도체층을, 산화물 반도체층(144)이라고 기재한다.
도 15 및 도 18에 도시하는 바와 같이, 금속 산화물층(130)의 패턴을 형성한다(도 15의 스텝 S2005의 「AlOx 패턴 형성」). 금속 산화물층(130)은, 결정화된 산화물 반도체층(144)을 마스크로 해서 에칭된다. 금속 산화물층(130)의 에칭으로서, 습식 에칭이 사용되어도 되고, 건식 에칭이 사용되어도 된다. 습식 에칭으로서, 예를 들어 희석 불산(DHF)이 사용된다. 결정화된 산화물 반도체층(144)은, 아몰퍼스의 산화물 반도체층(140)과 비교하여, 희석 불산에 대한 에칭 내성을 갖는다. 그 때문에, 산화물 반도체층(144)을 마스크로 해서, 금속 산화물층(130)을 에칭할 수 있다. 이에 의해, 포토리소그래피 공정을 생략할 수 있다.
도 15에 나타내는 스텝 S2006 내지 스텝 S2016에 나타내는 공정은, 도 3에 나타내는 스텝 S1005 내지 스텝 S1015와 마찬가지이기 때문에, 이후의 설명을 생략한다. 스텝 S2006 내지 스텝 S2016을 거침으로써, 도 14에 도시하는 반도체 장치(10)를 형성할 수 있다.
상기 제조 방법으로 제작한 반도체 장치(10)에서는, 채널 영역(144CH)의 채널 길이(L)가 2㎛ 이상 4㎛ 이하이면서 또한 채널 영역(144CH)의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에서, 이동도가 30cm2/Vs 이상, 35cm2/Vs 이상, 또는 40cm2/Vs 이상의 전기 특성을 얻을 수 있다. 본 실시 형태에서의 이동도란, 반도체 장치(10)의 포화 영역에서의 전계 효과 이동도이며, 소스 전극과 드레인 전극의 사이의 전위차(Vd)가, 게이트 전극에 공급되는 전압(Vg)에서 반도체 장치(10)의 역치 전압(Vth)을 뺀 값(Vg-Vth)보다 큰 영역에서의 전계 효과 이동도의 최댓값을 의미한다.
상기 제조 방법으로 제작한 반도체 장치(10)에서는, 투광성을 갖는 산화물 반도체층(162)을, 게이트 배선 및 게이트 전극(164GE)으로서 사용할 수 있다. 이에 의해, 반도체 장치(10)의 광의 투과율을 향상시킬 수 있다. 이러한 반도체 장치(10)를 표시 장치에 적용함으로써, 표시 장치의 광의 투과율을 향상시킬 수 있다.
<변형예 1>
본 변형예에서는, 제2 실시 형태와는 다른 방법으로 제조된 반도체 장치에 대해서 설명한다. 본 변형예의 반도체 장치의 구조는, 외관으로서는 제2 실시 형태에서 설명한 반도체 장치(10)와 동일하다. 본 변형예에서는, 제2 실시 형태와 다른 점에 주목해서 설명한다.
도 19는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 19에 도시하는 바와 같이, 본 변형예에서는, 도 15에 나타낸 스텝 S2007(AlOx 형성) 및 스텝 S2009(AlOx 제거)의 2개의 공정이 생략되어 있다. 즉, 본 실시 형태에서는, 게이트 절연층(150)을 형성한 후, 그대로의 상태에서 산화 어닐을 행한다. 이 산화 어닐에 의해, 게이트 절연층(150)으로부터 방출된 산소가 산화물 반도체층(140)에 공급되어, 산화물 반도체층(140)에 포함되는 산소 결함이 수복된다. 그 때의 금속 산화물층(130)의 역할은, 제1 실시 형태와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
본 변형예의 제조 방법으로 제작한 반도체 장치(10)에서는, 채널 영역(144CH)의 채널 길이(L)가 2㎛ 이상 4㎛ 이하이면서 또한 채널 영역(144CH)의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에서, 이동도가 30cm2/Vs 이상, 35cm2/Vs 이상, 또는 40cm2/Vs 이상의 전기 특성을 얻을 수 있다. 본 실시 형태에서의 전계 효과 이동도의 정의는, 제1 실시 형태와 마찬가지이다.
<변형예 2>
본 변형예에서는, 제1 실시 형태와는 다른 방법으로 제조된 반도체 장치에 대해서 설명한다. 본 변형예의 반도체 장치의 구조는, 외관으로서는 제1 실시 형태에서 설명한 반도체 장치(10)와 동일하다. 본 변형예에서는, 제1 실시 형태와 다른 점에 주목해서 설명한다.
도 20은 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 20에 도시하는 바와 같이, 본 변형예에서는, 도 3에 나타낸 스텝 S1006(AlOx 형성) 및 스텝 S1008(AlOx 제거)의 2개의 공정이 생략되어 있다. 즉, 본 실시 형태에서는, 게이트 절연층(150)을 형성한 후, 그대로의 상태에서 산화 어닐을 행한다. 이 산화 어닐에 의해, 게이트 절연층(150)으로부터 방출된 산소가 산화물 반도체층(140)에 공급되어, 산화물 반도체층(140)에 포함되는 산소 결함이 수복된다. 그 때의 금속 산화물층(130)의 역할은, 제1 실시 형태와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
<변형예 3>
본 변형예에서는, 제1 실시 형태와는 다른 방법으로 제조된 반도체 장치에 대해서 설명한다. 본 변형예에서는, 제1 실시 형태와 다른 점에 주목해서 설명한다.
[반도체 장치(10)의 구성]
본 변형예에 관한 반도체 장치(10)의 구성은, 제1 실시 형태의 반도체 장치(10)와 유사하지만, 게이트 절연층(150)과 게이트 전극(164GE)(산화물 도전층(164))의 사이에 금속 산화물층(192)이 마련되어 있는 점에서, 제1 실시 형태의 반도체 장치(10)와 상이하다. 이하의 설명에서, 제1 실시 형태와 마찬가지의 구성에 대해서는 설명을 생략하고, 주로 제1 실시 형태와의 상위점에 대해서 설명한다.
도 21은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다. 도 21에 도시하는 바와 같이, 반도체 장치(10)는, 하지막(120), 산화물 반도체층(144), 게이트 절연층(150), 금속 산화물층(192), 게이트 전극(164GE), 절연층(170, 180), 소스 전극(201) 및 드레인 전극(203)을 포함한다.
금속 산화물층(192)은 게이트 절연층(150) 상에 마련되어 있다. 금속 산화물층(192)은 게이트 절연층(150)에 접하고 있다. 게이트 전극(164GE)은 금속 산화물층(192) 상에 마련되어 있다. 게이트 전극(164GE)은 금속 산화물층(192)에 접하고 있다. 금속 산화물층(192)의 주면 중, 게이트 절연층(150)에 접하는 면을 하면이라고 한다. 금속 산화물층(192)의 단부와 게이트 전극(164GE)의 단부는 대략 일치하고 있다.
반도체 장치(10)의 평면 형상은 도 2와 마찬가지이므로, 도시를 생략하지만, 평면으로 보아, 금속 산화물층(192)의 평면 패턴은, 게이트 전극(164GE)의 평면 패턴과 대략 동일하다. 도 21을 참조하면, 게이트 전극(164GE)의 하면은 금속 산화물층(192)에 의해 덮여 있다. 특히, 본 변형예에서는, 게이트 전극(164GE)의 하면 모두가, 금속 산화물층(192)에 의해 덮여 있다.
[반도체 장치(10)의 제조 방법]
도 22는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 22에 도시하는 바와 같이, 본 변형예에서는, 도 3에 나타낸 스텝 S1011 및 스텝 S1012의 2개의 공정의 사이에, 스텝 S1016이 추가되어 있다. 즉, 본 변형예에서는, OS 어닐을 행함으로써 산화물 반도체층(160)이 결정화되어, 다결정 구조를 갖는 산화물 도전층(164)이 형성된 후, 산화물 도전층(164)을 마스크로 해서, 금속 산화물층(190)을 패터닝한다. 이에 의해, 금속 산화물층(192)을 형성할 수 있다.
<변형예 4>
본 변형예에서는, 제2 실시 형태와는 다른 방법으로 제조된 반도체 장치에 대해서 설명한다. 본 변형예에서는, 제2 실시 형태와 다른 점에 주목해서 설명한다.
[반도체 장치(10)의 구성]
본 변형예에 관한 반도체 장치(10)의 구성은, 제2 실시 형태의 반도체 장치(10)와 유사하지만, 게이트 절연층(150)과 산화물 도전층(164)의 사이에 금속 산화물층(192)이 마련되어 있는 점에서, 제2 실시 형태의 반도체 장치(10)와 상이하다.
도 23은 본 발명의 일 실시 형태에 관한 반도체 장치의 개요를 도시하는 단면도이다. 도 23에 도시하는 바와 같이, 반도체 장치(10)는, 하지막(120), 금속 산화물층(130), 산화물 반도체층(144), 게이트 절연층(150), 금속 산화물층(192), 게이트 전극(164GE), 절연층(170, 180), 소스 전극(201) 및 드레인 전극(203)을 포함한다.
금속 산화물층(192)은 게이트 절연층(150) 상에 마련되어 있다. 금속 산화물층(192)은 게이트 절연층(150)에 접하고 있다. 게이트 전극(164GE)은 금속 산화물층(192) 상에 마련되어 있다. 게이트 전극(164GE)은 금속 산화물층(192)에 접하고 있다. 금속 산화물층(192)의 주면 중, 게이트 절연층(150)에 접하는 면을 하면이라고 한다. 금속 산화물층(192)의 단부와 게이트 전극(164GE)의 단부는 대략 일치하고 있다.
반도체 장치(10)의 평면 형상은 도 2와 마찬가지이므로, 도시를 생략하지만, 평면으로 보아, 금속 산화물층(192)의 평면 패턴은, 게이트 전극(164GE)의 평면 패턴과 대략 동일하다. 도 23을 참조하면, 게이트 전극(164GE)의 하면은 금속 산화물층(192)에 의해 덮여 있다. 특히, 본 변형예에서는, 게이트 전극(164GE)의 하면 모두가, 금속 산화물층(192)에 의해 덮여 있다.
[반도체 장치(10)의 제조 방법]
도 24는 본 발명의 일 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 시퀀스도이다. 도 24에 도시하는 바와 같이, 본 변형예에서는, 도 15에 나타낸 스텝 S2012 및 스텝 S2013의 2개의 공정의 사이에, 스텝 S2017이 추가되어 있다. 즉, 본 변형예에서는, OS 어닐을 행함으로써 산화물 반도체층(160)이 결정화되어, 다결정 구조를 갖는 산화물 반도체층(162)이 형성된 후, 산화물 반도체층(162)을 마스크로 해서, 금속 산화물층(190)을 패터닝한다. 이에 의해, 금속 산화물층(192)을 형성할 수 있다.
<변형예 5>
제1 실시 형태 및 제2 실시 형태에서는, 게이트 전극(164GE) 및 게이트 배선(164GL)으로서 산화물 도전층(164)을 사용하는 경우에 대해서 설명했지만, 이것에 한정되지 않는다. 산화물 도전층(164)에 접해서 도전층을 적층해도 된다. 도전층으로서, 예를 들어 소스 전극 및 드레인 전극(200)에서 설명한 재료를 사용해도 된다. 산화물 도전층(164)에 접해서 도전층을 마련함으로써, 배선 저항을 보다 저감할 수 있기 때문에 바람직하다. 산화물 도전층(164)에 접해서 도전층을 적층하는 경우, 산화물 도전층(164)의 배선 폭보다도, 도전층의 폭을 작게 하는 것이 바람직하다. 이에 의해, 반도체 장치의 광의 투과율이 낮아지는 것을 억제할 수 있다.
<제3 실시 형태>
도 25 내지 도 30을 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치를 사용한 표시 장치에 대해서 설명한다. 이하에 기재하는 실시 형태에서는, 제1 실시 형태에서 설명한 반도체 장치(10)가 액정 표시 장치의 회로에 적용된 구성에 대해서 설명한다.
[표시 장치(20)의 개요]
도 25는, 본 발명의 일 실시 형태에 관한 표시 장치(20)의 개요를 도시하는 평면도이다. 도 25에 도시하는 바와 같이, 표시 장치(20)는, 어레이 기판(300), 시일부(310), 대향 기판(320), 연성 인쇄 회로 기판(330)(FPC(330)) 및 IC칩(340)을 갖는다. 어레이 기판(300) 및 대향 기판(320)은 시일부(310)에 의해 접합되어 있다. 시일부(310)에 둘러싸인 액정 영역(22)에는, 복수의 화소 회로(301)가 매트릭스상으로 배치되어 있다. 액정 영역(22)은, 후술하는 액정 소자(311)와 평면으로 보아 겹치는 영역이다.
시일부(310)가 마련된 시일 영역(24)은, 액정 영역(22)의 주위 영역이다. FPC(330)는 단자 영역(26)에 마련되어 있다. 단자 영역(26)은 어레이 기판(300)이 대향 기판(320)으로부터 노출된 영역이며, 시일 영역(24)의 외측에 마련되어 있다. 시일 영역(24)의 외측이란, 시일부(310)가 마련된 영역 및 시일부(310)에 의해 둘러싸인 영역의 외측을 의미한다. IC칩(340)은 FPC(330) 상에 마련되어 있다. IC칩(340)은 각 화소 회로(301)를 구동시키기 위한 신호를 공급한다.
[표시 장치(20)의 회로 구성]
도 26은, 본 발명의 일 실시 형태에 관한 표시 장치의 회로 구성을 나타내는 블록도이다. 도 26에 도시하는 바와 같이, 화소 회로(301)가 배치된 액정 영역(22)에 대하여 제2 방향(D2)(열방향)에 접하는 위치에는 게이트 드라이버 회로(303)가 마련되어 있고, 액정 영역(22)에 대하여 제1 방향(D1)(행방향)에 인접하는 위치에는 소스 드라이버 회로(302)가 마련되어 있다. 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)는, 상기 시일 영역(24)에 마련되어 있다. 단, 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)가 마련되는 영역은 시일 영역(24)에 한정되지 않고, 화소 회로(301)가 마련된 영역의 외측이라면, 어느 영역이어도 된다.
소스 드라이버 회로(302)로부터 소스 배선(304)이 제2 방향(D2)으로 연장되어 있고, 제2 방향(D2)으로 배열된 복수의 화소 회로(301)에 접속되어 있다. 게이트 드라이버 회로(303)로부터 게이트 배선(164GL)이 제1 방향(D1)으로 연장되어 있고, 제1 방향(D1)으로 배열된 복수의 화소 회로(301)에 접속되어 있다.
단자 영역(26)에는 단자부(306)가 마련되어 있다. 단자부(306)와 소스 드라이버 회로(302)는 접속 배선(307)으로 접속되어 있다. 마찬가지로, 단자부(306)와 게이트 드라이버 회로(303)는 접속 배선(307)으로 접속되어 있다. FPC(330)가 단자부(306)에 접속됨으로써, FPC(330)가 접속된 외부 기기와 표시 장치(20)가 접속되고, 외부 기기로부터의 신호에 의해 표시 장치(20)에 마련된 각 화소 회로(301)가 구동한다.
제1 실시 형태 및 제2 실시 형태에 나타내는 반도체 장치(10)는, 화소 회로(301), 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)에 포함되는 트랜지스터로서 사용된다.
[표시 장치(20)의 화소 회로(301)]
도 27은, 본 발명의 일 실시 형태에 관한 표시 장치(20)의 화소 회로를 도시하는 회로도이다. 도 27에 도시하는 바와 같이, 화소 회로(301)는 반도체 장치(10), 보유 용량(350) 및 액정 소자(311) 등의 소자를 포함한다. 반도체 장치(10)는, 게이트 전극(164GE), 소스 전극(201) 및 드레인 전극(203)을 갖는다. 게이트 전극(164GE)은 게이트 배선(305)에 접속되어 있다. 소스 전극(201)은 소스 배선(304)에 접속되어 있다. 드레인 전극(203)은 보유 용량(350) 및 액정 소자(311)에 접속되어 있다. 본 실시 형태에서는, 설명의 편의상, 부호 「201」로 나타내진 전극을 소스 전극이라고 하고, 부호 「203」으로 나타내진 전극을 드레인 전극이라고 하지만, 부호 「201」로 나타내진 전극이 드레인 전극으로서 기능하고, 부호 「203」으로 나타내진 전극이 소스 전극으로서 기능해도 된다.
[표시 장치(20)의 구성]
도 28은 본 발명의 일 실시 형태에 관한 표시 장치(20)의 평면도이다. 또한, 도 29는 본 발명의 일 실시 형태에 관한 표시 장치(20)의 단면도이다. 도 28 및 도 29에 도시하는 바와 같이, 표시 장치(20)는, 반도체 장치(10)가 적용된 표시 장치(20)이다. 또한, 도 28에서는, 공통 전극의 도시를 생략하고 있다.
도 28 및 도 29에 도시하는 바와 같이, 기판(101) 상에 차광층(106)이 마련되어 있다. 차광층(106)은, 플로팅 상태이다. 차광층(106)의 재료에 대해서는, 소스 전극(201) 및 드레인 전극(203)의 설명을 참조하면 된다. 또한, 차광층(106) 상에 산화물 반도체층(144)이 마련되어 있다. 산화물 반도체층(144) 상에 게이트 배선(164GL)이 제1 방향(D1)을 따라 연장되어 있다. 게이트 배선(164GL) 중, 산화물 반도체층(144)과 중첩하는 영역은, 게이트 전극(164GE)으로서 기능한다. 게이트 배선(164GL) 상에 소스 배선(304) 및 드레인 전극(203)이 마련되어 있다. 소스 배선(304)은, 개구(171)를 통해서 소스 영역(144S)과 접속되어 있다. 소스 배선(304) 중, 산화물 반도체층(144)과 접속되는 영역은, 소스 전극(201)으로서 기능한다. 또한, 드레인 전극(203)은, 개구(173)를 통해서 드레인 영역(144D)과 접속되어 있다. 도 29에 도시하는 바와 같이, 개구(173)와 개구(381)가 중첩하기 때문에, 도 28에서 개구(173)의 도시를 생략하고 있다.
소스 전극(201) 및 드레인 전극(203) 상에 절연층(360)이 마련되어 있다. 절연층(360) 상에, 복수의 화소에 공통되게 마련되는 공통 전극(370)이 마련되어 있다. 공통 전극(370) 상에 절연층(380)이 마련되어 있다. 절연층(360, 380)에는 개구(381)가 마련되어 있다. 절연층(380) 상 및 개구(381)의 내부에 화소 전극(390)이 마련되어 있다. 화소 전극(390)은 드레인 전극(203)에 접속되어 있다.
도 30은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 전극 및 공통 전극의 평면도이다. 도 30에 도시하는 바와 같이, 공통 전극(370)은, 평면으로 보아 화소 전극(390)과 겹치는 중첩 영역과, 화소 전극(390)과 겹치지 않는 비중첩 영역을 갖는다. 화소 전극(390)과 공통 전극(370)의 사이에 전압을 공급하면, 중첩 영역의 화소 전극(390)으로부터 비중첩 영역의 공통 전극(370)을 향해서 횡전계가 형성된다. 이 횡전계에 의해 액정 소자(311)에 포함되는 액정 분자가 동작함으로써, 화소의 계조가 결정된다.
본 실시 형태에서는, 게이트 배선(164GL) 및 게이트 전극(164GE)으로서, 투광성을 갖는 산화물 도전층(164)이 사용되고 있다. 그 때문에, 게이트 배선에서의 영역에 대해서도 광을 투과시킬 수 있기 때문에, 화소의 개구율을 향상시킬 수 있다. 이에 의해, 표시 장치의 광 투과율을 향상시킬 수 있다. 당해 표시 장치는, 예를 들어 배경을 시인하는 것이 가능한 투명 디스플레이에 적용하는 것이 가능하게 된다. 또한, 채널 영역(144CH)과 중첩하는 영역에 차광층(106)을 마련함으로써, 백 채널에 광이 조사되는 것을 억제할 수 있다.
본 실시 형태에서는, 반도체 장치(10)가 화소 회로(301)에 사용된 구성을 예시하지만, 반도체 장치(10)가 소스 드라이버 회로(302) 및 게이트 드라이버 회로(303)를 포함하는 주변 회로에 사용되어도 된다.
<제4 실시 형태>
도 31 및 도 32를 사용하여, 본 발명의 일 실시 형태에 관한 반도체 장치(10)를 사용한 표시 장치(20)에 대해서 설명한다. 본 실시 형태에서는, 제1 실시 형태에서 설명한 반도체 장치(10)가 유기 EL 표시 장치의 회로에 적용된 구성에 대해서 설명한다. 표시 장치(20)의 개요 및 회로 구성은 도 31 및 도 32에 도시하는 것과 마찬가지이므로, 설명을 생략한다.
[표시 장치(20)의 화소 회로(301)]
도 31은 본 발명의 일 실시 형태에 관한 표시 장치의 화소 회로를 도시하는 회로도이다. 도 31에 도시하는 바와 같이, 화소 회로(301)는 구동 트랜지스터(11), 선택 트랜지스터(12), 보유 용량(210) 및 발광 소자(DO) 등의 소자를 포함한다. 구동 트랜지스터(11) 및 선택 트랜지스터(12)는 반도체 장치(10)와 마찬가지의 구성을 구비하고 있다. 선택 트랜지스터(12)의 소스 전극은 신호선(211)에 접속되고, 선택 트랜지스터(12)의 게이트 전극은 게이트선(212)에 접속되어 있다. 구동 트랜지스터(11)의 소스 전극은 애노드 전원선(213)에 접속되고, 구동 트랜지스터(11)의 드레인 전극은 발광 소자(DO)의 일단에 접속되어 있다. 발광 소자(DO)의 타단은 캐소드 전원선(214)에 접속되어 있다. 구동 트랜지스터(11)의 게이트 전극은 선택 트랜지스터(12)의 드레인 전극에 접속되어 있다. 보유 용량(210)은 구동 트랜지스터(11)의 게이트 전극 및 드레인 전극에 접속되어 있다. 신호선(211)에는, 발광 소자(DO)의 발광 강도를 정하는 계조 신호가 공급된다. 게이트선(212)에는, 상기 계조 신호를 기입하는 화소행을 선택하는 신호가 공급된다.
[표시 장치(20)의 단면 구조]
도 32는 본 발명의 일 실시 형태에 관한 표시 장치(20)의 단면도이다. 도 32에 도시하는 표시 장치(20)의 구성은, 도 29에 도시하는 표시 장치(20)와 유사하지만, 도 32의 표시 장치(20)의 절연층(360)보다도 상방의 구조가 도 29의 표시 장치(20)의 절연층(360)보다도 상방의 구조와 상이하다. 이하, 도 32에 도시하는 표시 장치(20)의 구성 중, 도 29에 도시하는 표시 장치(20)와 마찬가지의 구성에 대해서는 설명을 생략하고, 양자의 상위점에 대해서 설명한다.
도 32에 도시하는 바와 같이, 표시 장치(20)는, 절연층(360)의 상방에 화소 전극(390), 발광층(392) 및 공통 전극(394)(발광 소자(DO))을 갖는다. 화소 전극(390)은 절연층(360) 상 및 개구(381)의 내부에 마련되어 있다. 화소 전극(390) 상에 절연층(362)이 마련되어 있다. 절연층(362)에는 개구(363)가 마련되어 있다. 개구(363)는 발광 영역에 대응한다. 즉, 절연층(362)은 화소를 획정한다. 개구(363)에 의해 노출된 화소 전극(390) 상에 발광층(392) 및 공통 전극(394)이 마련되어 있다. 화소 전극(390) 및 발광층(392)은, 각 화소에 대하여 개별로 마련되어 있다. 한편, 공통 전극(394)은, 복수의 화소에 공통되게 마련되어 있다. 발광층(392)은, 화소의 표시색에 따라서 다른 재료가 사용된다.
제3 실시 형태 및 제4 실시 형태에서는, 제1 실시 형태에서 설명한 반도체 장치를 액정 표시 장치 및 유기 EL 표시 장치에 적용한 구성에 대해서 예시했지만, 어느 표시 장치(20)에서든, 투광성을 갖는 게이트 배선 및 게이트 전극을 형성할 수 있다. 이에 의해, 표시 장치(20)를 포함하는 전자 기기에 있어서, 표시 장치(20) 아래에 촬상 소자를 마련할 수 있다. 표시 장치(20)의 투광성을 높일 수 있기 때문에, 촬상 소자가 표시 장치(20)를 통해서 화상을 촬상하는 것이 가능하다. 또한, 제2 실시 형태에서 설명한 반도체 장치를 액정 표시 장치 및 유기 EL 표시 장치에 적용해도 된다.
제3 실시 형태 및 제4 실시 형태에서는, 제1 실시 형태에서 설명한 반도체 장치를 액정 표시 장치 및 유기 EL 표시 장치에 적용한 구성에 대해서 예시했지만, 이들 표시 장치 이외의 표시 장치(예를 들어, 유기 EL 표시 장치 이외의 자발광형 표시 장치 또는 전자 페이퍼형 표시 장치)에 당해 반도체 장치를 적용해도 된다. 또한, 중소형의 표시 장치부터 대형의 표시 장치까지, 특별히 한정하지 않고 상기 반도체 장치(10)의 적용이 가능하다. 또한, 제2 실시 형태에서 설명한 반도체 장치를 액정 표시 장치 및 유기 EL 표시 장치에 적용해도 된다.
[실시예]
본 실시예에서는, 게이트 절연층(150)의 막 두께 및 이온 주입의 가속 에너지로부터, 게이트 전극(164GE)의 적절한 막 두께를 구하기 위해서, 시뮬레이션을 행한 결과에 대해서 설명한다.
본 발명의 일 실시 형태에서는, 산화물 반도체층(162), 소스 영역(144S) 및 드레인 영역(144D)에 불순물 원소를 첨가함으로써, 저저항화를 도모하고 있다. 먼저, 게이트 절연층을 통해서 산화물 반도체층에 이온이 주입되는 경우의 게이트 절연층의 막 두께와 가속 에너지의 관계에 대해서 검증한 결과에 대해서 설명한다.
<시뮬레이션의 모델 1>
먼저, 게이트 절연층을 통해서 산화물 반도체층에 이온이 주입되는 경우의 게이트 절연층의 막 두께와 가속 에너지의 관계에 대해서 시뮬레이션한 결과에 대해서 설명한다.
도 33은 시뮬레이션의 모델도이다. 도 33에서, 선 B1-B2선에서의 하지막(420), 산화물 반도체층(444) 및 게이트 절연층(450)의 적층 구조를 시뮬레이션 모델로 했다. 이 시뮬레이션 모델에서는, 이하와 같이 조건을 설정했다.
·하지막: 산화실리콘층(100nm)
·산화물 반도체층: IGZO(30nm)
·게이트 절연층: 산화실리콘층(50nm, 100nm, 150nm)
·이온종: 보론(B)
·가속 에너지: 20keV, 30keV, 40keV
·이온의 도우즈양: 1×1015cm-2
상기 시뮬레이션 모델을 바탕으로 해서, 보론(B)을 각 가속 에너지로, 게이트 절연층을 통해서 산화물 반도체층에 주입하는 시뮬레이션을 행했다. 시뮬레이션용 온 소프트웨어로서는, SILVACO사 제조의 Victory Process를 사용했다.
이하에, 시뮬레이션 결과에 대해서 설명한다. 도 34는, 게이트 절연층의 막 두께가 50nm에 대하여, 보론(B)을, 가속 에너지 20keV, 30keV, 40keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 35는, 게이트 절연층의 막 두께가 100nm에 대하여, 보론(B)을, 가속 에너지 20keV, 30keV, 40keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 36은, 게이트 절연층의 막 두께가 150nm에 대하여, 보론(B)을, 가속 에너지 20keV, 30keV, 40keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 34 내지 도 36의 시뮬레이션 결과에 있어서, 횡축은 거리(㎛)이며, 종축은 B 농도(cm-3)이다. 여기서, 도 34 내지 도 36에서, 산화물 반도체층(444)과 하지막(420)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이면, 산화물 반도체층(444)에 양호하게 보론(B)이 첨가되어 있는 것으로 한다.
도 34에 도시하는 바와 같이, 게이트 절연층(450)의 막 두께가 50nm일 경우는, 가속 에너지가 20keV, 30keV, 40keV의 어느 경우든, 산화물 반도체층(444)과 하지막(420)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이었다. 또한, 도 35에 도시하는 바와 같이, 게이트 절연층(450)의 막 두께가 100nm일 경우는, 가속 에너지가 20keV, 30keV, 40keV의 어느 경우든, 산화물 반도체층(444)과 하지막(420)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이었다. 또한, 도 36에 도시하는 바와 같이, 게이트 절연층(450)의 막 두께가 150nm일 경우는, 가속 에너지가 20keV일 경우에, 산화물 반도체층(444)과 하지막(420)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이었다. 가속 에너지가 30keV, 40keV일 경우에, 산화물 반도체층(444)과 하지막(420)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이었다.
<시뮬레이션의 모델 2>
먼저, 산화물 반도체층(462)에 이온이 주입되는 경우의 산화물 반도체층(462)의 막 두께와 가속 에너지의 관계에 대해서 시뮬레이션한 결과에 대해서 설명한다.
도 33에서, 선 C1-C2선에서의 하지막(420), 산화물 반도체층(444), 게이트 절연층(450) 및 산화물 반도체층(462)의 적층 구조를 시뮬레이션 모델로 했다. 이 시뮬레이션 모델에서는, 이하와 같이 조건을 설정했다.
·하지막: 산화실리콘층(100nm)
·산화물 반도체층: IGZO(30nm)
·게이트 절연층: 산화실리콘층(100nm)
·산화물 도전층: IGZO(50nm, 75nm, 100nm, 125nm, 150nm, 175nm, 200nm)
·이온종: 보론(B)
·가속 에너지: 20keV, 30keV, 40keV
·이온의 도우즈양: 1×1015cm-2
이하에, 시뮬레이션 결과에 대해서 설명한다. 도 37은, 게이트 절연층(450)의 막 두께가 100nm에 대하여, 보론(B)을, 가속 에너지 20keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 38은, 게이트 절연층(450)의 막 두께가 100nm에 대하여, 보론(B)을, 가속 에너지 30keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 39는, 게이트 절연층(450)의 막 두께가 100nm에 대하여, 보론(B)을, 가속 에너지 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 37 내지 도 39의 시뮬레이션 결과에 있어서, 횡축은 거리(㎛)이며, 종축은 B의 농도(cm-3)이다. 도 37 내지 도 39에서, 가속 에너지가 20keV, 30keV, 40keV로 이온 주입한 경우의 결과를 나타낸다.
이하에 나타내는 시뮬레이션 결과에 있어서, 트랜지스터의 특성을 고려하면, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상인 것이 바람직하다. 또한, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만인 것이 바람직하다. 이러한 조건을 충족하는 게이트 절연층의 막 두께와, 산화물 반도체층(462)의 막 두께와, 가속 에너지의 관계에 대해서 검증했다.
도 37에 도시하는 바와 같이, 게이트 절연층(450)의 막 두께가 100nm 및 가속 에너지 20keV일 경우는, 산화물 반도체층(462)의 막 두께가, 50nm, 75nm, 100nm 각각의 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 125nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다.
또한, 도 38에 도시하는 바와 같이, 게이트 절연층의 막 두께가 100nm 및 가속 에너지 30keV일 경우는, 산화물 반도체층(462)의 막 두께가, 100nm, 125nm, 150nm 각각의 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 175nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다. 또한, 산화물 반도체층(462)의 막 두께가 75nm 이하일 경우는, 채널 영역에 불순물이 첨가되어버릴 가능성이 있다.
또한, 도 39에 도시하는 바와 같이, 게이트 절연층의 막 두께가 100nm 및 가속 에너지 40keV일 경우는, 산화물 반도체층(462)의 막 두께가, 125nm, 150nm, 175nm 각각의 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 200nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다. 또한, 산화물 반도체층(462)의 막 두께가 100nm 이하일 경우는, 채널 영역에 불순물이 첨가되어버릴 가능성이 있다.
또한, 게이트 절연층의 막 두께가 50nm일 경우는, 도 37 내지 도 39의 결과로부터 예측하는 것이 가능하다. 도 37 내지 도 39의 결과에 기초하여, 게이트 절연층(450)과 산화물 반도체층(444)의 계면, 및 산화물 반도체층(444)과 하지막(420)의 계면을 추정했다. 도 40 내지 도 42에서는, 게이트 절연층(450)과 산화물 반도체층(444)의 계면 및 산화물 반도체층(444)과 하지막(420)의 계면을 일점쇄선으로 나타낸다.
이하에, 시뮬레이션 결과에 대해서 설명한다. 도 40은, 게이트 절연층(450)의 막 두께가 50nm에 대하여, 보론(B)을, 가속 에너지 20keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 41은, 게이트 절연층(450)의 막 두께가 50nm에 대하여, 보론(B)을, 가속 에너지 30keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 42는, 게이트 절연층(450)의 막 두께가 50nm에 대하여, 보론(B)을, 가속 에너지 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 40 내지 도 42의 시뮬레이션 결과에 있어서, 횡축은 거리(㎛)이며, 종축은 B의 농도(cm-3)이다. 도 40 내지 도 42에서, 가속 에너지가 20keV, 30keV, 40keV로 이온 주입한 경우의 결과를 나타낸다.
도 40에 도시하는 바와 같이, 게이트 절연층의 막 두께가 50nm 및 가속 에너지 20keV일 경우는, 산화물 반도체층(462)의 막 두께가 100nm일 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 125nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다. 또한, 산화물 반도체층(462)의 막 두께가 75nm 이하일 경우는, 채널 영역에 불순물이 첨가되어버릴 가능성이 있다.
또한, 도 41에 도시하는 바와 같이, 게이트 절연층의 막 두께가 50nm 및 가속 에너지 30keV일 경우는, 산화물 반도체층(462)의 막 두께가 125nm, 150nm 각각의 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 175nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다. 또한, 산화물 반도체층(462)의 막 두께가 100nm 이하일 경우는, 채널 영역에 불순물이 첨가되어버릴 가능성이 있다.
또한, 도 42에 도시하는 바와 같이, 게이트 절연층의 막 두께가 50nm 및 가속 에너지 40keV일 경우는, 산화물 반도체층(462)의 막 두께가 175nm일 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 200nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다. 또한, 산화물 반도체층(462)의 막 두께가 150nm 이하일 경우는, 채널 영역에 불순물이 첨가되어버릴 가능성이 있다.
<시뮬레이션의 모델 3>
먼저, 산화물 반도체층(462)에 이온이 주입되는 경우의 산화물 반도체층(462)의 막 두께와 가속 에너지의 관계에 대해서 시뮬레이션한 결과에 대해서 설명한다.
시뮬레이션의 모델도는, 도 37과 마찬가지이다. 이 시뮬레이션 모델에서는, 이하와 같이 조건을 설정했다.
·절연층: 산화실리콘층(100nm)
·산화물 반도체층: IGZO(30nm)
·게이트 절연층: 산화실리콘층(150nm)
·산화물 반도체층(462): IGZO(50nm, 75nm, 100nm, 125nm, 150nm, 175nm, 200nm)
·이온종: 보론(B)
·가속 에너지: 20keV, 30keV, 40keV
·이온의 도우즈양: 1×1015cm-2
이하에, 시뮬레이션 결과에 대해서 설명한다. 도 43은, 게이트 절연층(450)의 막 두께가 150nm에 대하여, 보론(B)을, 가속 에너지 20keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 44는, 게이트 절연층(450)의 막 두께가 150nm에 대하여, 보론(B)을, 가속 에너지 30keV로 이온 주입한 경우의 시뮬레이션 결과이다. 도 45는, 게이트 절연층(450)의 막 두께가 150nm에 대하여, 보론(B)을, 가속 에너지 40keV로 이온 주입한 경우의 시뮬레이션 결과이다.
도 43 내지 도 45의 시뮬레이션 결과에 있어서, 횡축은 거리(㎛)이며, 종축은 B의 농도(cm-3)이다. 도 43 내지 도 45에서, 가속 에너지가 20keV, 30keV, 40keV로 이온 주입한 경우의 결과를 나타낸다.
도 43에 도시하는 바와 같이, 게이트 절연층의 막 두께가 150nm 및 가속 에너지 20keV일 경우는, 산화물 반도체층(462)의 막 두께가, 25nm, 50nm, 75nm, 100nm 각각의 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 125nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다.
또한, 도 44에 도시하는 바와 같이, 게이트 절연층의 막 두께가 150nm 및 가속 에너지 30keV일 경우는, 산화물 반도체층(462)의 막 두께가, 50nm, 75nm, 100nm, 125nm, 150nm 각각의 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 175nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다.
또한, 도 45에 도시하는 바와 같이, 게이트 절연층의 막 두께가 150nm 및 가속 에너지 40keV일 경우는, 산화물 반도체층(462)의 막 두께가, 100nm, 125nm, 150nm, 175nm 각각의 경우에, 산화물 반도체층(462)과 게이트 절연층(450)의 계면에서, 보론(B)의 농도가 1×1018cm-3 이상이며, 게이트 절연층(450)과 산화물 반도체층(444)의 계면에서, 보론(B)의 농도가 1×1018cm-3 미만이 되었다. 즉, 산화물 반도체층(462)의 막 두께가 200nm 이상일 경우는, 산화물 반도체층(462)을 충분히 저저항화할 수 없다. 또한, 산화물 반도체층(462)의 막 두께가 75nm 이하일 경우는, 채널 영역에 불순물이 첨가되어버릴 가능성이 있다.
표 1에, 이상의 시뮬레이션 결과를 정리한 결과를 나타낸다. 산화물 도전층, 그리고 소스 영역 및 드레인 영역에 포함되는 불순물 원소의 농도가 1×1018cm-3 이상이 됨과 함께, 채널 영역에 포함되는 불순물 원소의 농도가 1×1018cm-3 미만이 되는 산화물 도전층의 막 두께에 대해서 계산한 결과가 된다. 또한, 게이트 절연층이 150nm일 경우, 가속 에너지 20keV로 이온 주입해도, 산화물 반도체층(444)의 불순물 원소 농도가 1×1018cm-3 미만이 되기 때문에, 표 1로부터 결과를 제외하였다.
상술한 시뮬레이션에서 설정한 게이트 절연층의 막 두께, 게이트 전극의 막 두께 및 가속 에너지의 범위는, 그 최솟값과 최댓값의 사이에만 본 발명의 사상이 한정되는 것은 아니다. 예를 들어 게이트 절연층의 막 두께가 50nm 미만일 경우, 가속 에너지의 제어를 상세하게 할 필요가 생기고, 게이트 절연층의 막 두께가 150nm를 초과하는 경우는, 가속 에너지의 제어는 용이해질 수 있다. 또한, 게이트 전극의 막 두께가 50nm 미만일 경우, 가속 에너지는 당연히 낮게 할 필요가 있고, 게이트 전극의 막 두께가 175nm를 초과하는 경우는, 반대로 가속 에너지를 높게 할 필요가 있다. 즉, 상술한 시뮬레이션 결과의 범위에 관계없이, 그 경향을 상술한 조건 범위 밖에 외삽해서 적절히 최적값을 부여하는 것은, 당연히 본 발명의 사상 범주에 포함된다.
본 발명의 실시 형태로서 상술한 각 실시 형태 및 변형예는, 서로 모순되지 않는 한, 적절히 조합하여 실시할 수 있다. 또한, 각 실시 형태 및 변형예의 반도체 장치 및 표시 장치를 기초로 해서, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는, 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
상술한 각 실시 형태의 양태에 의해 초래되는 작용 효과와는 다른 기타 작용 효과이어도, 본 명세서의 기재로부터 명확한 것, 또는, 당업자에게 있어서 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의해 초래되는 것으로 해석된다.
10: 반도체 장치 11: 구동 트랜지스터
12: 선택 트랜지스터 20: 표시 장치
22: 액정 영역 24: 시일 영역
26: 단자 영역 100: 기판
101: 기판 106: 차광층
120: 하지막 130: 금속 산화물층
140: 산화물 반도체층 141: 제1 영역
142: 제2 영역 144: 산화물 반도체층
144CH: 채널 영역 144D: 드레인 영역
144S: 소스 영역 150: 게이트 절연층
160: 산화물 반도체층 162: 산화물 도전층
164: 산화물 도전층 164GE: 게이트 전극
164GL: 게이트 배선 170: 절연층
171: 개구 172: 개구
173: 개구 180: 절연층
190: 금속 산화물층 192: 금속 산화물층
200: 소스 전극 및 드레인 전극 201: 소스 전극
203: 드레인 전극 210: 보유 용량
211: 신호선 212: 게이트선
213: 애노드 전원선 214: 캐소드 전원선
300: 어레이 기판 301: 화소 회로
302: 소스 드라이버 회로 303: 게이트 드라이버 회로
304: 소스 배선 306: 단자부
307: 접속 배선 310: 시일부
311: 액정 소자 320: 대향 기판
330: 연성 인쇄 회로 기판 340: 칩
350: 보유 용량 360: 절연층
362: 절연층 363: 개구
370: 공통 전극 380: 절연층
381: 개구 390: 화소 전극
392: 발광층 394: 공통 전극
420: 하지막 444: 산화물 반도체층
450: 게이트 절연층 462: 산화물 반도체층

Claims (13)

  1. 절연 표면 상에 마련되고, 채널 영역과, 상기 채널 영역을 사이에 두는 소스 영역 및 드레인 영역을 갖는 산화물 반도체층과,
    상기 채널 영역과 대향하는 게이트 전극과,
    상기 산화물 반도체층과 상기 게이트 전극의 사이에 마련된 게이트 절연층을 구비하고,
    상기 게이트 전극은, 상기 산화물 반도체층과 동일한 조성을 갖는 산화물 도전층이며,
    상기 산화물 도전층은, 상기 소스 영역 및 상기 드레인 영역과 동일한 불순물 원소를 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역에 포함되는 불순물 원소의 농도는, SIMS 분석(2차 이온 질량 분석)으로 측정한 경우에, 1×1018cm-3 이상 1×1021cm-3 이하인, 반도체 장치.
  3. 제1항에 있어서, 상기 산화물 도전층에 포함되는 불순물 원소의 농도는, SIMS 분석(2차 이온 질량 분석)으로 측정한 경우에, 1×1018cm-3 이상 1×1021cm-3 이하인, 반도체 장치.
  4. 제1항에 있어서, 상기 산화물 반도체층 및 상기 산화물 도전층은, 인듐을 포함하는 2 이상의 금속을 포함하고, 상기 2 이상의 금속에서의 인듐의 비율은 50％ 이상인, 반도체 장치.
  5. 제1항에 있어서, 상기 산화물 반도체층은, 다결정 구조를 갖는, 반도체 장치.
  6. 제4항에 있어서, 상기 산화물 반도체층의 막 두께는, 10nm 이상 100nm 이하인, 반도체 장치.
  7. 제1항에 있어서, 상기 산화물 도전층은, 다결정 구조를 갖는, 반도체 장치.
  8. 제1항에 있어서, 상기 게이트 절연층의 막 두께는, 50nm 이상 150nm 이하인, 반도체 장치.
  9. 제1항에 있어서, 알루미늄을 주성분으로 하는 금속 산화물층을 더 갖고,
    상기 금속 산화물층은, 상기 절연 표면 상에, 상기 산화물 반도체층의 하면에 접하도록 마련되는, 반도체 장치.
  10. 제9항에 있어서, 상기 금속 산화물층의 두께는, 1nm 이상 20nm 이하인, 반도체 장치.
  11. 제9항에 있어서, 상기 금속 산화물층은, 산소 및 수소에 대한 배리어성을 구비하는, 반도체 장치.
  12. 제1항에 있어서, 상기 채널 영역은, 제1 결정 구조를 갖고,
    상기 소스 영역 및 상기 드레인 영역은, 제2 결정 구조를 갖고,
    상기 제2 결정 구조는, 상기 제1 결정 구조와 동일한, 반도체 장치.
  13. 제12항에 있어서, 상기 산화물 도전층은, 상기 제2 결정 구조를 갖는, 반도체 장치.
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