KR20140114755A - 표시 장치, 박막 트랜지스터, 표시 장치의 제조 방법 및 박막 트랜지스터의 제조 방법 - Google Patents

표시 장치, 박막 트랜지스터, 표시 장치의 제조 방법 및 박막 트랜지스터의 제조 방법 Download PDF

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KR20140114755A
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Abstract

본 발명의 일 실시 형태에 따르면, 표시 장치는 기판부, 박막 트랜지스터, 화소 전극 및 표시층을 포함한다. 기판부는 기판, 기판 상에 설치된 제1 절연층 및 제1 절연층 상에 설치된 제2 절연층을 포함한다. 박막 트랜지스터는 기판부 상에 설치되며, 제2 절연층 상에 설치된 게이트 전극, 게이트 전극과 이격된 산화물의 반도체 층, 게이트 전극과 반도체 층 사이에 설치된 게이트 절연층, 제1 도전부, 제2 도전부 및 제3 절연층을 포함한다. 제1 도전부 및 제2 도전부 중에서 선택된 한쪽에 화소 전극이 접속된다. 표시층은 화소 전극에 공급되는 전하에 따라 발광 또는 광학 특성의 변화를 일으키도록 구성된다.

Description

표시 장치, 박막 트랜지스터, 표시 장치의 제조 방법 및 박막 트랜지스터의 제조 방법{DISPLAY DEVICE, THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING DISPLAY DEVICE, AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR}
이 출원은 2013년 3월 19일자로 출원된 일본 특허원 2013-57377호에 기초하여 우선권의 이익을 주장하며, 그 전문 내용을 본원에서 원용하기로 한다.
본 발명의 실시 형태는, 일반적으로 표시 장치, 박막 트랜지스터, 표시 장치의 제조 방법 및 박막 트랜지스터의 제조 방법에 관한 것이다.
아몰퍼스의 산화물 반도체를 사용한 박막 트랜지스터가 있다. 이 산화물 반도체는, 예를 들어, 스퍼터링법에 의해 실온에서 넓은 면적에 균일하게 성막할 수 있다. 이 산화물 반도체는 가시광 영역에 대하여 투과성이다. 이 산화물 반도체는 내열성이 낮은 플라스틱 필름 기판 상에 형성할 수 있다. 이에 의해, 유연하며 투명한 박막 트랜지스터를 얻을 수 있다. 산화물 반도체를 사용한 박막 트랜지스터에서는, 높은 신뢰성을 얻는 것이 요망된다.
도 1의 (a) 및 (b)는 제1 실시 형태에 따른 박막 트랜지스터를 나타내는 모식적 단면도이다.
도 2의 (a) 내지 (h)는 제1 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정순 모식적 단면도이다.
도 3의 (a) 및 (b)는 박막 트랜지스터의 특성을 나타내는 그래프도이다.
도 4의 (a) 및 (b)는 제2 실시 형태에 따른 박막 트랜지스터를 나타내는 모식적 단면도이다.
도 5의 (a) 내지 (h)는 제2 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정순 모식적 단면도이다.
도 6은 제3 실시 형태에 따른 표시 장치를 도시하는 모식도이다.
도 7은 제3 실시 형태에 따른 표시 장치를 나타내는 모식적 단면도이다.
도 8은 제4 실시 형태에 따른 표시 장치를 나타내는 모식적 단면도이다.
도 9는 제5 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 10은 제5 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 11은 제5 실시 형태에 따른 박막 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 12는 제6 실시 형태에 따른 표시 장치의 제조 방법을 나타내는 흐름도이다.
본 발명의 실시 형태에 따르면, 표시 장치는 기판부, 박막 트랜지스터, 화소 전극 및 표시층을 포함한다. 상기 기판부는 기판, 상기 기판 상에 설치된 제1 수소 농도를 갖는 제1 절연층과, 상기 제1 절연층 상에 설치되어 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층을 포함한다. 상기 박막 트랜지스터는 상기 기판부 상에 설치된다. 상기 박막 트랜지스터는 상기 제2 절연층 상에 설치된 게이트 전극과; 상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물의 반도체 층 - 상기 반도체 층은 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함함 -과; 상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층과; 상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속된 제1 도전부와; 상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속된 제2 도전부와; 상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮는 제3 절연층을 포함한다. 상기 화소 전극은 상기 박막 트랜지스터의 상기 제1 도전부 및 상기 제2 도전부 중에서 선택된 한쪽과 접속된다. 상기 표시층은 상기 화소 전극에 공급되는 전하에 따라 발광이나, 흡수성, 반사성, 산란성, 굴절성 및 선광성 중에서 선택된 적어도 하나의 광학 특성의 변화를 일으키도록 구성된다.
본 발명의 실시 형태에 따르면, 박막 트랜지스터는 기판과, 상기 기판 상에 설치된 제1 수소 농도를 갖는 제1 절연층과, 상기 제1 절연층 상에 설치되어 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층과, 상기 제2 절연층 상에 설치된 게이트 전극과, 상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물의 반도체 층 - 상기 반도체 층은 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함함 -과, 상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층과, 상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속된 제1 도전부와, 상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속된 제2 도전부와, 상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮는 제3 절연층을 포함한다.
본 발명의 실시 형태에 따르면, 표시 장치의 제조 방법이 개시된다. 상기 방법은 기판 상에 제1 온도에서 제1 수소 농도를 갖는 제1 절연층을 형성하는 공정과, 상기 제1 절연층 상에 상기 제1 온도보다도 낮은 제2 온도에서 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층을 형성하는 공정을 포함한다. 상기 방법은 상기 기판부 위에 상기 기판, 상기 제1 절연층 및 상기 제2 절연층을 포함하는 박막 트랜지스터를 형성할 수 있다. 상기 박막 트랜지스터는 구조체, 제1 도전부, 제2 도전부 및 제3 절연층을 포함하며, 상기 구조체는 상기 제2 절연층 상에 설치된 게이트 전극, 반도체 층 및 상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층을 포함하며, 상기 반도체 층은 상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물의 반도체 층으로서, 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함하며, 상기 제1 도전부는 상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속되며, 상기 제2 도전부는 상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속되며, 상기 제3 절연층은 상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮는다. 상기 방법은 상기 박막 트랜지스터의 상기 제1 도전부 및 상기 제2 도전부 중에서 선택된 한쪽과 접속된 화소 전극을 형성하는 공정을 포함할 수 있다. 또한, 상기 방법은 상기 화소 전극의 전위에 따라 발광이나, 흡수성, 반사성, 산란성, 굴절성 및 선광성 중에서 선택된 적어도 하나의 광학 특성의 변화를 일으키는 표시층을 형성하는 공정을 포함할 수 있다.
본 발명의 실시 형태에 따르면, 박막 트랜지스터의 제조 방법이 개시된다. 상기 방법은 기판 상에 제1 온도에서 제1 수소 농도를 갖는 제1 절연층을 형성하는 공정과, 상기 제1 절연층 상에 상기 제1 온도보다도 낮은 제2 온도에서 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층을 형성하는 공정을 포함할 수 있다. 상기 방법은 상기 제2 절연층 상에 설치된 게이트 전극, 반도체 층 및 상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층을 포함하는 구조체를 형성할 수 있으며, 상기 반도체 층은 상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중 적어도 하나를 포함하는 산화물의 반도체 층으로서, 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함한다. 상기 방법은 상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮는 제3 절연층을 형성하는 공정을 포함할 수 있다. 또한, 상기 방법은 상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속된 제1 도전부를 형성하고, 상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속된 제2 도전부를 형성하는 공정을 포함할 수 있다.
이하에, 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
또한, 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분 간의 크기의 비율 등은, 반드시 실제 값과 동일한 것은 아니다. 또한, 동일한 부분을 나타내는 경우에도, 도면마다 서로 치수나 비율이 상이하게 표현되는 경우도 있다.
또한, 본원 명세서와 각 도면에 있어서, 이전 도면에 대하여 전술한 것과 유사한 구성요소에는 동일한 부호를 부여하여 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
본 실시 형태는 박막 트랜지스터에 관계된다.
도 1의 (a) 및 (b)는 제1 실시 형태에 따른 박막 트랜지스터를 예시하는 모식적 단면도이다.
도 1의 (b)는 도 1의 (a)의 A1-A2선 단면도이다.
도 1의 (a) 및 (b)에 나타낸 바와 같이, 본 실시 형태에 따른 박막 트랜지스터(110)는 기판부(15), 게이트 전극(20), 반도체 층(30), 게이트 절연층(25), 제1 도전부(41), 제2 도전부(42) 및 제3 절연층(50)을 포함한다.
기판부(15)는 기판(10), 제1 절연층(11) 및 제2 절연층(12)을 포함한다.
기판(10)은, 예를 들어, 유리 기판을 포함한다. 기판(10)은 폴리이미드, 폴리에틸렌 나프탈레이트 또는 폴리에테르술폰 등의 수지 기판 등을 포함할 수 있다. 기판(10)은 기체(base body) 및 기체 상에 설치된 절연층을 포함해도 된다. 이 절연층은 수지라도 된다. 기체는 비투광성일 수도 있다. 기체는, 예를 들어, 스테인리스를 포함한다. 예를 들어, 기판(10)의 상면은, 예를 들어, 절연성이다.
기판(10)의 두께는, 예를 들어, 1 ㎛ (마이크로미터) 이상 1000 ㎛ 이하이다.
제1 절연층(11)은 기판(10) 상에 설치된다. 제1 절연층(11)은, 예를 들어, 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 산질화 실리콘(SiOxNy) 중에서 선택된 하나를 포함한다. 제1 절연층(11)은, 예를 들어, 산화 실리콘(SiOx)막, 질화 실리콘(SiNx)막 및 산질화 실리콘(SiOxNy)막 중에서 선택된 2개 이상의 막을 포함하는 다층막을 포함할 수 있다.
제1 절연층(11)은 고온에서 형성된다. 제1 절연층(11)의 성막 온도(제1 온도)는, 예를 들어, 300 ℃ 이상 400 ℃ 이하이다. 고온에서 성막함으로써, 치밀한 막이 얻어진다. 제1 절연층(11)은 기판(10)으로부터의 불순물(예를 들어, 물을 포함함)에 대한 높은 배리어성을 제공한다. 제1 절연층(11)의 두께는, 예를 들어, 10 nm(나노미터) 이상 1000 nm 이하이다.
제2 절연층(12)은 제1 절연층(11) 상에 설치된다. 제2 절연층(12)은 제1 절연층(11)의 수소 농도(제1 수소 농도)보다도 높은 수소 농도(제2 수소 농도)를 갖는다. 제1 수소 농도는 0일 수 있다. 즉, 제1 절연층(11)에는 수소가 포함되지 않을 수 있다.
제2 절연층(12)은, 예를 들어, 산화 실리콘(SiOx), 질화 실리콘(SiNx) 및 산질화 실리콘(SiOxNy) 중에서 선택된 하나를 포함할 수 있다. 제1 절연층(11)은, 예를 들어, 산화 실리콘(SiOx)막, 질화 실리콘(SiNx)막 및 산질화 실리콘(SiOxNy)막 중에서 선택된 2개 이상의 막을 포함하는 다층막을 포함할 수 있다. 제2 절연층(12)은, 예를 들어, TEOS 막을 포함할 수 있다.
제2 절연층(12)은, 예를 들어, PECVD법으로 형성된다. 제2 절연층(12)의 성막 온도(제2 온도)는 제1 절연층(11)의 성막 온도(제1 온도)보다도 낮다. 제2 절연층(12)의 성막 온도는 25 ℃ 이상 230 ℃ 이하이다. 제2 절연층(12)의 성막 온도는, 예를 들어, 200 ℃ 이하인 것이 더욱 바람직하다. 낮은 온도에서 성막함으로써 수소 농도를 높게 할 수 있다.
제2 절연층(12)의 두께는, 예를 들어,10 nm 이상 500 nm 이하이다.
기판(10)으로부터 제2 절연층(12)을 향하는 방향을 적층 방향으로 한다. 적층 방향을 Z축 방향으로 한다. Z축 방향에 대하여 수직인 한 방향을 X축 방향으로 한다. Z축 방향과 X축 방향에 대하여 수직인 방향을 Y축 방향으로 한다.
이 예에서는, 제1 절연층(11)은 기판(10)과 제2 절연층(12)에 접하고 있다.
게이트 전극(20), 반도체 층(30), 게이트 절연층(25), 제1 도전부(41), 제2 도전부(42) 및 제3 절연층(50)은 기판부(15) 상에 설치된다.
본원 명세서에 있어서, "상에 설치되는 상태"는 직접 접하여 설치되는 상태 및 사이에 다른 구성요소가 설치되는 상태를 포함한다.
게이트 전극(20)은 제2 절연층(12) 상에 설치된다. 게이트 전극(20)의 두께는, 예를 들어, 10 nm 이상 500 nm 이하이다. 게이트 전극(20)은 도전성의 각종 재료를 포함할 수 있다. 예를 들어, 게이트 전극(20)은 몰리브덴 텅스텐(MoW), 몰리브덴 탄탈륨(MoTa) 또는 텅스텐(W)과 같은 고융점 금속을 포함할 수 있다. 게이트 전극(20)은, 예를 들어, Al 합금을 포함해도 된다. 이 Al 합금은 Al을 주성분으로 할 수 있고, 힐록 방치책이 실시될 수 있다. 게이트 전극(20)은, 예를 들어, AlNd 등을 포함해도 된다.
게이트 전극(20)은 측면(20s)을 갖고 있다. 측면(20s)은 X-Y 평면(적층 방향에 대하여 수직인 평면)과 교차한다. 게이트 전극(20)의 측면(20s)은 Z축 방향에 대하여 경사져 있어도 된다. 즉, 게이트 전극(20)의 측면(20s)은 테이퍼 형상일 수 있다. 예를 들어, 게이트 전극(20)의 상측 부분의 Z축 방향에 대해 수직인 방향을 따르는 폭은, 게이트 전극(20)의 하측 부분의 상기 방향을 따르는 폭보다도 좁다. 예를 들어, 게이트 절연층(25)은 게이트 전극(20)의 측면(20s)을 덮는다.
게이트 전극(20)의 측면(20s)과 X-Y 평면 사이의 각도는, 예를 들어, 10도 이상 40도 이하가 바람직하다. 게이트 전극(20)의 측면(20s)을 테이퍼 형상으로 함으로써 게이트 전극(20) 상에 형성되는 막에 의한 피복성이 향상된다. 피복성이 높아짐으로써, 예를 들어, 누설 전류를 억제할 수 있다.
반도체 층(30)은 Z축 방향(기판(10)으로부터 제2 절연층(12)을 향하는 적층 방향)에 있어서 게이트 전극(20)과 이격한다. 이 예에서는, 반도체 층(30)과 제2 절연층(12) 사이에 게이트 전극(20)이 배치된다.
반도체 층(30)은 제1 부분 p1, 제2 부분 p2 및 제3 부분 p3을 포함한다. 제2 부분 p2는 제1 방향에서 제1 부분 p1과 이격한다. 제1 방향은 Z축 방향(적층 방향)에 대하여 수직이다. 제3 부분 p3은 제1 부분 p1과 제2 부분 p2 사이에 설치된다. 반도체 층(30)은 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물을 포함한다.
반도체 층(30)은 박막 트랜지스터(110)의 채널층으로 이용된다. 반도체 층(30)은, 예를 들어, In-Ga-Zn-O (이하, IGZO) 등의 아몰퍼스 산화물 반도체를 포함할 수 있다. 반도체 층(30)은 아몰퍼스 부분을 포함한다. 아몰퍼스 산화물 반도체 층에 있어서는, 예를 들어, 투과 전자 현미경(TEM) 또는 X선 회절(XRD)에 의해 관찰할 경우, 결정성을 나타내는 회절 패턴은 관찰되지 않는다.
반도체 층(30)의 두께는, 예를 들어, 5 nm 이상 100 nm 이하이다. 반도체 층(30)의 두께가 5 nm 이상일 때, 양호한 전기적 특성이 얻어진다. 반도체 층(30)의 막질 및 형상은, 예를 들어, 주사형 전자 현미경(SEM) 또는 투과형 전자 현미경(TEM) 등에 의해 관찰할 수 있다.
이 예에 있어서는, X-Y 평면에 투영했을 때, 반도체 층(30)의 외측 테두리(30r)는 게이트 전극(20)의 외측 테두리(20r)의 내측에 있는 것이 바람직하다. 이에 의해, 게이트 전극(20)의 외측 테두리(20r)에 형성되는 전계 집중부에 기인하는 트랜지스터 특성의 이상을 억제할 수 있다.
게이트 절연층(25)은 게이트 전극(20)과 반도체 층(30) 사이에 설치된다. 게이트 절연층(25)은, 예를 들어, 산화 실리콘(예를 들어, SiO2), 산질화 실리콘(SiOxNy: H) 및 질화 실리콘(SiNx: H) 중에서 선택된 하나를 포함할 수 있다. 게이트 절연층(25)은, 예를 들어, 산화 실리콘, 산질화 실리콘 및 질화 실리콘 중에서 선택된 2개 이상의 막의 적층막을 포함해도 된다. 게이트 절연층(25)의 두께는, 예를 들어, 10 nm 이상 500 nm 이하이다.
제1 도전부(41)는 제1 부분 p1 및 제2 부분 p2 중에서 선택된 한쪽과 전기적으로 접속된다. 제2 도전부(42)는 제1 부분 p1 및 제2 부분 p2 중에서 선택된 다른 쪽과 전기적으로 접속된다. 이 예에서는, 제1 도전부(41)는 제1 부분 p1과 전기적으로 접속되고, 제2 도전부(42)는 제2 부분 p2와 전기적으로 접속된다. 제1 도전부(41)는 소스 및 드레인 중에서 선택된 한쪽이며, 제2 도전부(42)는 소스 및 드레인 중에서 선택된 다른 쪽이다.
본원 명세서에서, 전기적으로 접속되는 상태는 2개의 도체가 물리적으로 접하는 상태와, 2개의 도체가 다른 도체에 의해 접속되는 상태와, 2개의 도체가 트랜지스터나 다이오드 등의 전기 소자를 통해 접속되어 2개의 도체에 전류가 흐르는 상태를 형성할 수 있는 상태를 포함한다.
제1 도전부(41) 및 제2 도전부(42)는, 예를 들어, ITO(Indium Tin Oxide), 티타늄(Ti)막/알루미늄(Al)막/티타늄(Ti)막의 적층막, 몰리브덴(Mo)막/알루미늄(Al)막/몰리브덴(Mo)막의 적층막 등의 각종 도전성 재료를 포함할 수 있다.
반도체 층(30)의 제1 부분 p1 및 제2 부분 p2에 대해, 예를 들어, 아르곤(Ar) 플라즈마 처리를 행함으로써 제1 부분 p1 및 제2 부분 p2를 저저항화할 수 있다. 이 저저항화된 부분을 제1 도전부(41)의 적어도 일부 및 제2 도전부(42)의 적어도 일부로서 사용해도 된다.
제3 절연층(50)은 반도체 층(30) 중 제1 부분 p1 및 제2 부분 p2를 제외한 부분을 덮는다. 반도체 층(30)은 측면(30s)을 갖고 있다. 측면(30s)은 X-Y 평면(층 방향에 대하여 수직인 평면)과 교차한다. 제3 절연층(50)은, 예를 들어, 반도체 층(30)의 상면(30u) 및 반도체 층(30)의 측면(30s)을 덮는다. 이 상면(30u)은, 예를 들어, 제1 부분 p1의 상면 및 제2 부분 p2의 상면을 제외한 부분이다.
이와 같은 구성을 갖는 박막 트랜지스터(110)에 의하면, 고신뢰성의 박막 트랜지스터를 제공할 수 있다.
산화물 반도체를 사용한 박막 트랜지스터의 특성은 열화되기 쉽다. 예를 들어, 기판(10)으로부터 산화물 반도체막(반도체 층(30))으로 불순물(예를 들어, 물도 포함함)이 이동할 경우에 박막 트랜지스터의 특성이 열화된다. 예를 들어, 기판(10)이 유기물(예를 들어, 폴리이미드)을 포함하는 경우에, 이 현상이 특히 발생하기 쉽다.
기판(10)으로부터 반도체 층(30)으로의 불순물의 이동을 억제하기 위해서는, 제1 절연층(11)은 치밀한 것이 바람직하다. 제1 절연층(11)을 고온에서 성장함으로써, 제1 절연층(11)은 치밀해진다. 이에 의해, 기판(10)으로부터 반도체 층(30)으로의 불순물의 이동을 억제할 수 있다.
한편, 본원 발명자의 검토에 의하면, 반도체 층(30) 중의 수소 농도가 과도하게 낮아지면, 반도체 층(30)에서 결함이 발생하여 박막 트랜지스터의 특성이 열화되는 것을 알았다. 반도체 층(30) 중에 소정의 수소량이 포함될 때 높은 신뢰성이 얻어진다. 반도체 층(30)의 주위에 설치되는 절연층 또는 전극으로부터 반도체 층(30)에 수소를 공급함으로써 반도체 층(30) 중에서의 수소 농도를 원하는 값으로 유지할 수 있다. 이에 의해, 반도체 층(30)에서의 결함의 발생을 억제할 수 있다.
상기한 바와 같이, 기판(10)으로부터 반도체 층(30)으로의 불순물의 이동을 억제하기 위해서, 제1 절연층(11)으로서 고온 성장된 치밀한 막을 사용함으로써 제1 절연층(11)에서의 수소 농도(제1 농도)는 낮아진다. 이러한 제1 절연층(11)으로부터는 수소가 이탈하기 어려워, 제1 절연층(11)으로부터 반도체 층(30)에 수소를 충분히 공급하는 것이 곤란하다.
본 실시 형태에 있어서는, 제1 절연층(11) 상에 수소 농도가 높은 제2 절연층(12)을 설치한다. 이에 의해, 제2 절연층(12)으로부터 반도체 층(30)에 필요한 수소를 공급할 수 있고, 반도체 층(30)에서의 수소 농도를 적정한 값으로 유지할 수 있다.
본 실시 형태에 있어서는, 기판(10)으로부터의 반도체 층(30)으로의 불순물의 이동을 억제하면서 반도체 층(30)에서의 수소 농도를 적정하게 유지하고, 결함의 발생을 억제할 수 있다. 이에 의해, 고신뢰성의 박막 트랜지스터를 제공할 수 있다.
제1 절연층(11)에서의 수소 농도는, 예를 들어, 1×1021/cm3 이상 5×1022/cm3 이하이다. 제2 절연층(12)에서의 수소 농도는, 예를 들어, 2×1021/cm3 이상 5×1022/cm3 이하이다.
본 실시 형태에서, 제1 절연층(11)은 치밀하고, 제2 절연층(12)은 제1 절연층(11) 보다도 덜 치밀하다. 예를 들어, 제2 절연층(12)의 밀도는 제1 절연층(11)의 밀도보다도 낮다. 예를 들어, 제2 절연층(12)의 굴절률은 제1 절연층(11)의 굴절률보다도 낮다.
본 실시 형태에 있어서, 예를 들어, 제1 절연층(11)은 질화 실리콘 또는 산질화 실리콘을 포함한다. 제2 절연층(12)은 산화 실리콘, 질화 실리콘 또는 산질화 실리콘을 포함한다. 이 예에 있어서, 제2 절연층(12)의 굴절률은 제1 절연층(11)의 굴절률보다도 낮다.
본 실시 형태에서, 게이트 절연층(25)은 제2 수소 농도보다도 낮은 수소 농도를 가져도 된다. 즉, 제2 절연층(12)에서의 수소 농도는 게이트 절연층(25)에서의 수소 농도보다도 높아도 된다.
예를 들어, 산화물 반도체를 사용한 박막 트랜지스터(110)에 있어서, 게이트 절연층(25)과 반도체 층(30)의 계면을 고품질로 함으로써 높은 신뢰성이 얻어진다. 예를 들어, 게이트 절연층(25)으로서 고온 성막의 절연막을 사용한다. 이에 의해, 게이트 절연층(25)과 반도체 층(30)의 계면의 품질이 높아진다. 고온 성막의 게이트 절연층(25)에 포함되는 수소의 농도는 낮다. 이러한 게이트 절연층(25)으로부터는 반도체 층(30)에 수소를 공급하는 것은 곤란하다. 이런 경우, 제2 절연층(12)에서의 수소 농도를 게이트 절연층(25)에서의 수소 농도보다도 높게 함으로써 제2 절연층(12)으로부터 반도체 층(30)에 필요한 수소를 공급할 수 있다. 이에 의해, 게이트 절연층(25)과 반도체 층(30)의 계면의 품질을 높이면서 반도체 층(30)에 있어서의 수소 농도를 적정하게 할 수 있다.
예를 들어, 제2 절연층(12)의 밀도는 게이트 절연층(25)의 밀도보다도 낮다. 예를 들어, 제2 절연층(12)의 굴절률은 게이트 절연층(25)의 굴절률보다도 낮다.
또한, 본 실시 형태에 있어서, 제3 절연층(50)은 제2 수소 농도보다도 낮은 수소 농도를 가져도 된다. 즉, 제2 절연층(12)에서의 수소 농도는 제3 절연층(50)에서의 수소 농도보다도 높아도 된다.
예를 들어, 제2 절연층(12)의 밀도는 제3 절연층(50)의 밀도보다도 낮다. 예를 들어, 제2 절연층(12)의 굴절률은 제3 절연층(50)의 굴절률보다도 낮다.
예를 들어, 제3 절연층(50)은 반도체 층(30) 상에 반도체 층(30)의 일부에 접하여 설치된다. 제3 절연층(50)은 채널 보호층으로서 기능한다. 제3 절연층(50)의 품질을 높임으로써 높은 신뢰성이 얻어진다. 예를 들어, 제3 절연층(50)을 200 ℃ 이상 250 ℃ 이하의 온도로 성막함으로써 품질이 높은 제3 절연층(50)이 얻어진다. 이러한 제3 절연층(50)에 포함되는 수소의 농도는 낮다. 이러한 제3 절연층(50)으로부터는 반도체 층(30)에 수소를 공급하는 것이 곤란하다. 이 경우, 제2 절연층(12)에서의 수소 농도를 제3 절연층(50)에 있어서의 수소 농도보다도 높게 함으로써, 제2 절연층(12)으로부터 반도체 층(30)에 필요한 수소를 공급할 수 있다. 이에 의해, 채널 보호층으로서 기능하는 제3 절연층(50)의 품질을 높이면서 반도체 층(30)에서의 수소 농도를 적정하게 할 수 있다.
제2 절연층(12)은, 예를 들어, 포함되는 수소 농도를 제외하고는, 제1 절연층(11)의 재료와 동일한 재료를 포함할 수 있다. 제2 절연층(12)은 제1 절연층(11)의 재료와는 상이한 재료를 포함해도 된다.
제2 절연층(12)은, 예를 들어, 포함되는 수소 농도를 제외하고는, 게이트 절연층(25)의 재료와 동일한 재료를 포함해도 된다. 제2 절연층(12)은 게이트 절연층(25)의 재료와는 상이한 재료를 포함해도 된다.
제2 절연층(12)은, 예를 들어, 포함되는 수소 농도를 제외하고는, 제3 절연층(50)의 재료와 동일한 재료를 포함해도 된다. 제2 절연층(12)은 제3 절연층(50)의 재료와는 상이한 재료를 포함해도 된다.
이 예에서는, 반도체 층(30)의 측면(30s)은 Z축 방향에 대하여 경사져 있다. 즉, 반도체 층(30)의 측면(30s)은 테이퍼 형상을 갖는다. 예를 들어, 반도체 층(30)의 상측 부분의 Z축 방향에 대하여 수직인 방향을 따르는 폭은, 반도체 층(30)의 하측 부분의 상기 방향을 따르는 폭보다도 좁다. 이에 의해, 제3 절연층(50)에 의한 반도체 층(30)의 피복성이 향상되고, 높은 신뢰성이 얻어진다.
이하, 본 실시 형태에 따른 박막 트랜지스터(110)의 제조 방법의 예에 대하여 설명한다.
도 2의 (a) 내지 (h)는 제1 실시 형태에 따른 박막 트랜지스터의 제조 방법을 예시하는 공정순 모식적 단면도이다.
이들 도면은 도 1의 (a)의 A1-A2선 단면에 대응하는 단면도이다.
도 2의 (a)에 나타낸 바와 같이, 기판(10)을 준비한다. 기판(10)의 표면에는, 예를 들어, 폴리이미드 등의 수지층이 형성되어 있어도 된다.
도 2의 (b)에 나타낸 바와 같이, 기판(10) 상에 제1 절연층(11)을 형성한다. 제1 절연층(11)의 형성에는, 예를 들어, 플라즈마 CVD법이 사용된다. 제1 절연층(11)의 성막 온도는, 예를 들어, 300 ℃ 이상 400 ℃ 이하이다.
도 2의 (c)에 나타낸 바와 같이, 제1 절연층(11) 상에 제2 절연층(12)을 형성한다. 제2 절연층(12)의 형성에는, 예를 들어, PECVD법이 사용된다. 제2 절연층(12)의 성막 온도는, 예를 들어, 25 ℃ 이상 230 ℃ 이하이다. 제2 절연층(12)의 성막 온도는 25 ℃ 이상 200℃ 이하인 것이 더욱 바람직하다. 이상에 의해, 기판부(15)가 형성된다.
제2 절연층(12) 상에 게이트 전극(20), 게이트 절연층(25) 및 반도체 층(30)을 포함하는 구조체(35)를 형성한다(도 2의 (g) 참조).
이 예에서는, 도 2의 (d)에 나타낸 바와 같이, 제2 절연층(12) 위에 게이트 전극(20)을 형성한다. 예를 들어, 게이트 전극(20)을 형성하는데 이용되는 도전막을 형성하고 포토리소그래피 및 에칭에 의해 그 도전막을 패터닝함으로써 게이트 전극(20)이 형성된다. 게이트 전극(20)의 측면(20s)은 테이퍼 형상으로 형성되어도 된다.
도 2의 (e)에 나타낸 바와 같이, 게이트 전극(20)을 덮도록 게이트 절연층(25)을 형성한다.
도 2의 (f)에 나타낸 바와 같이, 수소를 함유한 분위기에서의 어닐링을 행한다. 이 어닐링에 있어서의 수소 농도는, 예를 들어, 0.5％ 이상 10％ 이하이다. 이 어닐링에 있어서의 온도는, 예를 들어, 160 ℃ 이상 300 ℃ 이하이다.
도 2의 (g)에 나타낸 바와 같이, 게이트 절연층(25) 상에 반도체 층(30)을 형성한다. 이에 의해, 게이트 전극(20), 게이트 절연층(25) 및 반도체 층(30)을 포함하는 구조체(35)가 형성된다.
도 2의 (h)에 나타낸 바와 같이, 반도체 층(30) 상에 제3 절연층(50)을 형성하는데 이용되는 절연막을 형성하고, 반도체 층(30)의 제1 부분 p1에 도달되는 제1 구멍(41h)을 형성하고, 반도체 층(30)의 제2 부분 p2에 도달되는 제2 구멍(42h)을 형성한다. 이에 의해, 제3 절연층(50)이 형성된다.
반도체 층(30)의 채널 보호층을 형성하는데 이용되는 제3 절연층(50)은, 예를 들어, 반도체 층(30)보다도 내산성이 강한 재료를 포함할 수 있다. 제3 절연층(50)은, 예를 들어, 산화 실리콘을 포함할 수 있다.
제3 절연층(50)의 형성 후에 어닐링을 행한다. 이 어닐링은 제3 절연층(50)을 형성하는데 이용되는 절연막의 형성 후 및 제1 구멍(41h) 및 제2 구멍(42h)의 형성 전에 실시해도 된다. 제1 구멍(41h) 및 제2 구멍(42h)을 형성한 후에, 어닐링을 행해도 된다. 어닐링에 있어서의 온도는 200 ℃ 이상 400 ℃ 이하이다. 어닐링은 불활성 가스 분위기 중에서 행해지는 것이 바람직하다. 어닐링의 시간은, 예를 들어, 30분 이상 5시간 이하이다. 어닐링에 의해, 예를 들어, 반도체 층(30)과 게이트 절연층(25) 사이의 계면의 결함을 저감할 수 있다.
제1 구멍(41h) 및 제2 구멍(42h)에 도전 재료를 매립함으로써 제1 도전부(41) 및 제2 도전부(42)를 각각 형성한다.
제1 도전부(41) 및 제2 도전부(42)를 형성한 후에 어닐링을 행한다. 이 어닐링에 의해, 예를 들어, 프로세스 대미지를 제거할 수 있다. 이 어닐링의 온도는, 예를 들어, 제3 절연층(50)(채널 보호층)의 형성 후의 어닐링 온도보다도 낮은 것이 바람직하다. 제1 도전부(41) 및 제2 도전부(42)의 형성 후의 어닐링의 온도는, 예를 들어, 250 ℃ 이상 300 ℃ 이하이다. 제1 도전부(41) 및 제2 도전부(42)의 형성 후의 어닐링의 온도가 300 ℃ 이상일 때는, 예를 들어 제1 도전부(41) 및 제2 도전부(42)로서 사용한 금속과 반도체 층(30)이 반응하고, 금속이 반도체 층(30) 중에 확산하고, 신뢰성을 떨어뜨리는 경우가 있다. 제1 도전부(41) 및 제2 도전부(42)의 형성 후의 어닐링은, 예를 들어 불활성 가스 분위기에서 행하는 것이 바람직하다.
이상에 의해, 박막 트랜지스터(110)를 형성할 수 있다.
이하, 박막 트랜지스터의 특성의 예에 대하여 설명한다.
도 3의 (a) 및 (b)는 박막 트랜지스터의 특성을 예시하는 그래프도이다.
도 3의 (a)는 본 실시 형태에 따른 박막 트랜지스터(110)의 특성을 예시하고 있다. 도 3의 (b)는 참고 예의 박막 트랜지스터(119)(구성은 도시하지 않음)의 특성을 예시하고 있다. 박막 트랜지스터(119)의 제2 절연층(12)은 제1 절연층(11)과 유사한 조건에서 형성된다. 즉, 박막 트랜지스터(119)의 제2 절연층(12)에 있어서의 수소 농도는 제1 절연층(11)과 마찬가지로 낮다. 그리고, 박막 트랜지스터(119)의 제2 절연층(12)에 있어서의 수소 농도는 게이트 절연층(25)에 있어서의 수소 농도보다도 낮다. 이들 도면에서, 횡축은 게이트 전압 VG(볼트: V)이다. 종축은 소스- 드레인 전류 ID(암페어: A)이다. 이들의 특성에서, 드레인 전압 Vd는 15V이다.
도 3의 (b)에 도시한 바와 같이, 박막 트랜지스터(119)의 임계값 전압은 약 10V이다. BTS 시험 후에 있어서의 박막 트랜지스터(119)의 임계값 전압은 1V 이상 플러스측으로 시프트한다. 이와 같이, 참고 예의 박막 트랜지스터(119)에서는, 초기 특성에서의 임계값 전압은 높고 BTS 시험 후의 특성 변동이 크다.
이에 비해, 본 실시 형태에 따른 박막 트랜지스터(110)의 임계값 전압은 약 0V이다. BTS 시험 후에 있어서의 박막 트랜지스터(110)의 임계값 전압은, 초기 특성과 실질적으로 동일하다. 이와 같이, 본 실시 형태에 따른 박막 트랜지스터(110)에서는, 초기 특성에서의 임계값 전압은 낮고 BTS 시험 후의 특성 변동은 작다.
이상 설명한 박막 트랜지스터(110)는 보텀 게이트 구조를 갖는다. 본 실시 형태는 후술하는 바와 같이 톱 게이트 구조에도 적용할 수 있다.
(제2 실시 형태)
도 4의 (a) 및 (b)는 제2 실시 형태에 따른 박막 트랜지스터를 예시하는 모식적 단면도이다.
도 4의 (b)는 도 4의 (a)의 A1-A2선 단면도이다.
도 4의 (a) 및 (b)에 나타낸 바와 같이, 제2 실시 형태에 따른 박막 트랜지스터(120) 또한, 기판부(15), 게이트 전극(20), 반도체 층(30), 게이트 절연층(25), 제1 도전부(41), 제2 도전부(42) 및 제3 절연층(50)을 포함한다. 기판부(15)는 기판(10), 제1 절연층(11) 및 제2 절연층(12)을 포함한다. 박막 트랜지스터(120)에 있어서도, 게이트 전극(20), 반도체 층(30), 게이트 절연층(25), 제1 도전부(41), 제2 도전부(42) 및 제3 절연층(50)은 기판부(15) 상에 설치된다.
박막 트랜지스터(120)에 있어서는, 반도체 층(30)은 게이트 전극(20)과 기판부(15)(제2 절연층(12)) 사이에 배치된다. 제2 절연층(12) 상에 반도체 층(30)이 설치되고, 반도체 층(30) 위에 게이트 절연층(25)이 설치되고, 게이트 절연층(25) 위에 게이트 전극(20)이 설치된다. 즉, 박막 트랜지스터(120)는 톱 게이트 구조를 갖는다.
반도체 층(30)은 제2 절연층(12)에 접한다. 게이트 절연층(25)은 반도체 층(30)과 게이트 전극(20) 사이에 설치되고, 반도체 층(30)과 게이트 전극(20)에 접한다.
이 예에서는, 반도체 층(30)은 제1 부분 p1, 제1 방향(예를 들어, X축 방향)에서 제1 부분 p1과 이격하는 제2 부분 p2 및 제1 부분 p1과 제2 부분 p2 사이에 설치된 제3 부분 p3을 포함한다.
제1 도전부(41)는 제1 부분 p1과 전기적으로 접속된다. 제2 도전부(42)는 제2 부분 p2와 전기적으로 접속된다. 제3 절연층(50)은 반도체 층(30) 중 제1 부분 p1 및 제2 부분 p2를 제외한 부분을 덮는다.
반도체 층(30)은 X-Y 평면(적층 방향인 Z축 방향에 대하여 수직인 평면)과 교차하는 측면(30s)을 갖는다. 이 예에서도, 제3 절연층(50)은 반도체 층(30)의 측면(30s)을 덮는다. 이에 의해, 반도체 층(30)의 특성 변동을 쉽게 억제할 수 있다.
박막 트랜지스터(120)에 있어서의 기판부(15), 반도체 층(30), 게이트 절연층(25), 게이트 전극(20), 제1 도전부(41), 제2 도전부(42) 및 제3 절연층(50)에는, 제1 실시 형태에 대하여 설명한 구성 및 재료를 적용할 수 있다.
박막 트랜지스터(120)에 있어서도, 제2 절연층(12)의 수소 농도는 제1 절연층(11)의 수소 농도보다도 높다.
본 실시 형태에 있어서도, 제1 절연층(11)을 고온 성장시키므로, 제1 절연층(11)은 치밀하고 기판(10)으로부터 반도체 층(30)으로의 불순물의 이동을 억제할 수 있다. 이 경우, 제1 절연층(11)에 있어서의 수소 농도는 낮아진다. 이러한 제1 절연층(11) 상에 수소 농도가 높은 제2 절연층(12)을 설치함으로써, 제2 절연층(12)으로부터 반도체 층(30)에 필요한 수소를 공급할 수 있고, 반도체 층(30)에 있어서의 수소 농도를 적정한 값으로 유지할 수 있다.
본 실시 형태에 있어서도, 기판(10)으로부터 반도체 층(30)으로의 불순물의 이동을 억제하면서, 반도체 층(30)에 있어서의 수소 농도를 적정하게 유지하고, 결함의 발생을 억제할 수 있다. 이에 의해, 고신뢰성의 박막 트랜지스터를 제공할 수 있다.
본 실시 형태에 있어서도, 제2 절연층(12)에 있어서의 수소 농도를 게이트 절연층(25)에 있어서의 수소 농도보다도 높게 해도 된다. 이에 의해, 제2 절연층(12)으로부터 반도체 층(30)에 필요한 수소를 공급할 수 있다. 이에 의해, 게이트 절연층(25)과 반도체 층(30)의 계면의 품질을 높이면서 반도체 층(30)에 있어서의 수소 농도를 적정하게 할 수 있다.
예를 들어, 제2 절연층(12)의 밀도는 게이트 절연층(25)의 밀도보다도 낮다. 예를 들어, 제2 절연층(12)의 굴절률은 게이트 절연층(25)의 굴절률보다도 낮다.
또한, 본 실시 형태에 있어서도, 제2 절연층(12)에 있어서의 수소 농도는 제3 절연층(50)에 있어서의 수소 농도보다도 높아도 된다. 예를 들어, 제2 절연층(12)의 밀도는 제3 절연층(50)의 밀도보다도 낮다. 예를 들어, 제2 절연층(12)의 굴절률은 제3 절연층(50)의 굴절률보다도 낮다.
이 예에 있어서도, 반도체 층(30)의 측면(30s)은 Z축 방향에 대하여 경사져 있다. 게이트 전극(20)의 측면(20s)도, Z축 방향에 대하여 경사져 있다. 이에 의해, 반도체 층(30) 및 게이트 전극(20) 상에 설치되는 층에 의한 피복성이 좋아지고, 신뢰성을 더욱 높게 할 수 있다.
이하, 본 실시 형태에 따른 박막 트랜지스터(120)의 제조 방법의 예에 대하여 설명한다.
도 5의 (a) 내지 (h)는 제2 실시 형태에 따른 박막 트랜지스터의 제조 방법을 예시하는 공정순 모식적 단면도이다.
이들 도면은 도 4의 (a)의 A1-A2선 단면에 대응하는 단면도이다.
도 5의 (a)에 나타낸 바와 같이, 기판(10)을 준비한다.
도 5의 (b)에 나타낸 것 같이, 기판(10) 상에 제1 절연층(11)을 형성한다.
도 5의 (c)에 나타낸 것 같이, 제1 절연층(11) 상에 제2 절연층(12)을 형성한다. 기판(10), 제1 절연층(11) 및 제2 절연층(12)의 형성에는, 제1 실시 형태에 대하여 설명한 방법 및 조건을 사용할 수 있다.
제2 절연층(12) 상에 게이트 전극(20), 게이트 절연층(25) 및 반도체 층(30)을 포함하는 구조체(35)를 형성한다(도 5의 (f) 참조).
이 예에서는, 도 5의 (d)에 나타낸 바와 같이, 제2 절연층(12) 위에 반도체 층(30)을 형성한다.
도 5의 (e)에 나타낸 바와 같이, 반도체 층(30)을 덮도록 게이트 절연층(25)을 형성하는데 이용되는 게이트 절연막(25f)을 형성하고, 게이트 절연층(25) 상에 게이트 전극(20)을 형성하는데 이용되는 게이트 전극막(20f)을 형성한다.
도 5(f)에 나타낸 바와 같이, 게이트 전극막(20f) 및 게이트 절연막(25f)을 패터닝함으로써 게이트 전극(20) 및 게이트 절연층(25)을 각각 형성한다. 이에 의해, 게이트 전극(20), 게이트 절연층(25) 및 반도체 층(30)을 포함하는 구조체(35)가 형성된다.
도 5의 (g)에 나타낸 것 같이, 게이트 전극(20)을 덮도록 제3 절연층(50)을 형성하는데 이용되는 제3 절연막(50f)을 형성한다.
도 5의 (h)에 나타낸 바와 같이, 제3 절연막(50f)에 반도체 층(30)의 제1 부분 p1에 도달되는 제1 구멍(41h)을 형성하고, 반도체 층(30)의 제2 부분 p2에 도달되는 제2 구멍(42h)을 형성한다. 이에 의해, 제3 절연층(50)이 형성된다.
제3 절연층(50)은, 예를 들어, 산화 실리콘을 포함한다. 제3 절연층(50) 또는 제3 절연막(50f)의 형성 후에 어닐링을 행한다. 이 어닐링은 제1 구멍(41h) 및 제2 구멍(42h)의 형성 전에 실시해도 된다. 제1 구멍(41h) 및 제2 구멍(42h)의 형성의 후에 어닐링을 행해도 된다. 어닐링의 온도는 200 ℃ 이상 400 ℃ 이하이다. 어닐링는 불활성 가스 분위기 중에서 행해지는 것이 바람직하다. 어닐링의 시간은, 예를 들어, 30분 이상 5시간 이하이다.
제1 구멍(41h) 및 제2 구멍(42h)에 도전 재료를 매립함으로써 제1 도전부(41) 및 제2 도전부(42)를 각각 형성한다. 이 예에서도, 제1 도전부(41) 및 제2 도전부(42)의 형성 후에, 어닐링을 행한다. 이 어닐링의 온도는, 예를 들어, 제3 절연층(50) 형성 후의 어닐링 온도보다도 낮은 것이 바람직하다. 제1 도전부(41) 및 제2 도전부(42) 형성 후의 어닐링의 온도는, 예를 들어, 250 ℃ 이상 300 ℃ 이하이다. 제1 도전부(41) 및 제2 도전부(42) 형성 후의 어닐링은, 예를 들어, 불활성 가스 분위기에서 행하는 것이 바람직하다.
이상에 의해, 박막 트랜지스터(120)를 형성할 수 있다.
본 실시 형태에 따른 박막 트랜지스터(120)에 있어서도, 임계값 전압은 약 0V이며, BTS 시험 후에 있어서의 박막 트랜지스터(110)의 임계값 전압은 초기 특성과 실질적으로 동일하다. 이와 같이, 본 실시 형태에 따른 박막 트랜지스터(120)에 있어서도, 초기 특성에서의 임계값 전압은 낮고, BTS 시험 후의 특성 변동은 작다.
(제3 실시 형태)
본 실시 형태는 제1 실시 형태에 따른 박막 트랜지스터를 사용한 표시 장치에 적용된다.
도 6은 제3 실시 형태에 따른 표시 장치를 예시하는 모식도이다.
도 6에 나타낸 바와 같이, 본 실시 형태에 따른 표시 장치(210)는 기판부(15), 복수의 박막 트랜지스터(110), 복수의 화소 전극(60) 및 표시층(70)을 포함한다. 기판부(15) 상에 복수의 박막 트랜지스터(110), 복수의 화소 전극(60) 및 표시층(70)이 설치된다.
이 예에서는, 기판부(15) 상에 복수의 제어선(161), 복수의 신호선(162) 및 전원선(163)이 더 설치된다. 제어선(161)과 신호선(162)은 서로 교차한다. 복수의 제어선(161)과 복수의 신호선(162)의 교차부 각각에 화소(61)가 설치된다.
1개의 화소(61)에는 프로그램 트랜지스터(151), 구동 트랜지스터(152), 캐패시터(153) 및 화소 전극(60)이 설치된다. 예를 들어, 화소 전극(60)과 대향 전극(65) 사이에 표시층(70)이 설치된다. 표시층(70)으로서, 예를 들어, 유기 발광층을 사용할 수 있다.
프로그램 트랜지스터(151) 및 구동 트랜지스터(152)로서, 제1 실시 형태에 대하여 설명한 박막 트랜지스터(110)를 사용할 수 있다. 단, 표시 장치(210)에 있어서는, 1개의 기판부(15) 위에 복수의 박막 트랜지스터가 설치되므로, 박막 트랜지스터는 기판부(15)와는 별체로 한다.
이하, 1개의 화소에 대하여 설명한다.
프로그램 트랜지스터(151)의 소스에 신호선(162)이 접속된다. 프로그램 트랜지스터(151)의 게이트에 제어선(161)이 접속된다. 프로그램 트랜지스터(151)의 드레인에 구동 트랜지스터(152)의 게이트가 접속된다. 구동 트랜지스터(152)의 드레인은 전원선(163)에 접속된다. 전원선(163)은, 예를 들어, 전원 전위 Vdd로 설정된다. 구동 트랜지스터(152)의 게이트에 캐패시터(153)의 일단부가 접속되고, 구동 트랜지스터(152)의 드레인에 캐패시터(153)의 타단부가 접속된다. 구동 트랜지스터(152)의 소스에 화소 전극(60)이 접속된다. 화소 전극(60)과 대향 전극(65) 사이에 표시층(70)이 설치된다. 표시층(70)으로서 유기 발광층을 사용하는 경우에는, 예를 들어, 화소 전극(60)은 애노드로 사용되고, 대향 전극(65)은 캐소드로 사용된다.
제어선(161)은 제어선 구동부(161a)에 접속된다. 신호선(162)은 신호선 구동부(162a)에 접속된다. 제어선 구동부(161a) 및 신호선 구동부(162a)는 제어부(164)에 접속된다. 제어선 구동부(161a), 신호선 구동부(162a) 및 제어부(164)의 적어도 일부는 기판부(15) 상에 설치해도 되고, 기판부(15)와는 별도로 설치해도 된다.
제어선(161)에 순차적으로 신호가 공급되어 프로그램 트랜지스터(151) 및 구동 트랜지스터(152)가 동작하고 신호선(162)에 공급되는 신호에 따른 전하가 화소 전극(60)에 공급된다. 전하는 구동 트랜지스터(152)를 통해 화소 전극(60)에 공급된다. 예를 들어, 표시층(70)은 화소 전극(60)의 전하에 따라 발광한다. 표시층(70)의 광학 특성은 화소 전극(60)의 전하에 따라 변화할 수 있다. 이에 의해, 표시가 행해진다.
이하, 1개의 화소의 구성의 예에 대하여 재차 설명한다.
도 7은 제3 실시 형태에 따른 표시 장치를 예시하는 모식적 단면도이다.
도 7에 나타낸 바와 같이, 기판부(15)에는, 기판(10), 제1 절연층(11) 및 제2 절연층(12)이 설치된다. 기판(10), 제1 절연층(11) 및 제2 절연층(12)에는, 제1 실시 형태에 대하여 설명한 구성 및 재료를 적용할 수 있다.
박막 트랜지스터(110)(복수의 박막 트랜지스터(110) 각각)는 게이트 전극(20), 반도체 층(30), 게이트 절연층(25), 제1 도전부(41), 제2 도전부(42) 및 제3 절연층(50)을 포함한다.
게이트 전극(20)은 제2 절연층(12) 상에 설치된다. 이 예에서는, 게이트 전극(20)은 제2 절연층(12)에 접한다. 반도체 층(30)은 적층 방향에 있어서 게이트 전극(20)과 이격한다. 반도체 층(30)은 제1 부분 p1, 제2 부분 p2 및 제3 부분 p3을 포함한다. 반도체 층(30)은 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물을 포함한다. 게이트 절연층(25)은 게이트 전극(20)과 반도체 층(30) 사이에 설치된다.
제1 도전부(41)는 제1 부분 p1과 전기적으로 접속된다. 제2 도전부(42)는 제2 부분 p2와 전기적으로 접속된다. 제3 절연층(50)은 반도체 층(30) 중 제1 부분 p1 및 제2 부분 p2를 제외한 부분을 덮는다.
표시 장치(210)에 있어서는, 보텀 게이트 구조의 박막 트랜지스터(110)가 사용되고 있다.
복수의 화소 전극(60) 각각은, 복수의 박막 트랜지스터(110) 각각의 제1 도전부(41)와 제2 도전부(42) 중에서 선택된 한쪽과 접속된다.
표시층(70)은 복수의 박막 트랜지스터(110) 각각을 통해 복수의 화소 전극(60)의 각각에 공급되는 전하에 따라, 발광 또는 흡수성, 반사성, 산란성, 굴절성 및 선광성 중 적어도 하나의 광학 특성의 변화 중에서 선택된 하나를 발생한다.
화소 전극(60)은, 예를 들어, ITO(Indium Tin Oxide) 등을 포함한다.
표시층(70)으로서, 예를 들어, 유기 발광층이 사용된다. 표시층(70)으로서, 예를 들어, 액정층을 사용해도 된다.
표시 장치(210)에 의해, 고신뢰성의 표시 장치를 제공할 수 있다.
(제4 실시 형태)
본 실시 형태는 제2 실시 형태에 따른 박막 트랜지스터(톱 게이트 구조의 박막 트랜지스터)을 사용한 표시 장치에 적용된다. 본 실시 형태에 따른 표시 장치도 도 6에 대하여 설명한 구성을 가질 수 있다. 프로그램 트랜지스터(151) 및 구동 트랜지스터(152)로서 제2 실시 형태에 대하여 설명한 박막 트랜지스터(120)를 사용할 수 있다. 표시 장치에 있어서는, 1개의 기판부(15) 위에 복수의 박막 트랜지스터가 설치되기 때문에, 박막 트랜지스터는 기판부(15)와는 별체로 한다.
이하, 1개의 화소의 구성의 예에 대하여 재차 설명한다.
도 8은 제4 실시 형태에 따른 표시 장치를 예시하는 모식적 단면도이다.
도 8에 도시한 바와 같이, 본 실시 형태에 따른 표시 장치(220)에 있어서는, 기판부(15) 상에 제2 실시 형태에 대하여 설명한 박막 트랜지스터(120)가 설치된다. 박막 트랜지스터(120)(복수의 박막 트랜지스터(120) 각각)는 게이트 전극(20)과, 반도체 층(30), 게이트 절연층(25), 제1 도전부(41), 제2 도전부(42) 및 제3 절연층(50)을 포함한다.
반도체 층(30)은 제2 절연층(12) 상에 설치된다. 이 예에서는, 반도체 층(30)은 제2 절연층(12)에 접한다. 게이트 전극(20) 위에 게이트 절연층(25)이 설치되고, 게이트 절연층(25) 위에 게이트 전극(20)이 설치된다. 제1 도전부(41)는 반도체 층(30)의 제1 부분 p1과 전기적으로 접속된다. 제2 도전부(42)는 반도체 층(30)의 제2 부분 p2와 전기적으로 접속된다. 제3 절연층(50)은 반도체 층(30) 중 제1 부분 p1 및 제2 부분 p2를 제외한 부분을 덮는다.
표시 장치(220)에 있어서의, 복수의 화소 전극(60) 및 표시층(70)은 표시 장치(210)와 마찬가지로 할 수 있다.
표시 장치(220)에 의해, 고신뢰성의 표시 장치를 제공할 수 있다.
(제5 실시 형태)
본 실시 형태는 박막 트랜지스터의 제조 방법에 관계된다.
도 9는 제5 실시 형태에 따른 박막 트랜지스터의 제조 방법을 예시하는 흐름도이다.
도 9에 도시한 바와 같이, 본 실시 형태에 따른 제조 방법은 기판(10) 상에 제1 온도에서 제1 수소 농도를 갖는 제1 절연층(11)을 형성하는 공정(스텝 S110)을 포함한다.
본 제조 방법은 제1 절연층(11) 상에 제1 온도보다도 낮은 제2 온도에서 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층(12)을 형성하는 공정(스텝 S120)을 포함한다.
본 제조 방법은 구조체(35)를 형성하는 공정(스텝 S130)을 포함한다. 구조체(35)는 제2 절연층(12) 상에 설치된 게이트 전극(20), 반도체 층(30), 및 게이트 전극(20)과 반도체 층(30) 사이에 설치된 게이트 절연층(25)을 포함하며, 반도체 층(30)은 기판(10)으로부터 제2 절연층(12)을 향하는 적층 방향(Z축 방향)에서 게이트 전극(20)과 이격되는, 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물의 반도체 층이며, 반도체 층(30)은 제1 부분 p1, 적층 방향에 대하여 수직인 제1 방향에서 제1 부분 p1과 이격하는 제2 부분 p2 및 제1 부분 p1과 제2 부분 p2 사이에 설치된 제3 부분 p3을 포함한다.
본 제조 방법은 반도체 층(30) 중 제1 부분 p1 및 제2 부분 p2를 제외한 부분을 덮는 제3 절연층(50)을 형성하는 공정(스텝 S140)을 포함한다.
본 제조 방법은 제1 부분 p1 및 제2 부분 p2 중에서 선택된 한쪽과 전기적으로 접속된 제1 도전부(41) 및 제1 부분 p1 및 제2 부분 p2 중에서 선택된 다른 쪽과 전기적으로 접속된 제2 도전부(42)를 형성하는 공정(스텝 S150)을 포함한다.
본 실시 형태에 따르면, 고신뢰성의 박막 트랜지스터의 제조 방법을 제공할 수 있다.
구조체(35)를 형성하는 공정(스텝 S130)의 예에 대하여 설명한다.
도 10은 제5 실시 형태에 따른 박막 트랜지스터의 다른 제조 방법을 예시하는 흐름도이다.
도 10에 나타낸 것 같이, 구조체(35)를 형성하는 공정(스텝 S130)은 제2 절연층(12) 상에 게이트 전극(20)을 형성하는 공정(스텝 S131)을 포함한다.
구조체(35)를 형성하는 공정(스텝 S130)은 게이트 전극(20) 상에 게이트 절연층(25)을 형성하는 공정(스텝 S132)을 포함한다.
구조체(35)를 형성하는 공정(스텝 S130)은 게이트 절연층(25) 상에 반도체 층(30)을 형성하는 공정(스텝 S133)을 더 포함한다.
이 제조 방법은, 예를 들어, 도 2의 (a) 내지 (h)에 대하여 설명한 처리를 행하는 것을 포함한다.
도 11은 제5 실시 형태에 따른 박막 트랜지스터의 다른 제조 방법을 예시하는 흐름도이다.
도 10에 나타낸 바와 같이, 구조체(35)를 형성하는 공정(스텝 S130)은 제2 절연층(12) 상에 반도체 층(30)을 형성하는 공정(스텝 S133a)을 포함한다.
구조체(35)를 형성하는 공정(스텝 S130)은 반도체 층(30) 상에 게이트 절연층(25)을 형성하는 공정(스텝 S132a)을 포함한다.
구조체(35)를 형성하는 공정(스텝 S130)은 게이트 절연층(25) 상에 게이트 전극(20)을 형성하는 공정(스텝 S131a)을 더 포함한다.
이 제조 방법은, 예를 들어, 도 5의 (a) 내지 5(h)에 대하여 설명한 처리를 행하는 것을 포함한다.
(제6 실시 형태)
본 실시 형태는 표시 장치의 제조 방법에 관계된다.
도 12는 제6의 실시 형태에 따른 표시 장치의 제조 방법을 예시하는 흐름도이다.
도 12에 나타낸 것 같이, 본 제조 방법은 도 9에 대하여 설명한 스텝(S110 내지 S150)을 포함한다.
즉, 본 제조 방법은 기판(10) 상에 제1 온도에서 제1 수소 농도를 갖는 제1 절연층(11)을 형성하는 공정(스텝 S110)을 포함한다.
본 제조 방법은 제1 절연층(11) 상에 제1 온도보다도 낮은 제2 온도에서 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층(12)을 형성하는 공정(스텝 S120)을 포함한다. 이에 의해, 기판(10), 제1 절연층(11) 및 제2 절연층(12)을 포함하는 기판부(15)가 형성된다.
기판부(15) 위에 복수의 박막 트랜지스터를 형성한다. 복수의 박막 트랜지스터를 형성하는 공정은 구조체(35)를 형성하는 공정(스텝 S130), 제3 절연층(50)을 형성하는 공정(스텝 S140) 및 제1 도전부(41) 및 제2 도전부(42)를 형성하는 공정(스텝 S150)을 포함한다.
구조체(35)를 형성하는 공정은 도 10 및 도 11에 대하여 설명한 처리를 포함할 수 있다.
본 제조 방법은 각각이 복수의 박막 트랜지스터 각각의 제1 도전부(41) 및 제2 도전부(42) 중에서 선택된 한쪽과 접속될 복수의 화소 전극(60)을 형성하는 공정(스텝 S160)을 포함한다.
본 제조 방법은 복수의 화소 전극(60) 각각의 전위에 따라, 발광 또는 흡수성, 반사성, 산란성, 굴절성 및 선광성 중 적어도 하나의 광학 특성의 변화 중에서 선택된 하나를 발생하는 표시층(70)을 형성하는 공정(스텝 S170)을 포함한다.
본 실시 형태에 따르면, 고신뢰성의 표시 장치의 제조 방법을 제공할 수 있다.
실시 형태에 따르면, 고신뢰성의 표시 장치, 고신뢰성의 박막 트랜지스터 및 표시 장치의 제조 방법 및 박막 트랜지스터의 제조 방법을 제공할 수 있다.
또한, 본원 명세서에 있어서, "수직" 및 "평행"은 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어, 제조 공정에 있어서의 변동 등을 포함하는 것을 의미한다. 실질적으로 수직 및 실질적으로 평행하기만 하면 충분하다.
이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대하여 설명하였다. 그러나, 본 발명은 이것들의 구체예에만 한정되는 것은 아니다. 예를 들어, 박막 트랜지스터에 포함되는 기판, 제1 내지 제3 절연층, 게이트 전극, 게이트 절연층, 반도체 층 및 제1 및 제2 도전부 등의 각 구성요소의 구체적인 구성, 표시 장치에 포함되는 화소 전극 및 표시층 등의 각 구성요소의 구체적인 구성에 대해서는, 통상의 기술자가 공지된 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있고, 그러한 실시는 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체예 중 임의 2개 이상의 구성요소를 기술적으로 가능한 범위에서 조합할 수 있고, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
또한, 본 발명의 실시 형태로서 상술한 표시 장치, 박막 트랜지스터, 표시 장치의 제조 방법 및 박막 트랜지스터의 제조 방법에 기초로 하여 통상의 기술자가 적절히 설계 변경하여 실시할 수 있는 모든 표시 장치, 박막 트랜지스터, 표시 장치의 제조 방법 및 박막 트랜지스터의 제조 방법도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
본 발명의 사상의 범주에 있어서, 통상의 기술자라면 각종 변경예 및 수정 예에 상도할 수 있는 것이며, 그것들 변경예 및 수정 예에 대해서도 본 발명의 범위에 속하는 것이라고 이해된다.
본 발명의 몇몇 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않고 있다. 이것들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이것들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (20)

  1. 표시 장치로서,
    기판, 상기 기판 상에 설치된 제1 수소 농도를 갖는 제1 절연층 및 상기 제1 절연층 상에 설치되며 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층을 포함하는 기판부와;
    상기 기판부 상에 설치된 박막 트랜지스터로서,
    상기 제2 절연층 상에 설치된 게이트 전극,
    상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물의 반도체 층 - 상기 반도체 층은 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함함 - ,
    상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층,
    상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속된 제1 도전부,
    상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속된 제2 도전부 및
    상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮는 제3 절연층을 포함하는 박막 트랜지스터와;
    상기 박막 트랜지스터의 상기 제1 도전부 및 상기 제2 도전부 중에서 선택된 한쪽과 접속된 화소 전극과;
    상기 화소 전극에 공급되는 전하에 따라, 발광이나, 흡수성, 반사성, 산란성, 굴절성 및 선광성 중에서 선택된 적어도 하나의 광학 특성의 변화를 일으키도록 구성된 표시층
    을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제2 절연층의 굴절률은 상기 제1 절연층의 굴절률보다도 낮은, 표시 장치.
  3. 제1항에 있어서,
    상기 제2 절연층의 밀도는 상기 제1 절연층의 밀도보다도 낮은, 표시 장치.
  4. 제1항에 있어서,
    상기 제1 절연층은 질화 실리콘 또는 산질화 실리콘을 포함하고,
    상기 제2 절연층은 산화 실리콘, 질화 실리콘 또는 산질화 실리콘을 포함하고,
    상기 제2 절연층의 굴절률은 상기 제1 절연층의 굴절률보다도 낮은, 표시 장치.
  5. 제1항에 있어서,
    상기 게이트 절연층의 수소 농도는 상기 제2 수소 농도보다도 낮은, 표시 장치.
  6. 제1항에 있어서,
    상기 제3 절연층의 수소 농도는 상기 제2 수소 농도보다도 낮은, 표시 장치.
  7. 제1항에 있어서,
    상기 제1 절연층은 질화 실리콘을 포함하고,
    상기 제2 절연층은 산화 실리콘을 포함하고,
    상기 게이트 절연층은 산화 실리콘을 포함하는, 표시 장치.
  8. 제1항에 있어서,
    상기 제3 절연층은 산화 실리콘을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 게이트 전극은 상기 반도체 층과 상기 기판부 사이에 배치되고,
    상기 게이트 전극은 상기 적층 방향에 대하여 수직인 평면과 교차하는 측면을 갖고,
    상기 게이트 절연층은 상기 측면을 덮는, 표시 장치.
  10. 제1항에 있어서,
    상기 반도체 층은 상기 게이트 전극과 상기 기판부 사이에 배치되고,
    상기 반도체 층은 상기 적층 방향에 대하여 수직인 평면에 대하여 교차하는 측면을 갖고,
    상기 제3 절연층은 상기 측면을 덮는, 표시 장치.
  11. 제1항에 있어서,
    상기 제1 절연층의 두께는 10 나노미터 이상 1000 나노미터 이하인, 표시 장치.
  12. 제1항에 있어서,
    상기 제1 절연층의 두께는 10 나노미터 이상 500 나노미터 이하인, 표시 장치.
  13. 제1항에 있어서,
    상기 반도체 층은 아몰퍼스 부분을 포함하는, 표시 장치.
  14. 제1항에 있어서,
    상기 적층 방향에 대하여 수직인 평면에 투영했을 때에, 상기 반도체 층의 외측 테두리는 상기 게이트 전극의 외측 테두리의 내측에 위치하는, 표시 장치.
  15. 제1항에 있어서,
    상기 제1 수소 농도는 1×1021/cm3 이상 5×1022/cm3 이하이고,
    상기 제2 수소 농도는 2×1021/cm3 이상 5×1022/cm3 이하이고, 상기 제1 수소 농도보다도 높은, 표시 장치.
  16. 제1항에 있어서,
    상기 제2 절연층의 밀도는 상기 제3 절연층의 밀도보다도 낮은, 표시 장치.
  17. 제1항에 있어서,
    상기 제2 절연층의 굴절률은 상기 제3 절연층의 굴절률보다도 낮은, 표시 장치.
  18. 박막 트랜지스터로서,
    기판과,
    상기 기판 상에 설치된 제1 수소 농도를 갖는 제1 절연층과,
    상기 제1 절연층 상에 설치되며 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층과,
    상기 제2 절연층 상에 설치된 게이트 전극과,
    상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물의 반도체 층 - 상기 반도체 층은 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함함 -과,
    상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층과,
    상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속된 제1 도전부와,
    상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속된 제2 도전부와,
    상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮는 제3 절연층
    을 포함하는, 박막 트랜지스터.
  19. 표시 장치의 제조 방법으로서,
    기판 상에 제1 온도에서 제1 수소 농도를 갖는 제1 절연층을 형성하는 공정과,
    상기 제1 절연층 상에 상기 제1 온도보다도 낮은 제2 온도에서 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층을 형성하는 공정과,
    기판부 위에 상기 기판, 상기 제1 절연층 및 상기 제2 절연층을 포함하는 박막 트랜지스터를 형성하는 공정- 상기 박막 트랜지스터는 구조체, 제1 도전부, 제2 도전부 및 제3 절연층을 포함하며, 상기 구조체는 상기 제2 절연층 상에 설치된 게이트 전극, 반도체 층 및 상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층을 포함하며, 상기 반도체 층은 상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중에서 선택된 적어도 하나를 포함하는 산화물의 반도체 층으로서, 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함하며, 상기 제1 도전부는 상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속되며, 상기 제2 도전부는 상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속되며, 상기 제3 절연층은 상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮음 -과,
    상기 박막 트랜지스터의 상기 제1 도전부 및 상기 제2 도전부 중에서 선택된 한쪽과 접속된 화소 전극을 형성하는 공정과,
    상기 화소 전극의 전위에 따라, 발광이나, 흡수성, 반사성, 산란성, 굴절성 및 선광성 중에서 선택된 적어도 하나의 광학 특성의 변화를 일으키는 표시층을 형성하는 공정
    을 포함하는, 표시 장치의 제조 방법.
  20. 박막 트랜지스터의 제조 방법으로서,
    기판 상에 제1 온도에서 제1 수소 농도를 갖는 제1 절연층을 형성하는 공정과,
    상기 제1 절연층 상에 상기 제1 온도보다도 낮은 제2 온도에서 상기 제1 수소 농도보다도 높은 제2 수소 농도를 갖는 제2 절연층을 형성하는 공정과,
    상기 제2 절연층 상에 설치된 게이트 전극, 반도체 층 및 상기 게이트 전극과 상기 반도체 층 사이에 설치된 게이트 절연층을 포함하는 구조체를 형성하는 공정 - 상기 반도체 층은 상기 기판으로부터 상기 제2 절연층을 향하는 적층 방향에서 상기 게이트 전극과 이격되며 인듐, 갈륨 및 아연 중 적어도 하나를 포함하는 산화물의 반도체 층으로서, 제1 부분, 상기 적층 방향에 대하여 수직인 제1 방향에서 상기 제1 부분과 이격되는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이에 설치된 제3 부분을 포함함 -과,
    상기 반도체 층 중 상기 제1 부분 및 상기 제2 부분을 제외한 부분을 덮는 제3 절연층을 형성하는 공정과,
    상기 제1 부분 및 상기 제2 부분 중에서 선택된 한쪽과 전기적으로 접속된 제1 도전부를 형성하고, 상기 제1 부분 및 상기 제2 부분 중에서 선택된 다른 쪽과 전기적으로 접속된 제2 도전부를 형성하는 공정
    을 포함하는, 박막 트랜지스터의 제조 방법.
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