KR102414598B1 - 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 신뢰성을 향상시킬 수 있는 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법에 관한 것으로, 본 발명에 따른 박막트랜지스터는 게이트 전극 하부에 위치하는 액티브층과 버퍼층을 구비하며, 그 액티브층과 버퍼층 사이의 계면에는 불소 음이온과 양이온이 위치한다.
Description
본 발명은 신뢰성을 향상시킬 수 있는 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다.
평판형 표시 장치에서는 스위칭 소자 및/또는 구동 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)가 사용되고 있다.
박막 트랜지스터는 액티브층으로 사용되는 물질에 따라 비정질 실리콘(amorphous-silicon)을 사용하는 박막 트랜지스터, 다결정 실리콘(poly-silicon)을 사용하는 박막 트랜지스터, 및 금속 산화물 반도체를 사용하는 박막 트랜지스터로 나뉜다. 이 중, 금속 산화물 반도체를 사용하는 박막 트랜지스터의 경우 비정질 실리콘을 사용하는 박막 트랜지스터 대비 이동도가 높고, 비정질 실리콘을 사용하는 박막 트랜지스터 및 다결정 실리콘을 사용하는 박막 트랜지스터 대비 누설 전류(leakage current)가 현저히 낮으며, 상대적으로 신뢰성이 높다. 또한, 금속 산화물 반도체를 사용하는 박막 트랜지스터는 다결정 실리콘을 사용하는 박막 트랜지스터 대비 문턱 전압(Vth)의 산포가 균일한 특성이 확보된다는 유리함이 있다.
이러한 금속 산화물 반도체를 사용하는 박막트랜지스터의 액티브층은 버퍼층 상에 스퍼터링 공정을 통해 형성된다. 그러나, 스퍼터링 공정시 버퍼층에 충격이 발생되어 버퍼층 내의 결합 구조가 흐트러져 버퍼층의 내부가 손상되는 문제점이 있다. 손상된 버퍼층 상에 액티브층을 형성하는 경우, 버퍼층 및 액티브층 간의 계면 특성이 저하되어 소자 특성 및 신뢰성의 열화가 발생되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 신뢰성을 향상시킬 수 있는 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터는 게이트 전극 하부에 위치하는 액티브층과 버퍼층을 구비하며, 그 액티브층과 버퍼층 사이의 계면에는 불소 음이온과 양이온이 위치한다.
본 발명에 따른 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법은 액티브층을 형성하기 전에 H2 또는 He 중 적어도 어느 하나를 포함하는 플라즈마 처리 가스를 이용하여 버퍼층을 표면처리함으로써 액티브층과 버퍼층 사이의 계면에는 불소 음이온과 양이온이 위치한다. 이러한 불소이온은 버퍼층 내의 산소 결핍 및 부산물(SiOH)과 결합하게 됨으로써 버퍼층 및 액티브층 간의 트랩 사이트가 제거됨으로써 신뢰성이 향상된다. 또한, 액티브층 및 버퍼층 사이의 계면에서 검출되는 불소이온은 액티브층 내의 금속-산화물의 결합을 안정화시켜 액티브층(114)의 박막의 밀도를 향상시킨다. 이에 따라, 본 발명은 버퍼층의 표면 특성 및 버퍼층과 액티브층 간의 계면 특성이 향상되므로 신뢰성을 향상시킬 수 있다.
도 1은 본 발명에 따른 박막트랜지스터를 나타내는 단면도이다.
도 2는 도 1에 도시된 박막트랜지스터의 제조 방법을 설명하기 위한 흐름도이다.
도 3a 내지 도 3e는 도 1에 도시된 박막트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 플라즈마 표면 처리한 버퍼층 상에 형성된 본 발명의 실시 예에 따른 액티층과, 플라즈마 표면 처리되지 않은 버퍼층 상에 형성된 비교예에 따른 액티브층을 투과 전자 현미경(Transmission Electron Microscope, TEM)으로 촬영한 도면이다.
도 5는 본 발명의 실시예 및 비교예에 따른 액티브층의 표면으로부터 버퍼층까지의 성분을 나타내는 도면이다.
도 6a는 본 발명의 실시예 및 비교예에 따른 액티브층의 표면으로부터 버퍼층까지의 음이온 성분을 나타내는 도면이며, 도 6b는 본 발명의 실시예 및 비교예에 따른 액티브층의 표면으로부터 버퍼층까지의 양이온 성분을 나타내는 도면이다.
도 7은 본 발명의 실시예 및 비교예에 따른 박막트랜지스터의 게이트 전압-드레인 전류를 나타내는 도면이다.
도 8은 버퍼층에 플라즈마 표면 처리된 본 발명의 실시예와 플라즈마 표면 처리가 실시되지 않은 비교예에 따른 정전용량 특성을 설명하기 위한 도면이다.
도 9는 본 발명에 따른 박막트랜지스터가 적용된 액정 표시 장치를 설명하기 위한 도면이다.
도 10은 본 발명에 따른 박막트랜지스터를 가지는 박막트랜지스터 기판의 제조 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명에 따른 박막트랜지스터가 적용된 유기 전계 발광 표시 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 박막트랜지스터의 제조 방법을 설명하기 위한 흐름도이다.
도 3a 내지 도 3e는 도 1에 도시된 박막트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 플라즈마 표면 처리한 버퍼층 상에 형성된 본 발명의 실시 예에 따른 액티층과, 플라즈마 표면 처리되지 않은 버퍼층 상에 형성된 비교예에 따른 액티브층을 투과 전자 현미경(Transmission Electron Microscope, TEM)으로 촬영한 도면이다.
도 5는 본 발명의 실시예 및 비교예에 따른 액티브층의 표면으로부터 버퍼층까지의 성분을 나타내는 도면이다.
도 6a는 본 발명의 실시예 및 비교예에 따른 액티브층의 표면으로부터 버퍼층까지의 음이온 성분을 나타내는 도면이며, 도 6b는 본 발명의 실시예 및 비교예에 따른 액티브층의 표면으로부터 버퍼층까지의 양이온 성분을 나타내는 도면이다.
도 7은 본 발명의 실시예 및 비교예에 따른 박막트랜지스터의 게이트 전압-드레인 전류를 나타내는 도면이다.
도 8은 버퍼층에 플라즈마 표면 처리된 본 발명의 실시예와 플라즈마 표면 처리가 실시되지 않은 비교예에 따른 정전용량 특성을 설명하기 위한 도면이다.
도 9는 본 발명에 따른 박막트랜지스터가 적용된 액정 표시 장치를 설명하기 위한 도면이다.
도 10은 본 발명에 따른 박막트랜지스터를 가지는 박막트랜지스터 기판의 제조 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명에 따른 박막트랜지스터가 적용된 유기 전계 발광 표시 장치를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명에 따른 박막트랜지스터를 나타내는 단면도이다.
도 1에 도시된 박막트랜지스터는 버퍼층(102), 액티브층(114), 게이트 절연 패턴(112), 게이트 전극(106), 소스 전극(108) 및 드레인 전극(110)을 포함한다.
버퍼층(102)은 폴리이미드(PI) 등과 같은 플라스틱 수지 또는 유리로 형성된 기판(101) 상에 최상층이 SiO2로 이루어진 적어도 1층 구조로 형성된다. 예를 들어, 버퍼층(102)를 SiO2로만 이루어진 1층 구조로 형성되거나, SiNx 및 SiOx가 순차적으로 적층된 2층 구조로 형성된다. 이러한 버퍼층(102)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하는 역할을 한다.
액티브층(114)은 버퍼층(102) 상에 IZO를 포함하는 금속 산화물 반도체로 형성된다. 예를 들어, 액티브층(114)은 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 인듐 알루미늄 아연 산화물(InAlZnO)계 재료, 인듐 하프늄 아연 산화물(InHfZnO), 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료나, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 아연 산화물(ZnO)계 재료 등이 사용될 수 있다. 산화물 반도체를 형성하는데 사용되는 각각의 재료에 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다.
이러한 액티브층(114)은 채널 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)를 구비한다. 채널 영역(114C)은 게이트 절연 패턴(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 전극(108)과 드레인 전극(110) 사이의 채널을 형성한다. 이러한 채널 영역(114C)은 소스 및 드레인 전극(108,110) 사이의 채널 길이가 길어지도록 "U"자 또는 "C"자 형태로 형성되거나, 다른 형태로도 형성가능하다. 소스 영역(114S)은 액티브층(114)을 이루는 금속 산화물 반도체 물질이 도체화되어, 소스 전극(108)과 제1 컨택홀(CH1)을 통해 전기적으로 접속된다. 드레인 영역(114D)은 액티브층(114)을 이루는 금속 산화물 반도체 물질이 도체화되어, 드레인 전극(110)과 제2 컨택홀(CH2)을 통해 전기적으로 접속된다.
게이트 전극(106)은 그 게이트 전극(106)과 동일 패턴의 게이트 절연 패턴(112) 상에 형성되며, 그 게이트 절연 패턴(112)을 사이에 두고 액티브층의 채널 영역(114C)과 중첩된다. 이러한 게이트 전극(106)은 액티브층(114)보다 상부에 위치하므로, 본 발명의 박막트랜지스터는 코플라나 구조로 형성된다.
소스 전극(108)은 층간 절연막(116)을 관통하는 제1 컨택홀(CH1)을 통해 액티브층의 소스 영역(114S)과 접속된다.
드레인 전극(110)은 소스 전극(108)과 마주하며, 층간 절연막(116)을 관통하는 제2 컨택홀(CH2)을 통해 액티브층의 드레인 영역(114D)과 접속된다.
이러한 박막트랜지스터의 버퍼층(102)은 도 2에 도시된 바와 같이 액티브층(114)을 형성하기 이전에, H2 또는 He 등의 플라즈마 가스를 통해 플라즈마 표면 처리된다. 이러한 버퍼층(102)을 가지는 박막트랜지스터의 제조 방법을 도 2와, 도 3a 내지 도 3e를 결부하여 구체적으로 설명하기로 한다.
도 2 및 도 3a에 도시된 바와 같이, 기판(101) 상에 버퍼층(102)이 형성(S11단계)되고, 그 버퍼층(102)의 상부면 전체가 플라즈마 처리(S12단계)된다.
구체적으로, 기판(101) 상에 LPCVD(Low Pressure Chemical Vpeor Deposition), PECVD(Plasma Enhanced Chemical Vpeor Deposition) 등의 방법을 통해 버퍼층(102)이 형성된다. 여기서, 버퍼층(102)은 SiOx를 포함하는 적어도 1층구조로 형성된다.
이러한 버퍼층(102) 표면을 He 및 H2 중 적어도 어느 하나의 플라즈마 처리 가스를 이용하여 플라즈마 표면 처리함으로써 버퍼층(102)의 계면 막질을 변화시킨다. 구체적으로, 진공 상태의 챔버(120) 내에 버퍼층(102)이 형성된 기판(101)이 안착한 다음, 버퍼층(102)을 He 및 H2 중 적어도 어느 하나의 플라즈마 처리 가스를 이용하여 표면처리한다. 이 때, 챔버(120) 세정시 이용된 불소를 포함하는 세정 가스는 챔버(120) 내에 잔존해 있다. 챔버(120) 내에 잔존하는 불소는 캐리어 가스로 이용되는 플라즈마 처리 가스에 의해 버퍼층(102)의 표면에 흡착된다. 버퍼층(102)에 흡착된 불소는 버퍼층(102) 내의 산소 결핍(Oxygen Vacancy) 및 부산물(SiOH)과 결합하게 됨으로써 버퍼층(102) 및 액티브층(114) 간의 트랩 사이트가 제거된다. 또한, 챔버(120) 내에 잔존하는 불소는 플라즈마 표면 처리공정 후 버퍼층(102) 상에 형성되는 액티브층(114) 내의 금속-산화물의 결합을 안정화시켜 액티브층(114)의 박막의 밀도를 향상시킨다. 이에 따라, 버퍼층(102)의 표면 특성 및 버퍼층(102)과 액티브층(114) 간의 계면 특성이 안정된다.
한편, 플라즈마 표면 처리시 이용되는 불소는 챔버 세정시 이용된 불소를 포함하는 세정 가스로 예를 들어 설명하였지만, 이외에도 He 및 H2 중 적어도 어느 하나의 플라즈마 처리 가스에 불소를 포함시켜 버퍼층(102) 전면을 표면 처리할 수도 있다. 또한, 버퍼층(102)의 도포시 이용되는 챔버(120) 내에서, 버퍼층(102) 전면을 플라즈마 표면 처리할 수도 있다.
도 2 및 도 3b에 도시된 바와 같이, 플라즈마 표면 처리된 버퍼층(102) 상에 액티브층(114)이 형성(S13단계)된다.
구체적으로, 플라즈마 표면 처리된 버퍼층(102) 상에 스퍼터링 공정을 통해 금속 산화물 반도체 물질이 전면 증착된 후, 그 금속 산화물 반도체 물질이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 액티브층(114)이 형성된다.
도 2 및 도 3c에 도시된 바와 같이, 액티브층(114)이 형성된 버퍼층(102) 상에 게이트 절연 패턴(112) 및 게이트 전극(106)이 동시에 형성(S14단계)된다.
구체적으로, 액티브층(114)이 형성된 버퍼층(102) 상에 CVD의 증착 방법으로 게이트 절연 물질이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연 물질로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 절연 물질 및 게이트 금속층이 동시에 패터닝됨으로써 동일 패턴의 게이트 절연 패턴(112) 및 게이트 전극(106)이 동시에 형성된다.
이 때, 게이트 절연 물질의 건식 식각시 게이트 전극(106)과 비중첩되는 액티브층(114)은 플라즈마에 노출되므로, 그 플라즈마에 의해 게이트 전극(106)과 비중첩되는 액티브층(114) 내의 산소가 제거된다. 이에 따라, 게이트 전극(106)과 비중첩되는 액티브층(114)은 도체화됨으로써 소스 및 드레인 영역(114S,114D)으로 형성된다. 그리고, 게이트 전극(106)과 중첩되는 액티브층(114)은 게이트 전극(106) 및 게이트 절연 패턴(112)에 의해 플라즈마에 노출되지 않으므로, 액티브층(114) 내의 산소에 의해 반도체 상태를 유지하므로 채널 영역(114C)으로 형성된다.
도 2 및 도 3d에 도시된 바와 같이, 게이트 전극(106)이 형성된 기판(101) 상에 제1 및 제2 컨택홀(CH1,CH2)을 가지는 층간 절연막(116)이 형성(S15단계)된다.
구체적으로, 게이트 전극(106)이 형성된 기판(101) 상에 PECVD 등의 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116)이 패터닝됨으로써 제1 및 제2 컨택홀(CH1,CH2)이 형성된다. 여기서, 제1 컨택홀(CH1)은 층간 절연막(116)을 관통하여 소스 영역(114S)을 노출시키며, 제2 컨택홀(CH2)은 층간 절연막(116)을 관통하여 드레인 영역(114D)을 노출시킨다.
도 2 및 도 3e에 도시된 바와 같이, 층간 절연막(116) 상에 소스 전극(108) 및 드레인 전극(110)이 형성(S16단계)된다.
구체적으로, 제1 및 제2 컨택홀(CH1,CH2)을 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 소스/드레인 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 전극(108) 및 드레인 전극(110)이 형성된다.
이와 같은 제조 방법으로 형성된 액티브층(114)과 버퍼층(102) 사이의 계면에서는 도 4에 도시된 바와 같이 수nm크기의 나노 파티클이 형성된다. 즉, 버퍼층(102)에 플라즈마 표면처리를 실시하지 않은 비교예에에서는 버퍼층(102)의 상부면이 평탄한 반면에, 버퍼층(102)에 플라즈마 표면 처리를 실시한 본 발명의 실시예는 버퍼층의 상부면에 수nm크기의 나노 파티클이 형성된다. 이러한 본 발명의 액티브층(114)과 버퍼층(102) 사이의 계면에서는 불소 음이온과, 284~286의 양이온이 검출되며, 이에 대해 도 5, 도 6a 및 도 6b를 결부하여 설명하기로 한다.
도 5는 버퍼층의 증착 온도 및 증착 압력을 달리한 본 발명의 실시 예 및 비교예에 따른 버퍼층 및 그 버퍼층 상에 형성되는 액티브층의 두께 방향의 성분을 나타내는 도면이며, 도 6a 및 도 6b는 비행시간 이차 이온 질량 분석법(ToF-SIMS; Time-of-Flight Secondary Ion Mass Spectrometry)으로 측정된 본 발명의 실시 예 및 비교예에 따른 버퍼층 및 그 버퍼층 상에 형성되는 액티브층의 두께 방향의 성분을 나타내는 도면이다.
도 5에서 #1,#3,#5 및 #7는 표 1과 같이 버퍼층(102)에 플라즈마 표면 처리를 실시한 본 발명의 실시예들이며, #2,#4,#6 및 #8은 버퍼층(102)에 플라즈마 표면 처리를 실시하지 않은 비교예들이다.
| 증착온도(℃) | 증착압력(Torr) | He플라즈마 처리여부 | |
| #1 | 230 | 1 | ○ |
| #2 | 230 | 1 | × |
| #3 | 230 | 1.8 | ○ |
| #4 | 230 | 1.8 | × |
| #5 | 250 | 1 | ○ |
| #6 | 250 | 1 | × |
| #7 | 250 | 1.8 | ○ |
| #8 | 250 | 1.8 | × |
도 5에 도시된 바와 같이 액티브층(114)과 버퍼층(102) 사이의 계면에서 산소(O), 실리콘(Si), 수소(H), 인듐(In) 및 불소(F; Fluorine) 등이 검출된다. 특히, 버퍼층(102)에 플라즈마 표면 처리를 한 실시예(#1,#3,#5,#7)는 도 5 및 도 6a에 도시된 바와 같이 버퍼층(102)에 플라즈마 표면 처리를 하지 않은 비교예(#2,#4,#6,#8)에 비해 액티브층(114)과 버퍼층(102) 사이의 계면에서 불소 음이온의 밀도가 약 10배 이상 증가한다. 그리고, 플라즈마 표면 처리를 한 실시예(#1,#3,#5,#7)는 도 6b에 도시된 바와 같이 플라즈마 처리하지 않은 비교예(#2,#4,#6,#8)에 비해 액티브층(114)과 버퍼층(102) 사이의 계면에서 분자량(m/e) 285인 양이온의 밀도가 약 10배 이상 증가한다.이러한 액티브층(114) 및 버퍼층(102) 사이의 계면에서 검출되는 불소이온은 버퍼층(102) 내의 산소 결핍(Oxygen Vacancy) 및 부산물(SiOH)과 결합하게 됨으로써 버퍼층(102) 및 액티브층(114) 간의 트랩 사이트가 제거됨으로써 신뢰성이 향상된다. 또한, 액티브층(114) 및 버퍼층(102) 사이의 계면에서 검출되는 불소이온은 액티브층(114) 내의 금속-산화물의 결합을 안정화시켜 액티브층(114)의 박막의 밀도를 향상시킨다. 이에 따라, 버퍼층(102)의 표면 특성 및 버퍼층(102)과 액티브층(114) 간의 계면 특성이 안정된다.
이에 따라, 도 7 및 표 2에 도시된 바와 같이 버퍼층(102)에 플라즈마 표면 처리한 본 발명은 103시간 후 문턱전압이 초기보다 +0.694V쉬프트하는 반면에, 플라지마 처리하지 않은 종래는 2시간 후 문턱 전압이 초기보다 +1.557V쉬프트하게 된다. 이에 따라, 본 발명은 종래보다 박막트랜지스터의 문턱 전압의 변동이 최소화되므로 PBTS(Positive Bias Temperature Stress)특성이 개선됨을 알 수 있다.
| Stress | Vth(V) | △Vth(V) | |
| 종래 |
initial | 1.843 | - |
| Stress_1hr | 3.121 | 1.278 | |
| Stress_2hr | 3.400 | 1.557 | |
| 본 발명 |
initial | 0.019 | - |
| Stress_1.4hr | -0.038 | -0.057 | |
| Stress_4.1hr | -0.008 | -0.027 | |
| Stress_13.8hr | 0.063 | 0.044 | |
| Stress_15.2hr | 0.073 | 0.054 | |
| Stress_28.9hr | 0.188 | 0.169 | |
| Stress_103hr | 0.713 | 0.694 |
또한, 도 8에 도시된 바와 같이 정전용량-전압(C-V; Capacitance-Voltage)곡선이 좌측 방향으로 이동하며 기울기가 증가하므로 버퍼층(102)과 액티브층(114) 간의 계면 내에 존재하는 트랩 결함 영역(trap site)이 감소하게 되어 신뢰성이 향상된다.이와 같은, 본 발명에 따른 박막트랜지스터는 액정 표시 장치 및 유기 전계 발광 소자 등의 표시 장치에 적용되거나, 기판 상에 형성되는 게이트 구동부 등의 구동 회로의 스위칭 소자로 적용된다.
액정 표시 장치에 적용되는 본 발명에 따른 박막트랜지스터는 도 9에 도시된 바와 같이 액정셀(Clc)을 구동한다. 박막 트랜지스터(TFT)는 스캔 라인(SL)으로부터의 게이트 온 전압에 의해 턴-온되어 데이터 라인(DL)의 데이터 신호가 액정셀(Clc)의 화소 전극에 공급되며, 액정셀(Clc)은 화소 전극과 대향하는 공통 전극에 공급된 공통 전압(Vcom)과 데이터 신호와의 차만큼의 전압이 인가되고, 게이트 오프 전압에 의해 턴-오프되어 액정셀(Clc)에 인가된 전압이 유지되게 한다. 액정셀(Clc)은 인가된 전압에 따라 액정을 구동하여 광투과율을 조절함으로써 화상을 구현하게 된다. 한편, 본 발명에 따른 박막트랜지스터를 가지는 박막트랜지스터 기판은 도 10에 도시된 제조 공정을 통해 형성된다. 즉, 박막트랜지스터 기판은 도 2에 도시된 제조 공정을 통해 형성된 박막트랜지스터 상에 유기 절연 물질 및 무기 절연 물질을 도포한 다음 패터닝함으로써 도 10에 도시된 바와 같이 화소 컨택홀을 가지는 보호막(S17단계)이 형성되고, 그 보호막 상에 투명 도전막을 증착한 후 패터닝함으로써 화소 전극이 형성(S18단계)되어 완성된다.
유기 전계 발광 장치에 적용되는 본 발명에 따른 박막트랜지스터는 도 10에 도시된 바와 같이 발광 다이오드(OLED)를 구동하는 구동 트랜지스터(Tr_D) 및 스위칭 트랜지스터(Tr_Sw)에 적용된다.
스위칭 트랜지스터(Tr_Sw)는 스캔라인(SL)을 통해 공급된 게이트 전압에 응답하여 데이터라인(DL)을 통해 공급되는 데이터신호가 스토리지 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다.
구동 트랜지스터(Tr_D)는 스토리지 커패시터(Cst)에 저장된 데이터전압에 따라 고전위 라인(VDD)과 저전위 라인(VSS) 사이로 구동 전류가 흐르도록 동작한다.
유기 발광다이오드(OLED)는 구동 트랜지스터(Tr_D)와 접속된 양극, 발광층을 사이에 두고 양극과 대향하는 음극을 구비하며, 이러한 유기 발광다이오드(OLED)는 구동 트랜지스터(Tr_D)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
102 : 버퍼층 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
114 : 액티브층
108 : 소스 전극 110 : 드레인 전극
114 : 액티브층
Claims (6)
- 기판 상에 버퍼층을 형성하는 단계와;
플라즈마 처리 가스를 이용하여, 상기 버퍼층의 전면에 불소를 흡착시키는 단계와;
스퍼터링 공정을 이용하여 상기 버퍼층 상에 금속 산화물 반도체로 이루어진 액티브층을 형성하는 단계와;
상기 액티브층 상부에 게이트 절연 물질층을 형성하는 단계와;
상기 게이트 절연 물질층 상에 게이트 금속층을 형성하는 단계와;
포토리소그래피 공정 및 건식 식각 공정을 통해 상기 게이트 절연 물질층 및 상기 게이트 금속층을 동시에 패터닝하여 게이트 절연 패턴 및 게이트 전극을 형성하는 단계를 포함하며,
상기 게이트 절연 패턴 및 상기 게이트 전극을 형성하는 단계는 건식 식각 공정을 통해 상기 게이트 전극의 외측에 위치하는 상기 액티브층의 일부 영역에서 산소를 제거하여 도체화함으로써, 상기 액티브층에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하고,
상기 액티브층을 형성하는 단계는 불소가 잔존하는 챔버에서 이루어지고,
상기 액티브층과 상기 버퍼층 사이에는 다수의 나노 파티클이 형성되되, 상기 나노 파티클들은 상기 액티브층과 상기 버퍼층 사이의 계면에 부분적으로 위치하고,
상기 액티브층과 상기 버퍼층 사이의 계면에 불소 음이온과 양이온이 위치하는 박막트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 플라즈마 처리 가스는 H2 및 He 중 적어도 어느 하나를 포함하는 박막트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 버퍼층의 플라즈마 처리는 불소가 잔존하는 챔버에서 이루어지는 박막트랜지스터의 제조 방법. - 제 3 항에 있어서,
상기 버퍼층 전면을 플라즈마 처리하는 단계는 불소 가스를 포함하는 세정 가스를 이용하여 챔버를 세정하는 단계를 포함하되,
상기 버퍼층의 플라즈마 처리는 상기 챔버 세정시 이용된 불소가 잔존하는 챔버에서 이루어지는 박막트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 플라즈마 처리 가스는 H2 및 He 중 적어도 어느 하나와, 불소를 포함하는 박막트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 양이온은 284~286의 분자량을 가지며,
상기 버퍼층은 SiOx로 이루어진 단층 구조 또는 SiNx와 SiOx가 순차적으로 적층된 다층 구조로 형성되며,
상기 액티브층은 IZO를 포함하는 IGZO, ITZO 및 IAZO 중 적어도 어느 하나로 이루어진 박막트랜지스터의 제조 방법.
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