KR20240078591A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20240078591A
KR20240078591A KR1020230156247A KR20230156247A KR20240078591A KR 20240078591 A KR20240078591 A KR 20240078591A KR 1020230156247 A KR1020230156247 A KR 1020230156247A KR 20230156247 A KR20230156247 A KR 20230156247A KR 20240078591 A KR20240078591 A KR 20240078591A
Authority
KR
South Korea
Prior art keywords
layer
oxide semiconductor
semiconductor layer
display device
electrode
Prior art date
Application number
KR1020230156247A
Other languages
English (en)
Inventor
하지메 와따까베
마사시 즈부꾸
도시나리 사사끼
다까야 다마루
Original Assignee
가부시키가이샤 재팬 디스프레이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 재팬 디스프레이 filed Critical 가부시키가이샤 재팬 디스프레이
Publication of KR20240078591A publication Critical patent/KR20240078591A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/0418—Control or interface arrangements specially adapted for digitisers for error correction or compensation, e.g. based on parallax, calibration or alignment
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/13338—Input devices, e.g. touch panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134318—Electrodes characterised by their geometrical arrangement having a patterned common electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0448—Details of the electrode shape, e.g. for enhancing the detection of touches, for generating specific electric field shapes, for enhancing display quality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/045—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means using resistive elements, e.g. a single continuous surface or two parallel surfaces put in contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/122—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode having a particular pattern
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Quality & Reliability (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 과제는 간이한 구조로 표시부의 개구율을 향상시킨 표시 장치를 제공하는 것이다.
표시 장치는, 각각 반도체 장치에 접속된 복수의 화소 전극과, 각각 상기 복수의 화소 전극의 일부에 대향하여 배치된 복수의 공통 전극과, 각각 상기 복수의 공통 전극에 접속된 복수의 공통 배선을 구비하고, 상기 반도체 장치는, 다결정 구조를 갖는 산화물 반도체층을 포함하고, 상기 공통 배선의 적어도 일부는, 상기 산화물 반도체층으로 구성되어 있다. 상기 복수의 공통 전극은, 각각 상기 복수의 화소 전극의 일부에 걸쳐서 배치되어 있어도 된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시 형태의 하나는, 표시 장치에 관한 것이다.
종래, 표시부에 겹쳐서 터치 센서를 배치한 터치 센서를 구비한 표시 장치가 알려져 있다. 터치 센서는, 표시부에 접촉한 손가락 등의 위치를 검출하는 센서이고, 예를 들어 저항막 방식, 정전 용량 방식 등 다양한 방식의 터치 센서가 존재한다. 특히, 정전 용량 방식은, 복수 개소의 터치 검출이 가능하다고 하는 이점을 갖고, 널리 보급되고 있다. 정전 용량 방식은, 또한 자기 용량 방식 및 상호 용량 방식으로 구별된다. 특히, 자기 용량 방식의 터치 센서를 구비하는 표시 장치는, 터치 센서로서 사용하는 전극의 수가 상호 용량 방식에 비교하여 적고, 표시 장치 전체의 구조가 간이해진다고 하는 이점을 갖는다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제2016-42184호 공보
자기 용량 방식의 터치 센서는, 터치 검출에 사용하는 복수의 검출 전극에 대하여 제어 전압(예를 들어, 접지 전압)을 인가하기 위해, 각 검출 전극을 공통 배선으로 전기적으로 접속할 필요가 있다. 그 때문에, 자기 용량 방식의 터치 센서를 구비하는 표시 장치의 표시부에는 복수의 검출 전극이 배치되고, 이들의 검출 전극을 전기적으로 접속하기 위해 복수의 공통 배선이 배치된다. 이러한 복수의 공통 배선은, 일반적으로 금속 재료로 구성되기 때문에, 표시부의 개구율(표시부의 면적에 대한 화소로서 유효한 영역이 차지하는 비율)을 감소시켜 버리는 경우가 있다.
본 발명의 일 실시 형태는, 상기 문제를 감안하여 이루어진 것이고, 간이한 구조로 표시부의 개구율을 향상시킨 표시 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 실시 형태의 표시 장치는, 각각 반도체 장치에 접속된 복수의 화소 전극과, 각각 상기 복수의 화소 전극의 일부에 대향하여 배치된 복수의 공통 전극과, 각각 상기 복수의 공통 전극에 접속된 복수의 공통 배선을 구비하고, 상기 반도체 장치는, 다결정 구조를 갖는 산화물 반도체층을 포함하고, 상기 공통 배선의 적어도 일부는, 상기 산화물 반도체층으로 구성되어 있다.
도 1은 본 발명의 일 실시 형태의 표시 장치 구성을 도시하는 평면도이다.
도 2는 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소 회로의 구성을 도시하는 도면이다.
도 3은 본 발명의 일 실시 형태의 표시 장치에 있어서의 터치 센서 회로의 구성을 도시하는 평면도이다.
도 4는 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소의 구조를 도시하는 단면도이다.
도 5는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 구성을 도시하는 단면도이다.
도 6은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 구성을 도시하는 평면도이다.
도 7a는 산화물 반도체층의 도전부에 포함되는 Poly-OS의 결합 상태를 설명하기 위한 모식도이다.
도 7b는 산화물 반도체층의 도전부에 포함되는 Poly-OS의 결합 상태를 설명하기 위한 모식도이다.
도 7c는 산화물 반도체층의 도전부에 포함되는 Poly-OS의 결합 상태를 설명하기 위한 모식도이다.
도 8은 산화물 반도체층의 도전부의 밴드 구조를 설명하기 위한 밴드 다이어그램이다.
도 9는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 시퀀스도이다.
도 10은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 11은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 12는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 14는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 15는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 16은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 17은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 18은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 19는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 구성을 도시하는 단면도이다.
도 20은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 시퀀스도이다.
도 21은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 22는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 23은 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 24는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 시퀀스도이다.
도 25는 본 발명의 일 실시 형태의 표시 장치에 사용하는 반도체 장치의 제조 방법을 도시하는 시퀀스도이다.
도 26은 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소의 구조를 도시하는 단면도이다.
도 27은 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소의 구조를 도시하는 단면도이다.
도 28은 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소의 구조를 도시하는 단면도이다.
도 29는 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소의 구조를 도시하는 단면도이다.
도 30은 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소 회로의 구성을 도시하는 도면이다.
도 31은 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소의 구조를 도시하는 단면도이다.
이하에, 본 발명의 각 실시 형태에 대해서, 도면을 참조하면서 설명한다. 이하의 개시는 어디까지나 일례에 지나지 않는다. 당업자가, 발명의 주지를 유지하면서, 실시 형태의 구성을 적절히 변경함으로써 용이하게 상도할 수 있는 구성은, 당연히 본 발명의 범위에 함유된다. 도면은 설명을 보다 명확히 하기 위해, 실제의 양태에 비해, 각 부의 폭, 두께, 형상 등에 대하여 모식적으로 표시되는 경우가 있다. 그러나, 도시된 형상은 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 본 명세서와 각 도면에 있어서, 기출의 도면에 관하여 전술한 것과 마찬가지의 요소에는, 동일한 부호를 붙여, 상세한 설명을 적절히 생략하는 경우가 있다.
각 실시 형태에 있어서, 기판으로부터 산화물 반도체층을 향하는 방향을 상 또는 상방이라고 한다. 반대로, 산화물 반도체층으로부터 기판을 향하는 방향을 하 또는 하방이라고 한다. 이와 같이, 설명의 편의상, 상방 또는 하방이라고 하는 어구를 사용하여 설명하지만, 예를 들어 기판과 산화물 반도체층의 상하 관계가 도시와 반대로 되도록 배치되어도 된다. 이하의 설명에서, 예를 들어 기판 상의 산화물 반도체층이라고 하는 표현은, 상기와 같이 기판과 산화물 반도체층의 상하 관계를 설명하고 있는 것에 지나지 않고, 기판과 산화물 반도체층 사이에 다른 부재가 배치되어 있어도 된다. 상방 또는 하방은, 복수의 층이 적층된 구조에 있어서의 적층순을 의미하는 것이고, 「트랜지스터의 상방의 화소 전극」이라고 표현하는 경우, 평면으로 보아, 트랜지스터와 화소 전극이 겹치지 않는 위치 관계여도 된다. 한편, 「트랜지스터의 연직 상방의 화소 전극」이라고 표현하는 경우는, 평면으로 보아, 트랜지스터와 화소 전극이 겹치는 위치 관계를 의미한다.
각 실시 형태에 있어서, 어떤 하나의 막에 대하여 에칭 등의 가공 처리를 실시함으로써 형성된 복수의 요소(element)는, 각각 다른 기능 또는 역할을 갖는 요소로서 기재되는 경우가 있다. 이들 복수의 요소는, 동일한 층 구조 및 동일한 재료로 구성된 것이고, 동일층으로 구성된 요소로서 기재된다.
각 실시 형태에 있어서, 「표시 장치」란, 전기 광학층을 사용하여 영상을 표시하는 장치를 가리킨다. 예를 들어, 표시 장치라고 하는 용어는, 전기 광학층을 포함하는 표시 패널뿐만 아니라, 표시 패널에 대하여 다른 광학 부재(예를 들어, 편광 부재 또는 백라이트 등)를 장착한 장치도 포함한다. 「전기 광학층」에는, 기술적인 모순을 발생하지 않는 한, 액정층, 일렉트로루미네센스(EL)층, 일렉트로크로믹(EC)층, 전기 영동층이 포함될 수 있다. 후술하는 각 실시 형태에 있어서, 액정층을 포함하는 액정 표시 장치를 예시하여 설명하지만, 본 발명은 상술한 다른 전기 광학층을 포함하는 표시 장치에 대해서도 적용할 수 있다.
각 실시 형태에 있어서, 「α는 A, B 또는 C를 포함한다」, 「α는 A, B 및 C 중 어느 것을 포함한다」, 「α는 A, B 및 C로 이루어지는 군에서 선택되는 하나를 포함한다」라고 하는 표현은, 특별히 명시가 없는 한, α는 A 내지 C의 복수의 조합을 포함하는 경우를 배제하지 않는다. 또한, 이들의 표현은, α가 다른 요소를 포함하는 경우도 배제하지 않는다.
(제1 실시 형태)
[표시 장치의 구성]
본 발명의 일 실시 형태의 표시 장치(100)에 대해서 설명한다. 본 실시 형태에 있어서, 표시 장치(100)는 전기 광학층으로서 액정층을 구비한 액정 표시 장치이다. 보다 상세하게는, 표시 장치(100)는 터치 센서 기능을 구비한 액정 표시 장치이다. 구체적으로는, 표시 장치(100)는 자기 용량 방식의 터치 센서를 구비하고 있다.
도 1은, 본 발명의 일 실시 형태의 표시 장치(100)의 구성을 도시하는 평면도이다. 도 1에 도시하는 바와 같이, 표시 장치(100)의 회로 기판(100A)의 표면측에는, 표시부(110), 주사측 구동부(120) 및 단자부(130)가 마련되어 있다.
회로 기판(100A)은, 투광성을 갖는 지지 기판 상에, 산화물 반도체를 사용하여 형성된 반도체 장치를 복수 배치한 기판이다. 본 실시 형태에서는, 반도체 장치로서 박막 트랜지스터를 배치하는 예를 나타내지만, 이 예에 한정되는 것은 아니며, 스위칭 소자로서 기능하는 소자이면, 다른 반도체 장치를 배치해도 된다. 회로 기판(100A)은 액티브 매트릭스 기판이라고 불리는 경우도 있다. 회로 기판(100A)을 구성하는 지지 기판으로서는, 투광성을 갖는 기판을 사용할 수 있다. 예를 들어, 지지 기판으로서, 유리 기판, 또는 가요성을 갖는 수지 기판을 사용하는 것이 바람직하다.
표시부(110)는 화상을 표시하는 복수의 화소(112)를 제어하기 위한 부위이다. 구체적으로는, 표시부(110)는 D1 방향(행방향)으로 연장되는 복수의 주사 신호선(114) 및 D2 방향(열방향)으로 연장되는 복수의 영상 신호선(116)을 포함하고, 복수의 주사 신호선(114) 및 복수의 영상 신호선(116)의 교점 각각에 대응하여, 박막 트랜지스터 등의 반도체 장치를 포함하는 화소(112)를 갖는다. 본 실시 형태에 있어서, 개개의 화소(112)는 R(적색), G(녹색) 및 B(청색) 중 어느 색에 대응하는 서브 화소이다. 따라서, 실제로는, RGB의 각 색에 대응하는 3개의 화소(112)를 포함하는 1개의 화소(메인 화소)를 단위로서 컬러 표시를 행하는 구성으로 되어 있다.
여기서, 개개의 화소(112)의 발광 제어를 행하기 위한 화소 회로(200)에 대하여 도 2를 사용하여 설명한다. 설명의 편의상, 1개의 반도체 장치(박막 트랜지스터)와 하나의 보유 지지 용량을 사용한 기본적인 구성을 예시하여 설명하지만, 화소 회로(200)의 구성은, 이 예에 한정되는 것은 아니다.
도 2는, 본 발명의 일 실시 형태의 표시 장치(100)에 있어서의 화소 회로(200)의 구성을 도시하는 도면이다. 도 2에 도시하는 바와 같이, 화소 회로(200)는 선택 트랜지스터(201), 보유 지지 용량(202) 및 액정 소자(203)를 포함한다. 후술하는 바와 같이, 선택 트랜지스터(201)는 산화물 반도체층으로 구성되는 채널부를 포함하는 박막 트랜지스터이다.
선택 트랜지스터(201)의 게이트는 주사 신호선(114)에 접속된다. 선택 트랜지스터(201)의 소스는 영상 신호선(116)에 접속된다. 영상 신호선(116)에는 액정 소자(203)를 투과하는 광량을 정하는 계조 신호가 공급된다. 주사 신호선(114)에는 계조 신호를 기입하는 화소를 선택하기 위한 주사 신호가 공급된다. 선택 트랜지스터(201)의 드레인은 보유 지지 용량(202) 및 액정 소자(203)에 접속되어 있다. 선택 트랜지스터(201)의 소스 및 드레인은 영상 신호선(116)에 인가된 전압과 보유 지지 용량(202)에 축적된 전압의 대소 관계에 의해 교체되는 경우가 있다.
보유 지지 용량(202)은 선택 트랜지스터(201)를 통해 영상 신호선(116)으로부터 입력된 전압을 보유 지지하는 콘덴서이다. 보유 지지 용량(202)의 한쪽의 전극은 선택 트랜지스터(201)의 드레인에 접속되고, 다른 쪽의 전극은 접지 전위로 고정된다. 단, 이 예에 한정되는 것은 아니며, 다른 쪽의 전극은 다른 전위로 고정되어도 된다.
액정 소자(203)는, 한 쌍의 전극간에 액정층을 마련한 구조를 갖는 전기 광학 소자이다. 구체적인 구조는 후술하지만, 본 실시 형태의 액정 소자(203)는 선택 트랜지스터(201)의 드레인에 접속된 화소 전극과, 공통 배선(204)에 접속된 공통 전극을 포함하고, 화소 전극과 공통 전극 사이에 형성된 전계에 의해 액정 분자의 배향이 제어된다. 본 실시 형태에서는, 공통 배선(204)에 접속된 공통 전극은 액정층에 전압을 인가하는 전극으로서 기능함과 함께, 터치 센서의 검출 전극으로서 기능한다. 이 점에 대해서는 후술한다.
이상 설명한 화소 회로(200)가 표시 장치(100)의 각 화소(112)에 배치되어 있다. 바꿔 말하면, 도 1에 도시한 표시부(110)는 화소 회로(200)의 집합체로 구성되어 있다고도 할 수 있다.
도 1에 설명을 되돌린다. 주사측 구동부(120)는 주사 신호선(114)에 연결되고, 주사 신호선(114)에 대하여 주사 신호를 전달한다. 구체적으로는, 주사 신호는, 도 2에 도시한 선택 트랜지스터(201)의 게이트에 부여되고, 선택 트랜지스터(201)의 스위칭 제어에 사용된다. 본 실시 형태에서는, 복수의 화소(112)에 포함되는 화소 회로(200)와 마찬가지로, 주사측 구동부(120)를 구성하는 구동 회로도 박막 트랜지스터를 사용하여 형성되어 있지만, IC칩 등으로 대용하는 것도 가능하다. 또한, 본 실시 형태에서는, 회로 기판(100A)에, 표시부(110)를 사이에 두고 2개의 주사측 구동부(120)가 마련되어 있지만, 주사측 구동부(120)는 어느 한쪽만이어도 된다.
단자부(130)는 회로 기판(100A)에 배치된 각종 배선과 플렉시블 프린트 회로 기판(140)을 전기적으로 접속하기 위한 부위이다. 구체적으로는, 단자부(130)는 복수의 영상 신호선(116), 주사측 구동부(120)에 제어 신호를 공급하기 위한 배선(도시하지 않음) 및 공통 배선(204)(도 2 참조)에 접속된 복수의 단자의 집합체이다. 단자부(130)는 표시부(110)의 외측에 배치된다. 외부로부터 공급되는 영상 신호 및 제어 신호는 단자부(130)를 통해, 각각 표시부(110) 및 주사측 구동부(120)에 공급된다. 또한, 표시 장치(100)의 터치 센서 기능은, 공통 배선(204)을 통해 외부로 출력되는 검출 신호를 처리함으로써 실현된다.
단자부(130)에는, 플렉시블 프린트 회로 기판(140)이 접속된다. 플렉시블 프린트 회로 기판(140)은 회로 기판(100A)과 외부의 제어 회로(도시하지 않음)를 접속하기 위한 인터페이스 기판이다. 본 실시 형태에서는, 플렉시블 프린트 회로 기판(140)에 대하여 표시 제어 회로(150)가 실장되어 있다. 표시 제어 회로(150)는 표시부(110)에 공급하는 영상 신호 및 주사측 구동부(120)에 공급하는 각종 제어 신호의 신호 처리를 실행하는 신호 처리 회로이다.
본 실시 형태에 있어서, 표시 제어 회로(150)는 공통 배선(204)을 통해 취득한 검출 신호에 기초하여 터치 위치를 검출하는 터치 센서 회로로서의 기능도 갖는다. 단, 이 예에 한정되지 않고, 표시 제어에 관한 기능과, 터치 센서에 관한 기능은, 개별의 제어 회로로 나누어 마련해도 된다. 본 실시 형태에서는, 표시 제어 회로(150)는 IC칩의 형태로 플렉시블 프린트 회로 기판(140)에 실장된다.
플렉시블 프린트 회로 기판(140)은 수지 재료로 구성된 가요성 기판 상에 배선이 인쇄된 회로 기판이기 때문에, 절곡하는 것이 가능하다. 본 실시 형태에서는, 플렉시블 프린트 회로 기판(140)을 일점쇄선으로 나타내는 절곡선(142)으로 절곡하고, 플렉시블 프린트 회로 기판(140)과 회로 기판(100A)의 이면측(표시부(110) 등이 형성되어 있지 않은 측)이 겹치도록 할 수 있다.
다음에, 터치 센서에 대해서 설명한다. 본 실시 형태의 표시 장치(100)는 자기 용량 방식의 터치 센서를 구비하고 있다. 단, 터치 센서의 방식은, 자기 용량 방식에 한정되는 것은 아니다. 본 발명은 터치 센서를 구성하는 검출 전극에 신호를 공급하기 위한 배선, 또는 검출 전극으로부터 신호를 출력하기 위한 배선이 표시부에 배치된 표시 장치이면, 어떠한 표시 장치에도 적용할 수 있다.
도 3은, 본 발명의 일 실시 형태의 표시 장치(100)에 있어서의 터치 센서 회로(115)의 구성을 도시하는 평면도이다. 터치 센서 회로(115)는 회로 기판(100A)에 마련되어 있고, 평면으로 보아 실질적으로 표시부(110)와 동일한 영역에 배치된다. 터치 센서 회로(115)는 D1 방향(행방향) 및 D2 방향(열방향)으로 배열된 복수의 공통 전극(205)과, 각각 복수의 공통 전극(205)과 전기적으로 접속된 복수의 공통 배선(204)을 포함한다. 복수의 공통 배선(204)은 단자부(130)에 접속되어 있다.
도 3에 도시하는 바와 같이, 본 실시 형태에서는, D2 방향으로 배열되는 복수의 공통 전극(205a 내지 205c)에 대응하여, 각각 복수의 공통 배선(204a 내지 204c)이 접속된다. 즉, D2 방향으로 m개의 공통 전극(205)이 배열되어 있는 경우, 일렬의 공통 전극(205)에 대응하는 공통 배선(204)의 수는, m개가 된다. D1 방향으로 배열되는 공통 전극(205)의 수가 n개이면, 합계로 n×m개의 공통 배선(204)이 배치된다.
공통 배선(204)은 공통 전극(205)에 소정의 전압(예를 들어, 접지 전압)을 인가하거나, 공통 전극(205)으로부터 터치 위치를 나타내는 검출 신호를 판독하거나 하기 위해 사용된다. 즉, 본 실시 형태에 있어서, 공통 전극(205)은 표시 기간에 있어서 액정층에 전압을 인가하기 위한 전극으로서 사용됨과 함께, 센싱 기간에 있어서 터치 센서의 검출 전극으로서 사용된다. 자기 용량 방식의 터치 센서에 있어서의 터치 위치의 검출 방법은 공지이므로, 여기서의 설명은 생략한다.
도 3에 도시한 하나의 공통 전극(205)은, 복수의 화소(112)의 화소 회로(200)에 걸쳐서 배치되어 있다. 상세는 후술하지만, 각 화소 회로(200)에는 액정층에 전압을 인가하기 위한 공통 전극이 마련되어 있다. 즉, 도 3에 도시한 하나의 공통 전극(205)은, 복수의 화소 회로(200)에 포함되는 각 공통 전극의 집합체라고 할 수 있다. 각 공통 배선(204)은 하나의 공통 전극(205), 즉, 복수의 화소 회로(200)의 각각에 포함되는 복수의 공통 전극과 전기적으로 접속되어 있다.
도 4는, 본 발명의 일 실시 형태의 표시 장치(100)에 있어서의 화소(112)의 구조를 도시하는 단면도이다. 도 4에 도시하는 바와 같이, 선택 트랜지스터(201)는 기판(500) 상에 마련된다. 기판(500)은 투광성을 갖는 기판이고, 예를 들어 유리 기판 또는 수지 기판을 사용할 수 있다. 하지층(520)은 산화실리콘층, 질화실리콘층, 또는 산화실리콘층 및 질화실리콘층의 적층막으로 구성된다. 하지층(520)은 기판(500)으로부터의 불순물 등의 침입을 방지하는 역할을 갖는다.
본 실시 형태의 선택 트랜지스터(201)는 다결정 구조를 갖는 산화물 반도체로 구성된 산화물 반도체층(544)을 포함한다. 산화물 반도체로서는, 예를 들어 인듐(In)을 포함하는 2 이상의 금속을 포함하는 금속 산화물이 사용된다. 통상, 산화물 반도체는 투광성을 갖고, 가시광에 대하여 투명하다. 산화물 반도체층(544)은 채널부(403a) 및 도전부(403b)를 포함한다. 채널부(403a)는 선택 트랜지스터(201)의 채널로서 기능한다. 도전부(403b)는 선택 트랜지스터(201)의 소스 또는 드레인으로서 기능한다. 선택 트랜지스터(201)의 상세한 구조에 대해서는 후술한다.
도 4에 도시하는 바와 같이, 도 3에 도시한 공통 배선(204)은 선택 트랜지스터(201)를 구성하는 산화물 반도체층(544)과 동일층으로 구성되어 있다. 즉, 본 실시 형태에 있어서, 산화물 반도체층(544)과 공통 배선(204)은, 동일한 산화물 반도체층에서 유래되는, 동일한 층 구조 및 동일한 재료로 구성된 요소이다. 상세는 후술하지만, 공통 배선(204)은 산화물 반도체층(544)의 도전부(403b)와 동시에 형성된다. 후술하는 바와 같이, 도전부(403b)는 산화물 반도체층(544) 중 불순물을 첨가하는 과정에서 도전성이 부여된 부분이다. 공통 배선(204)은 도전부(403b)와 동일한 프로세스를 거쳐서 도전성이 부여된 산화물 반도체층으로 구성된다. 이 점에 대해서는, 선택 트랜지스터(201)의 제조 방법과 아울러 후술한다.
선택 트랜지스터(201) 및 공통 배선(204) 상에는, 수지 재료로 구성된 평탄화층(610)이 마련된다. 평탄화층(610)은 선택 트랜지스터(201)의 형성에 수반하여 발생한 기판(500) 상의 기복을 평탄화하는 역할을 갖는다. 평탄화층(610) 상에는, 화소 전극(620)이 마련된다. 화소 전극(620)은 ITO 등의 금속 산화물을 포함하는 투명 도전막으로 구성된다. 화소 전극(620)은 평탄화층(610)에 마련된 콘택트 홀을 통해 선택 트랜지스터(201)에 접속된다.
화소 전극(620) 상에는, 절연층(630)이 마련된다. 절연층(630)은 산화실리콘층, 질화실리콘층, 또는 그들의 적층 구조로 구성된다. 절연층(630) 상에는, 일부가 화소 전극(620)과 중첩되도록 공통 전극(205)이 마련된다. 공통 전극(205)은 화소 전극(620)과 마찬가지로, ITO 등의 금속 산화물을 포함하는 투명 도전막으로 구성된다. 공통 전극(205)은 평탄화층(610) 및 절연층(630)에 마련된 콘택트 홀을 통해 공통 배선(204)에 접속된다. 도 3을 사용하여 설명한 바와 같이, 공통 전극(205)은 센싱 기간에 있어서 공통 배선(204)을 통해 신호의 입출력을 행함으로써 터치 센서의 검출 전극으로서 기능한다.
본 실시 형태에 있어서, 공통 전극(205)은 빗살형의 패턴 형상을 갖는다. 예를 들어, 공통 전극(205)은 도 1의 D1 방향으로 연장되는 선상의 전극에, D2 방향으로 연장되는 복수의 선상 전극이 접속된 패턴 형상을 갖는다. 도 4에 도시하는 예에서는, 화소 전극(620)에 중첩되는 3개의 전극 패턴이 도시되어 있지만, 이들은 D2 방향으로 연장되는 복수의 선상 전극의 단면에 상당하고, 서로 전기적으로 접속되어 있다. 즉, 도 4에서는, 각각 분리되어 도시되어 있지만, 공통 전극(205)은 모두 공통 배선(204)과 전기적으로 접속되어 있다.
본 실시 형태에서는, 화소 전극(620)과 공통 전극(205) 사이에 프린지 전계를 형성하여 액정층(650)의 액정 분자를 배향시키는 FFS(Fringe Field Switching) 방식을 채용하고 있다. 액정 표시 장치의 구동 방식으로서 FFS 방식은 공지이므로, 여기서의 설명은 생략한다. 프린지 전계를 형성할 때, 공통 전극(205)에는 소정의 전압(예를 들어, 접지 전압)이 인가된다. 즉, 프린지 전계의 강도는, 화소 전극(620)에 인가되는 전압에 의해 제어된다. 이와 같이, 공통 전극(205)은 표시 기간에 있어서 공통 배선(204)을 통해 정전압에 보유 지지됨으로써, 액정층에 전압을 인가하기 위한 전극으로서 기능한다.
본 실시 형태에서는, 화소 전극(620)과 공통 전극(205) 사이에 프린지 전계를 형성하는 FFS 방식을 채용한 예에 대해서 설명했지만, 이 예에 한정되는 것은 아니며, 예를 들어 IPS(In-Plane Switching) 방식을 채용해도 된다. 이 경우, 화소 전극 및 공통 전극의 양쪽을 빗살형의 패턴 형상으로 구성함과 함께, 화소 전극 및 공통 전극의 빗살 부분을 서로 대향시켜서 배치하면 된다. IPS 방식의 경우, 서로 횡방향에 있어서 대향하는 화소 전극 및 공통 전극에 의해 횡전계가 형성되고, 당해 횡전계에 의해 액정 분자의 배향 제어가 행해진다.
화소 전극(620) 및 공통 전극(205) 상에는, 액정층(650)을 통해 기판(700) 및 컬러 필터(710)가 마련된다. 본 실시 형태에서는, 기판(700) 및 컬러 필터(710)를 아울러 대향 기판(700A)이라고 칭한다. 액정층(650)은 도시하지 않은 시일재에 의해 접합된 회로 기판(100A)과 대향 기판(700A) 사이에 배치된다. 도 4에서는 도시를 생략하지만, 회로 기판(100A) 및 대향 기판(700A)에 있어서의 액정층(650)과 접하는 면에는, 배향막이 마련되어 있다. 또한, 본 실시 형태에서는, 기판(700) 상에 컬러 필터(710)만 도시하고 있지만, 필요에 따라서 차광막(소위 블랙 매트릭스)이 마련되어 있어도 된다.
이상 설명한 바와 같이, 본 실시 형태에서는, 각 화소(112)에, 화소 전극(620)과 중첩되어 배치된 공통 전극(205)을 갖고, 공통 전극(205)이 공통 배선(204)과 전기적으로 접속되어 있다. 이때, 공통 배선(204)은 각 화소(112)에 배치된 반도체 장치(여기서는 선택 트랜지스터(201))의 활성층(채널부(403a)를 포함하는 반도체층)으로서 기능하는 산화물 반도체층(544)으로 구성되어 있다. 공통 배선(204)은, 전체가 산화물 반도체층(544)으로 구성되어 있을 필요는 없고, 적어도 일부가 산화물 반도체층(544)으로 구성되어 있어도 된다.
본 실시 형태의 선택 트랜지스터(201)에 사용한 산화물 반도체층(544)은 다결정 구조를 갖고, 매우 결정성이 우수하다. 또한, 본 실시 형태의 산화물 반도체층(544)에 도전성을 부여한 도전부(403b)는 저항이 종래의 것보다 대폭으로 낮다는 특장을 갖는다. 구체적으로는, 도전부(403b)의 시트 저항은 1000Ω/sq. 이하(바람직하게는, 500Ω/sq. 이하, 더욱 바람직하게는 250Ω/sq. 이하)이고, 충분히 배선으로서의 사용이 가능하게 되어 있다. 본 실시 형태의 표시 장치(100)는, 이러한 산화물 반도체층(544)의 물성에 착안하여, 터치 센서 회로(115)로서 사용하는 공통 배선(204)을 산화물 반도체층(544)과 동일층으로 구성하고 있다.
본 실시 형태에 따르면, 종래 기술에 있어서 표시부(110)의 개구율을 저감시키는 요인이 되었던 터치 센서용의 공통 배선(204)을 투광성 재료(구체적으로는, 금속 산화물로 구성되는 산화물 반도체층(544))로 구성할 수 있다. 게다가, 공통 배선(204)은 선택 트랜지스터(201)에 사용하는 산화물 반도체층(544)과 동일층으로 구성할 수 있으므로, 간이한 구조로 표시 장치(100)의 표시부 개구율을 향상시키는 것이 가능하다.
이상 설명한 표시부(110)의 구조는, 산화물 반도체층의 저항을 배선으로서 사용할 수 있는 레벨까지 작게 한 것에 의해 실현되고 있다. 구체적으로는, 산화물 반도체를 사용한 반도체 장치인 선택 트랜지스터(201)의 도전부(403b)를 저저항화함으로써 실현된다. 따라서, 본 실시 형태에서 사용하는 반도체 장치(도 4에서는, 선택 트랜지스터(201))의 구성 및 제조 방법에 대해서 이하에 설명한다.
[반도체 장치의 구성]
도 5는 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10)의 구성을 도시하는 단면도이다. 도 6은 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10)의 구성을 도시하는 평면도이다. 도 5는 도 6에 도시하는 일점쇄선으로 절단했을 때의 단면도에 대응한다. 설명의 편의상, 약간 다른 치수로 도시되어 있지만, 도 5에 도시하는 반도체 장치(10)와 도 4에 도시한 선택 트랜지스터(201)는, 기본적으로 동일한 구조이다.
도 5에 도시하는 바와 같이, 반도체 장치(10)는 기판(500)의 상방에 마련되어 있다. 반도체 장치(10)는 하지층(520), 산화물 반도체층(544), 게이트 절연층(550), 게이트 전극(564), 절연층(570), 절연층(580), 소스 전극(591) 및 드레인 전극(593)을 포함한다.
하지층(520)은 기판(500) 상에 마련되어 있다. 산화물 반도체층(544)은 하지층(520) 상에 마련되어 있다. 산화물 반도체층(544)은 하지층(520)에 접하고 있다. 산화물 반도체층(544)의 주면 중, 게이트 절연층(550)에 접하는 면을 상면이라고 칭하고, 하지층(520)에 접하는 면을 하면이라고 칭한다. 또한, 상면과 하면 사이의 면을 측면이라고 한다. 하지층(520)은 기판(500)으로부터 산화물 반도체층(544)을 향하여 확산되는 불순물을 차폐하는 배리어막으로서의 기능을 구비한다.
산화물 반도체층(544)은 투광성을 갖고 있다. 또한, 산화물 반도체층(544)은 소스 영역(544S), 드레인 영역(544D) 및 채널 영역(544CH)으로 구분된다. 채널 영역(544CH)은 산화물 반도체층(544) 중 게이트 전극(564)의 연직 하방의 영역이다. 소스 영역(544S)은, 산화물 반도체층(544) 중 게이트 전극(564)과 겹치지 않는 영역이며, 채널 영역(544CH)보다도 소스 전극(591)에 가까운 측의 영역이다. 드레인 영역(544D)은, 산화물 반도체층(544) 중 게이트 전극(564)과 겹치지 않는 영역이며, 채널 영역(544CH)보다도 드레인 전극(593)에 가까운 측의 영역이다. 채널 영역(544CH)은, 도 4에 도시한 채널부(403a)에 상당하고, 소스 영역(544S) 및 드레인 영역(544D)은, 각각 도 4에 도시한 도전부(403b)에 상당한다.
게이트 전극(564)은 금속층으로 구성되고, 산화물 반도체층(544)에 대향하고 있다. 게이트 절연층(550)은 산화물 반도체층(544)과 게이트 전극(564) 사이에 마련되어 있다. 게이트 절연층(550)은 산화물 반도체층(544)에 접하고 있다. 절연층(570) 및 절연층(580)은, 각각 게이트 절연층(550) 및 게이트 전극(564) 상에 마련되어 있다. 절연층(570) 및 절연층(580)에는, 산화물 반도체층(544)에 도달하는 콘택트 홀(571 및 573)이 마련되어 있다. 소스 전극(591)은 콘택트 홀(571)을 통해 소스 영역(544S)에 접한다. 드레인 전극(593)은 콘택트 홀(573)을 통해 드레인 영역(544D)에 접한다.
산화물 반도체층(544)은 복수의 결정립을 포함하는 다결정 구조를 갖는다. 상세는 후술하지만, Poly-OS(Poly-crystalline Oxide Semiconductor) 기술을 사용함으로써, 다결정 구조를 갖는 산화물 반도체층(544)을 형성할 수 있다. 이하의 설명에 있어서, 다결정 구조를 갖는 산화물 반도체 그 자체를 가리켜서 Poly-OS라고 칭하는 경우가 있다.
본 실시 형태에 있어서, 산화물 반도체층(544)은 인듐을 포함하는 2 이상의 금속을 포함하고, 2 이상의 금속에 있어서의 인듐의 비율은 50％ 이상이다. 인듐 이외의 금속 원소로서, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코늄(Zr) 및 란타노이드가 사용된다. 단, 이 예에 한정되지 않고, 산화물 반도체층(544)은, 상기 이외의 금속 원소를 포함하고 있어도 된다.
또한, 소스 영역(544S) 및 드레인 영역(544D)은, 상기 금속 원소 이외의 원소를 포함하고 있어도 된다. 상세는 후술하지만, 소스 영역(544S) 및 드레인 영역(544D)은 채널 영역(544CH)보다도 저항률이 낮다. 이러한 저항률의 저하는, 산화물 반도체층(544)에 아르곤(Ar), 인(P), 또는 보론(B) 등의 원소(이하, 「불순물 원소」라고 함)를 첨가하는 과정에서 실현된다.
소스 영역(544S) 및 드레인 영역(544D)에 포함되는 불순물 원소의 농도는, SIMS 분석(2차 이온 질량 분석)으로 측정한 경우에, 1×1018cm-3 이상 1×1021cm-3 이하인 것이 바람직하다. 소스 영역(544S) 및 드레인 영역(544D)에, 1×1018cm-3 이상 1×1021cm-3 이하로 불순물 원소가 포함되는 경우, 이온 주입법 또는 이온 도핑법에 의해 불순물 원소가 의도적으로 첨가된 것으로 추정된다. 단, 소스 영역(544S) 및 드레인 영역(544D)에는, 1×1018cm-3 미만의 농도로, 아르곤(Ar), 인(P), 또는 보론(B) 이외의 불순물 원소가 포함되어 있어도 된다. 또한, 채널 영역(544CH)에, 불순물 원소가 포함되면, 반도체 장치(10)의 특성에 영향을 미친다. 그 때문에, 채널 영역(544CH)에 포함되는 불순물 원소의 농도는, 1×1018cm-3 미만(보다 바람직하게는 1×1016cm-3 이하)인 것이 바람직하다.
게이트 전극(564)은 반도체 장치(10)의 톱 게이트로서의 기능을 구비한다. 게이트 절연층(550)은 톱 게이트에 대한 게이트 절연층으로서의 기능을 구비하고, 제조 프로세스에 있어서의 열처리에 의해 산소를 방출하는 기능을 구비한다. 절연층(570) 및 절연층(580)은, 각각 게이트 전극(564)과 소스 전극(591) 사이, 및 게이트 전극(564)과 드레인 전극(593) 사이를 절연한다. 이에 의해, 게이트 전극(564)과 소스 전극(591) 사이, 및 게이트 전극(564)과 드레인 전극(593) 사이에 발생하는 기생 용량을 저감할 수 있다.
도 6에 도시하는 바와 같이, 게이트 배선(565)은, 제1 방향(D1 방향)으로 연장된다. 게이트 배선(565)의 일부는, 제2 방향(D2 방향)을 향하여 분기되고, 산화물 반도체층(544)과 중첩된다. 게이트 배선(565) 중 산화물 반도체층(544)과 중첩된 부분이, 게이트 전극(564)으로서 기능한다. 산화물 반도체층(544)과 게이트 전극(564)이 중첩되는 영역(즉, 채널 영역(544CH))의 제1 방향(D1 방향)의 길이가 채널 길이(L)이고, 제2 방향(D2 방향)의 길이가 채널 폭(W)이다.
[산화물 반도체층의 결정 구조]
본 실시 형태의 산화물 반도체층(544) 및 공통 배선(204)은 Poly-OS를 포함한다. 이하의 설명에서는, 산화물 반도체층(544)을 예로 들어 설명하지만, 산화물 반도체층(544)과 동일층으로 구성된 공통 배선(204)에 대해서도 동일한 설명이 가능하다.
산화물 반도체층(544)의 상면(또는 산화물 반도체층(544)의 막 두께 방향)으로부터 관찰한 Poly-OS에 포함되는 결정립의 결정 입경은, 0.1㎛ 이상이고, 바람직하게는 0.3㎛ 이상이고, 더욱 바람직하게는 0.5㎛ 이상이다. 결정립의 결정 입경은, 예를 들어 단면 SEM 관찰, 단면 TEM 관찰 또는 전자선 후방 산란 회절(Electron Back Scattered Diffraction: EBSD)법 등을 사용하여 취득할 수 있다.
Poly-OS에서는, 복수의 결정립이 1종류의 결정 구조를 갖고 있어도 되고, 복수의 종류의 결정 구조를 갖고 있어도 된다. Poly-OS의 결정 구조는, 전자선 회절법 또는 XRD법 등을 사용하여 특정할 수 있다. 즉, 산화물 반도체층(544)의 결정 구조는, 전자선 회절법 또는 XRD법 등을 사용하여 특정할 수 있다.
산화물 반도체층(544)의 결정 구조는, 입방정인 것이 바람직하다. 입방정은 결정 구조의 대칭성이 높고, 산화물 반도체층(544)에 산소 결함이 생성된 경우에 있어서도, 구조 완화가 일어나기 어려워, 결정 구조가 안정되어 있다. 상술한 바와 같이, 산화물 반도체층(544)은 인듐을 포함하는 2 이상의 금속을 포함하고, 2 이상의 금속에 있어서의 인듐의 비율은 50％ 이상이다. 인듐 원소의 비율을 높게 함으로써, 복수의 결정립의 각각의 결정 구조가 제어되고, 입방정의 결정 구조를 갖는 산화물 반도체층(544)을 형성할 수 있다.
도 5에 도시한 바와 같이, 산화물 반도체층(544)은 채널 영역(544CH)에 대응하는 채널부(403a)(도 4 참조), 그리고 소스 영역(544S) 및 드레인 영역(544D)에 대응하는 도전부(403b)(도 4 참조)를 포함한다. 산화물 반도체층(544)에서는 채널부(403a)가 제1 결정 구조를 갖고, 도전부(403b)가 제2 결정 구조를 갖는다. 도전부(403b)는 채널부(403a)보다도 큰 전기 전도도를 갖지만, 제2 결정 구조는, 제1 결정 구조와 동일하다. 여기서, 2개의 결정 구조가 동일하다는 것은, 결정계가 동일한 것을 의미한다. 예를 들어, 산화물 반도체층(544)의 결정 구조가 입방정일 때, 채널부(403a)의 제1 결정 구조 및 도전부(403b)의 결정 구조는, 모두 입방정이고, 동일하다. 제1 결정 구조 및 제2 결정 구조는, 예를 들어 극미 전자선 회절법 등을 사용하여 특정할 수 있다.
또한, 소정의 결정 방위에 있어서, 제1 결정 구조의 면 간격 d값과, 제2 결정 구조의 면 간격 d는, 대략 동일하다. 여기서, 2개의 면 간격 d값이 대략 동일하다는 것은, 한쪽의 면 간격 d값이, 다른 쪽의 면 간격 d값의 0.95배 이상 1.05배 이하인 것을 말한다. 혹은, 극미 전자선 회절법에 있어서, 2개의 회절 패턴이 대부분 일치하고 있는 경우를 말한다.
채널부(403a)와 도전부(403b) 사이에는, 결정립계가 존재하지 않아도 된다. 또한, 1개의 결정립 중에, 채널부(403a) 및 도전부(403b)가 포함되어 있어도 된다. 환언하면, 채널부(403a)로부터 도전부(403b)로의 변화는, 연속적인 결정 구조의 변화여도 된다.
도 7a 내지 도 7c는, 산화물 반도체층(544)의 도전부(403b)에 포함되는 Poly-OS의 결합 상태를 설명하기 위한 모식도이다. 도 7a 내지 도 7c에는, 인듐 원자(In 원자) 및 In 원자와 다른 금속 원자(M 원자)를 포함하는 Poly-OS가 도시되어 있다.
도 7a에 도시하는 Poly-OS에서는, In 원자 및 금속 원자 M의 각각이 산소 원자(O 원자)와 결합되어 있다. 도 7a에 도시하는 Poly-OS의 결정 구조는, 도전부(403b)에서는 채널부(403a)보다도 전기 전도도를 크게 하기 위해, In 원자와 O 원자(또는 금속 원자 M과 O 원자)의 결합이 절단되고, O 원자가 탈리된 산소 결함이 생성되어 있다(도 7b 참조). Poly-OS는 결정 입경이 큰 결정립을 포함하기 때문에, 장거리 질서가 유지되기 쉽다. 그 때문에, 산소 결함이 생성되어도, 구조 완화가 일어나기 어려워, In 원자 및 금속 원자 M의 위치는 거의 변화하지 않는다. 도 7b에 도시하는 상태에 있어서, 수소가 존재하면, 산소 결함 중의 In 원자의 댕글링 본드 및 금속 원자 M의 댕글링 본드가 수소 원자(H 원자)와 결합되어, 안정화된다(도 7c 참조). 산소 결함 중의 H 원자는 도너로서 기능하기 때문에, 도전부(403b)의 캐리어 농도가 증가한다.
또한, 도 7c에 도시하는 바와 같이, Poly-OS에서는 산소 결함 중에서 H 원자가 결합되어도, In 원자 및 금속 원자 M의 위치가 거의 변화하지 않는다. 그 때문에, 도전부(403b)의 제2 결정 구조는, 산소 결함이 없는 Poly-OS의 결정 구조로부터 변화하지 않는다. 즉, 도전부(403b)의 제2 결정 구조는, 채널부(403a)의 제1 결정 구조와 동일하다.
도 8은 산화물 반도체층(544)의 도전부(403b)의 밴드 구조를 설명하기 위한 밴드 다이어그램이다.
도 8에 도시하는 바와 같이, 도전부(403b)의 Poly-OS에서는, 밴드 갭 Eg 내에, 제1 에너지 준위(1010) 및 제2 에너지 준위(1020)를 포함한다. 또한, 가전자대 상단의 에너지 준위 EV의 근방 및 전도대 하단의 에너지 준위 EC의 근방의 각각에, 테일 준위(1030)를 포함한다. 제1 에너지 준위(1010)는 밴드 갭 Eg 내에 존재하는 깊은 트랩 준위이고, 산소 결함에 기인하는 것이다. 제2 에너지 준위(1020)는, 전도대의 하단의 근방에 존재하는 도너 준위이고, 산소 결함 내에서 결합된 수소 원자에 기인하는 것이다. 테일 준위(1030)는 장거리 질서의 혼란에 기인하는 것이다.
도전부(403b)에 있어서의 Poly-OS는 산소 결함을 포함하지만, 결정 구조를 갖고 있고, 장거리 질서가 유지되고 있다. 또한, 도전부(403b)에 있어서의 Poly-OS에서는, 구조적인 혼란을 발생하지 않고, 산소 결함내에서 수소 원자를 결합할 수 있다. 그 때문에, 테일 준위(1030)의 상태 밀도(Density of State: DOS)를 억제하면서, 제2 에너지 준위(1020)의 DOS를 크게 할 수 있다. 그 때문에, 제2 에너지 준위(1020)의 DOS는 전도대 하단 근방의 테일 준위(1030)의 DOS보다도 크고, 제2 에너지 준위(1020)의 DOS는 전도대 하단의 에너지 준위 EC를 초과하여 확산시킬 수 있다. 즉, 페르미 준위 EF는 전도대 하단의 에너지 준위 EC를 초과하고, 도전부(403b)에 있어서의 Poly-OS는 금속적 성질을 갖는다.
상술한 바와 같이, 도전부(403b)에 있어서의 Poly-OS는, 종래의 산화물 반도체와 달리, 금속적 성질을 갖는다. 그 때문에, 도전부(403b)는 산소 결함을 생성함으로써, 충분히 저저항화할 수 있다. 도전부(403b)의 시트 저항은 1000Ω/sq. 이하이고, 바람직하게는 500Ω/sq. 이하이고, 더욱 바람직하게는 250Ω/sq. 이하이다.
이와 같이, 본 실시 형태에서는, 산화물 반도체층(544)의 소스 영역(544S) 및 드레인 영역(544D)(즉, 도전부(403b))을 충분히 저저항화하는 것이 가능하기 때문에, 도전부(403b)를 배선으로서 사용할 수 있다. 도 3 및 도 4에 도시한 공통 배선(204)은, 이러한 산화물 반도체층(544)의 특장을 이용한 것이다.
본 실시 형태에 있어서, 기판(500)과 산화물 반도체층(544) 사이에는 차광층이 마련되어도 된다. 채널 영역(544CH)과 중첩되는 영역에, 차광층이 마련됨으로써, 채널 영역(544CH)으로의 광의 조사에 기인하는 반도체 장치(10)의 특성 변동을 억제할 수 있다. 이 경우, 차광층을 게이트 전극으로서 사용함으로써, 반도체 장치(10)를 듀얼 게이트 구조로 해도 된다.
[반도체 장치의 제조 방법]
도 9 내지 도 18을 사용하여, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10)의 제조 방법에 대해서 설명한다. 도 9는 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10)의 제조 방법을 도시하는 시퀀스도이다. 도 10 내지 도 18은, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10)의 제조 방법을 도시하는 단면도이다.
먼저, 도 9 및 도 10에 도시하는 바와 같이, 기판(500) 상에 하지층(520)을 형성한다(스텝 S1001).
기판(500)으로서, 유리 기판, 석영 기판, 및 사파이어 기판 등, 투광성을 갖는 강성 기판이 사용된다. 기판(500)이 가요성을 구비할 필요가 있는 경우, 기판(500)으로서, 폴리이미드 기판, 아크릴기판, 실록산 기판, 불소 수지 기판 등, 수지를 포함하는 기판이 사용된다. 기판(500)으로서 수지를 포함하는 기판이 사용되는 경우, 기판(500)의 내열성을 향상시키기 위해, 상기의 수지에 불순물 원소가 도입되어 있어도 된다.
하지막(520)은 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법에 의해 성막된다. 하지막(520)으로서, 일반적인 절연성 재료가 사용된다. 하지막(520)으로서, 예를 들어 산화실리콘(SiOx), 산화질화실리콘(SiOxNy), 질화실리콘(SiNx), 질화산화실리콘(SiNxOy), 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy), 및 질화알루미늄(AlNx) 등의 무기 절연 재료가 사용된다.
상기의 SiOxNy 및 AlOxNy는, 산소(O)보다도 적은 비율(x>y)의 질소(N)를 함유하는 실리콘 화합물 및 알루미늄 화합물이다. SiNxOy 및 AlNxOy는, 질소보다도 적은 비율(x>y)의 산소를 함유하는 실리콘 화합물 및 알루미늄 화합물이다.
하지층(520)은 단층 구조 또는 적층 구조로 형성된다. 하지층(520)을 적층 구조로 하는 경우에는, 기판(500)으로부터 질소를 포함하는 절연 재료와 산소를 포함하는 절연 재료의 순서로 형성되는 것이 바람직하다. 질소를 포함하는 절연 재료를 사용함으로써, 예를 들어 기판(500)측으로부터 산화물 반도체층(544)을 향하여 확산되는 불순물을 블록할 수 있다. 또한, 산소를 포함하는 절연 재료를 사용함으로써, 열처리에 의해 산소를 방출시킬 수 있다. 산소를 포함하는 절연 재료가 산소를 방출하는 열처리의 온도는, 예를 들어 600℃ 이하, 500℃ 이하, 450℃ 이하, 또는 400℃ 이하이다. 즉, 산소를 포함하는 절연 재료는, 예를 들어 기판(500)으로서 유리 기판이 사용된 경우의 반도체 장치(10)의 제조 공정에서 행해지는 열처리 온도에서 산소를 방출한다. 본 실시 형태에서는, 질소를 포함하는 절연 재료로서, 예를 들어 질화실리콘이 사용된다. 산소를 포함하는 절연 재료로서, 예를 들어 산화실리콘이 사용된다.
다음에, 도 9 및 도 11에 도시하는 바와 같이, 하지층(520) 상에 산화물 반도체층(540)을 형성한다(스텝 S1002). 산화물 반도체층(540)은 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition)에 의해 성막된다. 산화물 반도체층(540)의 막 두께는, 예를 들어 10㎚ 이상 100㎚ 이하, 15㎚ 이상 70㎚ 이하, 또는 20㎚ 이상 40㎚ 이하이다.
산화물 반도체층(540)으로서, 반도체의 특성을 갖는 금속 산화물을 사용할 수 있다. 산화물 반도체층(540)으로서, 예를 들어 인듐(In)을 포함하는 2 이상의 금속을 포함하는 산화물 반도체가 사용된다. 또한, 2 이상의 금속에 있어서의 인듐의 비율은 50％ 이상이다. 산화물 반도체층(540)으로서, 인듐에 더하여, 갈륨(Ga), 아연(Zn), 알루미늄(Al), 하프늄(Hf), 이트륨(Y), 지르코니아(Zr), 또는 란타노이드가 사용된다. 산화물 반도체층(540)으로서, 상기 이외의 원소가 사용되어도 된다. 본 실시 형태에서는, 산화물 반도체층(540)으로서, 인듐(In) 및 갈륨(Ga)을 포함하는 금속 산화물(IGO계 산화물 반도체)이 사용된다.
후술하는 OS 어닐(스텝 S1004)에 의해, 산화물 반도체층(540)을 결정화하는 경우, 성막 후 또한 OS 어닐 전의 산화물 반도체층(540)은 아몰퍼스(산화물 반도체의 결정 성분이 적은 상태)인 것이 바람직하다. 즉, 산화물 반도체층(540)의 성막 방법은, 성막 직후의 산화물 반도체층(540)이 가능한 한 결정화되지 않는 조건인 것이 바람직하다. 예를 들어, 스퍼터링법에 의해 산화물 반도체층(540)이 성막되는 경우, 피성막 대상물(기판(500) 및 그 위에 형성된 구조물)의 온도를 제어함으로써, 산화물 반도체층(540)이 결정화되지 않는 조건을 실현할 수 있다.
스퍼터링법에 의해 피성막 대상물에 대하여 성막을 행하면, 플라스마 중에서 발생한 이온 및 스퍼터링 타깃에 의해 반도한 원자가 피성막 대상물에 충돌하기 위해, 성막 처리에 수반하여 피성막 대상물의 온도가 상승한다. 성막 처리 중의 피성막 대상물의 온도가 상승하면, 성막 직후의 상태에서 산화물 반도체층(540)에 미결정이 포함되고, 그 후의 OS 어닐에 의한 결정화가 저해된다. 상기와 같이 피성막 대상물의 온도를 제어하기 위해, 예를 들어 피성막 대상물을 냉각하면서 성막을 행할 수 있다. 예를 들어, 피성막 대상물의 피성막면의 온도(이하, 「성막 온도」라고 함)가 100℃ 이하, 70℃ 이하, 50℃ 이하, 또는 30℃ 이하가 되도록, 피성막 대상물을 당해 피성막면의 반대측의 면으로부터 냉각할 수 있다. 상기한 바와 같이 피성막 대상물을 냉각하면서 산화물 반도체층(540)의 성막을 행함으로써, 성막 직후의 상태에서 결정 성분이 적은 산화물 반도체층(540)을 성막할 수 있다.
다음에, 도 9 및 도 12에 도시하는 바와 같이, 포토리소그래피에 의해 산화물 반도체층(540)의 패턴을 형성한다(스텝 S1003). 도시는 생략하지만, 산화물 반도체층(540) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용하여 산화물 반도체층(540)을 에칭한다. 산화물 반도체층(540)을 에칭할 때에는, 습식 에칭 및 건식 에칭 중 어느 것이 사용되어도 된다. 습식 에칭의 경우, 산성의 에천트를 사용해서 에칭을 행할 수 있다. 에천트로서는, 예를 들어 옥살산 또는 불산을 사용할 수 있다.
산화물 반도체층(540)은 스텝 S1004에서 실시하는 OS 어닐 전에 패턴으로 가공되는 것이 바람직하다. OS 어닐에 의해 산화물 반도체층(540)이 결정화되면, 에칭하기 어려운 경향이 있다. 또한, 에칭에 의해 산화물 반도체층(540)에 대미지가 발생해도, OS 어닐에 의해 대미지를 수복할 수 있다.
산화물 반도체층(540)의 패턴 형성 후에 산화물 반도체층(540)에 대하여 열처리(OS 어닐)가 행해진다(스텝 S1004). OS 어닐에서는, 산화물 반도체층(540)이 소정의 도달 온도에서 소정의 시간 유지된다. 소정의 도달 온도는, 300℃ 이상 500℃ 이하이고, 바람직하게는 350℃ 이상 450℃ 이하이다. 또한, 도달 온도에서의 유지 시간은, 15분 이상 120분 이하이고, 바람직하게는 30분 이상 60분 이하이다. OS 어닐을 행함으로써, 산화물 반도체층(540)이 결정화되어, 다결정 구조를 갖는 산화물 반도체층(544)이 형성된다.
또한, 본 실시 형태의 표시 장치(100)를 제조하는 경우, 선택 트랜지스터(201)의 산화물 반도체층(544)을 형성함과 동시에, 공통 배선(204)으로서 사용하기 위한 산화물 반도체층으로 구성되는 배선 패턴이 형성된다. 그 때문에, 이 프로세스로 형성되는 배선 패턴은, 산화물 반도체층(544)과 동일한 결정 구조를 갖는다.
다음에, 도 9 및 도 13에 도시하는 바와 같이, 산화물 반도체층(544) 상에 게이트 절연층(550)을 성막한다(스텝 S1005).
게이트 절연층(550)의 성막 방법 및 절연 재료는, 하지층(520)의 설명을 참조하면 된다. 본 실시 형태에 있어서, 게이트 절연층(550)의 막 두께는, 예를 들어 50㎚ 이상 150㎚ 이하이지만, 이 예에 한정되지는 않는다.
게이트 절연층(550)으로서, 산소를 포함하는 절연 재료를 사용하는 것이 바람직하다. 또한, 게이트 절연층(550)으로서, 결함이 적은 절연층을 사용하는 것이 바람직하다. 예를 들어, 게이트 절연층(550)에 있어서의 산소의 조성비와, 게이트 절연층(550)과 마찬가지의 조성의 절연층(이하, 「다른 절연층」이라고 함)에 있어서의 산소의 조성비를 비교한 경우, 게이트 절연층(550)에 있어서의 산소의 조성비의 쪽이 당해 다른 절연층에 있어서의 산소의 조성비보다도 당해 절연층에 대한 화학량론비에 가깝다. 예를 들어, 게이트 절연층(550) 및 절연층(580)의 각각에 산화실리콘(SiOx)이 사용되는 경우, 게이트 절연층(550)으로서 사용되는 산화실리콘에 있어서의 산소의 조성비는, 절연층(580)으로서 사용되는 산화실리콘에 있어서의 산소의 조성비에 비해, 산화실리콘의 화학량론비에 가깝다. 예를 들어, 게이트 절연층(550)으로서, 전자 스핀 공명법(ESR)으로 평가했을 때에 결함이 관측되지 않는 층이 사용되어도 된다.
게이트 절연층(550)으로서 결함이 적은 절연층을 형성하기 위해, 350℃ 이상의 성막 온도에서 게이트 절연층(550)을 성막해도 된다. 또한, 게이트 절연층(550)을 성막한 후에, 게이트 절연층(550)의 일부에 산소를 타입하는 처리를 행해도 된다. 본 실시 형태에서는, 게이트 절연층(550)으로서, 결함이 적은 절연층을 형성하기 위해, 350℃ 이상의 성막 온도에서 산화실리콘층이 형성된다.
다음에, 도 9 및 도 13에 도시하는 바와 같이, 게이트 절연층(550) 상에 알루미늄을 주성분으로 하는 금속 산화물층(555)을 성막한다(스텝 S1006).
금속 산화물층(555)은 스퍼터링법에 의해 성막된다. 금속 산화물층(555)의 성막에 의해, 게이트 절연층(550)에 산소가 타입된다. 알루미늄을 주성분으로 하는 금속 산화물층은, 예를 들어 산화알루미늄(AlOx), 산화질화알루미늄(AlOxNy), 질화산화알루미늄(AlNxOy), 질화알루미늄(AlNx) 등의 무기 절연층이 사용된다. 「알루미늄을 주성분으로 하는 금속 산화물층」이란, 금속 산화물층(555)에 포함되는 알루미늄의 비율이, 금속 산화물층(555) 전체의 1％ 이상인 것을 의미한다. 금속 산화물층(555)에 포함되는 알루미늄의 비율은, 금속 산화물층(555) 전체의 5％ 이상 70％ 이하, 10％ 이상 60％ 이하, 또는 30％ 이상 50％ 이하여도 된다. 상기의 비율은 질량비여도 되고, 중량비여도 된다.
금속 산화물층(555)의 막 두께는, 예를 들어 5㎚ 이상 100㎚ 이하, 5㎚ 이상 50㎚ 이하, 5㎚ 이상 30㎚ 이하, 또는 7㎚ 이상 15㎚ 이하이다. 본 실시 형태에서는, 금속 산화물층(555)으로서 산화알루미늄이 사용된다. 산화알루미늄은 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에 있어서, 금속 산화물층(555)으로서 사용된 산화알루미늄은, 금속 산화물층(555)의 성막 시에 게이트 절연층(550)에 타입된 산소가 외측으로 확산되는 것을 억제한다.
예를 들어, 금속 산화물층(555)을 스퍼터링법으로 형성한 경우, 금속 산화물층(555)의 막 중에는 스퍼터링에서 사용된 프로세스 가스가 잔존한다. 예를 들어, 스퍼터링의 프로세스 가스로서 Ar이 사용된 경우, 금속 산화물층(555)의 막 중에는 Ar이 잔존하는 경우가 있다. 잔존한 Ar은 금속 산화물층(555)에 대한 SIMS(Secondary Ion Mass Spectrometry) 분석에 의해 검출할 수 있다.
산화물 반도체층(544) 상에 게이트 절연층(550)이 성막되고, 게이트 절연층(550) 상에 금속 산화물층(555)이 성막된 상태에서, 산화물 반도체층(544)에 산소를 공급하기 위한 열처리(산화 어닐)가 행해진다(스텝 S1007).
산화물 반도체층(544)이 성막되고 나서 산화물 반도체층(544) 상에 게이트 절연층(550)이 성막될 때까지의 사이의 공정에서, 산화물 반도체층(544)의 상면 및 측면에는 많은 산소 결함이 발생한다. 상기의 산화 어닐에 의해, 하지층(520)으로부터 방출된 산소가 산화물 반도체층(544)의 상면 및 측면에 공급되어, 산화물 반도체층(544)의 내부 산소 결함이 수복된다.
상기의 산화 어닐에 있어서, 게이트 절연층(550)에 타입된 산소는 금속 산화물층(555)에 의해 블록되기 때문에, 대기 중으로의 방출이 억제된다. 따라서, 스텝 S1007에서 행해지는 산화 어닐에 의해, 산소가 효율적으로 산화물 반도체층(544)에 공급되어, 산화물 반도체층(544)의 내부 산소 결함이 수복된다.
다음에, 도 9 및 도 14에 도시하는 바와 같이, 산화 어닐의 후에, 금속 산화물층(555)은 에칭(제거)된다(스텝 S1008). 금속 산화물층(555)의 에칭에는 습식 에칭 및 건식 에칭 중 어느 것이 사용되어도 된다. 습식 에칭의 에천트로서는, 예를 들어 희석 불산(DHF)이 사용된다. 당해 에칭에 의해, 게이트 절연층(550)의 전체면에 형성된 금속 산화물층(555)이 제거된다. 환언하면, 금속 산화물층(555)의 제거는 마스크를 사용하지 않고 행해진다. 또한 환언하면, 스텝 S1008에서 행해지는 에칭에 의해, 적어도 평면으로 보아, 어느 하나의 패턴으로 형성된 산화물 반도체층(544)과 겹치는 영역의 모든 금속 산화물층(555)이 제거된다.
다음에, 도 9 및 도 15에 도시하는 바와 같이, 게이트 절연층(550) 상에 게이트 전극(564)을 형성한다(스텝 S1009). 게이트 전극(564)은 스퍼터링법 또는 원자층 퇴적법에 의해 형성된 금속층에 대하여 패터닝을 행함으로써 형성된다. 상기한 바와 같이 게이트 전극(564)은 금속 산화물층(555)이 제거됨으로써 노출된 게이트 절연층(550)과 접하도록 형성된다.
게이트 전극(564)의 재료로서는, 일반적인 금속 재료가 사용된다. 금속 재료로서는, 예를 들어 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 비스무트(Bi), 은(Ag), 구리(Cu), 및 이들의 합금 또는 화합물 등을 사용할 수 있다. 게이트 전극(564)은 상기의 재료가 단층 구조로 사용되어도 되고, 적층 구조로 사용되어도 된다.
다음에, 도 9 및 도 16에 도시하는 바와 같이, 게이트 전극(564)이 형성된 상태에서, 산화물 반도체층(544)의 소스 영역(544S) 및 드레인 영역(544D)이 형성된다(스텝 S1010). 구체적으로는, 이온 주입 또는 이온 도핑법에 의해, 게이트 전극(564)을 마스크로 하여 게이트 절연층(550)을 통해 산화물 반도체층(544)에 불순물 원소가 주입된다. 스텝 S1010에서는, 게이트 전극(564)으로 덮여 있지 않은 산화물 반도체층(544)의 일부에 대하여, 예를 들어 아르곤(Ar), 인(P), 보론(B) 등의 불순물 원소가 주입된다.
산화물 반도체층(544) 중 불순물 원소가 주입된 영역은, 산소 결손이 형성됨으로써, 도전층으로서 기능할 수 있는 정도로 저저항화된다. 즉, 스텝 S1010에서 산화물 반도체층(544)에 불순물 원소가 주입된 결과, 게이트 전극(564)으로 덮여 있지 않은 영역에는, 도전부(403b)(소스 영역(544S) 및 드레인 영역(544D))가 형성된다. 한편, 산화물 반도체층(544) 중, 게이트 전극(564)으로 덮인 영역에는, 채널부(403a)(채널 영역(544CH))가 형성된다. 게이트 전극(564)이 마스크로서 기능하기 때문에, 채널부(403a)에는 불순물 원소는 주입되지 않는다.
본 실시 형태의 표시 장치(100)를 제조하는 경우, 산화물 반도체층(544)에 불순물이 주입됨과 동시에, 상술한 산화물 반도체층으로 구성된 배선 패턴(도 12에 있어서, 산화물 반도체층(544)과 동시에 형성된 배선 패턴)에도 불순물이 주입된다. 이 불순물 주입에 의해, 배선 패턴은 도전부(403b)와 동일한 시트 저항 혹은 전기 전도도를 갖는 산화물 반도체층이 된다. 즉, 도 16에 도시하는 프로세스에 의해 공통 배선(204)이 형성된다.
또한, 본 실시 형태에서는, 게이트 절연층(550)을 통해 산화물 반도체층(544)에 불순물 원소가 주입되기 때문에, 소스 영역(544S) 및 드레인 영역(544D)뿐만 아니라, 게이트 절연층(550)에도 아르곤(Ar), 인(P), 보론(B) 등의 불순물 원소가 포함되어 있다.
다음에, 도 9 및 도 17에 도시하는 바와 같이, 게이트 절연층(550) 및 게이트 전극(564) 상에 층간막으로서 절연층(570 및 580)을 성막한다(스텝 S1011).
절연층(570 및 580)의 성막 방법 및 절연 재료는, 하지층(520)의 설명을 참조하면 된다. 절연층(570)의 막 두께는, 50㎚ 이상 500㎚ 이하이다. 절연층(580)의 막 두께는, 50㎚ 이상 500㎚ 이하이다. 본 실시 형태에서는, 예를 들어 절연층(570)으로서 질화실리콘층이 형성되고, 절연층(580)으로서 산화실리콘층이 형성된다.
다음에, 도 9 및 도 18에 도시하는 바와 같이, 게이트 절연층(550) 및 절연층(570 및 580)에 콘택트 홀(571 및 573)을 형성한다(스텝 S1012). 콘택트 홀(571)에 의해 소스 영역(544S)이 노출되고, 콘택트 홀(573)에 의해 드레인 영역(544D)이 노출된다. 콘택트 홀(571 및 573)에 의해 소스 영역(544S) 및 드레인 영역(544D)이 노출되면, 도 5에 도시한 소스 전극(591) 및 드레인 전극(593)을 형성한다(스텝 S1013). 이상의 프로세스를 거쳐, 도 5에 도시한 반도체 장치(10)가 완성된다.
소스 전극(591) 및 드레인 전극(593)은, 예를 들어 스퍼터링법에 의해 성막된다. 소스 전극(591) 및 드레인 전극(593)은 일반적인 금속 재료를 사용하여 형성할 수 있다. 금속 재료로서는, 예를 들어 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 비스무트(Bi), 은(Ag), 구리(Cu), 및 이들의 합금 또는 화합물을 사용할 수 있다. 소스 전극(591) 및 드레인 전극(593)은 단층 구조여도 되고, 적층 구조여도 된다.
상기의 제조 방법으로 제작한 반도체 장치(10)에서는, 채널 영역(544CH)의 채널 길이 L이 2㎛ 이상 4㎛ 이하, 또한 채널 영역(544CH)의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에 있어서, 이동도가 30㎠/Vs 이상, 35㎠/Vs 이상, 또는 40㎠/Vs 이상의 전기 특성(구체적으로는, 전계 효과 이동도)을 얻을 수 있다. 본 실시 형태에 있어서의 전계 효과 이동도란, 반도체 장치(10)의 포화 영역에 있어서의 전계 효과 이동도이며, 소스 전극과 드레인 전극 사이의 전위차(Vd)가 게이트 전극에 공급되는 전압(Vg)으로부터 반도체 장치(10)의 역치 전압(Vth)을 뺀 값(Vg-Vth)보다 큰 영역에 있어서의 전계 효과 이동도의 최댓값을 의미한다.
본 실시 형태의 반도체 장치(10)는 소스 영역(544S) 및 드레인 영역(544D)을 구성하는 도전부(403b)의 저항값이 충분히 낮다. 그 때문에, 도전부(403b)와 동일층으로 구성된 산화물 반도체층을 배선(구체적으로는, 공통 배선(204))으로서 사용하는 것이 가능하다. 산화물 반도체는 투광성을 갖기 때문에, 본 실시 형태와 같이 산화물 반도체를 배선 재료로서 사용하는 것이 가능하게 되면, 표시 장치(100)에 있어서의 표시부(110)의 개구율을 향상시키는 데 있어서 매우 유리하다.
<제2 실시 형태>
본 실시 형태에서는, 제1 실시 형태에 나타내는 반도체 장치(10)의 구성과는 다른 구성을 갖는 반도체 장치(10a)에 대해서 설명한다.
본 실시 형태에 관한 반도체 장치(10a)의 구성은, 제1 실시 형태의 반도체 장치(10)와 유사하지만, 하지층(520)과 산화물 반도체층(544) 사이에 금속 산화물층(530)이 마련되어 있는 점에 있어서, 제1 실시 형태의 반도체 장치(10)와 상이하다. 이하의 설명에 있어서, 제1 실시 형태와 마찬가지의 구성에 대해서는 설명을 생략하고, 주로 제1 실시 형태와의 상위점에 대해서 설명한다.
도 19는, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10a)의 구성을 도시하는 단면도이다. 도 19에 도시하는 바와 같이, 반도체 장치(10a)는 하지층(520), 금속 산화물층(530), 산화물 반도체층(544), 게이트 절연층(550), 게이트 전극(564), 절연층(570), 절연층(580), 소스 전극(591), 및 드레인 전극(593)을 포함한다.
금속 산화물층(530)은 하지층(520) 상에 마련되어 있다. 금속 산화물층(530)은 하지층(520)에 접하고 있다. 산화물 반도체층(544)은 금속 산화물층(530) 상에 마련되어 있다. 산화물 반도체층(544)의 하면은 금속 산화물층(530)에 접하고 있다. 본 실시 형태에 있어서, 금속 산화물층(530)의 단부와 산화물 반도체층(544)의 단부는 대략 일치하고 있다.
금속 산화물층(530)은 금속 산화물층(555)(도 13 참조)과 마찬가지로 알루미늄을 주성분으로 하는 금속 산화물을 포함하는 층이고, 산소나 수소 등의 가스를 차폐하는 가스 배리어막으로서의 기능을 구비한다. 금속 산화물층(530)으로서는, 금속 산화물층(555)과 마찬가지의 재료를 사용할 수 있지만, 다른 재료를 사용해도 된다.
반도체 장치(10a)의 평면 형상은, 도 6과 마찬가지이므로 도시를 생략하지만, 평면으로 보아, 금속 산화물층(530)의 평면 패턴은 산화물 반도체층(544)의 평면 패턴과 대략 동일하다. 도 19를 참조하면, 산화물 반도체층(544)의 하면은 금속 산화물층(530)에 의해 덮여 있다. 특히, 본 실시 형태에서는, 산화물 반도체층(544)의 하면 모두가, 금속 산화물층(530)에 의해 덮여 있다.
산화물 반도체층(544)에 있어서의 인듐의 비율이 50％ 이상임으로써, 고이동도의 반도체 장치(10a)를 실현할 수 있다. 한편, 이러한 산화물 반도체층(544)에서는, 산화물 반도체층(544)에 포함되는 산소가 환원되기 쉽고, 산화물 반도체층(544)에 산소 결함이 형성되기 쉽다.
반도체 장치(10a)와 같은 톱 게이트 구조에서는, 제조 프로세스의 열처리 공정에 있어서, 산화물 반도체층(544)보다도 기판(500)측에 마련되는 층(예를 들어, 하지층(520))으로부터 수소가 방출된다. 그리고, 하층으로부터 방출된 수소가 산화물 반도체층(544)에 도달함으로써, 산화물 반도체층(544)에 산소 결함이 발생하는 경우가 있다. 산소 결함의 발생은, 산화물 반도체층(544)의 패턴 사이즈가 클수록 현저하다. 이러한 산소 결함의 발생을 억제하기 위해, 산화물 반도체층(544)의 하면으로의 수소의 도달을 억제하는 것이 바람직하다.
또한, 산화물 반도체층(544)의 상면은, 산화물 반도체층(544)이 형성된 후의 공정(예를 들어, 패터닝 공정 또는 에칭 공정)의 영향을 받는다. 한편, 산화물 반도체층(544)의 하면은, 상기와 같은 영향을 받지 않는다. 따라서, 산화물 반도체층(544)의 상면에 형성되는 산소 결함은, 산화물 반도체층(544)의 하면에 형성되는 산소 결함보다 많다. 즉, 산화물 반도체층(544)의 내부 산소 결함은, 산화물 반도체층(544)의 막 두께 방향으로 균일한 분포로 존재하고 있는 것이 아니라, 산화물 반도체층(544)의 막 두께 방향으로 불균일한 분포로 존재하고 있다. 구체적으로는, 산화물 반도체층(544)의 내부 산소 결함은, 산화물 반도체층(544)의 하면측일수록 적고, 산화물 반도체층(544)의 상면측일수록 많다.
상기와 같이 산소 결함이 분포된 산화물 반도체층(544)에 대하여 산화물 반도체층(544)의 상면측에 형성된 산소 결함을 수복하기 위해 필요한 양의 산소를 균일하게 공급하면, 산화물 반도체층(544)의 하면측에는 산소가 과잉으로 공급된다. 그 결과, 하면측에서는 과잉의 산소에 의해 산소 결함과는 다른 결함 준위가 형성되어 버려, 신뢰성 시험에 있어서의 특성 변동, 또는 전계 효과 이동도의 저하 등의 현상이 발생할 우려가 있다. 따라서, 이러한 현상을 억제하기 위해서는, 산화물 반도체층(544)의 하면측으로의 산소 공급을 억제하면서, 산화물 반도체층(544)의 상면측으로 산소를 공급하는 것이 바람직하다.
이상 설명한 바와 같이, 제1 실시 형태의 구성 및 제조 방법에서는, 산화물 반도체층으로의 산소 공급 처리에 의해 반도체 장치의 초기 특성이 개선되어도, 신뢰성 시험에 의한 특성 변동이 발생할 우려가 있다. 즉, 초기 특성과 신뢰성 시험 사이에는 트레이드오프의 관계가 있다고 말할 수 있다. 그러나, 본 실시 형태에 따르면, 산화물 반도체층(544)의 하면에 금속 산화물층(530)을 배치함으로써, 반도체 장치(10a)가 양호한 초기 특성 및 신뢰성 시험을 얻을 수 있다.
도 20 내지 도 23을 사용하여, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10a)의 제조 방법에 대해서 설명한다. 도 20은, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10a)의 제조 방법을 도시하는 시퀀스도이다. 도 21 내지 도 23은, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10a)의 제조 방법을 도시하는 단면도이다.
도 20에 도시하는 바와 같이, 기판(500) 상에 하지층(520)이 형성된다(스텝 S2001). 스텝 S2001에 대해서는, 도 9 및 도 10에 도시하는 스텝 S1001의 설명을 참조하면 된다. 본 실시 형태에서는, 하지층(520)의 재료로서, 질화실리콘 및 산화실리콘을 사용한다. 산화실리콘은, 열처리에 의해 산소를 방출하기 위해, 산화물 반도체층(544)의 산소 결함을 저감함에 있어서 바람직하다.
도 20 및 도 21에 도시하는 바와 같이, 하지층(520) 상에 금속 산화물층(530) 및 산화물 반도체층(540)을 형성한다(스텝 S2002). 금속 산화물층(530) 및 산화물 반도체층(540)은 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition)에 의해 성막된다.
금속 산화물층(530)의 재료는, 도 13에 도시한 금속 산화물층(555)의 재료 설명을 참조하면 된다. 금속 산화물층(530)의 막 두께는, 예를 들어 1㎚ 이상 100㎚ 이하, 1㎚ 이상 50㎚ 이하, 1㎚ 이상 30㎚ 이하, 또는 1㎚ 이상 10㎚ 이하이다. 본 실시 형태에서는, 금속 산화물층(530)으로서 산화알루미늄이 사용된다. 산화알루미늄은 가스에 대한 높은 배리어성을 구비하고 있다. 본 실시 형태에 있어서, 금속 산화물층(530)으로서 사용된 산화알루미늄은, 하지층(520)으로부터 방출된 수소 및 산소를 블록하고, 방출된 수소 및 산소가 산화물 반도체층(540)에 도달하는 것을 억제한다.
산화물 반도체층(540)의 막 두께는, 예를 들어 10㎚ 이상 100㎚ 이하, 15㎚ 이상 70㎚ 이하, 또는 20㎚ 이상 40㎚ 이하이다. 본 실시 형태에서는, 산화물 반도체층(540)으로서, 인듐(In) 및 갈륨(Ga)을 포함하는 산화물이 사용된다. 후술하는 스텝 S2004에서 행해지는 OS 어닐 전의 산화물 반도체층(540)은 아몰퍼스이다.
후술하는 OS 어닐에 의해, 산화물 반도체층(540)을 결정화하는 경우, 성막 후 또한 OS 어닐 전의 산화물 반도체층(540)은 아몰퍼스(산화물 반도체의 결정 성분이 적은 상태)인 것이 바람직하다. 성막 후의 산화물 반도체층(540)이 아몰퍼스가 되는 성막 방법에 대해서는, 도 9에 도시한 스텝 S1002의 설명을 참조하면 된다.
다음에, 도 20 및 도 22에 도시하는 바와 같이, 산화물 반도체층(540)의 패턴을 형성한다(스텝 S2003). 도시는 생략하지만, 산화물 반도체층(540) 상에 레지스트 마스크를 형성하고, 당해 레지스트 마스크를 사용하여 산화물 반도체층(540)을 에칭한다. 산화물 반도체층(540)의 에칭은 습식 에칭 및 건식 에칭 중 어느 것이 사용되어도 된다. 습식 에칭은 산성의 에천트를 사용하여 행할 수 있다. 산성의 에천트로서는, 예를 들어 옥살산 또는 불산을 사용할 수 있다.
다음에, 도 20에 도시하는 바와 같이, 산화물 반도체층(540)의 패턴 형성 후에 산화물 반도체층(540)에 대하여 열처리(OS 어닐)가 행해진다(스텝 S2004). 본 실시 형태에서는, OS 어닐에 의해, 산화물 반도체층(540)이 결정화된다. 또한, 결정화된 산화물 반도체층을, 산화물 반도체층(544)으로 기재한다.
다음에, 도 20 및 도 23에 도시하는 바와 같이, 금속 산화물층(530)의 패턴을 형성한다(스텝 S2005). 금속 산화물층(530)은 결정화된 산화물 반도체층(544)을 마스크로 하여 에칭된다. 금속 산화물층(530)의 에칭은 습식 에칭 및 건식 에칭 중 어느 것이 사용되어도 된다. 습식 에칭의 에천트로서는, 예를 들어 희석 불산(DHF)이 사용된다. 결정화된 산화물 반도체층(544)은 아몰퍼스의 산화물 반도체층(540)과 비교하여, 희석 불산에 대한 에칭 내성을 갖는다. 그 때문에, 산화물 반도체층(544)을 마스크로 하여, 자기 정합적으로 금속 산화물층(530)을 에칭할 수 있다. 이에 의해, 포토리소그래피 공정을 생략할 수 있다.
도 20에 도시하는 스텝 S2006 내지 스텝 S2014에 나타내는 공정은, 도 9에 도시하는 스텝 S1005 내지 스텝 S1013과 마찬가지이므로, 이후의 설명을 생략한다. 스텝 S2006 내지 스텝 S2014를 거침으로써, 도 19에 도시한 반도체 장치(10a)를 형성할 수 있다.
상기의 제조 방법으로 제작한 반도체 장치(10a)에서는, 채널 영역(544CH)의 채널 길이 L이 2㎛ 이상 4㎛ 이하 또한 채널 영역(544CH)의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에 있어서, 이동도가 50㎠/Vs 이상, 55㎠/Vs 이상, 또는 60㎠/Vs 이상의 전기 특성(구체적으로는, 전계 효과 이동도)을 얻을 수 있다. 본 실시 형태에 있어서의 전계 효과 이동도의 정의는, 제1 실시 형태와 마찬가지이다.
<제3 실시 형태>
본 실시 형태에서는, 제2 실시 형태와는 다른 방법으로 제조된 반도체 장치에 대해서 설명한다. 본 실시 형태의 반도체 장치의 구조는, 외관으로서는 제2 실시 형태에서 설명한 반도체 장치(10a)와 동일하므로, 이하의 설명에서는 반도체 장치(10a)로 기재한다. 본 실시 형태에서는, 제2 실시 형태와 상이한 점에 착안하여 설명한다.
도 24는, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10a)의 제조 방법을 도시하는 시퀀스도이다. 도 24에 도시하는 바와 같이, 본 실시 형태에서는, 도 20에 도시한 스텝 S2007 및 스텝 S2009의 2개의 공정이 생략되어 있다. 즉, 본 실시 형태에서는 게이트 절연층(550)을 형성한 후, 그대로의 상태에서 산화 어닐(스텝 S2008)을 행한다. 산화 어닐에 의해, 게이트 절연층(550)으로부터 방출된 산소가 산화물 반도체층(540)으로 공급되고, 산화물 반도체층(540)에 포함되는 산소 결함이 수복된다. 그 때에 있어서의 금속 산화물층(530)의 역할은, 제2 실시 형태와 마찬가지이므로, 여기서의 설명은 생략한다.
본 실시 형태의 제조 방법으로 제작한 반도체 장치(10a)에서는, 채널 영역(544CH)의 채널 길이 L이 2㎛ 이상 4㎛ 이하 또한 채널 영역(544CH)의 채널 폭이 2㎛ 이상 25㎛ 이하의 범위에 있어서, 이동도가 30㎠/Vs 이상, 35㎠/Vs 이상, 또는 40㎠/Vs 이상의 전기 특성(구체적으로는, 전계 효과 이동도)을 얻을 수 있다. 본 실시 형태에 있어서의 전계 효과 이동도의 정의는, 제1 실시 형태와 마찬가지이다.
<제4 실시 형태>
본 실시 형태에서는, 제1 실시 형태와는 다른 방법으로 제조된 반도체 장치에 대해서 설명한다. 본 실시 형태의 반도체 장치의 구조는, 외관으로서는 제1 실시 형태에서 설명한 반도체 장치(10)와 동일하므로, 이하의 설명에서는 반도체 장치(10)로 기재한다. 본 실시 형태에서는, 제1 실시 형태와 상이한 점에 착안하여 설명한다.
도 25는, 본 발명의 일 실시 형태의 표시 장치(100)에 사용하는 반도체 장치(10)의 제조 방법을 도시하는 시퀀스도이다. 도 25에 도시하는 바와 같이, 본 실시 형태에서는, 도 9에 도시한 스텝 S1006 및 스텝 S1008의 2개의 공정이 생략되어 있다. 즉, 본 실시 형태에서는, 게이트 절연층(550)을 형성한 후, 그대로의 상태에서 산화 어닐(스텝 S1007)을 행한다. 산화 어닐에 의해, 게이트 절연층(550)으로부터 방출된 산소가 산화물 반도체층(544)에 공급되어, 산화물 반도체층(544)에 포함되는 산소 결함이 수복된다.
<제5 실시 형태>
제1 실시 형태에서는, 화소 전극(620) 상에 공통 전극(205)을 배치하는 예를 나타냈지만, 본 실시 형태에서는, 화소 전극(620) 및 공통 전극(205)의 위치 관계는 반대여도 된다. 즉, 화소 전극(620)은 공통 전극(205) 상에 배치되어 있어도 된다. 본 실시 형태에서는, 제1 실시 형태와 다른 구성에 대해서 설명을 행하고, 동일한 구성에 대해서는 동일 부호를 사용하여 도시함으로써 설명을 생략한다.
도 26은, 본 발명의 일 실시 형태의 표시 장치(100)에 있어서의 화소(112)의 구조를 도시하는 단면도이다. 도 26에 도시하는 바와 같이, 본 실시 형태에서는, 평탄화층(610) 상에 공통 전극(205)이 마련되어 있다. 또한, 화소 전극(620)은 절연층(630)을 통해 공통 전극(205) 상에 배치되어 있다. 본 실시 형태의 경우에 있어서도, 화소 전극(620)과 공통 전극(205) 사이에 형성된 프린지 전계에 의해 액정층(650)의 액정 분자의 배향 제어가 행해진다.
<제6 실시 형태>
제1 실시 형태에서는, 선택 트랜지스터(201)의 구조를 톱 게이트 구조로 한 예에 대해서 설명했지만, 선택 트랜지스터(201)의 구조는 톱 게이트 구조에 한정되는 것은 아니다. 본 실시 형태에서는, 화소(112)에 배치되는 선택 트랜지스터의 구조를 듀얼 게이트 구조로 한 예에 대해서 설명한다. 본 실시 형태에서는, 제1 실시 형태와 다른 구성에 대해서 설명을 행하고, 동일한 구성에 대해서는 동일 부호를 사용하여 도시함으로써 설명을 생략한다.
도 27은, 본 발명의 일 실시 형태의 표시 장치(100)에 있어서의 화소(112)의 구조를 도시하는 단면도이다. 도 27에 도시하는 바와 같이, 본 실시 형태에서는, 하지층(520) 상에 게이트 전극(525)이 마련되어 있다. 게이트 전극(525)은 본 실시 형태의 선택 트랜지스터(201b)에 있어서의 보텀 게이트로서의 기능을 구비한다. 게이트 전극(525)을 구성하는 재료는, 게이트 전극(564)을 구성하는 재료와 동일해도 되고 달라도 된다. 단, 게이트 전극(525)의 재료로서는, 산화물 반도체층(544)을 결정화하는 처리(도 9에 도시한 S1004: OS 어닐)의 온도에 견디는 재료인 것이 바람직하다.
게이트 전극(525) 상에는, 게이트 절연층(527)이 마련된다. 게이트 전극(525)과 산화물 반도체층(544)은 게이트 절연층(527)을 통해 대향한다. 게이트 절연층(527)을 구성하는 재료로서는, 게이트 절연층(550)을 구성하는 재료를 사용할 수 있다. 본 실시 형태에서는, 게이트 절연층(527)으로서 산화실리콘층을 사용한다.
본 실시 형태와 같이, 선택 트랜지스터(201a)를 듀얼 게이트 구조로 한 경우, 게이트 전극(525)은 차광막으로서도 기능한다. 즉, 게이트 전극(525)은 기판(500)측으로부터 산화물 반도체층(544)의 채널부(403a)를 향하는 광을 블록하는 기능도 갖는다. 그 때문에, 본 실시 형태의 선택 트랜지스터(201a)는, 제1 실시 형태의 선택 트랜지스터(201)보다도 오프 전류가 낮다는 이점을 갖는다. 또한, 산화물 반도체층(544)의 채널부(403a)에 대하여 상하 방향으로부터 게이트 전압이 인가 되므로, 온 전류의 증가가 예상된다.
<제7 실시 형태>
제1 실시 형태에서는, 선택 트랜지스터(201)의 구조를 톱 게이트 구조로 한 예에 대해서 설명했지만, 본 실시 형태에서는, 화소(112)에 배치되는 선택 트랜지스터의 구조를 보텀 게이트 구조로 한 예에 대해서 설명한다. 본 실시 형태에서는, 제1 실시 형태와 다른 구성에 대해서 설명을 행하고, 동일한 구성에 대해서는 동일 부호를 사용하여 도시함으로써 설명을 생략한다.
도 28은, 본 발명의 일 실시 형태의 표시 장치(100)에 있어서의 화소(112)의 구조를 도시하는 단면도이다. 도 28에 도시하는 바와 같이, 본 실시 형태의 선택 트랜지스터(201b)에서는, 하지층(520) 상에 게이트 전극(525) 및 게이트 절연층(527)이 마련되어 있다. 게이트 전극(525) 및 게이트 절연층(527)에 대해서는, 제6 실시 형태(도 27 참조)에서 설명한 바와 같다.
게이트 절연층(527) 상에는, 산화물 반도체층(544a)이 마련된다. 산화물 반도체층(544) 상에는, 소스 영역(544S) 및 드레인 영역(544D)에 대응하는 위치에, 각각 소스 전극(591a) 및 드레인 전극(593a)이 배치된다. 산화물 반도체층(544a) 중 소스 전극(591a) 및 드레인 전극(593a)이 배치되지 않는 영역이 채널 영역(544CH)으로서 기능한다. 본 실시 형태의 선택 트랜지스터(201b)에서는, 소스 전극(591a) 및 드레인 전극(593a)이 산화물 반도체층(544a)과 직접적으로 접하도록 배치되어 있다.
소스 전극(591a) 및 드레인 전극(593a) 상에는, 절연층(570 및 580)이 배치된다. 본 실시 형태에서는, 제1 실시 형태와는 반대로, 하층으로부터 절연층(580), 절연층(570)의 순서로 배치된다. 즉, 산화물 반도체층(544a)의 채널 영역(544CH)에는, 산화실리콘을 재료로 하는 절연층(580)이 접하는 구조로 되어 있다. 이러한 구조로 함으로써, 도 9에 도시한 산화 어닐(S1007)과 마찬가지의 열처리를 행했을 때, 절연층(580)으로부터 산화물 반도체층(544a)의 채널 영역(544CH)에 대하여 산소가 공급되어, 채널 영역(544CH)의 내부의 산소 결함을 수복할 수 있다.
본 실시 형태의 산화물 반도체층(544a)은, 도 9에 도시한 OS 어닐(S1004)과 마찬가지의 열처리를 행하기 위해, 제1 실시 형태와 마찬가지로, 다결정 구조를 갖는다. 단, 소스 영역(544S) 및 드레인 영역(544D)은 소스 전극(591a) 및 드레인 전극(593a)을 형성할 때, 산화물 반도체층(544a)에 형성되는 산소 결손에 의해 저저항화할 수 있다.
공통 배선(204a)은 산화물 반도체층(544a)과 동일층으로 구성되지만, 채널 영역(544CH)과 동일한 과정에서 형성된다. 그 때문에, 공통 배선(204a)을 저저항화하는 프로세스를 별도 추가하는 것이 바람직하다. 도 28에 도시하는 예에서는, 공통 배선(204a)으로서 사용하는 산화물 반도체층으로 구성되는 배선 패턴을 형성한 후, 당해 배선 패턴에 대하여 이온 주입 등에 의해 불순물을 첨가하고 있다. 따라서, 공통 배선(204a)은, 제1 실시 형태의 산화물 반도체층(544)에 있어서의 도전부(403b)와 동일한 전기 전도도를 갖는다.
도 29는, 본 발명의 일 실시 형태의 표시 장치(100)에 있어서의 화소(112)의 구조를 도시하는 단면도이다. 구체적으로는, 도 29는 의도적으로 수소를 도입함으로써 공통 배선(204b)을 저저항화한 예를 도시하고 있다.
도 29에 도시하는 예에서는, 산화실리콘으로 구성되는 절연층(580)을 형성한 후, 산화물 반도체층으로 구성되는 배선 패턴(도시하지 않음)이 노출되도록, 절연층(580)에 대하여 개구부(582)가 마련되어 있다. 개구부(582)를 형성한 후에 질화실리콘으로 구성되는 절연층(570)을 형성하면, 상술한 배선 패턴은 절연층(570)으로 덮인 구성으로 된다. 산화물 반도체층으로 구성되는 배선 패턴과 절연층(570)이 접한 상태에서 열처리 과정을 거치면, 질화실리콘에 포함되는 수소가 산화물 반도체층의 내부에 확산된다. 산화물 반도체층의 내부에 확산된 수소가 산소 결손과 결합되어, 도너로서 기능하기 때문에, 산화물 반도체층은 저저항화한다.
이상과 같이, 도 29에 도시하는 예에서는, 공통 배선(204b)으로서 사용하는 배선 패턴에 질화실리콘으로 구성되는 절연층(570)을 접촉시켜, 산화물 반도체층의 내부에 의도적으로 수소를 도입한다. 이 수소의 도입에 의해, 산화물 반도체층으로 구성되는 배선 패턴이 충분히 저저항화하기 때문에, 산화물 반도체층(544a)과 동일층으로 구성되는 산화물 반도체층을 공통 배선(204b)으로서 사용할 수 있다.
<제8 실시 형태>
제1 실시 형태에서는, 표시 장치(100)로서 액정 표시 장치를 예로 들어 설명했지만, 본 실시 형태에서는, 유기 EL 표시 장치에 본 발명을 적용한 예에 대해서 설명한다. 본 실시 형태에서는, 제1 실시 형태와 다른 구성에 대해서 설명을 행하고, 동일한 구성에 대해서는 동일 부호를 사용하여 도시함으로써 설명을 생략한다.
도 30은, 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소 회로(300)의 구성을 도시하는 도면이다. 화소 회로(300)는 각 화소(112)(도 1 참조)의 발광 제어를 행하기 위한 회로이다. 도 30에 도시하는 예에서는, 설명의 편의상, 2개의 반도체 장치를 사용한 기본적인 구성을 예시하지만, 이 예에 한정되는 것은 아니다.
도 30에 도시하는 바와 같이, 본 실시 형태의 화소 회로(300)는 구동 트랜지스터(301), 선택 트랜지스터(302), 보유 지지 용량(303) 및 발광 소자(304)를 포함한다. 구동 트랜지스터(301) 및 선택 트랜지스터(302)는 산화물 반도체층을 사용한 반도체 장치(구체적으로는, 박막 트랜지스터)로 구성된다.
구동 트랜지스터(301)의 소스는, 애노드 전원선(311)에 접속되고, 구동 트랜지스터(301)의 드레인은 발광 소자(304)의 일단부(애노드)에 접속되어 있다. 발광 소자(304)의 타단부(캐소드)는 공통 배선(312)에 접속되어 있다. 즉, 본 실시 형태에서는, 표시 기간에 있어서 공통 배선(312)이 캐소드 전원선으로서 기능하고, 센싱 기간에 있어서 공통 배선(312)이 터치 센서의 검출 신호를 취출하는 배선으로서 기능한다. 본 실시 형태에 있어서, 애노드 전원선(311)에는 공통 배선(312)보다도 높은 전원 전압이 인가되어 있다.
선택 트랜지스터(302)의 게이트는 주사 신호선(313)에 접속되고, 선택 트랜지스터(302)의 소스는 영상 신호선(314)에 접속되어 있다. 선택 트랜지스터(302)의 드레인은 구동 트랜지스터(301)의 게이트에 접속되어 있다. 선택 트랜지스터(302)의 소스 및 드레인은 영상 신호선(314)에 인가된 전압과 보유 지지 용량(303)에 축적된 전압의 관계에 의해 교체되는 경우가 있다.
보유 지지 용량(303)은 구동 트랜지스터(301)의 게이트 및 드레인, 그리고 선택 트랜지스터(302)의 드레인에 접속되어 있다. 영상 신호선(314)에는, 발광 소자(304)의 발광 강도를 정하는 계조 신호가 공급된다. 주사 신호선(313)에는, 계조 신호를 기입하는 화소를 선택하기 위한 주사 신호가 공급된다.
이상 설명한 화소 회로(300)에서는, 선택 트랜지스터(302)를 통해 영상 신호선(314)으로부터 입력된 계조 신호(계조 전압)가 보유 지지 용량(303)에 보유 지지된다. 표시 기간(발광 기간)에서는, 보유 지지 용량(303)에 보유 지지된 전압에 따른 전류가 구동 트랜지스터(301)를 통해 애노드 전원선(311)으로부터 발광 소자(304)를 향하여 흐른다. 본 실시 형태에 있어서, 발광 소자(304)는 유기 EL 소자이다. 발광 소자(304)는 애노드 전극과 캐소드 전극 사이를 흐르는 전류량에 따른 휘도로 발광한다.
도 31은, 본 발명의 일 실시 형태의 표시 장치에 있어서의 화소(112)의 구조를 도시하는 단면도이다. 도 31에 도시하는 바와 같이, 구동 트랜지스터(301)는 하지층(520)이 마련된 기판(500) 상에 배치된다. 본 실시 형태의 구동 트랜지스터(301)는 다결정 구조를 갖는 산화물 반도체층(544)을 포함한다. 본 실시 형태의 구동 트랜지스터(301)의 기본적인 구조는, 제1 실시 형태의 선택 트랜지스터(201)의 구조와 마찬가지이므로, 상세한 설명은 생략한다.
하지층(520) 상에는, 구동 트랜지스터(301)의 산화물 반도체층(544)과 동일층으로 구성된 공통 배선(312)이 마련되어 있다. 공통 배선(312)은 산화물 반도체층(544)의 도전부(403b)와 동일한 전기 전도도 혹은 시트 저항을 갖는 산화물 반도체층으로 구성된다.
구동 트랜지스터(301)에는, 발광 소자(304)의 애노드 전극으로서 기능하는 화소 전극(620)이 마련되어 있다. 본 실시 형태에 있어서, 화소 전극(620)은 ITO 등의 투명 도전막과 은 등의 금속층을 적층한 구조를 갖는다. 본 실시 형태에서는 화소 전극(620)을 형성할 때, 접속 전극(622)을 형성한다. 즉, 접속 전극(622)은 화소 전극(620)과 동일층으로 구성된다. 접속 전극(622)은 게이트 절연층(527), 절연층(570), 절연층(580), 및 평탄화층(610)에 마련된 콘택트 홀을 통해 공통 배선(312)에 접속되어 있다.
화소 전극(620)의 단부는, 뱅크 또는 리브라고 불리는 수지층(810)에 덮여 있다. 수지층(810)에 마련된 개구부(815)는 화소 전극(620)의 표면 일부를 노출시킨다. 개구부(815)에 의해 노출된 화소 전극(620)의 표면 외형이 발광 소자(304)의 발광 영역을 획정시킨다. 개구부(815)의 내측에는 발광층(820) 및 공통 전극(830)이 마련된다. 공통 전극(830)은 발광 소자(304)의 캐소드 전극으로서 기능하고, 복수의 화소(112)에 걸쳐서 배치된다. 한편, 화소 전극(620) 및 발광층(820)은, 각 화소(112)에 대하여 개별로 마련된다. 발광층(820)은 화소의 표시색에 따라서 다른 재료가 사용된다. 또한, 도 31에서는 발광층(820)만을 도시하고 있지만, 발광층(820)에 더하여, 홀 주입층, 홀 수송층, 전자 주입층, 전자 수송층 등의 기능층을 마련해도 된다.
도 30에서 설명한 바와 같이, 공통 전극(830)은 공통 배선(312)에 접속된다. 본 실시 형태에서는, 도 31에 도시하는 바와 같이, 공통 전극(830)이 접속 전극(622)을 통해 공통 배선(312)에 접속되어 있다. 접속 전극(622)과 공통 전극(830)을 접속하기 위한 콘택트 홀(816)은 수지층(810)에 개구부(815)를 형성할 때에 동시에 형성해 두면 된다.
발광 소자(304) 상에는 밀봉층(840)이 마련된다. 밀봉층(840)은 수지 재료로 구성해도 되지만, 수지 재료와 무기 재료를 조합하여 구성해도 된다. 본 실시 형태의 밀봉층(840)은 질화실리콘층으로 수지층을 사이에 둔 3층 구조로 구성된다. 밀봉층(840) 상에는 보호 기판(850)이 마련된다. 보호 기판(850)은 유리 기판 등의 투광성 기판이고, 터치 센서의 터치면으로서도 기능한다.
본 실시 형태의 공통 전극(830)은 표시 기간에 있어서 발광 소자(304)의 캐소드 전극으로서 기능하고, 센싱 기간에 있어서 터치 센서의 검출 신호를 취출하는 검출 전극으로서 기능한다. 공통 전극(830)에 인가하는 전압의 공급 및 공통 전극(830)으로부터의 검출 신호의 출력은, 공통 배선(312)을 통해 행해진다. 본 실시 형태에서는, 공통 배선(312)이 구동 트랜지스터(301)의 활성층으로서 기능하는 산화물 반도체층(544)과 동일층으로 구성된다. 즉, 터치 센서를 위한 공통 배선(312)을 투광성을 갖는 재료(산화물 반도체층)로 구성할 수 있다. 따라서, 본 실시 형태에 따르면, 간이한 구조로 표시 장치의 표시부에 대한 유효 발광 영역(발광 영역으로서 실효적으로 기능하는 영역)의 차지하는 비율을 향상시키는 것이 가능하다.
본 발명의 실시 형태로서 상술한 각 실시 형태는, 서로 모순되지 않는 한, 적절히 조합하여 실시할 수 있다. 또한, 각 실시 형태를 기초로 하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
상술한 각 실시 형태의 양태에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과여도, 본 명세서의 기재로부터 명확한 것, 또는 당업자에 있어서 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의해 초래되는 것으로 해석된다.
10, 10a: 반도체 장치
100: 표시 장치
100: 표시 장치
100A: 회로 기판
110: 표시부
112: 화소
114: 주사 신호선
115: 터치 센서 회로
116: 영상 신호선
120: 주사측 구동부
130: 단자부
140: 플렉시블 프린트 회로 기판
150: 표시 제어 회로
200: 화소 회로
201, 201a, 201b: 선택 트랜지스터
202: 보유 지지 용량
203: 액정 소자
204, 204a 내지 204c: 공통 배선
205, 205a 내지 205c: 공통 전극
300: 화소 회로
301: 구동 트랜지스터
302: 선택 트랜지스터
303: 보유 지지 용량
304: 발광 소자
311: 애노드 전원선
312: 공통 배선(캐소드 전원선)
313: 주사 신호선
314: 영상 신호선
403a: 채널부
403b: 도전부
500: 기판
520: 하지층
525: 게이트 전극
527: 게이트 절연층
530: 금속 산화물층
540, 544, 544a: 산화물 반도체층
544CH: 채널 영역
544D: 드레인 영역
544S: 소스 영역
550: 게이트 절연층
555: 금속 산화물층
564: 게이트 전극
565: 게이트 배선
570: 절연층
571, 573: 콘택트 홀
580: 절연층
582: 개구부
591, 591a: 소스 전극
593, 593a: 드레인 전극
610: 평탄화층
620: 화소 전극
622: 접속 전극
630: 절연층
650: 액정층
700: 기판
700A: 대향 기판
710: 컬러 필터
810: 수지층
815: 개구부
816: 콘택트 홀
820: 발광층
830: 공통 전극
840: 밀봉층
850: 보호 기판
1010: 제1 에너지 준위
1020: 제2 에너지 준위
1030: 테일 준위

Claims (14)

  1. 각각 반도체 장치에 접속된 복수의 화소 전극과,
    각각 상기 복수의 화소 전극의 일부에 대향하여 배치된 복수의 공통 전극과,
    각각 상기 복수의 공통 전극에 접속된 복수의 공통 배선
    을 구비하고,
    상기 반도체 장치는, 다결정 구조를 갖는 산화물 반도체층을 포함하고,
    각 공통 배선의 적어도 일부는, 상기 산화물 반도체층으로 구성되어 있는, 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 공통 전극은, 각각 상기 복수의 화소 전극에 걸쳐서 배치되어 있는, 표시 장치.
  3. 제1항에 있어서,
    상기 공통 전극과 상기 화소 전극은 절연층을 통해 중첩되고,
    상기 화소 전극 및 상기 공통 전극 상에 액정층이 배치되어 있는, 표시 장치.
  4. 제3항에 있어서,
    상기 화소 전극 또는 상기 공통 전극은, 빗살형의 패턴 형상을 갖는 표시 장치.
  5. 제1항에 있어서,
    상기 화소 전극 상에 발광층이 배치되고,
    상기 공통 전극은, 상기 발광층 상에 배치되어 있는, 표시 장치.
  6. 제1항에 있어서,
    상기 복수의 공통 전극은, 터치 센서의 검출 전극으로서 구성되는, 표시 장치.
  7. 제1항에 있어서,
    상기 반도체 장치는, 상기 산화물 반도체층으로 구성된 채널부 및 도전부를 포함하는 박막 트랜지스터이고,
    상기 공통 배선의 적어도 일부는, 상기 도전부와 동일층으로 구성되어 있는, 표시 장치.
  8. 제7항에 있어서,
    상기 박막 트랜지스터는, 톱 게이트 구조 또는 듀얼 게이트 구조의 트랜지스터인, 표시 장치.
  9. 제8항에 있어서,
    상기 도전부는, 상기 박막 트랜지스터의 톱 게이트와 중첩되지 않는, 표시 장치.
  10. 제7항에 있어서,
    상기 도전부의 결정 구조는, 상기 채널부의 결정 구조와 동일한, 표시 장치.
  11. 제7항에 있어서,
    소정의 결정 방위에 있어서, 상기 도전부의 결정 구조의 면 간격 d는, 상기 채널부의 결정 구조의 면 간격 d와 대략 동일한, 표시 장치.
  12. 제7항에 있어서,
    상기 도전부의 시트 저항은, 500Ω/sq. 이하인, 표시 장치.
  13. 제1항에 있어서,
    상기 산화물 반도체층의 결정 구조는, 입방정인, 표시 장치.
  14. 제1항에 있어서,
    상기 산화물 반도체층은, 인듐 원소를 포함하는 적어도 2 이상의 금속 원소를 포함하고,
    상기 적어도 2 이상의 금속 원소에 대한 상기 인듐 원소의 비율은, 50％ 이상인, 표시 장치.
KR1020230156247A 2022-11-24 2023-11-13 표시 장치 KR20240078591A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022187757A JP2024076261A (ja) 2022-11-24 2022-11-24 表示装置
JPJP-P-2022-187757 2022-11-24

Publications (1)

Publication Number Publication Date
KR20240078591A true KR20240078591A (ko) 2024-06-04

Family

ID=91097989

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230156247A KR20240078591A (ko) 2022-11-24 2023-11-13 표시 장치

Country Status (4)

Country Link
US (1) US20240176196A1 (ko)
JP (1) JP2024076261A (ko)
KR (1) KR20240078591A (ko)
CN (1) CN118068979A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016042184A (ja) 2014-08-14 2016-03-31 エルジー ディスプレイ カンパニー リミテッド タッチセンサ内蔵型液晶表示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004053784A (ja) * 2002-07-18 2004-02-19 Sharp Corp 液晶表示装置およびその製造方法
JP4816668B2 (ja) * 2008-03-28 2011-11-16 ソニー株式会社 タッチセンサ付き表示装置
KR101716918B1 (ko) * 2009-07-31 2017-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
WO2013084846A1 (ja) * 2011-12-05 2013-06-13 シャープ株式会社 半導体装置
CN103456747A (zh) * 2013-09-11 2013-12-18 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
WO2016195039A1 (ja) * 2015-06-05 2016-12-08 シャープ株式会社 アクティブマトリクス基板およびその製造方法、ならびにアクティブマトリクス基板を用いた表示装置
JP6367848B2 (ja) * 2016-02-10 2018-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
CN108780758A (zh) * 2016-03-14 2018-11-09 夏普株式会社 半导体装置和半导体装置的制造方法
CN106371253A (zh) * 2016-08-26 2017-02-01 武汉华星光电技术有限公司 阵列基板、液晶显示面板以及制造方法
CN106298778A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
JP7013710B2 (ja) * 2017-08-07 2022-02-01 住友電気工業株式会社 窒化物半導体トランジスタの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016042184A (ja) 2014-08-14 2016-03-31 エルジー ディスプレイ カンパニー リミテッド タッチセンサ内蔵型液晶表示装置

Also Published As

Publication number Publication date
CN118068979A (zh) 2024-05-24
US20240176196A1 (en) 2024-05-30
JP2024076261A (ja) 2024-06-05

Similar Documents

Publication Publication Date Title
KR102386458B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102141557B1 (ko) 어레이 기판
KR102543577B1 (ko) 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
KR101489652B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20100031374A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20120037838A (ko) 트랜지스터 및 이를 포함하는 전자소자
KR20170140828A (ko) 트랜지스터 표시판
US10020324B2 (en) Display device
EP3499582B1 (en) Thin film transistor, method for manufacturing the same and display device comprising the same
JPWO2013115052A1 (ja) 半導体装置およびその製造方法
US9893193B2 (en) Thin-film transistor including a gate electrode with a side wall insulating layer and display device
JP5824535B2 (ja) 半導体装置およびその製造方法
KR20150086631A (ko) 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
CN113421886B (zh) 显示面板及其制备方法
TW201334194A (zh) 半導體裝置、顯示裝置及半導體裝置之製造方法
US11791345B2 (en) Active matrix substrate and method for manufacturing same
KR20240078591A (ko) 표시 장치
TW201405834A (zh) 半導體裝置及其製造方法
KR20170072438A (ko) 트랜지스터 표시판 및 그 제조 방법
US20240288739A1 (en) Electronic device
KR20240021704A (ko) 표시 장치
KR20240009869A (ko) 반도체 장치
KR102586429B1 (ko) 수소 차단용 보호막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102537352B1 (ko) 도핑된 산화물 반도체층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20240036459A (ko) 반도체 장치