TW201419537A - 氧化物半導體疊層膜及半導體裝置 - Google Patents

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Abstract

本發明的一個方式的目的之一是提供一種不會導致電晶體的電特性容易變動而具有高穩定性的氧化物半導體疊層膜。另外，本發明的一個方式的目的之一是提供一種將該氧化物半導體疊層膜用於通道形成區而具有穩定的電特性的電晶體。本發明的一個方式是一種氧化物半導體疊層膜，其中，氧化物半導體疊層膜包括含有銦、鎵及鋅並依次層疊的第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層，第二氧化物半導體層的銦的含有率比第一氧化物半導體層及第三氧化物半導體層大，並且，在1.5eV至2.3eV的能量範圍中，利用CPM測量的氧化物半導體疊層膜的吸收係數為低於或等於3×10-3/cm。

Description

氧化物半導體疊層膜及半導體裝置
本發明係關於一種氧化物半導體疊層膜及具有場效應電晶體的半導體裝置的製造方法。
用於以液晶顯示裝置或發光顯示裝置為代表的大部分的平板顯示器的電晶體由形成在玻璃基板上的非晶矽、單晶矽或多晶矽等矽半導體構成。此外，使用該矽半導體的電晶體也用於積體電路(IC)等。
近年來，將呈現半導體特性的金屬氧化物用於電晶體以代替上述矽半導體的技術受到矚目。注意，在本說明書等中，將呈現半導體特性的金屬氧化物稱為“氧化物半導體”。
例如，已公開了如下技術，即作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物來製造電晶體並將該電晶體用於顯示裝置的像素的切換元件等的技術(參照專利文獻1及專利文獻2)。
另外，在非專利文獻1中，雖然在非晶In-Ga-Zn-O 膜中觀察到高於或等於1×1020/cm3的非常高密度的缺陷能階，並且該缺陷能階藉由熱處理減小一半左右。
[非專利文獻1]神谷、野村、細野“非晶氧化物半導體的載子傳輸特性及電子結構的現狀”、日本固態物理、2009年9月號、第44卷、第621-633頁
[專利文獻1]日本專利申請公開案第2007-123861號
[專利文獻2]日本專利申請公開案第2007-96055號
使用氧化物半導體的電晶體在電性上有如下問題：由於隨時間的變化或偏壓-熱壓力(GBT：Gate Bias Temperature)測試，典型為臨界電壓會變動。例如，在氧化物半導體的缺陷能階密度為上述的值時，有使用氧化物半導體導致電晶體臨界電壓的變動等電特性的變動的擔憂。
這種電晶體的電特性變動成為使用該電晶體的半導體裝置的可靠性下降的原因。
鑒於上述問題，本發明的一實施例的目的之一是提供一種電特性不容易變動的電晶體而具有高穩定性的氧化物半導體疊層膜。另外，本發明的一個方式的目的之一是提供一種將該氧化物半導體疊層膜用於通道形成區而具有穩定的電特性的電晶體。此外，本發明的一個方式的目的之一是提高包括該電晶體的半導體裝置的可靠性。
本發明的一實施例是一種氧化物半導體疊層膜，其 中，在能量為1.5eV至2.3eV的範圍中，藉由CPM測量的起因於局部能階的吸收係數為低於或等於3×10-3/cm，較佳為低於或等於3×10-4/cm。
本發明的一實施例是一種氧化物半導體疊層膜，其中，氧化物半導體疊層膜包括含有銦、鎵及鋅並依次層疊的第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層，第二氧化物半導體層的銦的含有率比第一氧化物半導體層及第三氧化物半導體層大，並且，氧化物半導體疊層膜的藉由在能量為1.5eV至2.3eV的範圍中利用CPM測量的起因於局部能階的吸收係數為3×10-3/cm低於或等於。
另外，本發明的一實施例是一種半導體裝置，包括：閘極電極層；設置在閘極電極層上的閘極絕緣膜；隔著閘極絕緣膜重疊於閘極電極層的氧化物半導體疊層膜；以及以接觸於氧化物半導體疊層膜的方式設置的一對電極層，其中，氧化物半導體疊層膜包括含有銦、鎵及鋅並依次層疊的第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層，第二氧化物半導體層的銦的含有率比第一氧化物半導體層及第三氧化物半導體層大，並且，氧化物半導體疊層膜的藉由在能量為1.5eV至2.3eV的範圍中利用CPM測量的起因於局部能階的吸收係數為低於或等於3×10-3/cm。
另外，在上述結構中，較佳為在一對電極層及氧化物半導體疊層膜上還包括氧化物絕緣膜。
根據本發明的一實施例的半導體裝置包括使用氧化物半導體疊層膜的電晶體或包括該電晶體構成的電路。例如，半導體裝置包括：LSI；CPU；安裝在電源電路中的功率裝置；包括記憶體、閘流體、轉換器、影像感測器等的半導體積體電路；以液晶顯示面板為代表的電光學裝置；或具有發光元件的發光顯示裝置；以及作為部件安裝有上述電路或裝置的電子裝置。
本發明的一實施例可以提供一種電晶體的電特性不容易變動而具有高穩定性的氧化物半導體疊層膜。另外，本發明的一實施例可以提供一種將該氧化物半導體疊層膜用於通道形成區而具有穩定的電特性的電晶體。此外，本發明的一實施例可以提高包括該電晶體的半導體裝置的可靠性。
100‧‧‧基板
101‧‧‧氧化物半導體疊層膜
101a‧‧‧氧化物半導體層
101b‧‧‧氧化物半導體層
101b1‧‧‧氧化物半導體層
101b2‧‧‧氧化物半導體層
101c‧‧‧氧化物半導體層
111‧‧‧氧化物半導體層
112a‧‧‧氧化物半導體層
112b‧‧‧氧化物半導體層
113a‧‧‧氧化物半導體層
113b‧‧‧氧化物半導體層
113c‧‧‧氧化物半導體層
121‧‧‧絕緣膜
122‧‧‧絕緣膜
201‧‧‧燈
202‧‧‧單色器
203‧‧‧濾波器
204‧‧‧偏振分束器
205‧‧‧光電二極體
206‧‧‧直流電源
207‧‧‧鎖相放大器
208‧‧‧計算器
209‧‧‧鎖相放大器
210‧‧‧樣本
211a‧‧‧電極
211b‧‧‧電極
310‧‧‧電晶體
320‧‧‧電晶體
330‧‧‧電晶體
340‧‧‧電晶體
350‧‧‧電晶體
360‧‧‧電晶體
370‧‧‧電晶體
380‧‧‧電晶體
390‧‧‧電晶體
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣膜
403a‧‧‧氧化物半導體層
403b‧‧‧氧化物半導體層
403c‧‧‧氧化物半導體層
404‧‧‧氧化物半導體疊層膜
404a‧‧‧氧化物半導體層
404b‧‧‧氧化物半導體層
404c‧‧‧氧化物半導體層
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
406‧‧‧絕緣膜
407‧‧‧電極層
408‧‧‧絕緣膜
409‧‧‧閘極絕緣膜
410‧‧‧閘極電極層
411‧‧‧氧化物半導體層
450‧‧‧電晶體
460‧‧‧電晶體
700‧‧‧玻璃基板
701a‧‧‧氧化物半導體層
701b‧‧‧氧化物半導體層
701c‧‧‧氧化物半導體層
705a‧‧‧電極層
705b‧‧‧電極層
706‧‧‧絕緣膜
800‧‧‧基板
803a‧‧‧氧化物半導體層
803b‧‧‧氧化物半導體層
803c‧‧‧氧化物半導體層
804‧‧‧氧化物半導體疊層膜
804a‧‧‧氧化物半導體層
804c‧‧‧氧化物半導體層
805a‧‧‧源極電極層
805b‧‧‧汲極電極層
808‧‧‧基底膜
809‧‧‧閘極絕緣膜
810‧‧‧閘極電極層
811‧‧‧絕緣膜
812a‧‧‧佈線層
812b‧‧‧佈線層
9000‧‧‧桌子
9001‧‧‧外殼
9002‧‧‧腳部
9003‧‧‧顯示部
9004‧‧‧顯示按鈕
9005‧‧‧電源供應線
9033‧‧‧卡子
9034‧‧‧開關
9035‧‧‧電源開關
9036‧‧‧開關
9038‧‧‧操作開關
9100‧‧‧電視機
9101‧‧‧外殼
9103‧‧‧顯示部
9105‧‧‧支架
9107‧‧‧顯示部
9109‧‧‧操作鍵
9110‧‧‧遙控器
9201‧‧‧主體
9202‧‧‧外殼
9203‧‧‧顯示部
9204‧‧‧鍵盤
9205‧‧‧外部連接埠
9206‧‧‧指向裝置
9630‧‧‧外殼
9631‧‧‧顯示部
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9637‧‧‧轉換器
9638‧‧‧操作鍵
9639‧‧‧按鈕
在圖式中：圖1A和圖1B是示出氧化物半導體疊層膜的圖；圖2A至圖2C是示出具有單層結構、兩層結構及三層結構的氧化物半導體疊層膜的圖；圖3是示出CPM測量裝置的圖；圖4A至圖4C是說明半導體裝置的平面圖及剖面圖；圖5A和圖5B是說明半導體裝置的剖面圖；圖6A和圖6B是具有單層結構的氧化物半導體層的 剖面圖及能帶圖；圖7A和圖7B是具有三層結構的氧化物半導體疊層膜的剖面圖及能帶圖；圖8A至圖8E是說明半導體裝置的製造方法的剖面圖；圖9A至圖9D是說明半導體裝置的剖面圖；圖10A至圖10D是說明半導體裝置的剖面圖；圖11A至圖11C是示出電子裝置的圖；圖12A至圖12C是示出電子裝置的圖；圖13A和圖13B是說明樣本A及樣本B的剖面圖；圖14A和圖14B是示出對樣本A進行CPM測量的結果的圖；圖15A和圖15B是示出對樣本B進行CPM測量的結果的圖；圖16A至圖16D是說明電晶體的製造方法的圖；圖17A和圖17B是說明包括在樣本C中的電晶體的Vg-Id特性的圖；圖18A和圖18B是說明包括在樣本D中的電晶體的Vg-Id特性的圖；圖19A和圖19B是說明包括在樣本E中的電晶體的Vg-Id特性的圖。
下面，參照圖式詳細地說明本說明書等所公開的發明 的實施方式。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本說明書等所公開的發明的方式及詳細內容可以被變換為各種各樣的形式而不侷限於以下說明。並且，本說明書等所公開的發明不應被視為僅限定於以下實施方式的描述內容。另外，為了方便起見附加了第一、第二等序數詞，其並不表示製程順序或疊層順序。此外，其在本說明書等中不用來表示特定發明的事項的固有名稱。
實施方式1
在本實施方式中，參照圖1A和圖1B說明根據本發明的一個方式的氧化物半導體疊層膜。
圖1A示出設置在基板100上的氧化物半導體疊層膜101。氧化物半導體疊層膜101是層疊有多個氧化物半導體層的氧化物半導體疊層膜，例如，具有依次層疊有第一氧化物半導體層101a、第二氧化物半導體層101b及第三氧化物半導體層101c的三個層的結構。
氧化物半導體層101a至101c是包含銦、鎵及鋅且其原子數比不同的氧化物半導體層。在氧化物半導體層101a至101c中，例如，第二氧化物半導體層101b的銦的含有率較佳為大於第一氧化物半導體層101a的銦的含有率，第二氧化物半導體層101b的銦的含有率較佳為大於第三氧化物半導體層101c的銦的含有率。
另外，第二氧化物半導體層101b中的銦的含有率較 佳為大於鎵的含有率。
注意，第一氧化物半導體層101a的原子數比與第三氧化物半導體層101c的原子數比既可以相同又可以不同。
例如，第一氧化物半導體層101a具有In：Ga：Zn=1：3：2的原子數比，第二氧化物半導體層101b具有In：Ga：Zn=1：1：1的原子數比，第三氧化物半導體層101c具有In：Ga：Zn=1：3：2的原子數比。例如，第一氧化物半導體層101a具有In：Ga：Zn=1：3：2的原子數比，第二氧化物半導體層101b具有In：Ga：Zn=3：1：2的原子數比，第三氧化物半導體層101c具有In：Ga：Zn=1：1：1的原子數比。另外，各氧化物半導體層的原子數比作為誤差包括上述原子數比的±20%或±10%的變動。
第二氧化物半導體層101b還可以具有疊層結構。圖1B示出第二氧化物半導體層101b包括氧化物半導體層101b1及氧化物半導體層101b2的結構。注意，第二氧化物半導體層101b也可以具有三層以上的疊層結構。
此時，氧化物半導體層101b1、101b2的銦的含有率較佳大於氧化物半導體層101a的銦的含有率，並且氧化物半導體層101b1、101b2的銦的含有率較佳大於氧化物半導體層101c的銦的含有率。
例如，較佳的是，第一氧化物半導體層101a具有In：Ga：Zn=1：3：2的原子數比，第二氧化物半導體層101b中的氧化物半導體層101b1具有In：Ga：Zn=3：1：2的原子數 比，第二氧化物半導體層101b中氧化物半導體層101b2具有In：Ga：Zn=1：1：1的原子數比，第三氧化物半導體層101c具有In：Ga：Zn=1：3：2的原子數比。另外，各氧化物半導體層的原子數比作為誤差包括上述原子數比的±20%或±10%的變動。
在包括於氧化物半導體的金屬氧化物中，銦的組成的比率越大，金屬氧化物的導電率越大。例如，藉由使第二氧化物半導體層101b的銦的含有率大於第一氧化物半導體層101a及第三氧化物半導體層101c的銦的含有率，可以使第二氧化物半導體層101b的導電率σ2大於第一氧化物半導體層101a的導電率σ1及第三氧化物半導體層101c的導電率σ3。
導電率σ2較佳高於導電率σ1及導電率σ3大1×103S/cm以上，更佳大1×105S/cm以上。
在此，參照圖2A至圖2C說明使用根據本發明的一實施例的氧化物半導體疊層膜的效果。
在使用氧化物半導體的電晶體中，氧化物半導體層所包含的氧缺陷會導致電晶體的電性劣化。由此，需要降低在氧化物半導體層中的氧缺陷。例如，藉由對氧化物半導體層加入氧或者從接觸於氧化物半導體層的絕緣膜供應氧，可以降低包含在氧化物半導體層中的氧缺陷。
然而，在使用與構成氧化物半導體層的元素不同的元素構成接觸於氧化物半導體層的絕緣膜時，在氧化物半導體層與絕緣膜的介面容易地形成氧缺陷。形成在介於氧化 物半導體層與絕緣膜間的氧缺陷不容易藉由上述處理而降低。
包含在氧化物半導體層中的氧缺陷作為存在於氧化物半導體的能隙內的深的能階位置的局部能階變得明顯。
例如，如圖2A所示，在氧化物半導體層具有單層結構時，氧化物半導體層111與絕緣膜121的介面或氧化物半導體層111與絕緣膜122的介面容易地形成氧缺陷。當從絕緣膜122一側施加電壓時，載子在介於氧化物半導體層111與絕緣膜122間的介面中流動。此時，在氧化物半導體層111與絕緣膜122的介面存在有起因於氧缺陷的局部能階的情況下，由於在局部能階中載子被捕獲而減少電晶體的可靠性。
此外，如圖2B所示，在氧化物半導體層具有雙層結構的情況下，在氧化物半導體層112a與絕緣膜121的介面或氧化物半導體層112b與絕緣膜122的介面容易地存在有氧缺陷。在從絕緣膜122一側施加電壓時，載子在介於氧化物半導體層112b與絕緣膜122間的介面中流動。此時，在氧化物半導體層112b與絕緣膜122的介面存在有起因於氧缺陷的局部能階的情況下，由於在局部能階中載子被捕獲而減少電晶體的可靠性。
於是，如圖2C所示，層疊三層氧化物半導體層並使氧化物半導體層113b的導電率大於氧化物半導體層113a及氧化物半導體層113c的導電率。藉由採用上述結構，例如，即使在從絕緣膜122一側施加電壓時載子在介於氧 化物半導體層113b與氧化物半導體層113c的介面間流動而不在介於氧化物半導體層113c與絕緣膜122的介面間流動。另外，氧化物半導體層113b和氧化物半導體層113c是原子數比不同但使用相同元素構成的氧化物半導體層。由此，氧化物半導體層113b與氧化物半導體層113c的介面的氧缺陷量被降低。因此，即使載子在介於氧化物半導體層113c與氧化物半導體層113b間的介面緩慢流動，也可以減小起因於氧缺陷的局部能階的影響。
氧化物半導體的缺陷(氧缺陷)例如可以藉由定光電流測量法(CPM：Constant Photocurrent Method)進行評價。CPM測量是在各波長中，在對設置於樣本中的兩個電極之間施加電壓的狀態下以使光電流值固定的方式調整照射到端子間的樣本面的光量且根據照射光量導出吸收係數的方法。在CPM測量中，當樣本有缺陷時，對應於存在缺陷的能階的能量(用波長換算)的吸收係數增加。藉由用定數乘以該吸收係數的增加值，能夠導出樣本的狀態密度(以下也記載為DOS)。
圖3示出CPM測量裝置的示意圖。注意，在圖3中，以箭頭表示光的路徑，以實線表示佈線等。
CPM測量裝置包括：成為光源的燈201；從廣範圍的波長的光只取出窄範圍的波長的光的單色器202；減少透過單色器202的光的濾波器203；使穿過單色器202而減少的光透過且反射的偏振分束器204；將光變換為電流的光電二極體205；測量電流的鎖相放大器209；以及從被 測量的電流估計照射光量的計算器208。
另外，圖3所示的樣本210是圖1A和圖1B所示的氧化物半導體疊層膜101。測量用電極211a、211b設置在該氧化物半導體疊層膜101上。電極211a、211b可以使用選自Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta、W、Pt及Au、這些元素的氮化物、氧化物、合金中的一種以上的單層或疊層。或者，作為電極211a、211b也可以使用包含選自Si、Ti、Ni、Cu、Zn、Ga、In及Sn中的多種材料的透明導電膜。較佳的是，選擇不形成絕緣膜在介於電極211a與氧化物半導體疊層膜101的介面以及在介於電極211b與氧化物半導體疊層膜101的介面的材料。
電極211b藉由電阻器連接於直流電源206，並可以利用並聯連接於電阻器的鎖相放大器207測量光電流值。
作為燈201，例如可以採用氙氣燈、汞燈及鹵素燈等。可以使用上述燈中的一種或其組合。使用氙氣燈是較佳的，因其允許在1.5eV至4.0eV的範圍中進行測量。
作為濾波器203，可以使用減光(ND：Neutral Density)濾波器、邊緣濾波器及阻擋濾波器等。阻擋濾波器是具有使特定波長的範圍的光穿過並減少其他波長範圍的光的功能的光學濾波器。此外，藉由將上述濾波器組合而使用，可以提高照射光量或使照射波長更有效率地被控制。另外，也可以不設置濾波器203。
鎖相放大器207及鎖相放大器209具有增大、偵測及 輸出具有被輸入的信號中的特定頻率的信號的功能。因此，噪音等的影響被降低，而可以靈敏度高地檢測出信號。
從燈201照射的光在入射到單色器202時從廣範圍的波長的光只取出窄範圍的波長的光。透過單色器202的光在入射到濾波器203時減少。在被減少的光照射到偏振分束器204時，使透過光照射到樣本210，使反射光照射到光電二極體205。注意，不一定必須要使透過光照射到樣本210並使反射光照射到光電二極體205，也可以使透過光照射到光電二極體205並使反射光照射到樣本210。
可以在利用光電二極體205將被照射的光轉換為電流。之後，使用鎖相放大器209測量電流而使用計算器208估計照射光量。此外，使用鎖相放大器207根據照射到樣本210的光測量光電流值。所得到的光電流值由計算器208回饋到濾波器203。在所得到的光電流值過大時，減小濾波器203的透過率而降低照射光量。此外，在光電流值過小時，提高濾波器203的透過率而增加照射光量即可。
藉由從利用CPM測量得到的吸收係數的曲線減去起因於帶尾(bandtail)的被稱為烏爾巴赫帶尾(urbach tail)的吸收係數的值，可以根據下述算式算出起因於局部能階的吸收係數。
在此，α(E)表示各能階中的吸收係數，αu表示烏爾巴赫帶尾的吸收係數。
藉由如圖1A及圖1B所示層疊氧化物半導體層，在能量為1.5eV至2.3eV的範圍中，可以將藉由CPM測量的起因於局部能階的吸收係數設定為低於或等於3×10-3/cm，較佳為設定為低於或等於3×10-4/cm。
以下說明氧化物半導體層的結構。
氧化物半導體層大致分為非單晶氧化物半導體層和單晶氧化物半導體層。非單晶氧化物半導體層包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)層、多晶氧化物半導體層、微晶氧化物半導體層及非晶氧化物半導體層等。
首先，對CAAC-OS層進行說明。
CAAC-OS層是包括多個c軸配向的結晶部的氧化物半導體層之一。
在CAAC-OS層的透射電子顯微鏡(TEM：Transmission Electron Microscope)影像中，結晶部之間的的邊界，即晶界(grain boundary)，無法被清楚地觀察到。因此，在CAAC-OS層中，不容易發生起因於晶界的電子遷移率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS層 的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS層的面(也稱為被形成面)或CAAC-OS層的頂面的凸凹的形狀並以平行於CAAC-OS層的被形成面或頂面的方式排列。
注意，在本說明書中，“平行”是指兩條直線形成的角度為大於或等於-10°且小於或等於10°，因此也包括角度為大於或等於-5°且小於或等於5°的情況。另外，“垂直”是指兩條直線形成的角度為大於或等於80°且小於或等於100°以下，因此也包括角度為85°以上且95°以下的情況。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS層的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS層的結晶部具有配向性。
注意，CAAC-OS層所包含的結晶部幾乎都是可以收容在一個邊長小於100nm的尺寸的立方體內。因此，有時包括在CAAC-OS層中的結晶部為能夠收容在一個邊長小於10nm、小於5nm或小於3nm的立方體內的尺寸。但是，有時包括在CAAC-OS層中的多個結晶部聯結，從而形成一個大結晶區。例如，在平面TEM影像中有時會觀 察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS層進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS層時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來自於InGaZnO4結晶的(009)面，由此可知CAAC-OS層中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS層的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS層時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體層時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS層時，即使在將2θ固定為56°附近的狀態下進行掃描無法清楚觀察到峰值。
由上述結果可知，在具有c軸配向的CAAC-OS層中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS層或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS層的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS層的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS層的被形成面或頂面的法線向量。
此外，CAAC-OS層中的c軸配向的結晶部的分佈也可以不均勻。例如，在CAAC-OS層的結晶部藉由從CAAC-OS層的頂面近旁產生的結晶生長而形成的情況下，有時頂面附近的c軸配向的結晶部的比例會高於被形成面附近。另外，在對CAAC-OS層添加雜質時，有時被添加雜質的區域變質，而部分性地形成c軸配向的結晶部的比例不同的區域。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS層時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS層的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS層中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS層是具有低雜質濃度的氧化物半導體層。雜質是指氫、碳、矽以及過渡金屬元素等氧化物半導體層的主要成分以外的元素。尤其是，與氧的接合力比構成氧化物半導體層的金屬元素強的矽等元素會奪取氧化物半導體層中的氧，從而打亂氧化物半導體層的原子排列，導致 結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果包含在氧化物半導體層內，也會打亂氧化物半導體層的原子排列，導致結晶性下降。此外，包含在氧化物半導體層中的雜質有時會成為載子陷阱或載子發生源。
另外，CAAC-OS層是缺陷能階密度低的氧化物半導體層。例如，氧化物半導體層中的氧缺陷有時會成為載子陷阱，或因俘獲氫而成為載子發生源。
將雜質濃度低且缺陷能階密度低(很少氧缺陷)的狀態稱為“高純度本質”或“實際上高純度本質”。在高純度本質或實際上高純度本質的氧化物半導體層中載子發生源少，所以可以降低載子密度。因此，採用該氧化物半導體層的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，在高純度本質或實際上高純度本質的氧化物半導體層中載子陷阱少。因此，採用該氧化物半導體層的電晶體的電特性變動小，於是成為可靠性高的電晶體。注意，被氧化物半導體層的載子陷阱俘獲的電荷直到被釋放需要的時間長，有時會像固定電荷那樣動作。所以，採用雜質濃度高且缺陷能階密度高的氧化物半導體層的電晶體有時電特性不穩定。
此外，在採用CAAC-OS層的電晶體中，由可見光或紫外光的照射導致的電特性變動小。
接下來，說明微晶氧化物半導體層。
在使用TEM觀察微晶氧化物半導體層時的影像中， 有時無法明確地確認到結晶部。微晶氧化物半導體層中含有的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體層稱為nc-OS(nanocrystalline Oxide Semiconductor)層。另外，例如在使用TEM觀察nc-OS層時，有時無法明確地確認到介於晶粒間的介面。
在nc-OS層中，微小區域(例如大於或等於1nm且小於或等於10nm的區域，特別是大於或等於1nm且小於或等於3nm的區域)中其原子排列具有週期性。另外，nc-OS層在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS層在某些分析方法中與非晶氧化物半導體層無法被鑑別。例如，在藉由其中利用使用直徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS層進行結構分析時，檢測不出表示結晶面的峰值。此外，在藉由使用其探針的直徑大於結晶部的電子束(例如，大於或等於50nm)來獲得的nc-OS層的選區電子繞射中，觀察到類似光暈圖案。另一方面，在藉由使用其探針的直徑近於或小於結晶部的電子束(例如，大於或等於1nm且小於或等於30nm)來獲得的nc-OS層的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS層的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區 域。而且，在nc-OS層的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS層是比非晶氧化物半導體層規律性高的氧化物半導體層。因此，nc-OS層的缺陷能階密度比非晶氧化物半導體層低。但是，nc-OS層在不同的結晶部之間觀察不到晶面配向的規律性。所以，nc-OS層的缺陷能階密度比CAAC-OS層高。
氧化物半導體層101a至101c中的各者例如使用非晶氧化物半導體層、微晶氧化物半導體層和CAAC-OS層中的任一個構成。
也可以分別使用結晶性不同的氧化物半導體作為氧化物半導體層101a至101c。就是說，也可以採用適當地組合微晶氧化物半導體、非晶氧化物半導體和CAAC-OS的結構。此外，藉由將CAAC-OS應用於氧化物半導體層101b，可以進一步降低膜中的氧缺陷，所以是較佳的。
另外，由於非晶氧化物半導體有雜質容易被捕獲而增加載子密度的傾向，所以可以較容易地得到較高的場效應遷移率。
此外，藉由在平坦的表面上形成氧化物半導體層，可以提高結晶性。例如，在平均表面粗糙度(Ra)為1nm或更低，較佳為0.3nm或更低，更佳為0.1nm或更低的表面上形成氧化物半導體層，即可。
注意，Ra是將JIS B 0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲 面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以下述算式定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1,y1,f(x1,y1))、(x1,y2,f(x1,y2))、(x2,y1,f(x2,y1))、(x2,y2,f(x2,y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)對Ra進行測量。
較佳為將第一氧化物半導體層101a至第三氧化物半導體層101c的厚度設定為大於或等於1nm且小於或等於50nm，更佳為設定為大於或等於5nm且小於或等於20nm。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，參照圖4A至圖4C、圖5A及5B、 圖6A及6B、圖7A及7B說明根據本發明的一個實施例 的半導體裝置的一個實施例。
對設置在根據本發明的一個實施例的半導體裝置中的電晶體的結構沒有特別的限定，例如可以使用頂閘極結構或者底閘極結構的交錯型和平面型等。另外，電晶體既可以具有形成有一個通道形成區的單閘極結構，又可以具有形成有兩個通道形成區的雙閘極結構或形成有三個通道形成區的三閘極結構等多閘極結構。或者，該電晶體可以採用具有隔著閘極絕緣膜配置在通道形成區的上方和下方的兩個閘極電極層的雙重閘(dual-gate)結構。
圖4A至圖4C示出底閘極結構的電晶體310的結構例。圖4A是電晶體310的平面圖，圖4B是沿著圖4A的點劃線A1-A2的剖面圖，圖4C是沿著圖4A的點劃線B1-B2的剖面圖。
電晶體310包括：設置在具有絕緣表面的基板400上的閘極電極層401；設置在閘極電極層401上的閘極絕緣膜402；隔著閘極絕緣膜402重疊於閘極電極層401的氧化物半導體疊層膜404；以及以接觸於氧化物半導體疊層膜404的方式設置的源極電極層405a及汲極電極層405b。另外，絕緣膜406係以覆蓋源極電極層405a及汲極電極層405b並接觸於氧化物半導體疊層膜404的方式設置。
氧化物半導體疊層膜404可以應用實施方式1所示的層疊有多個氧化物半導體層的氧化物半導體疊層膜。氧化物半導體疊層膜404例如包括包含銦、鎵及鋅並依次層疊的第一氧化物半導體層404a、第二氧化物半導體層404b 及第三氧化物半導體層404c。注意，雖然在本實施方式中示出層疊有三層圖1A所示的氧化物半導體疊層膜的結構，但是如圖1B的氧化物半導體疊層膜所示，第二氧化物半導體層還可以具有疊層結構。
在氧化物半導體疊層膜404中，氧化物半導體層404b的銦的含有率較佳為大於氧化物半導體層404a的銦的含有率，氧化物半導體層404b的銦的含有率較佳為大於氧化物半導體層404c的銦的含有率。
另外，氧化物半導體層404b中的銦的含有率較佳為大於鎵的含有率。
例如，較佳的是，氧化物半導體層404a具有In：Ga：Zn=1：3：2的原子數比，氧化物半導體層404b具有In：Ga：Zn=1：1：1的原子數比，氧化物半導體層404c具有In：Ga：Zn=1：3：2的原子數比。另外，各氧化物半導體層的原子數比作為誤差包括上述原子數比的±20%或±10%的變動。
在構成氧化物半導體的金屬氧化物中，銦的組成的比率越大，金屬氧化物的導電率越大。例如，藉由使第二氧化物半導體層404b的銦的含有率大於第一氧化物半導體層404a及第三氧化物半導體層404c的銦的含有率，可以使第二氧化物半導體層404b的導電率σ2大於第一氧化物半導體層404a的導電率σ1及第三氧化物半導體層404c的導電率σ3。
導電率σ2較佳比導電率σ1及導電率σ3大1×103S/cm 以上，更佳大1×105S/cm以上。
藉由使氧化物半導體疊層膜404具有上述疊層結構，可以將藉由CPM測量的起因於局部能階的吸收係數設定為低於或等於3×10-3/cm，較佳為設定為低於或等於3×10-4/cm。
氧化物半導體層404a至404c較佳為使用非晶氧化物半導體、單晶氧化物半導體、多晶氧化物半導體或CAAC-OS構成。另外，也可以分別使用結晶性不同的氧化物半導體作為氧化物半導體層404a至404c。也就是說，可以採用適當地組合單晶氧化物半導體、多晶氧化物半導體、非晶氧化物半導體和CAAC-OS的結構。此外，藉由將CAAC-OS應用於氧化物半導體層404b，可以進一步降低膜中的氧缺陷，所以是較佳的。
注意，在閘極電極層401一側的第一氧化物半導體層404a的厚度過大的情況下，在將電壓施加到閘極電極層401時，載子移動第一氧化物半導體層404a而不移動第一氧化物半導體層404a與第二氧化物半導體層404b的介面。例如，較佳為將第一氧化物半導體層404a至第三氧化物半導體層404c的厚度分別設定為大於或等於1nm且小於或等於50nm，更佳為設定為大於或等於5nm且小於或等於20nm。例如，較佳的是，將第一氧化物半導體層404a的厚度設定為大於或等於5nm且小於或等於15nm，將第二氧化物半導體層404b的厚度設定為大於或等於15nm且小於或等於35nm，將第三氧化物半導體層404c 的厚度設定為大於或等於20nm且小於或等於40nm。
在底閘極結構的電晶體310中，使氧化物半導體層404b的導電率大於氧化物半導體層404a及氧化物半導體層404c的導電率。藉由採用上述結構，即使在將電壓施加到閘極電極層401時載子也移動氧化物半導體層404b與氧化物半導體層404a的介面而不移動氧化物半導體層404a與閘極絕緣膜402的介面。另外，氧化物半導體層404b和氧化物半導體層404a是原子數比不同但使用相同元素構成的氧化物半導體層。由此，氧化物半導體層404b與氧化物半導體層404a的介面的氧缺陷量被降低。因此，即使載子移動氧化物半導體層404a與氧化物半導體層404b的介面，也可以減小起因於氧缺陷的局部能階的影響。由此，可以抑制電晶體的電特性變動而可以得到可靠性高的電晶體。
圖5A示出頂閘極結構的電晶體320。
電晶體320包括：設置在具有絕緣表面的基板400上的絕緣膜408；設置在絕緣膜408上的氧化物半導體疊層膜404；以接觸於氧化物半導體疊層膜404的方式設置的源極電極層405a及汲極電極層405b；設置在氧化物半導體疊層膜404、源極電極層405a及汲極電極層405b上的閘極絕緣膜409；以及隔著閘極絕緣膜409重疊於氧化物半導體疊層膜404的閘極電極層410。
在圖5A所示的電晶體320中，氧化物半導體疊層膜404依次層疊有氧化物半導體層404a、氧化物半導體層 404b及氧化物半導體層404c。
注意，在閘極電極層410一側的第三氧化物半導體層404c的厚度過大的情況下，在將電壓施加到閘極電極層410時，載子在第三氧化物半導體層404c流動而不在第三氧化物半導體層404c與第二氧化物半導體層404b的介面流動。例如，較佳為將第一氧化物半導體層404a至第三氧化物半導體層404c的厚度分別設定為大於或等於1nm且小於或等於50nm，更佳為設定為大於或等於5nm且小於或等於20nm。例如，較佳的是，將第一氧化物半導體層404a的厚度設定為大於或等於20nm且小於或等於40nm，將第二氧化物半導體層404b的厚度設定為大於或等於15nm且小於或等於35nm，將第三氧化物半導體層404c的厚度設定為大於或等於5nm且小於或等於15nm。
在頂閘極結構的電晶體320中，使氧化物半導體層404b的導電率大於氧化物半導體層404a及氧化物半導體層404c的導電率。藉由採用上述結構，即使在將電壓施加到閘極電極層410時載子也移動氧化物半導體層404b與氧化物半導體層404c的介面而不移動氧化物半導體層404c與閘極絕緣膜409的介面。另外，氧化物半導體層404b和氧化物半導體層404c是原子數比不同但使用相同元素構成的氧化物半導體層。由此，氧化物半導體層404b與氧化物半導體層404c的介面的氧缺陷量被降低。因此，即使載子移動氧化物半導體層404c與氧化物半導體層404b的介面，也可以減小起因於氧缺陷的局部能階 的影響。由此，可以抑制電晶體的電特性變動而可以得到可靠性高的電晶體。
圖5B示出具有隔著閘極絕緣膜配置在通道形成區的上方和下方的兩個閘極電極層的雙重閘型電晶體330。
電晶體330包括：設置在具有絕緣表面的基板400上的閘極電極層401；設置在閘極電極層401上的閘極絕緣膜402；隔著閘極絕緣膜402重疊於閘極電極層401的氧化物半導體疊層膜404；以接觸於氧化物半導體疊層膜404的方式設置的源極電極層405a及汲極電極層405b；覆蓋源極電極層405a及汲極電極層405b並接觸於氧化物半導體疊層膜404的絕緣膜406；以及隔著絕緣膜406重疊於氧化物半導體疊層膜404的電極層407。
在電晶體330中，絕緣膜406用作閘極絕緣膜，電極層407用作閘極電極層。用來控制電晶體的開啟狀態或關閉狀態的信號施加到一對閘極電極層中的一個閘極電極層，而一對閘極電極層中的另一個閘極電極層可以處於電絕緣的浮置狀態，也可以處於由其他元件施加電位的狀態。在後者的情況下，既可以對兩者閘極電極層施加相同位準的電位，也可以只對另一個的閘極電極層施加接地電位等固定電位。藉由控制對另一個閘極施加的電位的位準，可以控制電晶體330的臨界電壓。
在圖5B所示的電晶體330中，氧化物半導體疊層膜404依次層疊有氧化物半導體層404a、氧化物半導體層404b及氧化物半導體層404c。
在雙重閘結構的電晶體330中，使氧化物半導體層404b的導電率大於氧化物半導體層404a及氧化物半導體層404c的導電率。藉由採用上述結構，例如即使在將電壓施加到閘極電極層410時載子在氧化物半導體層404b與氧化物半導體層404c的介面流動而不在氧化物半導體層404c與閘極絕緣膜409的介面流動。另外，氧化物半導體層404b和氧化物半導體層404c是原子數比不同但使用相同元素構成的氧化物半導體層。由此，氧化物半導體層404b與氧化物半導體層404c的介面的氧缺陷量被降低。因此，即使載子在氧化物半導體層404c與氧化物半導體層404b的介面流動，也可以減小起因於氧缺陷的局部能階的影響。由此，可以抑制電晶體的電特性變動而可以得到可靠性高的電晶體。
在此，參照圖6A與6B以及圖7A與圖7B說明氧化物半導體層為單層時的能帶結構及氧化物半導體層為疊層時的能帶結構。
圖6A示出使用單層氧化物半導體層的電晶體的剖面圖，圖6B示出圖6A的X1-X2剖面的能帶圖(示意圖)。
在圖6A所示的電晶體中，在基板400上隔著絕緣膜408設置有氧化物半導體層411，在氧化物半導體層411上設置有源極電極層405a及汲極電極層405b，以覆蓋氧化物半導體層411、源極電極層405a及汲極電極層405b的方式設置有閘極絕緣膜409，在氧化物半導體層411上 隔著閘極絕緣膜409設置有閘極電極層410。
在圖6A中，在氧化物半導體層411為In-Ga-Zn類氧化物(也稱為IGZO)層且絕緣膜408及閘極絕緣膜409為氧氮化矽膜的情況下進行說明。
圖7A示出使用被層疊的氧化物半導體層(IGZO層)的電晶體的剖面圖，圖7B示出圖7A的Y1-Y2剖面的能帶圖(示意圖)。
在圖7A所示的電晶體中，在基板400上隔著絕緣膜408設置有氧化物半導體疊層膜404，在氧化物半導體疊層膜404上設置有源極電極層405a及汲極電極層405b，以覆蓋氧化物半導體疊層膜404、源極電極層405a及汲極電極層405b的方式設置有閘極絕緣膜409，在氧化物半導體疊層膜404上隔著閘極絕緣膜409設置有閘極電極層410。
在圖7A所示的氧化物半導體疊層膜404中，氧化物半導體層404a及404c是使用原子數比為In：Ga：Zn=1：3：2的靶材形成的IGZO層，氧化物半導體層404b是使用原子數比為In：Ga：Zn=1：1：1的靶材形成的IGZO層。另外，在圖7A中，在絕緣膜408及閘極絕緣膜409為氧氮化矽膜的情況下進行說明。
如圖6B所示，在氧化物半導體層具有單層結構時，氧化物半導體層的上方和下方的氧氮化矽膜中的矽有時混入到離IGZO層的介面幾nm左右之處。矽在混入到IGZO中時形成雜質能階。雜質能階成為施體而產生電子，由此 有時導致半導體的n型化。因此，氧化物半導體的帶彎曲為如圖6B所示那樣的形狀。另外，在矽混入到IGZO層時，IGZO層容易地非晶化。此外，由於存在介面散射、Si等雜質的散射，所以有電子遷移率的下降的擔憂。
針對於此，如圖7B所示，在氧化物半導體層具有三層結構時，即使矽混入到氧化物半導體疊層膜404，也只混入到第一氧化物半導體層404a和第三氧化物半導體層404c，而不容易混入到第二氧化物半導體層404b。另外，使用原子數比為In：Ga：Zn=1：3：2的IGZO層的第一氧化物半導體層404a及第三氧化物半導體層404c的電子親和力小於使用原子數比為In：Ga：Zn=1：1：1的IGZO層的第二氧化物半導體層404b的電子親和力。因此，氧化物半導體疊層膜404的傳導帶具有圖7B所示的阱型結構。
另外，雖然在氧化物半導體疊層膜404中也混入矽，但是如果第一氧化物半導體層404a及第三氧化物半導體層404c的厚度大於幾nm，則矽不能夠到達第二氧化物半導體層404b，由此其影響被降低。
在包括氧化物半導體疊層膜404的電晶體中，第二氧化物半導體層404b的電子親和力大於其上方和下方的層的電子親和力，由此第二氧化物半導體層404b主要成為電子路徑。另外，由於電子流經第二氧化物半導體層404b，所以不容易產生起因於第一氧化物半導體層404a、第三氧化物半導體層404c的雜質能階的陷阱等。
另外，由於矽沒有混入到第二氧化物半導體層404b 或者混入到第二氧化物半導體層404b的矽很少，所以至少第二氧化物半導體層404b的通道形成區可以成為CAAC-OS層。另外，由於介面散射、矽等雜質的散射較少，電子遷移率被改善。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖8A至圖8E說明使用圖4A 至圖4C所示的氧化物半導體疊層膜的電晶體的製造方 法。
首先，在基板400上形成閘極電極層401(參照圖8A)。
對可以用作具有絕緣表面的基板400的基板沒有特別的限制，但是基板400需要至少具有能夠承受之後進行的熱處理的程度的耐熱性。例如可以使用鋇硼矽酸鹽玻璃基板或鋁硼矽酸鹽玻璃基板等的用於電子工業的各種玻璃基板。另外，作為基板，較佳為使用熱膨脹係數為大於或等於25×10-7/℃且小於或等於50×10-7/℃(較佳為大於或等於30×10-7/℃且小於或等於40×10-7/℃)且應變點為大於或等於650℃且小於或等於750℃(較佳為大於或等於700℃且小於或等於740℃)的基板。
當使用第5代(1000mm×1200mm或1300mm×1700mm)、第6代(1700mm×1800mm)、第7代(1870 mm×2200mm)、第8代(2200mm×2700mm)、第9代(2400mm×2800mm)及第10代(2880mm×3130mm)等大型玻璃基板時，有時由於半導體裝置的製程中的熱處理等引起的基板的收縮而使微細加工變得困難。因此，當作為基板使用上述大型玻璃基板時，較佳為使用收縮少的玻璃基板。例如，作為基板可以使用在450℃，較佳為700℃的溫度下進行1小時的熱處理之後的收縮量為小於或等於20ppm，較佳為小於或等於10ppm，更佳為小於或等於5ppm的大型玻璃基板。
或者，作為基板400，可以使用陶瓷基板、石英基板、藍寶石基板等。另外，也可以應用由矽或碳化矽等構成的單晶半導體基板或多晶半導體基板、由矽鍺等構成的化合物半導體基板、SOI基板等。還可以使用在上述基板上設置有半導體元件的基板。
另外，作為基板400也可以使用撓性基板來製造半導體裝置。當製造具有撓性的半導體裝置時，既可以在撓性基板上直接形成包括氧化物半導體疊層膜404的電晶體310，也可以在其他製造基板上形成包括氧化物半導體疊層膜404的電晶體310，然後從製造基板將電晶體310剝離並轉置到撓性基板上。注意，為了從製造基板將電晶體310剝離並轉置到撓性基板上，較佳為在製造基板與包括氧化物半導體疊層膜的電晶體310之間設置剝離層。
閘極電極層401可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等的金屬材料或以這些材料為主要成分的合金 材料而形成。此外，作為閘極電極層401，也可以使用以摻雜磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極層401既可以採用單層結構又可以採用疊層結構。
另外，閘極電極層401也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅、添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料和上述金屬材料的疊層結構。
此外，作為閘極電極層401，可以使用包含氮的金屬氧化物膜，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化物膜(InN、SnN等)。
閘極絕緣膜402可以利用濺射法或使用沈積氣體的CVD法形成。作為CVD法，可以使用LPCVD法、電漿CVD法等。此外，作為其他方法還可以使用塗敷法等。
閘極絕緣膜402可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜形成。
此外，藉由作為閘極絕緣膜402使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0,y>0))、添加有氮的矽酸鉿(HfSiOxNy(x>0,y>0))、鋁酸鉿(HfAlxOy(x>0,y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。而 且，閘極絕緣膜402可以具有單層結構或疊層結構。
另外，閘極絕緣膜402的接觸於後面形成的第一氧化物半導體層403a的區域(本實施方式中的閘極絕緣膜)較佳為氧化物絕緣膜，更佳為包括包含超過化學計量組成的氧的區域(氧過剩區域)。為了在閘極絕緣膜402中設置氧過剩區域，例如在氧氛圍下形成閘極絕緣膜402，即可。或者，也可以對沈積已形成的閘極絕緣膜402引入氧形成氧過剩區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
藉由在閘極絕緣膜402中設置氧過剩區，可以在形成氧化物半導體疊層膜之後進行加熱處理來供應氧。由此，可以降低包含在氧化物半導體疊層膜中的氧缺陷。
在本實施方式中，作為閘極絕緣膜402形成氮化矽膜和氧化矽膜。
接著，在閘極絕緣膜402上依次形成構成氧化物半導體疊層膜的第一氧化物半導體層403a、第二氧化物半導體層403b及第三氧化物半導體層403c(參照圖8B)。
作為成為氧化物半導體疊層膜的第一氧化物半導體層403a、第二氧化物半導體層403b及第三氧化物半導體層403c，例如可以使用In-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn 類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物以及In-Hf-Al-Zn類氧化物。
注意，在此，In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以含有In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)、In：Ga：Zn=2：2：1(=2/5：2/5：1/5)、In：Ga：Zn=3：1：2(=1/2：1/6：1/3)或In：Ga：Zn=1：3：2(=1/6：1/2：1/3)的In-Ga-Zn類氧化物或該組成附近的氧化物。或者，較佳為使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或該組成附近的氧化物。
注意，含有銦的氧化物半導體不侷限於此，可以根據所需要的電晶體的電特性(場效應遷移率、臨界值、不均勻性等)而使用適當的組成的氧化物半導體。另外，較佳 為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離以及密度等，以得到所需要的電晶體的電特性。
在本實施方式中，說明作為第一氧化物半導體層403a形成原子數比為1：3：2的IGZO層，作為第二氧化物半導體層403b形成原子數比1：1：1的IGZO層，作為第三氧化物半導體層403c形成原子數比1：3：2的IGZO層的情況。
作為電晶體310所包括的第二氧化物半導體層403b例如應用包括結晶部的氧化物半導體層。但是，沈積已形成的的第二氧化物半導體層403b不一定需要包括結晶部，在沒有包括結晶部情況下，也可以藉由在沈積後的任一製程中對非晶氧化物半導體進行熱處理來形成包括結晶部的第二氧化物半導體層。將使非晶氧化物半導體晶化的熱處理的溫度設定為高於或等於250℃且低於或等於700℃，較佳為高於或等於400℃，更佳為低於或等於550℃。該熱處理也可以兼作製程中的其他加熱處理。此外，也可以使用雷射照射裝置用來進行晶化的熱處理。
作為各氧化物半導體層的沈積方法，可以適當地利用濺射法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。
當形成氧化物半導體層403a至氧化物半導體層403c時，較佳為盡可能地降低膜中的氫濃度。為了降低氫濃 度，例如，在藉由濺射法進行沈積時，作為供應到濺射裝置的處理室內的氛圍氣體適當地使用：如氫、水、羥基或者氫化物等雜質被去除的高純度的稀有氣體(典型的有氬)、氧、稀有氣體和氧的混合氣體。
另外，藉由在去除殘留在處理室內的水分的同時引入去除了氫及水分的濺射氣體來進行沈積，可以降低形成的氧化物半導體層的氫濃度。為了去除殘留在處理室內的水分，較佳為使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵。此外，也可以使用具備冷阱的渦輪泵。由於低溫泵對如氫分子、水(H2O)等包含氫原子的化合物(較佳為還包括包含碳原子的化合物)等進行排出的能力較高，所以可以降低在利用低溫泵進行了排氣的處理室中形成的包含在膜中的雜質濃度。
另外，在藉由濺射法形成氧化物半導體層403a至氧化物半導體層403c的情況下，使用於沈積的金屬氧化物靶材的相對密度(填充率)為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由使用相對密度高的金屬氧化物靶材，可以形成緻密的膜。
另外，為了降低有可能包含在氧化物半導體層中的雜質的濃度，在將基板400保持為高溫的狀態下形成氧化物半導體層也是有效的。將加熱基板400的溫度設定為150℃以上且450℃以下，較佳為將基板溫度設定為200℃以上且350℃以下即可。另外，藉由在進行沈積時以高溫加熱基板，可以形成包括結晶部的氧化物半導體層。
另外，為了形成CAAC-OS層，較佳為適用如下條件。
藉由降低沈積時的雜質的混入，可以抑制因雜質導致氧化物半導體層的結晶狀態損壞。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。此外，可以降低沈積氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的沈積氣體。
另外，藉由增高沈積時的基板加熱溫度，在濺射粒子附著到基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為高於或等於100℃且740℃以下，較佳為200℃以上且700℃以下的狀態下進行沈積。藉由提高沈積時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高沈積氣體中的氧比例並對電力進行最優化，減輕沈積時的電漿損傷。將沈積氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
另外，較佳為以不暴露於大氣的方式連續地形成氧化物半導體層403a至氧化物半導體層403c。藉由以不暴露於大氣的方式連續地形成氧化物半導體層，可以防止附著於氧化物半導體層表面的氫或氫化合物(例如，附著水等)，所以可以抑制雜質的混入。與此類似，較佳為以不暴露於大氣的方式連續地形成閘極絕緣膜402和氧化物半導體層403a。
另外，較佳為對氧化物半導體層403a至氧化物半導體層403c進行用來去除過剩的氫(包括水及羥基)(脫水化或脫氫化)的加熱處理。將加熱處理的溫度設定為高於或等於300℃且低於或等於700℃以下或低於基板的應變點。加熱處理可以在減壓下或氮氛圍下等進行。藉由進行該加熱處理可以去除賦予n型導電性的雜質的氫。
另外，用於脫水化或脫氫化的加熱處理只要在形成氧化物半導體層之後就可以在電晶體的製程中的任何時序進行。例如，也可以在將氧化物半導體層加工為島狀之後進行用於脫水化或脫氫化的加熱處理。另外，用於脫水化或脫氫化的加熱處理也可以多次進行，還可以兼作其他加熱處理。也可以使用雷射照射裝置進行熱處理。
在加熱處理中，氮或氦、氖、氬等稀有氣體較佳為不包含水、氫等。另外，較佳為將引入到加熱處理裝置中的氮或氦、氖、氬等稀有氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。
另外，可以在藉由熱處理對氧化物半導體層進行加熱之後，在維持其加熱溫度的狀態下或在從其加熱溫度降溫的過程中，對相同爐內引入高純度的氧氣體、高純度的一氧化二氮氣體或超乾燥空氣(使用CRDS(Cavity Ring Down laser Spectroscopy：腔體震盪光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算為-55℃)以 下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)。較佳為不使氧氣體或一氧化二氮氣體包含水、氫等。或者，較佳為將引入到加熱處理裝置中的氧氣體或一氧化二氮氣體的純度設定為6N以上，較佳為7N以上(也就是說，將氧氣體或一氧化二氮氣體中的雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。即使在進行利用脫水化處理或脫氫化處理的雜質排出製程的同時構成氧化物半導體的主要成分材料的氧減少，也可以藉由利用氧氣體或一氧化二氮氣體供給氧，來使氧化物半導體層高度純化且電性i型(本質)化。
另外，當進行脫水化處理或脫氫化處理的同時氧有可能脫離而減少，所以可以對經過脫水化處理或脫氫化處理的氧化物半導體層引入氧(至少包括氧自由基、氧原子和氧離子中的一種)來對該層供應氧。
藉由對經過脫水化處理或脫氫化處理的氧化物半導體層引入氧而供應氧，可以使氧化物半導體層高度純化且i型(本質)化。包含高度純化了且i型(本質)化了的氧化物半導體的電晶體的電特性變動被抑制，所以該電晶體在電性上穩定。
當引入氧時，既可以對氧化物半導體疊層膜(或氧化物半導體層)直接引入氧，又可以以透過在後面形成的絕緣層的方式對氧化物半導體疊層膜引入氧。作為氧(至少包括氧自由基、氧原子和氧離子中的一種)的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技 術、電漿處理等。另外，可以使用含有氧的氣體進行氧的引入處理。作為含有氧的氣體，可以使用氧、一氧化二氮、二氧化氮、二氧化碳、一氧化碳等。此外，在氧的引入處理中，也可以使含有氧的氣體包含稀有氣體。
例如當藉由離子植入法注入氧離子時，可以將劑量設定為大於或等於1×1013ions/cm2且小於或等於5×1016ions/cm2。
另外，對氧化物半導體疊層膜供應氧的製程只要在形成氧化物半導體疊層膜之後就可以在任何時序進行。另外，氧的引入也可以多次進行。
接著，藉由利用光微影法的蝕刻處理將氧化物半導體層403a至氧化物半導體層403c加工為島狀第一氧化物半導體層404a至第三氧化物半導體層404c，形成氧化物半導體疊層膜404(參照圖8C)。
另外，在本實施方式中，藉由進行一次蝕刻處理將第一氧化物半導體層404a至第三氧化物半導體層404c加工為島狀，氧化物半導體疊層膜404所包括的各氧化物半導體層的端部一致。另外，在本說明書等中，“一致”也包括“大概一致”。例如，使用同一個遮罩進行蝕刻的疊層結構的層A的端部和層B的端部被看作一致。
接著，在氧化物半導體疊層膜404上形成導電膜並對其進行加工來形成源極電極層405a及汲極電極層405b(包括用與此相同的層形成的佈線)(參照圖8D)。
作為源極電極層405a及汲極電極層405b，例如可以 使用包含選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。另外，還可以採用在鋁、銅等的金屬膜的下側和上側中的一者或兩者層疊鈦、鉬、鎢等的高熔點金屬膜或它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。此外，也可以使用導電金屬氧化物形成用於源極電極層405a及汲極電極層405b的導電膜。導電金屬氧化物例如可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2)、氧化銦氧化鋅(In2O3-ZnO)或者使這些金屬氧化物材料含有氧化矽的材料。
絕緣膜406可以使用電漿CVD法、濺射法或蒸鍍法等來形成。
絕緣膜406例如可以使用如下膜的單層或疊層：氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜或者無機絕緣膜諸如氧化鎵膜、氧化鉿膜、氧化鎂膜、氧化鋯膜、氧化鑭膜、氧化鋇膜、氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。
在本實施方式中，作為絕緣膜406形成氧化矽膜。
在此，也可以進行氧引入製程，以在絕緣膜406中形成氧過剩區。可以與閘極絕緣膜402同樣地對絕緣膜406進行氧引入製程。
此外，也可以在電晶體上形成平坦化絕緣膜以減少因電晶體產生的表面凹凸。作為平坦化絕緣膜，可以使用聚 醯亞胺類樹脂、丙烯酸類樹脂、苯並環丁烯類樹脂等的有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。
藉由上述製程，可以製造根據本發明的半導體裝置(參照圖8E)。
藉由作為接觸於氧化物半導體疊層膜404的絕緣膜使用氧化物絕緣膜或者在絕緣膜中形成氧過剩區，可以利用加熱處理等將包含在絕緣膜中的過剩的氧供應到氧化物半導體疊層膜。由此，可以降低包含在氧化物半導體疊層膜中的氧缺陷。
如圖8E所示，層疊三層氧化物半導體層並使氧化物半導體層404b的導電率大於氧化物半導體層404a及氧化物半導體層404c的導電率。藉由採用上述結構，例如，即使在從絕緣膜406一側施加電壓時載子也在氧化物半導體層404b與氧化物半導體層404c的介面流動而不在氧化物半導體層404c與絕緣膜406的介面流動。另外，氧化物半導體層404b和氧化物半導體層404c是原子數比不同但使用相同元素構成的氧化物半導體層。由此，氧化物半導體層404b與氧化物半導體層404c的介面的氧缺陷量被降低。因此，即使載子在氧化物半導體層404c與氧化物半導體層404b的介面流動，也可以減小起因於氧缺陷的局部能階的影響。
圖9A至圖9D示出底閘極型電晶體中的氧化物半導 體疊層膜的疊層例子。氧化物半導體疊層膜之外的結構與圖4A至圖4C所示的電晶體310相同。
圖9A示出電晶體340，該電晶體340在氧化物半導體疊層膜中第二氧化物半導體層404b及第三氧化物半導體層404c加工為島狀並對第一氧化物半導體層403a沒有進行加工。
圖9B示出電晶體350，該電晶體350在氧化物半導體疊層膜中第一氧化物半導體層404a及第二氧化物半導體層404b加工為島狀並對第三氧化物半導體層403c沒有進行加工。
圖9C示出電晶體360，該電晶體360在氧化物半導體疊層膜中第二氧化物半導體層404b加工為島狀並對第一氧化物半導體層403a及第三氧化物半導體層403c沒有進行加工。
圖9D示出電晶體450，該電晶體450在氧化物半導體疊層膜中第一氧化物半導體層404a及第二氧化物半導體層404b加工為島狀並以覆蓋第一氧化物半導體層404a及第二氧化物半導體層404b的側面的方式設置有第三氧化物半導體層404c。
圖10A至圖10D示出頂閘極型電晶體中的氧化物半導體疊層膜的疊層例子。氧化物半導體疊層膜之外的結構與圖5A所示的電晶體320同樣。
圖10A示出電晶體370，該電晶體370在氧化物半導體疊層膜中第二氧化物半導體層404b及第三氧化物半導 體層404c加工為島狀並對第一氧化物半導體層403a沒有進行加工。
圖10B示出電晶體380，該電晶體380在氧化物半導體疊層膜中第一氧化物半導體層404a及第二氧化物半導體層404b加工為島狀並對第三氧化物半導體層403c沒有進行加工。
圖10C示出電晶體390，該電晶體390在氧化物半導體疊層膜中第二氧化物半導體層404b加工為島狀並對第一氧化物半導體層403a及第三氧化物半導體層403c沒有進行加工。
圖10D示出電晶體460，該電晶體460在氧化物半導體疊層膜中第一氧化物半導體層404a及第二氧化物半導體層404b加工為島狀並以覆蓋第一氧化物半導體層404a及第二氧化物半導體層404b的側面的方式設置有第三氧化物半導體層404c。
在構成氧化物半導體的金屬氧化物中，銦的組成的比率越大，金屬氧化物的導電率越大。例如，藉由使第二氧化物半導體層404b的銦的含有率大於第一氧化物半導體層404a及第三氧化物半導體層404c的銦的含有率，可以使第二氧化物半導體層404b的導電率σ2大於第一氧化物半導體層404a的導電率σ1及第三氧化物半導體層404c的導電率σ3。
導電率σ2較佳比導電率σ1及導電率σ3大1×103S/cm以上，更佳大1×105S/cm以上。
例如，原子數比為In：Ga：Zn=1：1：1的氧化物半導體層的導電率為6.5×10-5S/cm至4.5×10-1S/cm。此外，原子數比為In：Ga：Zn=3：1：2的氧化物半導體層的導電率為2S/cm至9.7S/cm。此外，原子數比為In：Ga：Zn=1：3：2的氧化物半導體層的導電率為1×10-7S/cm(低於測量下限)。
因此，即使將原子數比為In：Ga：Zn=1：3：2的氧化物半導體層用作沒有加工的第一氧化物半導體層403a或第三氧化物半導體層403c，該第一或第三氧化物半導體層也不成為載子的洩漏路徑。
此外，藉由將導電率大的氧化物半導體層用作第二氧化物半導體層404b，在第二氧化物半導體層404b中形成電晶體的通道。在圖9A至圖9D所示的底閘極型電晶體中，載子在第二氧化物半導體層404b與第一氧化物半導體層404a的介面流動。此外，在圖10A至圖10D所示的頂閘極型電晶體中，載子在第二氧化物半導體層404b與第三氧化物半導體層404c的介面流動。
在任何情況下也可以減小起因於氧缺陷的局部能階的影響。由此，可以抑制電晶體的電特性變動而可以得到可靠性高的電晶體。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式4
本說明書所公開的半導體裝置可以應用於各種電子裝 置(也包括遊戲機)。作為電子裝置，可以舉出電視機(也稱為電視或電視接收機)、用於計算器等的顯示器、影像拍攝裝置諸如數位相機及數位攝影機、數位相框、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、遊戲機(彈珠機(pachinko machine)或吃角子老虎機(slot machine)等)、外殼遊戲機。圖11A至圖11C示出上述電子裝置的具體例子。
圖11A示出具有顯示部的桌子9000。在桌子9000中，外殼9001組裝有顯示部9003，利用顯示部9003可以顯示影像。另外，示出利用四個桌腿9002支撐外殼9001的結構。另外，外殼9001具有用於供應電力的電源供應線9005。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9003，由此可以對電子裝置賦予高可靠性。
顯示部9003具有觸控輸入功能，藉由用手指等按觸顯示於桌子9000的顯示部9003中的顯示按鈕9004來可以進行螢幕操作或資訊輸入，並且顯示部9003也可以用作如下控制裝置，即藉由使其具有能夠與其他家電產品進行通信的功能或能夠控制其他家電產品的功能，而藉由螢幕操作控制其他家電產品。例如，藉由使用實施方式3所示的具有影像感測器功能的半導體裝置，可以使顯示部9003具有觸控輸入功能。
另外，利用設置於外殼9001的鉸鏈也可以將顯示部9003的螢幕以垂直於地板的方式立起來，從而也可以將 桌子用作電視機。雖然當在小房間裏設置大螢幕的電視機時自由使用的空間變小，但是若在桌子內安裝有顯示部則可以有效地利用房間的空間。
圖11B示出電視機9100。在電視機9100中，外殼9101組裝有顯示部9103，並且利用顯示部9103可以顯示影像。此外，在此示出利用支架9105支撐外殼9101的結構。
藉由利用外殼9101所具備的操作開關、另外提供的遙控器9110，可以進行電視機9100的操作。藉由利用遙控器9110所具備的操作鍵9109，可以進行頻道及音量的操作，並可以對在顯示部9103上顯示的影像進行操作。此外，也可以採用在遙控器9110中設置顯示從該遙控器9110輸出的資訊的顯示部9107的結構。
圖11B所示的電視機9100具備接收機及數據機等。電視機9100可以利用接收機接收一般的電視廣播。再者，電視機9100藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(發送者和接收者之間或接收者之間等)的資訊通信。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9103、9107，而能夠對電視機及遙控器賦予高可靠性。
圖11C所示為計算器，該計算器包括主體9201、外殼9202、顯示部9203、鍵盤9204、外部連接埠9205、指向裝置9206等。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9203，而能夠對計算器賦予高可靠性。
圖12A和圖12B是能夠折疊的平板終端。圖12A是打開的狀態，並且平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、卡子9033以及操作開關9038。
可以將上述實施方式中任一個所示的半導體裝置用於顯示部9631a、9631b，而能夠實現可靠性高的平板終端。
在顯示部9631a中，可以將其一部分用作觸控面板的區域9632a，並且可以藉由按觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子在此示出：顯示部9631a的一半只具有顯示的功能，並且另一半具有觸控面板的功能，但是不侷限於該結構。也可以採用顯示部9631a的全部區域具有觸控面板的功能的結構。例如，可以使顯示部9631a的整個面顯示鍵盤按鈕來將其用作觸控面板，並且將顯示部9631b用作顯示畫面。
此外，顯示部9631b也與顯示部9631a同樣，可以將其一部分用作觸控面板的區域9632b。此外，藉由使用手指或觸控筆等按觸觸控面板的顯示鍵盤顯示切換按鈕9639的位置，可以在顯示部9631b顯示鍵盤按鈕。
此外，也可以對觸控面板的區域9632a和觸控面板的區域9632b同時進行按觸輸入。
另外，顯示模式切換開關9034能夠進行垂直顯示和水平顯示等顯示的方向的切換以及黑白顯示或彩色顯示等的切換等。根據內置於平板終端中的光感測器所檢測的使用時的外光的光量，省電模式切換開關9036可以將顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。
此外，圖12A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是不侷限於此，一方的尺寸和另一方的尺寸可以不同，並且它們的顯示品質也可以不同。例如顯示部9631a和顯示部9631b中的一方可以進行比另一方更高精細的顯示。
圖12B是合上的狀態，並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634。此外，在圖12B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。
此外，平板終端可以折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。
此外，圖12A和圖12B所示的平板終端還可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入；藉 由各種各樣的軟體(程式)控制處理等。
藉由利用安裝在平板終端的表面上的太陽能電池9633，可以將電力供應到觸控面板、顯示部或影像信號處理部等。注意，太陽能電池9633可以設置在外殼9630的一面或兩面，因此可以進行高效的電池9635的充電。另外，當作為電池9635使用鋰離子電池時，有可以實現小型化等的優點。
另外，參照圖12C所示的方塊圖對圖12B所示的充放電控制電路9634的結構和工作進行說明。圖12C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3對應於圖12B所示的充放電控制電路9634。
首先，說明在利用外部光線使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池9633所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時使開關SW1導通，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外，當不進行顯示部9631中的顯示時，可以採用使SW1截止且使SW2導通來對電池9635進行充電的結構。
注意，作為發電單元的一個例子示出太陽能電池9633，但是不侷限於此，也可以使用壓電元件 (piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元進行電池9635的充電。例如，電池9635也可以使用以無線(不接觸)的方式能夠收發電力來進行充電的無線電力傳輸模組或組合其他充電方法進行充電。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施例1
在本實施例中說明對依次層疊的第一至第三氧化物半導體層進行CPM測量的結果。
首先，參照圖13A說明在本實施例中製造的樣本A。
首先，在玻璃基板700上作為第一氧化物半導體層形成原子數比為In：Ga：Zn=1：3：2的30nm的IGZO層。作為濺射靶材使用In：Ga：Zn=1：3：2(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：3：2的IGZO層。另外，形成原子數比為In：Ga：Zn=1：3：2的IGZO層時的基板溫度為200℃。
接著，作為第二氧化物半導體層形成原子數比為In：Ga：Zn=1：1：1的100nm的IGZO層。作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內， 將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：1：1的IGZO層。另外，形成原子數比為In：Ga：Zn=1：1：1的IGZO層時的基板溫度為200℃。
接著，藉由對第一氧化物半導體層及第二氧化物半導體層進行蝕刻，來形成島狀第一氧化物半導體層701a及第二氧化物半導體層701b。
接著，進行加熱處理。以450℃的加熱溫度在氮氛圍下進行1小時的加熱處理，然後在乾燥氛圍(dry air)下進行1小時的加熱處理。
接著，在島狀第一氧化物半導體層701a及第二氧化物半導體層701b上形成100nm的鎢膜。作為濺射靶材使用鎢，作為濺射氣體將80sccm的氬供應到濺射裝置的處理室內，將處理室內的壓力控制為0.8Pa，供應1kW的直流功率，來形成該鎢膜。另外，形成鎢膜時的沈積溫度為230℃。而且，藉由對鎢膜選擇性地進行蝕刻來形成電極層705a、705b。
接著，在第二氧化物半導體層701b及電極層705a、705b上作為第三氧化物半導體層701c形成原子數比為In：Ga：Zn=1：3：2的30nm的IGZO層。使用In：Ga：Zn=1：3：2(原子數比)的靶材作為濺射靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：3：2的IGZO層。另 外，形成原子數比為In：Ga：Zn=1：3：2的IGZO層時的基板溫度為200℃。
接著，在第三氧化物半導體層701c上作為絕緣膜706形成300nm的氧化矽膜。作為濺射靶材使用氧化矽，作為濺射氣體將50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應1.5kW的直流功率，來形成氧化矽膜。另外，形成氧化矽膜時的基板溫度為100℃。
在形成氧化矽膜之後進行加熱處理。以300℃的加熱溫度在乾燥(dry air)氛圍下進行1小時的加熱處理。
藉由上述製程，製造了圖13A所示的樣本A。
接著，參照圖13B說明樣本B。
首先，與樣本A同樣，在玻璃基板700上作為第一氧化物半導體層形成原子數比為In：Ga：Zn=1：3：2的30nm的IGZO層。使用In：Ga：Zn=1：3：2(原子數比)的靶材作為濺射靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：3：2的IGZO層。另外，形成原子數比為In：Ga：Zn=1：3：2的IGZO層時的基板溫度為200℃。
接著，作為第二氧化物半導體層701b(701b1、701b2)形成原子數比為In：Ga：Zn=3：1：2的50nm的IGZO層以及原子數比為In：Ga：Zn=1：1：1的50nm的IGZO層。作為濺射靶材使用In：Ga：Zn=3：1：2(原子數比)的靶材， 作為濺射氣體將45sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=3：1：2的IGZO層。另外，形成原子數比為In：Ga：Zn=3：1：2的IGZO層時的基板溫度為200℃。另外，使用In：Ga：Zn=1：1：1(原子數比)的靶材作為濺射靶材，作為濺射氣體將45sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：1：1的IGZO層。
接著，藉由對第一氧化物半導體層及第二氧化物半導體層進行蝕刻，來形成島狀第一氧化物半導體層701a及第二氧化物半導體層701b(701b1、701b2)。
接著，進行加熱處理。以450℃的加熱溫度在氮氛圍下進行1小時的加熱處理，然後在乾燥氛圍(dry air)下進行1小時的加熱處理。
接著，在島狀第一氧化物半導體層701a及第二氧化物半導體層701b(701b1、701b2)上形成100nm的鎢膜。作為濺射靶材使用鎢，作為濺射氣體將80sccm的氬供應到濺射裝置的處理室內，將處理室內的壓力控制為0.8Pa，供應1kW的直流功率，來形成該鎢膜。另外，形成鎢膜時的沈積溫度為230℃。而且，藉由對鎢膜選擇性地進行蝕刻來形成電極層705a、705b。
接著，在第二氧化物半導體層701b(701b1、701b2)及電極層705a、705b上作為第三氧化物半導體層 701c形成30nm的原子數比為In：Ga：Zn=1：3：2的IGZO層。作為濺射靶材使用In：Ga：Zn=1：3：2(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：3：2的IGZO層。另外，形成原子數比為In：Ga：Zn=1：3：2的IGZO層時的基板溫度為200℃。
接著，在第三氧化物半導體層701c上作為絕緣膜706形成300nm的氧化矽膜。作為濺射靶材使用氧化矽，作為濺射氣體將50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應1.5kW的直流功率以形成氧化矽膜。另外，形成氧化矽膜時的基板溫度為100℃。
在形成氧化矽膜之後進行加熱處理。以300℃的加熱溫度在乾燥(dry air)氛圍下進行1小時的加熱處理。
藉由上述製程，製造圖13B所示的樣本B。
圖14A至圖15B示出對樣本A及樣本B進行CPM測量的結果。圖14A及圖15A所示的粗線表示各樣本的吸收係數的曲線，細線表示在光學上測量的吸收係數，細虛線表示切線。圖14A表示樣本A的吸收係數的曲線，圖14B表示從吸收係數的曲線減去起因於帶尾的吸收係數的吸收係數，即起因於缺陷的吸收係數。圖15A示出樣本B的吸收係數的曲線，圖15B示出起因於缺陷的吸收係數。
在圖14A及圖15A中，橫軸表示光能量，縱軸表示 吸收係數。此外，在圖14B及圖15B中，橫軸表示吸收係數，縱軸表示光能量。另外，在圖14B及圖15B的縱軸中，以氧化物半導體層的傳導帶的下端為0eV，且以價電子帶的上端為3.15eV。在圖14B中，以實線表示的曲線相當於樣本A的局部能階，在能量為1.5eV以上且2.3eV以下的範圍中確認到起因於局部能階的吸收。在對每個能量的值進行積分時，樣本A的起因於局部能階的吸收係數為2.02×10-4[/cm]。此外，在圖15B中，以實線表示的曲線相當於樣本B的局部能階，在能量為1.5eV以上且2.3eV以下的範圍中確認到起因於局部能階的吸收。另外，在對每個能量的值進行積分時，樣本B的起因於局部能階的吸收係數為2.84×10-3[/cm]。
由上述結果可以確認到：藉由將銦的組成的比率大的第二氧化物半導體層701b夾在第一氧化物半導體層701a與第三氧化物半導體層701c之間，可以減小氧缺陷的影響。由此，可以認為能夠使藉由CPM測量的起因於局部能階的吸收係數成為上述的值。
實施例2
在本實施例中說明對使用根據本發明的一個方式的氧化物半導體疊層膜的電晶體進行可靠性評價的結果。
首先，參照圖16A至圖16D說明包括使用根據本發明的一個方式的氧化物半導體疊層膜的電晶體的樣本C及樣本D。
首先，說明包括電晶體的樣本C的製程。作為基板800使用矽基板，在基板800上作為基底膜808形成100nm的氧化矽膜及300nm的氧氮化矽膜。氧化矽膜藉由在含有氯的氧化氛圍下以950℃進行熱氧化處理來形成。此外，氧氮化矽膜藉由CVD法形成。
接著，藉由對基底膜808的表面進行CMP處理，對基底膜808的表面進行平坦化處理。
在進行平坦化處理之後進行加熱處理。以450℃的加熱溫度在真空中進行1小時的加熱處理。然後，藉由離子植入法將氧離子植入到基底膜808。另外，氧離子的注入條件為：加速電壓為60kV；劑量為2.0×1016ions/cm2。
接著，作為第一氧化物半導體層803a形成原子數比為In：Ga：Zn=1：3：2的5nm的IGZO層。作為濺射靶材使用In：Ga：Zn=1：3：2(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：3：2的IGZO層。另外，形成原子數比為In：Ga：Zn=1：3：2的IGZO層時的基板溫度為200℃。
接著，作為第二氧化物半導體層803b形成原子數比為In：Ga：Zn=3：1：2的5nm的IGZO層。作為濺射靶材使用In：Ga：Zn=3：1：2(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功 率，來形成該原子數比為In：Ga：Zn=3：1：2的IGZO層。另外，形成原子數比為In：Ga：Zn=3：1：2的IGZO層時的基板溫度為200℃。
接著，作為第三氧化物半導體層803c形成原子數比為In：Ga：Zn=1：1：1的5nm的IGZO層。作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：1：1的IGZO層。另外，形成原子數比為In：Ga：Zn=1：1：1的IGZO層時的基板溫度為300℃。
另外，第一氧化物半導體層803a至第三氧化物半導體層803c以不暴露於大氣的方式連續地形成。圖16A示出上述製程。
接著，在形成第三氧化物半導體層803c之後進行加熱處理。以450℃的加熱溫度在氮氛圍下進行1小時的加熱處理，然後在氧氛圍下進行1小時的加熱處理。
接著，藉由利用光微影製程的蝕刻處理將第一氧化物半導體層803a至第三氧化物半導體層803c加工為島狀第一氧化物半導體層804a至第三氧化物半導體層804c，形成氧化物半導體疊層膜804(參照圖16B)。
接著，在氧化物半導體疊層膜804上形成100nm的鎢膜。作為濺射靶材使用鎢，作為濺射氣體將80sccm的氬供應到濺射裝置的處理室內，將處理室內的壓力控制為 0.8Pa，供應1kW的直流功率，來形成該鎢膜。另外，形成鎢膜時的沈積溫度為230℃。而且，藉由對鎢膜選擇性地進行蝕刻來形成源極電極層805a、汲極電極層805b(參照圖16C)。
接著，在源極電極層805a及汲極電極層805b上作為閘極絕緣膜809藉由CVD法形成20nm的氧氮化矽膜。
接著，在閘極絕緣膜809上形成30nm的氮化鉭膜和135nm的鎢膜。作為濺射靶材使用氮化鉭，作為濺射氣體將50sccm的氬和10sccm的氮供應到濺射裝置的處理室內，將處理室內的壓力控制為0.6Pa，供應1kW的直流功率，來形成該氮化鉭膜。另外，形成氮化鉭膜時的基板溫度為室溫。此外，作為濺射靶材使用鎢，作為濺射氣體將100sccm的氬供應到濺射裝置的處理室內，將處理室內的壓力控制為2.0Pa，供應4kW的直流功率，來形成該鎢膜。另外，形成鎢膜時的沈積溫度為230℃。而且，藉由對氮化鉭膜和鎢膜選擇性地進行蝕刻來形成閘極電極層810。
接著，以閘極電極層810、源極電極層805a及汲極電極層805b為遮罩，藉由離子植入法對氧化物半導體疊層膜804注入磷(P)離子。磷(P)離子的注入條件為如下：加速電壓為40kV；以及劑量為1.0×1015ions/cm2。
接著，作為絕緣膜811，藉由濺射法形成70nm的氧化鋁膜，藉由CVD法形成300nm的氧氮化矽膜。作為濺射氣體將25sccm的氬和25sccm的氧供應到濺射裝置的處 理室內，將處理室內的壓力控制為0.4Pa，供應2.5kW的直流功率，來形成氧化鋁膜。另外，形成氧化鋁膜時的基板溫度為250℃。
接著，藉由對絕緣膜811選擇性地進行蝕刻來形成到達源極電極層805a及汲極電極層805b的開口。然後，形成50nm的鈦膜、200nm的鋁膜及50nm的鈦膜。作為濺射氣體將20sccm的氬供應到濺射裝置的處理室內，將處理室內的壓力控制為0.1Pa，供應12kW的直流功率，來形成該鈦膜。另外，形成鈦膜時的基板溫度為室溫。此外，作為濺射氣體將50sccm的氬供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應1kW的直流功率，來形成該鋁膜。而且，藉由對鈦膜、鋁膜及鈦膜選擇性地進行蝕刻來形成佈線層812a及佈線層812b(參照圖16D)。
藉由上述製程，製造包括電晶體的樣本C。
接著，說明包括電晶體的樣本D的製程。
由於除了氧化物半導體疊層膜804的結構之外樣本D與樣本C相同，所以只說明樣本D與樣本C不同之處。
在對基底膜808進行氧引入製程之後，形成第一氧化物半導體層803a、第二氧化物半導體層803b及第三氧化物半導體層803c。
作為第一氧化物半導體層803a形成原子數比為In：Ga：Zn=1：3：2的5nm的IGZO層。作為濺射靶材使用In：Ga：Zn=1：3：2(原子數比)的靶材，作為濺射氣體將 30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：3：2的IGZO層。另外，形成原子數比為In：Ga：Zn=1：3：2的IGZO層時的基板溫度為200℃。
接著，作為第二氧化物半導體層803b形成原子數比為In：Ga：Zn=3：1：2的15nm的IGZO層。作為濺射靶材使用In：Ga：Zn=3：1：2(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=3：1：2的IGZO層。另外，形成原子數比為In：Ga：Zn=3：1：2的IGZO層時的基板溫度為300℃。
接著，作為第三氧化物半導體層803c形成原子數比為In：Ga：Zn=1：1：1的5nm的IGZO層。作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：1：1的IGZO層。另外，形成原子數比為In：Ga：Zn=1：1：1的IGZO層時的基板溫度為200℃。
另外，第一氧化物半導體層803a至第三氧化物半導體層803c以不暴露於大氣的方式連續地形成。
藉由與樣本C同樣地進行後面的製程，製造包括電晶 體的樣本D。
接著，作為比較例說明包括電晶體的樣本E的製程。
由於除了使用氧化物半導體層的單層而不使用疊層之外樣本E與樣本C相同，所以只說明樣本E與樣本C不同之處。
在對基底膜808進行氧引入製程之後形成氧化物半導體層。
作為氧化物半導體層形成原子數比為In：Ga：Zn=1：1：1的15nm的IGZO層。作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將30sccm的氬和15sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該原子數比為In：Ga：Zn=1：1：1的IGZO層。另外，形成原子數比為In：Ga：Zn=1：1：1的IGZO層時的基板溫度為200℃。
藉由與樣本C同樣地進行後面的製程，製造包括電晶體的樣本E。
樣本C至樣本E所包括的電晶體的通道長度(L)為0.6μm，通道寬度(W)為1.0μm。
作為檢查電晶體的可靠性的方法之一，有GBT測試。GBT測試是加速測試的一種，它可以在短時間內評估由於長時間使用而發生的電晶體的特性變化。尤其是，GBT測試前後的電晶體的臨界電壓的變化量是用於檢查可靠性的重要的指標。在GBT測試前後，臨界電壓的變化量越小，可靠性越高。
將形成有電晶體的基板的溫度維持為恆溫，使電晶體的源極和汲極成為相同的電位，並且在一定時間內對閘極施加與源極及汲極不同的電位。根據測試的目的而適當地設定基板溫度即可。此外，在“+GBT測試”中，施加到閘極的電位高於源極及汲極的電位(源極和汲極為相同的電位)，而在“-GBT”測試中，施加到閘極的電位低於源極及汲極的電位(源極和汲極為相同的電位)。
GBT測試的測試強度可以根據基板溫度、施加到閘極絕緣層的電場強度及電場施加時間而決定。閘極絕緣層中的電場強度藉由使閘極與源極及汲極之間的電位差除以閘極絕緣層的厚度來決定。
在本實施例中對樣本C至樣本E所包括的電晶體的每一個進行+GBT測試。首先，測試電晶體的Vg-Id特性的初期特性。在此，測試如下情況時的源極-汲極電流(以下，稱為汲極電流)的變化特性，即Vg-Id特性：將基板溫度設定為40℃，將源極-汲極之間的電壓(以下，稱為汲極電壓)設定為0.1V、3.3V，並且將源極-閘極之間的電壓(以下，稱為閘極電壓)在-4V至+4V的範圍內變化。
接下來，在將基板溫度上升到150℃後，將電晶體的源極及汲極的電位設定為0V。接著，以使施加到閘極絕緣膜的電場強度為+1.65MV/cm的方式對閘極電極施加+3.3V，並保持該狀態1小時。然後，在保持對閘極電極、源極及汲極施加電壓的情況下，將基板溫度降低到 40℃。在基板溫度成為40℃之後，結束對閘極電極、源極及汲極施加電壓。
接著，以與初期特性的測試相同的條件測試Vg-Id特性。
接著，對樣本C至樣本E所包括的電晶體的每一個進行-GBT測試。首先，測試電晶體的Vg-Id特性的初期特性。與+GBT測試的情況同樣，測試如下情況時的源極-汲極電流(以下，稱為汲極電流)的變化特性，即Vg-Id特性：將基板溫度設定為40℃，將源極-汲極之間的電壓(以下，稱為汲極電壓)設定為0.1V、3.3V，並且將源極-閘極之間的電壓(以下，稱為閘極電壓)在-4V至+4V的範圍內變化。
接下來，在將基板溫度上升到150℃後，將電晶體的源極及汲極的電位設定為0V。接著，以使施加到閘極絕緣膜的電場強度為-1.65MV/cm的方式對閘極電極施加-3.3V，並保持該狀態1小時。然後，在保持對閘極電極、源極及汲極施加電壓的情況下，將基板溫度降低到40℃。在基板溫度成為40℃之後，結束對閘極電極、源極及汲極施加電壓。
接著，以與初期特性的測試相同的條件測試Vg-Id特性。
圖17A至圖19B示出樣本C至樣本E所包括的電晶體的+GBT測試結果及-GBT測試結果。圖17A示出樣本C所包括的電晶體的+GBT測試結果，圖17B示出樣本C 所包括的電晶體的-GBT測試結果。圖18A示出樣本D所包括的電晶體的+GBT測試結果，圖18B示出樣本D所包括的電晶體的-GBT測試結果。圖19A示出樣本E所包括的電晶體的+GBT測試結果，圖19B示出樣本E所包括的電晶體的-GBT測試結果。
此外，在圖17A至圖19B中，使用細線表示GBT測試之前，使用粗線表示GBT測試之後。
如圖17A至圖18B所示，在樣本C及樣本D所包括的電晶體中幾乎觀察不到由+GBT測試及-GBT測試導致的臨界電壓的變動。針對於此，如圖19A和圖19B所示，在樣本E所包括的電晶體中觀察到由+GBT測試導致的臨界電壓的變動。另外，在樣本E所包括的電晶體中還觀察到開啟狀態電流的下降。由上述結果可以確認到在樣本C及樣本D所包括的電晶體中，GBT測試之前後的臨界電壓的變動小而具有高可靠性。
實施例3
在本實施例中，說明對構成根據本發明的一個方式的氧化物半導體疊層膜的氧化物半導體的導電率進行評價的結果。
在本實施例中，藉由使用原子數比為In：Ga：Zn=1：1：1、3：1：2、1：3：2的靶材，分別形成氧化物半導體層。在對被形成的氧化物半導體層進行加熱處理之後，利用霍爾效應測量儀測量導電率。此外，在各氧化物半導體層上 還形成氧化矽膜，對其進行加熱處理，然後利用霍爾效應測量儀測量導電率。注意，在本實施例中，將原子數比為In：Ga：Zn=1：1：1的IGZO層記載為第一IGZO層，將原子數比為In：Ga：Zn=3：1：2的IGZO層記載為第二IGZO層，將原子數比為In：Ga：Zn=1：3：2的IGZO層記載為第三IGZO層。
在玻璃基板上形成100nm的第一IGZO層。作為濺射靶材使用In：Ga：Zn=1：1：1(原子數比)的靶材，作為濺射氣體將45sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該第一IGZO層。另外，形成第一IGZO層時的基板溫度為300℃。
接著，進行加熱處理。以450℃的加熱溫度在氮氛圍下進行1小時的加熱處理，然後在乾燥氛圍(dry air)下進行1小時的加熱處理。
接著，在第一IGZO層上形成100nm的鎢膜。作為濺射靶材使用鎢，作為濺射氣體將80sccm的氬供應到濺射裝置的處理室內，將處理室內的壓力控制為0.8Pa，供應1kW的直流功率，來形成該鎢膜。另外，形成鎢膜時的沈積溫度為230℃。而且，藉由對鎢膜選擇性地進行蝕刻來形成電極層。
在此，對第一IGZO層利用霍爾效應測量儀測量導電率。
接著，在第一IGZO層及電極層上形成氧化矽膜。作 為濺射靶材使用氧化矽，作為濺射氣體將50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應1.5kW的直流功率，來形成該氧化矽膜。另外，形成氧化矽膜時的基板溫度為100℃。
在形成氧化矽膜之後進行加熱處理。以300℃的加熱溫度在乾燥(dry air)氛圍下進行1小時的加熱處理。
然後，利用霍爾效應測量儀對第一IGZO層測量導電率。
與此相同，在玻璃基板上形成100nm的第二IGZO層。作為濺射靶材使用In：Ga：Zn=3：1：2(原子數比)的靶材，作為濺射氣體將45sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應0.5kW的直流功率，來形成該第二IGZO層。另外，形成第二IGZO層時的基板溫度為300℃。
在此，利用霍爾效應測量儀對第二IGZO層測量導電率。
接著，在第一及第二IGZO層及電極層上形成氧化矽膜。作為濺射靶材使用氧化矽，作為濺射氣體將50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應1.5kW的直流功率，來形成該氧化矽膜。另外，形成氧化矽膜時的基板溫度為100℃。
在形成氧化矽膜之後進行加熱處理。以300℃的加熱溫度在乾燥(dry air)氛圍下進行1小時的加熱處理。
然後，利用霍爾效應測量儀對第二IGZO層測量導電 率。
與此相同，在玻璃基板上形成100nm厚的第三IGZO層。使用In：Ga：Zn=1：3：2(原子數比)的靶材作為濺射靶材，將作為濺射氣體的45sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa並供應0.5kW的直流功率以形成該第三IGZO層。另外，形成第三IGZO層時的基板溫度為200℃。
在此，利用霍爾效應測量儀對第三IGZO層測量導電率。
接著，在第一至第三IGZO層及電極層上形成氧化矽膜。使用氧化矽作為濺射靶材，將作為濺射氣體的50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa並供應1.5kW的直流功率以形成該氧化矽膜。另外，形成氧化矽膜時的基板溫度為100℃。
在形成氧化矽膜之後進行加熱處理。以200℃的加熱溫度在乾燥空氣中(在乾燥氛圍下)進行1小時的加熱處理。
然後，利用霍爾效應測量儀對第三IGZO層測量導電率。
表1顯示出利用霍爾效應測量儀對第一IGZO層、第二IGZO層及第三IGZO層測量導電率的結果。
從表1可知，第一IGZO層及第二IGZO層的導電率可以比第三IGZO層的導電率高。
本申請案係基於2012年8月3號向日本智慧財產局提出申請之日本專利申請案第2012-173388號，該專利申請案所揭露之完整內容係結合於本說明書中。
100‧‧‧基板
101‧‧‧氧化物半導體疊層膜
101a‧‧‧氧化物半導體層
101b‧‧‧氧化物半導體層
101c‧‧‧氧化物半導體層

Claims (18)

  1. 一種氧化物半導體疊層膜，包括被依次層疊並各均含有銦、鎵及鋅的第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層，其中，銦在該第二氧化物半導體層的含有率比銦在該第一氧化物半導體層的含有率及銦在該第三氧化物半導體層的含有率高，以及其中，在1.5eV至2.3eV的能量範圍中，利用CPM測量的該氧化物半導體疊層膜的吸收係數為低於或等於3×10-3/cm。
  2. 根據申請專利範圍第1項之氧化物半導體疊層膜，其中，該第二氧化物半導體層包括c軸實質上垂直於該氧化物半導體疊層膜的表面的結晶部。
  3. 根據申請專利範圍第1項之氧化物半導體疊層膜，其中，在該第二氧化物半導體層中，該銦的含有率比該鎵的含有率高。
  4. 根據申請專利範圍第1項之氧化物半導體疊層膜，其中，該第二氧化物半導體層具有疊層結構。
  5. 根據申請專利範圍第1項之氧化物半導體疊層膜，其中，該第二氧化物半導體層的該導電率比該第一氧化物半導體層的該導電率及該第三氧化物半導體層的該導電率高。
  6. 一種半導體裝置，包括：第一閘極電極層； 第一絕緣膜，在該第一閘極電極層上方；氧化物半導體疊層膜，隔著該第一絕緣膜而重疊於該第一閘極電極層；以及一對電極層，接觸於該氧化物半導體疊層膜，其中，該氧化物半導體疊層膜包括被依次層疊並各均含有銦、鎵及鋅的第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層，其中，銦在該第二氧化物半導體層的含有率比銦在該第一氧化物半導體層的含有率及銦在該第三氧化物半導體層的含有率高，以及其中，在1.5eV至2.3eV的能量範圍中，利用CPM測量的該氧化物半導體疊層膜的通道形成區的吸收係數為低於或等於3×10-3/cm。
  7. 根據申請專利範圍第6項之半導體裝置，其中，該第二氧化物半導體層包括c軸實質上垂直於該氧化物半導體疊層膜的表面的結晶部。
  8. 根據申請專利範圍第6項之半導體裝置，其中，在該第二氧化物半導體層中，該銦的含有率比該鎵的含有率高。
  9. 根據申請專利範圍第6項之半導體裝置，其中，該第二氧化物半導體層具有疊層結構。
  10. 根據申請專利範圍第6項之半導體裝置，其中，該第二氧化物半導體層的該導電率比該第一氧化物半導體層的該導電率及該第三氧化物半導體層的該導電率高。
  11. 根據申請專利範圍第6項之半導體裝置，還包括在該對電極層及該氧化物半導體疊層膜上方的氧化物絕緣膜。
  12. 根據申請專利範圍第6項之半導體裝置，還包括：在該對電極層及該氧化物半導體疊層膜上方的第二絕緣膜；以及隔著該第二絕緣膜重疊於該氧化物半導體疊層膜的第二閘極電極層。
  13. 一種半導體裝置，包括：氧化物半導體疊層膜；一對電極層，接觸於該氧化物半導體疊層膜；閘極絕緣膜，在該氧化物半導體疊層膜上方；以及閘極電極層，隔著該閘極絕緣膜重疊於該氧化物半導體疊層膜，其中，該氧化物半導體疊層膜包括被依次層疊並各均含有銦、鎵及鋅的第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層，其中，銦在該第二氧化物半導體層的含有率比銦在該第一氧化物半導體層的含有率及銦在該第三氧化物半導體層的含有率高，以及其中，在1.5eV至2.3eV的能量範圍中，利用CPM測量的該氧化物半導體疊層膜的通道形成區的吸收係數為低於或等於3×10-3/cm。
  14. 根據申請專利範圍第13項之半導體裝置，其中，該第二氧化物半導體層包括c軸實質上垂直於該氧化物半導體疊層膜的表面的結晶部。
  15. 根據申請專利範圍第13項之半導體裝置，其中，在該第二氧化物半導體層中，該銦的含有率比該鎵的含有率高。
  16. 根據申請專利範圍第13項之半導體裝置，其中，該第二氧化物半導體層具有疊層結構。
  17. 根據申請專利範圍第13項之半導體裝置，其中，該第二氧化物半導體層的該導電率大於該第一氧化物半導體層的該導電率及該第三氧化物半導體層的該導電率高。
  18. 根據申請專利範圍第13項之半導體裝置，還包括在該對電極層及該氧化物半導體疊層膜上方的氧化物絕緣膜。
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