KR102513161B1 - 복합체 및 트랜지스터 - Google Patents
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Abstract
신규 재료를 제공한다. 제 1 영역 및 복수의 제 2 영역이 혼합된 복합 산화물 반도체를 제공한다. 또한 제 1 영역은 적어도 인듐, 원소 M(원소 M은 Al, Ga, Y, 및 Sn 중 하나 이상), 및 아연을 함유하고, 복수의 제 2 영역은 인듐 및 아연을 함유한다. 복수의 제 2 영역이 제 1 영역보다 인듐 농도가 높기 때문에, 복수의 제 2 영역은 제 1 영역보다 도전성이 높다. 복수의 제 2 영역 중 하나의 단부는 복수의 제 2 영역 중 다른 하나의 단부와 중첩된다. 복수의 제 2 영역은 제 1 영역으로 입체적으로 둘러싸인다.
Description
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 일 형태는 특히 산화물 반도체 또는 산화물 반도체의 제작 방법에 관한 것이다. 본 발명의 일 형태는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
본 명세서 등에서, "반도체 장치"라는 용어는 반도체 특성을 이용함으로써 동작할 수 있는 모든 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 전력 생성 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 장치는 반도체 장치를 가질 수 있다.
비특허문헌 1에는 In1- x Ga1+ x O3(ZnO) m (-1≤x≤1이고, m은 자연수)로 나타내어지는 동족 계열(homologous series)이 개시(開示)되어 있다. 또한, 비특허문헌 1에는 동족 계열의 고용체 범위(solid solution range)가 개시되어 있다. 예를 들어, m이 1일 경우의 동족 계열의 고용체 범위에서, x는 -0.33부터 0.08까지의 사이이고, m이 2일 경우의 동족 계열의 고용체 범위에서, x는 -0.68부터 0.32까지의 사이이다.
In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 형성하는 기술이 개시되어 있다(예를 들어 특허문헌 1 참조).
M. Nakamura, N. Kimizuka, 및 T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315.
비특허문헌 1에는 In x Zn y Ga z O w 의 예가 개시되어 있으며, x, y, 및 z를 ZnGa2O4 근방의 조성이 얻어지도록 설정하면, 즉 x, y, 및 z가 각각 0, 1, 및 2에 가까우면, 스피넬 결정 구조가 형성 또는 혼합되기 쉽다. 스피넬 결정 구조를 가지는 화합물로서, AB 2O4(A 및 B는 금속)로 나타내어지는 화합물이 알려져 있다.
그러나, 스피넬 결정 구조가 In-Ga-Zn계 산화물 반도체에 형성 또는 혼합되면, In-Ga-Zn계 산화물 반도체를 포함하는 반도체 장치(예를 들어, 트랜지스터)의 전기 특성 또는 신뢰성은 스피넬 결정 구조에 의하여 악영향을 받는 경우가 있다.
상술한 문제의 관점에서, 본 발명의 일 형태의 과제는 신규 산화물 반도체를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 바람직한 전기 특성을 가진 반도체 장치를 제공하는 것이다. 또 다른 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 또 다른 과제는 신규 구조를 가진 반도체 장치를 제공하는 것이다. 또 다른 과제는 신규 구조를 가지는 표시 장치를 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 상기 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 제 1 영역 및 복수의 제 2 영역이 혼합된 복합 산화물 반도체이다. 제 1 영역은 적어도 인듐, 원소 M(원소 M은 Al, Ga, Y, 및 Sn 중 하나 이상), 및 아연을 함유한다. 복수의 제 2 영역은 인듐 및 아연을 함유한다. 복수의 제 2 영역은 제 1 영역보다 높은 인듐 농도를 가진다. 복수의 제 2 영역은 제 1 영역보다 높은 도전성을 가진다. 복수의 제 2 영역 중 하나의 단부는 복수의 제 2 영역 중 다른 하나의 단부와 중첩된다. 복수의 제 2 영역은 제 1 영역으로 입체적으로 둘러싸여 있다.
상술한 실시형태의 복합 산화물 반도체에서, 인듐 대 원소 M 대 아연(In:M:Zn)의 원자수비는 5:1:6 또는 그 근방이다.
상술한 실시형태에서, 제 1 영역의 인듐 대 원소 M 대 아연(In:M:Zn)의 원자수비는 4:2:3 또는 그 근방이다.
상술한 실시형태에서, 복수의 제 2 영역의 인듐 대 원소 M 대 아연(In:M:Zn)의 원자수비는 2:0:3 또는 그 근방이다.
상술한 실시형태의 복합 산화물 반도체에서, 인듐 대 원소 M 대 아연(In:M:Zn)의 원자수비는 4:2:3 또는 그 근방이다.
상술한 실시형태에서, 제 1 영역의 인듐 대 원소 M 대 아연(In:M:Zn)의 원자수비는 1:1:1 또는 그 근방이다.
상술한 실시형태에서, 복수의 제 2 영역의 인듐 대 원소 M 대 아연(In:M:Zn)의 원자수비는 2:0:1 또는 그 근방이다.
상술한 실시형태에서, c축 방향에서의 복수의 제 2 영역 각각의 두께는 0.1nm 이상 1nm 미만이다.
상술한 실시형태에서, 제 1 영역은 비단결정이다.
상술한 실시형태에서, 제 1 영역은 결정부를 포함하고, 결정부의 c축이, 복합 산화물 반도체의 막이 형성되는 표면의 법선 벡터에 대하여 평행한 부분을 포함한다.
상술한 실시형태에서, 복수의 제 2 영역은 비단결정이다.
본 발명의 다른 형태는 상술한 실시형태의 복합 산화물 반도체를 함유함으로써 특징지어진 트랜지스터이다.
본 발명의 다른 형태는 상술한 실시형태 중 어느 것의 산화물 반도체, 및 표시 소자를 포함하는 표시 장치이다. 본 발명의 다른 형태는 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 형태는 상술한 실시형태 중 어느 산화물 반도체, 반도체 장치, 표시 장치, 또는 표시 모듈과, 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 일 형태에 따라, 신규 산화물 반도체를 제공할 수 있다. 본 발명의 일 형태에 따라, 반도체 장치에 바람직한 전기 특성을 제공할 수 있다. 신뢰성이 높은 반도체 장치를 제공할 수 있다. 신규 구조를 가진 반도체 장치를 제공할 수 있다. 신규 구조를 가진 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 반드시 상기 효과 모두를 실현할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 및 (B)는 산화물 반도체의 구조의 개념도.
도 2의 (A) 및 (B)는 산화물 반도체의 구조의 개념도.
도 3의 (A) 및 (B)는 산화물 반도체의 구조의 개념도.
도 4의 (A) 및 (B)는 산화물 반도체의 구조의 개념도.
도 5는 산화물 반도체의 원자수비를 도시한 것.
도 6의 (A) 및 (B)는 스퍼터링 장치를 도시한 것.
도 7의 (A) 및 (B)는 스퍼터링 장치를 도시한 것.
도 8의 (A) 내지 (C)는 스퍼터링 장치를 도시한 것.
도 9의 (A) 및 (B)는 스퍼터링 장치를 도시한 것.
도 10은 퇴적 장치의 예를 도시한 상면도.
도 11의 (A) 내지 (C)는 퇴적 장치의 예를 도시한 단면도.
도 12의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 13의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 14의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 15의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 16의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 17의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 18의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 19의 (A) 내지 (E)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 20의 (A) 내지 (D)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 21의 (A) 내지 (C)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 22의 (A) 내지 (C)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 23은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 24는 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 25는 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 26은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 27은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 28은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 29의 (A) 및 (B)는 일 형태의 반도체 장치의 단면 구조를 각각 도시한 것.
도 30의 (A) 및 (B)는 일 형태의 반도체 장치의 회로도.
도 31의 (A) 및 (B)는 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 32의 (A) 및 (B)는 일 형태의 반도체 장치의 회로도 및 단면 구조를 도시한 것.
도 33은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 34는 본 발명의 일 형태의 기억 장치를 도시한 회로도.
도 35는 본 발명의 일 형태의 기억 장치를 도시한 회로도.
도 36의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 37의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 그래프 및 회로도.
도 38의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 39의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 40의 (A) 내지 (E)는 본 발명의 일 형태를 도시한 블록도, 회로도, 및 파형도.
도 41의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 42의 (A) 및 (B)는 본 발명의 일 형태를 각각 도시한 회로도.
도 43의 (A) 내지 (C)는 본 발명의 일 형태를 각각 도시한 회로도.
도 44의 (A) 및 (B)는 본 발명의 일 형태를 각각 도시한 회로도.
도 45의 (A) 내지 (C)는 본 발명의 일 형태를 각각 도시한 회로도.
도 46의 (A) 및 (B)는 본 발명의 일 형태를 각각 도시한 회로도.
도 47은 본 발명의 일 형태의 반도체 장치를 도시한 블록도.
도 48은 본 발명의 일 형태의 반도체 장치를 도시한 회로도.
도 49의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 각각 도시한 상면도.
도 50의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 블록도.
도 51의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 각각 도시한 단면도.
도 52는 본 발명의 일 형태의 반도체 장치를 도시한 단면도.
도 53의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 상면도.
도 54의 (A) 및 (B)는 본 발명의 일 형태를 도시한 흐름도 및 반도체 장치를 도시한 사시도.
도 55의 (A) 내지 (F)는 본 발명의 일 형태의 전자 기기를 각각 도시한 사시도.
도 56은 일 실시예의 시료의 단면의 EDX 매핑 이미지.
도 57의 (A) 및 (B)는 일 실시예의 시료의 단면의 BF-STEM 이미지.
도 58의 (A) 및 (B)는 일 실시예의 시료의 XRD 측정 결과 및 XRD 분석 위치를 도시한 것.
도 2의 (A) 및 (B)는 산화물 반도체의 구조의 개념도.
도 3의 (A) 및 (B)는 산화물 반도체의 구조의 개념도.
도 4의 (A) 및 (B)는 산화물 반도체의 구조의 개념도.
도 5는 산화물 반도체의 원자수비를 도시한 것.
도 6의 (A) 및 (B)는 스퍼터링 장치를 도시한 것.
도 7의 (A) 및 (B)는 스퍼터링 장치를 도시한 것.
도 8의 (A) 내지 (C)는 스퍼터링 장치를 도시한 것.
도 9의 (A) 및 (B)는 스퍼터링 장치를 도시한 것.
도 10은 퇴적 장치의 예를 도시한 상면도.
도 11의 (A) 내지 (C)는 퇴적 장치의 예를 도시한 단면도.
도 12의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 13의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 14의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 15의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 16의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 17의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 18의 (A) 내지 (C)는 일 형태의 트랜지스터의 상면도 및 단면 구조를 도시한 것.
도 19의 (A) 내지 (E)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 20의 (A) 내지 (D)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 21의 (A) 내지 (C)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 22의 (A) 내지 (C)는 일 형태의 트랜지스터의 제작 방법의 예를 도시한 것.
도 23은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 24는 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 25는 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 26은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 27은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 28은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 29의 (A) 및 (B)는 일 형태의 반도체 장치의 단면 구조를 각각 도시한 것.
도 30의 (A) 및 (B)는 일 형태의 반도체 장치의 회로도.
도 31의 (A) 및 (B)는 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 32의 (A) 및 (B)는 일 형태의 반도체 장치의 회로도 및 단면 구조를 도시한 것.
도 33은 일 형태의 반도체 장치의 단면 구조를 도시한 것.
도 34는 본 발명의 일 형태의 기억 장치를 도시한 회로도.
도 35는 본 발명의 일 형태의 기억 장치를 도시한 회로도.
도 36의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 37의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 그래프 및 회로도.
도 38의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 39의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 40의 (A) 내지 (E)는 본 발명의 일 형태를 도시한 블록도, 회로도, 및 파형도.
도 41의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 42의 (A) 및 (B)는 본 발명의 일 형태를 각각 도시한 회로도.
도 43의 (A) 내지 (C)는 본 발명의 일 형태를 각각 도시한 회로도.
도 44의 (A) 및 (B)는 본 발명의 일 형태를 각각 도시한 회로도.
도 45의 (A) 내지 (C)는 본 발명의 일 형태를 각각 도시한 회로도.
도 46의 (A) 및 (B)는 본 발명의 일 형태를 각각 도시한 회로도.
도 47은 본 발명의 일 형태의 반도체 장치를 도시한 블록도.
도 48은 본 발명의 일 형태의 반도체 장치를 도시한 회로도.
도 49의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 각각 도시한 상면도.
도 50의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 블록도.
도 51의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 각각 도시한 단면도.
도 52는 본 발명의 일 형태의 반도체 장치를 도시한 단면도.
도 53의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 상면도.
도 54의 (A) 및 (B)는 본 발명의 일 형태를 도시한 흐름도 및 반도체 장치를 도시한 사시도.
도 55의 (A) 내지 (F)는 본 발명의 일 형태의 전자 기기를 각각 도시한 사시도.
도 56은 일 실시예의 시료의 단면의 EDX 매핑 이미지.
도 57의 (A) 및 (B)는 일 실시예의 시료의 단면의 BF-STEM 이미지.
도 58의 (A) 및 (B)는 일 실시예의 시료의 XRD 측정 결과 및 XRD 분석 위치를 도시한 것.
실시형태에 대하여 도면을 참조하여 이하에서 설명한다. 또한 실시형태는 많은 다른 형태로 실행할 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항이 다양하게 변경될 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 그러므로, 본 발명은 다음 실시형태의 설명에 한정되어 해석되지 말아야 한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 형태들은 이러한 스케일에 한정되지는 않는다. 또한, 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다.
본 명세서에서의 "제 1", "제 2", 및 "제 3" 등의 서수는, 구성 요소들 사이의 혼동을 피하기 위하여 사용되며, 상기 용어는 구성 요소를 수적으로 한정하지 않는다.
본 명세서에서, "위에" 및 "아래에" 등, 배치를 설명하기 위한 용어는, 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하기 위하여 편의상 사용된다. 구성 요소 사이의 위치 관계는 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극)의 사이에 채널 영역을 포함하고, 채널 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
"소스" 및 "드레인'의 기능은 예를 들어 다른 극성의 트랜지스터를 사용할 때 또는 회로 동작에서 전류가 흐르는 방향이 변화될 때, 서로 바뀌는 경우가 있다. 따라서, 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 서로 바꿀 수 있다.
본 명세서 등에서, "전기적으로 접속"이라는 용어는 구성 요소가 "어떠한 전기적 작용을 가지는 물체"를 통하여 접속되어 있는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떠한 전기적 작용을 가지는 물체"의 예에는 전극 및 배선 뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항소자, 인덕터, 용량 소자 및 다양한 기능을 가진 소자가 포함된다.
본 명세서 등에서 "산화질화 실리콘막"이란 질소보다 높은 비율로 산소를 함유하는 막을 말하고, "질화산화 실리콘막"이란 산소보다 높은 비율로 질소를 함유하는 막을 말한다.
본 명세서 등에서 도면을 참조하여 본 발명의 형태를 설명함에 있어서, 상이한 도면의 같은 구성 요소를 같은 부호로 공통적으로 나타내는 경우가 있다.
본 명세서 등에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "실질적으로 평행"이라는 용어는 2개의 직선 사이의 각도가 -30° 이상 30° 이하임을 나타낸다. 또한, "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한, "실질적으로 수직"이라는 용어는, 두 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
본 명세서 등에서는, 경우에 따라 "막" 및 "층"이라는 용어를 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한 "반도체"는 예를 들어, 도전성이 충분히 낮을 때, "절연체"의 특성을 포함하는 경우가 있다. 또한, "반도체" 및 "절연체"는 "반도체"와 "절연체"의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 산화물 반도체막에 대하여 설명한다.
산화물 반도체는 적어도 인듐을 함유하는 것이 바람직하다. 특히, 인듐 및 아연이 함유되는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 함유되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소가 함유되어도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M, 및 아연을 함유하는 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석이다. 또는, 원소 M은 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등일 수 있다. 또한, 상술한 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다. 또한 산화물 반도체에서의 인듐, 원소 M, 및 아연의 원자수비의 항을 각각 [In], [M], 및 [Zn]으로 나타낸다.
<산화물 반도체의 구조>
본 발명의 산화물 반도체의 개념도를 도 1의 (A) 및 (B), 도 2의 (A) 및 (B), 도 3의 (A) 및 (B), 그리고 도 4의 (A) 및 (B)에 도시하였다.
본 발명의 산화물 반도체의 개념도를 도 1의 (A) 내지 도 4의 (B)에 도시하였다. 또한, 도 1의 (A), 도 2의 (A), 도 3의 (A), 및 도 4의 (A) 각각은 산화물 반도체의 상면(여기서는 a-b면 방향이라고 함)의 개념도이고, 도 1의 (B), 도 2의 (B), 도 3의 (B), 및 도 4의 (B) 각각은 기판(Sub) 위에 형성된 산화물 반도체의 단면(여기서는 c축 방향이라고 함)의 개념도이다.
또한 도 1의 (A) 내지 도 4의 (B) 각각은 기판 위에 산화물 반도체를 형성한 경우를 도시한 것이지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 기판과 산화물 반도체 사이에 하지막 또는 층간막과 같은 절연막, 또는 산화물 반도체와 같은 다른 반도체막이 형성되어도 좋다.
본 발명의 산화물 반도체는 도 1의 (A) 및 (B)에 도시된 바와 같이 영역(A1) 및 영역(B1)이 혼합된 구조를 가지는 복합 산화물 반도체이다. 영역(A1)은 [In]:[M]:[Zn]=x:y:z(x>0, y≥0, z≥0)이며 In이 많다. 반면에, 영역(B1)은 [In]:[M]:[Zn]=a:b:c(a>0, b>0, c>0)이며 In이 적다.
또한 본 명세서에서, 영역(A1)에서의 원소 M에 대한 In의 원자수비가 영역(B1)에서의 원소 M에 대한 In의 원자수비보다 클 때, 영역(A1)은 영역(B1)보다 In의 농도가 높다. 그러므로, 본 명세서에서, 영역(A1)은 In이 풍부한 영역(In-rich region)이라고 할 수도 있고, 영역(B1)은 In이 부족한 영역(In-poor region)이라고 할 수도 있다.
예를 들어, 영역(A1)에서의 In의 농도가 영역(B1)에서의 1.1배 이상, 바람직하게는 2배 내지 10배이다. 영역(A1)은 적어도 In을 함유하는 산화물이고, 원소 M 및 Zn을 반드시 함유할 필요는 없다.
<원자수비>
본 발명의 일 형태의 복합 산화물 반도체에 포함되는 원소의 원자수비에 대하여 여기서 설명한다.
본 발명의 산화물 반도체의 영역(A1)이 In, 원소 M, 및 Zn을 함유하는 경우의, 도 5의 상태도를 사용하여 원소의 원자수비를 나타낼 수 있다. In 대 원소 M 대 Zn의 원자수비는 x:y:z에 의하여 나타내어진다. 이 원자수비는 좌표(x:y:z)로서 도 5에 나타낼 수 있다. 또한 산소 원자의 비율은 도 5에 도시하지 않았다.
도 5에서, 파선은 원자수비 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)를 나타내는 라인, 원자수비 [In]:[M]:[Zn]=(1+α):(1-α):2를 나타내는 라인, 원자수비 [In]:[M]:[Zn]=(1+α):(1-α):3을 나타내는 라인, 원자수비 [In]:[M]:[Zn]=(1+α):(1-α):4를 나타내는 라인, 그리고 원자수비 [In]:[M]:[Zn]=(1+α):(1-α):5를 나타내는 라인에 대응한다.
일점쇄선은 원자수비 [In]:[M]:[Zn]=1:1:β(β≥0)를 나타내는 라인, 원자수비 [In]:[M]:[Zn]=1:2:β를 나타내는 라인, 원자수비 [In]:[M]:[Zn]=1:3:β를 나타내는 라인, 원자수비 [In]:[M]:[Zn]=1:4:β를 나타내는 라인, 원자수비 [In]:[M]:[Zn]=1:7:β를 나타내는 라인, 원자수비 [In]:[M]:[Zn]=2:1:β를 나타내는 라인, 그리고 원자수비 [In]:[M]:[Zn]=5:1:β를 나타내는 라인에 대응한다.
도 5에서, [In]:[M]:[Zn]=0:2:1 또는 그 근방의 원자수비를 가지는 산화물 반도체는 스피넬 결정 구조를 가지는 경향이 있다.
도 5의 영역(A2)은 영역(A1)에 함유되는 인듐 대 원소 M 대 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다. 또한 영역(A2)은 원자수비 [In]:[M]:[Zn]=(1+γ):0:(1-γ)(-1≤γ≤1)을 나타내는 라인의 원자수비를 포함한다.
도 5의 영역(B2)은 영역(B1)에 함유되는 인듐 대 원소 M 대 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다. 또한 영역(B2)은 [In]:[M]:[Zn]=4:2:3으로부터 [In]:[M]:[Zn]=4:2:4.1까지 및 그 근방의 원자수비를 포함한다. 그 근방은 원자수비 [In]:[M]:[Zn]=5:3:4를 포함한다. 영역(B2)은 [In]:[M]:[Zn]=5:1:6 및 그 근방의 원자수비를 포함한다.
높은 In 농도를 가진 영역(A2)은 영역(B2)보다 높은 도전성을 제공하고, 캐리어 이동도(전계 효과 이동도)를 증가시키는 기능을 가진다. 그러므로, 영역(A1)을 포함하는 산화물 반도체를 사용한 트랜지스터의 온 상태 전류 및 캐리어 이동도를 증가시킬 수 있다.
한편, 낮은 In 농도를 가진 영역(B2)은 영역(A2)보다 낮은 도전성을 제공하고, 누설 전류를 감소시키는 기능을 가진다. 그러므로, 영역(B1)을 포함하는 산화물 반도체를 사용한 트랜지스터의 오프 상태 전류를 감소시킬 수 있다.
본 발명의 산화물 반도체에서, 영역(A1) 및 영역(B1)은 복합체를 형성한다. 즉, 영역(A1)에서 쉽게 캐리어 이동이 일어나고, 영역(B1)에서는 쉽게 캐리어 이동이 일어나지 않는다. 그러므로, 높은 캐리어 이동도, 우수한 스위칭 특성, 및 바람직한 반도체 특성을 가진 재료로서 본 발명의 산화물 반도체를 사용할 수 있다.
일례로서, 도 1의 (A)에 도시된 바와 같이, a-b면 방향에서 원에 가까운 형상으로 영역(A1)을 기본적으로 형성한다. 또한, 도 1의 (B)에 도시된 바와 같이, c축 방향에서 타원에 가까운 형상으로 영역(A1)을 기본적으로 형성한다. 그러므로, 영역(A1)은 섬 형상을 가지고, 영역(B1)으로 입체적으로 둘러싸인 상태로 존재할 수 있다. 즉, 영역(A1)은 영역(B1)에 의하여 밀봉된다.
또한, 도 1의 (A) 및 (B)에 도시된 바와 같이, 영역(A1)은 영역(B1) 중에 고르지 않게 불규칙적으로 분포된다. 그러므로, 서로 접속된 복수의 영역(A1)이 존재하여도 좋다. 즉, 복수의 영역(A1)이 a-b면 방향에서 원들이 중첩된 형상 또는 c축 방향에서 타원의 단부들이 연결된 형상을 가져도 되는 경우가 있다. 모든 영역(A1)이 a-b면 방향에서 연결되는 경우, 트랜지스터의 스위칭 특성, 예를 들어 트랜지스터의 오프 상태 전류가 증가된다. 따라서, 도 1의 (A) 및 (B)에 도시된 바와 같이, 영역(A1)은 영역(B1)에 산재되는 것이 바람직하다.
또한 복합 산화물 반도체의 형성 조건 또는 조성을 변경함으로써, 산재한 영역(A1)의 비율을 조정할 수 있다. 예를 들어, 도 2의 (A) 및 (B)에 도시된 바와 같이 영역(A1)의 비율이 낮은 복합 산화물 반도체 또는 도 3의 (A) 및 (B)에 도시된 바와 같이 영역(A1)의 비율이 높은 복합 산화물 반도체를 형성하는 것이 가능하다. 본 발명의 복합 산화물 반도체는 영역(B1)에 대하여 영역(A1)의 비율이 반드시 낮을 필요는 없다. 영역(A1)의 비율이 매우 높은 복합 산화물 반도체에서는, 관찰 범위에 의거하여, 영역(B1)이 영역(A1)에 형성되는 경우가 있다.
영역(A1)의 섬 형상의 크기는, 예를 들어, 복합 산화물 반도체의 형성 조건 또는 조성을 변경함으로써 적절히 조정할 수 있다. 도 1의 (A) 내지 도 3의 (B)의 개념도에서 섬 형상 영역은 다양한 크기를 가지지만, 도 4의 (A) 및 (B)에 나타낸 바와 같이 실질적으로 같은 크기의 영역(A1)이 산재되는 경우가 있다.
영역(A1)과 영역(B1) 사이의 경계는 명확하게 관찰되지 않는 경우가 있다. 또한 영역(A1) 및 영역(B1)의 크기는 EDX 매핑으로 얻을 수 있다. 예를 들어, 영역(A1)의 두께(직경이라고도 함)는 단면 EDX 매핑 이미지에서 0.1nm 이상 5nm 이하, 또는 0.3nm 이상 3nm 이하인 경우가 있다. 또한 영역(A1)의 두께는 바람직하게는 0.1nm 이상 1nm 이하이다.
상술한 바와 같이, 본 발명의 일 형태의 산화물 반도체는 영역(A1)과 영역(B1)이 혼합된 복합 산화물 반도체이고, 서로 상보적인 다른 기능을 가진다. 예를 들어, 본 발명의 일 형태의 산화물 반도체가 원소 M으로서 Ga을 사용한 In-Ga-Zn 산화물(이하에서 IGZO라고 함)이면, 상기 산화물 반도체를 complementary IGZO(약칭: C/IGZO)라고 부를 수 있다.
한편, 영역(A1)과 영역(B1)이 층상으로 적층되면, 예를 들어, 영역(A1)과 영역(B1) 사이에서 상호 작용이 일어나지 않거나 일어나기 어려워, 영역(A1)의 기능과 영역(B1)의 기능이 독립적으로 행해지는 경우가 있다. 그 경우, 영역(A1)에 의하여 캐리어 이동도가 증가되더라도, 트랜지스터의 오프 상태 전류가 증가될 수 있다. 그러므로, 상술한 복합 산화물 반도체 또는 C/IGZO를 사용한 경우는, 높은 캐리어 이동도를 달성하는 기능 및 우수한 스위칭 특성을 달성하는 기능을 동시에 얻을 수 있다. 이는, 본 발명의 복합 산화물 반도체를 사용함으로써 얻어지는 유익한 효과이다.
또한 산화물 반도체를 스퍼터링 장치를 사용하여 퇴적하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 가지는 막이 형성된다. 특히 아연에 있어서, 퇴적 시의 기판 온도에 따라, 퇴적된 막의 원자수비의 [Zn]이 타깃의 원자수비의 [Zn]보다 작은 경우가 있다.
또한 본 발명의 일 형태의 복합 산화물 반도체의 특성은 원자수비에 의하여 일의적으로 결정되지 않는다. 그러므로, 도시된 영역은 복합 산화물 반도체의 영역(A1) 및 영역(B1)의 바람직한 원자수비를 나타내고, 그들의 경계는 명확하지 않다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 구별할 수 있다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 가지고, 그 나노 결정들은 a-b면 방향에서 연결되어 있고, 그 결정 구조는 변형을 가진다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 나노 결정들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다. a-like OS는 공동 또는 밀도가 낮은 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
산화물 반도체는 다양한 구조 및 다양한 특성을 가진다. 본 발명의 산화물 반도체는 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 복합 산화물 반도체이어도 좋다.
예를 들어, 영역(A1)은 비단결정인 것이 바람직하다. 영역(B1)은 CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등의 영역 중 적어도 하나를 포함하는 것이 바람직하다. 영역(A1)과 영역(B1)은 상이한 결정을 포함하여도 좋다.
<산화물 반도체를 포함하는 트랜지스터>
다음으로, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 복합 산화물 반도체를 트랜지스터에 사용하면, 트랜지스터는 높은 캐리어 이동도 및 우수한 스위칭 특성을 가질 수 있다. 또한, 트랜지스터는 높은 신뢰성을 가질 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상인 산화물 반도체를 사용한다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적으므로 캐리어 밀도를 낮출 수 있다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위의 밀도가 낮기 때문에, 포획 준위의 밀도가 낮은 경우가 있다.
산화물 반도체 내에서 포획 준위들에 의하여 포획된 전하들은 방출되는 데 긴 시간이 걸리고, 고정된 전하처럼 거동할 수 있다. 따라서, 포획 준위의 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 가지는 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 효과적이다. 또한, 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는, 산화물 반도체에 인접한 막 내의 불순물 농도를 저감시키는 것이 바람직하다. 불순물의 예에는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘이 포함된다.
여기서, 산화물 반도체에서의 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체에 함유되면, 결함 준위가 형성된다. 따라서, 산화물 반도체에서의, 그리고 산화물 반도체와의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체가 알칼리 금속 또는 알칼리 토금속을 함유하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 이로써, 알칼리 금속 또는 알칼리 토금속을 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 그러므로, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다.
산화물 반도체가 질소를 함유하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 산화물 반도체가 n형화되기 쉽다. 이로써, 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 상기 산화물 반도체의 질소는 가능한 한 저감되어 있는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도를 예를 들어, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체에 함유되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손(oxygen vacancies)(VO)을 발생시키는 경우가 있다. 산소 결손(VO)에 수소가 들어감으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 이로써, 수소를 함유한 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
또한 산소를 산화물 반도체로 도입함으로써 산화물 반도체의 산소 결손(VO)을 저감할 수 있다. 즉, 산소 결손(VO)이 산소로 충족되면 산화물 반도체의 산소 결손(VO)은 소실된다. 따라서, 산화물 반도체의 산소의 확산에 의하여 트랜지스터의 산소 결손(VO)을 저감할 수 있고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
산화물 반도체로 산소를 도입하는 방법으로서, 예를 들어, 화학량론적 조성보다 산소 함유량이 많은 산화물을, 산화물 반도체와 접촉하여 제공한다. 즉, 산화물에서, 화학량론적 조성을 초과하여 산소를 포함하는 영역(이하에서 과잉 산소 영역이라고 함)이 형성되는 것이 바람직하다. 특히, 트랜지스터에 산화물 반도체를 사용하는 경우, 과잉 산소 영역을 포함하는 산화물을 트랜지스터 근방의 하지막 또는 층간막 등에 제공함으로써, 트랜지스터의 산소 결손을 저감하고, 신뢰성을 향상시킬 수 있다.
불순물 농도가 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용하면, 전기 특성이 안정된 트랜지스터로 할 수 있다.
<산화물 반도체의 퇴적 방법>
스퍼터링법에 의하여 산화물 반도체를 퇴적하는 방법의 예에 대하여 이하에서 설명한다.
산화물 반도체는 실온 이상 140℃ 미만의 온도에서 퇴적되는 것이 바람직하다. 또한 실온은 온도 제어가 수행되지 않는 경우뿐만 아니라 온도 제어가 수행되는 경우도 포함한다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 혼합 가스에서, 희가스에 대한 산소의 비율이 5% 이상 30% 이하, 바람직하게는 7% 이상 20% 이하이다.
스퍼터링 가스가 산소를 함유하면, 산화물 반도체의 퇴적과 동시에 산화물 반도체 아래의 막에 산소를 첨가하고, 과잉 산소 영역을 제공할 수 있다. 또한, 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스, 즉 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하의 이슬점을 가지도록 고순도화된 가스를 사용하면, 산화물 반도체에 수분 등이 들어가는 것을 최소화할 수 있다.
산화물 반도체가 스퍼터링법에 의하여 퇴적되는 경우에는, 스퍼터링 장치의 체임버는, 산화물 반도체에 대하여 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump) 등의 흡착 진공 배기 펌프를 사용하여 고진공 상태(약 5×10-7Pa 내지 1×10-4Pa)가 되도록 배기하는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여, 배기계에서 체임버 내로 가스, 특히 탄소 또는 수소를 함유하는 가스가 역류하는 것을 방지하는 것이 바람직하다.
타깃으로서, In-Ga-Zn 금속 산화물 타깃을 사용할 수 있다. 예를 들어, [In]:[Ga]:[Zn]=4:2:4.1, [In]:[Ga]:[Zn]=5:1:6, 또는 그 근방의 원자수비를 가지는 금속 산화물 타깃을 사용하는 것이 바람직하다.
스퍼터링 장치에서, 타깃을 회전 또는 이동시켜도 좋다. 예를 들어, 마그넷 유닛을 퇴적 동안 상하 또는/및 좌우로 진동시킴으로써 본 발명의 복합 산화물 반도체를 형성할 수 있다. 예를 들어, 타깃을 0.1Hz 이상 1kHz 이하의 비트(beat)(리듬, 펄스, 주파수, 기간, 또는 사이클 등이라고도 함)로 회전 또는 이동시켜도 좋다. 또는 마그넷 유닛을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다. 또한 스퍼터링 장치의 자세한 사항들은 나중의 실시형태에서 설명한다.
본 발명의 산화물 반도체는, 예를 들어, 다음과 같은 식으로 형성할 수 있다: 산소의 비율이 약 10%의, 산소와 희가스의 혼합 가스를 사용하고; 기판 온도는 130℃이고; 그리고 원자수비 [In]:[Ga]:[Zn]=4:2:4.1을 가지는 In-Ga-Zn 금속 산화물 타깃을 퇴적 동안 진공시킨다.
먼저, 퇴적 체임버에서, 희가스 또는 산소 가스가 이온화되어 양이온과 전자로 분리되고, 플라스마가 생성된다. 플라스마 내의 양이온은 타깃 홀더에 인가되는 전위에 의하여 타깃으로 향하여 가속된다. 양이온이 In-Ga-Zn 금속 산화물 타깃과 충돌되면 스퍼터링된 입자들이 생성되고, 기판 위에 스퍼터링된 입자들이 퇴적된다.
양이온이 In-Ga-Zn 금속 산화물 타깃과 충돌되면, In보다 상대 원자 질량이 낮은 Ga 및 Zn이 타깃으로부터 우선적으로 스퍼터링된다. 스퍼터링된 In, Ga, 및 Zn은 산소와 결합되고 나서 기판에 퇴적됨으로써 영역(B1)이 퇴적된다. 이때, In은 타깃의 표면에 편석된다.
다음으로, 타깃의 표면에 편석된 In이 복수의 입자와 같은 구조로서 타깃으로부터 스퍼터링된다. 복수의 입자와 같은 구조를 가진 편석된 In은 산소와 결합되고, 먼저 퇴적된 영역(B1)에 충돌되고, 원과 비슷한 형상으로 확산됨으로써 섬 형상을 가진 영역(A1)이 퇴적된다. 또한 편석된 In이 스퍼터링되기 때문에 In, Ga, 및 Zn이 원래의 원자수비에 가까운 상태로 타깃의 표면에 존재한다.
양이온이 타깃과 더 충돌되면, In보다 상대 원자 질량이 낮은 Ga 및 Zn이 우선적으로 타깃으로부터 스퍼터링된다. 이때, In은 타깃의 표면에 편석된다. 영역(B1)은 먼저 퇴적된 영역(B1 및 A1) 위에 다시 퇴적됨으로써, 영역(B1)은 그들로 영역(A1)을 둘러싸도록 형성된다.
또한 타깃 표면의 하나의 영역에서, In이 편석되고, 타깃 표면의 다른 영역에서, 편석된 In이 스퍼터링된다. 즉, In 편석의 기구(機構) 및 편석된 In의 스퍼터링의 기구가 동시에 일어남에 의하여 영역(A1)이 영역(B1)으로 둘러싸이고, 고르지 않게 불규칙적으로 분포되는 구조가 된다.
도 1의 (A) 및 (B), 도 2의 (A) 및 (B), 도 3의 (A) 및 (B), 또는 도 4의 (A) 및 (B)에 도시된 바와 같이, 영역(A1) 및 영역(B1)이 혼합된 복합 산화물 반도체는 상술한 퇴적 모델 후에 형성되는 것으로 가정된다.
본 발명의 산화물 반도체에서, In이 많고 영역(A2)에서 나타낸 원자수비를 가지는 영역(A1)과, In이 적고 영역(B2)에서 나타낸 원자수비를 가지는 영역(B1)이 혼합되어 복합 산화물 반도체를 형성한다. 즉, 영역(A1)에서는 캐리어 이동이 쉽게 일어나지만, 영역(B1)에서는 캐리어 이동이 쉽게 일어나지 않는다. 그러므로, 본 발명의 산화물 반도체를 높은 캐리어 이동도, 우수한 스위칭 특성, 및 바람직한 반도체 특성을 가진 재료로서 사용할 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태 및 실시예에서 설명하는 어느 구조와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서, 본 발명의 일 형태의 산화물을 퇴적할 수 있는 스퍼터링 장치 및 퇴적 장치에 대하여 도 6의 (A) 및 (B), 도 7의 (A) 및 (B), 도 8의 (A) 내지 (C), 도 9의 (A) 및 (B), 도 10, 그리고 도 11의 (A) 내지 (C)를 참조하여 설명한다. 이하의 스퍼터링 장치에 대한 기재는, 이해를 쉽게 하기 위하여 또는 퇴적 중의 동작을 설명하기 위하여, 기판 및 타깃 등이 제공된 것을 전제로 한다. 또한, 기판 및 타깃 등은 사용자에 의하여 제공되기 때문에, 본 발명의 일 형태의 스퍼터링 장치는 반드시 기판 및 타깃을 포함할 필요는 없다.
<스퍼터링 장치>
스퍼터링 장치의 예에는, 평행 평판형 스퍼터링 장치 및 대향 타깃 스퍼터링 장치가 포함된다. 또한 평행 평판형 스퍼터링 장치를 사용한 퇴적을 PESP(parallel electrode sputtering)라고 할 수도 있고, 대향 타깃 스퍼터링 장치를 사용한 퇴적을 VDSP(vapor deposition sputtering)라고 할 수도 있다.
[평행 평판형 스퍼터링 장치(PESP)]
우선, 평행 평판형 스퍼터링 장치에 대하여 설명한다. 도 6의 (A)는 평행 평판형 스퍼터링 장치인 퇴적 체임버(601)의 단면도이다. 도 6의 (A)의 퇴적 체임버(601)는 타깃 홀더(620), 백킹 플레이트(610), 타깃(600), 마그넷 유닛(630), 및 기판 홀더(670)를 포함한다. 또한 타깃(600)은 백킹 플레이트(610) 위에 배치된다. 백킹 플레이트(610)는 타깃 홀더(620) 위에 배치된다. 마그넷 유닛(630)은 백킹 플레이트(610)를 개재(介在)하여 타깃(600) 아래에 배치된다. 기판 홀더(670)는 타깃(600)과 마주 본다. 또한 본 명세서에서는, 마그넷 유닛은 마그넷의 그룹을 의미한다. 단어 "마그넷 유닛"은 "캐소드", "캐소드 마그넷", "자성 부재", 또는 "자성 부품" 등과 바꿀 수 있다. 마그넷 유닛(630)은 마그넷(630N), 마그넷(630S), 및 마그넷 홀더(632)를 포함한다. 또한 마그넷 유닛(630)에서, 마그넷(630N) 및 마그넷(630S)은 마그넷 홀더(632) 위에 배치된다. 마그넷(630N)과 마그넷(630S)은 떨어져 있다. 기판(660)을 퇴적 체임버(601)로 이동시킬 때, 기판(660)은 기판 홀더(670) 위에 배치된다.
타깃 홀더(620)와 백킹 플레이트(610)는 나사(예를 들어 볼트)에 의하여 서로 고정되고, 같은 전위를 가진다. 타깃 홀더(620)는 백킹 플레이트(610)를 개재하여 타깃(600)을 지지하는 기능을 가진다.
백킹 플레이트(610)에 타깃(600)을 고정한다. 예를 들어, 인듐 등 저융점 금속을 함유하는 접합제에 의하여 백킹 플레이트(610)에 타깃(600)을 고정할 수 있다.
도 6의 (A)는 마그넷 유닛(630)에 의하여 형성되는 자력선(680a) 및 자력선(680b)을 도시한 것이다.
자력선(680a)은 타깃(600)의 상면 부근의 수평 자기장을 형성하는 자력선의 하나이다. 타깃(600)의 상면 부근은 타깃(600)의 상면으로부터의 수직 거리가, 예를 들어 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하인 영역에 상당한다.
자력선(680b)은 마그넷 유닛(630)의 상면으로부터 수직 거리 d만큼 떨어진 면에 수평 자기장을 형성하는 자력선의 하나이다. 수직 거리 d는 예를 들어, 0mm 이상 20mm 이하, 또는 5mm 이상 15mm 이하이다.
여기서, 강한 마그넷(630N) 및 강한 마그넷(630S)을 사용함으로써, 강한 자기장이 기판(660)의 상면 부근에 발생할 수 있다. 구체적으로는, 기판(660)의 상면 위의 수평 자기장의 자속 밀도를 10G 이상 100G 이하, 바람직하게는 15G 이상 60G 이하, 더 바람직하게는 20G 이상 40G 이하로 할 수 있다.
또한 수평 자기장의 자속 밀도는 수직 자기장의 자속 밀도가 0G일 때 측정하여도 좋다.
퇴적 체임버(601)의 자기장의 자속 밀도를 상술한 범위 내로 함으로써, 밀도가 높고 결정성이 높은 산화물을 퇴적시킬 수 있다. 퇴적된 산화물은 복수 종류의 결정상을 포함하기 어렵고 실질적으로 단일의 결정상을 가진다.
도 6의 (B)는 마그넷 유닛(630)의 상면도이다. 마그넷 유닛(630)에서, 원형 또는 실질적으로 원형을 가지는 마그넷(630N) 및 원형 또는 실질적으로 원형을 가지는 마그넷(630S)이 마그넷 홀더(632)에 고정된다. 마그넷 유닛(630)은 마그넷 유닛(630)의 상면의 중앙 또는 실질적으로 중앙에 있는 법선 벡터의 주위를 회전할 수 있다. 예를 들어, 마그넷 유닛(630)은 0.1Hz 이상 1kHz 이하의 비트(리듬, 펄스, 주파수, 기간, 또는 사이클 등이라고도 함)로 회전하여도 좋다.
따라서, 타깃(600) 상의 자기장이 강한 영역은 마그넷 유닛(630)이 회전됨에 따라 변화된다. 자기장이 강한 영역은 고밀도 플라스마 영역이기 때문에, 이 영역 부근에 타깃(600)의 스퍼터링이 일어나기 쉽다. 예를 들어, 자기장이 강한 영역이 고정되면, 타깃(600)의 특정한 영역만 사용된다. 한편, 도 6의 (B)에 나타낸 바와 같이 마그넷 유닛(630)이 회전되면, 타깃(600)과 기판(660) 사이에 플라스마(640)가 발생되고, 타깃(600)을 균일하게 사용할 수 있다. 마그넷 유닛(630)을 회전시킴으로써, 균일한 두께를 가지는 막, 및 균일한 질을 가지는 막을 퇴적시킬 수 있다.
마그넷 유닛(630)을 회전시킴으로써, 기판(660) 상면에서의 자력선의 방향도 변화할 수 있다.
이 예에서는 마그넷 유닛(630)을 회전시키지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 예를 들어, 마그넷 유닛(630)을 수직으로 및/또는 수평으로 진동시켜도 좋다. 예를 들어, 마그넷 유닛(630)을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다. 또는, 타깃(600)을 회전 또는 이동시켜도 좋다. 예를 들어, 타깃(600)을 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동시켜도 좋다. 또는, 기판(660)을 회전시킴으로써, 기판(660)의 상면에서의 자력선의 방향을 상대적으로 변화시켜도 좋다. 이들 방법을 조합하여도 좋다.
퇴적 체임버(601)는 백킹 플레이트(610)의 내부 또는 아래에 수로를 가져도 좋다. 수로를 통하여 유체(공기, 질소, 희가스, 물, 또는 오일 등)를 흘림으로써, 스퍼터링 시에 타깃(600)의 온도의 상승으로 인한 방전 이상 또는 부품의 변형으로 인한 퇴적 체임버(601)의 대미지를 방지할 수 있다. 이 경우, 백킹 플레이트(610)와 타깃(600)을 접합제에 의하여 서로 접착하면 냉각 능력이 높아지므로 바람직하다.
타깃 홀더(620)와 백킹 플레이트(610) 사이에 개스킷을 제공하면, 퇴적 체임버(601)에 외부 또는 수로 등으로부터 불순물이 들어가기 어려워지므로 바람직하다.
마그넷 유닛(630)에서, 마그넷(630N) 및 마그넷(630S)은 타깃(600) 측의 표면이 반대의 극성을 가지도록 배치된다. 여기서는 타깃(600) 측의 마그넷(630N)의 극(極)이 N극이고 타깃(600) 측의 마그넷(630S)의 극이 S극인 경우에 대하여 설명한다. 다만, 마그넷 유닛(630)에서의 마그넷 및 극의 레이아웃은 여기서 설명한 것 또는 도 6의 (A)에 도시된 것에 한정되지 않는다.
퇴적에서, 타깃 홀더(620)에 접속되는 단자 V1에 인가되는 전위 V1은 예를 들어, 기판 홀더(670)에 접속되는 단자 V2에 인가되는 전위 V2보다 낮다. 기판 홀더(670)에 접속되는 단자 V2에 인가되는 전위 V2는, 예를 들어, 접지 전위이다. 마그넷 홀더(632)에 접속되는 단자 V3에 인가되는 전위 V3은, 예를 들어, 접지 전위이다. 또한 단자 V1, V2, 및 V3에 인가되는 전위는 상술한 기재에 한정되지 않는다. 전위가 반드시 타깃 홀더(620), 기판 홀더(670), 및 마그넷 홀더(632)의 모두에 공급될 필요는 없다. 예를 들어, 기판 홀더(670)는 전기적으로 부유 상태이어도 좋다. 또한 도 6의 (A)에 도시된 예에서는 타깃 홀더(620)에 접속되는 단자 V1에 전위 V1을 인가(즉, DC 스퍼터링법을 채용)하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 타깃 홀더(620)에 주파수 13.56MHz 또는 27.12MHz의 고주파 전원 공급 장치가 접속되는, 소위 RF 스퍼터링법을 채용할 수 있다.
도 6의 (A)는 백킹 플레이트(610) 및 타깃 홀더(620)가 마그넷 유닛(630) 및 마그넷 홀더(632)에 전기적으로 접속되지 않는 예를 도시한 것이지만, 전기적인 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(610) 및 타깃 홀더(620)가 마그넷 유닛(630) 및 마그넷 홀더(632)에 전기적으로 접속되고, 백킹 플레이트(610), 타깃 홀더(620), 마그넷 유닛(630), 및 마그넷 홀더(632)가 같은 전위를 가져도 좋다.
얻어지는 산화물의 결정성을 높이기 위하여, 기판(660)의 온도를 높게 설정하여도 좋다. 기판(660)의 온도를 높게 설정함으로써, 기판(660) 상면에서의 스퍼터링 입자의 마이그레이션을 촉진시킬 수 있다. 따라서, 밀도가 더 높고 결정성이 더 높은 산화물을 퇴적시킬 수 있다. 또한 기판(660)의 온도는 예를 들어, 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하, 더 바람직하게는 170℃ 이상 350℃ 이하이다.
퇴적 가스 중의 산소의 분압이 지나치게 높으면, 복수 종류의 결정상을 포함하는 산화물이 퇴적되기 쉽기 때문에, 산소와, 아르곤 등의 희가스(희가스의 다른 예는 헬륨, 네온, 크립톤, 및 제논임)의 혼합 가스를 퇴적 가스로서 사용하는 것이 바람직하다. 예를 들어, 퇴적 가스 전체에서의 산소의 비율은 50vol% 미만, 바람직하게는 33vol% 이하, 더 바람직하게는 20vol% 이하, 더욱 바람직하게는 15vol% 이하이다.
타깃(600)과 기판(660) 사이의 수직 거리는 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더 바람직하게는 30mm 이상 200mm 이하, 더욱 바람직하게는 40mm 이상 100mm 이하이다. 상술한 범위 내에서, 타깃(600)과 기판(660) 사이의 수직 거리를, 스퍼터링 입자가 기판(660)에 도달할 때까지의 스퍼터링 입자의 에너지의 저하를 억제할 수 있을 정도로 짧게 할 수 있는 경우가 있다. 상술한 범위 내에서, 타깃(600)과 기판(660) 사이의 수직 거리를, 스퍼터링 입자의 입사 방향을 기판(660)에 실질적으로 수직으로 할 수 있을 정도로 길게 하여, 스퍼터링 입자의 충돌에 의하여 생기는 기판(660)에 대한 대미지를 저감시킬 수 있는 경우가 있다.
도 7의 (A)는 도 6의 (A)와 다른 퇴적 체임버의 예를 도시한 것이다.
도 7의 (A)의 퇴적 체임버(601)는 타깃 홀더(620a), 타깃 홀더(620b), 백킹 플레이트(610a), 백킹 플레이트(610b), 타깃(600a), 타깃(600b), 마그넷 유닛(630a), 마그넷 유닛(630b), 부재(642), 및 기판 홀더(670)를 포함한다. 또한 타깃(600a)은 백킹 플레이트(610a) 위에 배치된다. 백킹 플레이트(610a)는 타깃 홀더(620a) 위에 배치된다. 마그넷 유닛(630a)은 백킹 플레이트(610a)를 개재하여 타깃(600a) 아래에 배치된다. 타깃(600b)은 백킹 플레이트(610b) 위에 배치된다. 백킹 플레이트(610b)는 타깃 홀더(620b) 위에 배치된다. 마그넷 유닛(630b)은 백킹 플레이트(610b)를 개재하여 타깃(600b) 아래에 배치된다.
마그넷 유닛(630a)은 마그넷(630N1), 마그넷(630N2), 마그넷(630S), 및 마그넷 홀더(632)를 포함한다. 또한 마그넷 유닛(630a)에서, 마그넷(630N1), 마그넷(630N2), 및 마그넷(630S)은 마그넷 홀더(632) 위에 배치된다. 마그넷(630N1), 마그넷(630N2), 및 마그넷(630S)은 떨어져 있다. 또한 마그넷 유닛(630b)은 마그넷 유닛(630a)과 비슷한 구조를 가진다. 기판(660)을 퇴적 체임버(601)로 옮길 때, 기판(660)은 기판 홀더(670) 상에 배치된다.
타깃(600a), 백킹 플레이트(610a), 및 타깃 홀더(620a)는 부재(642)에 의하여 타깃(600b), 백킹 플레이트(610b), 및 타깃 홀더(620b)와 분리된다. 또한 부재(642)는 절연체인 것이 바람직하다. 그러나 부재(642)가 도전체 또는 반도체이어도 좋다. 부재(642)는 표면이 절연체로 덮인 도전체 또는 반도체이어도 좋다.
타깃 홀더(620a)와 백킹 플레이트(610a)는 나사(예를 들어 볼트)에 의하여 서로 고정되고 같은 전위를 가진다. 타깃 홀더(620a)는 백킹 플레이트(610a)를 개재하여 타깃(600a)을 지지하는 기능을 가진다. 타깃 홀더(620b)와 백킹 플레이트(610b)는 나사(예를 들어 볼트)에 의하여 서로 고정되고 같은 전위를 가진다. 타깃 홀더(620b)는 백킹 플레이트(610b)를 개재하여 타깃(600b)을 지지하는 기능을 가진다.
백킹 플레이트(610a)는 타깃(600a)을 고정하는 기능을 가진다. 백킹 플레이트(610b)는 타깃(600b)을 고정하는 기능을 가진다.
도 7의 (A)에는 마그넷 유닛(630a)에 의하여 형성되는 자력선(680a) 및 자력선(680b)을 도시하였다.
자력선(680a)은 타깃(600a) 상면 부근에서의 수평 자기장을 형성하는 자력선의 하나이다. 타깃(600a)의 상면 부근은 예를 들어, 타깃(600a)으로부터의 수직 거리가 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하인 영역에 대응한다.
자력선(680b)은 마그넷 유닛(630a)의 상면으로부터 수직 거리 d만큼 떨어진 면에 수평 자기장을 형성하는 자력선의 하나이다. 수직 거리 d는 예를 들어, 0mm 이상 20mm 이하, 또는 5mm 이상 15mm 이하이다.
여기서, 강한 마그넷(630N1), 강한 마그넷(630N2), 및 강한 마그넷(630S)을 사용함으로써, 강한 자기장을 기판(660)의 상면 부근에 발생시킬 수 있다. 구체적으로는, 기판(660)의 상면 부근의 수평 자기장의 자속 밀도를 10G 이상 100G 이하, 바람직하게는 15G 이상 60G 이하, 더 바람직하게는 20G 이상 40G 이하로 할 수 있다.
퇴적 체임버(601)의 자기장의 자속 밀도를 상술한 범위 내로 함으로써, 밀도가 높고 결정성이 높은 산화물을 퇴적시킬 수 있다. 퇴적된 산화물은 복수 종류의 결정상을 포함하기 어렵고 실질적으로 단일의 결정상을 가진다.
또한 마그넷 유닛(630b)은 마그넷 유닛(630a)에 의하여 형성된 자력선과 비슷한 자력선을 형성한다.
도 7의 (B)는 마그넷 유닛(630a 및 630b)의 상면도이다. 마그넷 유닛(630a)에서는, 직사각형 또는 실질적으로 직사각형을 가지는 마그넷(630N1), 직사각형 또는 실질적으로 직사각형을 가지는 마그넷(630N2), 및 직사각형 또는 실질적으로 직사각형을 가지는 마그넷(630S)이 마그넷 홀더(632)에 고정된다. 도 7의 (B)에 나타낸 바와 같이 마그넷 유닛(630a)을 수평으로 진동시킬 수 있다. 예를 들어, 마그넷 유닛(630a)을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다.
이로써, 타깃(600a) 상의 자기장이 강한 영역은 마그넷 유닛(630a)이 진동함에 따라 변화된다. 자기장이 강한 영역은 고밀도 플라스마 영역이기 때문에, 이 영역 부근에서 타깃(600a)의 스퍼터링이 일어나기 쉽다. 예를 들어, 자기장이 강한 영역이 고정되면, 타깃(600a)의 특정한 영역만 사용된다. 한편, 도 7의 (B)에 도시된 바와 같이 마그넷 유닛(630a)이 진동하면, 타깃(600a)과 기판(660) 사이에 플라스마(640)가 발생되고, 타깃(600a)을 균일하게 사용할 수 있다. 마그넷 유닛(630a)을 진동시킴으로써, 균일한 두께 및 균일한 질을 가진 막을 퇴적시킬 수 있다.
마그넷 유닛(630a)을 진동시킴으로써, 기판(660)의 상면 부근에서의 자력선의 상태도 변화할 수 있다. 이는 마그넷 유닛(630b)에도 마찬가지로 적용된다.
이 예에서는 마그넷 유닛(630a) 및 마그넷 유닛(630b)을 진동시키지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 예를 들어, 마그넷 유닛(630a) 및 마그넷 유닛(630b)을 회전시켜도 좋다. 예를 들어, 마그넷 유닛(630a) 및 마그넷 유닛(630b)을 0.1Hz 이상 1kHz 이하의 비트로 회전시켜도 좋다. 또는, 타깃(600)을 회전 또는 이동시켜도 좋다. 예를 들어, 타깃(600)을 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동시켜도 좋다. 또는, 기판(660)을 회전시킴으로써, 기판(660)의 상면의 자력선의 상태를 상대적으로 변화시킬 수 있다. 이들 방법을 조합하여도 좋다.
퇴적 체임버(601)는 백킹 플레이트(610a) 및 백킹 플레이트(610b) 내부 또는 아래에 수로를 가져도 좋다. 수로를 통하여 유체(공기, 질소, 희가스, 물, 또는 오일 등)를 흘림으로써, 스퍼터링 시에 타깃(600a) 및 타깃(600b)의 온도의 상승으로 인한 방전 이상 또는 부품의 변형으로 인한 퇴적 체임버(601)의 대미지를 방지할 수 있다. 이 경우, 백킹 플레이트(610a)와 타깃(600a)을 접합제에 의하여 서로 접착하면 냉각 능력이 높아지므로 바람직하다. 또한, 백킹 플레이트(610b)와 타깃(600b)을 접합제에 의하여 서로 접착하면 냉각 능력이 높아지므로 바람직하다.
타깃 홀더(620a)와 백킹 플레이트(610a) 사이에 개스킷을 제공하면, 퇴적 체임버(601)에 외부 또는 수로 등으로부터 불순물이 들어가기 어려워지므로 바람직하다. 타깃 홀더(620b)와 백킹 플레이트(610b) 사이에 개스킷을 제공하면, 퇴적 체임버(601)에 외부 또는 수로 등으로부터 불순물이 들어가기 어려워지므로 바람직하다.
마그넷 유닛(630a)에서, 마그넷(630N1 및 630N2) 및 마그넷(630S)은 그 타깃(600a) 측의 표면이 반대의 극성을 가지도록 배치된다. 여기서는 타깃(600a) 측의 마그넷(630N1) 및 마그넷(630N2) 각각의 극이 N극이고 타깃(600a) 측의 마그넷(630S)의 극이 S극인 경우에 대하여 설명한다. 다만, 마그넷 유닛(630a)에서의 마그넷 및 극의 레이아웃은 여기서 제시한 것 또는 도 7의 (A)에 도시된 것에 한정되지 않는다. 이는 마그넷 유닛(630b)에도 마찬가지로 적용된다.
퇴적에서, 타깃 홀더(620a)에 접속되는 단자 V1에 인가되는 전위와 타깃 홀더(620b)에 접속되는 단자 V4에 인가되는 전위가 하이(high) 레벨과 로(low) 레벨 사이에서 번갈아 전환되어도 좋다. 단자 V1에 인가된 전위가 하이 레벨 및 로 레벨 중 한쪽이면, 단자 V4에 인가되는 전위는 하이 레벨 및 로 레벨 중 다른 쪽이다. 기판 홀더(670)에 접속되는 단자 V2에 인가되는 전위는, 예를 들어, 접지 전위이다. 마그넷 홀더(632)에 접속되는 단자 V3에 인가되는 전위는, 예를 들어, 접지 전위이다. 또한 단자 V1, V2, V3, 및 V4에 인가되는 전위는 상술한 기재에 한정되지 않는다. 전위가 반드시 타깃 홀더(620a), 타깃 홀더(620b), 기판 홀더(670), 및 마그넷 홀더(632)의 모두에 공급될 필요는 없다. 예를 들어, 기판 홀더(670)는 전기적으로 부유 상태이어도 좋다. 또한 도 7의 (A)에 도시된 예에서는 타깃 홀더(620a)에 접속되는 단자 V1에 인가되는 전위와 타깃 홀더(620b)에 접속되는 단자 V4에 인가되는 전위를 하이 레벨과 로 레벨 사이에서 번갈아 전환(즉, AC 스퍼터링법)하지만, 본 발명의 일 형태는 이에 한정되지 않는다.
도 7의 (A)는 백킹 플레이트(610a) 및 타깃 홀더(620a)가 마그넷 유닛(630a) 및 마그넷 홀더(632)에 전기적으로 접속되지 않는 예를 도시한 것이지만, 전기적인 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(610a) 및 타깃 홀더(620a)가 마그넷 유닛(630a) 및 마그넷 홀더(632)에 전기적으로 접속되고, 백킹 플레이트(610a), 타깃 홀더(620a), 마그넷 유닛(630a), 및 마그넷 홀더(632)가 같은 전위를 가져도 좋다. 상기 예에서는, 백킹 플레이트(610b) 및 타깃 홀더(620b)가 마그넷 유닛(630b) 및 마그넷 홀더(632)에 전기적으로 접속되지 않지만, 전기적인 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(610b) 및 타깃 홀더(620b)가 마그넷 유닛(630b) 및 마그넷 홀더(632)에 전기적으로 접속되고, 백킹 플레이트(610b), 타깃 홀더(620b), 마그넷 유닛(630b), 및 마그넷 홀더(632)가 같은 전위를 가져도 좋다.
얻어지는 산화물의 결정성을 높이기 위하여, 기판(660)의 온도를 높게 설정하여도 좋다. 기판(660)의 온도를 높게 설정함으로써, 기판(660) 상면에서의 스퍼터링 입자의 마이그레이션을 촉진시킬 수 있다. 따라서, 밀도가 더 높고 결정성이 더 높은 산화물을 퇴적시킬 수 있다. 또한 기판(660)의 온도는 예를 들어, 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하, 더 바람직하게는 170℃ 이상 350℃ 이하이다.
퇴적 가스 중의 산소의 분압이 지나치게 높으면, 복수 종류의 결정상을 포함하는 산화물이 퇴적되기 쉽기 때문에, 산소와, 아르곤 등의 희가스(희가스의 다른 예는 헬륨, 네온, 크립톤, 및 제논임)의 혼합 가스를 퇴적 가스로서 사용하는 것이 바람직하다. 예를 들어, 퇴적 가스 전체에서의 산소의 비율은 50vol% 미만, 바람직하게는 33vol% 이하, 더 바람직하게는 20vol% 이하, 더욱 바람직하게는 15vol% 이하이다.
타깃(600a)과 기판(660) 사이의 수직 거리는 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더 바람직하게는 30mm 이상 200mm 이하, 더욱 바람직하게는 40mm 이상 100mm 이하이다. 상술한 범위 내에서, 타깃(600a)과 기판(660) 사이의 수직 거리를, 스퍼터링 입자가 기판(660)에 도달할 때까지의 스퍼터링 입자의 에너지의 저하를 억제할 수 있을 정도로 짧게 할 수 있는 경우가 있다. 상술한 범위 내에서, 타깃(600a)과 기판(660) 사이의 수직 거리를, 스퍼터링 입자의 입사 방향을 기판(660)에 실질적으로 수직으로 할 수 있을 정도로 길게 하여, 스퍼터링 입자의 충돌에 의하여 생기는 기판(660)에 대한 대미지를 저감시킬 수 있는 경우가 있다.
타깃(600b)과 기판(660) 사이의 수직 거리는 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더 바람직하게는 30mm 이상 200mm 이하, 더욱 바람직하게는 40mm 이상 100mm 이하이다. 상술한 범위 내에서, 타깃(600b)과 기판(660) 사이의 수직 거리를, 스퍼터링 입자가 기판(660)에 도달할 때까지의 스퍼터링 입자의 에너지의 저하를 억제할 수 있을 정도로 짧게 할 수 있는 경우가 있다. 상술한 범위 내에서, 타깃(600b)과 기판(660) 사이의 수직 거리를, 스퍼터링 입자의 입사 방향을 기판(660)에 실질적으로 수직으로 할 수 있을 정도로 길게 하여, 스퍼터링 입자의 충돌에 의하여 생기는 기판(660)에 대한 대미지를 저감시킬 수 있는 경우가 있다.
[대향 타깃 스퍼터링 장치(VDSP)]
다음에, 대향 타깃 스퍼터링 장치에 대하여 설명한다. 도 8의 (A)는 대향 타깃 스퍼터링 장치의 퇴적 체임버의 단면도이다. 도 8의 (A)에 도시된 퇴적 체임버는 타깃(600a), 타깃(600b), 타깃(600a)을 유지하기 위한 백킹 플레이트(610a), 타깃(600b)을 유지하기 위한 백킹 플레이트(610b), 백킹 플레이트(610a)를 개재하여 타깃(600a) 뒤에 배치되는 마그넷 유닛(630a), 및 백킹 플레이트(610b)를 개재하여 타깃(600b) 뒤에 배치되는 마그넷 유닛(630b)을 포함한다. 기판 홀더(670)는 타깃(600a)과 타깃(600b) 사이에 배치된다. 기판 홀더(670)는 타깃(600a)과 타깃(600b)이 서로 마주 보는 영역(타깃들 간의 영역이라고도 함) 위쪽에 배치된다. 기판(660)을 퇴적 체임버로 옮기고 나서, 기판(660)은 기판 홀더(670)에 고정된다.
도 8의 (A)에 도시된 바와 같이, 기판 홀더(670)는 타깃들 간의 영역 위쪽에 배치되지만, 영역 아래쪽에 배치되어도 좋다. 또는, 기판 홀더(670)는 상기 영역 위쪽 및 아래쪽에 배치되어도 좋다. 기판 홀더(670)를 상기 영역 위쪽 및 아래쪽에 제공함에 의하여, 2개 이상의 기판에 대한 퇴적을 한번에 수행할 수 있어, 생산성의 향상으로 이어진다.
도 8의 (A)에 도시된 바와 같이, 전위를 인가하기 위한 전원(690) 및 전원(691)이 백킹 플레이트(610a 및 610b)에 접속되어 있다. 백킹 플레이트(610a 및 610b)에 고전위와 저전위를 번갈아 인가하는 AC 전원을 사용하는 것이 바람직하다. 도 8의 (A)에 도시된 전원(690 및 691)으로서 AC 전원이 사용되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 전원(690 및 691)으로서 RF 전원 또는 DC 전원 등을 사용할 수 있다. 또는, 전원(690 및 691)으로서 상이한 종류의 전원을 사용하여도 좋다.
기판 홀더(670)는 GND에 접속되는 것이 바람직하다. 기판 홀더(670)는 부유 상태이어도 좋다.
도 8의 (B) 및 (C) 각각은 도 8의 (A)의 일점쇄선 A-B를 따라 취한 플라스마(640)의 전위 분포를 나타낸 것이다. 도 8의 (B)는 백킹 플레이트(610a)에 고전위를 인가하고 백킹 플레이트(610b)에 저전위를 인가한 경우의 전위 분포를 나타낸 것이다. 이 경우, 타깃(600b)을 향하여 양이온이 가속된다. 도 8의 (C)는 백킹 플레이트(610a)에 저전위를 인가하고 백킹 플레이트(610b)에 고전위를 인가한 경우의 전위 분포를 나타낸 것이다. 이 경우, 타깃(600a)을 향하여 양이온이 가속된다. 도 8의 (B)의 상태와 도 8의 (C)의 상태를 번갈아 바꿈으로써 퇴적을 실시할 수 있다.
도 8의 (A)에서는, 타깃(600a)과 타깃(600b)이 서로 평행하다. 또한, 마그넷 유닛(630a)과 마그넷 유닛(630b)은 상이한 극이 서로 마주 보도록 배치된다. 자력선은 마그넷 유닛(630b)으로부터 마그넷 유닛(630a)으로 작용한다. 그러므로, 퇴적 시에, 마그넷 유닛(630a 및 630b)에 의하여 형성되는 자기장에 플라스마(640)가 갇힌다. 따라서, 기판 홀더(670) 및 기판(660)은 플라스마(640)의 외측에 위치된다. 기판(660)이 플라스마(640)의 고전계 영역에 노출되지 않아, 플라스마(640)로 인한 대미지의 저감으로 이어진다.
대향 타깃 스퍼터링 장치는 고진공에서도 안정적으로 플라스마를 생성할 수 있다. 이로써, 예를 들어 0.005Pa 이상 0.09Pa 이하의 압력에서 퇴적을 행할 수 있다. 이 결과, 퇴적 시에 함유되는 불순물의 농도를 저감할 수 있다.
대향 타깃 스퍼터링 장치를 사용함으로써, 고진공에서의 퇴적, 또는 플라스마 대미지가 더 적은 퇴적이 가능하기 때문에, 기판(660)의 온도가 낮아도(예를 들어, 10℃ 이상 100℃ 미만) 결정성이 높은 막을 제공할 수 있다.
도 9의 (A)에 도시된 구조는 타깃(600a)과 타깃(600b)이 서로 평행하지 않고 서로 기울게(V형으로) 대향한다는 점에서, 도 8의 (A)에 도시된 구조와 다르다. 따라서, 타깃의 배치를 제외하고 도 8의 (A)의 설명을 참조한다. 마그넷 유닛(630a)과 마그넷 유닛(630b)은 반대의 극성이 서로 마주 보도록 배치된다. 기판 홀더(670) 및 기판(660)은 타깃들 간의 영역 위에 배치된다. 타깃(600a 및 600b)을 도 9의 (A)에 도시된 바와 같이 배치함으로써, 기판(660)에 도달하는 스퍼터링 입자의 비율을 높일 수 있기 때문에, 퇴적 속도를 높일 수 있다.
도 9의 (B)는 대향 타깃 스퍼터링 장치의 또 다른 예를 도시한 것이다.
도 9의 (B)는 대향 타깃 스퍼터링 장치에서의 퇴적 체임버의 단면 모식도이다. 도 8의 (A)에 도시된 퇴적 체임버와 달리, 타깃 실드(622) 및 타깃 실드(623)가 제공된다. 백킹 플레이트(610a 및 610b)에 접속되는 전원(691)도 제공된다. 기판 홀더(670)는 타깃들 간의 영역 위쪽에 배치된다. 따라서, 기판(660)이 플라스마(640)의 고전계 영역에 노출되지 않아, 플라스마(640)로 인한 대미지의 저감으로 이어진다.
도 9의 (B)에 도시된 바와 같이, 기판 홀더(670)는 타깃들 간의 영역 위쪽에 배치되지만, 영역 아래쪽에 배치되어도 좋다. 또는, 기판 홀더(670)는 상기 영역 위쪽 및 아래쪽에 배치되어도 좋다. 기판 홀더(670)를 상기 영역 위쪽 및 아래쪽에 제공함에 의하여, 2개 이상의 기판에 대한 퇴적을 한번에 수행할 수 있어, 생산성의 향상으로 이어진다.
도 9의 (B)에 도시된 바와 같이 타깃 실드(622 및 623)는 GND에 접속된다. 이것은, 전원(691)의 전위가 인가되는 백킹 플레이트(610a 및 610b)와, GND가 인가되는 타깃 실드(622 및 623) 사이의 전위차에 의하여 플라스마(640)가 생성되는 것을 의미한다.
상술한 대향 타깃 스퍼터링 장치에서는, 플라스마가 타깃들 사이의 자기장에 의하여 갇혀 기판에 대한 플라스마 대미지를 저감할 수 있다. 또한, 타깃의 기울기에 의하여, 기판에 대한 스퍼터링 입자의 입사 각도를 작게 할 수 있기 때문에, 퇴적되는 막은 향상된 단차 피복성을 제공할 수 있다. 또한, 고진공에서의 퇴적이 가능하기 때문에, 막에 함유되는 불순물의 농도를 저감할 수 있다.
또한, 평행 평판형 스퍼터링 장치 또는 이온 빔 스퍼터링 장치를 퇴적 체임버에 제공하여도 좋다.
<퇴적 장치>
스퍼터링 타깃이 배치될 수 있는 퇴적 체임버를 포함하는, 본 발명의 일 형태의 퇴적 장치에 대하여 이하에 설명한다.
먼저, 퇴적 시 등의 막으로의 불순물의 침입이 적은 퇴적 장치의 구조에 대하여 도 10 및 도 11의 (A) 내지 (C)를 참조하여 설명한다.
도 10은 매엽 멀티 체임버 퇴적 장치(2700)의 상면 모식도이다. 퇴적 장치(2700)는 기판을 수용하기 위한 카세트 포트(2761) 및 기판의 얼라인먼트를 수행하기 위한 얼라인먼트 포트(2762)를 포함하는 대기 측 기판 공급 체임버(2701), 대기 측 기판 공급 체임버(2701)로부터 기판이 반송되는 대기 측 기판 반송 체임버(2702), 기판을 반입하고 압력을 대기압으로부터 감압으로 또는 감압으로부터 대기압으로 전환하는 로드록(load lock) 체임버(2703a), 기판을 반출하고 압력을 감압으로부터 대기압으로 또는 대기압으로부터 감압으로 전환하는 언로드록(unload lock) 체임버(2703b), 진공 중에서 기판을 반송하는 반송 체임버(2704), 기판을 가열하는 기판 가열 체임버(2705), 및 퇴적을 위하여 스퍼터링 타깃이 각각 배치되는 퇴적 체임버(2706a, 2706b, 및 2706c)를 포함한다. 또한 퇴적 체임버(2706a, 2706b, 및 2706c)에 대해서는 상술한 퇴적 체임버의 구조를 참조할 수 있다.
대기 측 기판 반송 체임버(2702)는 로드록 체임버(2703a) 및 언로드록 체임버(2703b)에 접속되고, 로드록 체임버(2703a) 및 언로드록 체임버(2703b)는 반송 체임버(2704)에 접속되고, 반송 체임버(2704)는 기판 가열 체임버(2705) 및 퇴적 체임버(2706a, 2706b, 및 2706c)에 접속된다.
또한 대기 측 기판 공급 체임버(2701) 및 대기 측 기판 반송 체임버(2702)를 제외한 각 체임버를 독립적으로 진공 상태로 유지할 수 있도록 체임버들 사이의 접속부에서 게이트 밸브(2764)가 제공된다. 대기 측 기판 반송 체임버(2702) 및 반송 체임버(2704) 각각에서, 기판을 반송할 수 있는 반송 로봇(2763)이 제공된다.
기판 가열 체임버(2705)는 플라스마 처리 체임버로서도 기능하는 것이 바람직하다. 퇴적 장치(2700)에서는, 처리들 사이에서 기판을 대기에 노출시키지 않고 반송할 수 있고, 기판에 대한 불순물 흡착을 억제할 수 있다. 또한, 퇴적 또는 열처리 등의 순서는 자유로이 결정할 수 있다. 또한 반송 체임버 수, 퇴적 체임버 수, 로드록 체임버 수, 언로드록 체임버 수, 및 기판 가열 체임버 수는 상술한 것에 한정되지 않고, 이들의 수는 배치 공간 및 공정 조건에 따라 적절히 설정할 수 있다.
다음으로, 도 11의 (A), (B), 및 (C)는 각각 도 10에 도시된 퇴적 장치(2700)에서의, 일점쇄선 X1-X2를 따라 취한 단면도, 일점쇄선 Y1-Y2를 따라 취한 단면도, 및 일점쇄선 Y2-Y3을 따라 취한 단면도이다.
도 11의 (A)는 기판 가열 체임버(2705) 및 반송 체임버(2704)의 단면을 도시한 것이고, 기판 가열 체임버(2705)는 기판을 수용할 수 있는 복수의 가열 스테이지(2765)를 포함한다. 또한, 기판 가열 체임버(2705)는 밸브를 통하여 진공 펌프(2770)에 접속된다. 진공 펌프(2770)로서는, 예를 들어, 드라이 펌프 및 메커니컬 부스터 펌프를 사용할 수 있다.
기판 가열 체임버(2705)에 사용할 수 있는 가열 기구로서 예를 들어, 저항 발열체를 가열에 사용하여도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사를 가열 기구로서 사용하여도 좋다. 예를 들어, GRTA(gas rapid thermal annealing) 또는 LRTA(lamp rapid thermal annealing) 등의 RTA(rapid thermal annealing)를 사용할 수 있다. LRTA는, 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 램프로부터 사출되는 광(전자기파)의 복사에 의하여 물체를 가열하는 방법이다. GRTA에서는, 고온 가스를 사용하여 열처리가 수행된다. 가스로서는 불활성 가스가 사용된다.
또한, 기판 가열 체임버(2705)는 질량 유량 컨트롤러(2780)를 통하여 정제기(2781)에 접속된다. 또한 질량 유량 컨트롤러(2780) 및 정제기(2781)는 복수 종류의 가스 각각에 제공할 수 있지만, 이해를 쉽게 하기 위하여 하나의 질량 유량 컨트롤러(2780) 및 하나의 정제기(2781)만을 제공한다. 기판 가열 체임버(2705)에 주입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
반송 체임버(2704)는 반송 로봇(2763)을 포함한다. 반송 로봇(2763)은 각 체임버에 기판을 반송할 수 있다. 또한, 반송 체임버(2704)는 밸브를 통하여 진공 펌프(2770) 및 크라이오펌프(2771)에 접속된다. 이러한 구조에 의하여, 대기압으로부터 저진공 또는 중진공(약 0.1Pa 내지 수백Pa)까지 진공 펌프(2770)를 사용하여 배기를 수행하고, 그 후 밸브를 전환하고 중진공으로부터 고진공 또는 초고진공(0.1Pa 내지 1×10-7Pa)까지 크라이오펌프(2771)를 사용하여 배기를 수행하다.
또는, 2개 이상의 크라이오펌프(2771)가 반송 체임버(2704)에 병렬로 접속되어도 좋다. 이러한 구조로 함으로써, 크라이오펌프들 중 하나가 리제너레이션(regeneration) 중이라도, 다른 크라이오펌프들 중 어느 것을 사용하여 배기를 수행할 수 있다. 또한 상술한 리제너레이션이란, 크라이오펌프에 갇힌 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오펌프에 분자(또는 원자)가 과도하게 갇히면 크라이오펌프의 배기 능력이 저하되기 때문에, 리제너레이션을 정기적으로 수행한다.
도 11의 (B)는 퇴적 체임버(2706b), 반송 체임버(2704), 및 로드록 체임버(2703a)의 단면을 도시한 것이다.
여기서, 퇴적 체임버(스퍼터링 체임버)의 자세한 사항에 대하여 도 11의 (B)를 참조하여 설명한다. 도 11의 (B)에 도시된 퇴적 체임버(2706b)는 타깃(2766a), 타깃(2766b), 타깃 실드(2767a), 타깃 실드(2767b), 마그넷 유닛(2790a), 마그넷 유닛(2790b), 기판 홀더(2768), 및 전원(2791)을 포함한다. 도시하지 않았지만, 타깃(2766a) 및 타깃(2766b) 각각은 백킹 플레이트를 개재하여 타깃 홀더에 고정된다. 전원(2791)은 타깃(2766a 및 2766b) 각각에 전기적으로 접속된다. 마그넷 유닛(2790a)은 타깃(2766a)의 배면에 배치되고, 마그넷 유닛(2790b)은 타깃(2766b)의 배면에 배치된다. 타깃 실드(2767a)는 타깃(2766a)의 단부를 둘러싸도록 제공되고, 타깃 실드(2767b)는 타깃(2766b)의 단부를 둘러싸도록 제공된다. 또한 여기서 기판(2769)은 기판 홀더(2768)에 의하여 지지된다. 기판 홀더(2768)는 조정 부재(2784)에 의하여 퇴적 체임버(2706b)에 고정된다. 조정 부재(2784)에 의하여, 기판 홀더(2768)를 이동시킬 수 있다. 기판 홀더(2768)는 타깃(2766a)과 타깃(2766b) 사이의 영역(타깃들 간의 영역이라고도 함) 위쪽에 배치된다. 예를 들어, 기판(2769)을 지지하는 기판 홀더(2768)를 타깃들 간 영역 위쪽에 제공하여, 플라스마로 인한 대미지를 저감시킬 수 있다. 도시되지 않았지만, 기판 홀더(2768)는 기판(2769)을 유지하는 기판 유지 기구 또는 기판(2769)을 배면으로부터 가열하는 히터 등을 포함하여도 좋다.
도 11의 (B)에 도시된 바와 같이, 기판 홀더(2768)는 타깃들 간의 영역 위쪽에 배치되지만, 영역 아래쪽에 배치되어도 좋다. 또는, 기판 홀더(2768)는 상기 영역 위쪽 및 아래쪽에 배치되어도 좋다. 기판 홀더(2768)를 상기 영역 위쪽 및 아래쪽에 제공함에 의하여, 2개 이상의 기판에 대한 퇴적을 한번에 수행할 수 있어, 생산성의 향상으로 이어진다.
타깃 실드(2767)는 타깃(2766)으로부터 스퍼터링된 입자가, 퇴적이 불필요한 영역에 퇴적되는 것을 억제할 수 있다. 또한, 타깃 실드(2767)는 누적된 스퍼터링 입자가 분리되는 것을 방지하도록 가공되는 것이 바람직하다. 예를 들어, 표면 거칠기를 증가시키는 블라스트 처리를 수행하여도 좋고, 또는 타깃 실드(2767)의 표면에 거친 부분을 형성하여도 좋다.
퇴적 체임버(2706b)는 가스 가열 기구(2782)를 통하여 질량 유량 컨트롤러(2780)에 접속되고, 가스 가열 기구(2782)는 질량 유량 컨트롤러(2780)를 통하여 정제기(2781)에 접속된다. 가스 가열 기구(2782)에 의하여, 퇴적 체임버(2706b)에 도입되는 가스를 40℃ 이상 400℃ 이하의 온도까지 가열할 수 있다. 또한 가스 가열 기구(2782), 질량 유량 컨트롤러(2780), 및 정제기(2781)는 복수 종류의 가스 각각에 제공할 수 있지만, 이해를 쉽게 하기 위하여 하나의 가스 가열 기구(2782), 하나의 질량 유량 컨트롤러(2780), 및 하나의 정제기(2781)만 제공한다. 퇴적 체임버(2706b)에 도입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
가스의 주입구 가까이에 정제기가 제공되는 경우, 정제기와 퇴적 체임버(2706b) 사이의 배관의 길이는 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하이다. 배관의 길이를 10m 이하, 5m 이하 또는 1m 이하로 하면, 그에 따라 배관으로부터의 방출 가스의 영향을 저감할 수 있다. 가스의 배관으로서는, 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 내부가 덮인 금속 배관을 사용할 수 있다. 상술한 배관에 의하여, 예를 들어 SUS316L-EP 배관에 비하여, 불순물을 함유한 방출 가스의 양이 적게 되어, 가스로의 불순물 침입을 저감할 수 있다. 또한, 배관의 연결부로서는, 고성능 초소형 메탈 개스킷 연결부(UPG 연결부)를 사용하여도 좋다. 배관의 재료 모두가 금속인 구조는 수지 등을 사용한 구조에 비하여, 발생하는 방출 가스 또는 외부 누설의 영향을 저감할 수 있으므로 바람직하다.
퇴적 체임버(2706b)는 밸브를 통하여 터보 분자 펌프(2772) 및 진공 펌프(2770)에 접속된다.
또한, 퇴적 체임버(2706b)에는 크라이오트랩(cryotrap)(2751)이 제공된다.
크라이오트랩(2751)은 물 등 융점이 비교적 높은 분자(또는 원자)를 흡착할 수 있는 기구이다. 터보 분자 펌프(2772)는 큰 사이즈의 분자(또는 원자)를 안정적으로 제거할 수 있고, 보수 관리의 빈도가 낮기 때문에, 생산성을 높일 수 있는 한편, 수소 및 물의 제거 능력이 낮다. 따라서, 물 등의 제거에 대한 능력을 높게 하도록, 크라이오트랩(2751)이 퇴적 체임버(2706b)에 접속된다. 크라이오트랩(2751)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하가 되도록 설정된다. 크라이오트랩(2751)이 복수의 냉동기를 포함하는 경우, 냉동기의 온도를 다른 온도로 설정하면, 효율적인 배기가 가능하므로 바람직하다. 예를 들어, 제 1 단의 냉동기의 온도를 100K 이하로 설정하고, 제 2 단의 냉동기의 온도를 20K 이하로 설정하여도 좋다. 또한 크라이오트랩 대신에 타이타늄 서블리메이션 펌프를 사용하면, 더 높은 진공도를 달성할 수 있는 경우가 있다. 크라이오펌프 또는 터보 분자 펌프 대신에 이온 펌프를 사용하는 것에 의해서도 더 높은 진공도를 달성할 수 있는 경우가 있다.
또한 퇴적 체임버(2706b)의 배기 방법은 상술한 것에 한정되지 않으며, 상술한 반송 체임버(2704)의 배기 방법(크라이오펌프 및 진공 펌프를 이용한 배기 방법)과 비슷한 구조를 채용하여도 좋다. 물론, 반송 체임버(2704)의 배기 방법은 퇴적 체임버(2706b)의 배기 방법(터보 분자 펌프 및 진공 펌프를 사용한 배기 방법)과 비슷한 구조를 가져도 좋다.
또한 상술한 반송 체임버(2704), 기판 가열 체임버(2705), 및 퇴적 체임버(2706b) 각각에서, 배압(전체 압력) 및 각 기체 분자(원자)의 분압은 다음과 같이 설정하는 것이 바람직하다. 특히, 형성될 막에 불순물이 들어갈 가능성이 있기 때문에, 퇴적 체임버(2706b)의 배압 및 각 기체 분자(원자)의 분압에는 주의할 필요가 있다.
상술한 각 체임버에서 배압(전체 압력)은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 상술한 각 체임버에서 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한 진공 체임버 내의 전체 압력 및 분압은 질량 분석기를 이용하여 측정할 수 있다. 예를 들어, Qulee CGM-051(ULVAC, Inc. 제조의 4중극 질량 분석기(Q-mass라고도 함))을 사용하여도 좋다.
또한, 상술한 반송 체임버(2704), 기판 가열 체임버(2705), 및 퇴적 체임버(2706b)는 외부 누설 또는 내부 누설의 양이 적은 것이 바람직하다.
예를 들어, 상술한 반송 체임버(2704), 기판 가열 체임버(2705), 및 퇴적 체임버(2706b) 각각에서 누출률(leakage rate)은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 누출률은 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 누출률은 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 누출률은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
또한 누출률은 상기 질량 분석기를 사용하여 측정된 전체 압력 및 분압에서 구할 수 있다.
누출률은 외부 누설 및 내부 누설에 의존한다. 외부 누설은 미소한 구멍 또는 밀봉 불량 등을 통하여 진공 시스템의 외부로부터 가스가 유입되는 것을 말한다. 내부 누설은 진공 시스템 내에서 밸브와 같은 칸막이(partition)를 통한 누설, 또는 내부 부재로부터의 방출 가스에 기인한다. 누출률을 상술한 값 이하로 설정할 수 있도록 하기 위하여, 외부 누설 및 내부 누설의 양 측면으로부터 조치를 취할 필요가 있다.
예를 들어, 퇴적 체임버(2706b)의 개폐 부분은 금속 개스킷으로 밀봉할 수 있다. 금속 개스킷에는 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴으로 덮인 금속을 사용하는 것이 바람직하다. 금속 개스킷은 O-링보다 높은 밀착성을 달성하고, 외부 누설을 저감할 수 있다. 또한, 부동태(passive state)의, 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 덮인 금속을 사용함으로써, 금속 개스킷으로부터 방출되는 불순물을 함유한 가스의 방출을 억제하여, 내부 누설을 저감할 수 있다.
퇴적 장치(2700)의 부재에는, 불순물을 함유한 가스의 방출량이 적은, 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또는, 상술한 부재에, 상술한 재료로 덮인 철, 크로뮴, 및 니켈 등을 함유하는 합금을 사용하여도 좋다. 철, 크로뮴, 및 니켈 등을 함유하는 합금은 단단하고, 내열성이 있으며, 가공에 적합하다. 여기서, 표면 면적을 줄이기 위하여 부재의 표면 요철을 연마 등에 의하여 감소시키면, 가스의 방출을 저감할 수 있다.
또는, 상술한 퇴적 장치(2700)의 부재를 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 덮어도 좋다.
퇴적 장치(2700)의 부재는 가능하면 금속만 사용하여 형성되는 것이 바람직하다. 예를 들어, 석영 등으로 형성되는 관찰 창(viewing window)이 제공되는 경우, 가스의 방출을 억제하도록 관찰 창의 표면을 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 얇게 덮는 것이 바람직하다.
퇴적 체임버에 흡착물이 존재할 때, 흡착물은 내벽 등에 흡착되기 때문에 퇴적 체임버의 압력에 영향을 미치지 않지만, 퇴적 체임버 내부를 배기하였을 때 흡착물은 가스 방출을 초래한다. 그러므로, 누출률과 배기 속도 간에 상관관계는 없지만, 배기 능력이 높은 펌프를 사용하여, 퇴적 체임버에 존재하는 흡착물을 가능한 한 많이 제거하고 미리 배기하는 것이 중요하다. 또한, 흡착물의 탈착을 촉진하기 위하여, 퇴적 체임버에 베이킹(baking)을 실시하여도 좋다. 베이킹에 의하여, 흡착물의 탈착 속도를 약 10배 증가시킬 수 있다. 베이킹은 100℃ 내지 450℃에서 범위의 온도에서 수행할 수 있다. 이때, 불활성 가스를 퇴적 체임버에 주입하면서 흡착물을 제거하는 경우에는, 배기만으로는 탈착하기 어려운 물 등의 탈착 속도를 더 높일 수 있다. 또한 주입되는 불활성 가스를 퇴적 체임버의 베이킹 온도와 실질적으로 같은 온도에서 가열하면, 흡착물의 탈착 속도를 더 높일 수 있다. 여기서, 불활성 가스로서 희가스를 사용하는 것이 바람직하다. 퇴적되는 막의 종류에 따라, 불활성 가스 대신에 산소 등을 사용하여도 좋다. 예를 들어, 산화물의 퇴적 시에 산화물의 주성분인 산소를 사용하는 것이 바람직한 경우가 있다. 베이킹은 램프를 사용하여 수행하는 것이 바람직하다.
또는, 가열된 산소 또는 가열된 희가스 등 가열된 불활성 가스 등을 도입하여 퇴적 체임버 내의 압력을 높이고 나서 일정 기간 후에 퇴적 체임버 내부를 배기하기 위한 처리를 수행하는 것이 바람직하다. 가열된 가스를 주입함으로써 퇴적 체임버 내의 흡착물을 탈착시킬 수 있고, 퇴적 체임버 내에 존재하는 불순물을 저감할 수 있다. 또한 이 처리를 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하 반복하면 유익한 효과를 달성할 수 있다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 퇴적 체임버에 도입하여, 1분 내지 300분, 바람직하게는 5분 내지 120분의 시간 범위에서, 퇴적 체임버 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하로 유지할 수 있다. 그 후, 퇴적 체임버 내부를 5분 내지 300분, 바람직하게는 10분 내지 120분의 시간 범위에서 배기한다.
더미 퇴적에 의해서도 흡착물의 탈착 속도를 더 높일 수 있다. 여기서, 더미 퇴적이란, 더미 기판 및 퇴적 체임버의 내벽에 막을 퇴적하고, 퇴적 체임버 내의 불순물 및 퇴적 체임버의 내벽의 흡착물을 막 내에 가두는, 스퍼터링법 등에 의한 더미 기판으로의 퇴적을 말한다. 더미 기판으로서, 가스의 방출량이 적은 기판을 사용하는 것이 바람직하다. 더미 퇴적을 수행함으로써, 나중에 형성될 막 내의 불순물 농도를 저감할 수 있다. 또한 더미 퇴적은 퇴적 체임버의 베이킹과 동시에 수행하여도 좋다.
다음으로, 도 11의 (B)에 도시된 반송 체임버(2704) 및 로드록 체임버(2703a)와, 도 11의 (C)에 도시된 대기 측 기판 반송 체임버(2702) 및 대기 측 기판 공급 체임버(2701)의 자세한 사항에 대하여 설명한다. 또한 도 11의 (C)는 대기 측 기판 반송 체임버(2702) 및 대기 측 기판 공급 체임버(2701)의 단면을 도시한 것이다.
도 11의 (B)에 도시된 반송 체임버(2704)에 대해서는, 도 11의 (A)에 도시된 반송 체임버(2704)의 기재를 참조할 수 있다.
로드록 체임버(2703a)는 기판 반송 스테이지(2752)를 포함한다. 로드록 체임버(2703a) 내의 압력을 감압으로부터 상승시켜 대기압이 되었을 때, 기판 반송 스테이지(2752)는 대기 측 기판 반송 체임버(2702)에 제공된 반송 로봇(2763)으로부터 기판을 받는다. 그 후, 로드록 체임버(2703a)를 진공으로 배기하여 그 내부의 압력을 감압으로 하고 나서, 반송 체임버(2704)에 제공된 반송 로봇(2763)이 기판 반송 스테이지(2752)로부터 기판을 받는다.
또한, 로드록 체임버(2703a)는 밸브를 통하여 진공 펌프(2770) 및 크라이오펌프(2771)에 접속된다. 진공 펌프(2770) 및 크라이오펌프(2771) 등 배기 시스템의 접속 방법은 반송 체임버(2704)의 접속 방법의 기재를 참조할 수 있고, 그 설명은 여기서는 생략한다. 또한 도 10에 도시된 언로드록 체임버(2703b)는 로드록 체임버(2703a)와 비슷한 구조를 가질 수 있다.
대기 측 기판 반송 체임버(2702)는 반송 로봇(2763)을 포함한다. 반송 로봇(2763)은 카세트 포트(2761)로부터 로드록 체임버(2703a)로 또는 로드록 체임버(2703a)로부터 카세트 포트(2761)로 기판을 반송할 수 있다. 또한, 상술한 대기 측 기판 반송 체임버(2702) 및 대기 측 기판 공급 체임버(2701) 위에, HEPA(high efficiency particulate air) 필터 등 먼지 또는 파티클의 진입을 억제하는 기구가 제공되어도 좋다.
대기 측 기판 공급 체임버(2701)는 복수의 카세트 포트(2761)를 포함한다. 카세트 포트(2761)는 복수의 기판을 수용할 수 있다.
타깃의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더 바람직하게는 실온(대표적으로는 25℃) 정도가 되도록 설정한다. 대형 기판용 스퍼터링 장치에서는, 대형 타깃이 사용되는 경우가 많다. 그러나, 대형 기판용 타깃을 접합부(juncture) 없이 형성하는 것은 어렵다. 실제로는, 복수의 타깃을 틈이 가능한 한 작아지도록 배열하여 큰 형상을 얻지만, 매우 작은 틈이 불가피하게 발생한다. 타깃의 표면 온도가 상승되면, 이러한 매우 작은 틈으로부터 아연 등이 휘발하고, 이 틈이 서서히 넓어질 가능성이 있다. 상기 틈이 넓어지면, 백킹 플레이트의 금속 또는 백킹 플레이트와 타깃 사이의 접착에 사용되는 접합 재료의 금속이 스퍼터링되어 불순물 농도가 증가될 수 있다. 따라서, 타깃은 충분히 냉각되는 것이 바람직하다.
구체적으로, 타깃을 효율적으로 냉각시키기 위해서는, 도전성이 높고 방열성이 높은 금속(구체적으로는, 구리)을 백킹 플레이트에 사용하거나, 또는 백킹 플레이트에 형성된 수로를 통하여 충분한 양의 냉각수를 흘린다.
또한, 타깃이 아연을 포함하는 경우, 산소 가스 분위기에서의 퇴적에 의하여 플라스마 대미지가 완화되기 때문에, 아연이 휘발되기 어려운 산화물을 얻을 수 있다.
상술한 퇴적 장치에 의하여, 이차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)에 의하여 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하인 산화물 반도체를 퇴적할 수 있다.
또한, SIMS에 의하여 측정되는 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더욱 바람직하게는 1×1018atoms/cm3 이하인 산화물 반도체를 퇴적할 수 있다.
또한, SIMS에 의하여 측정되는 탄소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하인 산화물 반도체를 퇴적할 수 있다.
불순물 및 산소 결손이 적은 산화물은 캐리어 밀도가 낮은(구체적으로 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상) 산화물이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, CAAC-OS는 안정적인 특성을 가지는 산화물이라고 간주할 수 있다.
또한, TDS에 의하여 측정되는, 질량 대 전하비(m/z)가 2인 기체 분자(원자)(예를 들어, 수소 분자), 질량 대 전하비(m/z)가 18인 기체 분자(원자), 질량 대 전하비(m/z)가 28인 기체 분자(원자), 및 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 각각의 방출량이 1×1019/cm3 이하, 바람직하게는 1×1018/cm3 이하인 산화물 반도체를 퇴적할 수 있다.
상술한 퇴적 장치에 의하여, 산화물로의 불순물의 침입을 억제할 수 있다. 또한, 상술한 퇴적 장치를 이용하여, 산화물과 접촉하는 막을 형성하면, 산화물과 접촉하는 막으로부터 산화물로의 불순물의 침입을 억제할 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태 및 실시예에서 설명하는 어느 구조와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서, 반도체 장치의 일 형태에 대하여, 도 12의 (A) 내지 (C), 도 13의 (A) 내지 (C), 도 14의 (A) 내지 (C), 도 15의 (A) 내지 (C), 도 16의 (A) 내지 (C), 도 17의 (A) 내지 (C), 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (E), 도 20의 (A) 내지 (D), 도 21의 (A) 내지 (C), 및 도 22의 (A) 내지 (C)를 참조하여 설명한다.
<트랜지스터 구조 1>
본 발명의 일 형태의 트랜지스터의 예에 대하여 이하에 설명한다. 도 12의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 12의 (A)는 상면도이다. 도 12의 (B)는 도 12의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 12의 (C)는 도 12의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 12의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
트랜지스터(200)는 게이트 전극으로서 기능하는 도전체(205)(도전체(205a 및 205b)와 도전체(260), 게이트 절연층으로서 기능하는 절연체(220, 222, 및 224)와 절연체(250), 채널이 형성되는 영역을 가지는 산화물(230)(산화물(230a, 230b, 및 230c), 소스 및 드레인 중 한쪽으로서 기능하는 도전체(240a), 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(240b), 과잉 산소를 함유하는 절연체(280), 및 배리어성을 가지는 절연체(282)를 포함한다.
산화물(230)은 산화물(230a), 산화물(230a) 위의 산화물(230b), 및 산화물(230b) 위의 산화물(230c)을 포함한다. 트랜지스터(200)를 온으로 하면, 주로 산화물(230b)에 전류가 흐른다(채널이 형성된다). 한편, 산화물(230a) 또는 산화물(230c)과 산화물(230b) 사이의 계면 부근(혼합 영역인 경우도 있음)에서는 전류가 흐르는 경우가 있지만, 산화물(230a) 또는 산화물(230c)의 나머지는 절연체로서 기능하는 경우가 있다.
도 12의 (A) 내지 (C)에 도시된 바와 같이, 산화물(230c)은 산화물(230a 및 230b)의 측면을 덮도록 제공되는 것이 바람직하다. 채널이 형성되는 영역을 포함하는 산화물(230b)과 절연체(280) 사이에 제공되는 산화물(230c)은, 절연체(280)로부터 산화물(230b)로 수소, 물, 및 할로젠 등의 불순물이 확산되는 것을 방지할 수 있다.
도전체(205)는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 원소를 함유하는 금속막; 또는 상술한 원소 중 어느 것을 성분으로 함유하는 금속 질화물막(예를 들어 질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용하여 형성된다. 특히, 질화 탄탈럼막 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 가지고, 산화하기 어렵기(내산화성이 높기) 때문에 바람직하다. 또는, 인듐 주석 산화물, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 산화 인듐, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수 있다.
예를 들어, 도전체(205a)로서 수소에 대한 배리어성을 가지는 도전체, 예를 들어 질화 탄탈럼을 사용하고, 도전체(205b)로서 도전성이 높은 텅스텐을 그 위에 적층하는 것이 바람직하다. 상기 재료들의 조합을 사용함으로써, 배선의 도전성을 지키면서 산화물(230)로의 수소의 확산을 방지할 수 있다. 또한, 도 12의 (A) 내지 (C)에 도전체(205a 및 205b)의 2층 구조를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않고, 단층 구조 또는 3층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(224)는 산화 실리콘막 또는 산화질화 실리콘막 등의 산소를 함유하는 절연체인 것이 바람직하다. 특히, 절연체(224)는 과잉 산소를 함유하는(화학량론적 조성을 초과하여 산소를 함유하는) 절연체가 바람직하다. 과잉 산소를 함유하는 이러한 절연체가 트랜지스터(200)에서 산화물(230)에 접하도록 제공되는 경우, 산화물(230) 중의 산소 결손을 보충할 수 있다.
또한, 절연체(224)가 과잉 산소 영역을 포함할 때, 절연체(222)는 산소, 수소, 및 물에 대한 배리어성을 가지는 것이 바람직하다. 절연체(222)가 산소에 대한 배리어성을 가지면, 과잉 산소 영역의 산소는 트랜지스터(300) 측으로 확산되지 않고 효율적으로 산화물(230)에 공급된다. 도전체(205)는 절연체(224)의 과잉 산소 영역의 산소와 반응하는 것을 억제할 수 있다.
절연체(222)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 사용한 단층 구조 또는 적층 구조를 가지는 것이 바람직하다. 특히, 산소 또는 수소에 대한 배리어성을 가지는 절연막, 예를 들어 산화 알루미늄막 또는 산화 하프늄막을 사용하는 것이 바람직하다. 이와 같은 재료로 형성된 절연체(222)는 산화물(230)로부터의 산소의 방출 및 외부로부터의 수소 등의 불순물의 침입을 방지하는 층으로서 기능한다.
또는, 이 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄이 첨가되어도 좋다. 또는, 절연체는 질화 처리가 수행되어도 좋다. 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘이 상술한 절연체 위에 적층되어도 좋다.
또한 절연체(220, 222, 및 224) 각각은 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 적층은 반드시 같은 재료로 형성될 필요는 없고, 상이한 재료로 형성되어도 좋다.
high-k 재료를 함유하는 절연체(222)가 절연체(220)와 절연체(224) 사이에 제공되기 때문에, 특정한 조건하에서 전자는 절연체(222)에 포획되고, 문턱 전압이 증대될 수 있다. 결과적으로, 절연체(222)가 음으로 대전하는 경우가 있다.
예를 들어, 절연체(220) 및 절연체(224)는 산화 실리콘을 사용하여 형성되고, 절연체(222)는 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈럼 등의 많은 전자 포획 준위를 가지는 재료를 사용하여 형성되는 경우, 도전체(205)의 전위가 소스 전극 또는 드레인 전극의 전위보다 높은 상태가, 반도체 장치의 동작 온도 또는 보관 온도보다 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서, 10m초 이상, 대표적으로는 1분 이상 유지된다. 따라서, 전자는 트랜지스터(200)의 산화물로부터 도전체(205)로 이동된다. 이때, 이동하는 전자의 일부가 절연체(222)의 전자 포획 준위에 의하여 포획된다.
절연체(222)의 전자 포획 준위에 의하여 필요한 양의 전자가 포획되는 트랜지스터에서는, 문턱 전압이 양의 방향으로 시프트된다. 도전체(205)의 전압을 제어함으로써, 포획되는 전자의 양을 제어할 수 있어, 문턱 전압을 제어할 수 있다. 상기 구조를 가지는 트랜지스터(200)는, 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)에 있는 노멀리 오프 트랜지스터이다.
또한, 전자를 포획하기 위한 처리는 트랜지스터의 제작 공정에서 수행되어도 좋다. 예를 들어, 트랜지스터의 소스 도전체 또는 드레인 도전체에 접속된 도전체의 형성 후, 전(前)처리(웨이퍼 처리) 후, 웨이퍼 다이싱 단계 후, 또는 패키징 후 등의, 공장 출하 전의 어느 단계에서 처리가 수행되는 것이 바람직하다.
절연체(220, 222, 및 224)의 두께의 적절한 조정에 의하여 문턱 전압을 제어할 수 있다. 예를 들어, 절연체(220, 222, 및 224)의 총 두께가 작으면, 도전체(205)로부터 전압이 효율적으로 인가되어 결과적으로 트랜지스터의 소비전력이 낮아진다. 절연체(220, 222, 및 224)의 총 두께는 65nm 이하, 바람직하게는 20nm 이하이다.
이로써, 오프 상태에서의 누설 전류가 낮은 트랜지스터를 제공할 수 있다. 전기 특성이 안정적인 트랜지스터를 제공할 수 있다. 높은 온 상태 전류를 가지는 트랜지스터를 제공할 수 있다. 서브스레숄드 스윙값이 작은 트랜지스터를 제공할 수 있다. 신뢰성이 높은 트랜지스터를 제공할 수 있다.
산화물(230a, 230b, 및 230c) 각각은 In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn) 등의 금속 산화물을 사용하여 형성된다. 산화물(230)로서 In-Ga 산화물 또는 In-Zn 산화물을 사용하여도 좋다.
또한 산화물(230b)로서 상술한 실시형태에 기재된 산화물 반도체를 사용할 수 있다.
산화물들(230a 및 230b) 또는 산화물들(230b 및 230c)이 산소에 더하여 같은 원소를(주성분으로서) 함유하면, 결함 준위의 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물들(230a 및 230c) 각각으로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 또는 산화 갈륨 등을 사용하는 것이 바람직하다.
이때, 산화물(230b)은 주된 캐리어의 경로로서 기능한다. 산화물들(230a 및 230b) 사이의 계면과, 산화물들(230b 및 230c) 사이의 계면에서의 결함 준위의 밀도를 낮게 할 수 있기 때문에, 캐리어 전도에 대한 계면 산란의 영향이 작고, 높은 온 상태 전류를 얻을 수 있다.
포획 준위에 전자가 포획되면, 포획된 전자는 고정 전하처럼 거동하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. 산화물들(230a 및 230c)에 의하여 산화물(230b)로부터 포획 준위를 떨어지게 할 수 있다. 이 구조에 의하여 트랜지스터의 문턱 전압의 양으로의 시프트를 방지할 수 있다.
도전율이 산화물(230b)보다 충분히 낮은 재료가 산화물들(230a 및 230c)에 사용된다. 이러한 경우에는, 산화물(230b), 산화물들(230a 및 230b) 사이의 계면, 그리고 산화물들(230b 및 230c) 사이의 계면이 주로 채널 영역으로서 기능한다.
예를 들어, 산화물(230b)로서, 도 5의 영역(A2) 및 영역(B2)이 복합체를 형성하는 산화물을 사용하는 경우, 산화물(230a 및 230c) 각각으로서는, [M]/[In]이 1 이상, 바람직하게는 2 이상인 산화물을 사용하는 것이 바람직하다. 또한, 산화물(230c)로서, 절연성이 충분히 높고 [M]/([Zn]+[In])이 1 이상인 산화물을 사용하는 것이 바람직하다.
절연체(250)로서 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 사용할 수 있다. 상기 절연체는 단층 구조 또는 적층 구조를 가져도 좋다. 또는, 이 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄이 첨가되어도 좋다. 또는, 절연체는 질화 처리가 수행되어도 좋다. 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘이 상술한 절연체 위에 적층되어도 좋다.
절연체(250)로서, 절연체(224)와 같이, 화학량론적 조성보다 산소를 함유하는 산화물 절연체가 사용되는 것이 바람직하다. 과잉 산소를 함유하는 이러한 절연체가 산화물(230)에 접하여 제공되면, 산화물(230) 중의 산소 결손이 저감될 수 있다.
절연체(250)로서는 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 질화 실리콘 등으로 형성되며, 산소 또는 수소에 대한 배리어성을 가지는 절연막을 사용할 수 있다. 이와 같은 재료로 형성된 절연체(250)는 산화물(230)로부터의 산소의 방출 및 외부로부터의 수소 등의 불순물의 침입을 방지하는 층으로서 기능한다.
또한, 절연체(250)는 절연체(220), 절연체(222), 및 절연체(224)와 비슷한 적층 구조를 가져도 좋다. 절연체(250)가 전자 포획 준위에 의하여 필요한 양의 전자를 포획한 절연체를 포함하면, 트랜지스터(200)의 문턱 전압을 양의 방향으로 시프트할 수 있다. 상기 구조를 가지는 트랜지스터(200)는, 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)에 있는 노멀리 오프 트랜지스터이다.
도 12의 (A) 내지 (C)에 도시된 트랜지스터에 있어서, 산화물(230)과 도전체(260) 사이에, 절연체(250)에 더하여 배리어막이 제공되어도 좋다. 또는 산화물(230c)은 배리어성을 가져도 좋다.
예를 들어, 과잉 산소를 함유하는 절연막을 산화물(230)에 접하여 제공하고, 배리어막으로 감쌈으로써, 산화물의 조성은 화학량론적 조성과 실질적으로 동일하게 될 수 있고, 또는 화학량론적 조성보다 많이 산소가 함유되는 과포화 상태로 될 수 있다. 산화물(230)로 수소 등의 불순물이 침입하는 것을 방지할 수도 있다.
도전체들(240a 및 240b) 중 한쪽은 소스 전극으로서 기능하고, 그들의 다른 쪽은 드레인 전극으로서 기능한다.
도전체들(240a 및 240b) 각각에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 또는 상기 금속 중 어느 것을 주성분으로서 함유하는 합금이 사용될 수 있다. 특히, 질화 탄탈럼막 등의 금속 질화막은 수소 또는 산소에 대한 배리어성을 가지고, 내산화성이 높기 때문에 바람직하다.
도 12의 (A) 내지 (C)에서 단층 구조를 나타내었지만, 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하여도 좋다. 또는, 타이타늄막과 알루미늄막을 적층하여도 좋다. 다른 예로서는, 텅스텐막 위에 알루미늄막이 적층되는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층되는 2층 구조, 타이타늄막 위에 구리막이 적층되는 2층 구조, 및 텅스텐막 위에 구리막이 적층되는 2층 구조를 포함한다.
다른 예에는, 타이타늄막 또는 질화 타이타늄막이 형성되고, 그 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막이 적층되고, 그 알루미늄막 또는 구리막 위에 타이타늄막 또는 질화 타이타늄막이 형성되는 3층 구조와, 몰리브데넘막 또는 질화 몰리브데넘막이 형성되고, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막이 적층되고, 그 알루미늄막 또는 구리막 위에 몰리브데넘막 또는 질화 몰리브데넘막이 형성되는 3층 구조를 포함한다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 함유하는 투명 도전성 재료가 사용되어도 좋다.
게이트 전극으로서 기능하는 도전체(260)는 예를 들어 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐으로부터 선택된 금속, 이들 금속 중 어느 것을 그 성분으로서 함유하는 합금, 이들 금속 중 어느 것을 조합하여 함유하는 합금 등을 사용하여 형성될 수 있다. 특히, 질화 탄탈럼막 등의 금속 질화물은 수소 또는 산소에 대한 배리어성을 가지고, 내산화성이 높기 때문에 바람직하다. 또한, 망가니즈 및 지르코늄 중 한쪽 또는 양쪽이 사용되어도 좋다. 또는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드가 사용되어도 좋다. 도 12의 (A) 내지 (C)에서 단층 구조를 나타내었지만, 2층 이상의 적층 구조를 사용하여도 좋다.
예를 들어, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조를 채용하여도 좋다. 다른 예에는, 질화 타이타늄막 위에 타이타늄막이 적층되는 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층되는 2층 구조, 및 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층되는 2층 구조를 포함한다.
다른 예에는 타이타늄막을 형성하고, 상기 타이타늄막 위에 알루미늄막을 적층하고, 그리고 상기 알루미늄막 위에 타이타늄막을 형성하는 3층 구조가 포함된다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소 및 알루미늄을 함유하는 합금막 또는 질화막을 사용하여도 좋다.
도전체(260)는 인듐 주석 산화물, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 산화 인듐, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 사용하여 형성될 수도 있다. 도전체(260)는, 상술한 투광성을 가지는 도전성 재료 중 어느 것과 상술한 금속 중 어느 것을 사용한 적층 구조를 가질 수 있다.
다음으로, 절연체(280) 및 절연체(282)는 트랜지스터(200) 위에 제공된다.
절연체(280)는 화학량론적 조성을 초과하여 산소를 함유하는 산화물을 포함하는 것이 바람직하다. 즉, 절연체(280)에서는, 화학량론적 조성을 초과하여 산소를 함유하는 영역(이하, 과잉 산소 영역이라고도 함)이 형성되는 것이 바람직하다. 특히, 트랜지스터(200)에서 산화물 반도체를 사용하는 경우, 트랜지스터(200) 부근의 층간막 등에, 과잉 산소 영역을 포함하는 절연체를 제공하면, 트랜지스터(200)의 산소 결손을 저감함으로써, 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 포함하는 절연체로서, 구체적으로는, 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 방출되는 산화물은, TDS 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하가 바람직하다.
예를 들어, 이와 같은 재료로서, 산화 실리콘 또는 산화질화 실리콘을 함유하는 재료가 사용되는 것이 바람직하다. 또는, 금속 산화물이 사용될 수 있다. 또한 본 명세서에서, "산화질화 실리콘"이란 질소보다 높은 비율로 산소를 함유하는 재료를 말하고, "질화산화 실리콘"이란 산소보다 높은 비율로 질소를 함유하는 재료를 말한다.
트랜지스터(200)를 덮는 절연체(280)는 그 하방의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
절연체(282)는 산소 또는 수소에 대한 배리어성을 가지는 절연막, 예를 들어, 산화 알루미늄막 또는 산화 하프늄막을 사용하여 형성되는 것이 바람직하다. 이와 같은 재료로 형성된 절연체(282)는 산화물(230)로부터의 산소의 방출 및 외부로부터의 수소 등의 불순물의 침입을 방지하는 층으로서 기능한다.
상술한 구조에 의하여 온 상태 전류가 큰 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 또는, 오프 상태 전류가 작은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 또한, 상술한 구조를 가진 트랜지스터를 반도체 장치에서 사용하면, 반도체 장치의 전기 특성의 편차를 저감하고, 그 신뢰성을 향상시킬 수 있다. 또는, 반도체 장치의 소비전력을 저감할 수 있다.
<트랜지스터 구조 2>
도 13의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한, 다른 예를 도시한 것이다. 도 13의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 13의 (A)에는 일부의 막을 도시하지 않았다. 도 13의 (B)는 도 13의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 13의 (C)는 도 13의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한, 도 13의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 12의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 가지는 구성 요소는 같은 부호로 표시된다.
도 13의 (A) 내지 (C)에 도시된 구조에서, 도전체(260)는 2층 구조를 가진다. 예를 들어, In-Ga-Zn 산화물로 대표되는 산화물을 사용하여 도전체(260a)를 형성할 수 있다. In-Ga-Zn 산화물로 대표되는 산화물 반도체는 질소 또는 수소가 공급됨으로써 캐리어 밀도가 높아진다. 바꿔 말하면, 산화물 반도체는 산화물 도전체(OC)로서 기능한다. 도전체(260b)로서 금속 질화물을 제공하면, 산화물 반도체는 캐리어 밀도가 높아져, 도전체(260a)는 게이트 전극으로서 기능한다.
In-Ga-Zn 산화물로 대표되는 산화물 반도체를 도전체(260a)로서 사용할 수 있다. 도전체(260a)는 인듐 주석 산화물(ITO), 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 산화 인듐, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘을 함유하는 인듐 주석 산화물(In-Sn-Si 산화물 또는 ITSO라고도 함) 등의 투광성을 가지는 도전성 재료를 사용하여 형성할 수도 있다.
도전체(260b)에 금속 질화물을 사용하면, 다음과 같은 효과 중 어느 것이 초래된다: 금속 질화물 중의 구성 원소(특히 질소)의 도전체(260a)로의 확산에 의하여 도전체(260a)의 저항이 저감된다; 그리고, 도전체(260b)의 퇴적 시의 대미지(예를 들어, 스퍼터링 대미지)에 의하여 저항이 저감된다. 또한 도전체(260b)가 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 금속 질화물 위에, 저저항의 금속막을 적층함으로써, 작은 전압으로 구동하는 트랜지스터를 제공할 수 있다.
또한, 도전체(260a)는 산소 가스를 함유한 분위기에서 스퍼터링법에 의하여 형성되는 것이 바람직하다. 산소 가스를 함유한 분위기에서 도전체(260a)를 형성하는 경우, 절연체(250)에서 과잉 산소 영역을 형성할 수 있다. 또한 도전체(260a)의 형성 방법은 스퍼터링법에 한정되지 않고, ALD법 등 다른 방법을 사용하여도 좋다.
도 13의 (A) 내지 (C)에 도시된 구조에서, 도전체(260)를 덮도록 절연체(270)를 제공한다. 산소를 방출하는 산화물 재료를 사용하여 절연체(280)를 형성하는 경우, 절연체(270)는 산소에 대한 배리어성을 가지는 물질을 사용하여 형성된다. 이 구조에 의하여 도전체(260a)의 산소 결손이 보충되어, 캐리어 밀도의 저하를 억제하고, 확산된 산소로 인한 도전체(260b)의 산화를 방지한다.
예를 들어, 절연체(270)는 산화 알루미늄 등의 금속 산화물을 사용하여 형성될 수 있다. 절연체(270)는 도전체(260)의 산화가 방지되는 두께로 형성된다.
도면에서 나타낸 바와 같이, 절연체(220) 및 절연체(222)를 제공하지 않고, 배리어성을 가지는 도전체를 사용하여 도전체(205c)를 제공하는 구조를 채용하여도 좋다. 이 구조에 의하여, 절연체(224)가 과잉 산소 영역을 포함한 경우더라도, 도전체(205b)가, 과잉 산소 영역의 산소와 반응하고, 산화물을 생성하는 것을 억제할 수 있다.
또한, 도전체(240a) 및 도전체(240b) 위에, 절연체(243a) 및 절연체(243b)를 제공하여도 좋다. 절연체(243a) 및 절연체(243b)는 산소에 대한 배리어성을 가지는 물질을 사용하여 형성된다. 이 구조에 의하여, 산화물(230c)을 퇴적할 때에, 도전체(240a) 및 도전체(240b)가 산화되는 것을 억제할 수 있다. 절연체(280)에서의 과잉 산소 영역의 산소가, 도전체(240a) 및 도전체(240b)와 반응하고, 그들이 산화되는 것을 방지할 수 있다.
절연체(243a) 및 절연체(243b)는 예를 들어, 금속 산화물을 사용하여 형성할 수 있다. 특히, 산소 또는 수소에 대한 배리어성을 가지는 절연막, 예를 들어 산화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막을 사용하는 것이 바람직하다. 또는, CVD법에 의하여 퇴적한 질화 실리콘을 사용하여도 좋다.
따라서, 상술한 구조에 의하여 도전체(240a), 도전체(240b), 도전체(205), 및 도전체(260)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(205b) 및 도전체(260b)를, 내산화성이 낮고 도전성이 높은 재료, 예를 들어 알루미늄을 사용하여 형성할 수 있다. 또한, 예를 들어, 쉽게 퇴적 또는 가공할 수 있는 도전체를 사용할 수 있다.
또한, 도전체(205) 및 도전체(260)의 산화를 방지할 수 있고, 절연체(224) 및 절연체(280)로부터 방출된 산소를 효율적으로 산화물(230)로 공급할 수 있다. 또한, 도전성이 높은 도전체를 도전체(205) 및 도전체(260)에 사용함으로써, 소비전력이 낮은 트랜지스터(200)를 제공할 수 있다.
<트랜지스터 구조 3>
도 14의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한, 다른 예를 도시한 것이다. 도 14의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 14의 (A)에는 일부의 막을 도시하지 않았다. 도 14의 (B)는 도 14의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 14의 (C)는 도 14의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한, 도 14의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 12의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 가지는 구성 요소는 같은 부호로 표시된다.
도 14의 (A) 내지 (C)에 도시된 구조에서, 도전체(260)는 2층 구조를 가진다. 2층 구조에서, 같은 재료를 사용하여 형성된 층들이 적층되어도 좋다. 예를 들어, 도전체(260a)를 열CVD법, MOCVD법, 또는 ALD법에 의하여 형성한다. 특히, 도전체(260a)는 ALD법에 의하여 형성되는 것이 바람직하다. ALD법 등을 채용함으로써, 퇴적 시의 절연체(250)로의 대미지를 저감할 수 있다. 또한, ALD법 등을 채용함으로써, 높은 단차 피복성을 제공할 수 있는 도전체(260a)를 퇴적할 수 있다. 이로써, 신뢰성이 높은 트랜지스터(200)를 제공할 수 있다.
다음으로, 도전체(260b)는 스퍼터링법에 의하여 형성된다. 이때, 도전체(260a)는 절연체(250) 위에 제공되기 때문에, 도전체(260b)의 퇴적 시에 일어나는 대미지가 절연체(250)에 영향을 미치는 것을 방지할 수 있다. 스퍼터링법의 퇴적 속도는 ALD법보다 높기 때문에, 높은 수율로 생산성을 향상시킬 수 있다.
도 14의 (A) 내지 (C)에 도시된 구조에서, 도전체(260)를 덮도록 절연체(270)를 제공한다. 산소를 방출하는 산화물 재료를 사용하여 절연체(280)를 형성하는 경우, 절연체(270)는 산소에 대한 배리어성을 가지는 물질을 사용하여 형성된다. 이 구조에 의하여 도전체(260a)의 산소 결손이 보충되어, 캐리어 밀도의 저하를 억제하고, 확산된 산소로 인한 도전체(260b)의 산화를 방지한다.
예를 들어, 절연체(270)는 산화 알루미늄 등의 금속 산화물을 사용하여 형성될 수 있다. 절연체(270)는 도전체(260)의 산화가 방지되는 두께로 형성된다.
<트랜지스터 구조 4>
도 15의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한, 다른 예를 도시한 것이다. 도 15의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 15의 (A)에는 일부의 막을 도시하지 않았다. 도 15의 (B)는 도 15의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 15의 (C)는 도 15의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한 도 15의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 12의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 가지는 구성 요소는 같은 부호로 표시된다.
도 15의 (A) 내지 (C)에 나타낸 구조에서, 게이트 전극으로서 기능하는 도전체(260)는 도전체(260a), 도전체(260b), 및 도전체(260c)를 포함한다. 산화물(230c)은 산화물(230b)의 측면을 덮기만 하면 절연체(224) 위에서 잘라도 좋다.
도 15의 (A) 내지 (C)에 도시된 구조에서, 도전체(260)는 3층 구조를 가진다. 도전체(260)는 단층 구조, 2층 구조, 또는 4층 이상의 적층 구조를 가져도 좋다. 또한 2층 구조의 경우, 같은 재료를 사용하여 형성된 층들이 적층되어도 좋다. 예를 들어, 도전체(260a)를 열CVD법, MOCVD법, 또는 ALD법에 의하여 형성한다. 특히, 도전체(260a)는 ALD법에 의하여 형성되는 것이 바람직하다. ALD법 등을 채용함으로써, 퇴적 시의 절연체(250)로의 대미지를 저감할 수 있다. 또한, ALD법 등을 채용함으로써, 높은 단차 피복성을 제공할 수 있는 도전체(260a)를 퇴적할 수 있다. 이로써, 신뢰성이 높은 트랜지스터(200)를 제공할 수 있다.
다음으로, 도전체(260b)는 스퍼터링법에 의하여 형성된다. 이때, 도전체(260a)는 절연체(250) 위에 제공되기 때문에, 도전체(260b)의 퇴적 시에 일어나는 대미지가 절연체(250)에 영향을 미치는 것을 방지할 수 있다. 스퍼터링법의 퇴적 속도는 ALD법보다 높기 때문에, 높은 수율로 생산성을 향상시킬 수 있다.
도전체(260b)는 탄탈럼, 텅스텐, 구리, 또는 알루미늄 등의 도전성이 높은 재료를 사용하여 형성된다. 도전체(260b) 위에 형성되는 도전체(260c)는 질화 텅스텐 등 내산화성이 높은 도전체를 사용하여 형성되는 것이 바람직하다.
예를 들어, 산소를 방출하는 산화물 재료를 사용하여 절연체(280)가 형성되면, 높은 내산화성을 가진 도전체를, 넓은 면적에서 과잉 산소 영역을 가지는 절연체(280)와 접촉하는 도전체(260c)에 사용함으로써 과잉 산소 영역으로부터 방출되는 산소가 도전체(260)에 의하여 흡수되는 것을 억제할 수 있다. 또한, 도전체(260)의 산화를 방지할 수 있고, 절연체(280)로부터 방출된 산소를 효율적으로 산화물(230)로 공급할 수 있다. 또한, 도전성이 높은 도전체를 도전체(260b)에 사용함으로써, 소비전력이 낮은 트랜지스터(200)를 제공할 수 있다.
도 15의 (C)에 도시된 바와 같이, 트랜지스터(200)의 채널 폭 방향에서 산화물(230b)은 도전체(260)로 덮여 있다. 절연체(224)가 볼록부를 가짐으로써, 산화물(230b)의 측면도 도전체(260)로 덮인다. 예를 들어, 절연체(224)의 볼록부의 형상을 조정함으로써, 절연체(224)와 산화물(230c)이 서로 접촉하는 영역에서 도전체(260)의 저면이 산화물(230b)의 저면보다 기판 측에 가깝게 위치되는 것이 바람직하다. 바꿔 말하면, 트랜지스터(200)는 도전체(260)의 전계에 의하여, 산화물(230b)을 전기적으로 둘러쌀 수 있는 구조를 가진다. 도전체의 전계에 의하여 산화물(230b)을 전기적으로 둘러싸는 구조를, s채널(surrounded channel) 구조라고 부른다. s채널 구조의 트랜지스터(200)에서는, 산화물(230b) 전체(벌크)에 채널을 형성할 수 있다. s채널 구조에서는, 트랜지스터의 드레인 전류를 크게 할 수 있어, 더 많은 양의 온 상태 전류(트랜지스터가 온일 때 소스와 드레인 사이에 흐르는 전류)를 얻을 수 있다. 또한, 도전체(260)의 전계에 의하여, 산화물(230b)의 채널 형성 영역의 전체를 공핍화할 수 있다. 따라서, s채널 트랜지스터의 오프 상태 전류를 더 작게 할 수 있다. 채널 폭을 짧게 하면, 온 상태 전류의 증대 및 오프 상태 전류의 저감 등, s채널 구조에서의 효과를 높일 수 있다.
<트랜지스터 구조 5>
도 16의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한, 다른 예를 도시한 것이다. 도 16의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 16의 (A)에는 일부의 막을 도시하지 않았다. 도 16의 (B)는 도 16의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 16의 (C)는 도 16의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한, 도 16의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 12의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 가지는 구성 요소는 같은 부호로 표시된다.
도 16의 (A) 내지 (C)에 도시된 구조에서, 소스 및 드레인으로서 기능하는 도전체들이 각각 적층 구조를 가진다. 도전체(240a 및 240b)로서 산화물(230b)과 밀착성이 높은 도전체를 사용하고, 도전체(241a 및 241b)로서 도전성이 높은 재료를 사용하는 것이 바람직하다. 도전체(240a 및 240b)는 ALD법에 의하여 형성되는 것이 바람직하다. ALD법 등을 사용함으로써, 피복성을 향상시킬 수 있다.
예를 들어, 산화물(230b)로서 인듐을 포함하는 금속 산화물을 사용하면, 질화 타이타늄 등을 도전체(240a 및 240b)로서 사용하여도 좋다. 탄탈럼, 텅스텐, 구리, 또는 알루미늄 등의 높은 도전성을 가진 재료를 도전체(241a 및 241b)로서 사용하면, 신뢰성이 높고, 소비전력이 낮은 트랜지스터(200)를 제공할 수 있다.
도 16의 (C)에 도시된 바와 같이, 트랜지스터(200)의 채널 폭 방향에서, 산화물(230b)은 도전체(260)로 덮여 있다. 절연체(222)가 볼록부를 가짐으로써, 산화물(230b)의 측면도 도전체(260)로 덮인다.
여기서, 절연체(222)에 산화 하프늄 등의 high-k 재료를 사용하면, 절연체(222)가 높은 비유전율을 가지기 때문에, 절연체(222)의 등가 산화물(SiO2) 두께(EOT: equivalent oxide thickness)를 작게 할 수 있다. 따라서, 도전체(205)로부터 산화물(230)로 인가되는 전계의 영향을 저감하지 않고, 절연체(222)의 물리적인 두께에 의하여 도전체(205)와 산화물(230) 사이의 거리를 길게 할 수 있다. 이로써, 절연체(222)의 두께를 바꿈으로써, 도전체(205)와 산화물(230) 사이의 거리를 조정할 수 있다.
예를 들어, 절연체(222)의 볼록부의 형상을 조정함으로써, 절연체(222)와 산화물(230c)이 서로 접촉하는 영역에서 도전체(260)의 저면이 산화물(230b)의 저면보다 기판에 가깝게 위치되는 것이 바람직하다. 바꿔 말하면, 트랜지스터(200)는 도전체(260)의 전계에 의하여, 산화물(230b)을 전기적으로 둘러쌀 수 있는 구조를 가진다. 도전체의 전계에 의하여 산화물(230b)을 전기적으로 둘러싸는 구조를, s채널 구조라고 부른다. s채널 구조의 트랜지스터(200)에서는, 산화물(230b) 전체(벌크)에 채널을 형성할 수 있다. s채널 구조에서는, 트랜지스터의 드레인 전류를 크게 할 수 있어, 더 많은 양의 온 상태 전류(트랜지스터가 온일 때 소스와 드레인 사이에 흐르는 전류)를 얻을 수 있다. 또한, 도전체(260)의 전계에 의하여, 산화물(230b)의 채널 형성 영역의 전체를 공핍화할 수 있다. 따라서, s채널 트랜지스터의 오프 상태 전류를 더 작게 할 수 있다. 채널 폭을 짧게 하면, 온 상태 전류의 증대 및 오프 상태 전류의 저감 등의, s채널 구조에서의 효과를 높일 수 있다.
<트랜지스터 구조 6>
도 17의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한, 다른 예를 도시한 것이다. 도 17의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 17의 (A)에는 일부의 막을 도시하지 않았다. 도 17의 (B)는 도 17의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 17의 (C)는 도 17의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한 도 17의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 12의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 가지는 구성 요소는 같은 부호로 표시된다.
도 17의 (A) 내지 (C)에 도시된 트랜지스터(200)에서는, 산화물(230c), 절연체(250), 및 도전체(260)가 절연체(280)에 형성되는 개구에 형성된다. 또한, 도전체(240a 및 240b) 각각의 한쪽 단부는 절연체(280)에 형성된 개구의 단부와 정렬되어 있다. 또한, 도전체(240a 및 240b) 각각의 3단부는 산화물(230a 및 230b) 각각의 단부의 일부와 정렬되어 있다. 그러므로, 도전체(240a 및 240b)는 산화물(230) 또는 절연체(280)의 개구와 동시에 형성될 수 있다. 그러므로, 마스크수 및 단계수를 삭감할 수 있고, 수율 및 생산성을 향상시킬 수 있다.
도전체(240a), 도전체(240b), 및 산화물(230b)은, 산화물(230d)을 개재하여 과잉 산소 영역을 가지는 절연체(280)와 접한다. 이로써, 절연체(280)와 채널이 형성되는 영역을 포함하는 산화물(230b) 사이에 제공되는 산화물(230d)은, 절연체(280)로부터 산화물(230b)로 수소, 물, 및 할로젠 등의 불순물이 확산되는 것을 방지할 수 있다.
도 17의 (A) 내지 (C)에 도시된 트랜지스터(200)는 도전체(240a 및 240b)와 도전체(260)가 거의 중첩되지 않는 구조를 가지기 때문에, 도전체(260)와 도전체(240a 및 240b) 사이에 생성되는 기생 용량을 저감할 수 있다. 이로써, 동작 주파수가 높은 트랜지스터(200)를 제공할 수 있다.
<트랜지스터 구조 7>
도 18의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한, 다른 예를 도시한 것이다. 도 18의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 18의 (A)에는 일부의 막을 도시하지 않았다. 도 18의 (B)는 도 18의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 18의 (C)는 도 18의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한 도 18의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 17의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 가지는 구성 요소는 같은 부호로 표시된다.
도 18의 (A) 내지 (C)에 도시된 트랜지스터(200)는 산화물(230d)을 가지지 않는다. 예를 들어, 도전체(240a) 및 도전체(240b)를 내산화성이 높은 도전체를 사용하여 형성하면, 산화물(230d)은 반드시 형성될 필요는 없다. 그러므로, 마스크수 및 단계수를 삭감할 수 있고, 수율 및 생산성을 향상시킬 수 있다.
절연체(224)는 산화물(230a) 및 산화물(230b)과 중첩되는 영역에만 제공하여도 좋다. 이 경우, 절연체(222)를 에칭 스토퍼(stopper)로서 사용하여, 산화물(230a), 산화물(230b), 및 절연체(224)를 가공할 수 있다. 결과적으로, 수율 및 생산성을 향상시킬 수 있다.
도 18의 (A) 내지 (C)에 도시된 트랜지스터(200)는 도전체(240a 및 240b)와 도전체(260)가 거의 중첩되지 않는 구조를 가지기 때문에, 도전체(260)와 도전체(240a 및 240b) 사이에 생성되는 기생 용량을 저감할 수 있다. 이로써, 동작 주파수가 높은 트랜지스터(200)를 제공할 수 있다.
<트랜지스터의 제작 방법>
도 12의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법의 예에 대하여 도 19의 (A) 내지 (E), 도 20의 (A) 내지 (D), 도 21의 (A) 내지 (C), 및 도 22의 (A) 내지 (C)를 참조하여 이하에서 설명한다.
먼저 기판을 준비한다(미도시). 기판에 특별히 한정은 없지만, 나중에 수행되는 열처리에 견딜 수 있을 만큼 내열성이 높은 것이 바람직하다. 예를 들어, 바륨 보로실리케이트 유리 또는 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 사용할 수 있다. 또는, 실리콘 또는 탄소화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 저마늄, 갈륨 비소, 인듐 비소, 또는 인듐 갈륨 비화물의 화합물 반도체 기판; SOI(silicon-on-insulator) 기판; 또는 GOI(germanium-on-insulator) 기판 등을 사용할 수 있다. 또는, 이들 기판 중 어느 기판에 반도체 소자가 제공된 것을 기판으로서 사용하여도 좋다.
또는, 플렉시블 기판을 반도체 장치를 제작하는 기판으로서 사용하여도 좋다. 플렉시블 반도체 장치를 제작하기 위해서는 트랜지스터를 플렉시블 기판 위에 직접 형성하여도 좋고; 또는 트랜지스터를 제작 기판 위에 형성한 다음에 그 제작 기판으로부터 박리하여 플렉시블 기판으로 옮겨도 좋다. 트랜지스터를 제작 기판으로부터 박리하고 플렉시블 기판으로 옮기기 위하여, 제작 기판과 산화물 반도체층을 포함하는 트랜지스터 사이에 박리층을 제공하는 것이 바람직하다.
다음으로, 절연체(214) 및 절연체(216)를 형성한다. 그 후, 리소그래피 공정 등에 의하여 절연체(216) 위에 레지스트 마스크(290)를 형성하여, 절연체(214 및 216)의 불필요한 부분을 제거한다(도 19의 (A)). 그 후, 레지스트 마스크(290)를 제거하여, 개구를 형성할 수 있다.
여기서, 막을 가공하기 위한 방법을 설명한다. 막을 미세하게 가공하기 위하여 다양한 미세 가공 기술을 사용할 수 있다. 예를 들어, 리소그래피 공정 등에 의하여 형성된 레지스트 마스크에 슬리밍 처리를 수행하는 방법을 사용할 수 있다. 또는 리소그래피 공정 등에 의하여 더미 패턴을 형성하고, 이 더미 패턴에 사이드월을 제공하고 나서 제거하고, 남아 있는 사이드월을 레지스트 마스크로서 사용하여 막을 에칭한다. 높은 종횡비를 달성하기 위하여 비등방성 드라이 에칭을 막의 에칭에 사용하는 것이 바람직하다. 또는 무기막 또는 금속막으로 형성되는 하드 마스크가 사용되어도 좋다.
레지스트 마스크를 형성하기 위하여 사용되는 광으로서, i선(365nm의 파장)을 가지는 광, g선(436nm의 파장)을 가지는 광, h선(405nm의 파장)을 가지는 광, 또는 i선, g선, 및 h선이 혼합된 광을 사용할 수 있다. 또는, 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수 있다. 노광은 액침 노광 기술에 의하여 수행되어도 좋다. 노광을 위한 광으로서, EUV(extreme ultra-violet light) 또는 X선이 사용되어도 좋다. 노광을 위한 광 대신에, 전자빔을 사용할 수 있다. EUV, X선, 또는 전자 빔을 사용하면 매우 미세한 가공을 수행할 수 있어 바람직하다. 또한, 전자빔 등의 빔으로 주사함으로써 노광을 수행하는 경우, 포토마스크는 필요 없다.
막과 레지스트막 사이의 접착을 향상시키는 기능을 가지는 유기 수지막은 레지스트 마스크로서 기능하는 레지스트막이 형성되기 전에 형성되어도 좋다. 이 유기 수지막은 스핀 코팅법 등에 의하여, 막의 아래의 단차를 덮음으로써 표면을 평탄화하도록 형성될 수 있어, 상기 유기 수지막 위의 레지스트 마스크의 두께의 편차를 저감할 수 있다. 미세한 가공인 경우, 특히, 노광을 위한 광이 반사되는 것을 방지하는 막으로서 기능하는 재료를 유기 수지막에 사용하는 것이 바람직하다. 이런 기능을 가지는 유기 수지막의 예에는 BARC(bottom anti-reflection coating)막이 포함된다. 이 유기 수지막은 레지스트 마스크의 제거와 동시에 또는 레지스트 마스크의 제거 후에 제거되어도 좋다.
다음으로, 도전체(205A) 및 도전체(205B)를 절연체(214) 및 절연체(216) 위에 퇴적한다. 도전체(205A) 및 도전체(205B)는 예를 들어 스퍼터링법, 증착법, 또는 CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함)에 의하여 퇴적할 수 있다. 플라스마 대미지를 저감시키기 위해서는 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다(도 19의 (B)).
그 후, 도전체(205A 및 205B)의 불필요한 부분을 제거한다. 예를 들어, 도전체(205A)의 일부 및 도전체(205B)의 일부는 에치백 처리 또는 CMP(chemical mechanical polishing) 처리 등에 의하여 절연체(216)가 노출될 때까지 제거함으로써, 도전체(205)를 형성한다(도 19의 (C)). 이때, 절연체(216)를 스토퍼층으로서 사용할 수 있고, 절연체(216)의 두께가 저감되는 경우가 있다.
CMP 처리는 피가공물의 표면을 화학적 작용과 기계적 작용의 복합에 의하여 평탄화하는 처리이다. 보다 구체적으로, CMP 처리는, 연마 스테이지에 연마 천을 부착하고, 피가공물과 연마 천 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시키고, 슬러리와 피가공물의 표면 사이의 화학 반응과, 피가공물과 연마 천 사이의 기계적 연마 작용에 의하여 피가공물의 표면을 연마하는 처리이다.
또한, CMP 처리는 한 번만 수행하여도 좋고, 복수 회 수행하여도 좋다. CMP 처리를 복수 회 수행할 때, 높은 연마 레이트로 제 1 연마를 수행하고, 낮은 연마 레이트로 마지막의 연마를 수행하는 것이 바람직하다. 이와 같은 식으로, 상이한 연마 레이트를 사용한 연마 처리를 조합하여 사용하여도 좋다.
그 후, 절연체(220), 절연체(222), 및 절연체(224)를 형성한다(도 19의 (D)). 또한 절연체(220) 및 절연체(222)는 반드시 제공될 필요는 없다. 예를 들어, 절연체(224)가 과잉 산소 영역을 가지면, 배리어성을 가진 도전체를 도전체(205) 위에 형성하여도 좋다. 배리어성을 가진 도전체는 도전체(205)가 과잉 산소 영역에서 산소와 반응하고 산화물의 생성하는 것을 억제할 수 있다.
절연체(220, 222, 및 224) 각각은 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성할 수 있다. 절연체(222)로서 산화 하프늄 등의 high-k 재료를 사용하는 것이 특히 바람직하다.
절연체(220, 222, 및 224)는 스퍼터링법, CVD법(chemical vapor deposition)(열CVD법, MOCVD(metal organic CVD)법, 및 PECVD(plasma enhanced CVD)법 등을 포함함), MBE(molecular beam epitaxy)법, ALD(atomic layer deposition)법, 또는 PLD(pulsed laser deposition)법 등을 사용하여 형성할 수 있다. 특히, 피복성을 더 향상시킬 수 있기 때문에 CVD법, 더 바람직하게는 ALD법 등에 의하여 절연체를 퇴적하는 것이 바람직하다. 플라스마 대미지를 저감시키기 위해서는 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다. 절연체들은 TEOS(tetraethyl orthosilicate) 또는 실레인 등을 산소 또는 아산화질소 등과 반응시켜 형성한 높은 단차 피복성을 제공할 수 있는 산화 실리콘 사용하여 형성할 수도 있다.
또한 절연체(220, 222, 및 224)는 연속적으로 퇴적되는 것이 바람직하다. 연속적인 퇴적에 의하여, 절연체들(220 및 222) 사이의 계면, 및 절연체들(222 및 224) 사이의 계면에 불순물이 부착되지 않아, 신뢰성이 높은 절연체가 된다.
그 다음에, 산화물(230a)이 되는 산화물(230A) 및 산화물(230b)이 되는 산화물(230B)을 순차적으로 퇴적한다. 상기 산화물은 대기에 노출되지 않고 연속적으로 퇴적하는 것이 바람직하다.
이어서, 산화물(230A) 위에 도전체(240a 및 240b)가 되는 도전막(240A)을 형성한다. 도전막(240A)으로서, 수소 또는 산소에 대한 배리어성을 가지고, 내산화성이 높은 재료를 사용하는 것이 바람직하다. 도면에서 도전막(240A)이 단층 구조를 가지지만, 2층 이상의 적층 구조를 가져도 좋다. 이어서, 상술한 것과 비슷한 방법에 의하여 레지스트 마스크(292)를 형성한다(도 19의 (E)).
레지스트 마스크(292)를 사용한 에칭에 의하여 도전막(240A)의 불필요한 부분을 제거하여, 섬 형상을 가지는 도전층(240B)을 형성한다(도 20의 (A)). 그 후, 도전층(240B)을 마스크로서 사용한 에칭에 의하여 산화물(230A 및 230B)의 불필요한 부분을 제거한다.
이때, 절연체(224)도 섬 형상으로 가공하여도 좋다. 예를 들어, 절연체(220, 222, 및 224)의 총 두께가 얇더라도, 배리어성을 가진 절연체(222)를 에칭 스토퍼막으로서 사용함으로써, 절연체들 아래에 위치하는 배선층의 오버 에칭을 방지할 수 있다. 또한, 절연체(220, 222, 및 224)의 총 두께가 얇으면, 도전체(205)로부터 전압이 효율적으로 인가되므로, 소비전력이 낮은 트랜지스터를 얻을 수 있다.
이 후, 레지스트 마스크를 제거한다. 이로써, 섬 형상의 산화물(230a), 섬 형상의 산화물(230b), 및 섬 형상의 도전층(240B)의 적층 구조를 형성할 수 있다(도 20의 (B)).
다음으로, 열처리를 행하는 것이 바람직하다(도 20의 (C)의 화살표는 열처리를 나타냄). 열처리는 250℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 380℃ 이하의 온도에서 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압하에서 수행되어도 좋다. 또는 열처리는, 불활성 가스 분위기에서 열처리를 수행한 다음, 방출된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 함유하는 분위기에서 또 다른 열처리를 수행하는 식으로 행해져도 좋다. 열처리에 의하여, 산화물(230a 및 230b)의 불순물인 수소를 제거할 수 있다. 또한, 산화물(230a) 아래에 형성되는 절연체로부터 산화물(230a 및 230b)에 산소가 공급되어, 산화물들의 산소 결손을 저감할 수 있다.
다음으로, 상술한 것과 비슷한 방법에 의하여, 섬 형상의 도전층(240B) 위에 레지스트 마스크(294)를 형성한다(도 20의 (D)). 이어서, 도전층(240B)의 불필요한 부분을 에칭함으로써 제거한 후, 레지스트 마스크(294)를 제거함으로써 도전체(240a) 및 도전체(240b)를 형성한다(도 21의 (A)). 이때, 절연체(222) 또는 절연체(224)의 일부를 에칭함으로써 얇게 하여, s-channel 구조를 얻어도 좋다.
여기서, 열처리를 행하여도 좋다. 열처리는 도 20의 (C)를 참조하여 설명한 열처리와 비슷한 조건하에서 행하여도 좋다. 열처리에 의하여, 산화물(230a 및 230b)의 불순물인 수소를 제거할 수 있다. 또한, 산화물(230a) 아래에 형성되는 절연체로부터 산화물(230a 및 230b)에 산소가 공급되어, 산화물들의 산소 결손을 저감할 수 있다. 산화성 가스를 사용하여 열처리를 행하는 경우, 채널이 형성되는 영역에 직접 산화성 가스가 접함으로써, 채널이 형성되는 영역에 포함되는 산소 결손을 효율적으로 저감할 수 있다.
다음으로, 산화물(230c)을 퇴적한다. 여기서, 열처리를 행하여도 좋다(도 21의 (B)의 화살표는 열처리를 나타냄). 열처리는 도 21의 (C)를 참조하여 설명한 열처리와 비슷한 조건하에서 행하여도 좋다. 열처리에 의하여, 산화물(230a 및 230b)의 불순물인 수소를 제거할 수 있다. 또한, 산화물(230a) 아래에 형성되는 절연체로부터 산화물(230a 및 230b)에 산소가 공급되어, 산화물들의 산소 결손을 저감할 수 있다. 산화성 가스를 사용하여 열처리를 행하는 경우, 채널이 형성되는 영역에 직접 산화성 가스가 접함으로써, 채널이 형성되는 영역에 포함되는 산소 결손을 효율적으로 저감할 수 있다.
절연체(250)와, 도전체(260)가 되는 도전막(260A)을 순차적으로 퇴적한다. 도전막(260A)으로서, 수소 또는 산소에 대한 배리어성을 가지고, 내산화성이 높은 재료를 사용하는 것이 바람직하다. 도면에서 도전막(260A)이 단층 구조를 가지지만, 2층 이상의 적층 구조를 가져도 좋다.
예를 들어, 적층된 2층은 같은 재료로 형성하여도 좋다. 제 1 도전막은 예를 들어 열CVD법, MOCVD법, 또는 ALD법에 의하여 형성한다. 특히, ALD법을 사용하는 것이 바람직하다. ALD법 등을 채용함으로써, 퇴적 시의 절연체(250)로의 대미지를 저감할 수 있다. 또한, ALD법 등을 채용함으로써, 높은 단차 피복성을 제공할 수 있는 도전막(260A)을 퇴적할 수 있다. 이로써, 신뢰성이 높은 트랜지스터(200)를 제공할 수 있다.
그 후, 제 2 도전막을 스퍼터링법에 의하여 형성한다. 이때, 제 1 도전막은 절연체(250) 위에 제공되기 때문에, 제 2 도전막의 퇴적 시에 일어나는 대미지가 절연체(250)에 영향을 미치는 것을 방지할 수 있다. 스퍼터링법의 퇴적 속도는 ALD법보다 높기 때문에, 높은 수율로 생산성을 향상시킬 수 있다. 또한 도전막(260A)의 퇴적에 염소를 함유하지 않는 퇴적 가스를 사용하는 것이 바람직하다.
다음으로, 상술한 것과 비슷한 방법에 의하여, 도전막(260A) 위에 레지스트 마스크(296)를 형성한다(도 21의 (C)). 이어서, 도전막(260A)의 불필요한 부분을 에칭함으로써 제거하고 도전체(260)를 형성한다. 그 후, 레지스트 마스크(296)를 제거한다(도 22의 (A)).
그 후에, 도전체(260) 위에 절연체(280)를 형성한다. 절연체(280)는 산화 실리콘막 또는 산화질화 실리콘막 등, 산소를 함유하는 절연체인 것이다. 과잉 산소를 함유하는 절연체로서, 적절히 설정된 조건하의 CVD법 또는 스퍼터링법에 의하여, 대량의 산소가 함유된 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다. 산화 실리콘막 또는 산화질화 실리콘막을 형성한 후, 이온 주입법, 이온 도핑법, 또는 플라스마 처리에 의하여 산소를 첨가하여도 좋다.
특히, 산소 플라스마 처리를 행하는 것이 바람직하다(도 22의 (B)의 화살표는 플라스마 처리를 나타냄). 대표적인 산소 플라스마 처리에서는, 글로 방전 플라스마에 의하여 산소로부터 생성된 라디칼로 산화물 반도체의 표면을 가공한다. 그러나, 플라스마를 생성하는 가스로서, 산소만이 아니라 산소 가스와 희가스의 혼합 가스를 사용하여도 좋다. 예를 들어 산소 플라스마 처리는 250℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하의 온도에서 산화성 가스를 함유하는 분위기, 또는 감압하에서 수행되어도 좋다.
산소 플라스마 처리에 의하여 절연체(280) 및 산화물(230)을 탈수화 또는 탈수소화하고, 절연체(280)에 과잉 산소를 도입함으로써, 과잉 산소 영역을 형성할 수 있다. 또한, 탈수화 또는 탈수소화된 산화물(230)에 산소 결손이 생성되고, 산화물(230)의 저항이 저감된다. 한편, 절연체(280)의 과잉 산소에 의하여 산화물(230) 내의 산소 결손이 보충된다. 그러므로, 산소 플라스마 처리에 의하여, 과잉 산소 영역이 절연체(280)에 형성되면서, 불순물로서 기능하는 수소 및 물을 절연체(280)로부터 제거할 수 있다. 또한, 산화물(230)에 산소 결손을 보충하면서, 불순물로서 기능하는 수소 또는 물을 산화물(230)로부터 제거할 수 있다. 이로써, 트랜지스터(200)의 전기 특성이 향상되고, 그 전기 특성의 편차를 저감할 수 있다.
이어서, 절연체(280) 위에 절연체(282)를 형성한다(도 22의 (C)). 절연체(282)는 스퍼터링 장치에 의하여 형성되는 것이 바람직하다. 스퍼터링법을 사용함으로써, 절연체(282)의 아래에 위치하는 절연체(280)에 쉽게 과잉 산소 영역을 형성할 수 있다.
스퍼터링법에 의한 퇴적 시에서는, 타깃과 기판 사이에 이온 및 스퍼터링된 입자가 존재한다. 예를 들어, 전위 E 0은 전원에 전속되는 타깃에 공급된다. 접지 전위 등의 전위 E 1이 기판에 공급된다. 또한 기판이 전기적으로 부유하여도 좋다. 또한, 타깃과 기판 사이에 전위 E 2의 영역이 있다. 전위의 관계는 E 2>E 1>E 0이다.
플라스마 내의 이온이, 전위차(E 2-E 0)에 의하여 가속되고, 타깃에 충돌함으로써, 타깃으로부터 스퍼터링된 입자가 튀어나온다. 이들 스퍼터링된 입자가 퇴적 표면에 부착되고, 그 위에 퇴적됨으로써 막이 형성된다. 일부의 이온은 타깃에 의하여 반동하고, 반동 이온으로서, 형성된 막을 통하여, 형성된 막의 아래에 위치하는 절연체(280)에 들어가는 경우가 있다. 플라스마 내의 이온은 전위차(E 2-E 1)에 의하여 가속되고 퇴적 표면에 충돌한다. 이때, 일부의 이온은 절연체(280)의 내부까지 도달한다. 이온이 절연체(280)로 들어감에 의하여, 이온이 들어간 영역이 절연체(280)에 형성된다. 즉, 이온이 산소를 포함하는 경우, 절연체(280)에 과잉 산소 영역이 형성된다.
절연체(280)로의 과잉 산소의 도입에 의하여 과잉 산소 영역을 형성할 수 있다. 절연체(280)의 과잉 산소는 산화물(230)에 공급되고 산화물(230) 내의 산소 결손을 보충할 수 있다. 여기서, 도전체(240a 및 240b), 및 절연체(280)와 접하는 도전체(260)의 각각으로서 내산화성이 높은 도전체를 사용하는 경우, 절연체(280)의 과잉 산소는 도전체(260) 및 도전체(240a 및 240b)에 의하여 흡수되지 않고, 산화물(230)에 효율적으로 공급할 수 있다. 이로써, 트랜지스터(200)의 전기 특성이 향상되고, 그 전기 특성의 편차를 저감할 수 있다.
상술한 단계를 거쳐, 본 발명의 일 형태의 트랜지스터(200)를 제작할 수 있다.
본 실시형태에 기재된 구조 및 방법 등은 다른 실시형태 및 실시예에 기재된 구조 및 방법 등 중 어느 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서, 반도체 장치의 일 형태에 대하여 도 23 내지 도 28, 도 29의 (A) 및 (B), 도 30의 (A) 및 (B), 도 31의 (A) 및 (B), 도 32의 (A) 및 (B), 및 도 33을 참조하여 설명한다.
[구조예]
본 발명의 일 형태의 반도체 장치(기억 장치)의 예를 도 23 내지 도 28, 도 29의 (A) 및 (B), 및 도 30의 (A) 및 (B)에 나타내었다. 또한 도 30의 (A)는 도 23 내지 도 26의 회로도이다. 도 29의 (A) 및 (B)는 도 23 내지 도 26에 나타낸 반도체 장치가 형성되는 영역의 단부를 나타낸 것이다.
<반도체 장치의 회로 구성>
도 30의 (A) 그리고 도 23 내지 도 28에 나타낸 반도체 장치들 각각은 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다.
트랜지스터(200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)의 오프 상태 전류가 낮기 때문에, 반도체 장치(기억 장치)에 트랜지스터(200)를 사용함으로써, 저장된 데이터는 오랫동안 유지될 수 있다. 바꿔 말하면, 이러한 반도체 장치(기억 장치)는 리프레시 동작을 요구하지 않거나 또는 리프레시 동작의 빈도가 매우 적기 때문에, 반도체 장치의 소비전력이 충분히 저감된다.
도 30의 (A)에서는 배선(3001)이 트랜지스터(300)의 소스에 전기적으로 접속되어 있다. 배선(3002)이 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 배선(3003)이 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 배선(3004)이 트랜지스터(200)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되어 있다. 배선(3005)이 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 30의 (A)의 반도체 장치는 트랜지스터(300)의 게이트의 전위가 유지될 수 있다는 특징을 가지기 때문에 아래와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저 배선(3004)의 전위를 트랜지스터(200)가 온이 되는 전위로 설정하여 트랜지스터(200)를 온으로 한다. 따라서 트랜지스터(300)의 게이트와 용량 소자(100)의 한쪽 전극이 서로 전기적으로 접속되는 노드 FG에 배선(3003)의 전위가 공급된다. 즉 소정의 전하가 트랜지스터(300)의 게이트에 공급된다(기록). 여기서 상이한 전위 레벨을 제공하는 2종류의 전하(이후 로 레벨 전하 및 하이 레벨 전하라고 함) 중 하나가 공급된다. 이 후, 배선(3004)의 전위를 트랜지스터(200)가 오프가 되는 전위로 설정하여 트랜지스터(200)를 오프로 한다. 이로써 노드 FG에 전하가 유지된다(유지).
트랜지스터(200)의 오프 상태 전류가 낮은 경우, 노드 FG의 전하가 오랫동안 유지된다.
다음으로 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 배선(3005)에 공급함으로써, 노드 FG에 유지된 전하의 양에 따라 배선(3002)의 전위가 변동된다. 이것은 트랜지스터(300)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(300)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_H가, 트랜지스터(300)의 게이트에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_L보다 낮기 때문이다. 여기서 외견상 문턱 전압이란 트랜지스터(300)를 "온 상태"로 하기 위하여 필요한 배선(3005)의 전위를 말한다. 그러므로 배선(3005)의 전위를 V th_H와 V th_L 사이의 전위 V 0으로 함으로써 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어 기록에서 노드 FG에 high 레벨 전하가 공급되고 배선(3005)의 전위가 V 0(>V th_H)인 경우에는 트랜지스터(300)는 "온 상태"가 된다. 한편, 기록에서 노드 FG에 low 레벨 전하가 공급된 경우에는 배선(3005)의 전위가 V 0(<V th_L)이어도 트랜지스터(300)는 계속 "오프 상태"를 유지한다. 따라서 배선(3002)의 전위를 판정함으로써 노드 FG에 유지된 데이터를 판독할 수 있다.
도 30의 (A)에 도시된 구조를 각각 가지는 반도체 장치들을 매트릭스로 배열함으로써, 기억 장치(메모리 셀 어레이)를 형성할 수 있다.
또한 메모리 셀이 배열되는 경우에는 판독 동작에서 원하는 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들어, 트랜지스터(300)로서 p채널 트랜지스터를 사용하면, 메모리 셀은 NOR형 구조를 가진다. 이로써, 노드 FG에 공급된 전하에 상관없이 트랜지스터(300)가 "오프 상태"인 전위, 즉 V th_H보다 낮은 전위를 데이터가 판독되지 않는 메모리 셀의 배선(3005)에 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 또는, 트랜지스터(300)로서 n채널 트랜지스터를 사용하면, 메모리 셀은 NAND형 구조를 가진다. 이로써, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(300)가 "온 상태"인 전위, 즉 V th_L보다 높은 전위를 데이터가 판독되지 않는 메모리 셀의 배선(3005)에 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다.
<반도체 장치의 회로 구성 2>
도 30의 (B)의 반도체 장치는 트랜지스터(300)를 제공하지 않는 점에서 도 30의 (A)의 반도체 장치와 상이하다. 이 경우에도 데이터는 도 30의 (A)의 반도체 장치와 비슷한 식으로 기록 및 유지될 수 있다.
도 30의 (B)의 반도체 장치에서의 데이터의 판독에 대하여 설명한다. 트랜지스터(200)가 온 상태가 되면, 부유 상태에 있는 배선(3003)과 용량 소자(100)가 서로 전기적으로 접속되고, 배선(3003)과 용량 소자(100) 사이에서 전하가 재분배된다. 결과적으로 배선(3003)의 전위가 변화된다. 배선(3003)의 전위의 변화량은 용량 소자(100)의 한쪽 전극의 전위(또는 용량 소자(100)에 축적된 전하)에 따라 달라진다.
예를 들어 전하 재분배 후의 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, V는 용량 소자(100)의 한쪽 전극의 전위, C는 용량 소자(100)의 용량, C B는 배선(3003)의 용량 성분, 그리고 V B0은 전하 재분배 전의 배선(3003)의 전위이다. 따라서 메모리 셀이 용량 소자(100)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 경우의 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))가 전위 V 0을 유지하는 경우의 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 구성을 채용하는 경우에는 실리콘을 사용한 트랜지스터를 메모리 셀을 구동하기 위한 구동 회로에 사용할 수 있고, 산화물 반도체를 사용한 트랜지스터를 트랜지스터(200)로서 구동 회로 위에 적층할 수 있다.
산화물 반도체를 사용하며, 오프 상태 전류가 낮은 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면 리프레시 동작이 필요 없게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어 소비전력을 충분히 저감시킬 수 있다. 또한 전력이 공급되지 않는 경우(또한 전위는 바람직하게는 고정됨)에도 저장된 데이터를 오랫동안 유지할 수 있다.
또한 상기 반도체 장치에서는 데이터 기록에 높은 전압이 불필요하고 소자의 열화가 일어나기 어렵다. 예를 들어 종래의 비휘발성 메모리와 달리 플로팅 게이트로의 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에 절연체의 열화 등의 문제가 일어나지 않는다. 즉, 기존의 비휘발성 메모리와 달리, 본 발명의 일 형태의 반도체 장치는 데이터를 재기록할 수 있는 횟수에 대한 제한이 없고, 그 신뢰성이 대폭으로 향상된 것이다. 또한 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록됨으로써 고속 동작을 달성할 수 있다.
<반도체 장치의 구조 1>
본 발명의 일 형태의 반도체 장치는 도 23에 나타낸 바와 같이 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다. 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공된다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(314), 기판(311)의 일부인 반도체 영역(312), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(318a 및 318b)을 포함한다.
트랜지스터(300)는 p채널 트랜지스터 또는 n채널 트랜지스터이어도 좋다.
반도체 영역(312) 중의 채널이 형성되는 영역, 그 부근의 영역, 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(318a 및 318b) 등은, 실리콘계 반도체 등의 반도체, 더 바람직하게는 단결정 실리콘 등을 함유하는 것이 바람직하다. 또는 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함하는 재료가 포함되어도 좋다. 결정 격자에 응력을 인가하여 격자 간격을 변화시킴으로써 유효 질량이 제어되는 실리콘이 함유되어도 좋다. 또는, 트랜지스터(300)는 GaAs 및 GaAlAs 등을 사용한 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역(318a 및 318b)은, 반도체 영역(312)에 사용되는 반도체 재료에 더하여 비소 또는 인 등의 n형 전도성을 부여하는 원소 또는 붕소 등의 p형 전도성을 부여하는 원소를 함유한다.
게이트 전극으로서 기능하는 도전체(316)는 비소 또는 인 등의 n형 전도성을 부여하는 원소, 또는 붕소 등의 p형 전도성을 부여하는 원소를 함유하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성될 수 있다.
또한 도전체의 일함수를 도전체의 재료에 의하여 결정함으로써 문턱 전압을 조정할 수 있다. 구체적으로, 도전체로서 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한, 도전체의 도전성과 매립성을 확립하기 위하여 도전체로서 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히 텅스텐은 내열성의 관점에서 바람직하다.
또한 도 23에 나타낸 트랜지스터(300)는 그저 예이고, 거기에 나타낸 그 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하여도 좋다. 도 30의 (B)에 나타낸 회로 구성을 사용하는 경우, 트랜지스터(300)를 생략하여도 좋다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)를 순차적으로 적층한다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성될 수 있다.
절연체(322)는, 절연체(322) 아래에 놓인 트랜지스터(300) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(322)의 상면은 평탄화의 수준을 높이기 위하여 CMP(chemical mechanical polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(324)는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200)가 형성되는 영역으로, 수소 등의 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다. 여기서 배리어성이란 내산화성이 높고, 산소 그리고 수소 및 물로 대표되는 불순물의 확산을 억제하는 기능을 말한다. 예를 들어, 배리어성을 가진 막의 산소 또는 수소의 확산 거리는 350℃ 또는 400℃의 분위기하에서, 1시간당 50nm 이하이다. 350℃ 또는 400℃에서 배리어성을 가진 막의 산소 또는 수소의 확산 거리는, 바람직하게는 1시간당 30nm 이하, 더 바람직하게는 1시간당 20nm 이하이다.
수소에 대한 배리어성을 가지는 막의 예로서, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등의 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨에 의하여, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(200)와 트랜지스터(300) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
수소의 방출량은 예를 들어, TDS(thermal desorption spectroscopy)에 의하여 측정할 수 있다. 예를 들어, 절연체(324)의 단위 면적당 수소 원자로 환산된 절연체(324)로부터의 수소의 방출량은 50℃에서 500℃의 범위에 있어서 TDS 분석에서 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이다.
또한 절연체(326)의 유전율은 절연체(324)보다 낮은 것이 바람직하다. 예를 들어, 절연체(324)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어, 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감시킬 수 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 각각 플러그 또는 배선으로서 기능한다. 또한, 후술하는 바와 같이, 플러그 또는 배선으로서 기능하는 도전체의 복수의 구조를 총괄하여 같은 부호로 나타내는 경우가 있다. 또한, 본 명세서 등에서는, 배선 및 배선과 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어, 도전체(328) 및 도전체(330))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 구조 또는 적층 구조로 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 가지는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용하면 배선의 저항을 저감시킬 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 23에서, 절연체(350), 절연체(352), 및 절연체(354)를 순차적으로 적층한다. 또한, 도전체(356)를 절연체(350), 절연체(352), 및 절연체(354)에 형성한다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(356)는 도전체(328) 및 도전체(330)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다.
또한 예를 들어, 절연체(350)는 절연체(324)와 같이, 수소에 대한 배리어성을 가지는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 가지는 도전체가 포함되는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 도전체가 수소에 대한 배리어성을 가지는 절연체(350)의 개구에 형성된다. 이와 같은 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는 예를 들어, 질화 탄탈럼을 사용하여도 좋다. 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선의 도전성을 유지하면서, 트랜지스터(300)로부터의 수소의 확산을 방지할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 것이 바람직하다.
절연체(354) 위에, 절연체(358), 절연체(210), 절연체(212), 절연체(213), 절연체(214), 및 절연체(216)를 순차적으로 적층한다. 절연체(358, 210, 212, 213, 214, 및 216) 중 어느 것에, 산소 또는 수소에 대한 배리어성을 가지는 재료를 사용하는 것이 바람직하다.
절연체(358 및 212)는 예를 들어 기판(311), 또는 트랜지스터(300)가 형성되는 영역 등으로부터 트랜지스터(200)가 형성되는 영역으로, 수소 등의 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다. 그러므로, 절연체(358 및 212)는 절연체(324)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다.
수소에 대한 배리어성을 가지는 막의 예로서, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등의 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨에 의하여, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(200)와 트랜지스터(300) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
수소에 대한 배리어성을 가지는 막으로서, 예를 들어, 절연체(213 및 214) 각각으로서 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소와 수분 등의 불순물의 침투를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
예를 들어, 절연체(210 및 216)는 절연체(320)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 층간막으로서 비교적 유전율이 낮은 재료를 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(216)로서 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
도전체(218), 및 트랜지스터(200)에 포함되는 도전체(도전체(205)) 등은 절연체(358, 210, 212, 213, 214, 및 216)에 매립되어 있다. 또한 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(218)는 도전체(328) 및 도전체(330)를 형성하는 데 사용된 것과 비슷한 재료를 사용하여 형성할 수 있다.
특히, 절연체(358, 212, 213, 및 214)와 접하는 영역의 도전체(218)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 이와 같은 구조에서, 트랜지스터(300)와 트랜지스터(200)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 완전히 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
예를 들어, 절연체(224)가 과잉 산소 영역을 포함하면, 도전체(218) 등, 절연체(224)와 접하는 도전체는 내산화성이 높은 도전체인 것이 바람직하다. 도면에 나타낸 바와 같이, 도전체(218), 및 트랜지스터(200)에 포함되는 도전체(도전체(205)) 위에, 배리어성을 가지는 도전체(219)를 제공하여도 좋다. 이 구조에 의하여, 도전체(218) 및 트랜지스터(200)에 포함되는 도전체(도전체(205))가 과잉 산소 영역의 산소와 반응하고, 산화물을 생성하는 것을 억제할 수 있다.
절연체(224) 위에 트랜지스터(200)를 제공한다. 또한 상술한 실시형태에서 설명한 트랜지스터 구조 중 어느 것을 트랜지스터(200)의 구조로서 사용할 수 있다. 도 23에 나타낸 트랜지스터(200)는 그저 예이고, 거기에 나타낸 그 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하여도 좋다.
트랜지스터(200) 위에 절연체(280)를 제공한다. 절연체(280)에서, 과잉 산소 영역을 형성하는 것이 바람직하다. 특히, 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 트랜지스터(200) 부근의 층간막 등에, 과잉 산소 영역을 포함하는 절연체를 제공하면, 트랜지스터(200)의 산소 결손을 저감함으로써, 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 포함하는 절연체로서, 구체적으로는, 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 방출되는 산화물은, TDS 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하가 바람직하다.
예를 들어, 이와 같은 재료로서, 산화 실리콘 또는 산화질화 실리콘을 함유하는 재료가 사용되는 것이 바람직하다. 또는, 금속 산화물이 사용될 수 있다. 또한 본 명세서에서, "산화질화 실리콘"이란 질소보다 높은 비율로 산소를 함유하는 재료를 말하고, "질화산화 실리콘"이란 산소보다 높은 비율로 질소를 함유하는 재료를 말한다.
트랜지스터(200)를 덮는 절연체(280)는 그 하방의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다. 도전체(244) 등은 절연체(280)에 매립된다.
도전체(244)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(244)는 도전체(328) 및 도전체(330)를 형성하는 데 사용된 것과 비슷한 재료를 사용하여 형성할 수 있다.
예를 들어, 도전체(244)를 적층 구조를 가지도록 형성하면, 도전체(244)는 산화하기 어려운(내산화성이 높은) 도전체를 포함하는 것이 바람직하다. 특히, 과잉 산소 영역을 포함하는 절연체(280)와 접하는 영역에서 내산화성이 높은 도전체를 제공하는 것이 바람직하다. 이와 같은 구조에 의하여 도전체(244)가 절연체(280)로부터 과잉 산소를 흡수하는 것을 방지할 수 있다. 또한, 도전체(244)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 과잉 산소 영역을 포함하는 절연체(280)와 접하는 영역에, 수소 등의 불순물에 대한 배리어성을 가지는 도전체를 제공함으로써, 도전체(244)의 불순물의 확산, 도전체(244)의 일부의 확산, 및 도전체(244)를 통한 외부로부터의 불순물의 확산을 방지할 수 있다.
도전체(244) 위에 도전체(246), 도전체(124), 도전체(112a), 및 도전체(112b)를 제공하여도 좋다. 도전체(246) 및 도전체(124)는, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(112a) 및 도전체(112b)는 용량 소자(100)의 전극으로서 기능한다. 도전체(246) 및 도전체(112a)는 동시에 형성할 수 있다. 도전체(124) 및 도전체(112b)는 동시에 형성할 수 있다.
도전체(246), 도전체(124), 도전체(112a), 및 도전체(112b)에는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 함유하는 금속막; 또는 상술한 원소 중 어느 것을 그 성분으로서 함유하는 금속 질화막(예를 들어, 질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 산화 인듐, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수도 있다.
특히, 도전체(246) 및 도전체(112a)에 질화 탄탈럼막 등의 금속 질화물막을 사용하는 것은, 이와 같은 금속 질화물막이 수소 또는 산소에 대한 배리어성을 가지고, 산화하기 어렵기(내산화성이 높기) 때문에 바람직하다. 한편, 도전체(124) 및 도전체(112b)는 텅스텐 등의 도전성이 높은 재료를 적층함으로써 형성되는 것이 바람직하다. 상기 재료들의 조합을 사용함으로써, 배선의 도전성을 지키면서 절연체(280) 및 트랜지스터(200)로의 수소의 확산을 방지할 수 있다. 도 23에 도전체(246)와 도전체(124)의 2층 구조를 나타내었지만, 이 구조에 한정되지 않고, 단층 또는 3층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 형성하여도 좋다.
또한, 도전체(124) 위에 배리어층(281)을 제공하여도 좋다. 배리어층(281)에 의하여, 도전체(124)가 나중의 단계에서 산화되는 것을 억제할 수 있다. 또한, 도전체(124)에 함유된 불순물의 확산 및 도전체(124)의 일부의 확산을 억제할 수 있다. 불순물이 도전체(124), 도전체(246), 및 도전체(244)를 관통하여 절연체(280)로 확산되는 것을 억제할 수 있다.
또한 배리어층(281)은 절연성 재료를 사용하여 형성할 수 있다. 그 경우, 배리어층(281)은 용량 소자(100)의 유전체의 일부로서 기능하여도 좋다. 배리어층(281)은 도전성 재료를 사용하여 형성하여도 좋다. 그 경우, 배리어층(281)은 배선 또는 전극의 일부로서 기능하여도 좋다.
산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 또는 질화 탄탈럼 등의 금속 질화물 등을 배리어층(281)에 사용하는 것이 바람직하다. 특히, 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소와 수분 등의 불순물의 침투를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 반도체 장치의 제작 공정 중 및 제작 공정 후에 도전체(124) 그리고 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다.
배리어층(281) 및 절연체(280) 위에 절연체(282)가 제공된다. 산소 또는 수소에 대한 배리어성을 가지는 재료가 절연체(282)에 사용되는 것이 바람직하다. 이로써, 절연체(282)는 절연체(214)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 예를 들어, 절연체(282)로서 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물이 사용되는 것이 바람직하다.
특히, 산화 알루미늄은 산소, 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소와 수분 등의 불순물의 침투를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
그러므로, 트랜지스터(200) 및 과잉 산소 영역을 포함하는 절연체(280)가 절연체(212, 213, 및 214)의 적층 구조와 절연체(282) 사이에 위치할 수 있다. 절연체(212, 213, 214, 및 282) 각각은 산소, 또는 수소 및 물 등의 불순물의 확산을 방지하는 배리어성을 가진다.
절연체(280) 및 트랜지스터(200)로부터 방출된 산소가 용량 소자(100)가 형성된 층 또는 트랜지스터(300)가 형성된 층으로 확산되는 것을 방지할 수 있다. 또한, 절연체(282)의 위쪽의 층 및 절연체(214)의 아래쪽의 층으로부터 트랜지스터(200)로 수소 및 물 등의 불순물이 확산되는 것을 방지할 수 있다.
즉, 절연체(280)의 과잉 산소 영역으로부터 트랜지스터(200)에서 채널이 형성되는 산화물에 산소를 효율적으로 공급할 수 있어, 산소 결손을 저감할 수 있다. 또한, 트랜지스터(200)에서 채널이 형성되는 산화물에, 불순물에 의하여 산소 결손이 형성되는 것을 방지할 수 있다. 이로써, 트랜지스터(200)에서 채널이 형성되는 산화물을, 낮은 결함 준위 밀도 및 안정된 특성을 가진 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지하고, 신뢰성을 향상시킬 수 있다.
여기서, 대면적 기판을 반도체 소자로 분단하여, 복수의 반도체 장치를 칩 형상으로 각각 형성할 때 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고도 함)에 대하여 설명한다. 분단 방법의 예에는, 예를 들어, 기판에 반도체 소자를 분리하기 위한 홈(다이싱 라인)을 형성한 후, 기판을 다이싱 라인을 따라 절단하여, 분리된 복수의 반도체 장치를 얻는다. 도 29의 (A) 및 (B) 각각은 다이싱 라인 부근의 단면도이다.
예를 들어, 도 29의 (A)에 도시된 바와 같이, 트랜지스터(200)를 포함하는 메모리 셀의 테두리에 제공되는 다이싱 라인(도 29의 (A)에서 일점쇄선으로 나타냄)과 중첩되는 영역 부근에서, 절연체(212, 213, 214, 216, 224, 및 280)에 개구를 제공한다. 또한, 절연체(282)를 절연체(212, 213, 214, 216, 224, 및 280)의 측면을 덮도록 제공한다.
여기서, 배리어층(281)이 절연성을 가질 경우, 절연체(282)와 개구의 내면 사이에 배리어층(281)을 개재하여, 절연체(282)를 개구에 제공하는 것이 바람직하다. 배리어층(281)에 의하여, 불순물의 확산을 더 억제할 수 있다.
따라서, 개구에서, 절연체(212, 213, 및 214)는 배리어층(281)과 접한다. 이때, 절연체(212, 213, 및 214) 중 적어도 하나는 절연체(282)를 형성하는 데 사용되는 것과 동일한 재료 및 동일한 방법을 사용하여 형성함으로써, 그들간의 밀착성을 향상시킬 수 있다. 또한 배리어층(281) 및 절연체(282)는 동일한 재료를 사용하여 형성되는 것이 바람직하다. 예를 들어, 산화 알루미늄을 사용할 수 있다. 치밀한 막을 형성할 수 있는 방법, 예를 들어 ALD법에 의하여 배리어층(281)을 형성한 후, 절연체(282)를 스퍼터링법 등 퇴적 속도가 빠른 방법에 의하여 형성하여, 높은 생산성 및 높은 배리어성을 달성할 수 있다.
이 구조에서는, 절연체(280) 및 트랜지스터(200)를 절연체(212, 213, 214, 및 282)로 둘러쌀 수 있다. 절연체(212, 213, 214, 및 282) 각각은 산소, 수소, 및 물의 확산을 방지하는 기능을 가지기 때문에, 본 실시형태의 반도체 소자가 제공된 각각의 회로 영역으로 기판을 분단하여 복수의 칩을 형성하더라도, 분단된 기판의 측면 방향으로부터 트랜지스터(200)로 수소 또는 물 등의 불순물이 침입 및 확산되는 것을 방지할 수 있다.
또한, 구조에서, 절연체(280)의 과잉 산소가 절연체(282 및 214)의 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(280)의 과잉 산소는 트랜지스터(200)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 산소에 의하여, 트랜지스터(200)에서 채널이 형성되는 산화물 내의 산소 결손을 저감할 수 있다. 이로써, 트랜지스터(200)에서 채널이 형성되는 산화물을, 낮은 결함 준위 밀도 및 안정된 특성을 가진 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지하고, 신뢰성을 향상시킬 수 있다.
다른 예로서, 도 29의 (B)와 같이, 다이싱 라인(도 29의 (B)에서 일점쇄선으로 나타냄)의 양측에, 절연체(212, 213, 214, 216, 224, 및 280)에 개구를 제공하여도 좋다. 도면에서 개구는 2개이지만, 필요에 따라 복수의 개구를 제공하여도 좋다.
절연체(212, 213, 및 214)는 다이싱 라인의 양측에 제공된 개구 중 적어도 2개의 영역에서 배리어층(281)과 접하기 때문에, 더 높은 밀착성이 얻어진다. 또한 이 경우에 있어서도, 절연체(212, 213, 및 214) 중 적어도 하나는, 절연체(282)를 형성하는 데 사용된 것과 동일한 재료 및 동일한 방법을 사용하여 형성하면, 그들간의 밀착성을 향상시킬 수 있다.
복수의 개구를 제공하기 때문에, 절연체(282)는 절연체(212, 213, 및 214)와 복수의 영역에서 접할 수 있다. 그러므로, 다이싱 라인으로부터 침입되는 불순물이 트랜지스터(200)로 도달하는 것을 방지할 수 있다.
이와 같은 구조에서, 트랜지스터(200)와 절연체(280)는 단단히 밀봉될 수 있다. 이로써, 트랜지스터(200)에서 채널이 형성되는 산화물을, 낮은 결함 준위 밀도 및 안정된 특성을 가진 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지하고, 신뢰성을 향상시킬 수 있다.
트랜지스터(200) 위쪽에 용량 소자(100)가 제공된다. 용량 소자(100)는 도전체(112)(도전체(112a) 및 도전체(112b)), 배리어층(281), 절연체(282), 절연체(130), 및 도전체(116)를 포함한다.
도전체(112)는 용량 소자(100)의 전극으로서 기능한다. 예를 들어, 도 23의 구조에서, 트랜지스터(200) 및 트랜지스터(300)와 접속되는 플러그 또는 배선으로서 기능하는 도전체(244)의 일부가, 도전체(112)로서 기능한다. 또한 배리어층(281)이 도전성을 가지면, 배리어층(281)은 용량 소자(100)의 전극의 일부로서 기능한다. 배리어층(281)이 절연성을 가지면, 배리어층(281)은 용량 소자(100)의 유전체의 일부로서 기능한다.
이와 같은 구조에 의하여, 전극과 배선을 따로 형성하는 경우에 비하여 공정에서의 단계수가 저감되므로 생산성을 높일 수 있다.
도전체(112)와 도전체(116)에 사이에 위치하는 절연체(282)의 영역은 유전체로서 기능한다. 예를 들어, 절연체(282)에 산화 알루미늄 등의 고유전율(high-k) 재료를 사용함으로써, 용량 소자(100)의 충분한 용량을 확보할 수 있다.
절연체(130)를 유전체의 일부로서 제공하여도 좋다. 절연체(130)는 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 또는 질화 하프늄 등을 사용하여, 단층 또는 적층을 가지도록 형성할 수 있다.
예를 들어, 절연체(282)에 산화 알루미늄 등의 고유전율(high-k) 재료를 사용하는 경우, 절연체(130)에는, 산화질화 실리콘 등의 절연 내력이 큰 재료가 사용되는 것이 바람직하다. 상기 구조를 가지는 용량 소자(100)에서, 절연체(130)때문에 절연 내력을 높일 수 있고, 용량 소자(100)의 정전 파괴를 방지할 수 있다.
도전체(116)는 배리어층(281), 절연체(282), 및 절연체(130)를 개재하여, 도전체(112)의 상면 및 측면을 덮도록 제공된다. 도전체(112)의 측면이 절연체를 개재하여 도전체(116)로 감싸이는 구조에서는, 도전체(112)의 측면에도 용량이 형성되어, 용량 소자의 투영 면적당 용량이 증가된다. 이로써, 반도체 장치는 면적의 저감, 고집적화, 미세화될 수 있다.
또한, 도전체(116)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 가지는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(116)를 도전체 등의 다른 구성과 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용할 수 있다.
도전체(116) 및 절연체(130) 위에 절연체(150)가 제공된다. 절연체(150)는 절연체(320)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 절연체(150)는 아래에 놓인 층으로 인한 거칠기를 덮는 평탄화층으로서 기능하여도 좋다.
상술한 것은 구조예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 억제할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 큰 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<변형예 1>
본 실시형태의 변형예에서는, 도 24에 도시된 바와 같이 도전체(244) 및 배리어층(281)을 형성하여도 좋다. 바꿔 말하면, 플러그 또는 배선으로서 기능하는 도전체(244) 및 용량 소자(100)의 전극의 일부로서 기능하는 도전체(112)를 절연체(280)에 매립하고, 도전체(244) 위에, 배리어성을 가지는 도전체 또는 절연체를 사용하여, 배리어층(281)을 제공하여도 좋다. 이 경우, 배리어층(281)은 배리어성뿐만 아니라 내산화성도 높은 도전체를 사용하여 형성하는 것이 바람직하다. 도전체(244)의 일부가 이 구조에서 용량 소자의 전극(도전체(112))으로서 기능하기 때문에, 반드시 별개의 도전체를 제공할 필요는 없다.
이로써, 도 24에 도시된 바와 같이, 용량 소자(100)는 도전체(244)의 영역인 도전체(112), 절연체(282), 절연체(130), 및 도전체(116)를 포함한다.
용량 소자(100)의 전극으로서 기능하는 도전체(112)는 도전체(244)와 동시에 형성할 수 있다. 이와 같은 구조에 의하여 생산성을 높일 수 있다. 또한, 용량 소자의 전극을 형성하기 위한 마스크가 필요 없기 때문에, 공정에서의 단계수를 삭감할 수 있다.
절연체(216) 위에 절연체(220), 절연체(222), 및 절연체(224)가 이 순서대로 적층된다. 산소 또는 수소에 대한 배리어성을 가지는 재료를 절연체(220, 222, 및 224) 중 어느 것에 사용하는 것이 바람직하다. 또한 절연체(220), 절연체(222), 및 절연체(224)는 트랜지스터(200)의 일부(게이트 절연체)로서 기능하는 경우가 있다.
절연체(224)는 화학량론적 조성을 초과하여 산소를 함유하는 산화물을 포함하는 것이 바람직하다. 즉, 절연체(224)에서는, 화학량론적 조성을 초과하여 산소를 함유하는 영역(이하, 과잉 산소 영역이라고도 함)이 형성되는 것이 바람직하다. 특히, 트랜지스터(200)에서 산화물 반도체를 사용하는 경우, 트랜지스터(200) 부근의 하지막 등에, 과잉 산소 영역을 포함하는 절연체를 제공하면, 트랜지스터(200)의 산소 결손을 저감함으로써, 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 포함하는 절연체로서, 구체적으로는, 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 방출되는 산화물은, TDS 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하가 바람직하다.
예를 들어, 이와 같은 재료로서, 산화 실리콘 또는 산화질화 실리콘을 함유하는 재료가 사용되는 것이 바람직하다. 또는, 금속 산화물이 사용될 수 있다. 또한 본 명세서에서, "산화질화 실리콘"이란 질소보다 높은 비율로 산소를 함유하는 재료를 말하고, "질화산화 실리콘"이란 산소보다 높은 비율로 질소를 함유하는 재료를 말한다.
또한, 절연체(224)가 과잉 산소 영역을 포함할 때, 절연체(222) 또는 절연체(220)는 산소, 수소, 및 물에 대한 배리어성을 가지는 것이 바람직하다. 절연체(222) 또는 절연체(220)가 산소에 대한 배리어성을 가지면, 과잉 산소 영역의 산소는 트랜지스터(300) 측으로 확산되지 않고 효율적으로 트랜지스터(200)의 산화물(230)에 공급된다. 도전체(218) 및 트랜지스터(200)에 포함되는 도전체(도전체(205))가 과잉 산소 영역의 산소와 반응하고, 산화물을 생성하는 것을 억제할 수 있다.
상술한 것은 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 큰 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<변형예 2>
본 실시형태의 변형예에서, 도 25에 도시된 바와 같이 도전체(219), 도전체(244), 및 배리어성을 가진 도전체(246)를 형성하여도 좋다. 바꿔 말하면, 절연체(280)에 플러그 또는 배선으로서 기능하는 도전체(244)를 매립하고, 도전체(244) 위에 배리어성을 가진 도전체(246)를 형성하여도 좋다. 이 경우, 도전체(246)는 배리어성뿐만 아니라 내산화성도 높은 도전체를 사용하는 것이 바람직하다. 이 구조에 의하여, 도전체(246) 및 용량 소자의 전극으로서 기능하는 도전체(112)를 동시에 형성할 수 있다. 또한, 이 구조에서 도전체(246)가 배리어층으로서도 기능하기 때문에 별개의 배리어층을 제공할 필요가 없다.
이로써, 도 25에 도시된 바와 같이, 용량 소자(100)는 도전체(112), 절연체(282), 절연체(130), 및 도전체(116)를 포함한다. 용량 소자(100)의 전극으로서 기능하는 도전체(112)는 도전체(246)와 동시에 형성할 수 있다.
상술한 것은 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 큰 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<변형예 3>
본 실시형태의 변형예에서, 도 26에 도시된 바와 같은 용량 소자(100)를 제공하여도 좋다. 즉, 절연체(280)에 플러그 또는 배선으로서 기능하는 도전체(244)를 매립하고, 도전체(244) 위에, 배리어성을 가진 배리어층(281)을 제공한 후, 배리어성을 가진 절연체(282), 및 절연체(284)를 제공한다. 그 후, 절연체(284) 위에, 평탄성이 높은 절연체(286)를 형성함으로써, 평탄성이 높은 절연체(286) 위에 용량 소자(100)를 제공할 수 있다.
용량 소자(100)는 절연체(286) 위에 제공되고, 도전체(112)(도전체(112a) 및 도전체(112b)), 절연체(130), 절연체(132), 절연체(134), 및 도전체(116)를 포함한다. 또한 도전체(124)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다.
도전체(112)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 가지는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(112)를 도전체 등의 다른 구성과 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용할 수 있다.
도전체(112) 위에 절연체(130, 132, 및 134)가 제공된다. 절연체(130, 132, 및 134) 각각은 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 또는 질화 하프늄 등을 사용하여 형성될 수 있다. 도면에서 3층 구조를 도시하였지만, 단층 구조, 2층의 적층 구조, 또는 4층 이상의 적층 구조를 채용하여도 좋다.
예를 들어, 산화질화 실리콘 등의 절연 내력이 높은 재료를 절연체(130 및 134)에 사용하는 것이 바람직하고, 절연체(132)에 산화 알루미늄 등의 고유전율(high-k) 재료를 사용하는 것이 바람직하다. 상기 구조를 가지는 용량 소자(100)에서, 고유전율(high-k) 절연체로 충분한 용량을 제공할 수 있고, 절연 내력이 큰 절연체로 절연 내력이 향상시키고 용량 소자(100)의 정전 파괴를 방지할 수 있다.
도전체(116)는 절연체(130, 132, 및 134)를 개재하여 도전체(112) 위에 제공된다. 또한, 도전체(116)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 가지는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(116)를 도전체 등의 다른 구성과 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용하여도 좋다.
또한 한쪽 전극으로서 기능하는 도전체(112)가 도전체(112b)와 같은 볼록 구조체를 포함하면, 용량 소자의 투영 면적당 용량을 증가시킬 수 있다. 이로써, 반도체 장치는 면적의 저감, 고집적화, 미세화될 수 있다.
상술한 것은 구조예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 큰 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<변형예 4>
도 27은 본 실시형태의 다른 변형예를 도시한 것이다. 도 27은 트랜지스터(200 및 300)의 구조에서 도 23과 다르다.
도 27에 도시된 트랜지스터(300)에서, 채널이 형성되는 반도체 영역(312)(기판(311)의 일부)이 볼록 형상을 가진다. 또한, 도전체(316)는 반도체 영역(312)의 상면 및 측면을 절연체(314)를 개재하여 덮도록 제공된다. 또한 도전체(316)는 일함수를 조정하는 재료를 사용하여 형성하여도 좋다. 이와 같은 구조를 가지는 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 한다. 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를, 볼록부의 상면에 접하여 제공하여도 좋다. 볼록부가 반도체 기판의 일부를 가공함으로써 형성되는 경우를 여기서 설명하였지만, 볼록부를 가지는 반도체막은 SOI 기판을 가공함으로써 형성되어도 좋다.
도 27의 트랜지스터(200)의 구조의 자세한 사항에 대하여 상술한 실시형태에서 설명하였다. 산화물, 게이트 절연체, 및 게이트로서 기능하는 도전체는, 절연체(280)에 형성된 개구에 형성된다. 이로써, 적어도 게이트로서 기능하는 도전체 위에 배리어성을 가지는 도전체(246)를 형성하는 것이 바람직하다.
도전체(112)(도전체(246))가, 산소, 수소, 또는 물에 대한 배리어성을 가지는 도전체(예를 들어 질화 탄탈럼)와 도전성이 높은 도전체(예를 들어 텅스텐 또는 구리)의 적층 구조를 가지는 경우, 도전성이 높은 도전체(예를 들어 텅스텐 또는 구리)는 질화 탄탈럼 및 배리어층(281)에 의하여 완전히 밀봉된다. 이로써, 도전체 자체(예를 들어 구리)의 확산뿐만 아니라 절연체(282)의 위쪽으로부터 도전체(244)를 통하여 불순물이 침입되는 것도 방지할 수 있다.
또한 트랜지스터(200) 위쪽에 용량 소자(100)가 제공된다. 도 27의 구조에서, 용량 소자(100)는 도전체(112), 배리어성을 가지는 도전체(246), 절연체(282), 절연체(130), 및 도전체(116)를 포함한다.
도전체(112)는 용량 소자(100)의 전극으로서 기능한다. 예를 들어, 도 27의 구조에서, 트랜지스터(200) 및 트랜지스터(300)와 접속되는 플러그 또는 배선으로서 기능하는 도전체(244)의 일부가, 도전체(112)로서 기능한다. 또한 배리어층(281)이 도전성을 가지면, 배리어층(281)은 용량 소자(100)의 전극의 일부로서 기능한다. 배리어층(281)이 절연성을 가지면, 배리어층(281)은 용량 소자(100)의 유전체로서 기능한다.
이와 같은 구조에 의하여, 전극과 배선을 따로 형성하는 경우에 비하여 공정에서의 단계수가 저감되므로 생산성을 높일 수 있다.
상술한 것은 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 큰 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<변형예 5>
도 28은 본 실시형태의 다른 변형예를 도시한 것이다. 도 28은 트랜지스터(200)의 구조에서 도 26과 다르다.
도 28에 도시된 바와 같이, 절연체(279) 및 배리어층(271)이 제공되어도 좋다. 절연체(279)는 절연체(280)를 형성하는 데 사용되는 것과 비슷한 재료 및 방법을 사용하여 형성할 수 있다. 즉, 절연체(280)처럼, 절연체(279)는 화학량론적 조성을 초과하여 산소를 함유하는 산화물을 포함하는 것이 바람직하다. 그러므로, 절연체(279)는 산화 실리콘막 또는 산화질화 실리콘막 등 산소를 함유하는 절연체이다. 과잉 산소를 함유하는 절연체로서, 적절히 설정된 조건하의 CVD법 또는 스퍼터링법에 의하여, 대량의 산소가 함유된 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다. 절연체(279)가 되는 절연체가 형성된 후, 절연체의 상면의 평탄성을 향상시키기 위하여 CMP법 등을 사용하는 평탄화 처리를 수행하여도 좋다. 절연체(279)에 과잉 산소 영역을 형성하기 위하여 예를 들어, 이온 주입법, 이온 도핑법, 또는 플라스마 처리에 의하여 산소가 첨가되어도 좋다.
배리어층(271)은 산소에 대한 배리어성을 가지는 절연체 또는 도전체를 사용하여 형성된다. 배리어층(271)은 예를 들어, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 또는 질화 탄탈럼 등을 사용하여 스퍼터링법 또는 ALD(atomic layer deposition)법에 의하여 형성할 수 있다.
절연체(279) 및 배리어층(271) 위에 절연체(280)가 제공된다. 절연체(279)를 형성하는 데 사용된 것과 같은 재료 및 방법을 사용하여 절연체(280)를 형성하면, 절연체(280)에 과잉 산소 상태로 하기 위한 처리를 행하는 경우, 도입된 과잉 산소는 절연체(280)뿐만 아니라, 절연체(279)로도 확산된다. 절연체(280) 및 절연체(279)에 과잉 산소 영역을 형성하기 위하여, 예를 들어, 이온 주입법, 이온 도핑법, 또는 플라스마 처리에 의하여 절연체(280)에 산소를 첨가하여도 좋다.
상술한 것은 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 큰 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<변형예 6>
도 31의 (A) 및 (B)는 본 실시형태의 다른 변형예를 도시한 것이다. 도 31의 (A) 및 (B)는 각각, 일점쇄선 A1-A2가 축으로서 기능하는, 채널 길이 및 채널 폭 방향에서의 트랜지스터(200)의 단면도이다.
도 31의 (A) 및 (B)에 도시된 바와 같이, 트랜지스터(200), 및 과잉 산소 영역을 포함하는 절연체(280)를, 절연체(212 및 214)의 적층 구조와, 절연체(282 및 284)의 적층 구조로 둘러싸여도 좋다. 이때, 트랜지스터(200)와, 트랜지스터(300)와 용량 소자(100)를 접속하는 관통 전극 사이의 영역에서, 절연체(212 및 214)의 적층 구조와 절연체(282 및 284)의 적층 구조가 접하는 것이 바람직하다.
따라서, 절연체(280) 및 트랜지스터(200)로부터 방출된 산소가 용량 소자(100)가 형성된 층 또는 트랜지스터(300)가 형성된 층으로 확산되는 것을 방지할 수 있다. 또한, 절연체(282)의 위쪽의 층 및 절연체(214)의 아래쪽의 층으로부터 트랜지스터(200)로 수소 및 물 등의 불순물이 확산되는 것을 방지할 수 있다.
즉, 절연체(280)의 과잉 산소 영역으로부터 트랜지스터(200)에서 채널이 형성되는 산화물에 산소를 효율적으로 공급할 수 있어, 산소 결손을 저감할 수 있다. 또한, 트랜지스터(200)에서 채널이 형성되는 산화물에, 불순물에 의하여 산소 결손이 형성되는 것을 방지할 수 있다. 이로써, 트랜지스터(200)에서 채널이 형성되는 산화물을, 낮은 결함 준위 밀도 및 안정된 특성을 가진 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지하고, 신뢰성을 향상시킬 수 있다.
<변형예 7>
도 32의 (A) 및 (B)는 본 실시형태의 다른 변형예를 도시한 것이다. 도 32의 (A)는 도 30의 (A)에 도시된, 매트릭스로 배치된 각각의 반도체 장치의 행의 일부를 나타낸 회로도이다. 도 32의 (B)는 도 32의 (A)에 상당한 반도체 장치의 단면도이다.
도 32의 (A) 및 (B)에서, 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함하는 반도체 장치; 트랜지스터(301), 트랜지스터(201), 및 용량 소자(101)를 포함하는 반도체; 트랜지스터(302), 트랜지스터(202), 및 용량 소자(102)를 포함하는 반도체 장치가 같은 행에 배치되어 있다.
도 32의 (B)에 도시된 바와 같이, 복수의 트랜지스터(도면에서 트랜지스터(200 및 201)), 및 과잉 산소 영역을 포함하는 절연체(280)를, 절연체(212 및 214)의 적층 구조와, 절연체(282 및 284)의 적층 구조로 둘러싸여도 좋다. 이때, 트랜지스터(200, 201, 또는 202)와, 트랜지스터(300, 301, 또는 302)와 용량 소자(100, 101, 또는 102)를 접속하는 관통 전극 사이에, 절연체(212 및 214)와 절연체(282 및 284)가 적층된 구조가 형성되는 것이 바람직하다.
따라서, 절연체(280) 및 트랜지스터(200)로부터 방출된 산소가 용량 소자(100)가 형성된 층 또는 트랜지스터(300)가 형성된 층으로 확산되는 것을 방지할 수 있다. 또한, 절연체(282)의 위쪽의 층 및 절연체(214)의 아래쪽의 층으로부터 트랜지스터(200)로 수소 및 물 등의 불순물이 확산되는 것을 방지할 수 있다.
즉, 절연체(280)의 과잉 산소 영역으로부터 트랜지스터(200)에서 채널이 형성되는 산화물에 산소를 효율적으로 공급할 수 있어, 산소 결손을 저감할 수 있다. 또한, 트랜지스터(200)에서 채널이 형성되는 산화물에, 불순물에 의하여 산소 결손이 형성되는 것을 방지할 수 있다. 이로써, 트랜지스터(200)에서 채널이 형성되는 산화물을, 낮은 결함 준위 밀도 및 안정된 특성을 가진 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지하고, 신뢰성을 향상시킬 수 있다.
<변경예 8>
도 33은 본 실시형태의 다른 변형예를 도시한 것이다. 도 33은 트랜지스터(201) 및 트랜지스터(202)를 집적한, 도 32의 (A) 및 (B)에 도시된 반도체 장치의 단면도이다.
도 33에 도시된 바와 같이, 트랜지스터(201)의 소스 전극 또는 드레인 전극으로 기능하는 도전체가 용량 소자(101)의 한쪽 전극으로서 기능하는 도전체(112)의 기능을 가져도 좋다. 이때, 트랜지스터(201)의 산화물, 및 트랜지스터(201)의 게이트 절연체로서 기능하는 절연체가 트랜지스터(201)의 소스 전극 또는 드레인 전극으로서 기능하는 도전체 위로 연장된 영역이, 용량 소자(101)의 절연체로서 기능한다. 그러므로, 용량 소자(101)의 다른 쪽 전극으로서 기능하는 도전체(116)를 절연체(250) 및 산화물(230c)을 개재하여 도전체(240a) 위에 적층하여도 좋다. 이 구조는 반도체 장치의 면적의 저감, 고집적화, 및 미세화로 이어질 수 있다.
트랜지스터(201)와 트랜지스터(202)는 서로 중첩되어도 좋다. 이 구조는 반도체 장치의 면적의 저감, 고집적화, 및 미세화로 이어질 수 있다.
복수의 트랜지스터(도면에서 트랜지스터(201 및 202)), 및 과잉 산소 영역을 포함하는 절연체(280)를, 절연체(212 및 214)의 적층 구조와, 절연체(282 및 284)의 적층 구조로 둘러싸여도 좋다. 이때, 트랜지스터(200, 201, 또는 202)와, 트랜지스터(300, 301, 또는 302)와 용량 소자(100, 101, 또는 102)를 접속하는 관통 전극 사이에, 절연체(212 및 214)와 절연체(282 및 284)가 적층된 구조가 형성되는 것이 바람직하다.
따라서, 절연체(280) 및 트랜지스터(200)로부터 방출된 산소가 용량 소자(100)가 형성된 층 또는 트랜지스터(300)가 형성된 층으로 확산되는 것을 방지할 수 있다. 또한, 절연체(282)의 위쪽의 층 및 절연체(214)의 아래쪽의 층으로부터 트랜지스터(200)로 수소 및 물 등의 불순물이 확산되는 것을 방지할 수 있다.
즉, 절연체(280)의 과잉 산소 영역으로부터 트랜지스터(200)에서 채널이 형성되는 산화물에 산소를 효율적으로 공급할 수 있어, 산소 결손을 저감할 수 있다. 또한, 트랜지스터(200)에서 채널이 형성되는 산화물에, 불순물에 의하여 산소 결손이 형성되는 것을 방지할 수 있다. 이로써, 트랜지스터(200)에서 채널이 형성되는 산화물을, 낮은 결함 준위 밀도 및 안정된 특성을 가진 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 트랜지스터 등을 포함하는 반도체 장치의 회로의 예에 대하여 설명한다.
<회로>
본 발명의 일 형태의 트랜지스터 등을 포함하는 반도체 장치의 회로의 예에 대하여, 도 34 및 도 35를 참조하여 설명한다.
<기억 장치 1>
도 34의 반도체 장치는 트랜지스터(3400) 및 배선(3006)이 포함되는 점에서 상술한 실시형태에서 설명된 반도체 장치와 다르다. 이 경우에도 데이터는 상술한 실시형태에서 설명된 반도체 장치와 비슷한 식으로 기록 및 유지될 수 있다. 상술한 트랜지스터(300)와 비슷한 트랜지스터를 트랜지스터(3400)로서 사용할 수 있다.
배선(3006)은 트랜지스터(3400)의 게이트에 전기적으로 접속되고, 트랜지스터(3400)의 소스 및 드레인 중 한쪽은 트랜지스터(300)의 드레인과 전기적으로 접속되고, 트랜지스터(3400)의 소스 및 드레인 중 다른 쪽은 배선(3003)과 전기적으로 접속된다.
<기억 장치 2>
반도체 장치(기억 장치)의 변형예에 대하여 도 35의 회로도를 참조하여 설명한다.
도 35에 도시된 반도체 장치는 트랜지스터(4100, 4200, 4300, 및 4400) 및 용량 소자(4500 및 4600)를 포함한다. 여기서, 상술한 트랜지스터(300)와 비슷한 트랜지스터를 트랜지스터(4100)로서 사용할 수 있고, 상술한 트랜지스터(200)와 비슷한 트랜지스터를 트랜지스터(4200 내지 4400)로서 사용할 수 있다. 상술한 용량 소자(100)와 비슷한 용량 소자를 용량 소자(4500 및 4600)로서 사용할 수 있다. 도 35에는 도시되지 않았지만, 도 35에서는 복수의 반도체 장치가 매트릭스로 제공된다. 도 35의 반도체 장치는 배선(4001), 배선(4003), 및 배선(4005 내지 4009)에 공급되는 신호 또는 전위에 따라 데이터 전압의 기록 및 판독을 제어할 수 있다.
트랜지스터(4100)의 소스 및 드레인 중 한쪽은 배선(4003)에 접속된다. 트랜지스터(4100)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 도 35에서, 트랜지스터(4100)는 p채널 트랜지스터이지만, 트랜지스터(4100)는 n채널 트랜지스터이어도 좋다.
도 35의 반도체 장치는 2개의 데이터 유지부를 포함한다. 예를 들어, 제 1 데이터 유지부는 노드(FG1)에 접속되는, 트랜지스터(4400)의 소스 및 드레인 중 한쪽과, 용량 소자(4600)의 한쪽 전극과, 트랜지스터(4200)의 소스 및 드레인 중 한쪽 사이에서 전하를 유지한다. 제 2 데이터 유지부는 노드(FG2)에 접속되는, 트랜지스터(4100)의 게이트와, 트랜지스터(4200)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(4300)의 소스 및 드레인 중 한쪽과, 용량 소자(4500)의 한쪽 전극 사이에서 전하를 유지한다.
트랜지스터(4300)의 소스 및 드레인 중 다른 쪽은 배선(4003)에 접속된다. 트랜지스터(4400)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 트랜지스터(4400)의 게이트는 배선(4005)에 접속된다. 트랜지스터(4200)의 게이트는 배선(4006)에 접속된다. 트랜지스터(4300)의 게이트는 배선(4007)에 접속된다. 용량 소자(4600)의 다른 쪽 전극은 배선(4008)에 접속된다. 용량 소자(4500)의 다른 쪽 전극은 배선(4009)에 접속된다.
트랜지스터(4200, 4300, 및 4400) 각각은 데이터 전압의 기록 및 전하의 유지를 제어하는 스위치로서 기능한다. 또한, 트랜지스터(4200, 4300, 및 4400) 각각으로서는, 오프 상태에서 소스와 드레인 사이를 흐르는 전류가 낮은(오프 상태 전류가 낮은) 트랜지스터를 사용하는 것이 바람직하다. 오프 상태 전류가 낮은 트랜지스터의 예로서, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(OS 트랜지스터)를 사용하는 것이 바람직하다. OS 트랜지스터의 장점의 일부는 예를 들어, 오프 상태 전류가 낮고, 실리콘을 포함하는 트랜지스터와 중첩하여 제작할 수 있는 것이다. 도 35에서, 트랜지스터(4200, 4300, 및 4400)는 n채널 트랜지스터이지만, 트랜지스터(4200, 4300, 및 4400)는 p채널 트랜지스터이어도 좋다.
트랜지스터(4200), 트랜지스터(4300), 및 트랜지스터(4400)가 산화물 반도체를 포함하는 트랜지스터이더라도, 트랜지스터(4200) 및 트랜지스터(4300)는 트랜지스터(4400)가 제공되는 층과 다른 층에 제공하는 것이 바람직하다. 바꿔 말하면, 도 35의 반도체 장치에서, 트랜지스터(4100)와, 트랜지스터(4200) 및 트랜지스터(4300)와, 트랜지스터(4400)는 적층되는 것이 바람직하다. 즉, 트랜지스터를 집적함으로써, 회로 면적을 저감시킬 수 있기 때문에, 반도체 장치의 크기를 저감시킬 수 있다.
다음으로, 도 35에 도시된 반도체 장치에 대한 데이터의 기록 동작에 대하여 설명한다.
먼저, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이후, 기록 동작 1이라고 함)에 대하여 설명한다. 다음의 설명에서는, 노드(FG1)에 접속되는 데이터 유지부에 기록되는 데이터 전압을 V D1이라고 하고, 트랜지스터(4100)의 문턱 전압을 V th라고 한다.
기록 동작 1에서는, 배선(4003)을 V D1로 하고, 배선(4001)을 접지 전위로 한 후에 배선(4001)을 전기적으로 부유 상태로 한다. 배선(4005 및 4006)을 하이 레벨로 한다. 배선(4007 내지 4009)을 로 레벨로 한다. 그러면, 전기적으로 부유 상태인 노드(FG2)의 전위가 증가되기 때문에, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐르기 때문에, 배선(4001)의 전위가 증가된다. 트랜지스터(4400 및 4200)가 온이 된다. 따라서, 배선(4001)의 전위가 증가될수록, 노드(FG1 및 FG2)의 전위가 증가된다. 노드(FG2)의 전위가 증가되고, 트랜지스터(4100)의 게이트와 소스 사이의 전압(V gs)이 트랜지스터(4100)의 문턱 전압(V th)으로 도달하면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 따라서, 배선(4001)과 노드(FG1 및 FG2)의 전위의 증가가 정지되어, 노드(FG1 및 FG2)의 전위는 V D1보다 V th만큼 낮은 "V D1-V th"에서 고정된다.
바꿔 말하면, 트랜지스터(4100)에 전류가 흐르면, 배선(4003)에 공급된 V D1은 배선(4001)에 공급되기 때문에, 노드(FG1 및 FG2)의 전위가 증가된다. 전위의 증가에 따라 노드(FG2)의 전위가 "V D1-V th"가 되면, 트랜지스터(4100)의 V gs는 V th가 되기 때문에, 전류의 흐름이 정지된다.
다음으로, 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이후, 기록 동작 2라고 함)에 대하여 설명한다. 다음의 설명에서, 노드(FG2)에 접속되는 데이터 유지부에 기록되는 데이터 전압을 V D2라고 한다.
기록 동작 2에서는, 배선(4001)을 V D2로 하고, 배선(4003)을 접지 전위로 한 후에 배선(4003)을 전기적으로 부유 상태로 한다. 배선(4007)을 하이 레벨로 한다. 배선(4005, 4006, 4008, 및 4009)을 로 레벨로 한다. 트랜지스터(4300)를 온 상태로 하여 배선(4003)을 로 레벨로 한다. 이로써, 노드(FG2)의 전위도 로 레벨까지 저하되어, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 배선(4003)의 전위가 증가된다. 트랜지스터(4300)가 온이 된다. 따라서, 배선(4003)의 전위가 증가될수록, 노드(FG2)의 전위가 증가된다. 노드(FG2)의 전위가 증가되고 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 따라서, 배선(4003) 및 노드(FG2)의 전위의 증가가 정지되어, 노드(FG2)의 전위는 V D2보다 V th만큼 낮은 "V D2-V th"에서 고정된다.
바꿔 말하면, 트랜지스터(4100)에 전류가 흐르면, 배선(4001)에 공급된 V D2는 배선(4003)에 공급되기 때문에, 노드(FG2)의 전위가 증가된다. 전위의 증가에 따라 노드(FG2)의 전위가 "V D2-V th"가 되면, 트랜지스터(4100)의 V gs는 V th가 되기 때문에, 전류의 흐름이 정지된다. 이때, 트랜지스터(4200 및 4400)는 오프이고, 노드(FG1)의 전위는 기록 동작 1에서 기록된 "V D1-V th"에서 유지된다.
도 35에 도시된 반도체 장치에서는, 복수의 데이터 유지부에 데이터 전압을 기록한 후, 배선(4009)을 하이 레벨로 하여, 노드(FG1 및 FG2)의 전위를 증가시킨다. 그리고, 트랜지스터를 오프로 하여 전하의 이동을 정지시키기 때문에, 기록 데이터 전압이 유지된다.
상술한 노드(FG1 및 FG2)에 대한 데이터 전압의 기록 동작에 의하여, 복수의 데이터 유지부에서 데이터 전압을 유지할 수 있다. 기록되는 전위로서 "V D1-V th" 및 "V D2-V th"를 예로 사용하여 설명하였지만, 이들은 다치 데이터에 대응하는 데이터 전압이다. 따라서, 데이터 유지부가 각각 4비트의 데이터를 유지하는 경우, 16값의 "V D1-V th"와 16값의 "V D2-V th"를 얻을 수 있다.
다음으로, 도 35에 도시된 반도체 장치로부터의 데이터 판독 동작에 대하여 설명한다.
먼저, 노드(FG2)에 접속되는 데이터 유지부로부터의 데이터 전압의 판독 동작(이후, 판독 동작 1이라고 함)에 대하여 설명한다.
판독 동작 1에서는, 프리차지 후에 전기적으로 부유 상태로 한 배선(4003)을 방전시킨다. 배선(4005 내지 4008)을 로 레벨로 한다. 배선(4009)을 로 레벨로 하면, 전기적으로 부유 상태인 노드(FG2)의 전위가 "V D2-V th"가 된다. 노드(FG2)의 전위는 저하되어, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 전기적으로 부유 상태인 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하될수록, 트랜지스터(4100)의 V gs가 저하된다. 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 바꿔 말하면, 배선(4003)의 전위는 노드(FG2)의 전위 "V D2-V th"보다 V th만큼 큰 "V D2"가 된다. 배선(4003)의 전위는 노드(FG2)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그 데이터 전압에 A/D 변환을 실시하여, 노드(FG2)에 접속되는 데이터 유지부의 데이터를 얻는다.
바꿔 말하면, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 바꿈으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐르면, 부유 상태인 배선(4003)의 전위가 저하되어 "V D2"가 된다. 트랜지스터(4100)에서, 노드(FG2)의 "V D2-V th"와 배선(4003)의 "V D2" 사이의 V gs는 V th가 되기 때문에, 전류가 정지된다. 그리고, 배선(4003)에는 기록 동작 2에서 기록된 "V D2"가 판독된다.
노드(FG2)에 접속되는 데이터 유지부의 데이터를 얻은 후, 트랜지스터(4300)를 온으로 하여 노드(FG2)의 "V D2-V th"를 방전시킨다.
그리고, 노드(FG1)에 유지되는 전하를 노드(FG1)와 노드(FG2) 사이에서 분배하고, 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압을 노드(FG2)에 접속되는 데이터 유지부에 옮긴다. 배선(4001 및 4003)을 로 레벨로 한다. 배선(4006)을 하이 레벨로 한다. 배선(4005) 및 배선(4007 내지 4009)을 로 레벨로 한다. 트랜지스터(4200)를 온으로 하면, 노드(FG1)의 전하가 노드(FG1)와 노드(FG2) 사이에서 분배된다.
여기서, 전하 분배 후의 전위는 기록된 전위 "V D1-V th"로부터 저하된다. 이로써, 용량 소자(4600)의 용량은 용량 소자(4500)의 용량보다 크게 되는 것이 바람직하다. 또는, 노드(FG1)에 기록되는 전위 "V D1-V th"가 같은 데이터에 대응하는 전위 "V D2-V th"보다 큰 것이 바람직하다. 상술한 바와 같이, 용량의 비율을 바꾸거나, 기록되는 전위를 미리 크게 함으로써, 전하 분배 후의 전위의 저하를 억제할 수 있다. 전하 분배로 인한 전위의 변동에 대해서는 나중에 설명한다.
다음으로, 노드(FG1)에 접속되는 데이터 유지부로부터의 데이터 전압의 판독 동작(이후, 판독 동작 2라고 함)에 대하여 설명한다.
판독 동작 2에서는, 프리차지 후에 전기적으로 부유 상태로 한 배선(4003)을 방전시킨다. 배선(4005 내지 4008)을 로 레벨로 한다. 배선(4009)을 프리차지 시에 하이 레벨로 하고 나서, 로 레벨로 한다. 배선(4009)을 로 레벨로 하면, 전기적으로 부유 상태인 노드(FG2)가 "V D1-V th"가 된다. 노드(FG2)의 전위는 저하되어, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 전기적으로 부유 상태인 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하될수록, 트랜지스터(4100)의 V gs가 저하된다. 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 바꿔 말하면, 배선(4003)의 전위는 노드(FG2)의 전위 "V D1-V th"보다 V th만큼 큰 "V D1"이 된다. 배선(4003)의 전위는 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그 데이터 전압에 A/D 변환을 실시하여, 노드(FG1)에 접속되는 데이터 유지부의 데이터를 얻는다. 상술한 것은 노드(FG1)에 접속되는 데이터 유지부로부터 데이터 전압을 판독하는 동작이다.
바꿔 말하면, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 바꿈으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐르면, 부유 상태인 배선(4003)의 전위가 저하되어 "V D1"이 된다. 트랜지스터(4100)에서, 노드(FG2)의 "V D1-V th"와 배선(4003)의 "V D1" 사이의 V gs는 V th가 되기 때문에, 전류가 정지된다. 그리고, 배선(4003)에는 기록 동작 1에서 기록된 "V D1"이 판독된다.
상술한 노드(FG1 및 FG2)로부터의 데이터 전압의 판독 동작에서는, 복수의 데이터 유지부로부터 데이터 전압을 판독할 수 있다. 예를 들어, 노드(FG1) 및 노드(FG2) 각각에 4비트(16값)의 데이터를 유지함으로써, 총 8비트(256값)의 데이터를 유지할 수 있다. 도 35에 도시된 구조에서는, 제 1 층 내지 제 3 층(4021 내지 4023)이 제공되어 있지만, 층을 추가함으로써, 반도체 장치의 면적을 증대시키지 않고 기억 용량을 증가시킬 수 있다.
또한 판독되는 전위는, 기록된 데이터 전압보다 V th만큼 높은 전압으로서 판독할 수 있다. 따라서, 기록 동작에서 기록한 "V D1-V th"의 V th 또는 "V D2-V th"의 V th를 판독에서 상쇄할 수 있다. 결과적으로, 메모리 셀당 기억 용량을 향상시킬 수 있고 판독되는 데이터를 정확한 데이터와 가깝게 할 수 있기 때문에, 데이터의 신뢰성이 우수해진다.
본 실시형태에서 설명된 구조는 다른 실시형태에서 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서, 상술한 실시형태에서 설명한 OS 트랜지스터를 사용할 수 있는 회로 구성예에 대하여, 도 36의 (A) 내지 (C), 도 37의 (A) 내지 (C), 도 38의 (A) 및 (B), 그리고 도 39의 (A) 및 (B)를 참조하여 설명한다.
도 36의 (A)는 인버터의 회로도이다. 인버터(5800)는 입력 단자 IN에 공급하는 신호의 논리를 반전한 신호를 출력 단자 OUT에 출력한다. 인버터(5800)는 복수의 OS 트랜지스터를 포함한다. 신호 SBG는 OS 트랜지스터의 전기 특성을 전환할 수 있다.
도 36의 (B)는 인버터(5800)의 예를 도시한 것이다. 인버터(5800)는 OS 트랜지스터(5810) 및 OS 트랜지스터(5820)를 포함한다. 인버터(5800)는 n채널 트랜지스터만을 사용하여 형성될 수 있기 때문에, CMOS(complementary metal oxide semiconductor)를 사용하여 형성되는 인버터(즉, CMOS 인버터)보다 낮은 비용으로 인버터(5800)를 형성할 수 있다.
또한, OS 트랜지스터를 포함하는 인버터(5800)는 Si 트랜지스터를 포함하는 CMOS 회로 위에 제공할 수 있다. 인버터(5800)는 CMOS 회로와 중첩되도록 제공할 수 있기 때문에, 인버터(5800)에는 추가적인 면적이 필요하지 않아, 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(5810 및 5820)는 각각 프런트 게이트로서 기능하는 제 1 게이트, 백 게이트로서 기능하는 제 2 게이트, 소스 및 드레인 중 한쪽으로서 기능하는 제 1 단자, 및 소스 및 드레인 중 다른 쪽으로서 기능하는 제 2 단자를 포함한다.
OS 트랜지스터(5810)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(5810)의 제 2 게이트는 신호 SBG를 공급하는 배선에 접속된다. OS 트랜지스터(5810)의 제 1 단자는 전압 VDD를 공급하는 배선에 접속된다. OS 트랜지스터(5810)의 제 2 단자는 출력 단자 OUT에 접속된다.
OS 트랜지스터(5820)의 제 1 게이트는 입력 단자 IN에 접속된다. OS 트랜지스터(5820)의 제 2 게이트는 입력 단자 IN에 접속된다. OS 트랜지스터(5820)의 제 1 단자는 출력 단자 OUT에 접속된다. OS 트랜지스터(5820)의 제 2 단자는 전압 VSS를 공급하는 배선에 접속된다.
도 36의 (C)는 인버터(5800)의 동작을 도시한 타이밍 차트이다. 도 36의 (C)의 타이밍 차트는 입력 단자 IN의 신호 파형, 출력 단자 OUT의 신호 파형, 신호 SBG의 신호 파형, 및 OS 트랜지스터(5810)(FET5810)의 문턱 전압의 변화를 도시한 것이다.
신호 SBG를 OS 트랜지스터(5810)의 제 2 게이트에 공급하여 OS 트랜지스터(5810)의 문턱 전압을 제어할 수 있다.
신호 SBG는 문턱 전압을 음의 방향으로 변동시키기 위한 전압 V BG_A 및 문턱 전압을 양의 방향으로 변동시키기 위한 전압 V BG_B를 포함한다. 제 2 게이트에 전압 V BG_A를 인가할 때 OS 트랜지스터(5810)의 문턱 전압을 문턱 전압 V TH_A가 되도록 음의 방향으로 변동시킬 수 있다. 제 2 게이트에 전압 V BG_B를 인가할 때 OS 트랜지스터(5810)의 문턱 전압을 문턱 전압 V TH_B가 되도록 양의 방향으로 변동시킬 수 있다.
상술한 설명을 가시화하기 위하여, 도 37의 (A)에는, 트랜지스터의 전기 특성의 지표 중 하나인 V g-I d 커브를 나타내었다.
제 2 게이트에 전압 V BG_A 등 높은 전압을 인가할 때, OS 트랜지스터(5810)의 전기 특성을 도 37의 (A)의 파선(5840)으로 나타낸 커브와 일치하도록 변동시킬 수 있다. 제 2 게이트에 전압 V BG_B 등 낮은 전압을 인가할 때, OS 트랜지스터(5810)의 전기 특성을 도 37의 (A)의 실선(5841)으로 나타낸 커브와 일치하도록 변동시킬 수 있다. 도 37의 (A)에 나타낸 바와 같이, 전압 V BG_A와 전압 V BG_B 사이에서 신호 SBG를 전환함으로써, OS 트랜지스터(5810)의 문턱 전압을 음의 방향 또는 양의 방향으로 변동시킬 수 있다.
문턱 전압을 문턱 전압 V TH_B로 양의 방향으로 변동시킴으로써 OS 트랜지스터(5810)에 전류가 흐르기 어렵게 할 수 있다. 도 37의 (B)는 이 상태를 가시화한 것이다. 도 37의 (B)에 도시된 바와 같이, OS 트랜지스터(5810)를 흐르는 전류 I B를 매우 낮게 할 수 있다. 따라서, 입력 단자 IN에 공급되는 신호가 하이 레벨이고 OS 트랜지스터(5820)가 온(ON)일 때, 출력 단자 OUT의 전압을 급격히 하강시킬 수 있다.
도 37의 (B)에 도시된 바와 같이, OS 트랜지스터(5810)를 전류가 흐르기 어려운 상태를 얻을 수 있기 때문에, 도 36의 (C)의 타이밍 차트에서 출력 단자의 신호 파형(5831)을 가파르게 할 수 있다. 전압 VDD를 공급하는 배선과 전압 VSS를 공급하는 배선 사이의 관통 전류(shoot-through current)를 적게 할 수 있어, 저소비전력 동작으로 이어진다.
문턱 전압을 문턱 전압 V TH_A로 음의 방향으로 변동시킴으로써 OS 트랜지스터(5810)에 전류가 흐르기 쉽게 할 수 있다. 도 37의 (C)는 이 상태를 가시화한 것이다. 도 37의 (C)에 도시된 바와 같이, 이때 흐르는 전류 I A를 적어도 전류 I B보다 크게 할 수 있다. 따라서, 입력 단자 IN에 공급되는 신호가 로 레벨이고 OS 트랜지스터(5820)가 오프(OFF)일 때, 출력 단자 OUT의 전압을 급격히 상승시킬 수 있다.
도 37의 (C)에 도시된 바와 같이, OS 트랜지스터(5810)를 전류가 흐르기 어려운 상태를 얻을 수 있기 때문에, 도 36의 (C)의 타이밍 차트에서 출력 단자의 신호 파형(5832)을 가파르게 할 수 있다.
또한, OS 트랜지스터(5810)의 문턱 전압은 OS 트랜지스터(5820)의 상태가 전환되기 전, 즉 시각 T1 또는 시각 T2 전에 신호 SBG에 의하여 제어되는 것이 바람직하다. 예를 들어, 도 36의 (C)에서와 같이, 입력 단자 IN에 공급되는 신호의 레벨이 하이 레벨로 전환되는 시각 T1 전에, 문턱 전압 V TH_A로부터 문턱 전압 V TH_B로 OS 트랜지스터(5810)의 문턱 전압을 전환하는 것이 바람직하다. 또한, 도 36의 (C)에서와 같이, 입력 단자 IN에 공급되는 신호의 레벨이 로 레벨로 전환되는 시각 T2 전에, 문턱 전압 V TH_B로부터 문턱 전압 V TH_A로 OS 트랜지스터(5810)의 문턱 전압을 전환하는 것이 바람직하다.
도 36의 (C)의 타이밍 차트는 입력 단자 IN에 공급되는 신호에 따라 신호 SBG의 레벨을 전환하는 구성을 도시한 것이지만, 예를 들어, 문턱 전압을 제어하기 위한 전압을, 부유 상태에 있는 OS 트랜지스터(5810)의 제 2 게이트에 의하여 유지시키는 다른 구성을 채용하여도 좋다. 도 38의 (A)는 이러한 회로 구성의 예를 도시한 것이다.
도 38의 (A)의 회로 구성은 OS 트랜지스터(5850)를 추가한 것을 제외하면 도 36의 (B)와 같다. OS 트랜지스터(5850)의 제 1 단자는 OS 트랜지스터(5810)의 제 2 게이트와 접속된다. OS 트랜지스터(5850)의 제 2 단자는 전압 V BG_B(또는 전압 V BG_A)를 공급하는 배선과 접속된다. OS 트랜지스터(5850)의 제 1 게이트는 신호 SF를 공급하는 배선과 접속된다. OS 트랜지스터(5850)의 제 2 게이트는 전압 V BG_B(또는 전압 V BG_A)를 공급하는 배선과 접속된다.
도 38의 (A)의 회로 구성을 가진 동작에 대하여 도 38의 (B)의 타이밍 차트를 참조하여 설명한다.
OS 트랜지스터(5810)의 문턱 전압을 제어하기 위한 전압은, 입력 단자 IN에 공급되는 신호의 레벨이 하이 레벨로 전환되는 시각 T3 전에, OS 트랜지스터(5810)의 제 2 게이트에 공급된다. 신호 SF를 하이 레벨로 하고 OS 트랜지스터(5850)를 온으로 하여, 문턱 전압을 제어하기 위한 전압 V BG_B를 노드 NBG에 공급한다.
노드 NBG의 전압이 V BG_B가 된 후에 OS 트랜지스터(5850)를 오프로 한다. OS 트랜지스터(5850)의 오프 상태 전류는 매우 낮기 때문에, OS 트랜지스터(5850)를 계속 오프로 하고, 노드 NBG를 부유 상태와 흡사한 상태로 하면서, 노드 NBG에 의하여 유지된 전압 V BG_B를 유지할 수 있다. 그러므로, OS 트랜지스터(5850)의 제 2 게이트에 전압 V BG_B를 공급하는 횟수를 줄일 수 있고, 이에 따라 전압 V BG_B를 재기록을 위하여 소비되는 전력을 저감시킬 수 있다.
도 36의 (B) 및 도 38의 (A) 각각은 외부로부터의 제어에 의하여 OS 트랜지스터(5810)의 제 2 게이트에 전압을 공급하는 구성을 도시한 것이지만, 예를 들어, 문턱 전압을 제어하기 위한 전압을, 입력 단자 IN에 공급되는 신호에 기초하여 생성하고 OS 트랜지스터(5810)의 제 2 게이트에 공급하는, 다른 구성을 채용하여도 좋다. 도 39의 (A)는 이러한 회로 구성의 예를 도시한 것이다.
도 39의 (A)의 회로 구성은, 입력 단자 IN과 OS 트랜지스터(5810)의 제 2 게이트 사이에 CMOS 인버터(5860)를 제공한 것을 제외하면, 도 36의 (B)와 같다. CMOS 인버터(5860)의 입력 단자는 입력 단자 IN과 접속된다. CMOS 인버터(5860)의 출력 단자는 OS 트랜지스터(5810)의 제 2 게이트에 접속된다.
도 39의 (A)의 회로 구성을 가지는 동작에 대하여 도 39의 (B)의 타이밍 차트를 참조하여 설명한다. 도 39의 (B)의 타이밍 차트는 입력 단자 IN의 신호 파형, 출력 단자 OUT의 신호 파형, CMOS 인버터(5860)의 출력 파형 IN_B, 및 OS 트랜지스터(5810)(FET5810)의 문턱 전압의 변화를 도시한 것이다.
입력 단자 IN에 공급되는 신호의 논리가 반전된 신호에 상당하는 출력 파형 IN_B는 OS 트랜지스터(5810)의 문턱 전압을 제어하는 신호로서 사용될 수 있다. 따라서, OS 트랜지스터(5810)의 문턱 전압은 도 36의 (A) 내지 (C)를 참조하여 설명한 바와 같이 제어될 수 있다. 예를 들어, 도 39의 (B)의 시각 T4에는 입력 단자 IN에 공급되는 신호가 하이 레벨이 되고 OS 트랜지스터(5820)가 온이 된다. 이때, 출력 파형 IN_B는 로 레벨이 된다. 따라서, OS 트랜지스터(5810)에 전류가 흐르기 어렵게 할 수 있어, 출력 단자 OUT의 전압을 급격히 하강시킬 수 있다.
또한, 도 39의 (B)의 시각 T5에는 입력 단자 IN에 공급되는 신호는 로 레벨이 되고 OS 트랜지스터(5820)가 오프가 된다. 이때, 출력 파형 IN_B는 하이 레벨이 된다. 따라서, OS 트랜지스터(5810)에 전류가 흐르기 쉽게 할 수 있어, 출력 단자 OUT의 전압을 급격히 증가시킬 수 있다.
상술한 바와 같이, 본 실시형태의 OS 트랜지스터를 포함하는 인버터의 구성에서는, 입력 단자 IN에 공급되는 신호의 논리에 따라 백 게이트의 전압이 전환된다. 이러한 구성에서는, OS 트랜지스터의 문턱 전압을 제어할 수 있다. 입력 단자 IN에 공급되는 신호에 의하여 OS 트랜지스터의 문턱 전압을 제어함으로써 출력 단자 OUT의 전압을 급격히 변화시킬 수 있다. 또한, 전원 전압을 공급하는 배선들 사이의 관통 전류를 저감시킬 수 있다. 이로써, 소비전력을 저감시킬 수 있다.
본 실시형태에서 설명된 구조는 다른 실시형태에서 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서, 상술한 실시형태에서 설명된 OS 트랜지스터를 포함하는 복수의 회로를 포함하는 반도체 장치의 예에 대하여 도 40의 (A) 내지 (E), 도 41의 (A) 및 (B), 도 42의 (A) 및 (B), 도 43의 (A) 내지 (C), 도 44의 (A) 및 (B), 도 45의 (A) 내지 (C), 그리고 도 46의 (A) 및 (B)를 참조하여 설명한다.
도 40의 (A)는 반도체 장치(5900)의 블록도이다. 반도체 장치(5900)는 전원 회로(5901), 회로(5902), 전압 생성 회로(5903), 회로(5904), 전압 생성 회로(5905), 및 회로(5906)를 포함한다.
전원 회로(5901)는 기준으로서 사용되는 전압 V ORG를 생성하는 회로이다. 전압 V ORG는 반드시 단일의 전압일 필요는 없고 복수의 전압일 수 있다. 전압 V ORG는 반도체 장치(5900)의 외부로부터 공급되는 전압 V 0을 바탕으로 생성될 수 있다. 반도체 장치(5900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압 V ORG를 생성할 수 있다. 그러므로, 반도체 장치(5900)는 외부로부터 복수의 전원 전압을 공급받지 않고 동작할 수 있다.
회로(5902, 5904, 및 5906)는 상이한 전원 전압으로 동작한다. 예를 들어, 회로(5902)의 전원 전압은 전압 V ORG 및 전압 V SS(VORG>V SS)를 바탕으로 인가되는 전압이다. 예를 들어, 회로(5904)의 전원 전압은 전압 V POG 및 전압 V SS(VPOG>V ORG)를 바탕으로 인가되는 전압이다. 예를 들어 회로(5906)의 전원 전압은 전압 V ORG, 전압 V SS, 및 전압 V NEG(V ORG>V SS>V NEG)를 바탕으로 인가되는 전압이다. 전압 V SS가 접지 전위(GND)와 동등하면, 전원 회로(5901)에서 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(5903)는 전압 V POG를 생성하는 회로이다. 전압 생성 회로(5903)는 전원 회로(5901)로부터 공급되는 전압 V ORG를 바탕으로 전압 V POG를 생성할 수 있다. 그러므로, 회로(5904)를 포함하는 반도체 장치(5900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
전압 생성 회로(5905)는 전압 V NEG를 생성하는 회로이다. 전압 생성 회로(5905)는 전원 회로(5901)로부터 공급되는 전압 V ORG를 바탕으로 전압 V NEG를 생성할 수 있다. 그러므로, 회로(5906)를 포함하는 반도체 장치(5900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
도 40의 (B)는 전압 V POG로 동작하는 회로(5904)의 예를 도시한 것이고, 도 40의 (C)는 회로(5904)를 동작시키기 위한 신호의 파형의 예를 도시한 것이다.
도 40의 (B)는 트랜지스터(5911)를 도시한 것이다. 트랜지스터(5911)의 게이트에 공급되는 신호는 예를 들어 전압 V POG 및 전압 V SS를 바탕으로 생성된다. 이 신호는 트랜지스터(5911)가 온이 될 때 전압 V POG를 바탕으로 생성되고, 트랜지스터(5911)가 오프가 될 때 전압 V SS를 바탕으로 생성된다. 도 40의 (C)에 나타낸 바와 같이 전압 V POG는 전압 V ORG보다 크다. 그러므로, 트랜지스터(5911)의 소스(S)와 드레인(D) 사이의 도통 상태를 더 확실하게 얻을 수 있다. 결과적으로 회로(5904)의 오동작의 빈도를 저감할 수 있다.
도 40의 (D)는 전압 V NEG로 동작하는 회로(5906)의 예를 도시한 것이고, 도 40의 (E)는 회로(5906)를 동작시키기 위한 신호의 파형의 예를 도시한 것이다.
도 40의 (D)는 백 게이트를 가지는 트랜지스터(5912)를 도시한 것이다. 트랜지스터(5912)의 게이트에 공급되는 신호는 예를 들어 전압 V ORG 및 전압 V SS를 바탕으로 생성된다. 이 신호는 트랜지스터(5911)가 온이 될 때 전압 V ORG를 바탕으로 생성되고, 트랜지스터(5911)가 오프가 될 때 전압 V SS를 바탕으로 생성된다. 트랜지스터(5912)의 백 게이트에 공급되는 신호는 전압 V NEG를 바탕으로 생성된다. 도 40의 (E)에 나타낸 바와 같이 전압 V NEG는 전압 V SS(GND)보다 낮다. 그러므로 트랜지스터(5912)의 문턱 전압이 양의 방향으로 변동되도록 제어할 수 있다. 따라서 트랜지스터(5912)를 더 확실하게 오프로 할 수 있고, 소스(S)와 드레인(D) 사이를 흐르는 전류를 저감할 수 있다. 결과적으로 회로(5906)의 오동작의 빈도를 저감할 수 있고, 그것의 소비전력을 저감할 수 있다.
전압 V NEG를 트랜지스터(5912)의 백 게이트에 직접 공급하여도 좋다. 또는 전압 V ORG 및 전압 V NEG를 바탕으로 트랜지스터(5912)의 게이트에 공급되는 신호를 생성하고, 생성된 신호를 트랜지스터(5912)의 백 게이트에 공급하여도 좋다.
도 41의 (A) 및 (B)는 도 40의 (D) 및 (E)의 변형예를 도시한 것이다.
도 41의 (A)의 회로도에서는 제어 회로(5921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(5922)가 전압 생성 회로(5905)와 회로(5906) 사이에 제공되어 있다. 트랜지스터(5922)는 n채널형 OS 트랜지스터이다. 제어 회로(5921)로부터 출력되는 제어 신호 SBG는 트랜지스터(5922)의 도통 상태를 제어하기 위한 신호이다. 회로(5906)에 포함되는 트랜지스터(5912A 및 5912B)는 트랜지스터(5922)와 같은 OS 트랜지스터이다.
도 41의 (B)의 타이밍 차트는 제어 신호 SBG의 전위 및 노드 NBG의 전위의 변화를 나타낸 것이다. 노드 NBG의 전위는 트랜지스터(5912A 및 5912B)의 백 게이트의 전위 상태를 나타낸다. 제어 신호 SBG가 하이 레벨일 때 트랜지스터(5922)가 온이 되고, 노드 NBG의 전압이 전압 V NEG가 된다. 이 후, 제어 신호 SBG가 로 레벨일 때 노드 NBG가 전기적으로 부유 상태가 된다. 트랜지스터(5922)는 OS 트랜지스터이기 때문에 오프 상태 전류가 낮다. 그러므로 노드 NBG가 전기적으로 부유 상태가 되더라도 공급된 전압 V NEG를 유지할 수 있다.
도 42의 (A)는 상술한 전압 생성 회로(5903)에 적용 가능한 회로 구성예를 도시한 것이다. 도 42의 (A)에 도시된 전압 생성 회로(5903)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 포함하는 5단의 차지 펌프이다. 클록 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압이 전압 V ORG 및 전압 V SS를 바탕으로 인가되는 전압일 때, 클록 신호 CLK를 인가함으로써, 전압 V ORG의 5배의 양의 전압으로 승압된 전압 V POG를 얻을 수 있다. 또한, 다이오드 D1 내지 D5의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면 원하는 전압 V POG를 얻을 수 있다.
도 42의 (B)는 상술한 전압 생성 회로(5905)에 적용 가능한 회로 구성의 예를 도시한 것이다. 도 42의 (B)에 도시된 전압 생성 회로(5905)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 포함하는 4단의 차지 펌프이다. 클록 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압이 전압 V ORG 및 전압 V SS를 바탕으로 인가되는 전압일 때, 클록 신호 CLK를 인가함으로써, 접지 전압(즉 전압 V SS)로부터 전압 V ORG의 4배의 음의 전압으로 강압된 전압 V NEG를 얻을 수 있다. 또한, 다이오드 D1 내지 D5의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면 원하는 전압 V NEG를 얻을 수 있다.
전압 생성 회로(5903)의 회로 구성은 도 42의 (A)에 도시된 회로도의 구성에 한정되지 않는다. 전압 생성 회로(5903)의 변형예를 도 43의 (A) 내지 (C)와 도 44의 (A) 및 (B)에 나타내었다.
도 43의 (A)에 도시된 전압 생성 회로(5903A)는 트랜지스터 M1 내지 M10, 용량 소자 C11 내지 C14, 및 인버터 INV1을 포함한다. 클록 신호 CLK는 트랜지스터 M1 내지 M10의 게이트에 직접 또는 인버터 INV1을 통하여 공급된다. 클록 신호 CLK를 인가함으로써 전압 V ORG의 4배의 양의 전압으로 승압된 전압 V POG를 얻을 수 있다. 단수를 변경하면 원하는 전압 V POG를 얻을 수 있다. 도 43의 (A)의 전압 생성 회로(5903A)에서는, 트랜지스터 M1 내지 M10이 OS 트랜지스터이면 각 트랜지스터 M1 내지 M10의 오프 상태 전류를 낮게 할 수 있고 용량 소자 C11 내지 C14에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
도 43의 (B)에 도시된 전압 생성 회로(5903B)는 트랜지스터 M11 내지 M14, 용량 소자 C15 및 C16, 및 인버터 INV2를 포함한다. 클록 신호 CLK는 트랜지스터 M11 내지 M14의 게이트에 직접 또는 인버터 INV2를 통하여 공급된다. 클록 신호 CLK를 인가함으로써 전압 V ORG의 2배의 양의 전압으로 승압된 전압 V POG를 얻을 수 있다. 도 43의 (B)의 전압 생성 회로(5903B)에서는, 트랜지스터 M11 내지 M14가 OS 트랜지스터이면 각 트랜지스터 M11 내지 M14의 오프 상태 전류를 낮게 할 수 있고 용량 소자 C15 및 C16에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
도 43의 (C)의 전압 생성 회로(5903C)는 인덕터 I11, 트랜지스터 M15, 다이오드 D6, 및 용량 소자 C17을 포함한다. 트랜지스터 M15의 도통 상태는 제어 신호 EN에 의하여 제어된다. 전압 V ORG를 승압함으로써 얻어지는 전압 V POG를 제어 신호 EN에 의하여 얻을 수 있다. 도 43의 (C)의 전압 생성 회로(5903C)는 인덕터 I11을 사용하여 전압을 승압하기 때문에 전압을 효율적으로 승압할 수 있다.
도 44의 (A)의 전압 생성 회로(5903D)는 도 42의 (A)의 전압 생성 회로(5903)의 다이오드 D1 내지 D5를 다이오드 접속된 트랜지스터 M16 내지 M20과 치환한 구성을 가진다. 도 44의 (A)의 전압 생성 회로(5903D)에서는, 트랜지스터 M16 내지 M20이 OS 트랜지스터이면 트랜지스터 M16 내지 M20 각각의 오프 상태 전류를 저감할 수 있어, 용량 소자 C1 내지 C5에 유지된 전하의 누설을 억제할 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
도 44의 (B)의 전압 생성 회로(5903E)는 도 44의 (A)의 전압 생성 회로(5903D)의 트랜지스터 M16 내지 M20을 백 게이트를 가지는 트랜지스터 M21 내지 M25와 치환한 구성을 가진다. 도 44의 (B)의 전압 생성 회로(5903E)에서는, 게이트의 전압과 같은 전압을 백 게이트에 공급할 수 있기 때문에 트랜지스터를 흐르는 전류를 증가시킬 수 있다. 그러므로 전압 V ORG에서 전압 V POG로 효율적으로 승압할 수 있다.
또한 전압 생성 회로(5903)의 변형예는 도 42의 (B)의 전압 생성 회로(5905)에 적용할 수도 있다. 이 경우의 회로도의 구성을 도 45의 (A) 내지 (C)와 도 46의 (A) 및 (B)에 도시하였다. 도 45의 (A)에 도시된 전압 생성 회로(5905A)에서, 클록 신호 CLK가 인가됨으로써, 전압 V SS로부터 전압 V ORG의 3배의 음의 전압으로 강압된 전압 V NEG를 얻을 수 있다. 도 45의 (B)에 도시된 전압 생성 회로(5905B)에서, 클록 신호 CLK가 공급됨으로써 전압 V SS로부터 전압 V ORG의 2배의 음의 전압으로 강압된 전압 V NEG를 얻을 수 있다.
도 45의 (A) 내지 (C) 그리고 도 46의 (A) 및 (B)에 도시된 전압 생성 회로(5905A 및 5905B) 그리고 전압 생성 회로(5905C 내지 5905E)는 도 43의 (A) 내지 (C) 그리고 도 44의 (A) 및 (B)에 도시된 전압 생성 회로(5903A 내지 5903E)에서의 배선에 인가되는 전압 또는 소자의 배치를 변경하여 형성된 구성을 가진다. 도 45의 (A) 내지 (C) 그리고 도 46의 (A) 및 (B)에 도시된 전압 생성 회로(5905A 내지 5905E)에서는 전압 생성 회로(5903A 내지 5903E)와 마찬가지로 전압 V SS에서 전압 V NEG로 효율적으로 강압할 수 있다.
상술한 바와 같이 본 실시형태의 구조 중 어느 것에서는 반도체 장치에 포함되는 회로에 요구되는 전압을 내부에서 생성할 수 있다. 그러므로 반도체 장치에서 외부로부터 공급되는 전원 전압의 종류를 삭감할 수 있다.
본 실시형태에서 설명된 구조는 다른 실시형태에서 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태의 트랜지스터 및 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU의 예에 대하여 설명한다.
<CPU의 구성>
도 47에 나타낸 반도체 장치(5400)는 CPU 코어(5401), 파워 매니지먼트 유닛(5421), 및 주변 회로(5422)를 포함한다. 파워 매니지먼트 유닛(5421)은 파워 컨트롤러(5402) 및 파워 스위치(5403)를 포함한다. 주변 회로(5422)는 캐시 메모리를 포함하는 캐시(5404), 버스 인터페이스(BUS I/F)(5405), 및 디버그 인터페이스(Debug I/F)(5406)를 포함한다. CPU 코어(5401)는 데이터 버스(5423), 제어 유닛(5407), PC(프로그램 카운터)(5408), 파이프라인 레지스터(5409), 파이프라인 레지스터(5410), ALU(arithmetic logic unit)(5411), 및 레지스터 파일(5412)을 포함한다. 데이터는 데이터 버스(5423)를 통하여 CPU 코어(5401)와 캐시(5404) 등의 주변 회로(5422) 간에서 전송된다.
반도체 장치(셀)는 파워 컨트롤러(5402) 및 제어 유닛(5407)으로 대표되는 많은 논리 회로에, 특히, 스탠더드 셀을 사용하여 구성할 수 있는 모든 논리 회로에 사용할 수 있다. 따라서, 반도체 장치(5400)를 작게 할 수 있다. 반도체 장치(5400)는 소비전력이 저감될 수 있다. 반도체 장치(5400)는 동작 속도를 더 높게 할 수 있다. 반도체 장치(5400)는 전원 전압의 편차를 더 작게 할 수 있다.
반도체 장치(셀)에, p채널 Si 트랜지스터 및 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 함유하는 산화물)를 채널 형성 영역에 포함하는, 상술한 실시형태에 기재된 트랜지스터를 사용하고, 상기 반도체 장치(셀)를 반도체 장치(5400)에 사용하면, 반도체 장치(5400)를 작게 할 수 있다. 반도체 장치(5400)는 소비전력이 저감될 수 있다. 반도체 장치(5400)는 동작 속도를 더 높게 할 수 있다. 특히, Si 트랜지스터는 p채널만이면, 제작 비용을 저감할 수 있다.
제어 유닛(5407)은 PC(5408), 파이프라인 레지스터(5409 및 5410), ALU(5411), 레지스터 파일(5412), 캐시(5404), 버스 인터페이스(5405), 디버그 인터페이스(5406), 및 파워 컨트롤러(5402)의 동작을 종합적으로 제어함으로써, 입력된 애플리케이션 등의 프로그램에 포함된 명령을 디코딩하고 실행하는 기능을 가진다.
ALU(5411)는 사칙 연산 및 논리 연산 등의 각종 연산 동작을 수행하는 기능을 가진다.
캐시(5404)는, 자주 사용되는 데이터를 일시적으로 저장하는 기능을 가진다. PC(5408)는 다음에 실행될 명령의 어드레스를 저장하는 기능을 가지는 레지스터이다. 도 47에는 나타내지 않았지만, 캐시(5404)에는 캐시 메모리의 동작을 제어하는 캐시 컨트롤러가 제공된다.
파이프라인 레지스터(5409)는 명령 데이터를 일시적으로 저장하는 기능을 가진다.
레지스터 파일(5412)은 범용 레지스터를 포함하는 복수의 레지스터를 포함하고, 메인 메모리로부터 판독되는 데이터, 또는 ALU(5411)에서의 연산 동작의 결과로서 얻어진 데이터 등을 저장할 수 있다.
파이프라인 레지스터(5410)는 ALU(5411)의 연산 동작에 사용되는 데이터, 또는 ALU(5411)의 연산 동작의 결과로서 얻어진 데이터 등을 일시적으로 저장하는 기능을 가진다.
버스 인터페이스(5405)는 반도체 장치(5400)와 반도체 장치(5400) 외부의 다양한 장치들 사이의 데이터의 경로로서의 기능을 가진다. 디버그 인터페이스(5406)는 디버그를 제어하는 명령을 반도체 장치(5400)로 입력하기 위한 신호의 경로로서의 기능을 가진다.
파워 스위치(5403)는 반도체 장치(5400)에 포함되는, 파워 컨트롤러(5402) 외의 각종 회로에 대한 전원 전압의 공급을 제어하는 기능을 가진다. 상술한 각종 회로는 상이한 몇 가지 파워 도메인에 속한다. 파워 스위치(5403)는 같은 파워 도메인에서 전원 전압이 각종 회로에 공급될지 여부를 제어한다. 또한, 파워 컨트롤러(5402)는 파워 스위치(5403)의 동작을 제어하는 기능을 가진다.
상술한 구조를 가지는 반도체 장치(5400)는 파워 게이팅을 행할 수 있다. 파워 게이팅 동작의 절차의 예에 대하여 설명하겠다.
먼저, CPU 코어(5401)에 의하여, 전원 전압의 공급을 정지하는 타이밍을 파워 컨트롤러(5402)의 레지스터에 설정한다. 다음으로, 파워 게이팅을 시작하는 명령이 CPU 코어(5401)로부터 파워 컨트롤러(5402)로 송신된다. 다음에, 반도체 장치(5400)에 포함되는 각종 레지스터 및 캐시(5404)는 데이터의 저장을 시작한다. 다음으로, 파워 스위치(5403)는 반도체 장치(5400)에 포함되는 파워 컨트롤러(5402) 외의 각종 회로로의 전원 전압의 공급을 정지한다. 그리고, 인터럽트 신호가 파워 컨트롤러(5402)에 입력됨으로써, 반도체 장치(5400)에 포함되는 각종 회로로 전원 전압의 공급이 시작된다. 또한, 인터럽트 신호의 입력에 상관없이 전원 전압의 공급을 시작하는 타이밍을 결정하기 위하여 사용되도록 파워 컨트롤러(5402)에 카운터를 제공하여도 좋다. 다음으로, 각종 레지스터 및 캐시(5404)는 데이터 복귀를 시작한다. 그 후, 명령의 실행이 제어 유닛(5407)에서 재개된다.
이와 같은 파워 게이팅은 프로세서 전체 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 수행될 수 있다. 또한, 전원의 공급은 짧은 시간이어도 정지할 수 있다. 따라서, 공간적으로 또는 시간적으로 미세한 입도로 소비전력을 저감할 수 있다.
파워 게이팅을 행할 때, CPU 코어(5401) 또는 주변 회로(5422)에 의하여 유지되는 데이터는 짧은 시간으로 저장하는 것이 바람직하다. 이 경우, 전원을 짧은 시간에 온 또는 오프로 할 수 있고, 전력 절약 효과가 현저해진다.
CPU 코어(5401) 또는 주변 회로(5422)에 의하여 유지되는 데이터를 짧은 시간으로 저장하기 위하여, 데이터가 플립플롭 회로 자체 내에서 저장되는 것이 바람직하다(백업 동작이 가능한 플립플롭 회로라고 함). 또한, 데이터는 SRAM 셀 자체 내에서 저장되는 것이 바람직하다(백업 동작이 가능한 SRAM이라고 함). 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 채널 형성 영역에 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 함유하는 산화물)를 포함하는 트랜지스터를 포함하는 것이 바람직하다. 결과적으로, 트랜지스터가 낮은 오프 상태 전류를 가지기 때문에, 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 전원 공급 없이 장시간 데이터를 유지할 수 있다. 트랜지스터가 빠른 스위칭 속도를 가지면, 백업 동작이 가능한 플립플롭 회로 및 SRAM 셀은 짧은 시간으로 데이터를 저장하고 복귀할 수 있는 경우가 있다.
백업 동작이 가능한 플립플롭 회로의 예에 대하여 도 48을 참조하여 설명한다.
도 48에 나타낸 반도체 장치(5500)는 백업 동작이 가능한 플립플롭 회로의 예이다. 반도체 장치(5500)는 제 1 기억 회로(5501), 제 2 기억 회로(5502), 제 3 기억 회로(5503), 및 판독 회로(5504)를 포함한다. 전원 전압으로서, 전위 V1과 전위 V2 사이의 전위차가 반도체 장치(5500)에 공급된다. 전위 V1 및 전위 V2 중 한쪽은 하이 레벨이고, 다른 쪽은 로 레벨이다. 전위 V1이 로 레벨이고 전위 V2가 하이 레벨일 때의 반도체 장치(5500)의 구조예를 이하에서 설명한다.
제 1 기억 회로(5501)는, 반도체 장치(5500)에 전원 전압이 공급되는 기간에 데이터를 포함하는 신호 D가 입력될 때 데이터를 유지하는 기능을 가진다. 또한, 제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되는 기간에, 상기 유지된 데이터를 포함하는 신호 Q를 출력한다. 한편, 제 1 기억 회로(5501)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에 데이터를 유지할 수 없다. 즉, 제 1 기억 회로(5501)는 휘발성 기억 회로라고 할 수 있다.
제 2 기억 회로(5502)는 제 1 기억 회로(5501)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다. 제 3 기억 회로(5503)는 제 2 기억 회로(5502)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다. 판독 회로(5504)는 제 2 기억 회로(5502) 또는 제 3 기억 회로(5503)에 유지된 데이터를 판독하여 제 1 기억 회로(5501)에 기억(또는 복귀)하는 기능을 가진다.
특히, 제 3 기억 회로(5503)는 반도체 장치(5500)에 전원 전압이 공급되지 않는 기간에도 제 2 기억 회로(5502)에 유지된 데이터를 판독하여 기억(또는 저장)하는 기능을 가진다.
도 48에 나타낸 바와 같이, 제 2 기억 회로(5502)는 트랜지스터(5512) 및 용량 소자(5519)를 포함한다. 제 3 기억 회로(5503)는 트랜지스터(5513), 트랜지스터(5515), 및 용량 소자(5520)를 포함한다. 판독 회로(5504)는 트랜지스터(5510), 트랜지스터(5518), 트랜지스터(5509), 및 트랜지스터(5517)를 포함한다.
트랜지스터(5512)는 제 1 기억 회로(5501)에 유지된 데이터에 따라 용량 소자(5519)를 충방전하는 기능을 가진다. 트랜지스터(5512)는 제 1 기억 회로(5501)에 유지된 데이터에 따라 용량 소자(5519)를 고속으로 충방전할 수 있는 것이 바람직하다. 구체적으로, 트랜지스터(5512)는 채널 형성 영역에 결정성 실리콘(바람직하게는 다결정 실리콘, 더 바람직하게는 단결정 실리콘)을 함유하는 것이 바람직하다.
트랜지스터(5513)의 도통 상태 또는 비도통 상태는 용량 소자(5519)에 유지된 전하에 따라 결정된다. 트랜지스터(5515)는 트랜지스터(5513)가 도통 상태이면, 배선(5544)의 전위에 따라 용량 소자(5520)를 충방전하는 기능을 가진다. 트랜지스터(5515)의 오프 상태 전류가 매우 낮은 것이 바람직하다. 구체적으로는, 트랜지스터(5515)는 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 함유하는 산화물)를 채널 형성 영역에 함유하는 것이 바람직하다.
소자들 사이의 구체적인 접속 관계에 대하여 설명한다. 트랜지스터(5512)의 소스 및 드레인 중 한쪽은 제 1 기억 회로(5501)에 접속된다. 트랜지스터(5512)의 소스 및 드레인 중 다른 쪽은 용량 소자(5519)의 한쪽 전극, 트랜지스터(5513)의 게이트, 및 트랜지스터(5518)의 게이트에 접속된다. 용량 소자(5519)의 다른 쪽 전극은 배선(5542)에 접속된다. 트랜지스터(5513)의 소스 및 드레인 중 한쪽은 배선(5544)과 접속된다. 트랜지스터(5513)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5515)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5515)의 소스 및 드레인 중 다른 쪽은 용량 소자(5520)의 한쪽 전극 및 트랜지스터(5510)의 게이트에 접속된다. 용량 소자(5520)의 다른 쪽 전극은 배선(5543)에 접속된다. 트랜지스터(5510)의 소스 및 드레인 중 한쪽은 배선(5541)에 접속된다. 트랜지스터(5510)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5518)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5518)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5509)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(5509)의 소스 및 드레인 중 다른 쪽은 트랜지스터(5517)의 소스 및 드레인 중 한쪽 및 제 1 기억 회로(5501)에 접속된다. 트랜지스터(5517)의 소스 및 드레인 중 다른 쪽은 배선(5540)에 접속된다. 도 48에서 트랜지스터(5509)의 게이트는 트랜지스터(5517)의 게이트에 접속되었지만, 트랜지스터(5517)의 게이트에 반드시 접속될 필요는 없다.
상술한 실시형태에서 예로서 설명한 트랜지스터를 트랜지스터(5515)에 적용할 수 있다. 트랜지스터(5515)의 오프 상태 전류가 낮기 때문에, 반도체 장치(5500)는 전원 없이 장시간 데이터를 유지할 수 있다. 트랜지스터(5515)의 양호한 스위칭 특성에 의하여 반도체 장치(5500)는 고속의 백업 및 리커버리를 수행할 수 있다.
본 실시형태에서 설명된 구조는 다른 실시형태에서 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 형태의 트랜지스터 등을 포함하는 촬상 장치의 예에 대하여 설명한다.
<촬상 장치>
본 발명의 일 형태의 촬상 장치에 대하여 이하에서 설명한다.
도 49의 (A)는 본 발명의 일 형태의 촬상 장치(2200)의 예를 도시한 평면도이다. 촬상 장치(2200)는 화소부(2210) 및 화소부(2210)를 구동시키기 위한 주변 회로(주변 회로(2260), 주변 회로(2270), 주변 회로(2280), 및 주변 회로(2290))를 포함한다. 화소부(2210)는 p행 q열(p 및 q는 각각 2 이상의 정수(整數))의 매트릭스로 배치된 복수의 화소(2211)를 포함한다. 주변 회로(2260), 주변 회로(2270), 주변 회로(2280), 및 주변 회로(2290)는 각각 복수의 화소(2211)에 접속되고, 복수의 화소(2211)를 구동시키기 위한 신호를 공급하는 기능을 가진다. 본 명세서 등에서 "주변 회로" 또는 "구동 회로"는 주변 회로(2260, 2270, 2280, 및 2290) 등 모두를 가리키는 경우가 있다. 예를 들어, 주변 회로(2260)는 주변 회로의 일부라고 간주할 수 있다.
촬상 장치(2200)는 광원(2291)을 포함하는 것이 바람직하다. 광원(2291)은 검출광(P1)을 발할 수 있다.
주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 적어도 하나를 포함한다. 주변 회로는 화소부(2210)가 형성되는 기판 위에 형성되어도 좋다. 주변 회로의 일부 또는 전체로서 IC칩 등의 반도체 장치를 사용하여도 좋다. 또한 주변 회로로서는 주변 회로(2260, 2270, 2280, 및 2290) 중 하나 이상을 생략하여도 좋다.
도 49의 (B)에 도시된 바와 같이, 촬상 장치(2200)에 포함되는 화소부(2210)에, 화소(2211)를 기울여서 제공하여도 좋다. 화소(2211)를 비스듬히 배치하면 행 방향 및 열 방향의 화소들 사이의 간격(피치)을 짧게 할 수 있다. 따라서 촬상 장치(2200)에 의하여 촬상되는 화상의 품질을 향상시킬 수 있다.
<화소의 구성예 1>
촬상 장치(2200)에 포함되는 화소(2211)를 복수의 부화소(2212)로 형성하고, 각 부화소(2212)를 특정한 파장 대역의 광을 투과시키는 필터(컬러 필터)와 조합함으로써, 컬러 화상 표시를 실현하기 위한 데이터를 얻을 수 있다.
도 50의 (A)는 컬러 화상을 얻는 화소(2211)의 일례를 나타낸 상면도이다. 도 50의 (A)에 도시된 화소(2211)는 적색(R)의 파장 대역의 빛을 투과시키는 컬러 필터가 제공된 부화소(2212)(부화소(2212R)라고도 함), 녹색(G)의 파장 대역의 빛을 투과시키는 컬러 필터가 제공된 부화소(2212)(부화소(2212G)라고도 함), 및 청색(B)의 파장 대역의 빛을 투과시키는 컬러 필터가 제공된 부화소(2212)(부화소(2212B)라고도 함)를 포함한다. 부화소(2212)는 포토센서로서 기능할 수 있다.
부화소(2212)(부화소(2212R), 부화소(2212G), 및 부화소(2212B))는 배선(2231), 배선(2247), 배선(2248), 배선(2249), 및 배선(2250)에 전기적으로 접속된다. 또한 부화소(2212R), 부화소(2212G), 및 부화소(2212B)는 독립적으로 제공된 각 배선(2253)에 접속된다. 본 명세서 등에서는 예를 들어 n행째 화소(2211)에 접속된 배선(2248) 및 배선(2249)을 배선(2248[n]) 및 배선(2249[n])이라고 한다. 예를 들어 m열째 화소(2211)에 접속된 배선(2253)을 배선(2253[m])이라고 한다. 또한 도 50의 (A)에서 m열째 화소(2211)의 부화소(2212R), 부화소(2212G), 및 부화소(2212B)에 접속된 배선(2253)을 배선(2253[m]R), 배선(2253[m]G), 및 배선(2253[m]B)이라고 한다. 부화소(2212)는 상술한 배선을 통하여 주변 회로에 전기적으로 접속된다.
촬상 장치(2200)는 부화소(2212)가 스위치를 통하여 부화소(2212)와 같은 파장 대역의 빛을 투과시키는 컬러 필터가 제공된, 인접한 화소(2211)의 부화소(2212)에 전기적으로 접속되는 구조를 가진다. 도 50의 (B)는 부화소들(2212): n(n은 1 이상 p 이하의 정수)행 m(m은 1 이상 q 이하의 정수)열에 제공된 화소(2211)의 부화소(2212)와, (n+1)행 m열에 제공된, 인접한 화소(2211)의 부화소(2212)의 접속예를 나타낸 것이다. 도 50의 (B)에서 n행 m열에 제공된 부화소(2212R)와, (n+1)행 m열에 제공된 부화소(2212R)는 스위치(2201)를 통하여 서로 접속되어 있다. n행 m열에 제공된 부화소(2212G)와, (n+1)행 m열에 제공된 부화소(2212G)는 스위치(2202)를 통하여 서로 접속되어 있다. n행 m열에 제공된 부화소(2212B)와, (n+1)행 m열에 제공된 부화소(2212B)는 스위치(2203)를 통하여 서로 접속되어 있다.
또한 부화소(2212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 및 청색(B)의 컬러 필터에 한정되지 않고, 시안(C), 황색(Y), 및 마젠타(M)의 빛을 투과시키는 컬러 필터를 사용하여도 좋다. 하나의 화소(2211)에 3개의 다른 파장 대역의 빛을 검지하는 부화소(2212)를 제공함으로써 풀 컬러의 화상을 얻을 수 있다.
적색(R), 녹색(G), 및 청색(B)의 빛을 투과시키는 컬러 필터가 제공된 부화소(2212)에 더하여 황색(Y)의 빛을 투과시키는 컬러 필터가 제공된 부화소(2212)를 포함하는 화소(2211)를 제공하여도 좋다. 시안(C), 황색(Y), 및 마젠타(M)의 빛을 투과시키는 컬러 필터가 제공된 부화소(2212)에 더하여 청색(B)의 빛을 투과시키는 컬러 필터가 제공된 부화소(2212)를 포함하는 화소(2211)를 제공하여도 좋다. 하나의 화소(2211)에 4개의 다른 파장 대역의 빛을 검지하는 부화소(2212)를 제공하면 얻어지는 화상의 색 재현성을 높일 수 있다.
예를 들어, 도 50의 (A)에서, 적색의 파장 대역의 빛을 검지하는 부화소(2212), 녹색의 파장 대역의 광을 검지하는 부화소(2212), 및 청색의 파장 대역의 빛을 검지하는 부화소(2212)의 화소수비(또는 수광 면적비)는 반드시 1:1:1일 필요는 없다. 예를 들어, 화소수비(수광 면적비)를 적색:녹색:청색=1:2:1로 하는 Bayer 배열을 채용하여도 좋다. 또는 화소수비(수광 면적비)를 적색:녹색:청색=1:6:1로 하여도 좋다.
또한 화소(2211)에 제공되는 부화소(2212)의 수는 1개이어도 좋지만, 2개 이상이 바람직하다. 예를 들어, 같은 파장 대역의 빛을 검지하는 2개 이상의 부화소(2212)를 제공하면, 중복성(redundancy)이 높아지고, 촬상 장치(2200)의 신뢰성을 높일 수 있다.
적외광을 투과시키며 가시광을 흡수 또는 반사하는 IR(infrared) 필터를 필터로서 사용하면 적외광을 검지하는 촬상 장치(2200)를 실현할 수 있다.
또한 ND(neutral density) 필터(감광 필터)를 사용하면 광전 변환 소자(수광 소자)에 대량의 빛이 들어갈 때 일어나는 출력 포화를 방지할 수 있다. 감광 성능이 상이한 ND 필터들을 조합하여 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
상술한 필터 외에 렌즈를 화소(2211)에 제공하여도 좋다. 도 51의 (A) 및 (B)의 단면도를 참조하여 화소(2211), 필터(2254), 및 렌즈(2255)의 배치예에 대하여 설명한다. 렌즈(2255)에 의하여 광전 변환 소자는 입사광을 효율적으로 수광할 수 있다. 구체적으로는 도 51의 (A)에 도시된 바와 같이 빛(2256)은 화소(2211)에 제공된 렌즈(2255), 필터(2254)(필터(2254R), 필터(2254G), 및 필터(2254B)), 및 화소 회로(2230) 등을 통하여 광전 변환 소자(2220)에 들어간다.
그러나 일점쇄선으로 둘러싸인 영역으로 나타낸 바와 같이 화살표로 나타내어진 빛(2256)의 일부는 일부의 배선(2257)에 의하여 차단될 가능성이 있다. 그러므로, 도 51의 (B)에 도시된 바와 같이 광전 변환 소자(2220) 측에 렌즈(2255) 및 필터(2254)를 제공함으로써 광전 변환 소자(2220)가 빛(2256)을 효율적으로 수광할 수 있는 것이 바람직한 구조이다. 빛(2256)이 광전 변환 소자(2220) 측으로부터 광전 변환 소자(2220)에 들어가면 감도가 높은 촬상 장치(2200)를 제공할 수 있다.
도 51의 (A) 및 (B)에 도시된 광전 변환 소자(2220)로서 p-n 접합 또는 p-i-n 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
방사선을 흡수하고 전하를 발생시키는 기능을 가지는 물질을 사용하여 광전 변환 소자(2220)를 형성하여도 좋다. 방사선을 흡수하고 전하를 발생시키는 기능을 가지는 물질의 예에는 셀레늄, 아이오딘화 납, 아이오딘화 수은, 비소화 갈륨, 텔루륨화 카드뮴, 및 카드뮴 아연 합금이 포함된다.
예를 들어 광전 변환 소자(2220)에 셀레늄을 사용하면, 광전 변환 소자(2220)는 가시광, 자외광, 적외광, X선 및 감마선 등 넓은 파장 대역에서 광 흡수 계수를 가질 수 있다.
촬상 장치(2200)에 포함되는 하나의 화소(2211)는 도 50의 (A) 및 (B)에 도시된 부화소(2212)에 더하여 제 1 필터를 가지는 부화소(2212)를 포함하여도 좋다.
<화소의 구성예 2>
실리콘을 포함한 트랜지스터 및 산화물 반도체를 포함한 트랜지스터를 포함하는 화소의 예에 대하여 이하에서 설명한다. 트랜지스터 각각으로서, 상술한 실시형태에서 설명된 트랜지스터 중 어느 것과 비슷한 트랜지스터를 사용할 수 있다.
도 52는 촬상 장치에 포함된 소자의 단면도이다. 도 52에 도시된 촬상 장치는 실리콘 기판(2300) 위의 실리콘을 포함하는 트랜지스터(2351), 트랜지스터(2351) 위에 적층된, 산화물 반도체를 포함하는 트랜지스터(2352 및 2353), 및 실리콘 기판(2300)에 제공된 포토다이오드(2360)를 포함한다. 트랜지스터 및 포토다이오드(2360)의 캐소드(2362)는 각종 플러그(2370) 및 배선(2371)에 전기적으로 접속된다. 또한, 포토다이오드(2360)의 애노드(2361)는 저저항 영역(2363)을 통하여 플러그(2370)에 전기적으로 접속되어 있다.
촬상 장치는 실리콘 기판(2300)에 제공된 트랜지스터(2351) 및 실리콘 기판(2300)에 제공된 포토다이오드(2360)를 포함하는 층(2310), 층(2310)과 접촉되며 배선(2371)을 포함하는 층(2320), 층(2320)과 접촉되며 트랜지스터(2352 및 2353)를 포함하는 층(2330), 및 층(2330)과 접촉되며 배선(2372) 및 배선(2373)을 포함하는 층(2340)을 포함한다.
도 52의 단면도의 예에서는 실리콘 기판(2300)에서 트랜지스터(2351)가 형성되는 면과는 반대 측에 포토다이오드(2360)의 수광면이 제공되어 있다. 이 구조에 의하여, 트랜지스터 및 배선의 영향을 받지 않고 광 경로를 확보할 수 있다. 따라서, 높은 개구율을 가진 화소를 형성할 수 있다. 또한, 포토다이오드(2360)의 수광면을 트랜지스터(2351)가 형성되는 면과 같게 할 수 있다.
산화물 반도체를 포함한 트랜지스터만을 사용하여 화소를 형성하는 경우, 층(2310)은 산화물 반도체를 포함한 트랜지스터를 포함하여도 좋다. 또는, 층(2310)을 생략하여도 좋고, 화소가 산화물 반도체를 포함한 트랜지스터만을 포함하여도 좋다.
또한, 실리콘 기판(2300)은 SOI 기판이어도 좋다. 또한, 실리콘 기판(2300)은 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 또는 유기 반도체를 포함하는 기판으로 대체할 수 있다.
여기서, 트랜지스터(2351) 및 포토다이오드(2360)를 포함하는 층(2310)과, 트랜지스터(2352 및 2353)를 포함하는 층(2330) 사이에는 절연체(2380)가 제공된다. 그러나 절연체(2380)의 위치에 한정은 없다. 절연체(2380) 아래에 절연체(2379)가 제공되고, 절연체(2380) 위에 절연체(2381)가 제공된다.
도전체(2390a 내지 2390e)는 절연체(2379 및 2381)에 형성된 개구에 제공된다. 도전체(2390a, 2390b, 및 2390e)는 플러그 및 배선으로서 기능한다. 도전체(2390c)는 트랜지스터(2353)의 백 게이트로서 기능한다. 도전체(2390d)는 트랜지스터(2352)의 백 게이트로서 기능한다.
트랜지스터(2351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는, 실리콘의 댕글링 본드를 종단시켜, 이에 따라 트랜지스터(2351)의 신뢰성을 향상시킬 수 있다. 한편 트랜지스터(2352) 및 트랜지스터(2353) 등의 근방에 제공되는 절연체 내의 수소는 산화물 반도체에 캐리어를 생성하는 요인 중 하나가 된다. 따라서, 수소가 트랜지스터(2352) 및 트랜지스터(2353) 등의 신뢰성의 저하를 일으킬 수 있다. 이와 같은 이유로, 실리콘계 반도체를 포함한 트랜지스터 위에 산화물 반도체를 포함한 트랜지스터를 제공하는 경우, 이 트랜지스터들 사이에 수소를 차단하는 기능을 가지는 절연체(2380)를 제공하는 것이 바람직하다. 절연체(2380) 아래쪽의 층에 수소를 가두면 트랜지스터(2351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(2380) 아래쪽의 층으로부터 절연체(2380) 위쪽의 층으로 수소가 확산되는 것을 방지할 수 있기 때문에 트랜지스터(2352) 및 트랜지스터(2353) 등의 신뢰성을 높일 수 있다. 도전체(2390a, 2390b, 및 2390e)는 절연체(2380)에 형성된 바이어 홀(via hole)을 통하여 그 위에 제공된 층으로 수소가 확산되는 것을 방지할 수 있어, 트랜지스터(2352 및 2353) 등의 신뢰성의 향상에 이어진다.
도 52의 단면도에서, 층(2310)의 포토다이오드(2360)와 층(2330)의 트랜지스터는 서로 중첩되도록 형성할 수 있다. 이로써 화소의 집적도를 높일 수 있다. 바꿔 말하면 촬상 장치의 해상도를 높일 수 있다.
촬상 장치의 일부 또는 전체가 구부러져도 좋다. 촬상 장치를 구부리면 상면(像面)의 만곡 및 비점수차를 저감시킬 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정에 사용하는 렌즈의 수를 줄일 수 있기 때문에, 촬상 장치를 사용한 전자 기기 등의 소형화 또는 경량화를 실현할 수 있다. 또한 취득되는 화상의 질을 향상시킬 수 있다.
본 실시형태에서 설명된 구조는 다른 실시형태에서 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 10)
본 실시형태에서는, 본 발명의 일 형태의 반도체 웨이퍼, 칩, 및 전자 부품에 대하여 설명한다.
<반도체 웨이퍼 및 칩>
도 53의 (A)는 다이싱 처리 전의 기판(5711)을 도시한 상면도이다. 기판(5711)으로서, 예를 들어 반도체 기판("반도체 웨이퍼"라고도 함)을 사용할 수 있다. 기판(5711) 위에 복수의 회로 영역(5712)이 제공된다. 본 발명의 일 형태의 반도체 장치, CPU, RF태그, 또는 이미지 센서 등을 화소 영역(5712)에 제공할 수 있다.
복수의 회로 영역(5712)은 분리 영역(5713)으로 각각 둘러싸인다. 분리선("다이싱 라인"이라고도 함)(5714)은 분리 영역(5713)과 중첩되는 위치에 설정된다. 기판(5711)을 분리선(5714)을 따라 회로 영역(5712)을 포함하는 칩(5715)으로 절단할 수 있다. 도 53의 (B)는 칩(5715)의 확대도이다.
분리 영역(5713)에 도전층 또는 반도체층을 제공하여도 좋다. 분리 영역(5713)에 도전층 또는 반도체층을 제공함으로써, 다이싱 단계에서 일어날 수 있는 ESD를 완화시켜, 다이싱 단계의 수율 저하를 방지할 수 있다. 일반적으로 다이싱 단계는 예를 들어 기판의 냉각, 절삭 부스러기의 제거, 및 대전 방지를 위하여, 탄산 가스 등을 용해시킴으로써 비저항이 저하된 순수(純水)를 절단 부분에 흘리면서 수행한다. 도전층 또는 반도체층을 분리 영역(5713)에 제공함으로써, 순수의 사용을 저감시킬 수 있다. 그러므로, 반도체 장치의 제작 비용을 저감할 수 있다. 따라서 생산성이 향상된 반도체 장치를 제작할 수 있다.
분리 영역(5713)에 제공되는 반도체층에는, 밴드갭이 2.5eV 이상 4.2eV 이하, 바람직하게는 2.7eV 이상 3.5eV 이하의 재료를 사용하는 것이 바람직하다. 이와 같은 재료를 사용함으로써, 축적된 전하를 천천히 방출할 수 있으므로, ESD로 인한 전하의 급격한 이동을 억제할 수 있고 정전 파괴가 일어나기 어려워진다.
<전자 부품>
도 54의 (A) 및 (B)는 칩(5715)이 전자 부품을 만드는 데 사용되는 예를 나타낸 것이다. 또한, 전자 부품은 반도체 패키지 또는 IC 패키지라고도 한다. 이 전자 부품은, 단자의 추출 방향 및 단자의 형상에 따라 복수의 규격 및 이름이 있다.
전자 부품은 조립 공정(후공정)에서, 상기 실시형태에 기재된 반도체 장치와 상기 반도체 장치 외의 부품이 조합되어 완성된다.
후공정에 대하여 도 54의 (A)의 흐름도를 참조하여 설명한다. 전공정에서 상술한 실시형태에서 기재한 반도체 장치를 포함하는 소자 기판이 완성된 후, 상기 소자 기판의 이면(반도체 장치 등이 형성되지 않은 면)을 연삭하는 이면 연삭 단계를 행한다(단계 S5721). 연삭에 의하여 소자 기판을 얇게 하면, 소자 기판의 휘어짐 등을 저감하여, 전자 부품의 크기를 줄일 수 있다.
다음으로, 소자 기판을 다이싱 단계에서 복수의 칩(칩(5715))으로 분단한다(단계 S5722). 그리고, 분리된 칩을 각개 꺼내어 다이 본딩 단계에서 리드 프레임에 접합된다(단계 S5723). 이 다이 본딩 단계에서 칩과 리드 프레임을 접합시키기 위하여, 수지 또는 테이프 등에 의한 접합 등의 방법이 제품에 따라 적절히 선택된다. 또한 칩은 리드 프레임 대신 인터포저 기판 위에 접합하여도 좋다.
다음으로, 리드 프레임의 리드와, 칩 상의 전극을 금속 와이어를 통하여 전기적으로 접속하기 위한 와이어 본딩 단계를 행한다(단계 S5724). 금속 세선으로서 은선(silver line) 또는 금선(gold line)을 사용할 수 있다. 와이어 본딩으로서 볼 본딩(ball bonding) 또는 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩에, 에폭시 수지 등으로 칩을 밀봉하는 밀봉 단계(몰딩 단계)를 행한다(단계 S5725). 밀봉 단계를 거치면, 전자 부품의 내부가 수지로 충전되어, 칩에 내장된 회로부 및 칩과 리드를 접속하는 와이어를 외부의 기계적 힘으로부터 보호할 수 있고, 수분 또는 먼지로 인한 특성의 열화(신뢰성의 저하)를 저감할 수 있다.
이어서, 리드 도금 단계에서 리드 프레임의 리드를 도금한다(단계 S5726). 이 도금 처리에 의하여 리드의 녹을 방지하고, 나중의 단계에서 인쇄 회로 기판에 칩을 탑재할 때의 납땜을 용이하게 한다. 그 후, 리드는 형성 단계에서 절단되고 가공된다(단계 S5727).
다음으로 인쇄(마킹) 단계가 패키지 표면에 행해진다(단계 S5728). 예를 들어 외관 형상이 좋을지 여부 그리고 오동작의 유무를 체크하기 위한 검사 단계(단계 S5729) 후, 전자 부품이 완성된다.
도 54의 (B)는 완성된 전자 부품의 개략 사시도이다. 도 54의 (B)는 전자 부품의 예로서, QFP(quad flat package)를 도시한 개략 사시도이다. 도 54의 (B)의 전자 부품(5750)은 리드(5755) 및 반도체 장치(5753)를 포함한다. 반도체 장치(5753)로서, 상술한 실시형태에서 기재한 반도체 장치 등을 사용할 수 있다.
도 54의 (B)의 전자 부품(5750)은 예를 들어, 인쇄 회로 기판(5752)에 실장된다. 조합되고, 인쇄 회로 기판(5752) 위에서 서로 전기적으로 접속되는 복수의 전자 부품(5750); 이에 의하여 전자 부품이 실장된 기판(회로 기판(5754))이 완성된다. 완성된 회로 기판(5754)은 전자 기기 등에 제공된다.
본 실시형태에서 설명된 구조는 다른 실시형태에서 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 11)
본 실시형태에서는, 본 발명의 일 형태의 트랜지스터 등을 포함하는 전자 기기에 대하여 설명한다.
<전자 기기>
본 발명의 일 형태의 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는, DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생되는 화상을 표시하기 위한 디스플레이를 가지는 장치)에 사용될 수 있다. 본 발명의 일 형태의 반도체 장치를 갖출 수 있는 전자 기기의 다른 예에는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 단말, 전자 서적 리더(e-book reader), 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 도 55의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 55의 (A)는 하우징(1901), 하우징(1902), 표시부(1903), 표시부(1904), 마이크로폰(1905), 스피커(1906), 조작 키(1907), 및 스타일러스(1908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 55의 (A)의 휴대용 게임기는 2개의 표시부(1903 및 1904)를 가지지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 55의 (B)는 제 1 하우징(1911), 제 2 하우징(1912), 제 1 표시부(1913), 제 2 표시부(1914), 연결부(1915), 및 조작 키(1916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(1913)는 제 1 하우징(1911)에 제공되고, 제 2 표시부(1914)는 제 2 하우징(1912)에 제공된다. 제 1 하우징(1911)과 제 2 하우징(1912)은 연결부(1915)로 서로 접속되고, 제 1 하우징(1911)과 제 2 하우징(1912) 사이의 각도는, 연결부(1915)로 변경될 수 있다. 제 1 표시부(1913)에 표시된 화상을 제 1 하우징(1911)과 제 2 하우징(1912) 사이의 연결부(1915)에서의 각도에 따라 전환하여도 좋다. 위치 입력 기능을 가진 표시 장치는 제 1 표시부(1913) 및 제 2 표시부(1914) 중 적어도 하나로서 사용되어도 좋다. 또한, 위치 입력 기능은 표시 장치에 터치 패널을 제공함으로써 부가될 수 있다. 또는, 위치 입력 기능은 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수 있다.
도 55의 (C)는 하우징(1921), 표시부(1922), 키보드(1923), 및 포인팅 디바이스(1924) 등을 포함하는 노트북형 퍼스널 컴퓨터를 도시한 것이다.
도 55의 (D)는 하우징(1931), 냉장실용 문(1932), 및 냉동실용 문(1933) 등을 포함하는 전기 냉동 냉장고를 도시한 것이다.
도 55의 (E)는 제 1 하우징(1941), 제 2 하우징(1942), 표시부(1943), 조작 키(1944), 렌즈(1945), 및 연결부(1946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(1944) 및 렌즈(1945)는 제 1 하우징(1941)에 제공되고, 표시부(1943)는 제 2 하우징(1942)에 제공되어 있다. 제 1 하우징(1941)과 제 2 하우징(1942)은 연결부(1946)로 서로 연결되어 있고, 제 1 하우징(1941)과 제 2 하우징(1942) 사이의 각도는 연결부(1946)로 바꿀 수 있다. 표시부(1943)에 표시되는 화상을, 제 1 하우징(1941)과 제 2 하우징(1942) 사이의 연결부(1946)에서의 각도에 따라 전환하여도 좋다.
도 55의 (F)는 차체(1951), 차륜(1952), 대시보드(1953), 및 라이트(1954) 등을 포함하는 자동차를 도시한 것이다.
본 실시형태에서는, 본 발명의 일 형태에 대하여 설명하였다. 또한 본 발명의 일 형태는 이들에 한정되지 않는다. 바꿔 말하면, 본 실시형태 등에서 발명의 다양한 형태가 기재되어 있으므로, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 및 소스 및 드레인 영역 등이 산화물 반도체를 포함하는 예에 대하여 설명하였지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 또는, 상황 또는 조건에 따라서는, 본 발명의 일 형태에 따른 각종 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역 및 드레인 영역 등에 각종 반도체가 포함되어도 좋다. 상황 또는 조건에 따라서는, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 및 유기 반도체 등 중 적어도 하나는 본 발명의 일 형태의 각종 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역 및 드레인 영역 등에 포함되어도 좋다. 또는, 예를 들어, 상황 또는 조건에 따라서는, 산화물 반도체는 반드시 본 발명의 일 형태에 따른 각종 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역 및 드레인 영역 등에 포함될 필요는 없다.
본 실시형태에서 설명된 구조는 다른 실시형태에서 설명된 구조 중 어느 것과 적절히 조합될 수 있다.
[실시예 1]
본 실시예에서는, 상술한 실시형태에서 기재한 방법 중 어느 것에 의하여 형성된 In-Ga-Zn 산화물막(이하, IGZO막이라고 함)의 원소 분석 및 결정성의 평가의 결과에 대하여 설명한다.
본 실시예의 시료 1A의 IGZO막은, In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용하여 스퍼터링법에 의하여, 의도하는 두께를 100nm로 설정하여 유리 기판 위에 형성하였다. IGZO막은 아르곤 가스 180sccm 및 산소 가스 20sccm를 포함하는 분위기에서, 압력을 0.6Pa로 제어하고, 기판 온도를 실온으로 하고, 2.5kW의 교류 전력을 인가하여 형성하였다.
시료 1A의 IGZO막의 단면에 대하여, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 측정을 행하였다. EDX 측정은, 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F)을 사용하여, 가속 전압이 200kV이고, 전자빔 직경 약 0.1nmφ의 조사를 수행하는 조건하에서 수행하였다. 에너지 분산형 X선 분석 장치 JED-2300T를 원소 분석 장치로서 사용하였다. Si 드리프트 검출기를 시료 1A로부터 방출된 X선의 검출에 사용하였다.
EDX 측정에서는, 시료의 분석 대상 영역의 점에 전자빔 조사를 실시하고, 이 조사에 의하여 발생되는 시료의 특성 X선의 에너지와 그 빈도를 측정하는 식으로, 점의 EDX 스펙트럼을 얻는다. 본 실시예에서, 점의 EDX 스펙트럼의 피크는, In 원자, Ga 원자, Zn 원자 및 O 원자 중의 전자 전이(electron transitions)로 귀속되고, 점에서의 원자의 비율을 산출하였다. 시료 1A의 분석 대상 영역에서 이 공정을 통하여, 원자의 비율의 분포를 나타낸 EDX 매핑 이미지를 얻을 수 있다.
도 56은 시료 1A의 IGZO막 단면에서의 In 원자의 EDX 매핑 이미지를 나타낸 것이다. 도 56의 EDX 매핑 이미지는, IGZO막의 일부의 점에서의 In 원자의 비율[atomic%]을 나타낸 것이다. 도 56의 비교적 어두운 영역에서의 In 원자의 비율이 낮고, 최저 비율이 10.85atomic%이다. 도 56의 비교적 밝은 영역에서의 In 원자의 비율이 높고, 최고 비율이 25.21atomic%이다.
도 56의 EDX 매핑 이미지는, 명암의 분포를 나타내고, IGZO막의 단면에서의 In 원자의 편석을 나타낸다. 여기서, EDX 매핑 이미지에서 비교적 밝은 영역의 대부분은 실질적으로 원형 또는 타원형의 영역이 많다. 또한, 실질적으로 원형 또는 실질적으로 타원형의 복수의 영역의 연결에 의하여 형성되는 영역이 관찰된다. 바꿔 말하면, 실질적으로 원형 또는 타원형의 영역은 그물 형상으로 형성된다. 상술한 바와 같이, 비교적 밝은 영역은 In이 고농도로 존재하는 영역이고, 상술한 실시형태에서 기재한 영역 A에 대응한다. 단, 영역 A 각각은 분석 대상 영역을 횡단 또는 종단할 만큼 크지 않고, 섬 형상으로 형성되어 있고, 비교적 어두운 영역(상술한 실시형태에서 기재한 영역 B에 대응함)에 둘러싸여 있다. 영역 A와 영역 B 사이에 중간의 어두움을 가진 영역도 형성되어 있고, 일부에서는 영역 A와 영역 B의 경계가 명확하지 않다. 실질적으로 원형 또는 타원형의 영역 A의 대부분은 약 0.1nm 내지 5nm의 범위의 크기를 가진다.
상술한 바와 같이, 시료 1A의 IGZO막은 In이 풍부한 영역 A와 In이 부족한 영역 B가 형성된 복합 산화물 반도체이다. 영역 A가 트랜지스터의 온 상태 전류 및 전계 효과 이동도에 기여하고, 영역 B가 트랜지스터의 스위칭 특성에 기여한다. 그러므로, 상기 복합 산화물 반도체를 사용함으로써 바람직한 전기 특성을 가진 트랜지스터를 제작할 수 있다.
또한, 영역 A가 섬 형상으로 형성되고 영역 B에 의하여 둘러싸이기 때문에, 영역 A를 통하여 트랜지스터의 소스와 드레인이 서로의 접속되는 것으로 인한, 오프 상태 전류의 상승을 억제할 수 있다.
시료 1A의 IGZO막과 달리, 시료 1B의 IGZO막은 기판 온도를 170℃로 하고,아르곤 가스 140sccm 및 산소 가스 60sccm를 포함하는 분위기에서 형성하였다. 또한 시료 1B의 IGZO막의 다른 형성 조건은 시료 1A의 IGZO막의 형성 조건과 비슷하다.
시료 1A 및 시료 1B의 단면의 BF-STEM(bright field-scanning transmission electron microscopy) 이미지를 2000000배의 배율로 촬영하였다. 도 57의 (A)는 시료 1A의 BF-STEM 이미지를 나타낸 것이고, 도 57의 (B)는 시료 1B의 BF-STEM 이미지를 나타낸 것이다.
도 57의 (A)에 나타낸 바와 같이, 시료 1A의 IGZO막에서, 면적은 좁지만, 층상 결정부가 형성되어 있고, c축 배향성을 가진 결정부도 관찰된다. 한편, 도 57의 (B)에 나타낸 시료 1B의 IGZO막에서는, 시료 1A의 IGZO막보다 넓은 면적에 층상 결정부가 형성되어 있다. 따라서, In 원자의 편석이 나타나는 시료 1A의 IGZO막에도 이러한 층상 결정부가 관찰되었다. IGZO막의 형성 시에, 산소 유량비를 증가시키고, 기판 온도를 높임으로써 IGZO막의 결정성을 향상시킬 수 있을 가능성이 시사되었다.
상이한 산소 유량 및 상이한 기판 온도에서 IGZO막을 형성함으로써 더 많은 시료를 제작하고, 결정성 평가를 행하였다. 이들 시료의 IGZO은 각각, 산소 유량비를 10%(산소 가스 20sccm 및 아르곤 가스 180sccm), 30%(산소 가스 60sccm 및 아르곤 가스 140sccm), 50%(산소 가스 100sccm 및 아르곤 가스 100sccm), 70%(산소 가스 140sccm 및 아르곤 가스 60sccm), 또는 100%(산소 가스 200sccm)로 하고, 기판 온도를 실온, 130℃, 또는 170℃로 하여 형성하였다. 또한 각 시료의 IGZO막의 다른 형성 조건은 시료 1A의 IGZO막의 형성 조건과 비슷하다.
각 시료의 IGZO막의 결정성은 XRD 측정에 의하여 평가하였다. XRD 측정은 out-of-plane법의 일종인 분말법(θ-2θ법이라고도 함)을 사용하여 행하였다. θ-2θ법에서, X선의 입사각을 변화시키고, X선원에 마주 보는 검출기의 각도를 입사각과 동등으로 하면서 X선 회절 강도를 측정한다.
도 58의 (A)는 시료의 XRD 측정 결과를 나타낸 것이다. 도 58의 (B)에 나타낸 바와 같이, 각 시료의 유리 기판 내의 3개의 점에 대하여 측정을 행하였다.
도 58의 (A)에서, 세로축은 회절 강도를 임의 단위로 나타내고, 가로축은 각도 2θ를 나타낸다. 또한, 도 58의 (A)에서, 도 58의 (B)의 3개의 점에 대응하는 3개의 XRD의 프로파일를 각 그래프에 같이 나타낸다.
도 58의 (A)에 나타낸 바와 같이, 시료 1A의 IGZO막의 조건과 비슷한 조건하에서 형성된 IGZO막으로부터, 2θ=31° 근방의 회절 강도의 피크는 명확히 관찰되지 않거나, 2θ=31° 근방의 매우 낮은 회절 강도의 피크가 관찰되거나, 또는 2θ=31° 근방의 회절 강도의 피크가 관찰되지 않다. 한편, 시료 1B의 IGZO막의 조건과 비슷한 조건하에서 형성된 IGZO막으로부터는, 2θ=31° 근방의 회절 강도의 피크가 명확하게 관찰된다.
또한 회절 강도의 피크가 관찰된 회절각(2θ=31° 근방)은 단결정 InGaZnO4의 구조 모델의 (009)면의 회절각에 대응한다. 따라서, 시료 1B의 IGZO막과 비슷한 조건하에서 형성된 IGZO막으로부터 관찰되는 상술한 피크에 의하여 c축 배향성을 가진 결정부를 포함하는 막이 확인된다.
한편, XRD 측정에 의해서는, 시료 1A의 IGZO막과 비슷한 조건하에서 형성된 IGZO막이 c축 배향성을 가진 결정부를 포함할지 여부를 판정하기 어렵다. 그러나, 도 57의 (A)에 나타낸 바와 같이, BF-STEM 이미지 등을 촬상함으로써, 미소한 영역에서 c축 배향성을 가진 결정부를 관찰할 수 있다.
도 58의 (A)에 나타낸 바와 같이, IGZO막의 형성 시의 산소 유량비 또는 기판 온도가 높을수록, XRD 프로파일의 피크가 예리해진다. 이는 IGZO막의 형성 시의 산소 유량비 또는 기판 온도가 높아지면, 결정성이 더 높은 IGZO막을 형성할 수 있는 것을 시사한다.
100: 용량 소자, 101: 용량 소자, 102: 용량 소자, 112: 도전체, 112a: 도전체, 112b: 도전체, 116: 도전체, 124: 도전체, 130: 절연체, 132: 절연체, 134: 절연체, 150: 절연체, 200: 트랜지스터, 201: 트랜지스터, 202: 트랜지스터, 205: 도전체, 205a: 도전체, 205A: 도전체, 205b: 도전체, 205B: 도전체, 205c: 도전체, 210: 절연체, 212: 절연체, 213: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 219: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화물, 230b: 산화물, 230B: 산화물, 230c: 산화물, 230d: 산화물, 240a: 도전체, 240A: 도전막, 240b: 도전체, 240B: 도전층, 241a: 도전체, 241b: 도전체, 243a: 절연체, 243b: 절연체, 244: 도전체, 246: 도전체, 250: 절연체, 260: 도전체, 260a: 도전체, 260A: 도전막, 260b: 도전체, 260c: 도전체, 270: 절연체, 271: 배리어층, 279: 절연체, 280: 절연체, 281: 배리어층, 282: 절연체, 284: 절연체, 286: 절연체, 290: 레지스트 마스크, 292: 레지스트 마스크, 294: 레지스트 마스크, 296: 레지스트 마스크, 300: 트랜지스터, 301: 트랜지스터, 302: 트랜지스터, 311: 기판, 312: 반도체 영역, 314: 절연체, 316: 도전체, 318a: 저저항 영역, 318b: 저저항 영역, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 358: 절연체, 600: 타깃, 600a: 타깃, 600b: 타깃, 601: 퇴적 체임버, 610: 백킹 플레이트, 610a: 백킹 플레이트, 610b: 백킹 플레이트, 620: 타깃 홀더, 620a: 타깃 홀더, 620b: 타깃 홀더, 622: 타깃 홀더, 623: 타깃 실드, 630: 마그넷 유닛, 630a: 마그넷 유닛, 630b: 마그넷 유닛, 630N: 마그넷, 630N1: 마그넷, 630N2: 마그넷, 630S: 마그넷, 632: 마그넷 홀더, 640: 플라스마, 642: 부재, 660: 기판, 670: 기판 홀더, 680a: 자력선, 680b: 자력선, 690: 전원, 691: 전원, 1901: 하우징, 1902: 하우징, 1903: 표시부, 1904: 표시부, 1905: 마이크로폰, 1906: 스피커, 1907: 조작 키, 1908: 스타일러스, 1911: 하우징, 1912: 하우징, 1913: 표시부, 1914: 표시부, 1915: 연결부, 1916: 조작 키, 1921: 하우징, 1922: 표시부, 1923: 키보드, 1924: 포인팅 디바이스, 1931: 하우징, 1932: 냉장실용 문, 1933: 냉동실용 문, 1941: 하우징, 1942: 하우징, 1943: 표시부, 1944: 조작 키, 1945: 렌즈, 1946: 연결부, 1951: 차체, 1952: 차륜, 1953: 대시보드, 1954: 라이트, 2200: 촬상 장치, 2201: 스위치, 2202: 스위치, 2203: 스위치, 2210: 화소부, 2211: 화소, 2212: 부화소, 2212B: 부화소, 2212G: 부화소, 2212R: 부화소, 2220: 광전 변환 소자, 2230: 화소 회로, 2231: 배선, 2247: 배선, 2248: 배선, 2249: 배선, 2250: 배선, 2253: 배선, 2254: 필터, 2254B: 필터, 2254G: 필터, 2254R: 필터, 2255: 렌즈, 2256: 빛, 2257: 배선, 2260: 주변 회로, 2270: 주변 회로, 2280: 주변 회로, 2290: 주변 회로, 2291: 광원, 2300: 실리콘 기판, 2310: 층, 2320: 층, 2330: 층, 2340: 층, 2351: 트랜지스터, 2352: 트랜지스터, 2353: 트랜지스터, 2360: 포토다이오드, 2361: 애노드, 2363: 저저항 영역, 2370: 플러그, 2371: 배선, 2372: 배선, 2373: 배선, 2379: 절연체, 2380: 절연체, 2381: 절연체, 2390a: 도전체, 2390b: 도전체, 2390c: 도전체, 2390d: 도전체, 2390e: 도전체, 2700: 퇴적 장치, 2701: 대기 측 기판 공급 체임버, 2702: 대기 측 기판 반송 체임버, 2703a: 로드록(load lock) 체임버, 2703b: 언로드록(unload lock) 체임버, 2704: 반송 체임버, 2705: 기판 가열 체임버, 2706a: 퇴적 체임버, 2706b: 퇴적 체임버, 2706c: 퇴적 체임버, 2751: 크라이오트랩(cryotrap), 2752: 스테이지, 2761: 카세트 포트, 2762: 얼라인먼트 포트, 2763: 반송 로봇, 2764: 게이트 밸브, 2765: 가열 스테이지, 2766: 타깃, 2766a: 타깃, 2766b: 타깃, 2767: 타깃 실드, 2767a: 타깃 실드, 2767b: 타깃 실드, 2768: 기판 홀더, 2769: 기판, 2770: 진공 펌프, 2771: 크라이오펌프, 2772: 터보 분자 펌프, 2780: 질량 유량 컨트롤러, 2781: 정제기, 2782: 가스 가열 기구, 2784: 조정 부재, 2790a: 마그넷 유닛, 2790b: 마그넷 유닛, 2791: 전원, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3006: 배선, 3400: 트랜지스터, 4001: 배선, 4003: 배선, 4005: 배선, 4006: 배선, 4007: 배선, 4008: 배선, 4009: 배선, 4021: 층, 4023: 층, 4100: 트랜지스터, 4200: 트랜지스터, 4300: 트랜지스터, 4400: 트랜지스터, 4500: 용량 소자, 4600: 용량 소자, 5400: 반도체 장치, 5401: CPU 코어, 5402: 파워 컨트롤, 5403: 파워 스위치, 5404: 캐시, 5405: 버스 인터페이스, 5406: 디버그 인터페이스, 5407: 제어 유닛, 5409: 파이프라인 레지스터, 5410: 파이프라인 레지스터, 5411: ALU, 5412: 레지스터 파일, 5421: 파워 매니지먼트 유닛, 5422: 주변 회로, 5423: 데이터 버스, 5500: 반도체 장치, 5501: 기억 회로, 5502: 기억 회로, 5503: 기억 회로, 5504: 회로, 5509: 트랜지스터, 5510: 트랜지스터, 5512: 트랜지스터, 5513: 트랜지스터, 5515: 트랜지스터, 5517: 트랜지스터, 5518: 트랜지스터, 5519: 용량 소자, 5520: 용량 소자, 5540: 배선, 5541: 배선, 5542: 배선, 5543: 배선, 5544: 배선, 5711: 기판, 5712: 회로 영역, 5713: 분리 영역, 5714: 분리선, 5715: 칩, 5750: 전자 부품, 5752: 인쇄 회로 기판, 5753: 반도체 장치, 5754: 회로 기판, 5755: 리드, 5800: 인버터, 5810: OS 트랜지스터, 5820: OS 트랜지스터, 5831: 신호 파형, 5832: 신호 파형, 5840: 파선, 5841: 실선, 5850: OS 트랜지스터, 5860: CMOS 인버터, 5900: 반도체 장치, 5901: 전원 회로, 5902: 회로, 5903: 전압 생성 회로, 5903A: 전압 생성 회로, 5903B: 전압 생성 회로, 5903C: 전압 생성 회로, 5903D: 전압 생성 회로, 5903E: 전압 생성 회로, 5904: 회로, 5905: 전압 생성 회로, 5905A: 전압 생성 회로, 5906: 회로, 5911: 트랜지스터, 5912: 트랜지스터, 5912A: 트랜지스터, 5921: 제어 회로, 5922: 트랜지스터.
본 출원은 2016년 3월 11일에 일본 특허청에 출원된 일련 번호 2016-048802의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
본 출원은 2016년 3월 11일에 일본 특허청에 출원된 일련 번호 2016-048802의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
Claims (14)
- 반도체 장치로서,
트랜지스터를 포함하고, 상기 트랜지스터는:
게이트 전극;
게이트 절연막; 및
인듐, 원소 M, 및 아연을 포함하는 산화물 반도체층을 포함하고,
상기 원소 M 은 Al, Ga, Y, 및 Sn 중 하나 이상이고,
상기 산화물 반도체층은 제 1 영역 및 제 2 영역 및 제 3 영역을 포함하고,
상기 제 2 영역에서의 상기 원소 M에 대한 In의 원자수비는 상기 제 1 영역에서의 상기 원소 M에 대한 In의 원자수비보다 크고,
상기 제 3 영역에서의 상기 원소 M에 대한 In의 원자수비는 상기 제 1 영역에서의 상기 원소 M에 대한 In의 원자수비보다 크고,
상기 제 2 영역 및 상기 제 3 영역은 상기 제 1 영역으로 둘러싸이는, 반도체 장치. - 삭제
- 반도체 장치로서,
트랜지스터를 포함하고, 상기 트랜지스터는:
게이트 전극;
게이트 절연막; 및
인듐, 원소 M, 및 아연을 포함하는 산화물 반도체층을 포함하고,
상기 원소 M은 Al, Ga, Y, 및 Sn 중 하나 이상이고,
상기 산화물 반도체층은 제 1 영역 및 복수의 제 2 영역을 포함하고,
상기 제 2 영역들 각각에서의 상기 원소 M에 대한 In의 원자수비는 상기 제 1 영역에서의 상기 원소 M에 대한 In의 원자수비보다 크고,
상기 제 1 영역 및 상기 복수의 제 2 영역은 혼합되고,
상기 복수의 제 2 영역은 상기 제 1 영역에 의해 밀봉되는, 반도체 장치. - 반도체 장치로서,
트랜지스터를 포함하고, 상기 트랜지스터는:
게이트 전극;
게이트 절연막; 및
인듐, 원소 M, 및 아연을 포함하는 산화물 반도체층을 포함하고,
상기 원소 M은 Al, Ga, Y, 및 Sn 중 하나 이상이고,
상기 산화물 반도체층은 제 1 영역 및 복수의 제 2 영역을 포함하고,
상기 제 2 영역들 각각에서의 상기 원소 M에 대한 In의 원자수비는 상기 제 1 영역에서의 상기 원소 M에 대한 In의 원자수비보다 크고,
상기 제 1 영역 및 상기 복수의 제 2 영역은 혼합되고,
상기 제 2 영역들 중 하나와 상기 제 2 영역들 중 다른 하나는 접속되어 있고,
모든 상기 복수의 제 2 영역이 접속되어 있지는 않은, 반도체 장치. - 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 산화물 반도체층에서의 인듐 대 상기 원소 M 대 아연(In:M:Zn)의 원자수비는 5:1:6 인, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 1 영역에서의 인듐 대 상기 원소 M 대 아연(In:M:Zn)의 원자수비는 4:2:3 인, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 2 영역에서의 인듐 대 상기 원소 M 대 아연(In:M:Zn)의 원자수비는 2:0:3 인, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 산화물 반도체층에서의 인듐 대 상기 원소 M 대 아연(In:M:Zn)의 원자수비는 4:2:3 인, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 1 영역에서의 인듐 대 상기 원소 M 대 아연(In:M:Zn)의 원자수비는 1:1:1 인, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 2 영역에서의 인듐 대 상기 원소 M 대 아연(In:M:Zn)의 원자수비는 2:0:1 인, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 1 영역은 비단결정이고,
상기 제 2 영역은 비단결정인, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 2 영역은 상기 제 1 영역보다 높은 도전성을 갖는, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 2 영역에서의 상기 원소 M에 대한 In의 원자수비는 상기 제 1 영역에서의 상기 원소 M에 대한 In의 원자수비보다 1.1배 내지 10배 더 높은, 반도체 장치.
- 제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
상기 제 2 영역에서의 상기 원소 M에 대한 In의 원자수비는 상기 제 1 영역에서의 상기 원소 M에 대한 In의 원자수비보다 2배 내지 10배 더 높은, 반도체 장치.
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