KR20150126272A - 산화물의 제작 방법 - Google Patents
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Abstract
[과제] 트랜지스터의 반도체 등에 적용 가능한, 산화물을 제작한다. 특히, 결정립계 등의 결함이 적은 산화물을 제작한다.
[해결수단] 기판에 평행 방향의 성분을 가지고 자장이 가해지고, 자장은, 10G 이상 100G 이하가 되는 영역을 가지며, 타깃이 결정체 또는 다결정체인 마그네트론 스퍼터법을 사용하여, 결정체 또는 다결정체 중 결정을 펠릿상으로 하여 플라즈마 중을 비상시켜 피형성면 위에 피형성면과 평행 또는 대략 평행하게 배열시켜 적층한다.
[해결수단] 기판에 평행 방향의 성분을 가지고 자장이 가해지고, 자장은, 10G 이상 100G 이하가 되는 영역을 가지며, 타깃이 결정체 또는 다결정체인 마그네트론 스퍼터법을 사용하여, 결정체 또는 다결정체 중 결정을 펠릿상으로 하여 플라즈마 중을 비상시켜 피형성면 위에 피형성면과 평행 또는 대략 평행하게 배열시켜 적층한다.
Description
본 발명은, 예를 들면, 산화물, 트랜지스터 및 반도체 장치, 및 이들의 제조 방법에 관한 것이다. 또는, 본 발명은, 예를 들면, 산화물, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 전자 기기에 관한 것이다. 또는, 산화물, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 제조 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는, 상기의 기술 분야로 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는, 제조 방법 에 관한 것이다. 또는, 본 발명의 일 형태는, 공정, 기계, 제품, 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는, 반도체 장치를 갖는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체를 사용하여, 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로나 표시 장치와 같은 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체로서 실리콘이 알려져 있다.
트랜지스터의 반도체에 사용되는 실리콘은, 용도에 따라 비정질 실리콘과 다결정 실리콘이 구분되어 사용되고 있다. 예를 들면, 대형 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 대면적 기판으로의 성막 기술이 확립되어 있는 비정질 실리콘을 사용하면 적합하다. 한편, 구동 회로와 화소 회로를 동일 기판 위에 형성하는 고기능의 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 높은 전계 효과 이동도를 갖는 트랜지스터를 제작 가능한 다결정 실리콘을 사용하면 적합하다. 다결정 실리콘은, 비정질 실리콘에 대해 고온에서의 열처리, 또는 레이저광 처리를 행함으로써 형성하는 방법이 알려져 있다.
최근에는, 비정질 산화물 반도체, 및 미결정을 갖는 비정질 산화물 반도체를 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조.). 산화물 반도체는, 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체에 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖기 때문에, 구동 회로와 화소 회로를 동일 기판 위에 형성하는 고기능의 표시 장치를 실현할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량해서 이용하는 것이 가능하기 때문에, 설비 투자를 억제할 수 있는 장점도 있다.
또한, 1985년에는, 결정 In-Ga-Zn 산화물의 합성이 보고되어 있다(비특허문헌 1 참조.). 또한, 1995년에는, In-Ga-Zn 산화물이 상동 구조를 취하고, InGaO3(ZnO)m(m은 자연수.)이라는 조성식으로 기술되는 것이 보고되어 있다(비특허문헌 2 참조.).
또한, 2014년에는, 비정질 In-Ga-Zn 산화물을 사용한 트랜지스터와 비교하여, 우수한 전기 특성 및 신뢰성을 갖는, 결정성 In-Ga-Zn 산화물을 사용한 트랜지스터에 관해서 보고되어 있다(비특허문헌 3 및 비특허문헌 4 참조.). 여기에서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)를 갖는 In-Ga-Zn 산화물은, 결정립계가 명확하게 확인되지 않는 것이 보고되어 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에 있어서 리크 전류가 매우 작은 것이 알려져 있다. 예를 들면, 산화물 반도체를 사용한 트랜지스터의 리크 전류가 낮다고 하는 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허문헌 2 참조.). 또한, 산화물 반도체로 이루어지는 활성층으로 우물형 포텐셜을 구성함으로써, 높은 전계 효과 이동도를 갖는 트랜지스터가 얻어지는 것이 개시되어 있다 (특허문헌 3 참조.).
N．Kimizuka, and T. Mohri: Journal of Solid State Chemistry 1985 vol.60 pp.382-384
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S. Yamazaki, H. Suzawa, K. Inoue, K. Kato, T. Hirohashi, K. Okazaki, and N. Kimizuka: Japanese Journal of Applied Physics 2014 vol.53 04ED18
S. Yamazaki, T. Hirohashi, M. Takahashi, S. Adachi, M. Tsubuku, J. Koezuka, K. Okazaki, Y. Kanzaki, H. Matsukizono, S. Kaneko, S. Mori, and T. Matsuo: Journal of the Society for Information Display 8 April 2014 211
트랜지스터의 반도체 등에 적용 가능한, 산화물을 제작하는 방법을 제공하는 것을 과제의 하나로 한다. 특히, 결정립계 등의 결함이 적은 산화물을 제작하는 방법을 제공하는 것을 과제의 하나로 한다.
또는, 산화물을 반도체에 사용한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 산화물을 반도체에 사용한 반도체 장치를 갖는 모듈을 제공하는 것을 과제의 하나로 한다. 또는, 산화물을 반도체에 사용한 반도체 장치, 또는 산화물을 반도체에 사용한 반도체 장치를 갖는 모듈을 갖는 전자 기기를 제공하는 것을 과제의 하나로 한다.
전기 특성이 양호한 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 전기 특성이 안정된 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 높은 주파수 특성을 갖는 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 오프시의 전류가 작은 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 상기 반도체 장치를 갖는 모듈을 제공하는 것을 과제의 하나로 한다. 또는, 상기 반도체 장치, 또는 상기 모듈을 갖는 전자 기기를 제공하는 것을 과제의 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신규 모듈을 제공하는 것을 과제의 하나로 한다. 또는, 신규 전자 기기를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 과제 전부를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
(1) 본 발명의 일 형태는, 기판에 평행 방향의 성분을 가지고 자장이 가해지고, 자장은, 자속 밀도가 10G 이상 100G 이하가 되는 영역을 가지며, 타깃이 결정체 또는 다결정체인 마그네트론 스퍼터법을 사용하여, 결정체 또는 다결정체 중 결정을 펠릿상으로 하여 플라즈마 중을 비상시켜 피형성면 위에 피형성면과 평행 또는 대략 평행하게 배열시켜 적층하는 산화물의 제작 방법이다.
(2) 또는, 본 발명의 일 형태는, (1)에 있어서, 펠릿상의 결정은 대전되고 있고, 피형성면에 대해, 자기장이 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동하고 있는 것에 의해, 펠릿상의 결정을 피형성면에 배열시키는 산화물의 제작 방법이다.
(3) 또는, 본 발명의 일 형태는, 산화물의 제작 방법에서, 산화물은, 마그네트론 스퍼터법을 사용하여 성막되고, 마그네트론 스퍼터법은, 제 1 단계와, 제 2 단계를 가지고, 제 1 단계 및 제 2 단계에 있어서, 기판의 상면에 평행 방향의 성분을 갖는 자장이 가해지고, 마그네트론 스퍼터법에 있어서 사용되는 타깃은, 다결정 구조를 갖는 영역을 가지며, 타깃은 기판과 마주 보고 배치되고, 타깃은 결정립을 가지며, 제 1 단계에 있어서, 결정립의 일부는, 펠릿상이 되어, 플라즈마 중에 비상하고, 제 2 단계에 있어서, 펠릿상의 결정립의 일부는, 기판의 상면에, 상면과 평행 또는 대략 평행하게 배열되도록 적층되는 산화물의 제작 방법이다.
(4) 또는, 본 발명의 일 형태는, 스퍼터링 장치를 사용한 산화물의 제작 방법에서, 제 1 단계와, 제 2 단계와, 제 3 단계를 가지며, 스퍼터링 장치는, 타깃과, 기판과, 마그넷 유닛을 가지며, 타깃은 인듐과, 아연과, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨 또는 주석)과, 산소를 가지며, 타깃은 다결정 구조를 갖는 영역을 가지며, 타깃은 기판과 마주 보고 배치되고, 마그넷 유닛은 타깃의 배면측에 배치되고, 마그넷 유닛은 타깃측에 N극을 갖는 제 1 마그넷과, 타깃측에 S극을 갖는 제 2 마그넷과, 대좌를 가지며, 제 1 마그넷과 제 2 마그넷 사이에, 자장이 형성되어 있고, 제 1 단계는 기판과 마그넷 유닛이, 상대적으로 이동 또는 회전하는 단계를 가지며, 제 1 단계는, 타깃 및 기판 사이에 전위차를 부여함으로써 플라즈마를 생성하는 단계를 가지며, 제 1 단계는 플라즈마 중에 생성된 이온을, 타깃의 표면측에 충돌시킴으로써, 평판상 산화물을 박리시키는 단계를 가지며, 평판상 산화물은, 제 1 층과, 제 2 층과, 제 3 층을 가지며, 제 1 층은 원소 M, 아연 및 산소를 가지며, 제 2 층은 인듐 및 산소를 가지며, 제 3 층은 원소 M, 아연 및 산소를 가지며, 제 2 단계는, 평판상 산화물이, 플라즈마 중을 통과함으로써 음으로 대전한 후, 결정 구조를 유지한 채 기판 상면에 근접하는 단계를 가지며, 제 3 단계는, 자장과 전류의 작용에 의해, 평판상 산화물이, 기판 상면을 이동한 후 퇴적되는 단계를 가지며, 전류는 기판으로부터 타깃을 향하여 흐르는, 산화물의 제작 방법이다.
(5) 또는, 본 발명의 일 형태는, (4)에 있어서, 기판의 상면에 있어서의 수평 자장의 자속 밀도가 10G 이상 100G 이하인 산화물의 제작 방법이다.
(6) 또는, 본 발명의 일 형태는, (4) 또는 (5)에 있어서, 마그넷 유닛은, 대좌의 중앙을 회전축으로 하여 회전하고 있고, 마그넷 유닛의 회전 속도가 0.1Hz 이상 1kHz 이하인 산화물의 제작 방법이다.
(7) 또는, 본 발명의 일 형태는, (4) 내지 (6) 중 어느 하나에 있어서, 평판상 산화물의 측면에 있는 인듐, 원소 M 또는 아연과 결합하는 산소가 음으로 대전하는 산화물의 제작 방법이다.
(8) 또는, 본 발명의 일 형태는, (4) 내지 (7) 중 어느 하나에 있어서, 음으로 대전한 산소끼리를 서로 반발시킴으로써, 평판상 산화물의 형상을 유지하는 산화물의 제작 방법이다.
(9) 또는, 본 발명의 일 형태는, (4) 내지 (8) 중 어느 하나에 있어서, 평판상 산화물은, 기판 상면을 이동하여, 측면이 이미 퇴적되어 있는 평판상 산화물의 측면과 결합한 후에 기판 상면에 고착되는 산화물의 제작 방법이다.
(10) 또는, 본 발명의 일 형태는, (4) 내지 (9) 중 어느 하나에 있어서, 평판상 산화물은, 기판 상면에 퇴적될 때, 기판 상면의 법선 벡터와 c축이 이루는 각이, -30°이상 30°이하가 되는 산화물의 제작 방법이다.
(11) 또는, 본 발명의 일 형태는, (4) 내지 (10) 중 어느 하나에 있어서, 타깃에 함유되는 결정성 산화물의 조성식이 InMO3(ZnO)m(m은 자연수.)인 산화물의 제작 방법이다.
(12) 또는, 본 발명의 일 형태는, (4) 내지 (11) 중 어느 하나에 있어서, 이온이, 산소의 양이온인 산화물의 제작 방법이다.
트랜지스터의 반도체 등에 적용 가능한, 산화물을 제작하는 방법을 제공할 수 있다. 특히, 결정립계 등의 결함이 적은 산화물을 제작하는 방법을 제공할 수 있다.
또는, 산화물을 반도체에 사용한 반도체 장치를 제공할 수 있다. 또는, 산화물을 반도체에 사용한 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는, 산화물을 반도체에 사용한 반도체 장치, 또는 산화물을 반도체에 사용한 반도체 장치를 갖는 모듈을 갖는 전자 기기를 제공할 수 있다.
전기 특성이 양호한 트랜지스터를 제공할 수 있다. 또는, 전기 특성이 안정된 트랜지스터를 제공할 수 있다. 또는, 높은 주파수 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 오프시의 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 상기 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는, 상기 반도체 장치 또는 상기 모듈을 갖는 전자 기기를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또는, 신규 모듈을 제공할 수 있다. 또는, 신규 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 효과의 전부를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 성막실의 일례를 도시하는 단면도, 및 마그넷 유닛의 일례를 도시하는 상면도.
도 2는 성막실의 일례를 도시하는 단면도, 및 마그넷 유닛의 일례를 도시하는 상면도.
도 3은 CAAC-OS의 성막 모델을 설명하는 모식도, 및 펠릿을 도시하는 도면.
도 4는 펠릿을 설명하는 도면.
도 5는 피형성면에 있어서 펠릿에 가해지는 힘을 설명하는 도면.
도 6은 피형성면에 있어서의 펠릿의 움직임을 설명하는 도면.
도 7은 InGaZnO4의 결정을 설명하는 도면.
도 8은 In-M-Zn 산화물의 조성을 설명하는 삼각도.
도 9는 성막 장치의 일례를 도시하는 상면도.
도 10은 성막 장치의 구성의 일례를 도시하는 도면.
도 11은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면.
도 12는 본 발명의 일 형태에 따른 트랜지스터를 도시하는 단면도.
도 13은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 15는 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 19는 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 20은 본 발명의 일 형태에 따른 CPU를 도시하는 블록도.
도 21은 본 발명의 일 형태에 따른 기억 소자의 회로도.
도 22는 본 발명의 일 형태에 따른 표시 장치의 상면도 및 회로도.
도 23은 본 발명의 일 형태에 따른 전자 기기를 도시하는 도면.
도 24는 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 25는 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 26은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 27은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 28은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상 및 전자 회절 패턴을 도시하는 도면.
도 29는 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상 및 전자 회절 패턴을 도시하는 도면.
도 30은 PLD법으로 성막한 In-Ga-Zn 산화물의 전자 회절 패턴을 도시하는 도면.
도 31은 PLD법으로 성막한 In-Ga-Zn 산화물의 전자 회절 패턴을 도시하는 도면.
도 32는 PLD법으로 성막한 In-Ga-Zn 산화물의 XRD 장치에 의한 해석 결과를 도시하는 도면.
도 33은 PLD법으로 성막한 In-Ga-Zn 산화물의 XRD 장치에 의한 해석 결과를 도시하는 도면.
도 34는 CAAC-OS의 성막 모델을 설명하는 모식도.
도 35는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 36은 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 37은 In-Ga-Zn 산화물의 TEM상을 도시하는 도면, 및 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 38은 In-Ga-Zn 산화물의 수소 농도의 깊이 방향에 있어서의 프로파일.
도 39는 In-Ga-Zn 산화물의 TEM상을 도시하는 도면, 및 전자 회절 패턴을 도시하는 도면.
도 40은 In-Ga-Zn 산화물의 TEM상을 도시하는 도면, 및 전자 회절 패턴을 도시하는 도면.
도 41은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면, 및 TEM상을 도시하는 도면.
도 42는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면, 및 TEM상을 도시하는 도면.
도 43은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 44는 PLD법으로 성막한 In-Ga-Zn 산화물의 ADF-STEM상 및 각 원소 맵핑을 도시하는 도면.
도 45는 PLD법으로 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터의 전기 특성을 도시하는 도면.
도 46은 PLD법으로 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터의 전기 특성을 도시하는 도면.
도 2는 성막실의 일례를 도시하는 단면도, 및 마그넷 유닛의 일례를 도시하는 상면도.
도 3은 CAAC-OS의 성막 모델을 설명하는 모식도, 및 펠릿을 도시하는 도면.
도 4는 펠릿을 설명하는 도면.
도 5는 피형성면에 있어서 펠릿에 가해지는 힘을 설명하는 도면.
도 6은 피형성면에 있어서의 펠릿의 움직임을 설명하는 도면.
도 7은 InGaZnO4의 결정을 설명하는 도면.
도 8은 In-M-Zn 산화물의 조성을 설명하는 삼각도.
도 9는 성막 장치의 일례를 도시하는 상면도.
도 10은 성막 장치의 구성의 일례를 도시하는 도면.
도 11은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면.
도 12는 본 발명의 일 형태에 따른 트랜지스터를 도시하는 단면도.
도 13은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 15는 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 트랜지스터를 도시하는 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 19는 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 20은 본 발명의 일 형태에 따른 CPU를 도시하는 블록도.
도 21은 본 발명의 일 형태에 따른 기억 소자의 회로도.
도 22는 본 발명의 일 형태에 따른 표시 장치의 상면도 및 회로도.
도 23은 본 발명의 일 형태에 따른 전자 기기를 도시하는 도면.
도 24는 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 25는 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 26은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 27은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 28은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상 및 전자 회절 패턴을 도시하는 도면.
도 29는 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상 및 전자 회절 패턴을 도시하는 도면.
도 30은 PLD법으로 성막한 In-Ga-Zn 산화물의 전자 회절 패턴을 도시하는 도면.
도 31은 PLD법으로 성막한 In-Ga-Zn 산화물의 전자 회절 패턴을 도시하는 도면.
도 32는 PLD법으로 성막한 In-Ga-Zn 산화물의 XRD 장치에 의한 해석 결과를 도시하는 도면.
도 33은 PLD법으로 성막한 In-Ga-Zn 산화물의 XRD 장치에 의한 해석 결과를 도시하는 도면.
도 34는 CAAC-OS의 성막 모델을 설명하는 모식도.
도 35는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 36은 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 37은 In-Ga-Zn 산화물의 TEM상을 도시하는 도면, 및 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 38은 In-Ga-Zn 산화물의 수소 농도의 깊이 방향에 있어서의 프로파일.
도 39는 In-Ga-Zn 산화물의 TEM상을 도시하는 도면, 및 전자 회절 패턴을 도시하는 도면.
도 40은 In-Ga-Zn 산화물의 TEM상을 도시하는 도면, 및 전자 회절 패턴을 도시하는 도면.
도 41은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면, 및 TEM상을 도시하는 도면.
도 42는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면, 및 TEM상을 도시하는 도면.
도 43은 PLD법으로 성막한 In-Ga-Zn 산화물의 TEM상을 도시하는 도면.
도 44는 PLD법으로 성막한 In-Ga-Zn 산화물의 ADF-STEM상 및 각 원소 맵핑을 도시하는 도면.
도 45는 PLD법으로 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터의 전기 특성을 도시하는 도면.
도 46은 PLD법으로 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터의 전기 특성을 도시하는 도면.
본 발명의 실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않으며, 그 형태 및 상세사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 상이한 도면간에서도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 동일하게 하여, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에 있어서, 크기, 막(층)의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다.
또한, 전압은, 어떤 전위와, 기준 전위(예를 들면 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 바꿔 말하는 것이 가능하다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의적으로 사용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아니다. 이로 인해, 예를 들면, 「제 1」을 「제 2」 또는 「제 3」등과 적절히 치환하여 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위해 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 「반도체」라고 표기한 경우에도, 예를 들면, 도전성이 충분히 낮은 경우에는 「절연체」로서의 특성을 갖는 경우가 있다. 또한, 「반도체」와 「절연체」는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 「반도체」는, 「절연체」와 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 「절연체」는, 「반도체」와 바꿔 말할 수 있는 경우가 있다.
또한, 「반도체」라고 표기한 경우에도, 예를 들면, 도전성이 충분히 높은 경우에는 「도전체」로서의 특성을 갖는 경우가 있다. 또한, 「반도체」와 「도전체」는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 「반도체」는, 「도전체」와 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 「도전체」는, 「반도체」와 바꿔 말할 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들면, 반도체를 구성하는 주성분 이외를 말한다. 예를 들면, 농도가 0.1원자% 미만인 원소는 불순물이다. 불순물이 함유됨으로써, 예를 들면, 반도체에 DOS(Density of State)가 형성되는 경우나, 캐리어 이동도가 저하되는 경우나, 결정성이 저하되는 경우 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들면, 제 1 족 원소, 제 2 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들면, 수소(물에도 함유된다), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들면 수소 등의 불순물의 혼입에 의해 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들면, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
또한, 본 명세서에 있어서, A가 농도 B의 영역을 가진다, 라고 기재하는 경우, 예를 들면, A의 어떤 영역에 있어서의 깊이 방향 전체의 농도가 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 평균값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 중앙값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 최대값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 최소값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 수속값이 B인 경우, 측정상 A 그 자체의 명확한 값이 얻어지는 영역에 있어서의 농도가 B인 경우 등을 포함한다.
또한, 본 명세서에 있어서, A가 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B의 영역을 가진다, 라고 기재하는 경우, 예를 들면, A의 어떤 영역에 있어서의 전체 크기, 길이, 두께, 폭, 또는 거리가 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 수속값이 B인 경우, 측정상 A 그 자체의 확실한 값이 얻어지는 영역에서의 크기, 길이, 두께, 폭, 또는 거리가 B인 경우 등을 포함한다.
또한, 채널 길이란, 예를 들면, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 1개의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 한정하지 않는다. 즉, 1개의 트랜지스터의 채널 길이는, 1개의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서, 채널 길이는, 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
채널 폭이란, 예를 들면, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다. 또한, 1개의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 한정하지 않는다. 즉, 1개의 트랜지스터의 채널 폭은, 1개의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서, 채널 폭은, 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에 있어서의 채널 폭(이하, 실효적인 채널 폭이라고 부른다.)과, 트랜지스터의 상면도에 있어서 도시되는 채널 폭(이하, 겉보기상의 채널 폭이라고 부른다.)이 상이한 경우가 있다. 예를 들면, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 도시되는 겉보기상의 채널 폭보다 커져, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들면, 미세하고 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 상면에 형성되는 채널 영역의 비율에 대해, 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우는, 상면도에 있어서 도시되는 겉보기상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭쪽이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들면, 설계값으로부터 실효적인 채널 폭을 견적하기 위해서는, 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모르는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것은 곤란하다.
그래서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 서로 중첩되는 영역에 있어서의, 소스와 드레인이 마주 보고 있는 부분의 길이인 겉보기상의 채널 폭을, 「서라운드 채널 폭(SCW: Surrounded Channel Width)」이라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 서라운드 채널 폭 또는 겉보기상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 겉보기상의 채널 폭, 서라운드 채널 폭 등은, 단면 TEM상 등을 취득하여, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, 서라운드 채널 폭을 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
또한, 본 명세서에 있어서, A가 B보다 밀려나온 형상을 가진다라고 기재하는 경우, 상면도 또는 단면도에 있어서, A의 적어도 일단이, B의 적어도 일단보다 외측에 있는 형상을 갖는 것을 나타내는 경우가 있다. 따라서, A가 B보다 밀려나온 형상을 가진다라고 기재되어 있는 경우, 예를 들면 상면도에 있어서, A의 일단이, B의 일단보다 외측에 있는 형상을 갖는다고 바꿔 읽을 수 있다.
<스퍼터링 장치>
이하에서는, 본 발명의 일 형태에 따른 스퍼터링 장치와, 상기 스퍼터링 장치를 사용하여 결정성을 갖는 산화물을 성막하는 방법에 관해서 설명한다.
도 1의 (A)는, 스퍼터링 장치인 성막실(101)의 단면도이다. 도 1의 (A)에 도시하는 성막실(101)은, 타깃 홀더(120)와, 백킹 플레이트(110)와, 타깃(100)과, 마그넷 유닛(130)과, 기판 홀더(170)를 가진다. 또한, 타깃(100)은 백킹 플레이트(110) 위에 배치된다. 또한, 백킹 플레이트(110)는 타깃 홀더(120) 위에 배치된다. 또한, 마그넷 유닛(130)은, 백킹 플레이트(110)를 개재하여 타깃(100) 아래에 배치된다. 또한, 기판 홀더(170)는, 타깃(100)과 마주 보고 배치된다. 또한, 본 명세서에서는, 복수의 마그넷(자석)을 조합한 것을 마그넷 유닛이라고 부른다. 마그넷 유닛은, 캐소드, 캐소드 마그넷, 자기 부재, 자기 부품 등이라고 바꿔 부를 수 있다. 마그넷 유닛(130)은, 마그넷(130N)과, 마그넷(130S)과, 마그넷 홀더(132)를 가진다. 또한, 마그넷 유닛(130)에 있어서, 마그넷(130N) 및 마그넷(130S)은, 마그넷 홀더(132) 위에 배치된다. 또한, 마그넷(130N)은 마그넷(130S)과 간격을 두고 배치된다. 또한, 성막실(101)로 기판(160)을 반입하는 경우, 기판(160)은 기판 홀더(170) 위에 배치된다.
타깃 홀더(120)와 백킹 플레이트(110)는, 나사(볼트 등)를 사용하여 고정되어 있고, 등전위가 된다. 또한, 타깃 홀더(120)는 백킹 플레이트(110)를 개재하여 타깃(100)을 지지하는 기능을 가진다.
백킹 플레이트(110)는 타깃(100)을 고정시키는 기능을 가진다.
도 1의 (A)에, 마그넷 유닛(130)에 의해 형성되는 자력선(180a) 및 자력선(180b)을 도시한다.
자력선(180a)은 타깃(100)의 상면 근방에 있어서의 수평 자장을 형성하는 자력선의 하나이다. 타깃(100)의 상면 근방은, 예를 들면, 타깃(100)의 상면으로부터의 수직 거리가 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하의 영역이다. 또한, 타깃의 상면은, 스퍼터되는 면을 가리킨다. 예를 들면, 타깃의 방향에 따라, 하면, 측면, 정면 또는 피처리면 등이라고 바꿔 부를 수 있다.
자력선(180b)은, 마그넷 유닛(130)의 상면으로부터, 수직 거리(d)의 위치에 수평 자장을 형성하는 자력선의 하나이다. 수직 거리(d)는, 예를 들면, 0mm 이상 20mm 이하 또는 5mm 이상 15mm 이하이다. 또한, 마그넷 유닛의 상면은, 마그넷 유닛의 타깃측의 면을 가리킨다. 예를 들면, 마그넷 유닛의 방향에 따라, 하면, 측면 또는 정면 등이라고 바꿔 부를 수 있다.
이 때, 강력한 마그넷(130N) 및 강력한 마그넷(130S)을 사용함으로써, 기판(160)의 상면 근방에 있어서도 강한 자장을 발생시킬 수 있다. 구체적으로는, 기판(160)의 상면에 있어서의 수평 자장의 자속 밀도를 10G 이상 100G 이하, 바람직하게는 15G 이상 60G 이하, 더욱 바람직하게는 20G 이상 40G 이하로 할 수 있다. 기판(160)의 상면에 있어서의 수평 자장의 자속 밀도를 상기의 범위로 함으로써, 후술하는 성막 모델을 실현할 수 있다. 또한, 기판의 상면은, 성막되는 면을 가리킨다. 예를 들면, 기판의 방향에 따라, 하면, 측면, 정면 또는 피형성면 등이라고 바꿔 부를 수 있다.
또한, 수평 자장의 자속 밀도의 측정은, 수직 자장의 자속 밀도가 0G일 때의 값을 측정하면 된다.
성막실(101)에 있어서의 자장의 자속 밀도를 상기의 범위로 함으로써, 밀도가 높고, 결정성이 높은 산화물을 성막할 수 있다. 또한, 얻어지는 산화물은, 복수종의 결정상을 포함하는 경우가 적고, 거의 단일한 결정상을 포함하는 산화물이 된다.
도 1의 (B)에, 마그넷 유닛(130)의 상면도를 도시한다. 마그넷 유닛(130)은 원형 또는 대략 원형의 마그넷(130N)과, 원형 또는 대략 원형의 마그넷(130S)이 마그넷 홀더(132)에 고정되어 있는 것을 알 수 있다. 그리고, 마그넷 유닛(130)을, 마그넷 유닛(130)의 상면에 있어서의 중앙 또는 대략 중앙의 법선 벡터를 회전축으로 하여 회전시킬 수 있다. 예를 들면, 마그넷 유닛(130)을, 0.1Hz 이상 1kHz 이하의 비트(리듬, 박자, 펄스, 주파, 주기 또는 사이클 등이라고 바꿔 말해도 좋다.)로 회전시키면 좋다.
따라서, 타깃(100) 위의 자장이 강한 영역은, 마그넷 유닛(130)의 회전과 함께 변화된다. 자장이 강한 영역은 고밀도 플라즈마 영역이 되기 때문에, 그 근방에 있어서 타깃(100)의 스퍼터링 현상이 일어나기 쉽다. 예를 들면, 자장이 강한 영역이 특정한 부분이 되는 경우, 타깃(100)의 특정한 영역만이 사용되게 된다. 한편, 도 1의 (B)에 도시하는 바와 같이 마그넷 유닛(130)을 회전시킴으로써, 타깃(100)을 균일하게 사용할 수 있다. 또한, 마그넷 유닛(130)을 회전시킴으로써, 균일한 두께, 질을 갖는 막을 성막할 수 있다.
또한, 마그넷 유닛(130)을 회전시킴으로써, 기판(160)의 상면에 있어서의 자력선의 방향도 변화시킬 수 있다.
또한, 여기에서는 마그넷 유닛(130)을 회전시키는 예를 나타냈지만, 본 발명의 일 형태는 이것으로 한정되는 것은 아니다. 예를 들면, 마그넷 유닛(130)을 상하 및/또는 좌우로 요동시켜도 상관없다. 예를 들면, 마그넷 유닛(130)을, 0.1Hz 이상 1kHz 이하의 비트로 이동시키면 좋다. 또는, 타깃(100)을 회전 또는 이동시켜도 상관없다. 예를 들면, 타깃(100)을, 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동시키면 좋다. 또는, 기판(160)을 회전시킴으로써, 상대적으로 기판(160)의 상면에 있어서의 자력선의 방향을 변화시켜도 상관없다. 또는, 이들을 조합해도 상관없다.
성막실(101)은, 백킹 플레이트(110)의 내부 또는 하부 등에 수로를 가져도 좋다. 그리고, 수로에 유체(공기, 질소, 희가스, 물, 오일 등)를 흘려보냄으로써, 스퍼터시에 타깃(100)의 온도 상승에 의한 방전 이상이나, 부재의 변형에 의한 성막실(101)의 손상 등을 억제할 수 있다. 이 때, 백킹 플레이트(110)와 타깃(100)을 본딩재를 개재하여 밀착시키면, 냉각 성능이 높아지기 때문에 바람직하다.
또한, 타깃 홀더(120)와 백킹 플레이트(110) 사이에 개스킷을 가지면, 성막실(101) 내에 외부나 수로 등으로부터 불순물이 혼입되기 어려워지기 때문에 바람직하다.
마그넷 유닛(130)에 있어서, 마그넷(130N)과 마그넷(130S)은, 각각 타깃(100)측에 상이한 극을 향하여 배치되어 있다. 여기에서는, 마그넷(130N)을 타깃(100)측이 N극이 되도록 배치하고, 마그넷(130S)을 타깃(100)측이 S극이 되도록 배치하는 경우에 관해서 설명한다. 단, 마그넷 유닛(130)에 있어서의 마그넷 및 극의 배치는, 이 배치로 한정되는 것은 아니다. 또한, 도 1의 (A)의 배치로 한정 되는 것도 아니다.
성막시, 타깃 홀더(120)에 접속하는 단자(V1)에 인가되는 전위(V1)는, 예를 들면, 기판 홀더(170)에 접속하는 단자(V2)에 인가되는 전위(V2)보다 낮은 전위이다. 또한, 기판 홀더(170)에 접속하는 단자(V2)에 인가되는 전위(V2)는, 예를 들면, 접지 전위이다. 또한, 마그넷 홀더(132)에 접속하는 단자(V3)에 인가되는 전위(V3)는, 예를 들면, 접지 전위이다. 또한, 단자(V1), 단자(V2) 및 단자(V3)에 인가되는 전위는 상기의 전위로 한정되지 않는다. 또한, 타깃 홀더(120), 기판 홀더(170), 마그넷 홀더(132) 전부에 전위가 인가되지 않아도 상관없다. 예를 들면, 기판 홀더(170)가 전기적으로 부유하고 있어도 상관없다. 또한, 도 1의 (A)에서는, 타깃 홀더(120)에 접속하는 단자(V1)에 전위(V1)를 인가하는, 소위 DC 스퍼터링법의 예를 도시했지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 예를 들면, 타깃 홀더(120)에, 주파수가 13.56MHz 또는 27.12MHz 등의 고주파 전원을 접속하는, 소위 RF 스퍼터링법을 사용해도 상관없다.
또한, 도 1의 (A)에서는, 백킹 플레이트(110) 및 타깃 홀더(120)와, 마그넷 유닛(130) 및 마그넷 홀더(132)는 전기적으로 접속되지 않는 예를 도시했지만, 이것으로 한정되지 않는다. 예를 들면, 백킹 플레이트(110) 및 타깃 홀더(120)와, 마그넷 유닛(130) 및 마그넷 홀더(132)가 전기적으로 접속되고 있고, 등전위가 되어 있어도 상관없다.
또한, 얻어지는 산화물의 결정성을 더욱 높이기 위해, 기판(160)의 온도를 높게 해도 상관없다. 기판(160)의 온도를 높게 함으로써, 기판(160)의 상면에 있어서의 스퍼터 입자의 이동을 조장시킬 수 있다. 따라서, 밀도가 보다 높고, 결정성이 보다 높은 산화물을 성막할 수 있다. 또한, 기판(160)의 온도는, 예를 들면, 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하, 더욱 바람직하게는 170℃ 이상 350℃ 이하로 하면 좋다.
또한, 성막 가스 중 산소 분압이 지나치게 높으면, 복수종의 결정상을 포함하는 산화물이 성막되기 쉽기 때문에, 성막 가스는 아르곤 등의 희가스(그 밖에 헬륨, 네온, 크립톤, 크세논 등)와 산소의 혼합 가스를 사용하면 바람직하다. 예를 들면, 전체에 차지하는 산소의 비율을 50체적% 미만, 바람직하게는 33체적% 이하, 더욱 바람직하게는 20체적% 이하, 보다 바람직하게는 15체적% 이하로 하면 좋다.
또한, 타깃(100)과 기판(160)의 수직 거리를, 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더욱 바람직하게는 30mm 이상 200mm 이하, 보다 바람직하게는 40mm 이상 100mm 이하로 한다. 타깃(100)과 기판(160)의 수직 거리를 상기의 범위까지 가깝게 함으로써, 스퍼터 입자가, 기판(160)에 도달할 때까지 동안에 있어서의 에너지의 저하를 억제할 수 있는 경우가 있다. 또한, 타깃(100)과 기판(160)의 수직 거리를 상기의 범위까지 멀리함으로써, 스퍼터 입자의 기판(160)으로의 입사 방향을 수직에 가깝게 할 수 있기 때문에, 스퍼터 입자의 충돌에 의한 기판(160)에 대한 대미지를 작게 할 수 있는 경우가 있다.
도 2의 (A)에, 도 1의 (A)와는 상이한 성막실의 예를 도시한다.
도 2의 (A)에 도시하는 성막실(101)은, 타깃 홀더(120a)와, 타깃 홀더(120b)와, 백킹 플레이트(110a)와, 백킹 플레이트(110b)와, 타깃(100a)과, 타깃(100b)과, 마그넷 유닛(130a)과, 마그넷 유닛(130b)과, 부재(140)와, 기판 홀더(170)를 가진다. 또한, 타깃(100a)은 백킹 플레이트(110a) 위에 배치된다. 또한, 백킹 플레이트(110a)는, 타깃 홀더(120a) 위에 배치된다. 또한, 마그넷 유닛(130a)은, 백킹 플레이트(110a)를 개재하여 타깃(100a) 아래에 배치된다. 또한, 타깃(100b)은, 백킹 플레이트(110b) 위에 배치된다. 또한, 백킹 플레이트(110b)는 타깃 홀더(120b)위에 배치된다. 또한, 마그넷 유닛(130b)은 백킹 플레이트(110b)를 개재하여 타깃(100b) 아래에 배치된다.
마그넷 유닛(130a)은 마그넷(130N1)과, 마그넷(130N2)과, 마그넷(130S)과, 마그넷 홀더(132)를 가진다. 또한, 마그넷 유닛(130a)에 있어서, 마그넷(130N1), 마그넷(130N2) 및 마그넷(130S)은, 마그넷 홀더(132) 위에 배치된다. 또한, 마그넷(130N1) 및 마그넷(130N2)은, 마그넷(130S)과 간격을 두고 배치된다. 또한, 마그넷 유닛(130b)은 마그넷 유닛(130a)과 같은 구조를 가진다. 또한, 성막실(101)로 기판(160)을 반입하는 경우, 기판(160)은 기판 홀더(170) 위에 배치된다.
타깃(100a), 백킹 플레이트(110a) 및 타깃 홀더(120a)와, 타깃(100b), 백킹 플레이트(110b) 및 타깃 홀더(120b)는 부재(140)에 의해 이간되어 있다. 또한, 부재(140)는 절연체인 것이 바람직하다. 단, 부재(140)가 도전체 또는 반도체라도 상관없다. 또한, 부재(140)가, 도전체 또는 반도체의 표면을 절연체로 피복한 것이라도 상관없다.
타깃 홀더(120a)와 백킹 플레이트(110a)는, 나사(볼트 등)를 사용하여 고정되어 있고, 등전위가 된다. 또한, 타깃 홀더(120a)는, 백킹 플레이트(110a)를 개재하여 타깃(100a)을 지지하는 기능을 가진다. 또한, 타깃 홀더(120b)와 백킹 플레이트(110b)는, 나사(볼트 등)를 사용하여 고정되어 있고, 등전위가 된다. 또한, 타깃 홀더(120b)는 백킹 플레이트(110b)를 개재하여 타깃(100b)을 지지하는 기능을 가진다.
백킹 플레이트(110a)는 타깃(100a)을 고정시키는 기능을 가진다. 또한, 백킹 플레이트(110b)는, 타깃(100b)을 고정시키는 기능을 가진다.
도 2의 (A)에, 마그넷 유닛(130a)에 의해 형성되는 자력선(180a) 및 자력선(180b)을 도시한다.
자력선(180a)은 타깃(100a)의 상면 근방에 있어서의 수평 자장을 형성하는 자력선의 하나이다. 타깃(100a)의 상면 근방은, 예를 들면, 타깃(100a)의 상면으로부터의 수직 거리가 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하의 영역이다.
자력선(180b)은, 마그넷 유닛(130a)의 상면으로부터, 수직 거리(d)의 위치에 수평 자장을 형성하는 자력선의 하나이다. 수직 거리(d)는, 예를 들면, 0mm 이상 20mm 이하 또는 5mm 이상 15mm 이하이다.
이 때, 강력한 마그넷(130N1), 마그넷(130N2) 및 강력한 마그넷(130S)을 사용함으로써, 기판(160)의 상면 근방에 있어서도 강한 자장을 발생시킬 수 있다. 구체적으로는, 기판(160)의 상면에 있어서의 수평 자장의 자속 밀도를 10G 이상 100G 이하, 바람직하게는 15G 이상 60G 이하, 더욱 바람직하게는 20G 이상 40G 이하로 할 수 있다. 기판(160)의 상면에 있어서의 수평 자장의 자속 밀도를 상기의 범위로 함으로써, 후술하는 성막 모델을 실현할 수 있다.
성막실(101)에 있어서의 자장의 자속 밀도를 상기의 범위로 함으로써, 밀도가 높고, 결정성이 높은 산화물을 성막할 수 있다. 또한, 얻어지는 산화물은, 복수종의 결정상을 포함하는 경우가 적고, 대부분 단일한 결정상을 포함하는 산화물이 된다.
또한, 마그넷 유닛(130b)도 마그넷 유닛(130a)과 같은 자력선이 형성된다.
도 2의 (B)에, 마그넷 유닛(130a) 및 마그넷 유닛(130b)의 상면도를 도시한다. 마그넷 유닛(130a)은, 장방형 또는 대략 장방형의 마그넷(130N1)과, 장방형 또는 대략 장방형의 마그넷(130N2)과, 장방형 또는 대략 장방형의 마그넷(130S)이 마그넷 홀더(132)에 고정되어 있는 것을 알 수 있다. 그리고, 마그넷 유닛(130a)을, 도 2의 (B)에 나타내는 좌우로 요동시킬 수 있다. 예를 들면, 마그넷 유닛(130a)을, 0.1Hz 이상 1kHz 이하의 비트로 요동시키면 좋다.
따라서, 타깃(100a) 위의 자장이 강한 영역은, 마그넷 유닛(130a)의 요동과 함께 변화된다. 자장이 강한 영역은 고밀도 플라즈마 영역이 되기 때문에, 그 근방에 있어서 타깃(100a)의 스퍼터링 현상이 일어나기 쉽다. 예를 들면, 자장이 강한 영역이 특정한 부분이 되는 경우, 타깃(100a)의 특정 영역만이 사용되게 된다. 한편, 도 2의 (B)에 도시하는 바와 같이 마그넷 유닛(130a)을 요동시킴으로써, 타깃(100a)을 균일하게 사용할 수 있다. 또한, 마그넷 유닛(130a)을 요동시킴으로써, 균일한 두께, 질을 갖는 막을 성막할 수 있다.
또한, 마그넷 유닛(130a)을 요동시킴으로써, 기판(160)의 상면에 있어서의 자력선의 상태도 변화시킬 수 있다. 이것은, 마그넷 유닛(130b)에 있어서도 마찬가지이다.
또한, 여기에서는 마그넷 유닛(130a) 및 마그넷 유닛(130b)을 요동시키는 예를 나타냈지만, 본 발명의 일 형태는 이것으로 한정되는 것은 아니다. 예를 들면, 마그넷 유닛(130a) 및 마그넷 유닛(130b)을 회전시켜도 상관없다. 예를 들면, 마그넷 유닛(130a) 및 마그넷 유닛(130b)을, 0.1Hz 이상 1kHz 이하의 비트로 회전시키면 좋다. 또는, 타깃(100)을 회전 또는 이동시켜도 상관없다. 예를 들면, 타깃(100)을, 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동시키면 좋다. 또는, 기판(160)을 회전시킴으로써, 상대적으로 기판(160)의 상면에 있어서의 자력선의 상태를 변화시킬 수 있다. 또는, 이들을 조합해도 상관없다.
성막실(101)은, 백킹 플레이트(110a) 및 백킹 플레이트(110b)의 내부 또는 하부 등에 수로를 가져도 좋다. 그리고, 수로에 유체(공기, 질소, 희가스, 물, 오일 등)를 흘려보냄으로써, 스퍼터시에 타깃(100a) 및 타깃(100b)의 온도 상승에 의한 방전 이상이나, 부재의 변형에 의한 성막실(101)의 손상 등을 억제할 수 있다. 이 때, 백킹 플레이트(110a)와 타깃(100a)을 본딩재를 개재하여 밀착시키면, 냉각 성능이 높아지기 때문에 바람직하다. 또한, 백킹 플레이트(110b)와 타깃(100b)을 본딩재를 개재하여 밀착시키면, 냉각 성능이 높아지기 때문에 바람직하다.
또한, 타깃 홀더(120a)와 백킹 플레이트(110a) 사이에 개스킷을 가지면, 성막실(101) 내에 외부나 수로 등으로부터 불순물이 혼입되기 어려워지기 때문에 바람직하다. 또한, 타깃 홀더(120b)와 백킹 플레이트(110b) 사이에 개스킷을 가지면, 성막실(101) 내에 외부나 수로 등으로부터 불순물이 혼입되기 어려워지기 때문에 바람직하다.
마그넷 유닛(130a)에 있어서, 마그넷(130N1) 및 마그넷(130N2)과 마그넷(130S)은 각각 타깃(100a)측에 상이한 극을 향하여 배치되어 있다. 여기에서는, 마그넷(130N1) 및 마그넷(130N2)을 타깃(100a)측이 N극이 되도록 배치하고, 마그넷(130S)을 타깃(100a)측이 S극이 되도록 배치하는 경우에 관해서 설명한다. 단, 마그넷 유닛(130a)에 있어서의 마그넷 및 극의 배치는, 이 배치로 한정되는 것은 아니다. 또한, 도 2의 (A)의 배치로 한정되는 것도 아니다. 이것은, 마그넷 유닛(103b)에 관해서도 마찬가지이다.
성막시, 타깃 홀더(120a)에 접속하는 단자(V1)와, 타깃 홀더(120b)에 접속하는 단자(V4) 사이에서, 교대로 전위의 고저가 바뀌는 전위를 인가하면 좋다. 또한, 기판 홀더(170)에 접속하는 단자(V2)에 인가되는 전위(V2)는, 예를 들면, 접지 전위이다. 또한, 마그넷 홀더(132)에 접속하는 단자(V3)에 인가되는 전위(V3)는, 예를 들면, 접지 전위이다. 또한, 단자(V1), 단자(V2), 단자(V3) 및 단자(V4)에 인가되는 전위는 상기의 전위로 한정되지 않는다. 또한, 타깃 홀더(120a), 타깃 홀더(120b), 기판 홀더(170), 마그넷 홀더(132) 전체에 전위가 인가되지 않아도 상관없다. 예를 들면, 기판 홀더(170)가 전기적으로 부유하고 있어도 상관없다. 또한, 도 2의 (A)에는, 타깃 홀더(120a)에 접속하는 단자(V1)와, 타깃 홀더(120b)에 접속하는 단자(V4) 사이에서, 교대로 전위의 고저가 바뀌는 전위를 인가하는, 소위 AC 스퍼터링법의 예를 나타냈지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다.
또한, 도 2의 (A)에서는, 백킹 플레이트(110a) 및 타깃 홀더(120a)와, 마그넷 유닛(130a) 및 마그넷 홀더(132)는 전기적으로 접속되지 않는 예를 도시하였지만, 이것으로 한정되지 않는다. 예를 들면, 백킹 플레이트(110a) 및 타깃 홀더(120a)와, 마그넷 유닛(130a) 및 마그넷 홀더(132)가 전기적으로 접속되어 있고, 등전위가 되어 있어도 상관없다. 또한, 백킹 플레이트(110b) 및 타깃 홀더(120b)와, 마그넷 유닛(130b) 및 마그넷 홀더(132)는 전기적으로 접속되지 않는 예를 나타냈지만, 이것으로 한정되지 않는다. 예를 들면, 백킹 플레이트(110b) 및 타깃 홀더(120b)와, 마그넷 유닛(130b) 및 마그넷 홀더(132)가 전기적으로 접속되어 있고, 등전위가 되어 있어도 상관없다.
또한, 얻어지는 산화물의 결정성을 더욱 높이기 위해, 기판(160)의 온도를 높게 해도 상관없다. 기판(160)의 온도를 높게 함으로써, 기판(160)의 상면에 있어서의 스퍼터 입자의 이동을 조장시킬 수 있다. 따라서, 밀도가 보다 높고, 결정성이 보다 높은 산화물을 성막할 수 있다. 또한, 기판(160)의 온도는, 예를 들면, 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하, 더욱 바람직하게는 170℃ 이상 350℃ 이하로 하면 좋다.
또한, 성막 가스 중 산소 분압이 지나치게 높으면, 복수종의 결정상을 포함하는 산화물이 성막되기 쉽기 때문에, 성막 가스는 아르곤 등의 희가스(그 밖에 헬륨, 네온, 크립톤, 크세논 등)와 산소의 혼합 가스를 사용하면 바람직하다. 예를 들면, 전체에 차지하는 산소의 비율을 50체적% 미만, 바람직하게는 33체적% 이하, 더욱 바람직하게는 20체적% 이하, 보다 바람직하게는 15체적% 이하로 하면 좋다.
또한, 타깃(100a)과 기판(160)의 수직 거리를, 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더욱 바람직하게는 30mm 이상 200mm 이하, 보다 바람직하게는 40mm 이상 100mm 이하로 한다. 타깃(100a)과 기판(160)의 수직 거리를 상기의 범위까지 가깝게 함으로써, 스퍼터 입자가, 기판(160)에 도달할 때까지 동안에 있어서의 에너지의 저하를 억제할 수 있는 경우가 있다. 또한, 타깃(100a)과 기판(160)의 수직 거리를 상기의 범위까지 멀리 함으로써, 스퍼터 입자의 기판(160)으로의 입사 방향을 수직에 가깝게 할 수 있기 때문에, 스퍼터 입자의 충돌에 의한 기판(160)에 대한 대미지를 작게 할 수 있는 경우가 있다.
또한, 타깃(100b)과 기판(160)의 수직 거리를, 10mm 이상 600mm 이하, 바람직하게는 20mm 이상 400mm 이하, 더욱 바람직하게는 30mm 이상 200mm 이하, 보다 바람직하게는 40mm 이상 100mm 이하로 한다. 타깃(100b)과 기판(160)의 수직 거리를 상기의 범위까지 가깝게 함으로써, 스퍼터 입자가, 기판(160)에 도달할 때까지 동안에 있어서의 에너지의 저하를 억제할 수 있는 경우가 있다. 또한, 타깃(100b)과 기판(160)의 수직 거리를 상기의 범위까지 멀리 함으로써, 스퍼터 입자의 기판(160)으로의 입사 방향을 수직에 가깝게 할 수 있기 때문에, 스퍼터 입자의 충돌에 의한 기판(160)에 대한 대미지를 작게 할 수 있는 경우가 있다.
<산화물>
이하에서는 본 발명의 일 형태에 따른 산화물에 관해서 설명한다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 관해서 설명한다. 또한, 산화물 반도체란, 반도체의 성질을 갖는 산화물을 말한다.
또한, 본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, 「대략 평행」이란, 2개의 직선이 -30°이상 30°이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다. 또한, 「대략 수직」이란, 2개의 직선이 60°이상 120°이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
산화물 반도체는, 비단결정 산화물 반도체와 단결정 산화물 반도체로 대별된다. 비단결정 산화물 반도체란, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등을 말한다.
우선은, CAAC-OS에 관해서 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부를 갖는 산화물 반도체의 하나이다.
투과형 전자현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 한다.)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 한다.)를 확인할 수 없다. 이로 인해, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면과 대략 평행한 방향에서, CAAC-OS 단면의 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 한다.) 또는 상면의 요철을 반영한 형상이며, CAAC-OS의 피형성면 또는 상면과 평행하게 배열된다.
한편, 시료면과 대략 수직인 방향에서, CAAC-OS 평면의 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에, 금속 원자의 배열에 규칙성은 나타나지 않는다.
CAAC-OS에 대해, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 갖는 CAAC-OS의 아웃-오브-플레인(out-of-plane)법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4 결정의 (009)면에 귀속되는 점에서, CAAC-OS의 결정이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS의 out-of-plane법에 의한 해석에서는, 2θ가 31°근방인 피크 이외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방인 피크는, CAAC-OS 중 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS는, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체 내부에 포함되면, 산화물 반도체의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체에 함유되는 불순물은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 예를 들면, 산화물 반도체 중 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체를 사용한 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 한다.)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 트랩이 적다. 이로 인해, 상기 산화물 반도체를 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체의 캐리어 트랩에 포획된 전하는, 방출할 때까지 요하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 이로 인해, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체를 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS를 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체에 관해서 설명한다.
미결정 산화물 반도체는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 가진다. 미결정 산화물 반도체에 포함되는 결정부는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체를, nc-OS(nanocrystalline Oxide Semiconductor)라고 부른다. 또한, nc-OS는, 예를 들면, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS는, 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 가진다. 또한, nc-OS는, 상이한 결정부간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS에 대해, 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS에 대해, 결정부보다 큰 프로브 직경(예를 들면 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 한다.)을 행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대해, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대해 나노 빔 전자 회절을 행하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS에 대해 나노 빔 전자 회절을 행하면, 링상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 이로 인해, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는 상이한 결정부간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
다음에, 비정질 산화물 반도체에 관해서 설명한다.
비정질 산화물 반도체는, 막 중에 있어서의 원자 배열이 불규칙하여, 결정부를 갖지 않는 산화물 반도체이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체가 일례이다.
비정질 산화물 반도체는, 고분해능 TEM상에 있어서 결정부를 확인할 수 없다.
비정질 산화물 반도체에 대해, XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체에 대해, 전자 회절을 행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체에 대해, 나노 빔 전자 회절을 행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
또한, 산화물 반도체는, nc-OS와 비정질 산화물 반도체 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 그러한 구조를 갖는 산화물 반도체를, 특히 비정질 라이크 산화물 반도체(a-like OS: amorphous-like Oxide Semiconductor)라고 부른다.
a-like OS는, 고분해능 TEM상에 있어서 공동(보이드라고도 한다.)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 가진다. a-like OS는, TEM에 의한 관찰 정도가 미량인 전자 조사에 의해, 결정화가 일어나, 결정부의 성장이 나타나는 경우가 있다. 한편, 양질의 nc-OS이면, TEM에 의한 관찰 정도가 미량인 전자 조사에 의한 결정화는 거의 나타나지 않는다.
또한, a-like OS 및 nc-OS의 결정부의 크기 계측은, 고분해능 TEM상을 사용하여 행할 수 있다. 예를 들면, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에, Ga-Zn-O층을 2층 가진다. InGaZnO4 결정의 단위 격자는, In-O층을 3층 가지고, 또한 Ga-Zn-O층을 6층 갖는, 합계 9층이 c축 방향에 층상으로 중첩된 구조를 가진다. 따라서, 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 말한다.)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해지고 있다. 이로 인해, 고분해능 TEM상에 있어서의 격자 줄무늬에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에 있어서는, 각각의 격자 줄무늬가 InGaZnO4 결정의 a-b면에 대응한다.
또한, 산화물 반도체는, 구조마다 밀도가 상이한 경우가 있다. 예를 들면, 어떤 산화물 반도체의 조성을 알면, 상기 조성과 동일한 조성에 있어서의 단결정의 밀도와 비교함으로써, 그 산화물 반도체의 구조를 추정할 수 있다. 예를 들면, 단결정의 밀도에 대해, a-like OS의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들면, 단결정의 밀도에 대해, nc-OS의 밀도 및 CAAC-OS의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정의 밀도에 대해 밀도가 78% 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
상기에 관해서, 구체예를 사용하여 설명한다. 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/㎤가 된다. 따라서, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/㎤ 이상 5.9g/㎤ 미만이 된다. 또한, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/㎤ 이상 6.3g/㎤ 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정의 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대해, 가중 평균을 사용하여 산출하면 좋다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 산출하는 것이 바람직하다.
<산화물 반도체의 물성>
이하에서는, 산화물 반도체의 구조에 의한 물성의 차이에 관해서 설명한다.
시료 A, 시료 B 및 시료 C를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 시료 A 내지 시료 C의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 시료 A 내지 시료 C는 모두 결정부를 갖는 것을 알 수 있다.
또한, 시료 A 내지 시료 C의 결정부의 크기를 계측한다. 결정부의 크기를 계측하는 방법에 관해서는, 산화물 반도체의 구조에 관한 기재를 참조한다. 도 35는, 시료 A 내지 시료 C의 결정부(22부분에서 45부분)의 평균 크기의 변화를 조사한 예이다. 도 35로부터, 시료 A는, 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부가, 누적 조사량이 4.2×108e-/n㎡에 있어서는 2.6nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, 시료 B 및 시료 C는, 전자 조사 개시 시에서부터 전자의 누적 조사량이 4.2×108e-/n㎡가 될 때까지의 범위에서, 전자의 누적 조사량에 상관없이 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다.
따라서, 상기한 분류에 의하면, 시료 A는 a-like OS인 것을 알 수 있다. 또한, 시료 B 및 시료 C는, a-like OS가 아닌 것을 알 수 있다. 또한, 시료 B는, 고분해능 단면 TEM상으로부터, nc-OS인 것이 판명되고 있다. 또한, 시료 C는, CAAC-OS인 것이 판명되고 있다.
또한, 도 35에 도시하는, 시료 A 내지 시료 C의 결정부의 크기 변화를 선형 근사하여, 전자의 누적 조사량 0e-/nm2까지 외삽하면, 결정부의 평균 크기가 양의 값을 취하는 것을 알 수 있다. 이로 인해, 시료 A 내지 시료 C의 결정부가, TEM에 의한 관찰전부터 존재하고 있는 것을 알 수 있다. 시료 A 내지 시료 C의 결정부의 크기 변화 등을 표 1에 기재한다.
도 36에, 시료 A 및 시료 B의 고분해능 단면 TEM상을 도시한다. 여기에서, 도 36의 (A)는 전자 조사 개시시에 있어서의 시료 A의 고분해능 단면 TEM상이다. 도 36의 (B)는 전자 조사후에 있어서의 시료 A의 고분해능 단면 TEM상이다. 도 36의 (C)는 전자 조사 개시시에 있어서의 시료 B의 고분해능 단면 TEM상이다. 도 36의 (D)는 전자 조사후에 있어서의 시료 B의 고분해능 단면 TEM상이다. 또한, 누적 전자 조사는 4.3×108e-/n㎡로 하였다.
도 36의 (A) 및 도 36의 (B)로부터, 시료 A는 전자 조사 개시시부터, 세로 방향으로 연신되는 줄무늬상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명영역은 전자 조사후에 형상이 변화되는 것을 알 수 있다. 또한, 명영역은 공동(void라고 표기한다.) 또는 저밀도 영역으로 추측된다. 한편, 도 36의 (C) 및 도 36의 (D)로부터, 시료 B는 전자 조사 개시시 및 전자 조사후에 있어서 명영역은 관찰되지 않는다.
다음에, TEM으로 관찰하는 영역에 있어서, 시료 A의 전자 조사에 의한 결정부의 크기 변화를 계측한다. 또한, 도 37의 (A)는 계측하는 영역을 설명한다. 명영역의 근방을 영역 A라고 표기한다. 또한, 명영역과 다른 명영역 사이를 영역 B라고 표기한다. 또한, 명영역이 관찰되지 않는 시료 A의 하부를 영역 C라고 표기한다.
결과를 도 37의 (B)에 도시한다. 도 37의 (B)로부터, 영역 A가 가장 결정부의 크기 변화가 크고, 이어서 영역 B에 있어서 결정부의 크기 변화가 큰 것을 알 수 있다. 또한, 영역 C에 있어서는, 결정부의 크기는, 전자 조사 개시시와 전자 조사후에 거의 변화되지 않는 것을 알 수 있다. 영역 A 및 영역 B에 있어서 결정부의 크기 변화가 컸던 것은, 고분해능 단면 TEM상에서 관찰되는 명영역에 가깝기 때문에, 구조가 불안정했던 것에 기인할 가능성이 있다.
다음에, 스퍼터링법에 의해 성막 조건을 다양하게 변경하여 성막한 산화물(시료 D, 시료 E, 시료 F, 시료 G, 시료 H, 시료 I 및 시료 J)에 대해, nc-OS 및 a-like OS를 판정하였다. 단, CAAC-OS의 성막 조건은 포함하지 않는다. 여기에서는, 전자 조사에 의한 결정부의 크기의 변화뿐만 아니라, 밀도 및 경도에 관해서도 평가하고 있다. 또한, 밀도의 평가는, X선 반사율(XRR: X-Ray Reflectivity)법 등에 의해 행할 수 있다. 또한, 경도의 평가는, HYSITRON사 제조 박막 경도 측정 장치 TRIBOSCOPE를 사용한 나노인덴테이션법 등에 의해 행할 수 있다.
또한, 고분해능 단면 TEM상의 관찰은, 이하의 단계에 의해 행한다. 우선, 직경 400nm의 범위를, 전자선 조사량 5.5×104e-/(n㎡s)로 고분해능 단면 TEM상을 2분간 관찰한다. 다음에, 전자선 조사량 6.7×105e-/(n㎡s)에 있어서, 직경 230nm의 범위에서 10분간의 전자 조사를 행한다. 다음에, 전자선 조사량 5.5×104e-/(n㎡s)에 있어서, 직경 400nm의 범위에서 2분간에 걸쳐 고분해능 단면 TEM상을 관찰한다. 다음에, 전자선 조사량 6.7×105e-/(n㎡s)에 있어서, 직경 230nm의 범위에서 8분간의 전자 조사를 행한다. 마지막에, 전자선 조사량 5.5×104e-/(n㎡s)에 있어서, 직경 400nm의 범위에서 2분간에 걸쳐 고분해능 단면 TEM상을 관찰한다. 이상의 단계 중, 고분해능 단면 TEM상에 있어서, 결정부의 크기에 변화가 있는 경우, a-like OS라고 판정한다. 한편, 이상의 단계 중, 고분해능 단면 TEM상에 있어서, 결정부의 크기에 변화가 없는 경우, nc-OS라고 판정한다.
성막 조건, 및 판정의 결과를 표 2에 기재한다.
한편, 시료 D는, 다른 시료와 상이한 장치를 사용하고 있다.
표 2로부터, a-like OS라고 판정된 시료의 밀도는, 5.05g/㎤에서부터 5.85g/㎤이었다. 또한, nc-OS라고 판정된 시료의 밀도는, 5.91g/㎤에서부터 6.10g/㎤이었다. 또한, a-like OS라고 판정된 시료의 경도는, 6.12GPa에서부터 7.61GPa이었다. 또한, nc-OS라고 판정된 시료의 경도는, 7.77GPa에서부터 7.85GPa이었다. 즉, a-like OS와 비교하여, nc-OS는 고밀도, 또한 경질인 것을 알 수 있다.
다음에, a-like OS와 nc-OS의 성질을 비교하기 위해서, 새롭게 준비한 시료 K 및 시료 L에 대해 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)에 의한 깊이 방향에 있어서의 수소 농도 프로파일의 측정을 행하였다. 한편, 시료 K는, a-like OS이다. 또한, 시료 L은, 시료 K와 동일한 조건으로 성막한 a-like OS 위에, 대기에 노출하지 않고 nc-OS를 성막한 적층 구조이다.
결과를 도 38에 도시한다. 도 38의 (A)에 시료 K의 수소 농도 프로파일을 도시하고, 도 38의 (B)에 시료 L의 수소 농도 프로파일을 도시한다. 도 38의 (A)에 있어서는, a-like OS 중 수소 농도가 1×1022atoms/㎤을 초과하는 영역을 갖는 것을 알 수 있다. 한편, 도 38의 (B)에 있어서는, a-like OS 중 수소 농도가 5×1020atoms/㎤에서부터 2×1021atoms/㎤가 되는 영역을 가지고, 또한 nc-OS 중 수소 농도가 5×1019atoms/㎤에서부터 7×1019atoms/㎤가 되는 영역을 갖는 것을 알 수 있다.
따라서, a-like OS는 nc-OS와 비교하면 성막 직후에 있어서의 수소 농도가 높은 것을 알 수 있다. 또한, nc-OS로 덮여 a-like OS 중 수소 농도가 낮아지는 점에서, a-like OS는 대기 노출시에 대기 중 수분 등을 흡수하는 성질을 갖는 것이 시사된다.
<성막 모델>
이하에서는, CAAC-OS의 성막 모델의 일례에 관해서 설명한다.
도 3은, 스퍼터링법에 의해 CAAC-OS가 성막되는 모습을 도시한 성막실 내의 모식도이다.
타깃(230)은 백킹 플레이트에 접착되어 있다. 백킹 플레이트를 개재하여 타깃(230)과 마주 보는 위치에는, 복수의 마그넷이 배치된다. 상기 복수의 마그넷에 의해 자장이 발생하고 있다. 마그넷의 배치나 구성 등에 관해서는, 상기한 성막실의 기재를 참조한다. 마그넷의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
타깃(230)은 다결정 구조를 가지며, 어느 하나의 결정립에는 벽개면이 포함된다. 한편, 벽개면의 상세사항에 관해서는 후술한다.
기판(220)은 타깃(230)과 마주 보도록 배치하고 있고, 그 거리(d)(타깃-기판간 거리(T-S간 거리)라고도 한다.)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는, 대부분이 성막 가스(예를 들면, 산소, 아르곤, 또는 산소를 5체적% 이상의 비율로 함유하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기에서, 타깃(230)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한, 타깃(230)의 근방에는 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화됨으로써, 이온(201)이 발생한다. 이온(201)은, 예를 들면, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(201)은, 전계에 의해 타깃(230)측으로 가속되어, 곧 타깃(230)과 충돌한다. 이 때, 벽개면으로부터 평판상 또는 펠릿상의 스퍼터 입자인 펠릿(200a) 및 펠릿(200b)이 박리되고, 밖으로 내쫓긴다. 또한, 펠릿(200a) 및 펠릿(200b)은, 이온(201)의 충돌 충격에 의해서, 구조에 변형이 발생하는 경우가 있다.
펠릿(200a)은, 삼각형, 예를 들면 정삼각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터 입자이다. 또한, 펠릿(200b)은, 육각형, 예를 들면 정육각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터 입자이다. 또한, 펠릿(200a) 및 펠릿(200b) 등의 평판상 또는 펠릿상의 스퍼터 입자를 총칭하여 펠릿이라고 부른다. 펠릿의 평면의 형상은, 삼각형, 육각형으로 한정되지 않으며, 예를 들면, 삼각형이 복수개 합쳐진 형상이 되는 경우가 있다. 예를 들면, 삼각형(정삼각형)이 2개 합쳐진 4각형(마름모꼴)이 되는 경우도 있다.
펠릿은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하지만, 펠릿의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터 입자는 두께가 없는 펠릿상인 편이, 두께가 있는 주사위상인 것보다 바람직하다. 예를 들면, 펠릿은, 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하로 한다. 또한, 예를 들면, 펠릿은, 폭을 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2nm 이하로 한다.
펠릿은, 플라즈마를 통과할 때에 전하를 수취함으로써, 측면이 음 또는 양으로 대전하는 경우가 있다. 펠릿은, 측면에 산소 원자를 가지고, 상기 산소 원자가 음으로 대전할 가능성이 있다. 예를 들면, 펠릿(200a)이, 측면에 음으로 대전한 산소 원자를 갖는 예를 도 4에 도시한다. 이와 같이, 측면이 동일한 극성의 전하를 띠는 것에 의해, 전하끼리의 반발이 일어나, 평판상의 형상을 유지하는 것이 가능해진다. 또한, CAAC-OS가, In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자 또는 아연 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다.
도 3에 도시하는 바와 같이, 예를 들면, 펠릿(200a)은 플라즈마 중을 연과 같이 비상하여, 팔랑팔랑 기판(220) 위까지 날아 올라간다. 펠릿(200a)은 전하를 띠고 있기 때문에, 다른 펠릿이 이미 퇴적되어 있는 영역이 가까워지면, 척력이 발생한다. 여기에서, 기판(220)의 상면에서는, 기판(220)의 상면에 평행한 방향의 자장(수평 자장이라고도 한다.)이 발생하고 있다. 또한, 기판(220) 및 타깃(230) 사이에는, 전위차가 부여되어 있기 때문에, 기판(220)으로부터 타깃(230)을 향하여 전류가 흐르고 있다. 따라서, 펠릿(200a)은, 기판(220)의 상면에 있어서, 자장 및 전류의 작용에 의해, 힘(로렌츠력)을 받는다(도 5 참조.). 이것은, 플레밍의 왼손 법칙에 의해 이해할 수 있다.
펠릿은 원자 하나와 비교하면 질량이 크다. 이로 인해, 기판(220)의 상면을 이동하기 위해서는 어떠한 힘을 외부에서 인가하는 것이 중요해진다. 그 힘의 하나가 자장 및 전류의 작용으로 발생하는 힘일 가능성이 있다. 또한, 펠릿에 부여하는 힘을 크게 하기 위해서는, 기판(220)의 상면에 있어서, 기판(220)의 상면에 평행한 방향의 자장의 자속 밀도가 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 형성하면 좋다. 또는, 기판(220)의 상면에 있어서, 기판(220)의 상면에 평행한 방향의 자장이, 기판(220)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 좋다.
이 때, 마그넷 유닛 및/또는 기판(220)이 상대적으로 이동, 또는 회전함으로써, 기판(220)의 상면에 있어서의 수평 자장의 방향은 계속 변화된다. 따라서, 기판(220)의 상면에 있어서, 펠릿은, 다양한 방향으로의 힘을 받아, 다양한 방향으로 이동할 수 있다.
또한, 기판(220)은 가열되어 있고, 펠릿과 기판(220) 사이에서 마찰 등의 저항이 작은 상태로 되어 있다. 그 결과, 도 6의 (A)에 도시하는 바와 같이, 펠릿(200a)은 기판(220)의 상면을 활공하듯이 이동한다. 펠릿(200a)의 이동은, 평판면을 기판(220)을 향하게 한 상태에서 일어난다. 그 후, 도 6의 (B)에 도시하는 바와 같이, 이미 퇴적되어 있는 다른 펠릿의 측면까지 도달하면, 측면끼리가 결합하여, 기판(220)에 고착된다. 이 때, 산소 원자가 탈리된다. 탈리된 산소 원자에 의해, CAAC-OS 중 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다.
또한, 펠릿이 기판(220) 위에서 가열됨으로써, 원자가 재배열되어, 이온(201)의 충돌로 발생한 구조의 변형이 완화된다. 변형이 완화된 펠릿은, 거의 단결정이 된다. 펠릿이 거의 단결정이 됨으로써, 펠릿끼리가 결합한 후에 가열된다고 해도, 펠릿 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿간의 틈이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스화되는 경우가 없다.
타깃(230)을 이온(201)으로 스퍼터했을 때에, 펠릿뿐만아니라, 산화 아연 등이 날아 오르는 경우가 있다. 산화 아연은 펠릿보다 경량이기 때문에, 먼저 기판(220)의 상면에 도달한다. 그리고, 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 산화 아연층(202)을 형성한다. 도 34에 단면 모식도를 도시한다. 또한, 기판(220)은 기재를 생략한다.
도 34의 (A)에 도시하는 바와 같이, 산화 아연층(202) 위에는 펠릿(205a)과, 펠릿(205b)이 퇴적된다. 여기서, 펠릿(205a)과 펠릿(205b)은, 서로 측면이 접하도록 배치되어 있다. 또한, 펠릿(205c)은 펠릿(205b) 위에 퇴적된 후, 펠릿(205b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(205a)의 다른 측면에 있어서, 산화 아연과 함께 타깃으로부터 날아 오른 복수의 입자(203)가 기판(220)의 가열에 의해 결정화되어, 영역(205a1)을 형성한다. 또한, 복수의 입자(203)는 산소, 아연, 인듐 및 갈륨 등을 함유할 가능성이 있다.
그리고, 도 34의 (B)에 도시하는 바와 같이, 영역(205a1)은, 펠릿(205a)과 동화되어, 펠릿(205a2)이 된다. 또한, 펠릿(205c)은, 그 측면이 펠릿(205b)의 다른 측면과 접하도록 배치된다.
다음에, 도 34의 (C)에 도시하는 바와 같이, 또한 펠릿(205d)이 펠릿(205a2) 위 및 펠릿(205b) 위에 퇴적된 후, 펠릿(205a2) 위 및 펠릿(205b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(205c)의 다른 측면을 향하여, 또한 펠릿(205e)이 산화 아연층(202) 위를 미끄러지듯이 이동한다.
그리고, 도 34의 (D)에 도시하는 바와 같이, 펠릿(205d)은, 그 측면이 펠릿(205a2)의 측면과 접하도록 배치한다. 또한, 펠릿(205e)은, 그 측면이 펠릿(205c)의 다른 측면과 접하도록 배치한다. 또한, 펠릿(205d)의 다른 측면에 있어서, 산화 아연과 함께 타깃으로부터 날아 오른 복수의 입자(203)가 기판(220)의 가열에 의해 결정화되어, 영역(205d1)을 형성한다.
이상과 같이, 퇴적된 펠릿끼리가 접하도록 배치하는 것, 및 펠릿의 측면에 있어서 결정 성장이 일어나는 것, 등을 반복함으로써, 기판(220) 위에 CAAC-OS를 형성할 수 있다.
또한, 펠릿의 틈이 매우 작아짐으로써, 마침 하나의 큰 펠릿이 형성되는 경우가 있다. 큰 펠릿은, 단결정 구조를 가진다. 예를 들면, 큰 펠릿의 크기가, 상면에서 볼 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하가 되는 경우가 있다. 따라서, 트랜지스터의 채널 형성 영역이, 큰 펠릿보다 작은 경우, 채널 형성 영역으로서 단결정 구조를 갖는 영역을 사용할 수 있다. 또한, 펠릿이 커짐으로써, 트랜지스터의 채널 형성 영역, 소스 영역 및 드레인 영역으로서 단결정 구조를 갖는 영역을 사용할 수 있는 경우가 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이, 단결정 구조를 갖는 영역에 형성됨으로써, 트랜지스터의 주파수 특성을 높게 할 수 있는 경우가 있다.
이상과 같은 모델에 의해, 펠릿이 기판(220) 위에 퇴적되어 갈 것으로 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 갖지 않는 경우에 있어서도, CAAC-OS의 성막이 가능한 것을 알 수 있다. 예를 들면, 기판(220)의 상면(피형성면)의 구조가 비정질 구조라도, CAAC-OS를 성막하는 것은 가능하다.
또한, CAAC-OS는, 피형성면인 기판(220)의 상면에 요철이 있는 경우에도, 그 형상을 따라 펠릿이 배열되는 것을 알 수 있다. 예를 들면, 기판(220)의 상면이 원자 레벨로 평탄한 경우, 펠릿은 ab면과 평행한 평면인 평판면을 아래를 향하여 병치하기 때문에, 두께가 균일하고 평탄하며, 또한 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수.) 적층됨으로써, CAAC-OS를 얻을 수 있다.
한편, 기판(220)의 상면이 요철을 갖는 경우에도, CAAC-OS는, 펠릿이 볼록면을 따라 병치한 층이 n단(n은 자연수.) 적층된 구조가 된다. 기판(220)이 요철을 갖기 때문에, CAAC-OS는, 펠릿간에 틈이 발생하기 쉬운 경우가 있다. 단, 펠릿간에 분자간력이 작용하여, 요철이 있어도 펠릿간의 틈은 가능한 한 작아지도록 배열된다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다.
따라서, CAAC-OS는, 레이저 결정화가 불필요하여, 대면적의 유리 기판 등이라도 균일한 성막이 가능하다.
이러한 모델에 의해 CAAC-OS가 성막되기 때문에, 스퍼터 입자가 두께가 없는 펠릿상인 것이 바람직하다. 또한, 스퍼터 입자가 두께가 있는 주사위상인 경우, 기판(220) 위를 향하는 면이 일정해지지 않아, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상에 나타낸 성막 모델에 의해, 비정질 구조를 갖는 피형성면 위라도, 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
<벽개면>
이하에서는, CAAC-OS의 성막 모델에 있어서 기재한 타깃의 벽개면에 관해서 설명한다.
우선은, 타깃의 벽개면에 관해서 도 7을 사용하여 설명한다. 도 7에, InGaZnO4의 결정의 구조를 도시한다. 또한, 도 7의 (A)는, c축을 위를 향하도록 하고, b축에 평행한 방향에서 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한다. 또한, 도 7의 (B)는, c축에 평행한 방향에서 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한다.
InGaZnO4의 결정의 각 결정면에 있어서의 벽개에 필요한 에너지를, 제 1 원리 계산에 의해 산출한다. 또한, 계산에는, 유사 포텐셜과, 평면파 기저를 사용한 밀도 범함수 프로그램(CASTEP)을 사용한다. 또한, 유사 포텐셜에는, 울트라 소프트형의 유사 포텐셜을 사용한다. 또한, 범함수에는, GGA PBE를 사용한다. 또한, 컷오프 에너지는 400eV로 한다.
초기 상태에 있어서의 구조의 에너지는, 셀 사이즈를 포함한 구조 최적화를 행한 후에 도출한다. 또한, 각 면에서 벽개후의 구조의 에너지는, 셀 사이즈를 고정시킨 상태에서, 원자 배치의 구조 최적화를 행한 후에 도출한다.
도 7에 도시한 InGaZnO4 결정의 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 제 4 면 중 어느 하나로 벽개한 구조를 제작하고, 셀 사이즈를 고정시킨 구조 최적화 계산을 행한다. 여기에서, 제 1 면은, Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 7의 (A) 참조.). 제 2 면은, Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 7의 (A) 참조.). 제 3 면은, (110)면에 평행한 결정면이다(도 7의 (B) 참조.). 제 4 면은, (100)면(또는 bc면)에 평행한 결정면이다(도 7의 (B) 참조.).
이상과 같은 조건으로, 각 면에서 벽개후의 구조의 에너지를 산출한다. 다음에, 벽개후의 구조의 에너지와 초기 상태에 있어서의 구조의 에너지의 차이를, 벽개면의 면적으로 나눔으로써, 각 면에 있어서의 벽개 용이성의 척도인 벽개 에너지를 산출한다. 또한, 구조의 에너지는, 구조에 포함되는 원자와 전자에 대해, 전자의 운동 에너지와, 원자간, 원자-전자간, 및 전자간의 상호 작용을 고려한 에너지이다.
계산의 결과, 제 1 면의 벽개 에너지는 2.60J/㎡, 제 2 면의 벽개 에너지는 0.68J/㎡, 제 3 면의 벽개 에너지는 2.18J/㎡, 제 4 면의 벽개 에너지는 2.12J/㎡인 것을 알 수 있었다(하기 표 참조.).
이 계산에 의해, 도 7에 도시한 InGaZnO4의 결정의 구조에 있어서, 제 2 면에 있어서의 벽개 에너지가 가장 낮아진다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이가 가장 벽개하기 쉬운 면(벽개면)인 것을 알 수 있다. 따라서, 본 명세서에 있어서, 벽개면이라고 기재하는 경우, 가장 벽개하기 쉬운 면인 제 2 면을 나타낸다.
Ga-Zn-O층과 Ga-Zn-O층 사이인 제 2 면에 벽개면을 갖기 때문에, 도 7의 (A)에 도시하는 InGaZnO4의 결정은, 2개의 제 2 면과 등가인 면에서 분리할 수 있다. 따라서, 타깃에 이온 등을 충돌시키는 경우, 가장 벽개 에너지가 낮은 면에서 벽개한 웨이퍼상의 유닛(우리들은 이것을 펠릿이라고 부른다.)이 최소 단위가 되어 날아 올 것으로 생각된다. 그 경우, InGaZnO4의 펠릿은, Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층이 된다.
또한, 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면)보다도, 제 3 면((110)면에 평행한 결정면), 제 4 면((100)면(또는 bc면)에 평행한 결정면)의 벽개 에너지가 낮은 점에서, 펠릿의 평면 형상은 삼각 형상 또는 육각 형상이 많은 것이 시사된다.
또한, 타깃으로부터 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은, 손상에 의해 발생한 결함에 산소를 반응시킴으로써 수복할 수 있는 경우가 있다.
이상의 계산에 의해, 상동 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터하면, 벽개면으로부터 박리되어, 펠릿이 형성되는 것을 알 수 있다. 한편, 벽개면을 갖지 않는 타깃의 다른 구조의 영역을 스퍼터해도 펠릿은 형성되지 않으며, 펠릿보다 미세한 원자 레벨 크기의 스퍼터 입자가 형성된다. 상기 스퍼터 입자는, 펠릿과 비교하여 작기 때문에, 스퍼터링 장치에 접속되어 있는 진공 펌프를 개재하여 배기될 것으로 생각된다. 따라서, 상동 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터한 경우, 다양한 크기, 형상의 입자가 기판까지 비상하여, 퇴적됨으로써 성막되는 모델은 생각하기 어렵다. 스퍼터된 펠릿이 퇴적되어 CAAC-OS를 성막하는 도 3 등에 기재된 모델이 도리에 맞다.
이와 같이 하여 성막된 CAAC-OS의 밀도는, 단결정 OS와 동일한 정도의 밀도를 가진다. 예를 들면, InGaZnO4의 상동 구조를 갖는 단결정 OS의 밀도는 6.36g/㎤인데 대해, 동일한 정도의 원자수비인 CAAC-OS의 밀도는 6.3g/㎤ 정도가 된다.
<조성>
이하에서는, CAAC-OS의 조성에 관해서 설명한다. 또한, 조성의 설명에는, CAAC-OS가 되는 산화물 반도체인 In-M-Zn 산화물의 경우를 예시한다. 또한, 원소 M은, 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그 밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 이트륨, 지르코늄, 몰리브덴, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다.
도 8은, 각 정점에 In, M 또는 Zn을 배치한 삼각도이다. 또한, 도면 중 [In]은 In의 원자 농도를 나타내고, [M]은 원소 M의 원자 농도를 나타내고, [Zn]은 Zn의 원자 농도를 나타낸다.
In-M-Zn 산화물의 결정은 상동 구조를 갖는 것이 알려져 있고, InMO3(ZnO)m(m은 자연수.)으로 나타낸다. 또한, In과 M을 치환하는 것이 가능하기 때문에, In1+αM1-αO3(ZnO)m으로 나타낼 수도 있다. 이것은, [In]:[M]:[Zn]=1+α:1-α:1, [In]:[M]:[Zn]=1+α:1-α:2, [In]:[M]:[Zn]=1+α:1-α:3, [In]:[M]:[Zn]=1+α:1-α:4, 및 [In]:[M]:[Zn]=1+α:1-α:5로 표기한 파선으로 나타내는 조성이다. 또한, 파선 위의 굵은선은, 예를 들면, 원료가 되는 산화물을 혼합하여, 1350℃로 소성한 경우에 고용체가 될 수 있는 조성이다.
따라서, 상기의 고용체가 될 수 있는 조성에 가깝게 함으로써, 큰 단결정 구조의 영역을 갖는 CAAC-OS를 얻을 수 있다.
그런데, CAAC-OS를 성막할 때는, 피성막면인 기판 표면의 가열, 또는 공간 가열 등의 영향으로, 소스가 되는 타깃 등의 조성과 막의 조성이 상이한 경우가 있다. 예를 들면, 산화 아연은, 산화 인듐이나 산화 갈륨 등과 비교하여 승화되기 쉽기 때문에, 소스와 막의 조성의 어긋남이 발생하기 쉽다. 따라서, 미리 조성의 변화를 고려한 소스를 선택하는 것이 바람직하다. 또한, 소스와 막의 조성의 어긋남량은, 온도 이외에도 압력이나 성막에 사용하는 가스 등의 영향으로도 변화된다.
<성막 장치>
이하에서는, 상기한 CAAC-OS를 성막하는 것이 가능한 성막실을 갖는 성막 장치에 관해서 설명한다.
우선은, 성막시 등에 막중에 불순물의 혼입이 적은 성막 장치의 구성에 관해서 도 9 및 도 10을 사용하여 설명한다.
도 9는, 매엽식 멀티 챔버의 성막 장치(700)의 상면도를 모식적으로 도시하고 있다. 성막 장치(700)는, 기판을 수용하는 카세트 포트(761)와, 기판의 얼라인먼트를 행하는 얼라인먼트 포트(762)를 구비하는 대기측 기판 공급실(701)과, 대기측 기판 공급실(701)로부터, 기판을 반송하는 대기측 기판 반송실(702)과, 기판의 반입을 행하고, 또한 실내의 압력을 대기압에서 감압, 또는 감압에서 대기압으로 전환하는 로드록실(703a)과, 기판의 반출을 행하고, 또한 실내의 압력을 감압에서 대기압, 또는 대기압에서 감압으로 전환하는 언로드록실(703b)과, 진공 중 기판의 반송을 행하는 반송실(704)과, 기판의 가열을 행하는 기판 가열실(705)과, 타깃이 배치되어 성막을 행하는 성막실(706a, 706b 및 706c)을 가진다. 또한, 성막실(706a, 706b 및 706c)은, 예를 들면, 도 1의 (A) 또는 도 2의 (A) 등에 도시한 성막실(101)의 구성을 참작할 수 있다.
또한, 대기측 기판 반송실(702)은, 로드록실(703a) 및 언로드록실(703b)과 접속되고, 로드록실(703a) 및 언로드록실(703b)은, 반송실(704)과 접속되고, 반송실(704)은, 기판 가열실(705), 성막실(706a), 성막실(706b) 및 성막실(706c)과 접속된다.
또한, 각 실의 접속부에는 게이트 밸브(764)가 설치되어 있고, 대기측 기판 공급실(701)과, 대기측 기판 반송실(702)을 제외하고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한, 대기측 기판 반송실(702) 및 반송실(704)은, 반송 로봇(763)을 가지고, 기판을 반송할 수 있다.
또한, 기판 가열실(705)은 플라즈마 처리실을 겸하면 바람직하다. 성막 장치(700)는, 처리와 처리 사이에서 기판을 대기 노출하지 않고 반송하는 것이 가능하기 때문에, 기판에 불순물이 흡착되는 것을 억제할 수 있다. 또한, 성막이나 열처리 등의 순서를 자유롭게 구축할 수 있다. 또한, 반송실, 성막실, 로드록실, 언로드록실 및 기판 가열실은, 상기의 수로 한정되지 않으며, 설치 스페이스나 프로세스 조건에 맞추어, 적절히 최적의 수를 마련할 수 있다.
다음에, 도 9에 도시하는 성막 장치(700)의 일점 쇄선 X1-X2, 일점 쇄선 Y1-Y2, 및 일점 쇄선 Y2-Y3에 상당하는 단면을 도 10에 도시한다.
도 10의 (A)는, 기판 가열실(705)과, 반송실(704)의 단면을 도시하고 있고, 기판 가열실(705)은, 기판을 수용할 수 있는 복수의 가열 스테이지(765)를 가지고 있다. 또한, 기판 가열실(705)은, 밸브를 개재하여 진공 펌프(770)와 접속되어 있다. 진공 펌프(770)로서는, 예를 들면, 드라이 펌프, 및 메커니컬 부스터 펌프 등을 사용할 수 있다.
또한, 기판 가열실(705)에 사용할 수 있는 가열 기구로서는, 예를 들면, 저항 발열체 등을 사용하여 가열하는 가열 기구로 해도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 가열되는 가열 기구로 해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal), LRTA(Lamp Rapid Thermal Anneal) 등의 RTA(Rapid Thermal Anneal)를 사용할 수 있다. LRTA는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열한다. GRTA는, 고온의 가스를 사용하여 열처리를 행한다. 가스로서는, 불활성 가스가 사용된다.
또한, 기판 가열실(705)은, 질량 유량 제어기(780)를 개재하여, 정제기(781)와 접속된다. 또한, 질량 유량 제어기(780) 및 정제기(781)는, 가스 종류의 수만큼 설치되지만, 이해를 용이하게 하기 위해 하나만을 나타낸다. 기판 가열실(705)에 도입되는 가스는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들면, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 사용한다.
반송실(704)은 반송 로봇(763)을 가지고 있다. 반송 로봇(763)은, 각 실로 기판을 반송할 수 있다. 또한, 반송실(704)은, 밸브를 개재하여 진공 펌프(770)와, 크라이오 펌프(771)와 접속되어 있다. 이러한 구성으로 함으로써, 반송실(704)은, 대기압으로부터 저진공 또는 중진공(0.1에서 수백 Pa 정도)까지 진공 펌프(770)를 사용하여 배기되고, 밸브를 전환하여 중진공에서 고진공 또는 초고진공(0.1Pa에서 1×10-7Pa)까지는 크라이오 펌프(771)를 사용하여 배기된다.
또한, 예를 들면, 크라이오 펌프(771)는, 반송실(704)에 대해 2대 이상 병렬로 접속해도 좋다. 이러한 구성으로 함으로써, 1대의 크라이오 펌프가 리제너레이션 중이라도, 나머지 크라이오 펌프를 사용하여 배기하는 것이 가능해진다. 또한, 상기한 리제너레이션이란, 크라이오 펌프 내에 모인 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오 펌프는, 분자(또는 원자)를 지나치게 모으면 배기 능력이 저하되기 때문에, 정기적으로 리제너레이션이 행해진다.
도 10의 (B)는, 성막실(706b)과, 반송실(704)과, 로드록실(703a)의 단면을 도시하고 있다.
여기에서, 도 10의 (B)를 사용하여, 성막실(스퍼터링실)의 상세에 관해서 설명한다. 도 10의 (B)에 도시하는 성막실(706b)은, 타깃(766)과, 방착판(767)과, 기판 스테이지(768)를 가진다. 또한, 여기에서는 기판 스테이지(768)에는, 기판(769)이 설치되어 있다. 기판 스테이지(768)는, 도시하지 않지만, 기판(769)을 유지하는 기판 유지 기구나, 기판(769)을 배면으로부터 가열하는 배면 히터 등을 구비하고 있어도 좋다. 또한, 타깃의 배후에 마그넷 유닛을 구비하고 있어도 좋다.
또한, 기판 스테이지(768)는 성막시에 바닥면에 대해 대략 수직 상태로 유지되고, 기판 수수시에는 바닥면에 대해 대략 수평 상태로 유지된다. 또한, 도 10의 (B) 중에 있어서, 파선으로 나타내는 부분이 기판 수수시의 기판 스테이지(768)가 유지되는 위치가 된다. 이러한 구성으로 함으로써 성막시에 혼입될 수 있는 먼지 또는 입자가, 기판(769)에 부착될 확률을 수평 상태로 유지하는 것보다 억제할 수 있다. 단, 기판 스테이지(768)를 바닥면에 대해 수직(90°) 상태로 유지하면, 기판(769)이 낙하될 가능성이 있기 때문에, 기판 스테이지(768)의 바닥면에 대한 각도는, 80°이상 90°미만으로 하는 것이 바람직하다.
또한, 방착판(767)은, 타깃(766)으로부터 스퍼터링되는 입자가 불필요한 영역에 퇴적되는 것을 억제할 수 있다. 또한, 방착판(767)은, 누적된 스퍼터링 입자가 박리되지 않도록, 가공하는 것이 바람직하다. 예를 들면, 표면 거칠기를 증가시키는 블라스트 처리, 또는 방착판(767)의 표면에 요철을 마련해도 좋다.
또한, 성막실(706b)은, 가스 가열 기구(782)를 개재하여 질량 유량 제어기(780)와 접속되고, 가스 가열 기구(782)는 질량 유량 제어기(780)를 개재하여 정제기(781)와 접속된다. 가스 가열 기구(782)에 의해, 성막실(706b)에 도입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하로 가열할 수 있다. 또한, 가스 가열 기구(782), 질량 유량 제어기(780), 및 정제기(781)는, 가스 종류의 수만큼 설치되지만, 이해를 용이하게 하기 위해서 하나만 나타낸다. 성막실(706b)에 도입되는 가스는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들면, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 사용한다.
성막실(706b)에, 대향 타깃식 스퍼터링 장치를 적용해도 좋다. 대향 타깃식 스퍼터링 장치는, 플라즈마가 타깃 사이에 가둬지기 때문에, 기판에 대한 플라즈마 대미지를 저감시킬 수 있다. 또한, 타깃의 기울기에 따라서는, 스퍼터링 입자의 기판으로의 입사 각도를 얕게 할 수 있기 때문에, 단차 피복성을 높일 수 있다.
또한, 성막실(706b)에, 평행 평판형 스퍼터링 장치, 이온빔 스퍼터링 장치를 적용해도 상관없다.
또한, 가스의 도입구 직전에 정제기를 설치하는 경우, 정제기로부터 성막실(706b)까지의 배관 길이를 10m 이하, 바람직하게는 5m 이하, 더욱 바람직하게는 1m 이하로 한다. 배관 길이를 10m 이하, 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감시킬 수 있다. 또한, 가스의 배관에는, 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 내부가 피복된 금속 배관을 사용하면 좋다. 상기의 배관은, 예를 들면 SUS316L-EP 배관과 비교하여, 불순물을 함유하는 가스의 방출량이 적어, 가스로의 불순물의 혼입을 저감시킬 수 있다. 또한, 배관의 이음매에는, 고성능 초소형 메탈 개스킷 이음매(UPG 이음매)를 사용하면 좋다. 또한, 배관을 모두 금속으로 구성함으로써, 수지 등을 사용한 경우와 비교하여, 발생하는 방출 가스 및 외부 리크의 영향을 저감시킬 수 있어 바람직하다.
또한, 성막실(706b)은, 밸브를 개재하여 터보 분자 펌프(772) 및 진공 펌프(770)와 접속된다.
또한, 성막실(706b)은 크라이오 트랩(751)이 설치된다.
크라이오 트랩(751)은, 물 등의 비교적 융점이 높은 분자(또는 원자)를 흡착 할 수 있는 기구이다. 터보 분자 펌프(772)는 큰 사이즈의 분자(또는 원자)를 안정적으로 배기하고, 또한 유지보수의 빈도가 낮기 때문에, 생산성이 우수한 한편, 수소나 물의 배기 능력이 낮다. 그래서, 물 등에 대한 배기 능력을 높이기 위해, 크라이오 트랩(751)이 성막실(706b)에 접속된 구성으로 하고 있다. 크라이오 트랩(751)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 한다. 또한, 크라이오 트랩(751)이 복수의 냉동기를 갖는 경우, 냉동기마다 온도를 변경하면, 효율적으로 배기하는 것이 가능해지기 때문에 바람직하다. 예를 들면, 1단째의 냉동기의 온도를 100K 이하로 하고, 2단째의 냉동기의 온도를 20K 이하로 하면 좋다. 또한, 크라이오 트랩 대신, 티타늄 서블리메이션 펌프를 사용함으로써, 더욱 고진공으로 할 수 있는 경우가 있다. 또한, 크라이오 펌프나 터보 분자 펌프 대신 이온 펌프를 사용함으로써도 더욱 고진공으로 할 수 있는 경우가 있다.
또한, 성막실(706b)의 배기 방법은, 이것으로 한정되지 않으며, 상기의 반송실(704)에 나타내는 배기 방법(크라이오 펌프와 진공 펌프의 배기 방법)과 같은 구성으로 해도 좋다. 물론, 반송실(704)의 배기 방법을 성막실(706b)과 같은 구성(터보 분자 펌프와 진공 펌프의 배기 방법)으로 해도 좋다.
또한, 상기한 반송실(704), 기판 가열실(705), 및 성막실(706b)의 배압(전압(全壓)), 및 각 기체 분자(원자)의 분압은, 이하와 같이 하면 바람직하다. 특히, 형성되는 막 중에 불순물이 혼입될 수 있는 가능성이 있기 때문에, 성막실(706b)의 배압, 및 각 기체 분자(원자)의 분압에는 주의할 필요가 있다.
상기한 각 실의 배압(전압)은, 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더욱 바람직하게는 1×10-5Pa 이하이다. 상기한 각 실의 질량 전하비(m/z)가 18인 기체 분자(원자)의 분압은, 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더욱 바람직하게는 3×10-6Pa 이하이다. 또한, 상기한 각 실의 m/z가 28인 기체 분자(원자)의 분압은, 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더욱 바람직하게는 3×10-6Pa 이하이다. 또한, 상기한 각 실의 m/z가 44인 기체 분자(원자)의 분압은, 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더욱 바람직하게는 3×10-6Pa 이하이다.
또한, 진공 챔버 내의 전압 및 분압은, 질량 분석계를 사용하여 측정할 수 있다. 예를 들면, 가부시키가이샤 알박 제조 사중 극형 질량 분석계(Q-mass라고도 한다.) Qulee CGM-051을 사용하면 좋다.
또한, 상기한 반송실(704), 기판 가열실(705), 및 성막실(706b)은, 외부 리크 또는 내부 리크가 적은 구성으로 하는 것이 바람직하다.
예를 들면, 상기한 반송실(704), 기판 가열실(705), 및 성막실(706b)의 리크 레이트는, 3×10-6Pa·㎥/s 이하, 바람직하게는 1×10-6Pa·㎥/s 이하이다. 또한, m/z가 18인 기체 분자(원자)의 리크 레이트가 1×10-7Pa·㎥/s 이하, 바람직하게는 3×10-8Pa·㎥/s 이하이다. 또한, m/z가 28인 기체 분자(원자)의 리크 레이트가 1×10-5Pa·㎥/s 이하, 바람직하게는 1×10-6Pa·㎥/s 이하이다. 또한, m/z가 44인 기체 분자(원자)의 리크 레이트가 3×10-6Pa·㎥/s 이하, 바람직하게는 1×10-6Pa·㎥/s 이하이다.
또한, 리크 레이트에 관해서는, 상기의 질량 분석계를 사용하여 측정한 전압 및 분압으로부터 도출하면 좋다.
리크 레이트는 외부 리크 및 내부 리크에 의존한다. 외부 리크는, 미소한 구멍이나 씰 불량 등에 의해 진공계외로부터 기체가 유입되는 것이다. 내부 리크는, 진공계 내의 밸브 등의 칸막이로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 리크 레이트를 상기의 수치 이하로 하기 위해서, 외부 리크 및 내부 리크의 양면으로부터 대책을 취할 필요가 있다.
예를 들면, 성막실(706b)의 개폐 부분은 메탈 개스킷으로 씰하면 좋다. 메탈 개스킷은, 불화 철, 산화 알루미늄, 또는 산화 크로뮴에 의해 피복된 금속을 사용하면 바람직하다. 메탈 개스킷은 O링과 비교하여 밀착성이 높아, 외부 리크를 저감시킬 수 있다. 또한, 불화 철, 산화 알루미늄, 산화 크로뮴 등에 의해 피복된 금속의 부동태를 사용함으로써, 메탈 개스킷으로부터 방출되는 불순물을 함유하는 방출 가스가 억제되어, 내부 리크를 저감시킬 수 있다.
또한, 성막 장치(700)를 구성하는 부재로서, 불순물을 함유하는 방출 가스가 적은 알루미늄, 크로뮴, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 또한, 상기의 부재를 철, 크로뮴 및 니켈 등을 함유하는 합금에 피복하여 사용해도 좋다. 철, 크로뮴 및 니켈 등을 함유하는 합금은, 강성이 있고, 열에 강하며, 또한 가공에 적합하다. 여기에서, 표면적을 작게 하기 위해 부재의 표면 요철을 연마 등에 의해 저감시켜 두면, 방출 가스를 저감시킬 수 있다.
또는, 상기의 성막 장치(700)의 부재를 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복해도 좋다.
성막 장치(700)의 부재는, 극력 금속만으로 구성하는 것이 바람직하며, 예를 들면 석영 등으로 구성되는 관찰창 등을 설치하는 경우도, 방출 가스를 억제하기 위해서 표면을 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 얇게 피복하면 좋다.
성막실에 존재하는 흡착물은, 내벽 등에 흡착되어 있기 때문에 성막실의 압력에 영향을 주지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 이로 인해, 리크 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여, 성막실에 존재하는 흡착물을 가능한 한 탈리하여, 미리 배기해 두는 것은 중요하다. 또한, 흡착물 탈리를 촉진시키기 위해서, 성막실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 좋다. 이 때, 불활성 가스를 성막실에 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다. 또한, 도입하는 불활성 가스를 베이킹의 온도와 동일한 정도로 가열함으로써, 흡착물의 탈리 속도를 더욱 높일 수 있다. 여기에서 불활성 가스로서 희가스를 사용하면 바람직하다. 또한, 성막하는 막 종류에 따라서는 불활성 가스 대신에 산소 등을 사용해도 상관없다. 예를 들면, 산화물을 성막하는 경우에는, 주성분인 산소를 사용하는 편이 바람직한 경우도 있다. 또한, 베이킹은, 램프를 사용하여 행하면 바람직하다.
또는, 가열한 희가스 등의 불활성 가스 또는 산소 등을 도입함으로써 성막실내의 압력을 높이고, 일정 시간 경과후에 다시 성막실을 배기하는 처리를 행하면 바람직하다. 가열한 가스의 도입에 의해 성막실 내의 흡착물을 탈리시킬 수 있고, 성막실 내에 존재하는 불순물을 저감시킬 수 있다. 또한, 이 처리는 2회 이상 30회 이하, 바람직하게는 5회 이상 15회 이하의 범위에서 반복하여 행하면 효과적이다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 도입함으로써 성막실 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더욱 바람직하게는 5Pa 이상 100Pa 이하로 하여 압력을 유지하는 기간을 1분 이상 300분 이하, 바람직하게는 5분 이상 120분 이하로 하면 좋다. 그 후, 성막실을 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하의 기간 동안 배기한다.
또한, 더미 성막을 행함으로써도 흡착물의 탈리 속도를 더욱 높일 수 있다. 더미 성막이란, 더미 기판에 대해 스퍼터링법 등에 의한 성막을 행함으로써, 더미 기판 및 성막실 내벽에 막을 퇴적시켜, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 중에 가두는 것을 말한다. 더미 기판은, 방출 가스가 적은 기판이 바람직하다. 더미 성막을 행함으로써, 나중에 성막되는 막 중 불순물 농도를 저감시킬 수 있다. 또한, 더미 성막은 베이킹과 동시에 행해도 좋다.
다음에, 도 10의 (B)에 도시하는 반송실(704), 및 로드록실(703a)과, 도 10의 (C)에 도시하는 대기측 기판 반송실(702), 및 대기측 기판 공급실(701)의 상세에 관해서 이하 설명을 행한다. 또한, 도 10의 (C)는, 대기측 기판 반송실(702), 및 대기측 기판 공급실(701)의 단면을 도시하고 있다.
도 10의 (B)에 도시하는 반송실(704)에 관해서는, 도 10의 (A)에 도시하는 반송실(704)의 기재를 참조한다.
로드록실(703a)은 기판 수수 스테이지(752)를 가진다. 로드록실(703a)은, 감압 상태에서부터 대기까지 압력을 상승시켜, 로드록실(703a)의 압력이 대기압이 되었을 때에, 대기측 기판 반송실(702)에 설치되어 있는 반송 로봇(763)으로부터 기판 수수 스테이지(752)에 기판을 수취한다. 그 후, 로드록실(703a)을 진공 배기하여, 감압 상태로 한 후, 반송실(704)에 설치되어 있는 반송 로봇(763)이 기판 수수 스테이지(752)로부터 기판을 수취한다.
또한, 로드록실(703a)은, 밸브를 개재하여 진공 펌프(770), 및 크라이오 펌프(771)와 접속되어 있다. 진공 펌프(770), 및 크라이오 펌프(771)의 배기계의 접속 방법은, 반송실(704)의 접속 방법을 참고로 함으로써 접속할 수 있기 때문에, 여기에서의 설명은 생략한다. 또한, 도 9에 도시하는 언로드록실(703b)은, 로드록실(703a)과 같은 구성으로 할 수 있다.
대기측 기판 반송실(702)은 반송 로봇(763)을 가진다. 반송 로봇(763)에 의해, 카세트 포트(761)와 로드록실(703a)의 기판의 수수를 행할 수 있다. 또한, 대기측 기판 반송실(702), 및 대기측 기판 공급실(701)의 상방에 HEPA 필터(High Efficiency Particulate Air Filter) 등의 먼지 또는 입자를 청정화하기 위한 기구를 설치해도 좋다.
대기측 기판 공급실(701)은, 복수의 카세트 포트(761)를 가진다. 카세트 포트(761)는 복수의 기판을 수용할 수 있다.
타깃은, 표면 온도가 100℃ 이하, 바람직하게는 50℃ 이하, 더욱 바람직하게는 실온 정도(대표적으로는 25℃)로 한다. 대면적의 기판에 대응하는 스퍼터링 장치에서는 대면적의 타깃을 사용하는 경우가 많다. 그러나, 대면적에 대응한 크기의 타깃을 이음매없이 제작하는 것은 곤란하다. 현실적으로는 복수의 타깃을 가능한 한 틈이 없도록 나열하여 큰 형상으로 하고 있지만, 아무리 해도 약간의 틈이 발생해 버린다. 이러한 약간의 틈으로부터, 타깃의 표면 온도가 높아짐으로써 아연 등이 휘발되어, 서서히 틈이 넓어져 가는 경우가 있다. 틈이 넓어지면, 백킹 플레이트나 접착에 사용하고 있는 금속이 스퍼터링되는 경우가 있어, 불순물 농도를 높이는 요인이 된다. 따라서, 타깃은 충분히 냉각되어 있는 것이 바람직하다.
구체적으로는, 백킹 플레이트로서, 높은 도전성 및 높은 방열성을 갖는 금속 (구체적으로는 구리)을 사용한다. 또한, 백킹 플레이트 내에 수로를 형성하고, 수로에 충분한 양의 냉각수를 흘려보냄으로써, 효율적으로 타깃을 냉각시킬 수 있다.
또한, 타깃이 아연을 함유하는 경우, 산소 가스 분위기에서 성막함으로써, 플라즈마 대미지가 경감되어, 아연의 휘발이 일어나기 어려운 산화물을 얻을 수 있다.
상기한 성막 장치를 사용함으로써, CAAC-OS 중 수소 농도를, SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하로 할 수 있다.
또한, CAAC-OS 중 질소 농도를, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 1×1019atoms/㎤ 이하, 보다 바람직하게는 5×1018atoms/㎤ 이하, 더욱 바람직하게는 1×1018atoms/㎤ 이하로 할 수 있다.
또한, CAAC-OS 중 탄소 농도를, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하로 할 수 있다.
또한, CAAC-OS를, 승온 탈리 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석에 의한 m/z가 2(수소 분자 등)인 기체 분자(원자), m/z가 18인 기체 분자(원자), m/z가 28인 기체 분자(원자) 및 m/z가 44인 기체 분자(원자)의 방출량이, 각각 1×1019개/㎤ 이하, 바람직하게는 1×1018개/㎤ 이하로 할 수 있다.
이상의 성막 장치를 사용함으로써, CAAC-OS로의 불순물의 혼입을 억제할 수 있다. 또한, 이상의 성막 장치를 사용하여, CAAC-OS에 접하는 막을 성막함으로써, CAAC-OS에 접하는 막으로부터 CAAC-OS로 불순물이 혼입되는 것을 억제할 수 있다.
<트랜지스터>
이하에서는, 본 발명의 일 형태에 따른 트랜지스터에 관해서 설명한다.
또한, 본 발명의 일 형태에 따른 트랜지스터는, 상기한 CAAC-OS를 가지면 바람직하다.
<트랜지스터 구조 1>
도 11의 (A) 및 도 11의 (B)는, 본 발명의 일 형태의 트랜지스터 상면도 및 단면도이다. 도 11의 (A)는 상면도이며, 도 11의 (B)는, 도 11의 (A)에 도시하는 일점 쇄선 A1-A2, 및 일점 쇄선 A3-A4에 대응하는 단면도이다. 또한, 도 11의 (A) 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하고 있다.
도 11의 (A) 및 도 11의 (B)에 도시하는 트랜지스터는, 기판(400) 위의 도전체(413)와, 기판(400) 위 및 도전체(413) 위의 볼록부를 갖는 절연체(402)와, 절연체(402)의 볼록부 위의 반도체(406a)와, 반도체(406a) 위의 반도체(406b)와, 반도체(406b) 상면 및 측면과 접하고, 간격을 두고 배치된 도전체(416a) 및 도전체(416b)와, 반도체(406b) 위, 도전체(416a) 위 및 도전체(416b) 위의 반도체(406c)와, 반도체(406c) 위의 절연체(412)와, 절연체(412) 위의 도전체(404)와, 도전체(416a) 위, 도전체(416b) 위 및 도전체(404) 위의 절연체(408)와, 절연체(408) 위의 절연체(418)를 가진다. 또한, 여기에서는, 도전체(413)를 트랜지스터의 일부로 하고 있지만, 이것으로 한정되지 않는다. 예를 들면, 도전체(413)가 트랜지스터와는 독립된 구성 요소인 것으로 해도 좋다.
또한, 반도체(406c)는, A3-A4 단면에 있어서, 적어도 반도체(406b) 상면 및 측면과 접한다. 또한, 도전체(404)는, A3-A4 단면에 있어서, 반도체(406c) 및 절연체(412)를 개재하여 반도체(406b)의 상면 및 측면과 면한다. 또한, 도전체(413)는, 절연체(402)를 개재하여 반도체(406b)의 하면과 면한다. 또한, 절연체(402)가 볼록부를 갖지 않아도 상관없다. 또한, 반도체(406c)를 갖지 않아도 상관없다. 또한, 절연체(408)를 갖지 않아도 상관없다. 또한, 절연체(418)를 갖지 않아도 상관없다.
또한, 반도체(406b)는 트랜지스터의 채널 형성 영역으로서의 기능을 가진다. 또한, 도전체(404)는, 트랜지스터의 제 1 게이트 전극(프론트 게이트 전극이라고도 한다.)으로서의 기능을 가진다. 또한, 도전체(413)는, 트랜지스터의 제 2 게이트 전극(백 게이트 전극이라고도 한다.)으로서의 기능을 가진다. 또한, 도전체(416a) 및 도전체(416b)는, 트랜지스터의 소스 전극 및 드레인 전극으로서의 기능을 가진다. 또한, 절연체(408)는 배리어층으로서의 기능을 가진다. 절연체(408)는, 예를 들면, 산소 및/또는 수소를 차단하는 기능을 가진다. 또는, 절연체(408)는, 예를 들면, 반도체(406a) 및/또는 반도체(406c)보다, 산소 및/또는 수소를 차단하는 능력이 높다.
또한, 절연체(402)는 과잉 산소를 함유하는 절연체이면 바람직하다.
예를 들면, 과잉 산소를 함유하는 절연체는, 가열 처리에 의해 산소를 방출하는 기능을 갖는 절연체이다. 예를 들면, 과잉 산소를 함유하는 산화 실리콘층은, 가열 처리 등에 의해 산소를 방출할 수 있는 산화 실리콘층이다. 따라서, 절연체(402)는 막 중을 산소가 이동 가능한 절연체이다. 즉, 절연체(402)는 산소 투과성을 갖는 절연체로 하면 좋다. 예를 들면, 절연체(402)는 반도체(406a)보다 산소 투과성이 높은 절연체로 하면 좋다.
과잉 산소를 함유하는 절연체는, 반도체(406b) 중 산소 결손을 저감시키는 기능을 갖는 경우가 있다. 반도체(406b) 중에서 산소 결손은, DOS를 형성하고, 정공 트랩 등이 된다. 또한, 산소 결손의 사이트에 수소가 들어감으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 반도체(406b) 중 산소 결손을 저감시킴으로써, 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
여기에서, 가열 처리에 의해 산소를 방출하는 절연체는, TDS 분석으로, 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이상 또는 1×1020atoms/㎤ 이상의 산소(산소 원자수 환산)를 방출하는 경우도 있다.
여기에서, TDS 분석을 사용한 산소의 방출량의 측정 방법에 관해서, 이하에 설명한다.
측정 시료를 TDS 분석했을 때의 기체의 전 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 표준 시료와의 비교에 의해, 기체의 전 방출량을 계산할 수 있다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 함유하는 실리콘 기판의 TDS 분석 결과, 및 측정 시료의 TDS 분석 결과로부터, 측정 시료의 산소 분자의 방출량 (NO2)은, 이하에 나타내는 식으로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량 전하비 32로 검출되는 가스 전체가 산소 분자 유래라고 가정한다. CH3OH의 질량 전하비는 32이지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 함유하는 산소 분자에 관해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NO2=NH2/SH2×SO2×α
NH2은, 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2은, 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 측정 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. α는, TDS 분석에 있어서의 이온 강도에 영향을 주는 계수이다. 위에 나타내는 식의 상세에 관해서는, 일본 공개특허공보 제(평)6-275697호를 참조한다. 또한, 상기 산소의 방출량은, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서, 예를 들면 1×1016atoms/c㎡의 수소 원자를 함유하는 실리콘 기판을 사용하여 측정한다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 견적할 수 있다.
또한, NO2은 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은, 산소 분자의 방출량의 2배가 된다.
또는, 가열 처리에 의해 산소를 방출하는 절연체는, 과산화 라디칼을 함유하는 경우도 있다. 구체적으로는, 과산화 라디칼에 기인하는 스핀 밀도가, 5×1017spins/㎤ 이상인 것을 말한다. 또한, 과산화 라디칼을 함유하는 절연체는, ESR로, g값이 2.01 근방에 비대칭의 신호를 갖는 경우도 있다.
또는, 과잉 산소를 함유하는 절연체는, 산소가 과잉인 산화 실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉인 산화 실리콘(SiOX(X>2))은, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 함유하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)에 의해 측정한 값이다.
도 11의 (B)에 도시하는 바와 같이, 반도체(406b)의 측면은, 도전체(416a) 및 도전체(416b)와 접한다. 또한, 도전체(404)의 전계에 의해, 반도체(406b)를 전기적으로 둘러쌀 수 있다(도전체로부터 발생하는 전계에 의해, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를, surrounded channel(s-channel) 구조라고 부른다.). 이로 인해, 반도체(406b) 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스-드레인 간에 대전류를 흘려보낼 수 있어, 도통시의 전류(온 전류)를 높게 할 수 있다.
높은 온 전류가 얻어지기 때문에, s-channel 구조는, 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 상기 트랜지스터를 갖는 반도체 장치는, 집적도가 높은, 고밀도화된 반도체 장치로 하는 것이 가능해진다. 예를 들면, 트랜지스터는, 채널 길이가 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하의 영역을 가지고, 또한, 트랜지스터는, 채널 폭이 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하의 영역을 가진다.
또한, 도전체(413)에, 소스 전극보다 낮은 전압 또는 높은 전압을 인가하고, 트랜지스터의 임계값 전압을 플러스 방향 또는 마이너스 방향으로 변동시켜도 좋다. 예를 들면, 트랜지스터의 임계값 전압을 플러스 방향으로 변동시킴으로써, 게이트 전압이 0V라도 트랜지스터가 비도통 상태(오프 상태)가 되는, 노멀리-오프를 실현할 수 있는 경우가 있다. 또한, 도전체(413)에 인가하는 전압은, 가변이라도 좋고, 고정되어 있어도 좋다. 도전체(413)에 인가하는 전압을 가변으로 하는 경우, 전압을 제어하는 회로를 도전체(413)와 전기적으로 접속해도 좋다.
다음에, 반도체(406a), 반도체(406b), 반도체(406c) 등에 적용 가능한 반도체에 관해서 설명한다.
반도체(406b)는, 예를 들면, 인듐을 함유하는 산화물 반도체이다. 반도체(406b)는, 예를 들면, 인듐을 함유하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체(406b)는 원소 M을 함유하면 바람직하다. 원소 M은, 바람직하게는, 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그 밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 이트륨, 지르코늄, 몰리브덴, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다. 단, 원소 M으로서, 상기한 원소를 복수 조합해도 상관없는 경우가 있다. 원소 M은, 예를 들면, 산소와의 결합 에너지가 높은 원소이다. 예를 들면, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은, 예를 들면, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체(406b)는 아연을 함유하면 바람직하다. 산화물 반도체는 아연을 함유하면 결정화되기 쉬워지는 경우가 있다.
단, 반도체(406b)는 인듐을 함유하는 산화물 반도체로 한정되지 않는다. 반도체(406b)는, 예를 들면, 아연주석 산화물, 갈륨주석 산화물 등의, 인듐을 함유하지 않고, 아연을 함유하는 산화물 반도체, 갈륨을 함유하는 산화물 반도체, 주석을 함유하는 산화물 반도체 등이라도 상관없다.
반도체(406b)는, 예를 들면, 에너지 갭이 큰 산화물을 사용한다. 반도체(406b)의 에너지 갭은, 예를 들면, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하로 한다.
예를 들면, 반도체(406a) 및 반도체(406c)는, 반도체(406b)를 구성하는 산소이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 반도체(406a) 및 반도체(406c)가 구성되기 때문에, 반도체(406a)와 반도체(406b)의 계면, 및 반도체(406b)와 반도체(406c)의 계면에 있어서, 계면 준위가 형성되기 어렵다.
반도체(406a), 반도체(406b) 및 반도체(406c)는, 적어도 인듐을 함유하면 바람직하다. 또한, 반도체(406a)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 또한, 반도체(406b)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 또한, 반도체(406c)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높게 한다. 또한, 반도체(406c)는, 반도체(406a)와 동종의 산화물을 사용해도 상관없다. 단, 반도체(406a) 및/또는 반도체(406c)가 인듐을 함유하지 않아도 상관없는 경우가 있다. 예를 들면, 반도체(406a) 및/또는 반도체(406c)가 산화 갈륨이라도 상관없다.
반도체(406b)는 반도체(406a) 및 반도체(406c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들면, 반도체(406b)로서, 반도체(406a) 및 반도체(406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 한편, 전자 친화력은, 진공 준위와 전도대 하단의 에너지의 차이다.
또한, 인듐 갈륨 산화물은 작은 전자 친화력과, 높은 산소 차단성을 가진다. 이로 인해, 반도체(406c)가 인듐갈륨 산화물을 함유하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들면, 70% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상으로 한다.
또한, 반도체(406a)의 조성은, 도 8에 도시한 굵은선의 조성 근방인 것이 바람직하다. 또한, 반도체(406b)의 조성은, 도 8에 도시한 굵은선의 조성 근방인 것이 바람직하다. 또한, 반도체(406c)의 조성은, 도 8에 도시한 굵은선의 조성 근방인 것이 바람직하다. 이와 같이 함으로써, 트랜지스터의 채널 형성 영역을, 단결정 구조를 갖는 영역으로 할 수 있다. 또는, 트랜지스터의 채널 형성 영역, 소스 영역 및 드레인 영역을, 단결정 구조를 갖는 영역으로 할 수 있는 경우가 있다. 트랜지스터의 채널 형성 영역이 단결정 구조를 갖는 영역으로 함으로써, 트랜지스터의 주파수 특성을 높게 할 수 있는 경우가 있다.
이 때, 게이트 전압을 인가하면, 반도체(406a), 반도체(406b), 반도체(406c) 중, 전자 친화력이 큰 반도체(406b)에 채널이 형성된다.
여기에서, 반도체(406a)와 반도체(406b) 사이에는, 반도체(406a)와 반도체(406b)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체(406b)와 반도체(406c) 사이에는, 반도체(406b)와 반도체(406c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아진다. 이로 인해, 반도체(406a), 반도체(406b) 및 반도체(406c)의 적층체는, 각각의 계면 근방에 있어서, 에너지가 연속적으로 변화되는(연속 접합이라고도 한다.) 밴드 구조가 된다.
이 때, 전자는, 반도체(406a) 중 및 반도체(406c) 중이 아니며, 반도체(406b) 중을 주로 이동한다. 상기한 바와 같이, 반도체(406a) 및 반도체(406b)의 계면에 있어서의 계면 준위 밀도, 반도체(406b)와 반도체(406c)의 계면에 있어서의 계면 준위 밀도를 낮게 함으로써, 반도체(406b) 중에서 전자의 이동이 저해되는 경우가 적어, 트랜지스터의 온 전류를 높게 할 수 있다.
트랜지스터의 온 전류는, 전자의 이동을 저해하는 요인을 저감시킬수록, 높게 할 수 있다. 예를 들면, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동할 것으로 추정된다. 전자의 이동은, 예를 들면, 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다.
트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들면, 반도체(406b)의 상면 또는 하면(피형성면, 여기에서는 반도체(406a))의, 1㎛×1㎛의 범위에 있어서의 자승 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에 있어서의 평균면 거칠기(Ra라고도 한다.)가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에 있어서의 최대 고저차(P-V라고도 한다.)가 10nm 미만, 바람직하게는 9nm 미만, 더욱 바람직하게는 8nm 미만, 보다 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는, 에스아이아이·나노테크놀로지 가부시키가이샤 제조 주사형 프로브 현미경 시스템 SPA-500 등을 사용하여 측정할 수 있다.
또는, 예를 들면, 채널이 형성되는 영역 중 결함 준위 밀도가 높은 경우에도, 전자의 이동은 저해된다.
예를 들면, 반도체(406b)가 산소 결손(VO라고도 표기.)을 갖는 경우, 산소 결손 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 이하에서는 산소 결손 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손 사이트는, 수소가 들어가는 것보다 산소가 들어가는 편이 안정적이다. 따라서, 반도체(406b) 중 산소 결손을 저감시킴으로써, 트랜지스터의 온 전류를 높게 할 수 있는 경우가 있다.
반도체(406b)의 산소 결손을 저감시키기 위해서, 예를 들면, 절연체(402)에 함유되는 과잉 산소를, 반도체(406a)를 개재하여 반도체(406b)까지 이동시키는 방법 등이 있다. 이 경우, 반도체(406a)는, 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체(406b) 전체에 채널이 형성된다. 따라서, 반도체(406b)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(406b)가 두꺼울수록, 트랜지스터의 온 전류를 높게 할 수 있다. 예를 들면, 20nm 이상, 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상, 보다 바람직하게는 100nm 이상의 두께 영역을 갖는 반도체(406b)로 하면 좋다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 300nm 이하, 바람직하게는 200nm 이하, 더욱 바람직하게는 150nm 이하의 두께 영역을 갖는 반도체(406b)로 하면 좋다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 반도체(406c)의 두께는 작을수록 바람직하다. 예를 들면, 10nm 미만, 바람직하게는 5nm 이하, 더욱 바람직하게는 3nm 이하의 영역을 갖는 반도체(406c)로 하면 좋다. 한편, 반도체(406c)는, 채널이 형성되는 반도체(406b)로, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 가진다. 이로 인해, 반도체(406c)는 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들면, 0.3nm 이상, 바람직하게는 1nm 이상, 더욱 바람직하게는 2nm 이상의 두께 영역을 갖는 반도체(406c)로 하면 좋다. 또한, 반도체(406c)는 절연체(402) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위해서, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 반도체(406a)는 두껍고, 반도체(406c)는 얇은 것이 바람직하다. 예를 들면, 10nm 이상, 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상의 두께 영역을 갖는 반도체(406a)로 하면 좋다. 반도체(406a)의 두께를 두껍게 함으로써, 인접하는 절연체와 반도체(406a)의 계면으로부터 채널이 형성되는 반도체(406b)까지의 거리를 떼어 놓을 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 200nm 이하, 바람직하게는 120nm 이하, 더욱 바람직하게는 80nm 이하의 두께 영역을 갖는 반도체(406a)로 하면 좋다.
예를 들면, 반도체(406b)와 반도체(406a) 사이에, 예를 들면, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018atoms/㎤ 미만의 실리콘 농도가 되는 영역을 가진다. 또한, 반도체(406b)와 반도체(406c) 사이에, SIMS에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018atoms/㎤ 미만의 실리콘 농도가 되는 영역을 가진다.
또한, 반도체(406b)의 수소 농도를 저감시키기 위해서, 반도체(406a) 및 반도체(406c)의 수소 농도를 저감시키면 바람직하다. 반도체(406a) 및 반도체(406c)는, SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하의 수소 농도가 되는 영역을 가진다. 또한, 반도체(406b)의 질소 농도를 저감시키기 위해서, 반도체(406a) 및 반도체(406c)의 질소 농도를 저감시키면 바람직하다. 반도체(406a) 및 반도체(406c)는, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하의 질소 농도가 되는 영역을 가진다.
상기의 3층 구조는 일례이다. 예를 들면, 반도체(406a) 또는 반도체(406c)가 없는 2층 구조로 해도 상관없다. 또는, 반도체(406a) 위 또는 아래, 또는 반도체(406c) 위 또는 아래에, 반도체(406a), 반도체(406b) 및 반도체(406c)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 해도 상관없다. 또는, 반도체(406a) 위, 반도체(406a) 아래, 반도체(406c) 위, 반도체(406c) 아래 중 어느 2부분 이상에, 반도체(406a), 반도체(406b) 및 반도체(406c)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 해도 상관없다.
기판(400)으로서는, 예를 들면, 절연체 기판, 반도체 기판 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들면, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들면, 실리콘, 게르마늄 등의 단체 반도체 기판, 또는 탄화 실리콘, 실리콘 게르마늄, 비화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체 기판 등이 있다. 또한, 상기의 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들면 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 설치된 기판, 반도체 기판에 도전체 또는 절연체가 설치된 기판, 도전체 기판에 반도체 또는 절연체가 설치된 기판 등이 있다. 또는, 이들 기판에 소자가 형성된 것을 사용해도 좋다. 기판에 형성되는 소자로서는, 용량 소자, 저항 소자, 스위치 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(400)으로서, 가요성 기판을 사용해도 좋다. 또한, 가요성 기판 위에 트랜지스터를 설치하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(400)으로 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 설치하면 좋다. 또한, 기판(400)으로서, 섬유를 짜 넣은 시트, 필름 또는 박 등을 사용해도 좋다. 또한, 기판(400)이 신축성을 가져도 좋다. 또한, 기판(400)은 꺽어 구부리기나 인장을 멈추었을 때에, 원래의 형상으로 되돌아오는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)의 두께는, 예를 들면, 5㎛ 이상 700㎛ 이하, 바람직하게는 10㎛ 이상 500㎛ 이하, 더욱 바람직하게는 15㎛ 이상 300㎛ 이하로 한다. 기판(400)을 얇게 하면, 반도체 장치를 경량화 할 수 있다. 또한, 기판(400)을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 꺽어 구부리기나 인장을 멈추었을 때에, 원래의 형상으로 되돌아오는 성질을 갖는 경우가 있다. 이로 인해, 낙하 등에 의해 기판(400) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)으로서는, 예를 들면, 금속, 합금, 수지 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(400)은, 선팽창률이 낮을수록 환경에 의한 변형이 억제되어 바람직하다. 가요성 기판인 기판(400)으로서는, 예를 들면, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들면, 폴리에스테르, 폴리올레핀, 폴리아미드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판(400)으로서 적합하다.
도전체(413)로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층하여 사용하면 좋다. 예를 들면, 합금이나 화합물이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망간을 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
절연체(402)로서는, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들면, 절연체(402)로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다.
절연체(402)는 기판(400)으로부터의 불순물의 확산을 방지하는 역할을 가져도 좋다. 또한, 반도체(406b)가 산화물 반도체인 경우, 절연체(402)는 반도체(406b)에 산소를 공급하는 역할을 담당할 수 있다.
도전체(416a) 및 도전체(416b)로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들면, 합금이나 화합물이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망간을 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
절연체(412)로서는, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들면, 절연체(412)로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다.
도전체(404)로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들면, 합금이나 화합물이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망간을 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
절연체(408)로서는, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다. 절연체(408)는, 바람직하게는 산화 알루미늄, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다.
절연체(418)로서는, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들면, 절연체(418)로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다.
또한, 도 11에서는, 트랜지스터의 제 1 게이트 전극인 도전체(404)와 제 2 게이트 전극인 도전체(413)가, 전기적으로 접속하지 않는 예를 도시했지만, 본 발명의 일 형태에 따른 트랜지스터의 구조는 이것으로 한정되지 않는다. 예를 들면, 도 12의 (A)에 도시하는 바와 같이, 도전체(404)와 도전체(413)가 전기적으로 접속되는 구조라도 상관없다. 이러한 구성으로 함으로써, 도전체(404)와 도전체(413)에 동일한 전위가 공급되기 때문에, 트랜지스터의 스위칭 특성을 향상시킬 수 있다. 또는, 도 12의 (B)에 도시하는 바와 같이, 도전체(413)를 갖지 않는 구조라도 상관없다.
또한, 도 13의 (A)는, 트랜지스터의 상면도의 일례이다. 도 13의 (A)의 일점 쇄선 F1-F2 및 일점 쇄선 F3-F4에 대응하는 단면도의 일례를 도 13의 (B)에 도시한다. 또한, 도 13의 (A)에서는, 이해를 용이하게 하기 위해서, 절연체 등의 일부를 생략하여 도시한다.
또한, 도 11 등에서는 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면 및 측면, 절연체(402)의 상면 등과 접하는 예를 도시했지만, 본 발명의 일 형태에 따른 트랜지스터의 구조는 이것으로 한정되지 않는다. 예를 들면, 도 13에 도시하는 바와 같이, 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면만 접하는 구조라도 상관없다.
또한, 도 13의 (B)에 도시하는 바와 같이, 절연체(418) 위에 절연체(428)를 가져도 좋다. 절연체(428)는 상면이 평탄한 절연체이면 바람직하다. 또한, 절연체(428)는, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들면, 절연체(428)로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다. 절연체(428)의 상면을 평탄화하기 위해서, 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등에 의해 평탄화 처리를 행해도 좋다.
또는, 절연체(428)는 수지를 사용해도 좋다. 예를 들면, 폴리이미드, 폴리아미드, 아크릴, 실리콘 등을 함유하는 수지를 사용하면 좋다. 수지를 사용함으로써, 절연체(428)의 상면을 평탄화 처리하지 않아도 되는 경우가 있다. 또한, 수지는 짧은 시간에 두꺼운 막을 성막할 수 있기 때문에, 생산성을 높일 수 있다.
또한, 도 13의 (A) 및 도 13의 (B)에 도시하는 바와 같이, 절연체(428) 위에 도전체(424a) 및 도전체(424b)를 가져도 좋다. 도전체(424a) 및 도전체(424b)는, 예를 들면, 배선으로서의 기능을 가진다. 또한, 절연체(428)가 개구부를 가지고, 상기 개구부를 개재하여 도전체(416a)와 도전체(424a)가 전기적으로 접속해도 상관없다. 또한, 절연체(428)가 다른 개구부를 가지고, 상기 개구부를 개재하여 도전체(416b)와 도전체(424b)가 전기적으로 접속해도 상관없다. 이 때, 각각의 개구부 내에 도전체(426a), 도전체(426b)를 가져도 상관없다.
도전체(424a) 및 도전체(424b)로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들면, 합금이나 화합물이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망간을 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
도 13에 도시하는 트랜지스터는, 도전체(416a) 및 도전체(416b)는, 반도체(406b)의 측면과 접하지 않는다. 따라서, 제 1 게이트 전극으로서 기능하는 도전체(404)로부터 반도체(406b)의 측면을 향하여 인가되는 전계가, 도전체(416a) 및 도전체(416b)에 의해 차폐되기 어려운 구조이다. 또한, 도전체(416a) 및 도전체(416b)는, 절연체(402)의 상면과 접하지 않는다. 이로 인해, 절연체(402)로부터 방출되는 과잉 산소(산소)가 도전체(416a) 및 도전체(416b)를 산화시키기 위해 소비되지 않는다. 따라서, 절연체(402)로부터 방출되는 과잉 산소(산소)를, 반도체(406b)의 산소 결손을 저감시키기 위해서 효율적으로 이용할 수 있는 구조이다. 즉, 도 13에 도시하는 구조의 트랜지스터는, 높은 온 전류, 높은 전계 효과 이동도, 낮은 임계 미만 스윙값, 높은 신뢰성 등을 갖는 우수한 전기 특성의 트랜지스터이다.
도 14의 (A) 및 도 14의 (B)는, 본 발명의 일 형태의 트랜지스터 상면도 및 단면도이다. 도 14의 (A)는 상면도이며, 도 14의 (B)는, 도 14의 (A)에 나타내는 일점 쇄선 G1-G2, 및 일점 쇄선 G3-G4에 대응하는 단면도이다. 또한, 도 14의 (A) 상면도에서는, 도면의 명료화를 위해 일부 요소를 생략하여 도시하고 있다.
트랜지스터는, 도 14에 도시하는 바와 같이, 도전체(416a) 및 도전체(416b)를 갖지 않으며, 도전체(426a) 및 도전체(426b)와, 반도체(406b)가 접하는 구조라도 상관없다. 이 경우, 반도체(406b) 및/또는 반도체(406a)의, 적어도 도전체(426a) 및 도전체(426b)와 접하는 영역에 저저항 영역(423a)(저저항 영역(423b))을 형성하면 바람직하다. 저저항 영역(423a) 및 저저항 영역(423b)은, 예를 들면, 도전체(404) 등을 마스크로 하여 반도체(406b) 및/또는 반도체(406a)에 불순물을 첨가함으로써 형성하면 좋다. 또한, 도전체(426a) 및 도전체(426b)가, 반도체(406b)의 구멍(관통하고 있는 것) 또는 오목부(관통하지 않고 있는 것)에 설치되어 있어도 상관없다. 도전체(426a) 및 도전체(426b)가, 반도체(406b)의 구멍 또는 오목부에 설치됨으로써, 도전체(426a) 및 도전체(426b)와, 반도체(406b)의 접촉 면적이 커지기 때문에, 접촉 저항의 영향을 작게 할 수 있다. 즉, 트랜지스터의 온 전류를 크게 할 수 있다.
<트랜지스터 구조 2>
도 15의 (A) 및 도 15의 (B)는, 본 발명의 일 형태의 트랜지스터 상면도 및 단면도이다. 도 15의 (A)는 상면도이며, 도 15의 (B)는, 도 15의 (A)에 도시하는 일점 쇄선 J1-J2, 및 일점 쇄선 J3-J4에 대응하는 단면도이다. 또한, 도 15의 (A)의 상면도에서는, 도면의 명료화를 위해 일부 요소를 생략하여 도시하고 있다.
도 15의 (A) 및 도 15의 (B)에 도시하는 트랜지스터는, 기판(600) 위의 도전체(604)와, 도전체(604) 위의 절연체(612)와, 절연체(612) 위의 반도체(606a)와, 반도체(606a) 위의 반도체(606b)와, 반도체(606b) 위의 반도체(606c)와, 반도체(606a), 반도체(606b) 및 반도체(606c)와 접하고, 간격을 두고 배치된 도전체(616a) 및 도전체(616b)와, 반도체(606c) 위, 도전체(616a) 위 및 도전체(616b)위의 절연체(618)를 가진다. 또한, 도전체(604)는 절연체(612)를 개재하여 반도체(606b)의 하면과 면한다. 또한, 절연체(612)가 볼록부를 가져도 상관없다. 또한, 기판(600)과 도전체(604) 사이에 절연체를 가져도 상관없다. 상기 절연체는 절연체(402)나 절연체(408)에 관한 기재를 참조한다. 또한, 반도체(606a)를 갖지 않아도 상관없다. 또한, 절연체(618)를 갖지 않아도 상관없다.
또한, 반도체(606b)는 트랜지스터의 채널 형성 영역으로서의 기능을 가진다. 또한, 도전체(604)는, 트랜지스터의 제 1 게이트 전극(프론트 게이트 전극이라고도 한다.)으로서의 기능을 가진다. 또한, 도전체(616a) 및 도전체(616b)는, 트랜지스터의 소스 전극 및 드레인 전극으로서의 기능을 가진다.
또한, 절연체(618)는 과잉 산소를 함유하는 절연체이면 바람직하다.
또한, 기판(600)은 기판(400)에 관한 기재를 참조한다. 또한, 도전체(604)는 도전체(404)에 관한 기재를 참조한다. 또한, 절연체(612)는 절연체(412)에 관한 기재를 참조한다. 또한, 반도체(606a)는 반도체(406c)에 관한 기재를 참조한다. 또한, 반도체(606b)는 반도체(406b)에 관한 기재를 참조한다. 또한, 반도체(606c)는 반도체(406a)에 관한 기재를 참조한다. 또한, 도전체(616a) 및 도전체(616b)는, 도전체(416a) 및 도전체(416b)에 관한 기재를 참조한다. 또한, 절연체(618)는 절연체(402)에 관한 기재를 참조한다.
또한, 절연체(618) 위에는, 표시 소자가 설치되어 있어도 좋다. 예를 들면, 화소 전극, 액정층, 공통 전극, 발광층, 유기 EL층, 양극, 음극 등이 설치되어 있어도 좋다. 표시 소자는, 예를 들면, 도전체(616a) 등과 접속되어 있다.
또한, 도 16의 (A)는, 트랜지스터 상면도의 일례이다. 도 16의 (A)의 일점 쇄선 K1-K2 및 일점 쇄선 K3-K4에 대응하는 단면도의 일례를 도 16의 (B)에 도시한다. 또한, 도 16의 (A)에는, 이해를 용이하게 하기 위해서, 절연체 등의 일부를 생략하여 도시한다.
또한, 반도체 위에, 채널 보호막으로서 기능시킬 수 있는 절연체를 배치해도 좋다. 예를 들면, 도 16에 도시하는 바와 같이, 도전체(616a) 및 도전체(616b)와, 반도체(606c) 사이에, 절연체(620)를 배치해도 좋다. 그 경우, 도전체(616a)(도전체(616b))와 반도체(606c)는, 절연체(620) 중 개구부를 개재하여 접속된다. 절연체(620)는 절연체(618)에 관한 기재를 참조하면 좋다.
또한, 도 15의 (B)나 도 16의 (B)에 있어서, 절연체(618) 위에, 도전체(613)를 배치해도 좋다. 그 경우의 예를 도 17의 (A) 및 도 17의 (B)에 도시한다. 또한, 도전체(613)에 관해서는, 도전체(413)에 관한 기재를 참조한다. 또한, 도전체(613)에는, 도전체(604)와 동일한 전위나 동일한 신호가 공급되어도 좋고, 상이한 전위나 신호가 공급되어도 좋다. 예를 들면, 도전체(613)에, 일정한 전위를 공급하고, 트랜지스터의 임계값 전압을 제어해도 좋다. 즉, 도전체(613)는 제 2 게이트 전극으로서의 기능을 가질 수 있다. 또한, 도전체(613) 등에 의해 s-channel구조를 형성하고 있어도 상관없다.
<PLD법>
이하에서는, 상기한 성막 모델과는 상이한 성막 메커니즘을 갖는 PLD(Pulsed Laser Deposition)법에 의해 성막한 In-Ga-Zn 산화물에 관해서 설명한다.
시료의 제작 방법을 설명한다. 우선, 실리콘 기판을 준비한다. 다음에, 열산화막을 100nm의 두께로 형성한다. 다음에, PLD법에 의해, In-Ga-Zn 산화물을 성막함으로써 시료를 제작한다.
또한, 타깃으로서는, In:Ga:Zn=1:1:1[원자수비]인 다결정 In-Ga-Zn 산화물을 사용한다. 또한, 타깃의 어블레이션에는, Nd:YAG 레이저 장치를 사용한 파장이 266nm인 레이저광을, 출력 0.1W, 펄스 주파수 10Hz로 사용한다.
또한, In-Ga-Zn 산화물의 성막은, 압력을 변경하여 4조건으로 하였다. 시료 1은 터보 분자 펌프로 배기한 그대로의 압력인 2.6×10-5Pa로 하여 성막한 In-Ga-Zn 산화물이며, 시료 2는 산소 가스를 사용한 압력을 1.0×10-3Pa로 하여 성막한 In-Ga-Zn 산화물이며, 시료 3은 산소 가스를 사용한 압력을 0.7Pa로 하여 성막한 In-Ga-Zn 산화물이며, 시료 4는 산소 가스를 사용한 압력을 7.0Pa로 하여 성막한 In-Ga-Zn 산화물이다. 또한, 성막 시간은 각 30분, 기판 온도는 실온으로 하였다.
다음에, 시료 1 내지 시료 4의 고분해능 단면 TEM상을 취득하였다. 또한, 고분해능 단면 TEM상의 취득은, 히타치 투과 전자 현미경 H-9000NAR을 사용하고, 가속 전압 300kV로 행하였다.
도 24에, 시료 1의 고분해능 단면 TEM상을 도시한다. 또한, 도 24의 (A)는, 막의 두께 방향 전체가 들어가는 배율로 취득한 고분해능 단면 TEM상이다. 도 24 의 (A)로부터, 막의 두께는 70nm 정도이었다. 또한, 도 24의 (B) 및 도 24의 (C)는, 각각 막의 최상부 및 막의 최하부가 들어가는 배율로 취득한 고분해능 단면 TEM상이다. 또한, 도 24의 (D), 도 24의 (E) 및 도 24의 (F)는, 각각 막의 최상부, 막의 중앙부 및 막의 최하부를 더욱 고배율로 취득한 고분해능 단면 TEM상이다.
도 25에, 시료 2의 고분해능 단면 TEM상을 도시한다. 또한, 도 25의 (A)는, 막의 두께 방향 전체가 들어가는 배율로 취득한 고분해능 단면 TEM상이다. 도 25의 (A)로부터, 막의 두께는 68nm 정도이었다. 또한, 도 25의 (B) 및 도 25의 (C)는, 각각 막의 최상부 및 막의 최하부가 들어가는 배율로 취득한 고분해능 단면 TEM상이다. 또한, 도 25의 (D), 도 25의 (E) 및 도 25의 (F)는, 각각 막의 최상부, 막의 중앙부 및 막의 최하부를 더욱 고배율로 취득한 고분해능 단면 TEM상이다.
도 26에, 시료 3의 고분해능 단면 TEM상을 도시한다. 또한, 도 26의 (A)는, 막의 두께 방향 전체가 들어가는 배율로 취득한 고분해능 단면 TEM상이다. 도 26의 (A)로부터, 막의 두께는 56nm 정도이었다. 또한, 도 26의 (B) 및 도 26의 (C)는, 각각 막의 최상부 및 막의 최하부가 들어가는 배율로 취득한 고분해능 단면 TEM상이다. 또한, 도 26의 (D), 도 26의 (E) 및 도 26의 (F)는, 각각 막의 최상부, 막의 중앙부 및 막의 최하부를 더욱 고배율로 취득한 고분해능 단면 TEM상이다.
도 27에, 시료 4의 고분해능 단면 TEM상을 도시한다. 또한, 도 27의 (A) 및 도 27의 (B)는, 막의 두께 방향 전체가 들어가는 배율로 취득한 고분해능 단면 TEM상이다. 도 27의 (A) 및 도 27의 (B)로부터, 막의 두께는 26nm 정도이었다. 또한, 도 27의 (C) 및 도 27의 (D)는, 각각 막의 최상부 및 막의 최하부가 들어가는 배율로 취득한 고분해능 단면 TEM상이다.
또한, 시료 1 내지 시료 4의 임의의 영역에 대해, 나노 빔 전자 회절에 의한 회절 패턴을 취득하였다. 또한, 나노 빔 전자 회절에 의한 회절 패턴의 취득은, 히타치 전계 방출형 투과 전자 현미경 HF-2000을 사용하고, 가속 전압을 200kV, 프로브 직경을 1nm, 카메라 길이를 0.8m로 하여 행하였다. 또한, 나노 빔 전자 회절의 취득 부분을 나타내는 고분해능 단면 TEM상의 취득은, 히타치 투과 전자 현미경 H-9000NAR을 사용하고, 가속 전압 300kV로 행하였다.
도 28의 (A)에, 시료 1의 고분해능 단면 TEM상을 도시한다. 또한, 도 28의 (B), 도 28의 (C) 및 도 28의 (D)에는, 각각 도 28의 (A)의 나노 빔 전자 회절의 측정 영역 1, 측정 영역 2 및 측정 영역 3에 대응하는 회절 패턴을 도시한다.
도 28의 (B)를 해석하면, 스폿 A의 d값은 0.278nm, 스폿 B의 d값은 0.095nm, 스폿 C의 d값은 0.108nm이었다. 이것은, 능면체정을 갖는 InGaZnO4에 있어서의, (102)면(A'라고 표기한다.)의 d값 0.279nm, (3-30)면(B'라고 표기한다.)의 d값 0.095nm, (2-3-2)면(C'라고 표기한다.)의 d값 0.107nm와 잘 일치한다. 또한 ∠AOB는 60.2°, ∠AOC는 79.9°, ∠BOC는 19.7°이었다. 이것은, ∠A'OB'의 60.8°, ∠A'OC'의 80.4°, ∠B'OC'의 19.7°와도 잘 일치한다. 따라서, 도 28의 (B)에 도시하는 회절 패턴은, 능면체정을 갖는 InGaZnO4에 귀속할 수 있다. 즉, 도 28의 (B)의 측정 영역의 근방은, 능면체정을 갖는 InGaZnO4의 결정부일 가능성이 있다. 또한, 능면체정을 갖는 InGaZnO4에 관한 데이터는, JCPDS 카드 No.38-1104를 참조하였다.
또한, 도 28의 (B)를, 육방정을 갖는 In2Ga2ZnO7에 대한 귀속을 시험해 보면, (10-2)면(A'라고 표기한다.)의 d값 0.281nm, (3-31)면(B'라고 표기한다.)의 d값 0.095nm, (2-33)면(C'라고 표기한다.)의 d값 0.108nm와 잘 일치한다. 또한, ∠A'OB'의 61.0°, ∠A'OC'의 80.6°, ∠B'OC'의 19.6°와도 잘 일치한다. 따라서, 도 28의 (B)에 도시하는 회절 패턴은, 육방정을 갖는 In2Ga2ZnO7에 귀속할 수 있다. 즉, 도 28의 (B)의 측정 영역의 근방은, 육방정을 갖는 In2Ga2ZnO7의 결정부일 가능성이 있다. 또한, 육방정을 갖는 In2Ga2ZnO7에 관한 데이터는, JCPDS 카드 No． 38-1097을 참조하였다.
또한, 도 28의 (C)를 해석하면, 스폿 D의 d값은 0.166nm, 스폿 E의 d값은 0.143nm, 스폿 F의 d값은 0.275nm이었다. 이것은, 능면체정을 갖는 InGaZnO4에 있어서의, (110)면(D'라고 표기한다.)의 d값 0.165nm, (202)면(E'라고 표기한다.)의 d값 0.142nm, (1-12)면(F'라고 표기한다.)의 d값 0.279nm와 잘 일치한다. 또한, ∠DOE는 32.1°, ∠DOF는 89.7°, ∠EOF는 57.6°이었다. 이것은, ∠D'OE'의 30.6°, ∠D'OF'의 90.0°, ∠E'OF'의 59.4°와도 잘 일치한다. 따라서, 도 28의 (C)에 도시하는 회절 패턴은, 능면체정을 갖는 InGaZnO4에 귀속할 수 있다. 즉, 도 28의 (C)의 측정 영역의 근방은, 능면체정을 갖는 InGaZnO4의 결정부일 가능성이 있다.
또한, 도 28의 (C)를, 육방정을 갖는 In2Ga2ZnO7에 대한 귀속을 시험해 보면, (2-10)면(D'라고 표기한다.)의 d값 0.165nm, (2-24)면(E'라고 표기한다.)의 d값 0.141nm, (0-14)면(F'라고 표기한다.)의 d값 0.267nm와 잘 일치한다. 또한, ∠D'OE'의 31.8°, ∠D'OF'의 90.0°, ∠E'OF'의 58.2°와도 잘 일치한다. 따라서, 도 28의 (C)에 도시하는 회절 패턴은, 육방정을 갖는 In2Ga2ZnO7에 귀속할 수 있다. 즉, 도 28의 (C)의 측정 영역의 근방은, 육방정을 갖는 In2Ga2ZnO7의 결정부일 가능성이 있다.
또한, 도 28의 (D)를 해석하면, 링상의 영역내에 복수의 스폿이 관측되는 점에서, nc-OS의 회절 패턴인 것을 알 수 있다. 여기에서는, 이러한 영역을, 편의상 nc-OS부라고 부른다.
또한 시료 1의 다른 관찰 부분에 있어서, 나노 빔 전자 회절을 측정하고, 회절 패턴을 취득하였다. 도 39의 (A)는, 시료 1의 고분해능 단면 TEM상을 도시한다. 또한, 도 39의 (B) 및 도 39의 (C)에는, 각각 도 39의 (A)의 나노 빔 전자 회절의 측정 영역 1 및 측정 영역 2에 대응하는 회절 패턴 및 스폿의 귀속을 나타낸다. 측정 영역 1에 있어서의 회절 패턴은, 육방정을 갖는 In2Ga2ZnO7의 [631]방향에서 전자를 입사시켰을 때의 회절 패턴에 귀속할 수 있다. 또한, 측정 영역 2는, nc-OS의 회절 패턴인 것을 알 수 있다.
도 28 및 도 39로부터, 시료 1은, 결정부간에 회절 패턴이 상이한 것을 알 수 있다. 또한, 결정 구조에 귀속하는 것이 가능한 스폿이 관찰되지 않는 영역은, nc-OS의 구조를 갖는 것을 알 수 있다. 또한, 도 24에 도시하는 고분해능 단면 TEM상 등으로부터, 상이한 결정부간, 및 결정부와 nc-OS부 사이에 있어서, 명확한 결정립계를 확인할 수 없다. 이러한 특징으로부터, 시료 1은, 미결정 구조로 분류할 수 있다.
다음에, 시료 2에 대해, 나노 빔 전자 회절의 회절 패턴을 측정하였다. 도 29의 (A)에, 시료 2의 고분해능 단면 TEM상을 도시한다. 또한, 도 29의 (B), 도 29의 (C) 및 도 29의 (D)에는, 각각 도 29의 (A)의 나노 빔 전자 회절의 측정 영역 1, 측정 영역 2 및 측정 영역 3에 대응하는 회절 패턴을 도시한다.
도 29의 (B)를 해석하면, 스폿 G의 d값은 0.277nm이었다. 또한, 그 밖에는 명확한 스폿이 확인되지 않아, 특정한 결정 구조에 귀속하는 것은 곤란하였다.
또한, 도 29의 (C)를 해석하면, 스폿 H의 d값은 0.138nm, 스폿 I의 d값은 0.140nm, 스폿 J의 d값은 0.162nm이었다. 이것은, 능면체정을 갖는 InGaZnO4에 있어서의, (10-17)면(H'라고 표기한다.)의 d값 0.135nm, (20-4)면(I'라고 표기한다.)의 d값 0.140nm, (1013)면(J'라고 표기한다.)의 d값 0.162nm와 잘 일치한다. 또한, ∠HOI는 49.6°, ∠HOJ는 115.9°, ∠IOJ는 66.3°이었다. 이것은, ∠H'OI'의 49.4°, ∠H'OJ'의 116.6°, ∠I'OJ'의 67.2°와도 잘 일치한다. 따라서, 도 29의 (C)에 도시하는 회절 패턴은, 능면체정을 갖는 InGaZnO4에 귀속할 수 있다. 즉, 도 29의 (C)의 측정 영역의 근방은, 능면체정을 갖는 InGaZnO4의 결정부일 가능성이 있다. 또한, 도 29의 (C)의 측정 영역의 근방에 관해서도, 도 28의 (B) 및 도 28의 (C)의 측정 영역의 근방과 같이, 육방정을 갖는 In2Ga2ZnO7의 결정부일 가능성이 있다.
또한, 도 29의 (D)를 해석하면, 링상의 영역내에 복수의 스폿이 관측되는 점에서, nc-OS의 회절 패턴인 것을 알 수 있다.
또한 시료 2의 다른 관찰 부분에 있어서, 나노 빔 전자 회절을 측정하고, 회절 패턴을 취득하였다. 도 40의 (A)는, 시료 2의 고분해능 단면 TEM상을 도시한다. 또한, 도 40의 (B) 및 도 40의 (C)에는, 각각 도 40의 (A)의 나노 빔 전자 회절의 측정 영역 1 및 측정 영역 2에 대응하는 회절 패턴 및 스폿의 귀속을 나타낸다. 측정 영역 1에 있어서의 회절 패턴은, 육방정을 갖는 In2Ga2ZnO7의 [631] 방향에서 전자를 입사시켰을 때의 회절 패턴에 귀속할 수 있다. 또한, 측정 영역 2는, nc-OS의 회절 패턴인 것을 알 수 있다.
도 29 및 도 40으로부터, 시료 2는, 결정부간에 회절 패턴이 상이한 것을 알 수 있다. 또한, 결정 구조에 귀속하는 것이 가능한 스폿이 관찰되지 않는 영역은, nc-OS의 구조를 갖는 것을 알 수 있다. 또한, 도 25에 도시하는 고분해능 단면 TEM상 등으로부터, 상이한 결정부간, 및 결정부와 nc-OS부 사이에 있어서, 명확한 결정립계를 확인할 수 없다. 이러한 특징으로부터, 시료 2는, 미결정 구조로 분류할 수 있다.
다음에, 시료 3에 대해, 나노 빔 전자 회절의 회절 패턴을 측정하였다. 도 30의 (A), 도 30의 (B) 및 도 30의 (C)에는, 각각 시료 3의 최상부, 중앙부 및 최하부의 나노 빔 전자 회절의 측정 영역에 대응하는 회절 패턴을 도시한다.
도 30의 (A), 도 30의 (B) 및 도 30의 (C)를 해석하면, 링상의 영역내에 복수의 스폿이 관측되는 점에서, nc-OS의 회절 패턴인 것을 알 수 있다. 따라서, 시료 3은, nc-OS 구조를 갖는 것을 알 수 있다. 또한, 도 26에 도시하는 고분해능 단면 TEM상 등으로부터, 시료 3은 비교적 균질한 nc-OS 구조로 분류할 수 있다.
또한 시료 3에 대해, 결정부의 크기를 계측한다. 도 41의 (A)는, 시료 3의 결정부(30부분에서 35부분)의 평균 크기의 변화를 조사한 예이다. 도 41의 (A)로부터, 시료 3은, 전자 조사 개시시부터 전자의 누적 조사량이 7.6×108e-/n㎡가 될 때까지의 범위에서, 전자의 누적 조사량에 의하지 않고 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 또한, 도 41의 (B)에, 전자 조사 개시시에 있어서의 고분해능 단면 TEM상, 및 서라운드부를 확대한 고분해능 단면 TEM상을 도시한다. 도 41의 (B)로부터, 시료 3을 확대함으로써 도면의 화살표 사이에 개재된 것 같은 결정부를 확인할 수 있다. 또한, 도 41의 (C)에, 7.6×108e-/n㎡의 전자 조사후에 있어서의 고분해능 단면 TEM상, 및 서라운드부를 확대한 고분해능 단면 TEM상을 도시한다. 도 41의 (C)에 있어서도, 결정부를 확인할 수 있다.
다음에, 시료 4에 대해, 나노 빔 전자 회절의 회절 패턴을 측정하였다. 도 31의 (A), 도 31의 (B) 및 도 31의 (C)에는, 각각 시료 4의 최상부, 중앙부 및 최하부의 나노 빔 전자 회절의 측정 영역에 대응하는 회절 패턴을 도시한다.
도 31의 (A), 도 31의 (B) 및 도 31의 (C)를 해석하면, 링상의 영역내에 복수의 스폿이 관측되는 점에서, nc-OS의 회절 패턴인 것을 알 수 있다. 또한, 도 27에 도시하는 고분해능 단면 TEM상 등으로부터, 시료 4는 일부에 공동을 갖는 것을 알 수 있다. 따라서, 시료 4는, a-like OS 구조로 분류할 수 있다.
또한 시료 4에 대해, 결정부의 크기를 계측한다. 도 42의 (A)는, 시료 4의 결정부 (20부분에서 30부분)의 평균 크기의 변화를 조사한 예이다. 도 42의 (A)로부터, 시료 4는, 전자 조사 개시시부터 전자의 누적 조사량이 7.6×108e-/n㎡가 될때까지의 범위에서, 전자의 누적 조사량에 의해 결정부의 크기에 변화가 나타난다. 또한, 도 42의 (B)에, 전자 조사 개시시에 있어서의 고분해능 단면 TEM상, 및 서라운드부를 확대한 고분해능 단면 TEM상을 도시한다. 도 42의 (B)로부터, 시료 4를 확대함으로써 도면의 화살표 사이에 기재된 것 같은 결정부를 확인할 수 있다. 또한, 도 42의 (C)에, 9.4×107e-/n㎡의 전자 조사후에 있어서의 고분해능 단면 TEM상, 및 서라운드부를 확대한 고분해능 단면 TEM상을 도시한다. 도 42의 (C)에 있어서도, 결정부를 확인할 수 있다. 또한, 결정부의 크기는 도 42의 (B)와 비교하여 커져 있는 것을 알 수 있다. 또한, 도 42의 (D)에, 7.6×108e-/n㎡의 전자 조사후에 있어서의 고분해능 단면 TEM상, 및 서라운드부를 확대한 고분해능 단면 TEM상을 도시한다. 도 42의 (D)에 있어서도, 결정부를 확인할 수 있다. 또한, 결정부의 크기는 도 42의 (C)와 비교하여 작아져 있는 것을 알 수 있다.
시료 4에 있어서, 결정부의 크기가 한번 커지고, 그 후 작아진 점에서, 전자 조사에 의해 성장된 결정부가, 추가 전자 조사에 의해 깨졌을 가능성을 나타내고 있다.
시료 3 및 시료 4의 결정부의 크기 변화 등을 표 4에 기재한다.
도 32 및 도 33은, 시료 1 내지 시료 4의 XRD 장치를 사용한 해석 결과이다. XRD 장치를 사용한 해석은, out-of-plane법의 1종인 분말법(θ-2θ법이라고도 한다.)과, out-of-plane법의 1종인 GIXRD(Grazing-Incidence XRD)법(박막법 또는 Seemann-Bohlin법이라고도 한다.)에 의해서 행하였다. 또한, θ-2θ법은, X선의 입사각을 변화시키는 동시에, X선원에 대향하여 설치되는 검출기의 각도를 입사각과 동일하게 하여 X선 회절 강도를 측정하는 방법이다. 또한, GIXRD법은, X선의 입사각을 매우 얕은 각도로 고정시키고, X선원에 대향하여 설치되는 검출기의 각도를 변화시켜서 X선 회절 강도를 측정하는 방법이다. 또한, GIXRD법에서는, 입사각을 0.40°로 고정시켜 해석을 행하였다.
도 32의 (A)는 시료 1의 θ-2θ법에 의한 해석 결과를 도시하고, 도 32의 (B)는 시료 2의 θ-2θ법에 의한 해석 결과를 도시하고, 도 32의 (C)는 시료 3의 θ-2θ법에 의한 해석 결과를 도시하고, 도 32의 (D)는 시료 4의 θ-2θ법에 의한 해석 결과를 도시한다. 또한, 도 33의 (A)는 시료 1의 GIXRD법에 의한 해석 결과를 도시하고, 도 33의 (B)는 시료 2의 GIXRD법에 의한 해석 결과를 도시하고, 도 33의 (C)는 시료 3의 GIXRD법에 의한 해석 결과를 도시하고, 도 33의 (D)는 시료 4의 GIXRD법에 의한 해석 결과를 도시한다.
시료 1은, θ-2θ법에 의해 2θ가 32°에서 35° 사이에 다소 날카로운 피크가 관측되었다. 또한, 시료 1은, GIXRD법에 의해, 2θ가 33°에서 34° 사이에 날카로운 피크가 관측되었다. 이들 위치에 나타나는 피크에 대응하는 결정면을 명확하게 귀속할 수는 없었다. 이로 인해, 복수의 결정면을 나타내는 피크가 합쳐져 있을 가능성이 높다. 또한, 시료 2 및 시료 3은, θ-2θ법에 의해, 2θ가 25°에서 40° 사이에 넓은 피크가 관측되었다. 또한, 시료 2 및 시료 3은, GIXRD법에 의해서도, 2θ가 25°에서 40° 사이에 넓은 피크가 관측되었다. 이들 피크는, 근거리 질서성을 반영한 피크일 가능성이 높다. 또한, 시료 4는, θ-2θ법에 의해, 명확한 피크가 관측되지 않았다. 이것은, 시료 4의 막의 두께가 얇은 것에 기인할 가능성이 높다. 한편, 시료 4는, GIXRD법에 의해, 2θ가 25°에서 40° 사이에 넓은 피크가 관측되었다. 이 피크도, 근거리 질서성을 반영한 피크일 가능성이 높다.
PLD법에서는, 레이저광에 의해 원자상의 입자, 이온상의 입자, 분자상의 입자 또는 클러스터상의 입자 등이 타깃으로부터 날아 오르는 것이 알려져 있다. 이 전제하에, PLD법으로 성막한 In-Ga-Zn 산화물의 결정성의 차이에 관해서, 이하에 고찰을 서술한다.
시료 1 및 시료 2는, 성막시의 압력이 낮다. 이로 인해, 클러스터상으로 날아 오른 입자가, 그대로 피형성면에 퇴적되는 비율은 비교적 높아진다. 또한, 클러스터상의 입자는, 결정 구조를 유지한 채 피형성면에 퇴적되기 때문에, 막에 결정부가 형성될 가능성이 높다. 또한, PLD법에서는, 클러스터상의 입자는, 플라즈마 중을 통과하지 않기 때문에, 대전하지 않는다. 또한, PLD법에서는, 마그넷에 의한 자장이 발생하지 않기 때문에, 피형성면을 클러스터상의 입자가 이동하기 위한 힘은 부여되지 않는다. 따라서, 도 3 등을 사용하여 설명한 성막 모델과는 달리, 클러스터상의 입자가 피형성면에 규칙적으로 퇴적되는 경우는 없다고 할 수 있다. 즉, 상이한 결정부간에는, 배향성도 상이해진다.
또한, 시료 3에서는, 성막시의 압력이 높은 것에 의해, 클러스터상 입자의 평균 자유 행정이, 시료 1 및 시료 2의 성막시보다 짧아진다. 이로 인해, 클러스터상 입자가, 피형성면에 퇴적하는 비율이 비교적 낮아져, 원자상 입자 등의 작은 입자가 그대로 피형성면에 퇴적되는 비율이 높아진다. 그러나, 그러한 상태에서 퇴적되었다고 해도, 나노 빔 전자 회절의 회절 패턴에 있어서 링상의 영역 내에 복수의 스폿이 관측되는 점에서, 피형성면에 있어서의 이동에 의해, 어느 정도의 질서성을 갖는 nc-OS 구조가 되는 것을 알 수 있다.
또한, 시료 4에서는, 성막시의 압력이 더욱 높은 것에 의해, 클러스터상 입자의 평균 자유 행정이, 시료 1 및 시료 2의 성막시보다 짧아진다. 또한, 시료 3의 성막시보다 원자상 입자 등이 그대로 피형성면에 퇴적되는 양도 적어진다. 따라서, 피형성면에 퇴적되는 입자는, 퇴적될 때까지 동안에 어떠한 충돌을 일으켜, 에너지가 저하된 입자가 된다. 즉, 피형성면 위에 있어서의 이동 등도 일어나기 어려워져, 밀도가 낮은 막이 성막된다.
이상은, PLD법에 의해 실온에서 성막한 In-Ga-Zn 산화물의 해석 결과이다. 이하에, PLD법에 의해 가열 성막한 In-Ga-Zn 산화물의 해석 결과를 설명한다. 또한, 가열 성막의 온도는, 기판 표면 근방에 배치한 열전대를 사용하여 측정하였다.
도 43의 (A) 및 도 43의 (B)는, 기판 표면 온도를 300℃로 하여 성막한 In-Ga-Zn 산화물의 단면 TEM상이다. 또한, 그 밖의 성막 조건은 시료 3과 같다. 도 43의 (A) 및 도 43의 (B)에 도시하는 TEM상은, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하여 관찰하였다. TEM상의 취득에는, 니혼덴시 가부시키가이샤 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하였다. 또한, 도 43의 (B)는, 도 43의 (A)의 서라운드부를 확대한 TEM상이다.
도 43의 (A) 및 도 43의 (B)로부터, PLD법에 의해 가열 성막한 In-Ga-Zn 산화물에는, 표면의 요철 및 막 내부의 얼룩이 나타났다. 또한, 가열 성막이라도 CAAC-OS 구조는 확인되지 않았다.
도 43의 (B)와 동일한 측정 부분에 있어서, 고각도 산란 암시야 주사 투과 현미경법(ADF-STEM: Annular Dark-Field Scanning Transmission Electron Microscopy)에 의한 관찰상을 도 44의 (A)에, EDX(Energy Dispersion X-Ray Spectroscopy)에 의한 맵핑을 도 44의 (B), 도 44의 (C), 도 44의 (D) 및 도 44의 (E)에 도시한다. 또한, 도 44의 (B)는 인듐의 맵핑을 도시하고, 도 44의 (C)는 갈륨의 맵핑을 도시하고, 도 44의 (D)는 아연의 맵핑을 도시하고, 도 44의 (E)는 산소의 맵핑을 도시한다.
도 44의 (A)에 도시하는 밝은 영역에는, 도 44의 (B) 및 도 44의 (E)보다, 인듐을 함유하는 산화물이 편석하고 있다. 따라서, 가열 성막에 의한 표면의 요철 및 막 내부의 얼룩은, 인듐을 함유하는 산화물의 편석에 의한 것을 알 수 있다.
이상에 나타낸 바와 같이, PLD법을 사용하여 성막한 In-Ga-Zn 산화물은, 미결정 구조, nc-OS 구조 또는 a-like OS 구조를 갖지만, CAAC-OS 구조를 갖지 않을 가능성이 있다. 이것은, 도 3 등을 사용하여 설명한 성막 모델에 의해 이해할 수 있다. 또한, 특허문헌 1 등에서 보고되어 있는 미결정을 포함하는 비정질 산화물은, PLD법을 사용하여 성막되어 있는 것이 명기되어 있다. 이로 인해, 여기에서 보고한 In-Ga-Zn 산화물과 같은 산화물일 가능성이 있다. 단, 여기에서 보고한 In-Ga-Zn 산화물은, 나노 빔 전자 회절 등에 의해 비정질 구조는 확인되고 있지 않기 때문에, 상이한 산화물일 가능성도 있다.
<트랜지스터의 전기 특성>
이하에서는, PLD법에 의해 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터의 전기 특성에 관해서 설명한다.
트랜지스터의 구조는, 도 12의 (B)에 도시한 트랜지스터의 구조와 같다. 따라서, 이하에서는 도 12의 (B) 등의 부호를 사용하여 설명한다. 단, 반도체(406a) 및 반도체(406c)는 형성하고 있지 않다. 또한, 반도체(406b)는 두께를 35nm로 하였다. 또한, 절연체(412)는 산화 실리콘을 사용하고, 두께를 40nm로 하였다.
도 45의 (A), 도 45의 (B) 및 도 45의 (C)에, 반도체(406b)로서, 각각 PLD법에 의해 상기한 시료 2의 조건, 시료 3의 조건 또는 시료 4의 조건으로 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터의 드레인 전압(Vd4V)에 있어서의 Id-Vg 특성을 도시한다. 채널 길이는 50㎛, 채널 폭은 200㎛로 하였다. 여기에서, Id는 드레인 전류를 나타내고, Vg는 게이트 전압을 나타낸다.
또한, 도 46에, PLD법에 의해 시료 3의 조건으로 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터의 Id-Vd 특성을 도시한다. 채널 길이는 50㎛, 채널 폭은 200㎛로 하였다.
이상에 의해, 시료 3의 조건으로 성막한 In-Ga-Zn 산화물을 사용한 트랜지스터는, 양호한 전기 특성을 갖는 것을 알 수 있었다. 또한, 시료 2의 조건 및 시료 4의 조건은, 시료 3의 조건과 비교하여 온 전류가 작은 것을 알 수 있었다.
<반도체 장치>
이하에서는, 본 발명의 일 형태에 따른 반도체 장치를 예시한다.
<회로>
이하에서는, 본 발명의 일 형태에 따른 트랜지스터를 이용한 회로의 일례에 관해서 설명한다.
〔CMOS 인버터〕
도 18의 (A)에 도시하는 회로도는, p채널형의 트랜지스터(2200)와 n채널형의 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 인버터의 구성을 도시하고 있다. 트랜지스터(2100)는 산화물 반도체를 사용한 트랜지스터이다.
〔CMOS 아날로그 스위치〕
또한 도 18의 (B)에 도시하는 회로도는, 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 도시하고 있다. 이러한 구성으로 함으로써, 소위 CMOS 아날로그 스위치로서 기능시킬 수 있다.
〔기억 장치의 예〕
본 발명의 일 형태에 따른 트랜지스터를 사용한, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 19에 도시한다.
도 19의 (A)에 도시하는 반도체 장치는, 제 1 반도체를 사용한 트랜지스터(3200)와 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 가지고 있다. 또한, 트랜지스터(3300)로서는, 상기한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는 산화물 반도체를 사용한 트랜지스터이다. 트랜지스터(3300)의 오프 전류가 작은 것에 의해, 반도체 장치의 특정한 노드에 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능해지기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 19의 (A)에 있어서, 제 1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스, 드레인의 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트, 및 트랜지스터(3300)의 소스, 드레인의 다른쪽은, 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 전극의 다른쪽과 전기적으로 접속되어 있다.
도 19의 (A)에 도시하는 반도체 장치는, 트랜지스터(3200)의 게이트의 전위가 유지 가능하다는 특성을 가짐으로써, 이하에 나타내는 바와 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 관해서 설명한다. 우선, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 도통 상태가 되는 전위로 하고, 트랜지스터(3300)를 도통 상태로 한다. 이것에 의해, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트, 및 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속하는 노드(FG)에 부여된다. 즉, 트랜지스터(3200)의 게이트에는, 소정의 전하가 부여된다(기록). 여기에서는, 상이한 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 한다.)의 어느 한쪽이 부여되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 비도통 상태가 되는 전위로 하고, 트랜지스터(3300)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 노드(FG)의 전하는 장기간에 걸쳐 유지된다.
다음에 정보의 판독에 관해서 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 부여한 상태에서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 부여하면, 제 2 배선(3002)은, 노드(FG)에 유지된 전하량에 따른 전위를 취한다. 이것은, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 부여되는 경우의 겉보기상의 임계값 전압(Vth _H)은, 트랜지스터(3200)의 게이트에 Low 레벨 전하가 부여되는 경우의 겉보기상의 임계값 전압(Vth _L)보다 낮아지기 때문이다. 여기에서, 겉보기상의 임계값 전압이란, 트랜지스터(3200)를 「도통 상태」로 하기 위해서 필요한 제 5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0로 함으로써, 노드(FG)에 부여된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, 노드(FG)에 High 레벨 전하가 부여되어 있는 경우에는, 제 5 배선(3005)의 전위가 V0(>Vth_H)이 되면, 트랜지스터(3200)는「도통 상태」가 된다. 한편, 노드(FG)에 Low 레벨 전하가 부여되어 있는 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(3200)는「비도통 상태」그대로이다. 이로 인해, 제 2 배선(3002)의 전위를 판별함으로써, 노드(FG)에 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이상으로 배치하는 경우, 판독시에는, 원하는 메모리 셀의 정보를 판독하지 않으면 안된다. 다른 메모리 셀의 정보를 판독하지 않기 위해서는, 노드(FG)에 부여된 전하에 의하지 않고 트랜지스터(3200)가 「비도통 상태」가 되는 전위, 즉, Vth_H보다 낮은 전위를 제 5 배선(3005)에 부여하면 좋다. 또는, 노드(FG)에 주어진 전하에 의하지 않고 트랜지스터(3200)가 「도통 상태」가 되는 전위, 즉, Vth _L보다 높은 전위를 제 5 배선(3005)에 부여하면 좋다.
도 19의 (B)에 도시하는 반도체 장치는, 트랜지스터(3200)를 갖지 않는 점에서 도 19의 (A)에 도시한 반도체 장치와 상이하다. 이 경우도 도 19의 (A)에 도시한 반도체 장치와 같은 동작에 의해 정보의 기록 및 유지 동작이 가능하다.
도 19의 (B)에 도시하는 반도체 장치에 있어서의, 정보의 판독에 관해서 설명한다. 트랜지스터(3300)가 도통 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통하여, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은, 용량 소자(3400)의 전극의 한쪽 전위(또는 용량 소자(3400)에 축적된 전하)에 의해, 상이한 값을 취한다.
예를 들면, 용량 소자(3400)의 전극의 한쪽 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(3400)의 전극의 한쪽 전위가 V1과 V0(V1>V0)의 2개의 상태를 취한다고 하면, 전위(V1)를 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는, 전위V0을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
이상에 나타낸 반도체 장치는, 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능해진다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 상기 반도체 장치는, 정보의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행하지 않기 때문에, 절연체의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는, 종래의 불휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 의해, 정보의 기록이 행해지기 때문에, 고속 동작이 가능해진다.
<CPU>
이하에서는, 상기한 트랜지스터나 상기한 기억 장치 등의 반도체 장치를 포함하는 CPU에 관해서 설명한다.
도 20은, 상기한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 도시하는 블록도이다.
도 20에 도시하는 CPU는, 기판(1190) 위에, ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 가지고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 별도 칩에 설치해도 좋다. 물론, 도 20에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다. 예를 들면, 도 20에 도시하는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 해도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트수는, 예를 들면 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 개재하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코드된 명령에 기초하고, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 20에 도시하는 CPU에서는, 레지스터(1196)에, 메모리 셀이 설치되어 있다. 레지스터(1196)의 메모리 셀로서, 상기한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 20에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에 있어서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를, 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀로의, 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자로 데이터의 재기록이 행해지고, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급을 정지할 수 있다.
도 21은, 레지스터(1196)로서 사용할 수 있는 기억 소자(1200)의 회로도의 일례이다. 기억 소자(1200)는, 전원 차단으로 기억 데이터가 휘발되는 회로(1201)와, 전원 차단으로 기억 데이터가 휘발되지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 가진다. 회로(1202)는 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 가진다. 또한, 기억 소자(1200)는, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 그 밖의 소자를 추가로 가지고 있어도 좋다.
여기에서, 회로(1202)에는, 상기한 기억 장치를 사용할 수 있다. 기억 소자(1200)로의 전원 전압의 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프되는 전위가 계속 입력되는 구성으로 한다. 예를 들면, 트랜지스터(1209)의 게이트가 저항 등의 부하를 개재하여 접지되는 구성으로 한다.
스위치(1203)는, 일도전형(예를 들면, n채널형)의 트랜지스터(1213)를 사용하여 구성되고, 스위치(1204)는, 일도전형과는 반대의 도전형(예를 들면, p채널형)의 트랜지스터(1214)를 사용하여 구성한 예를 나타낸다. 여기에서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스와 드레인의 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스와 드레인의 다른쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의해, 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 도통 상태 또는 비도통 상태)이 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스와 드레인의 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스와 드레인의 다른쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의해, 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)이 선택된다.
트랜지스터(1209)의 소스와 드레인의 한쪽은, 용량 소자(1208)의 한쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기에서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스와 드레인의 한쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)에 전기적으로 접속되고, 다른쪽은, 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스와 드레인의 다른쪽)는 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기에서, 접속 부분을 노드(M1)로 한다. 용량 소자(1207)의 한쌍의 전극 중 다른쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한쌍의 전극 중 다른쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 한쌍의 전극 중 다른쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한쌍의 전극 중 다른쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(1209)의 게이트에는, 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호(WE)와는 상이한 제어 신호(RD)에 의해 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른쪽 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스와 드레인의 다른쪽에는, 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 21에서는, 회로(1201)로부터 출력된 신호가, 트랜지스터(1209)의 소스와 드레인의 다른쪽에 입력되는 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호는, 논리 소자(1206)에 의해 그 논리값이 반전된 반전 신호가 되고, 회로(1220)를 개재하여 회로(1201)에 입력된다.
또한, 도 21에서는, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호는, 논리 소자(1206) 및 회로(1220)를 개재하여 회로(1201)에 입력하는 예를 도시했지만 이것으로 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호가, 논리값을 반전시키지 않고, 회로(1201)에 입력되어도 좋다. 예를 들면, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 21에 있어서, 기억 소자(1200)에 사용되는 트랜지스터 중, 트랜지스터(1209) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체로 이루어지는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 트랜지스터 모두를, 채널이 산화물 반도체로 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는, 트랜지스터(1209) 이외에도, 채널이 산화물 반도체로 형성되는 트랜지스터를 포함하고 있어도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 21에 있어서의 회로(1201)에는, 예를 들면 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들면 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에는, 회로(1201)에 기억되어 있던 데이터를, 회로(1202)에 설치된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들면, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 이로 인해, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이와 같이 하여, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 설치함으로써, 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개후에, 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의해 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 이로 인해, 기억 소자(1200)로의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의해 유지된 신호를, 트랜지스터(1210)의 상태(도통 상태, 또는 비도통 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 이로 인해, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 다소 변동되고 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
이러한 기억 소자(1200)를, 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원공급 정지전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나, 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 사용하는 예로서 설명했지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용 가능하다.
<표시 장치>
이하에서는, 본 발명의 일 형태에 따른 표시 장치의 구성예에 관해서 설명한다.
[구성예]
도 22의 (A)에는, 본 발명의 일 형태에 따른 표시 장치의 상면도를 도시한다. 또한, 도 22의 (B)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용한 경우에 있어서의 화소 회로를 도시한다. 또한, 도 22의 (C)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용한 경우에 있어서의 화소 회로를 도시한다.
화소에 사용하는 트랜지스터는, 상기한 트랜지스터를 사용할 수 있다. 여기에서는, n채널형의 트랜지스터를 사용하는 예를 나타낸다. 또한, 화소에 사용한 트랜지스터와, 동일 공정을 거쳐 제작한 트랜지스터를 구동 회로로서 사용해도 상관없다. 이와 같이, 화소나 구동 회로에 상기한 트랜지스터를 사용함으로써, 표시 품위가 높고, 및/또는 신뢰성이 높은 표시 장치가 된다.
액티브 매트릭스형 표시 장치의 일례를 도 22의 (A)에 도시한다. 표시 장치의 기판(5000) 위에는, 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 신호선 구동 회로(5004)가 배치된다. 화소부(5001)는 복수의 신호선에 의해 신호선 구동 회로(5004)와 전기적으로 접속되고, 복수의 주사선에 의해 제 1 주사선 구동 회로(5002), 및 제 2 주사선 구동 회로(5003)와 전기적으로 접속된다. 또한, 주사선과 신호선에 의해 구획되는 영역에는, 각각 표시 소자를 갖는 화소가 배치되어 있다. 또한, 표시 장치의 기판(5000)은, FPC(Flexible Printed Circuit) 등의 접속부를 개재하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 한다)에 전기적으로 접속되어 있다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003) 및 신호선 구동 회로(5004)는, 화소부(5001)와 동일한 기판(5000) 위에 형성된다. 이로 인해, 구동 회로를 별도 제작하는 경우와 비교하여, 표시 장치를 제작하는 비용을 저감시킬 수 있다. 또한, 구동 회로를 별도 제작한 경우, 배선간의 접속수가 증가한다. 따라서, 동일한 기판(5000) 위에 구동 회로를 설치함으로써, 배선간의 접속수를 감소시킬 수 있어, 신뢰성의 향상, 및/또는 제조 수율의 향상을 도모할 수 있다.
〔액정 표시 장치〕
또한, 화소의 회로 구성의 일례를 도 22의 (B)에 도시한다. 여기에서는, VA형 액정 표시 장치의 화소 등에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는, 하나의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 상이한 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이것에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다.
트랜지스터(5016)의 주사선(5012)과, 트랜지스터(5017)의 주사선(5013)에는, 상이한 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 신호선(5014)은, 트랜지스터(5016)와 트랜지스터(5017)에서 공통적으로 사용되고 있다. 트랜지스터(5016)와 트랜지스터(5017)는 상기한 트랜지스터를 적절히 사용할 수 있다. 이것에 의해, 표시 품위가 높고, 및/또는 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터(5016)와 전기적으로 접속하는 제 1 화소 전극과, 트랜지스터(5017)와 전기적으로 접속하는 제 2 화소 전극의 형상에 관해서 설명한다. 제 1 화소 전극과 제 2 화소 전극은 분리되어 있다. 또한, 제 1 화소 전극 및 제 2 화소 전극의 형상으로서는, 특별히 한정은 없다. 예를 들면, 제 1 화소 전극은, V자상으로 하면 좋다.
트랜지스터(5016)의 게이트 전극은 주사선(5012)과 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 주사선(5013)과 전기적으로 접속되어 있다. 주사선(5012)과 주사선(5013)에 상이한 게이트 신호를 부여하여 트랜지스터(5016)와 트랜지스터(5017)의 동작 타이밍을 상이하게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량선(5010)과, 유전체로서 기능하는 게이트 절연체와, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로 용량 소자를 형성해도 좋다.
멀티 도메인 구조는, 일 화소에 제 1 액정 소자(5018)와 제 2 액정 소자(5019)를 구비한다. 제 1 액정 소자(5018)는 제 1 화소 전극과 대향 전극과 그 사이의 액정층으로 구성되고, 제 2 액정 소자(5019)는 제 2 화소 전극과 대향 전극과 그 사이의 액정층으로 구성된다.
또한, 본 발명의 일 형태에 따른 표시 장치는, 도 22의 (B)에 도시하는 화소 회로로 한정되지 않는다. 예를 들면, 도 22의 (B)에 도시하는 화소 회로에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 좋다.
〔유기 EL 패널〕
화소의 회로 구성의 다른 일례를 도 22의 (C)에 도시한다. 여기에서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 유기 EL 소자가 갖는 한쌍의 전극의 한쪽으로부터 전자가, 다른쪽으로부터 정공이 각각 발광성의 유기 화합물을 함유하는 층에 주입되고, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
도 22의 (C)는, 화소 회로의 일례를 도시하는 도면이다. 여기에서는 하나의 화소에 n채널형의 트랜지스터를 2개 사용하는 예를 나타낸다. 또한, n채널형의 트랜지스터에는, 상기한 트랜지스터를 사용할 수 있다. 또한, 상기 화소 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 관해서 설명한다.
화소(5020)는, 스위칭용 트랜지스터(5021), 구동용 트랜지스터(5022), 발광 소자(5024) 및 용량 소자(5023)를 가진다. 스위칭용 트랜지스터(5021)는 게이트 전극이 주사선(5026)에 접속되고, 제 1 전극(소스 전극, 드레인 전극의 한쪽)이 신호선(5025)에 접속되고, 제 2 전극(소스 전극, 드레인 전극의 다른쪽)이 구동용 트랜지스터(5022)의 게이트 전극에 접속되어 있다. 구동용 트랜지스터(5022)는 게이트 전극이 용량 소자(5023)를 개재하여 전원선(5027)에 접속되고, 제 1 전극이 전원선(5027)에 접속되고, 제 2 전극이 발광 소자(5024)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 상당한다. 공통 전극(5028)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(5021) 및 구동용 트랜지스터(5022)는 상기한 트랜지스터를 사용할 수 있다. 이것에 의해, 표시 품위가 높고, 및/또는 신뢰성이 높은 유기 EL 표시 장치가 된다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란, 전원선(5027)에 공급되는 고전원 전위보다 낮은 전위이며, 예를 들면 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(5024)의 순방향의 임계값 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(5024)에 인가함으로써, 발광 소자(5024)에 전류를 흘려보내어 발광시킨다. 또한, 발광 소자(5024)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있으며, 적어도 순방향 임계값 전압을 포함한다.
또한, 용량 소자(5023)는 구동용 트랜지스터(5022)의 게이트 용량을 대용함으로써 생략할 수 있는 경우가 있다. 구동용 트랜지스터(5022)의 게이트 용량에 관해서는, 채널 형성 영역과 게이트 전극 사이에서 용량이 형성되어 있어도 좋다.
다음에, 구동용 트랜지스터(5022)에 입력하는 신호에 관해서 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(5022)가 온 또는 오프의 2개의 상태가 되는 비디오 신호를, 구동 트랜지스터(5022)에 입력한다. 또한, 구동용 트랜지스터(5022)를 선형 영역에서 동작시키기 위해서, 전원선(5027)의 전압보다 높은 전압을 구동용 트랜지스터(5022)의 게이트 전극에 부여한다. 또한, 신호선(5025)에는, 전원선 전압에 구동용 트랜지스터(5022)의 임계값 전압(Vth)을 더한 값 이상의 전압을 가한다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(5022)의 게이트 전극에 발광 소자(5024)의 순방향 전압에 구동용 트랜지스터(5022)의 임계값 전압(Vth)을 더한 값 이상의 전압을 가한다. 또한, 구동용 트랜지스터(5022)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(5024)에 전류를 흘려보낸다. 또한, 구동용 트랜지스터(5022)를 포화 영역에서 동작시키기 위해서, 전원선(5027)의 전위를, 구동용 트랜지스터(5022)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(5024)에 비디오 신호에 따른 전류를 흘려보내어, 아날로그 계조 구동을 행할 수 있다.
또한, 본 발명의 일 형태에 따른 표시 장치는, 도 22의 (C)에 도시하는 화소 구성으로 한정되지 않는다. 예를 들면, 도 22의 (C)에 도시하는 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
도 22에 예시한 회로에 상기한 트랜지스터를 적용하는 경우, 저전위측에 소스 전극(제 1 전극), 고전위측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의해 제 1 게이트 전극의 전위를 제어하고, 제 2 게이트 전극에는 소스 전극에 부여하는 전위보다 낮은 전위 등, 상기에서 예시한 전위를 입력 가능한 구성으로 하면 좋다.
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어) 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 23에 도시한다.
도 23의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 가진다. 또한, 도 23의 (A)에 도시한 휴대형 게임기는, 2개의 표시부(903)와 표시부(904)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것으로 한정되지 않는다.
도 23의 (B)는 휴대 데이터 단말이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 가진다. 제 1 표시부(913)는 제 1 하우징(911)에 설치되어 있고, 제 2 표시부(914)는 제 2 하우징(912)에 설치되어 있다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은, 접속부(915)에 의해 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는, 접속부(915)에 의해 변경이 가능하다. 제 1 표시부(913)에 있어서의 영상을, 접속부(915)에 있어서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라서, 전환하는 구성으로 해도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널 을 설치함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 형성함으로써도, 부가할 수 있다.
도 23의 (C)는 노트형 PC이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 가진다.
도 23의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 가진다.
도 23의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 가진다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 설치되어 있고, 표시부(943)는 제 2 하우징(942)에 설치되어 있다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은, 접속부(946)에 의해 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는, 접속부(946)에 의해 변경이 가능하다. 표시부(943)에 있어서의 영상을, 접속부(946)에 있어서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라서 전환하는 구성으로 해도 좋다.
도 23의 (F)는 보통 자동차이며, 차체(951), 차륜(952), 계기판(953), 라이트(954) 등을 가진다.
100 타깃
100a 타깃
100b 타깃
101 성막실
103b 마그넷 유닛
110 백킹 플레이트
110a 백킹 플레이트
110b 백킹 플레이트
120 타깃 홀더
120a 타깃 홀더
120b 타깃 홀더
130 마그넷 유닛
130a 마그넷 유닛
130b 마그넷 유닛
130N 마그넷
130N1 마그넷
130N2 마그넷
130S 마그넷
132 마그넷 홀더
140 부재
160 기판
170 기판 홀더
180a 자력선
180b 자력선
200a 펠릿
200b 펠릿
201 이온
202 산화 아연층
203 입자
205a 펠릿
205a1 영역
205a2 펠릿
205b 펠릿
205c 펠릿
205d 펠릿
205d1 영역
205e 펠릿
220 기판
230 타깃
400 기판
402 절연체
404 도전체
406a 반도체
406b 반도체
406c 반도체
408 절연체
412 절연체
413 도전체
416a 도전체
416b 도전체
418 절연체
423a 저저항 영역
423b 저저항 영역
424a 도전체
424b 도전체
426a 도전체
426b 도전체
428 절연체
600 기판
604 도전체
606a 반도체
606b 반도체
606c 반도체
612 절연체
613 도전체
616a 도전체
616b 도전체
618 절연체
620 절연체
700 성막 장치
701 대기측 기판 공급실
702 대기측 기판 반송실
703a 로드록실
703b 언로드록실
704 반송실
705 기판 가열실
706a 성막실
706b 성막실
706c 성막실
751 크라이오 트랩
752 스테이지
761 카세트 포트
762 얼라인먼트 포트
763 반송 로봇
764 게이트 밸브
765 가열 스테이지
766 타깃
767 방착판
768 기판 스테이지
769 기판
770 진공 펌프
771 크라이오 펌프
772 터보 분자 펌프
780 질량 유량 제어기
781 정제기
782 가스 가열 기구
901 하우징
902 하우징
903 표시부
904 표시부
905 마이크로폰
906 스피커
907 조작 키
908 스타일러스
911 하우징
912 하우징
913 표시부
914 표시부
915 접속부
916 조작 키
921 하우징
922 표시부
923 키보드
924 포인팅 디바이스
931 하우징
932 냉장실용 도어
933 냉동실용 도어
941 하우징
942 하우징
943 표시부
944 조작 키
945 렌즈
946 접속부
951 차체
952 차륜
953 계기판
954 라이트
1189 ROM 인터페이스
1190 기판
1191 ALU
1192 ALU 컨트롤러
1193 인스트럭션 디코더
1194 인터럽트 컨트롤러
1195 타이밍 컨트롤러
1196 레지스터
1197 레지스터 컨트롤러
1198 버스 인터페이스
1199 ROM
1200 기억 소자
1201 회로
1202 회로
1203 스위치
1204 스위치
1206 논리 소자
1207 용량 소자
1208 용량 소자
1209 트랜지스터
1210 트랜지스터
1213 트랜지스터
1214 트랜지스터
1220 회로
2100 트랜지스터
2200 트랜지스터
3001 배선
3002 배선
3003 배선
3004 배선
3005 배선
3200 트랜지스터
3300 트랜지스터
3400 용량 소자
5000 기판
5001 화소부
5002 주사선 구동 회로
5003 주사선 구동 회로
5004 신호선 구동 회로
5010 용량선
5012 주사선
5013 주사선
5014 신호선
5016 트랜지스터
5017 트랜지스터
5018 액정 소자
5019 액정 소자
5020 화소
5021 스위칭용 트랜지스터
5022 구동용 트랜지스터
5023 용량 소자
5024 발광 소자
5025 신호선
5026 주사선
5027 전원선
5028 공통 전극
100a 타깃
100b 타깃
101 성막실
103b 마그넷 유닛
110 백킹 플레이트
110a 백킹 플레이트
110b 백킹 플레이트
120 타깃 홀더
120a 타깃 홀더
120b 타깃 홀더
130 마그넷 유닛
130a 마그넷 유닛
130b 마그넷 유닛
130N 마그넷
130N1 마그넷
130N2 마그넷
130S 마그넷
132 마그넷 홀더
140 부재
160 기판
170 기판 홀더
180a 자력선
180b 자력선
200a 펠릿
200b 펠릿
201 이온
202 산화 아연층
203 입자
205a 펠릿
205a1 영역
205a2 펠릿
205b 펠릿
205c 펠릿
205d 펠릿
205d1 영역
205e 펠릿
220 기판
230 타깃
400 기판
402 절연체
404 도전체
406a 반도체
406b 반도체
406c 반도체
408 절연체
412 절연체
413 도전체
416a 도전체
416b 도전체
418 절연체
423a 저저항 영역
423b 저저항 영역
424a 도전체
424b 도전체
426a 도전체
426b 도전체
428 절연체
600 기판
604 도전체
606a 반도체
606b 반도체
606c 반도체
612 절연체
613 도전체
616a 도전체
616b 도전체
618 절연체
620 절연체
700 성막 장치
701 대기측 기판 공급실
702 대기측 기판 반송실
703a 로드록실
703b 언로드록실
704 반송실
705 기판 가열실
706a 성막실
706b 성막실
706c 성막실
751 크라이오 트랩
752 스테이지
761 카세트 포트
762 얼라인먼트 포트
763 반송 로봇
764 게이트 밸브
765 가열 스테이지
766 타깃
767 방착판
768 기판 스테이지
769 기판
770 진공 펌프
771 크라이오 펌프
772 터보 분자 펌프
780 질량 유량 제어기
781 정제기
782 가스 가열 기구
901 하우징
902 하우징
903 표시부
904 표시부
905 마이크로폰
906 스피커
907 조작 키
908 스타일러스
911 하우징
912 하우징
913 표시부
914 표시부
915 접속부
916 조작 키
921 하우징
922 표시부
923 키보드
924 포인팅 디바이스
931 하우징
932 냉장실용 도어
933 냉동실용 도어
941 하우징
942 하우징
943 표시부
944 조작 키
945 렌즈
946 접속부
951 차체
952 차륜
953 계기판
954 라이트
1189 ROM 인터페이스
1190 기판
1191 ALU
1192 ALU 컨트롤러
1193 인스트럭션 디코더
1194 인터럽트 컨트롤러
1195 타이밍 컨트롤러
1196 레지스터
1197 레지스터 컨트롤러
1198 버스 인터페이스
1199 ROM
1200 기억 소자
1201 회로
1202 회로
1203 스위치
1204 스위치
1206 논리 소자
1207 용량 소자
1208 용량 소자
1209 트랜지스터
1210 트랜지스터
1213 트랜지스터
1214 트랜지스터
1220 회로
2100 트랜지스터
2200 트랜지스터
3001 배선
3002 배선
3003 배선
3004 배선
3005 배선
3200 트랜지스터
3300 트랜지스터
3400 용량 소자
5000 기판
5001 화소부
5002 주사선 구동 회로
5003 주사선 구동 회로
5004 신호선 구동 회로
5010 용량선
5012 주사선
5013 주사선
5014 신호선
5016 트랜지스터
5017 트랜지스터
5018 액정 소자
5019 액정 소자
5020 화소
5021 스위칭용 트랜지스터
5022 구동용 트랜지스터
5023 용량 소자
5024 발광 소자
5025 신호선
5026 주사선
5027 전원선
5028 공통 전극
Claims (13)
- 산화물을 제작하는 방법에 있어서:
기판에 평행 방향의 성분을 함유하는 자장이 가해지고, 상기 자장은 자속 밀도가 10G 이상 100G 이하가 되는 영역을 가지며, 타깃이 결정체 또는 다결정체인 마그네트론 스퍼터링법을 사용하여, 상기 결정체 또는 상기 다결정체 중의 결정을 펠릿상(pellet-like shape)으로 하여 플라즈마 중에서 비상시켜 피형성면 위에 상기 피형성면과 평행 또는 대략 평행하게 배열시켜 적층하는 단계를 포함하는, 산화물을 제작하는 방법. - 제 1 항에 있어서,
상기 펠릿상의 결정은 대전(charge-up)되고,
상기 자장은 상기 피형성면에 대해 0.1Hz 이상 1kHz 이하의 비트로 회전 또는 이동하여, 상기 펠릿상의 결정을 상기 피형성면 상에 배열시키는, 산화물을 제작하는 방법. - 산화물을 제작하는 방법에 있어서,
상기 산화물은 마그네트론 스퍼터링법에 의해 형성되고,
상기 마그네트론 스퍼터링법은 제 1 단계와 제 2 단계를 포함하고,
기판의 상면에 평행 방향의 성분을 함유하는 자장이 상기 제 1 단계 및 상기 제 2 단계에서 가해지고,
상기 마그네트론 스퍼터링법에서 사용되는 타깃은 다결정 구조를 갖는 영역을 포함하고,
상기 타깃은 상기 기판과 마주 보고 배치되고,
상기 타깃은 결정립(crystal grain)을 포함하고,
상기 제 1 단계에서, 상기 결정립은 펠릿상을 갖고, 플라즈마 중에서 비상하고,
상기 제 2 단계에서, 펠릿상을 갖는 상기 결정립은 상기 기판의 상면에 적층되어, 상기 상면과 평행 또는 대략 평행하게 배열되는, 산화물을 제작하는 방법. - 스퍼터링 장치를 통해 산화물을 제작하는 방법에 있어서,
제 1 단계, 제 2 단계, 및 제 3 단계를 포함하고,
상기 스퍼터링 장치는, 타깃, 기판, 및 마그넷 유닛을 포함하고,
상기 타깃은 인듐, 아연, 산소 및 원소 M을 포함하고, 원소 M은 알루미늄, 갈륨, 이트륨 및 주석으로 이루어진 그룹으로부터 선택되고,
상기 타깃은 다결정 구조를 갖는 영역을 포함하고,
상기 타깃은 상기 기판과 마주 보고 배치되고,
상기 마그넷 유닛은 상기 타깃의 배면측에 배치되며, 상기 타깃측에 N극을 갖는 제 1 마그넷, 상기 타깃측에 S극을 갖는 제 2 마그넷, 및 대좌(base)를 포함하고,
상기 제 1 마그넷과 상기 제 2 마그넷 사이에 자장이 형성되고,
상기 제 1 단계는 상기 기판과 상기 마그넷 유닛이 상대적으로 이동 또는 회전하는 단계를 포함하고,
상기 제 1 단계는 상기 타깃과 상기 기판 사이에 전위차가 인가되어 플라즈마를 생성하는 단계를 포함하고,
상기 제 1 단계는 플라즈마 중에 생성된 이온이 상기 타깃의 표면측과 충돌하여, 평판상의 산화물(flat-plate oxide)을 박리시키는 단계를 포함하고,
상기 평판상의 산화물은: 원소 M, 아연 및 산소를 포함하는 제 1 층; 인듐 및 산소를 포함하는 제 2 층; 및 원소 M, 아연 및 산소를 포함하는 제 3 층을 포함하고,
상기 제 2 단계는, 상기 평판상의 산화물이 상기 플라즈마 중을 통과함으로써 음으로 대전한 후, 결정 구조를 유지한 채 상기 기판 상면에 근접하는 단계를 포함하고,
상기 제 3 단계는, 상기 평판상 산화물이 상기 기판의 상면 위를 이동한 후 상기 자장과 전류의 작용에 의해 증착되는 단계를 포함하고, 상기 전류는 상기 기판으로부터 상기 타깃을 향하여 흐르는, 산화물을 제작하는 방법. - 제 4 항에 있어서,
상기 기판의 상면에서 수평 자장의 자속 밀도는 10G 이상 100G 이하인, 산화물을 제작하는 방법. - 제 4 항에 있어서,
상기 마그넷 유닛은 상기 대좌의 중앙 주위를 회전하고,
상기 마그넷 유닛의 회전 속도는 0.1Hz 이상 1kHz 이하인, 산화물을 제작하는 방법. - 제 4 항에 있어서,
상기 평판상의 산화물의 측면 표면에 위치하고 인듐 원자, 원소 M의 원자, 또는 아연 원자와 결합하는 산소 원자는 음으로 대전되는, 산화물을 제작하는 방법. - 제 7 항에 있어서,
음으로 대전된 산소 원자들은 서로 반발하여, 상기 평판상의 산화물의 형상을 유지하는, 산화물을 제작하는 방법. - 제 7 항에 있어서,
상기 평판상의 산화물은 상기 기판의 상면 위를 이동하고, 상기 평판상의 산화물의 측면 표면은 이미 퇴적되어 있는 다른 평판상의 산화물의 측면 표면과 결합하고, 이후 상기 평판상의 산화물은 상기 기판의 상면에 고착되는, 산화물을 제작하는 방법. - 제 4 항에 있어서,
상기 평판상의 산화물이 상기 기판의 상면에 퇴적될 때, 상기 기판의 상면의 법선 벡터와 c축 사이의 각도는 -30°이상 30°이하가 되는, 산화물을 제작하는 방법. - 제 4 항에 있어서,
상기 타깃에 함유되는 결정성 산화물의 조성식은 InMO3(ZnO)m이고, m은 자연수인, 산화물을 제작하는 방법. - 제 4 항에 있어서,
상기 이온은 양의 산소 이온인, 산화물을 제작하는 방법. - 산화물을 제작하는 방법에 있어서:
타깃에 대향하는 기판의 표면에 평행 방향의 성분을 함유하는 자장을 인가하는 단계로서, 상기 타깃은 결정체 또는 다결정체이고, 상기 자장은 자속 밀도가 10G 이상 100G 이하가 되는 영역을 포함하는, 상기 자장을 인가하는 단계; 및
상기 결정체 또는 상기 다결정체 중에 펠릿상을 갖는 결정을 마그네트론 스퍼터링법을 통해 상기 기판의 표면상에 적층시키는 단계로서, 상기 결정은 플라즈마 중에 비상하는 펠릿상을 갖고, 이후 상기 기판의 표면에 평행 또는 대략 평행하게 배열되는, 상기 결정을 적층시키는 단계를 포함하는, 산화물을 제작하는 방법.
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