KR102437450B1 - 반도체 장치, 및 반도체 장치를 포함하는 전자 기기 - Google Patents

반도체 장치, 및 반도체 장치를 포함하는 전자 기기 Download PDF

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KR102437450B1
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마사시 츠부쿠
도시히코 다케우치
야스마사 야마네
마사시 오오타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치가 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 제 2 산화물 반도체막과 접촉되는 소스 전극, 제 2 산화물 반도체막과 접촉되는 드레인 전극, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 금속 산화물막, 금속 산화물막 위의 게이트 절연막, 및 게이트 절연막 위의 게이트 전극을 포함한다. 금속 산화물막은 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 나타냄) 및 Zn을 함유한다. 금속 산화물막은 타깃의 원자수비가 M:Zn=x:y일 때, x/(x+y)가 0.67보다 크고 0.99 이하인 부분을 포함한다.

Description

반도체 장치, 및 반도체 장치를 포함하는 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치와 그 제작 방법에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술 분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 메모리 장치, 이들 중 어느 것의 구동 방법, 및 이들 중 어느 것의 제작 방법이 포함된다.
본 명세서 등에서 반도체 장치란 일반적으로, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 및 반도체 회로는 반도체 장치의 일 형태이다. 메모리 장치, 표시 장치, 또는 전자 기기는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(단순히 표시 장치라고도 함) 등의 광범위한 전자 기기에 사용된다. 트랜지스터에 적용 가능한 반도체 박막의 재료로서, 실리콘계 반도체 재료가 널리 알려져 있지만, 대체 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 2 참조).
근년에는 전자 기기의 고성능화 및 크기와 무게의 감소에 따라, 미세화된 트랜지스터 등의 반도체 소자를 고밀도로 집적한 집적 회로에 대한 수요가 높아지고 있다.
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-96055호
회로의 집적도가 높아짐에 따라 트랜지스터의 미세화가 진행되고 있다. 트랜지스터의 미세화는 온 상태 전류, 오프 상태 전류, 문턱 전압, 및 서브스레숄드 스윙(S값) 등 트랜지스터의 전기 특성의 악화를 초래할 수 있다. 일반적으로, 채널 길이의 축소는 오프 상태 전류의 증대, 문턱 전압의 변동의 증대, 및 S값의 증대로 이어진다. 또한, 채널 폭의 축소는 온 상태 전류의 감소로 이어진다.
본 발명의 일 형태의 과제는 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 다른 과제는 온 상태 전류가 높은 반도체 장치를 제공하는 것이다. 다른 과제는 미세화에 적합한 반도체 장치를 제공하는 것이다. 다른 과제는 고집적화된 반도체 장치를 제공하는 것이다. 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 다른 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 다른 과제는 전력 공급이 정지되어도 데이터를 유지할 수 있는 반도체 장치를 제공하는 것이다. 다른 과제는 신규 반도체 장치를 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는, 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 제 2 산화물 반도체막과 접촉되는 소스 전극, 제 2 산화물 반도체막과 접촉되는 드레인 전극, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 금속 산화물막, 금속 산화물막 위의 게이트 절연막, 및 게이트 절연막 위의 게이트 전극을 포함하는 반도체 장치이다. 금속 산화물막은 M(M은 Al, Mn, Mg, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 나타냄) 및 Zn을 함유한다. 금속 산화물막은 타깃의 원자수비가 M:Zn=x:y일 때, x/(x+y)가 0.67보다 크고 0.99 이하인 부분을 포함한다.
본 발명의 일 형태는, 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 제 2 산화물 반도체막과 접촉되는 소스 전극, 제 2 산화물 반도체막과 접촉되는 드레인 전극, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 금속 산화물막, 금속 산화물막 위의 게이트 절연막, 및 게이트 절연막 위에 있고 게이트 절연막과 접촉되며 제 2 산화물 반도체막의 상면 및 측면과 마주 보는 게이트 전극을 포함하는 반도체 장치이다. 금속 산화물막은 M(M은 Al, Mn, Mg, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 나타냄) 및 Zn을 함유한다. 금속 산화물막은 타깃의 원자수비가 M:Zn=x:y일 때, x/(x+y)가 0.67보다 크고 0.99 이하인 부분을 포함한다.
상술한 형태에서, 금속 산화물막은 원소 M으로서 Ga를 함유하는 것이 바람직하다.
상술한 형태에서, 제 2 산화물 반도체막은 c축 배향을 가지는 복수의 결정부를 포함하는 것이 바람직하고, 복수의 결정부의 c축은 제 2 산화물 반도체막의 상면의 법선 벡터에 평행한 방향으로 배향되는 것이 바람직하다.
상술한 형태에서, 채널 길이는 5nm 이상 200nm 이하이어도 좋다.
상술한 형태에서, 제 2 산화물 반도체막의 전자 친화력은 제 1 산화물 반도체막의 전자 친화력보다 높은 것이 바람직하다.
본 발명의 다른 형태는 상술한 형태의 반도체 장치를 포함하는 전자 기기이다.
본 발명의 일 형태에서는 다음 반도체 장치들 중 어느 것을 제공할 수 있다: 전기 특성이 양호한 반도체 장치, 미세화에 적합한 반도체 장치, 온 상태 전류가 높은 반도체 장치, 고집적화된 반도체 장치, 소비전력이 낮은 반도체 장치, 신뢰성이 높은 반도체 장치, 전력 공급이 정지되어도 데이터를 유지할 수 있는 반도체 장치, 및 신규 반도체 장치이다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 반드시 모든 효과를 나타낼 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
도 1의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도이다.
도 2의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것이다.
도 3의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 것이다.
도 4의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도이다.
도 5의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도이다.
도 6의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도이다.
도 7의 (A) 내지 (C)는 트랜지스터를 각각 도시한 단면도이다.
도 8의 (A) 및 (B)는 트랜지스터를 각각 도시한 단면도이다.
도 9의 (A) 내지 (C)는 트랜지스터를 각각 도시한 단면도이다.
도 10의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도이다.
도 11의 (A) 및 (B)는 각각 트랜지스터의 밴드 구조를 도시한 것이다.
도 12의 (A) 내지 (D)는 반도체 장치를 각각 도시한 단면도 및 회로도이다.
도 13의 (A) 내지 (C)는 메모리 장치를 각각 도시한 회로도 및 단면도이다.
도 14는 RF 태그의 구성예를 도시한 것이다.
도 15는 CPU의 구성예를 도시한 것이다.
도 16은 메모리 소자의 회로도이다.
도 17의 (A)는 표시 장치의 구성예를 도시한 것이고, 도 17의 (B) 및 (C)는 화소의 회로도이다.
도 18은 표시 모듈을 도시한 것이다.
도 19의 (A) 내지 (F)는 각각 전자 기기를 도시한 것이다.
도 20의 (A) 내지 (F)는 각각 RF 장치의 응용예를 도시한 것이다.
도 21은 XRD 측정의 결과를 나타낸 것이다.
도 22의 (A) 내지 (D)는 트랜지스터의 전기 특성을 나타낸 것이다.
도 23의 (A) 내지 (D)는 트랜지스터의 전기 특성을 나타낸 것이다.
도 24의 (A) 내지 (D)는 트랜지스터의 전기 특성을 나타낸 것이다.
도 25의 (A) 내지 (D)는 트랜지스터의 전기 특성을 나타낸 것이다.
도 26의 (A) 내지 (D)는 트랜지스터의 전기 특성을 나타낸 것이다.
도 27의 (A) 내지 (D)는 트랜지스터의 전기 특성을 나타낸 것이다.
도 28은 트랜지스터의 누설 전류의 측정 결과를 나타낸 것이다.
도 29는 XRD 측정의 결과를 나타낸 것이다.
도 30은 SIMS 측정 결과를 나타낸 것이다.
도 31은 SIMS 측정 결과를 나타낸 것이다.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 다양한 변경 및 수정이 가능하다는 것은 당업자에 의하여 용이하게 이해된다. 그러므로, 본 발명은 이하의 실시형태에서의 기재에 한정하여 해석되지 말아야 한다. 또한, 이하에 기재된 발명의 구조에서, 동일한 부분 또는 비슷한 기능을 가지는 부분은 상이한 도면에서 동일한 부호로 나타내고, 이러한 부분에 대한 설명을 반복하지 않는 경우가 있다. 또한, 동일한 구성 요소가 상이한 도면에서 상이한 해칭 패턴으로 나타내어지거나, 또는 해칭 패턴이 생략되는 경우가 있다.
또한, 본 명세서에서 "제 1", "제 2", 및 "제 3" 등의 용어는 구성 요소 간의 혼동을 피하기 위하여 사용되는 것이고, 이 용어들은 구성 요소를 수적으로 한정하지 않는다. 따라서, 예를 들어, "제 1"이라는 용어를 "제 2"라는 용어 또는 "제 3"이라는 용어 등으로 적절히 대체할 수 있다.
"소스" 및 "드레인"의 기능은 예를 들어, 회로 동작에서 전류의 흐름의 방향이 바뀔 때 서로 교체되는 경우가 있다. 그러므로, 본 명세서에서는 "소스" 및 "드레인"이라는 용어를 사용하여 각각 드레인 및 소스를 나타낼 수 있다.
전압이란 두 지점의 전위 간의 차를 말하고, 전위란 정전기장에서 어느 지점에서의 단위 전하의 정전 에너지(전기적인 전위 에너지)를 말한다. 다만, 일반적으로 한 지점에서의 전위와 기준 전위(예를 들어, 접지 전위) 간의 차를 단순히 전위 또는 전압이라 부르고, 전위와 전압은 동의어로서 사용되는 경우가 많다. 따라서, 본 명세서에서는 달리 지정되어 있지 않은 경우, 전위를 전압이라고 바꿔 말할 수 있고 전압을 전위라고 바꿔 말할 수 있다.
산화물 반도체막을 포함하는 트랜지스터는 n채널 트랜지스터이기 때문에, 본 명세서에서는 게이트 전압이 0V일 때에 드레인 전류가 흐르지 않는 것으로 간주할 수 있는 트랜지스터를, 노멀리-오프(normally-off) 특성을 가지는 트랜지스터로 정의한다. 한편, 게이트 전압이 0V일 때에 드레인 전류가 흐르는 것으로 간주할 수 있는 트랜지스터를, 노멀리-온 특성을 가지는 트랜지스터로 정의한다.
또한, '막' 및 '층'이라는 용어는 경우 또는 상황에 따라 서로 교체될 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또한 '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다. 반도체 장치의 예로서, 트랜지스터에 대하여 설명한다.
본 발명의 일 형태에 따른 트랜지스터에서는, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체, 또는 산화물 반도체 등을 채널 형성 영역에 사용할 수 있다. 실리콘보다 밴드 갭이 넓은 산화물 반도체를 채널 형성 영역에 사용하는 것이 특히 바람직하다.
예를 들어, 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 산화물 반도체는 In-M-Zn계 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, Mg, Nd, 또는 Hf 등의 금속을 나타냄)로 표기되는 산화물을 함유하는 것이 더 바람직하다.
이하의 설명에서 달리 지정되어 있지 않은 경우, 예로서 설명하는 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함한다.
도 1의 (A) 내지 (C)는 반도체 장치에 포함되는 트랜지스터(150)를 도시한 상면도 및 단면도이다. 도 1의 (A)는 트랜지스터(150)의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 1의 (C)는 도 1의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다. 도 1의 (A) 내지 (C)에서는, 이해하기 쉽게 하기 위하여, 일부의 구성 요소를 확대, 크기를 축소, 또는 생략하였다. 일점쇄선 A1-A2의 방향을 채널 길이 방향이라고 하고, 일점쇄선 B1-B2의 방향을 채널 폭 방향이라고 하는 경우가 있다.
또한, 채널 길이란 예를 들어, 트랜지스터의 상면도에 있어서 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서 채널 길이는 모든 영역에서 반드시 동일하지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인의 폭을 말한다. 하나의 트랜지스터에서 채널 폭은 모든 영역에서 반드시 동일하지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에 나타나는 채널 폭(이하 외견상 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타나는 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 가지는 미세화된 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 반도체의 상면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭이, 상면도에 나타나는 외견상 채널 폭보다 크다.
삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려울 수 있다. 예를 들어, 설계값으로부터의 실효적인 채널 폭의 추산에는, 반도체의 형상을 안다는 가정이 필요하다. 따라서 반도체의 형상을 정확히 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에 있어서 외견상 채널 폭, 즉 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견상 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 가리킬 수 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하여 분석함으로써 판정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산하여 얻는 경우, SCW를 계산에 사용하여도 좋다. 그 경우, 값은 실효적인 채널 폭을 사용하여 계산한 것과는 상이할 수 있다.
또한, 트랜지스터의 채널 길이는 바람직하게는 5nm 이상 200nm 이하, 더 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 20nm 이상 40nm 이하이다. 채널 폭은 바람직하게는 50nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하이다.
도 1의 (A) 내지 (C)에 도시된 트랜지스터(150)는, 기판(100) 위의 베이스 절연막(102), 베이스 절연막(102) 위의 산화물 반도체막(101a), 산화물 반도체막(101a) 위의 산화물 반도체막(101b), 베이스 절연막(102) 및 산화물 반도체막(101b)과 접촉되는 소스 전극(103a) 및 드레인 전극(103b), 소스 전극(103a) 및 드레인 전극(103b) 위의 금속 산화물막(111), 금속 산화물막(111) 위의 게이트 절연막(104), 및 게이트 절연막(104)을 개재(介在)하여 산화물 반도체막(101b)과 중첩되는 게이트 전극(105)을 포함한다. 게이트 절연막(104) 및 게이트 전극(105) 위에 절연막(107)이 제공된다.
또한, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 표면, 측면, 및/또는 하면의 적어도 일부(또는 전부)에 제공된다.
또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 표면, 측면, 및/또는 하면의 적어도 일부(또는 전부)와 접촉된다. 또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 적어도 일부(또는 전부)와 접촉된다.
또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 표면, 측면, 및/또는 하면의 적어도 일부(또는 전부)에 전기적으로 접속된다. 또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 적어도 일부(또는 전부)에 전기적으로 접속된다.
또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 표면, 측면, 및/또는 하면의 적어도 일부(또는 전부) 가까이에 제공된다. 또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 적어도 일부(또는 전부) 가까이에 제공된다.
또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 표면, 측면, 및/또는 하면의 적어도 일부(또는 전부) 옆에 배치된다. 또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 적어도 일부(또는 전부) 옆에 배치된다.
또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 표면, 측면, 및/또는 하면의 적어도 일부(또는 전부)에 대해 비스듬한 위쪽에 제공된다. 또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 적어도 일부(또는 전부)에 대해 비스듬한 위쪽에 제공된다.
또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 표면, 측면, 및/또는 하면의 적어도 일부(또는 전부) 위에 제공된다. 또는, 소스 전극(103a)(및/또는 드레인 전극(103b))의 적어도 일부(또는 전부)는, 산화물 반도체막(101a)(및/또는 산화물 반도체막(101b)) 등 반도체막의 적어도 일부(또는 전부) 위에 제공된다.
금속 산화물막(111)에는, M(M은 Al, Mn, Mg, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 나타냄) 및 Zn을 함유하는 금속 산화물을 사용할 수 있다. 또한, 금속 산화물막(111)이 채널 형성 영역의 일부로서 기능하는 것을 방지하기 위해서는, 도전율이 충분히 낮은 재료를 사용한다. 또는, 전자 친화력(진공 준위와 전도대 하단의 에너지 차)이 산화물 반도체막(101b)보다 낮고, 산화물 반도체막(101b)과 전도대 하단의 에너지에 차이(밴드 오프셋)가 있는 재료를 금속 산화물막(111)에 사용한다.
금속 산화물막(111)을 형성하기 위하여 사용하는 스퍼터링 타깃이, 원자수비 M:Zn=x:y로 금속 원소를 함유할 때, x/(x+y)는 0.67보다 크고 0.99 이하, 바람직하게는 0.75보다 크고 0.95 이하, 더 바람직하게는 0.83 이상 0.91 이하이다. 예를 들어, 이러한 금속 산화물막을 형성하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 바람직하게는 M:Zn=10:1 등이다. 또한, 주성분인 M, Zn, 및 산소 외의 원소가 불순물로서 금속 산화물막(111)에 혼합되어도 좋다. 그 경우, 불순물의 농도는 0.1% 이하인 것이 바람직하다. 또한, 형성된 금속 산화물막(111)의 원자수비가 M:Zn=a:b일 때, a/(a+b)는 바람직하게는 0.77보다 크고 0.97 이하, 더 바람직하게는 0.89 이상 0.94 이하이다.
또한, 트랜지스터(150)에서, 채널이 형성되는 산화물 반도체막(101b)의 측면은 소스 전극(103a) 및 드레인 전극(103b)과 접촉되고, 이 접촉 영역에 소스 영역 및 드레인 영역이 형성된다. 그러므로, 금속 산화물막(111)은 절연성을 가져도 좋다.
트랜지스터(150)의 다른 구성 요소의 자세한 사항을 아래에서 설명한다.
본 실시형태에서, 산화물 반도체막(101b)에 가깝게 배치되는 막, 대표적으로는 베이스 절연막(102) 또는 게이트 절연막(104)은, 질소를 함유하며 결함의 수가 적은 산화물 절연막인 것이 바람직하다.
질소를 함유하며 결함의 수가 적은 산화물 절연막의 대표적인 예에는, 산화 질화 실리콘막 및 산화 질화 알루미늄막이 포함된다. 또한, 산화 질화 실리콘막 또는 산화 질화 알루미늄막 등의 "산화 질화막"이란 질소보다 산소를 많이 함유하는 막을 말하고, 질화 산화 실리콘막 또는 질화 산화 알루미늄막 등의 "질화 산화막"이란 산소보다 질소를 많이 함유하는 막을 말한다.
결함의 수가 적은 산화물 절연막의 100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. 본 실시형태에서 "신호가 관찰된다"라는 표현은, 특정한 g인자에서 4.7×1015spins/cm3 이상의 스핀 밀도가 관찰되는 것을 의미한다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들 사이의 간격과 제 2 및 제 3 신호들 사이의 간격은 각각 약 5mT이다. 제 1 내지 제 3 신호들의 스핀 밀도의 합은 4×1018 spins/cm3 미만, 대표적으로는 2.4×1018spins/cm3 이상 4×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호는, 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호에 상당한다. 질소 산화물의 대표적인 예에는, 일산화질소 및 이산화질소가 포함된다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합이 낮아질수록, 산화물 절연막에서의 질소 산화물의 함유량이 적어진다.
질소를 함유하며 결함의 수가 적은 산화물 절연막에서는, 퇴적 온도가 높아질수록 질소 농도 및 수소 농도가 낮아진다. 산화물 절연막은 대표적으로, 500℃ 이상, 바람직하게는 500℃ 이상 550℃ 이하의 온도로 형성된다. 질소 농도를 저감한 후에 산소를 첨가하면, 질소 산화물의 발생을 억제할 수 있기 때문에, 산소를 산화물 절연막에 첨가할 수 있고 산화물 반도체막(101b)에 공급할 수 있다.
상술한 바와 같이, 산화물 반도체막(101b)에 가깝게 배치되는 베이스 절연막(102) 또는 게이트 절연막(104)이 소량의 질소 산화물을 함유하면, 베이스 절연막(102) 또는 게이트 절연막(104)과, 산화물 반도체막의 계면에서 캐리어 트랩을 억제할 수 있다. 그 결과, 반도체 장치에 포함되는 트랜지스터의 문턱 전압의 시프트를 억제할 수 있고, 이는 트랜지스터의 전기 특성에서의 변화의 저감으로 이어진다.
베이스 절연막(102) 및 게이트 절연막(104)은 각각 SIMS(secondary ion mass spectrometry)로 측정되는 질소 농도가 1×1020atoms/cm3 미만인 부분을 가지는 것이 바람직하다. 그 경우, 베이스 절연막(102) 또는 게이트 절연막(104)에서 질소 산화물이 생성되기 어려워져서, 베이스 절연막(102) 또는 게이트 절연막(104)과, 산화물 반도체막의 계면에서 캐리어 트랩을 억제할 수 있다. 또한, 반도체 장치에 포함되는 트랜지스터의 문턱 전압의 시프트를 억제할 수 있고, 이는 트랜지스터의 전기 특성에서의 변화의 저감으로 이어진다.
베이스 절연막(102) 및 게이트 절연막(104)은 각각 SIMS로 측정되는 수소 농도가 5×1020atoms/cm3 미만인 부분을 포함하는 것이 바람직하다. 베이스 절연막(102) 및 게이트 절연막(104)의 수소 농도가 낮으면, 산화물 반도체막에 수소가 들어가는 것을 방지할 수 있다.
적어도 나중에 행해지는 가열 처리에 견딜 수 있을 정도로 높은 내열성을 가지는 재료이기만 하면, 기판(100)의 재료 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 기판(100)으로서 사용하여도 좋다. 또는, 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI(silicon-on-insulator) 기판 등을 사용하여도 좋다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 것을 기판(100)으로서 사용하여도 좋다.
또는, 기판(100)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(150)를 플렉시블 기판에 직접 제공하여도 좋다. 또는, 기판(100)과 트랜지스터(150) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성되는 반도체 장치의 일부 또는 전체를 완성시키고, 기판(100)으로부터 분리하여 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(150)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
베이스 절연막(102)의 예에는, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 산화 알루미늄막, 및 산화 질화 알루미늄막 등이 포함된다. 또한, 상술한 막을 베이스 절연막으로서 사용하면, 기판(100) 측에서 산화물 반도체막으로 알칼리 금속, 물, 및 수소 등의 불순물이 확산되는 것을 억제할 수 있다.
질소를 함유하며 결함의 수가 적은 산화물 절연막을 사용하여 베이스 절연막(102)을 형성하는 경우, 게이트 절연막(104)은, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 및 Ga-Zn계 금속 산화물 등 중 어느 것을 사용한 단층 구조 또는 적층 구조를 가지도록 형성할 수 있다. 또한, 산화물 반도체막과의 계면 특성을 향상시키기 위하여, 게이트 절연막(104)에 있어서 적어도 산화물 반도체막에 가깝게 위치하는 영역에는 산화물 절연막을 사용하는 것이 바람직하다.
또한, 산소, 수소, 및 물 등의 차단 효과를 가지는 절연막을 게이트 절연막(104)으로서 제공함으로써, 산화물 반도체막으로부터의 산소의 외부 확산과, 외부로부터 산화물 반도체막에 수소 및 물 등이 들어가는 것을 방지할 수 있다. 산소, 수소, 및 물 등의 차단 효과를 가지는 절연막으로서는, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 및 산화 질화 하프늄막을 예로 들 수 있다.
게이트 절연막(104)은, 하프늄 실리케이트(HfSi x O y ), 질소가 첨가된 하프늄 실리케이트(HfSi x O y ), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y ), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성하여도 좋고, 이로써 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
산화물 반도체막(산화물 반도체막들(101a 및 101b) 각각)은, 적어도 In 또는 Zn을 함유하는 금속 산화물을 사용하여 형성되고, 대표적인 예로서는 In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Zn-Mg 산화물, 또는 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, Mg, Nd, 또는 Hf)을 들 수 있다.
또한 산화물 반도체막이 In-M-Zn 산화물을 함유하는 경우, Zn 및 O를 고려하지 않은 In 및 M의 비율은 다음과 같은 것이 바람직하다: In의 비율이 25atomic%보다 크고 M의 비율이 75atomic% 미만, 또는 더 바람직하게는 In의 비율이 34atomic%보다 크고 M의 비율이 66atomic% 미만이다.
산화물 반도체막의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이러한 넓은 에너지 갭을 가지는 산화물 반도체를 사용하면, 트랜지스터(150)의 오프 상태 전류를 저감할 수 있다.
산화물 반도체막의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체막이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, Mg, 또는 Nd를 나타냄)을 함유하는 경우, In-M-Zn 산화물의 막을 형성하는 데 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:3이 바람직하다. 또한, 형성된 산화물 반도체막의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 오차(error)로서 ±40%의 범위 내에서 변동된다.
산화물 반도체막에 함유되는 수소는 금속 원자에 결합된 산소와 반응하여 물을 생성하고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리가 형성된다. 산소 빈자리에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 수소의 일부와, 금속 원소에 결합된 산소의 결합이, 캐리어로서 기능하는 전자의 발생을 초래하는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
따라서, 산화물 반도체막에서 산소 빈자리뿐만 아니라 수소를 가능한 한 저감하는 것이 바람직하다. 구체적으로 산화물 반도체막은, SIMS에 의하여 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하, 더더욱 바람직하게는 1×1018atoms/cm3 이하, 더더욱 바람직하게는 5×1017atoms/cm3 이하, 더더욱 바람직하게는 1×1016atoms/cm3 이하인 부분을 가진다. 그 결과, 트랜지스터(150)는 양의 문턱 전압(노멀리-오프 특성)을 가진다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막에 함유되면, 산화물 반도체막에서 산소 빈자리가 증가되고, 산화물 반도체막이 n형의 막이 된다. 따라서, 산화물 반도체막은 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도)가 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하인 부분을 가진다. 그 결과, 트랜지스터(150)는 노멀리-오프 특성을 가진다.
또한 산화물 반도체막은, SIMS에 의하여 측정되는 알칼리 금속 또는 알칼리 토금속의 농도가 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하인 부분을 가진다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때에 캐리어를 생성할 수 있고, 이 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있다. 그러므로, 산화물 반도체막의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 그 결과, 트랜지스터(150)는 노멀리-오프 특성을 가진다.
또한, 질소를 함유하는 경우, 캐리어로서 기능하는 전자의 발생 및 캐리어 밀도의 증가에 의하여 산화물 반도체막이 n형의 막이 되기 쉽다. 따라서 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 산화물 반도체막의 질소를 가능한 한 저감하는 것이 바람직하다. 예를 들어, 산화물 반도체막은 SIMS에 의하여 측정되는 질소의 농도가 5×1018atoms/cm3 이하인 부분을 가지는 것이 바람직하다.
산화물 반도체막의 불순물을 저감하면, 산화물 반도체막의 캐리어 밀도를 저감할 수 있다. 산화물 반도체막은 캐리어 밀도가 1×1017/cm3 이하, 더 바람직하게는 1×1015/cm3 이하, 더욱 바람직하게는 1×1013/cm3 이하, 더더욱 바람직하게는 1×1011/cm3 이하인 부분을 가지는 것이 바람직하다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 산화물 반도체막으로서 사용할 수 있고, 그 경우 트랜지스터는 더 우수한 전기 특성을 가질 수 있다. 여기서 불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 수가 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도가 낮은 경우가 있다. 따라서 채널 영역이 형성되는 산화물 반도체막을 포함하는 트랜지스터는 노멀리-오프 특성을 가지게 되기 쉽다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 결함 상태의 밀도가 낮기 때문에 트랩 상태의 밀도가 낮은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 오프 상태 전류가 매우 낮고; 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 그러므로, 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 경우가 있다.
산화물 반도체막은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 후술하는 미결정(microcrystalline) 구조, 및 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태의 밀도가 가장 높은 한편, CAAC-OS는 결함 상태의 밀도가 가장 낮다.
또한 산화물 반도체막은 다음 중 2개 이상을 포함하는 혼합막이어도 좋다: 비정질 구조를 가지는 영역, 미결정 구조를 가지는 영역, 다결정 구조를 가지는 영역, CAAC-OS 영역, 및 단결정 구조를 가지는 영역이다. 혼합막은, 예를 들어 비정질 구조를 가지는 영역, 미결정 구조를 가지는 영역, 다결정 구조를 가지는 영역, CAAC-OS 영역, 및 단결정 구조를 가지는 영역 중 2개 이상을 포함하는 단층 구조를 가지는 경우가 있다. 또한, 혼합막은 예를 들어 비정질 구조를 가지는 영역, 미결정 구조를 가지는 영역, 다결정 구조를 가지는 영역, CAAC-OS 영역, 및 단결정 구조를 가지는 영역 중 2개 이상의 층들을 포함하는 적층 구조를 가지는 경우가 있다.
여기서, 산화물 반도체막(101a)과 산화물 반도체막(101b) 사이에 산화물 반도체막(101a) 및 산화물 반도체막(101b)의 혼합 영역이 존재할 수 있다. 또한, 산화물 반도체막(101b)과 금속 산화물막(111) 사이에 산화물 반도체막(101b) 및 금속 산화물막(111)의 혼합 영역이 존재할 수 있다. 혼합 영역은 계면 상태의 밀도가 낮다. 이러한 이유로, 산화물 반도체막(101a 및 101b)과 금속 산화물막(111)을 포함하는 적층은, 각 계면과 계면 부근에서 에너지가 연속적으로 변화되는 밴드 구조(연속 접합)를 가진다.
여기서 밴드 구조에 대하여 설명한다. 이해하기 쉽게 하기 위하여 밴드 구조에는 베이스 절연막(102), 산화물 반도체막(101a), 산화물 반도체막(101b), 금속 산화물막(111), 및 게이트 절연막(104) 각각의 전도대 하단에서의 에너지(Ec)를 도시하였다.
도 11의 (A) 및 (B)에 도시된 바와 같이, 전도대 하단의 에너지는 산화물 반도체막(101a), 산화물 반도체막(101b), 및 금속 산화물막(111)에서 연속적으로 변화한다. 이는 산화물 반도체막(101a), 산화물 반도체막(101b), 및 금속 산화물막(111)에서 구성 원소가 공통되고 산소가 산화물 반도체막(101a 및 101b)과 금속 산화물막(111) 간에서 확산되기 쉽다는 점에서도 이해할 수 있다. 따라서, 산화물 반도체막(101a 및 101b)과 금속 산화물막(111)은 상이한 조성을 가지는 층들의 적층이지만, 연속적인 물성을 가진다.
동일한 주성분을 함유하고 적층되는 산화물 반도체(또는 금속 산화물)막들은, 단순히 적층하는 것은 아니라, 연속 접합(여기서는 특히 막들 간에서 전도대 하단의 에너지가 연속적으로 변화되는 U형 웰 구조(U-shaped well structure))을 가지도록 형성한다. 바꿔 말하면, 산화물 반도체에 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 각 계면에 존재하지 않도록 적층 구조를 형성한다. 적층된 다층막에 있어서 막들 사이에 불순물이 혼합되면, 에너지 밴드의 연속성이 없어지고 계면에서 캐리어가 트랩되거나 또는 재결합되어 소멸된다.
또한, 도 11의 (A)는 산화물 반도체막(101a)의 Ec와 금속 산화물막(111)의 Ec가 서로 동등한 경우를 도시한 것이지만, 이들이 서로 상이하여도 좋다. 예를 들어, 금속 산화물막(111)의 Ec가 산화물 반도체막(101a)의 Ec보다 높은 경우의 밴드 구조의 일부를 도 11의 (B)에 도시하였다.
도 11의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(101b)은 웰로서 기능하고 트랜지스터(150)의 채널은 산화물 반도체막(101b)에 형성된다. 또한 전도대 하단에서의 에너지가 연속적으로 변화하기 때문에, 산화물 반도체막(101a 및 101b)과 금속 산화물막(111)을 U형 웰이라고 할 수도 있다. 또한, 이러한 구조를 가지도록 형성된 채널을 매몰 채널이라고 할 수도 있다.
또한, 불순물 또는 결함으로 인한 트랩 준위가 산화 실리콘막 등의 절연막과 산화물 반도체막(101a) 및 금속 산화물막(111) 각각과의 계면 부근에 형성될 수 있다. 산화물 반도체막(101a) 및 금속 산화물막(111)의 존재에 의하여, 산화물 반도체막(101b)을 트랩 준위로부터 멀리할 수 있다. 하지만 산화물 반도체막(101a) 또는 금속 산화물막(111)의 Ec와 산화물 반도체막(101b)의 Ec의 에너지 차이가 작으면, 산화물 반도체막(101b)에서의 전자가 이 에너지 차이를 넘어 트랩 준위에 도달할 수 있다. 전자가 트랩 준위에 트랩되면, 절연막과의 계면에 음의 고정 전하가 발생됨으로써, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
따라서, 트랜지스터의 문턱 전압의 변화를 저감하기 위해서는, 산화물 반도체막(101b)의 Ec와 산화물 반도체막(101a) 및 금속 산화물막(111) 각각의 Ec 간에 에너지 차이가 필요하다. 에너지 차이는 바람직하게는 0.1eV 이상, 더 바람직하게는 0.15eV 이상이다.
산화물 반도체막(101a 및 101b)과 금속 산화물막(111)은 결정부를 포함하는 것이 바람직하다. 특히, c축이 배향된 결정을 사용하면, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
산화물 반도체막(101b)에는, 산화물 반도체막(101a) 및 금속 산화물막(111) 각각보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어 산화물 반도체막(101b)에는, 전자 친화력이 산화물 반도체막(101a) 및 금속 산화물막(111) 각각보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단 간의 에너지 차이를 말한다.
예를 들어, In-Ga-Zn 산화물을 산화물 반도체막(101a 및 101b)에 사용하는 경우, In 대 Ga 대 Zn의 원자수비가 1:1:1, 2:2:1, 3:1:2, 1:3:2, 1:3:4, 1:4:3, 1:5:4, 1:6:6, 2:1:3, 1:6:4, 1:9:6, 1:1:4, 1:1:2, 및 4:2:4.1 중 어느 것인 재료를 사용하여, 산화물 반도체막(101a)이 산화물 반도체막(101b)보다 낮은 전자 친화력을 가지도록 한다.
이때 게이트 전극에 전계를 인가하면, 산화물 반도체막(101a 및 101b) 및 금속 산화물막(111) 중 전자 친화력이 가장 높은 산화물 반도체막(101b)에 채널이 형성된다.
소스 전극(103a) 및 드레인 전극(103b)은, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 어느 것, 또는 이들 금속 중 어느 것을 주성분으로 함유하는 합금을 포함하는 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막이 적층된 2층 구조, 텅스텐막 위에 알루미늄막이 적층된 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층된 2층 구조, 타이타늄막 위에 구리막이 적층된 2층 구조, 텅스텐막 위에 구리막이 적층된 2층 구조, 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 순서대로 적층된 3층 구조, 및 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 산화 인듐, 산화 주석, 또는 산화 아연을 함유하는 투명 도전 재료를 사용하여도 좋다.
게이트 전극(105)은, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐 중에서 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로 함유하는 합금; 또는 이들 금속 원소 중 어느 것을 조합하여 함유하는 합금 등을 사용하여 형성될 수 있다. 또한, 망가니즈 및 지르코늄 중에서 선택되는 하나 이상의 금속 원소를 사용하여도 좋다. 게이트 전극(105)은 단층 구조를 가져도 좋고, 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 하나 이상의 원소와 알루미늄이 함유되는 합금막 또는 질화물막을 사용하여도 좋다.
게이트 전극(105)은, 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 함유하는 인듐 주석 산화물, 산화 마그네슘을 함유하는 산화 인듐 화합물, 산화 갈륨을 함유하는 산화 아연, 산화 알루미늄을 함유하는 산화 아연, 산화 마그네슘을 함유하는 산화 아연, 또는 플루오린을 함유하는 산화 주석 등의 투광성 도전 재료를 사용하여 형성할 수도 있다. 상술한 투광성 도전 재료와 상술한 금속 원소를 사용하여 형성된 적층 구조를 채용할 수도 있다.
절연막(107)은 산소, 수소, 및 물 등을 차단하는 배리어막으로서 기능한다. 이는 절연막(107)에 의하여, 외부로부터 수소 및 물이 산화물 반도체막(101b)에 들어가는 것을 방지할 수 있고 산화물 반도체막(101b)의 산소가 외부로 방출되는 것을 방지할 수 있는 것을 의미한다. 또한, 절연막(107)의 수소 및 물 등은 가능한 한 저감하는 것이 바람직하다. 수소 및 물 등의 방출은 가능한 한 저감하는 것이 바람직하다.
또한, 산소, 수소, 및 물 등의 차단 효과를 가지는 절연막을 절연막(107)으로서 제공함으로써, 산화물 반도체막으로부터의 산소의 외부 확산과, 외부로부터 산화물 반도체막에 수소 및 물 등이 들어가는 것을 방지할 수 있다. 산소, 수소, 및 물 등의 차단 효과를 가지는 절연막으로서는, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 및 산화 질화 하프늄막을 예로 들 수 있다.
절연막(107)의 두께는 150nm 이상 400nm 이하인 것이 바람직하다.
다음에, 도 1의 (A) 내지 (C)에 도시된 트랜지스터(150)의 제작 방법에 대하여 도 2의 (A) 내지 (C) 및 도 3의 (A) 내지 (C)를 참조하여 설명한다. 도 1의 (A)의 일점쇄선 A1-A2를 따르는 채널 길이 방향의 단면, 및 도 1의 (A)의 일점쇄선 B1-B2를 따르는 채널 폭 방향의 단면을 도 2의 (A) 내지 (C) 및 도 3의 (A) 내지 (C)에 사용하여, 트랜지스터(150)의 제작 방법에 대하여 설명한다.
트랜지스터(150)에 포함되는 막(즉, 절연막, 산화물 반도체막, 금속 산화물막, 및 도전막 등)은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, 및 PLD(pulsed laser deposition)법 중 어느 것에 의하여 형성할 수 있다. 또는, 코팅법 또는 인쇄법을 사용할 수 있다. 스퍼터링법 및 PECVD(plasma-enhanced chemical vapor deposition)법이 막 형성 방법의 대표적인 예이지만, 열CVD법을 사용하여도 좋다. 열CVD법으로서, 예를 들어 MOCVD(metal organic chemical vapor deposition) 또는 ALD(atomic layer deposition)법을 사용하여도 좋다.
열CVD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 원료 가스 및 산화제를 동시에 체임버에 공급하고 기판 부근 또는 기판 위에서 서로 반응시키는 식으로 행하여도 좋다. 따라서, 퇴적에 있어서 플라스마가 발생되지 않기 때문에 열CVD법은 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 가진다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입한 다음, 이 가스 도입의 순서를 반복하는 식으로 행한다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 이 경우 원료 가스들이 혼합되지 않도록, 제 1 원료 가스를 도입하고, 제 1 원료 가스를 도입함과 동시 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입한 다음, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 또한 불활성 가스를 제 2 원료 가스와 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기시킨 다음, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층이 형성된 다음, 제 2 원료 가스를 도입하여 제 1 단원자층과 반응시킨다; 이 결과 제 1 단원자층 위에 제 2 단원자층이 적층되어 박막이 형성된다.
이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, ALD법은 두께를 정확하게 조절할 수 있으므로 미세한 트랜지스터를 제작하기에 적합하다.
먼저, 기판(100) 위에 베이스 절연막(102)을 형성한다(도 2의 (A) 참조).
기판(100)으로서는 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 사용할 수 있다. 또는, 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 사용하여도 좋다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 것을 사용하여도 좋다.
베이스 절연막(102)은, 산화 알루미늄막, 산화 마그네슘막, 산화 실리콘막, 산화 질화 실리콘막, 산화 갈륨막, 산화 저마늄막, 산화 이트륨막, 산화 지르코늄막, 산화 란타넘막, 산화 네오디뮴막, 산화 하프늄막, 또는 산화 탄탈럼막 등의 산화물 절연막; 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등의 질화물 절연막; 또는 이들 중 어느 것의 혼합 재료를 사용하여 플라스마 CVD법 또는 스퍼터링법 등에 의하여 형성할 수 있다. 또는, 상술한 재료 중 어느 것을 포함하는 적층을 사용하여도 좋고, 적어도 산화물 반도체막과 접촉되는 상층은, 가열 처리 등에 의하여 산화물 반도체막에 대한 산소의 공급원으로서 기능할 수 있는 과잉 산소를 함유하는 재료를 사용하여 형성하는 것이 바람직하다.
이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법 등에 의하여 베이스 절연막(102)에 산소를 첨가하여도 좋다. 산소의 첨가에 의하여, 베이스 절연막(102)이 산화물 반도체막에 더 쉽게 산소를 공급할 수 있게 된다. 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법 등에 의하여 산화물 반도체막(101a) 등에 산소를 직접 첨가하여도 좋다.
베이스 절연막(102)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우, 실리콘을 함유하는 퇴적 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적 가스의 대표적인 예에는, 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스로서는, 산소, 오존, 일산화이질소, 및 이산화질소 등을 예로 들 수 있다.
베이스 절연막(102)으로서 산화 갈륨막을 형성하는 경우, MOCVD법을 사용할 수 있다.
베이스 절연막(102)으로서 산화 하프늄막을 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 형성하는 경우에는, 2종류의 가스, 즉 산화제로서의 오존(O3)과, 용매와 하프늄 전구체 화합물을 함유하는 액체(하프늄알콕사이드 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시켜 얻은 원료 가스를 사용한다. 또한, 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
베이스 절연막(102)으로서 산화 알루미늄막을 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 형성하는 경우에는, 2종류의 가스, 즉 산화제로서의 H2O와, 용매와 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, 트라이메틸알루미늄(TMA))를 기화시켜 얻은 원료 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
또한, 베이스 절연막(102)으로서 산화 실리콘막을 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 형성하는 경우, 퇴적 표면에 헥사클로로다이실레인을 흡착시키고, 흡착물에 함유되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
여기서는, 베이스 절연막(102)으로서 산화 질화 실리콘막을 PECVD법에 의하여 형성한다.
또한, 기판(100)의 표면이 절연체로 되어 있고, 나중에 형성되는 산화물 반도체막에 대한 불순물 확산의 영향이 없는 경우에는, 베이스 절연막(102)을 반드시 제공할 필요는 없다.
다음에, 베이스 절연막(102) 위에 산화물 반도체막(101a 및 101b)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등에 의하여 형성한다(도 2의 (B) 참조). 이때, 도면에 나타낸 바와 같이 베이스 절연막(102)은 약간 과도하게 에칭될 수 있다. 베이스 절연막(102)을 과도하게 에칭함으로써, 나중에 형성되는 게이트 전극(105)에 의하여 산화물 반도체막(101b)을 쉽게 덮을 수 있다.
산화물 반도체막(101a 및 101b)을 섬 형상으로 가공하기 위해서는, 먼저 산화물 반도체막(101b) 위에 하드 마스크가 되는 막(예를 들어, 텅스텐막) 및 레지스트 마스크를 제공하고, 하드 마스크가 되는 막을 에칭하여 하드 마스크를 형성한다. 그리고, 레지스트 마스크를 제거하고, 하드 마스크를 마스크로서 사용하여 산화물 반도체막(101a 및 101b)을 에칭한다. 그 후, 하드 마스크를 제거한다. 에칭 시에는, 에칭이 진행됨에 따라 하드 마스크가 서서히 축소되고, 이 결과 하드 마스크의 단부들이 둥그래져 곡면을 가지게 되는 경우가 있다. 이에 따라, 산화물 반도체막(101b)의 단부들도 둥그래져 곡면을 가지게 되는 경우가 있다. 이 구조에 의하여, 산화물 반도체막(101b) 위에 형성되는, 금속 산화물막(111), 게이트 절연막(104), 게이트 전극(105), 및 절연막(107)의 피복성이 향상될 수 있고, 이에 따라 단절 등의 형상 불량이 억제될 수 있다.
산화물 반도체막(101a 및 101b)을 포함하는 적층, 또는 산화물 반도체막(101a), 산화물 반도체막(101b), 및 나중의 단계에서 형성되는 금속 산화물막(111)을 포함하는 적층에 있어서 연속적인 에너지 밴드를 형성하기 위해서는, 로드록 체임버를 포함하는 멀티 체임버 퇴적 장치(예를 들어, 스퍼터링 장치)를 사용하여 층들을 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다. 스퍼터링 장치의 각 체임버는, 산화물 반도체에서 불순물로서 작용하는 물 등이 가능한 한 제거되도록, 크라이오 펌프 등의 흡착 진공 배기 펌프에 의하여 고진공(약 5×10-7Pa 내지 1×10-4Pa)으로 배기할 수 있는 것이 바람직하고, 체임버는 막이 퇴적되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩의 조합을 사용하여, 배기계로부터 체임버 내로 탄소 성분 또는 수분 등을 함유하는 가스가 역류되는 것을 방지하는 것이 바람직하다.
고순도 진성의 산화물 반도체를 얻기 위해서는, 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 정화도 필요하다. 스퍼터링 가스에 사용하는 산소 가스 또는 아르곤 가스로서는, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하가 되도록 고순도화된 가스를 사용함으로써, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 그러므로, 이 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 이 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 트랩된 전하는 방출될 때까지 긴 시간이 걸려 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
상술한 재료를 산화물 반도체막(101a 및 101b)에 사용할 수 있다. 예를 들어, 산화물 반도체막(101a)에 In 대 Ga 대 Zn의 원자수비가 1:3:4 또는 1:3:2인 In-Ga-Zn 산화물을 사용할 수 있다. 산화물 반도체막(101b)에 In 대 Ga 대 Zn의 원자수비가 1:1:1인 In-Ga-Zn 산화물을 사용할 수 있다.
산화물 반도체막(101a 및 101b)에 사용할 수 있는 산화물은 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. In과 Zn의 양쪽이 함유되는 것이 바람직하다. 상기 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 변동을 줄이기 위해서는, 산화물 반도체가 In 및 Zn에 더하여 스태빌라이저(stabilizer)를 함유하는 것이 바람직하다.
스태빌라이저의 예에는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr) 등이 포함된다. 스태빌라이저의 다른 예에는, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등의 란타노이드가 있다.
산화물 반도체로서 예를 들어, 다음 산화물 중 어느 것을 사용할 수 있다: 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물이다.
또한 여기서, 예를 들어 "In-Ga-Zn 산화물"이란 In, Ga, 및 Zn을 주성분으로서 함유하는 산화물을 의미한다. In-Ga-Zn 산화물은 In, Ga, 및 Zn에 더하여 다른 금속 원소를 함유하여도 좋다. 본 명세서에서는 In-Ga-Zn 산화물을 함유하는 막을 IGZO막이라고도 한다.
InMO3(ZnO) m (m>0, m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택되는 하나 이상의 금속 원소를 나타낸다. 또는, In2SnO5(ZnO) n (n>0, n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
산화물 반도체막(101a)의 재료는, 산화물 반도체막(101a)의 전자 친화력이 산화물 반도체막(101b)보다 낮아지도록 선택한다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, 또는 AC 스퍼터링법 등을 사용할 수 있다. 특히, DC 스퍼터링법을 사용하면, 퇴적에서 발생되는 먼지를 저감할 수 있고, 막 두께를 균일하게 할 수 있으므로 바람직하다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다.
또한, 타깃은 형성할 산화물 반도체막의 조성에 따라 적절히 선택하여도 좋다.
예를 들어, 산화물 반도체막을 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하의 기판 온도로 스퍼터링법에 의하여 형성하면, 산화물 반도체막을 CAAC-OS막으로 할 수 있다.
CAAC-OS막의 퇴적에는, 다음 조건을 사용하는 것이 바람직하다.
퇴적 중에 CAAC-OS막에 들어가는 불순물의 양을 저감함으로써, 불순물에 의하여 결정 상태가 파괴되는 것을 방지할 수 있다. 예를 들어, 퇴적 체임버에 존재하는 불순물(예를 들어, 수소, 물, 이산화탄소, 또는 질소)의 농도를 저감하여도 좋다. 또한, 퇴적 가스의 불순물 농도를 저감하여도 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 퇴적 가스를 사용한다.
또한, 퇴적에 있어서의 플라스마 대미지를 저감하기 위하여 스퍼터링 가스에서의 산소의 비율을 높이고 전력을 최적화하는 것이 바람직하다. 스퍼터링 가스에서의 산소의 비율은 30vol％ 이상, 바람직하게는 100vol％이다.
산화물 반도체막을 형성한 후, 가열 처리에 의하여 탈수소화 또는 탈수화를 행하여도 좋다. 가열 처리의 온도는 대표적으로는, 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하이다.
가열 처리는, 헬륨, 네온, 아르곤, 제논, 또는 크립톤 등의 희가스, 또는 질소를 함유하는 불활성 가스 분위기에서 행한다. 또한, 먼저 불활성 가스 분위기에서 가열 처리를 행한 다음, 산소 분위기에서 행하여도 좋다. 상술한 불활성 가스 분위기 및 상술한 산소 분위기는 수소 및 물 등을 함유하지 않는 것이 바람직하다. 처리 시간은 3분 내지 24시간이다.
가열 처리에는, 전기로(電氣爐) 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용하는 경우, 가열 시간이 짧다면 기판의 변형점 이상의 온도로 가열 처리를 행할 수 있다. 따라서, 가열 처리 시간을 단축할 수 있다.
산화물 반도체막을 가열하면서 형성하거나 또는 산화물 반도체막의 형성 후에 가열 처리를 행함으로써, 산화물 반도체막은, 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하, 더더욱 바람직하게는 1×1018atoms/cm3 이하, 더더욱 바람직하게는 5×1017atoms/cm3 이하, 더더욱 바람직하게는 1×1016atoms/cm3 이하인 부분을 가질 수 있다.
예를 들어, ALD법을 채용하는 퇴적 장치를 사용하여 산화물 반도체막, 예를 들어 InGaZnO X (X>0)막을 형성하는 경우, In(CH3)3 가스 및 O3 가스를 순차적으로 두 번 이상 도입하여 InO2층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 동시에 도입하여 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합함으로써 InGaO2층, InZnO2층, GaInO층, ZnInO층, 또는 GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한 O3 가스 대신에 Ar 등의 불활성 가스로 버블링된 H2O 가스를 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
여기서는, 스퍼터링법에 의하여 산화물 반도체막을 형성하고, 산화물 반도체막 위에 마스크를 형성한 다음, 산화물 반도체막의 일부를 선택적으로 에칭한다. 그리고, 마스크를 제거한 후, 질소 및 산소를 함유하는 혼합 분위기에서 가열 처리를 행함으로써, 산화물 반도체막을 형성한다.
350℃보다 높고 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하의 온도로 가열 처리를 행하면, CAAC의 비율이 60% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더욱 바람직하게는 95% 이상인 산화물 반도체막을 얻을 수 있다. 또한, 수소 및 물 등의 함유량이 낮은 산화물 반도체막을 얻을 수 있다. 이는 불순물 농도가 낮고 결함 상태 밀도가 낮은 산화물 반도체막을 형성할 수 있는 것을 의미한다. 또한, 산화물 반도체막이 CAAC-OS막이더라도, nc-OS막 등과 비슷한 회절 패턴이 부분적으로 관측되는 경우가 있다. 소정의 영역에서 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율을 CAAC의 비율이라 정의한다.
다음에, 산화물 반도체막(101b)과 접촉되도록 소스 전극(103a) 및 드레인 전극(103b)을 형성한다(도 2의 (C) 참조).
다음에, 산화물 반도체막(101b), 소스 전극(103a), 및 드레인 전극(103b) 위에 금속 산화물막(111)을 형성하고, 금속 산화물막(111) 위에 게이트 절연막(104)을 형성한다(도 3의 (A) 참조).
금속 산화물막(111)은 스퍼터링법, ALD법, 또는 MOCVD법 등에 의하여 형성한다.
또한, 금속 산화물막(111)을 형성한 후, 가열 처리를 행하여도 좋다. 가열 처리에 의하여, 금속 산화물막(111)에서 수소 및 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체막(101a 및 101b)에서 수소 및 물 등의 불순물을 더 제거할 수 있다.
다음에, 게이트 절연막(104)을 개재하여 산화물 반도체막(101b)과 중첩되도록 게이트 전극(105)을 형성한다(도 3의 (B) 참조).
다음에, 게이트 절연막(104) 및 게이트 전극(105) 위에 절연막(107)을 형성한다(도 3의 (C) 참조).
절연막(107)은 ALD법에 의하여 형성하는 것이 바람직하다. 양호한 피복성 때문에, ALD법으로 형성된 막은 큰 단차부(예를 들어, 게이트 전극(105) 및 게이트 절연막(104)에 의하여 형성되는 단차 등)를 바람직하게 덮을 수 있고, 트랜지스터(150)의 특성을 안정화시킬 수 있다.
상술한 공정을 거쳐, 트랜지스터(150)를 제작할 수 있다.
<변형예 1>
실시형태 1에 기재된 트랜지스터(150)는 2개의 산화물 반도체막을 포함하지만, 본 발명은 이 예에 한정되지 않는다. 하나의 산화물 반도체막이 있어도 좋고, 또는 3개 이상의 산화물 반도체막이 있어도 좋다. 도 4의 (A) 내지 (C)는 하나의 산화물 반도체막의 경우를 도시한 것이고, 도 5의 (A) 내지 (C)는 3개의 산화물 반도체막의 경우를 도시한 것이다.
도 4의 (A) 내지 (C)는 반도체 장치에 포함되는 트랜지스터(150a)를 도시한 상면도 및 단면도이다. 도 4의 (A)는 트랜지스터(150a)의 상면도이다. 도 4의 (B)는 도 4의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 4의 (C)는 도 4의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다. 도 4의 (A) 내지 (C)에서는, 이해하기 쉽게 하기 위하여, 일부의 구성 요소를 확대, 크기를 축소, 또는 생략하였다.
도 5의 (A) 내지 (C)는 반도체 장치에 포함되는 트랜지스터(150b)를 도시한 상면도 및 단면도이다. 도 5의 (A)는 트랜지스터(150b)의 상면도이다. 도 5의 (B)는 도 5의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 5의 (C)는 도 5의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다. 도 5의 (A) 내지 (C)에서는, 이해하기 쉽게 하기 위하여, 일부의 구성 요소를 확대, 크기를 축소, 또는 생략하였다.
또한, 산화물 반도체막(101c)의 재료 등에 대해서는 산화물 반도체막(101a)에 대한 설명을 참조할 수 있다.
<변형예 2>
도 6의 (A) 내지 (C)는 반도체 장치에 포함되는 트랜지스터(150c)를 도시한 상면도 및 단면도이다. 도 6의 (A)는 트랜지스터(150c)의 상면도이다. 도 6의 (B)는 도 6의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 6의 (C)는 도 6의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다. 도 6의 (A) 내지 (C)에서는, 이해하기 쉽게 하기 위하여, 일부의 구성 요소를 확대, 크기를 축소, 또는 생략하였다. 도 6의 (B)에 도시된 구조와 같이, 산화물 반도체막(101b)의 측면은 층(113a) 및 층(113b)과 접촉되어도 좋다.
층(113a 및 113b)은 예를 들어, 투명 도전체, 산화물 반도체, 질화물 반도체, 또는 산화 질화물 반도체를 사용하여 형성하여도 좋다. 층(113a 및 113b)은 예를 들어, 인듐, 주석, 및 산소를 함유하는 층, 인듐 및 아연을 함유하는 층, 인듐, 텅스텐, 및 아연을 함유하는 층, 주석 및 아연을 함유하는 층, 아연 및 갈륨을 함유하는 층, 아연 및 알루미늄을 함유하는 층, 아연 및 플루오린을 함유하는 층, 아연 및 붕소를 함유하는 층, 주석 및 안티모니를 함유하는 층, 주석 및 플루오린을 함유하는 층, 또는 타이타늄 및 나이오븀을 함유하는 층 등을 사용하여 형성하여도 좋다. 또는, 이들 층 중 어느 것은 수소, 탄소, 질소, 실리콘, 저마늄, 또는 아르곤을 함유하여도 좋다.
층(113a 및 113b)은 가시광을 투과시키는 성질을 가져도 좋다. 또는, 층(113a 및 113b)은 가시광, 자외선, 적외선, 또는 X선을, 반사 또는 흡수함으로써 투과시키지 않는 성질을 가져도 좋다. 이러한 성질에 의하여, 미광(迷光)으로 인한 트랜지스터의 전기 특성의 변화를 억제할 수 있는 경우가 있다.
층(113a 및 113b)은 산화물 반도체막(101b) 등과 쇼트키 장벽을 형성하지 않는 층을 사용하여 형성하는 것이 바람직할 수 있다. 따라서, 트랜지스터의 온 상태 특성을 향상시킬 수 있다.
또한, 층(113a 및 113b)은 소스 전극(103a) 및 드레인 전극(103b)보다 저항이 높은 층을 사용하여 형성하는 것이 바람직할 수 있다. 층(113a 및 113b)은 트랜지스터의 채널보다 저항이 낮은 층을 사용하여 형성하는 것이 바람직할 수 있다. 예를 들어, 층(113a 및 113b)은 0.1Ωcm 이상 100Ωcm 이하, 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하의 저항을 가져도 좋다. 상술한 범위 내의 저항을 가지는 층(113a 및 113b)에 의하여, 채널과 드레인의 경계 부분에서의 전계 집중을 저감할 수 있다. 그러므로, 트랜지스터의 전기 특성의 변화를 억제할 수 있다. 또한, 드레인에서 발생되는 전계에 의하여 발생되는 펀치스루 전류를 저감할 수 있다. 따라서, 채널 길이가 짧은 트랜지스터가 양호한 포화 특성을 가질 수 있다. 또한, 소스와 드레인이 교체되지 않는 회로 구성에서는, 층들(113a 및 113b) 중 한쪽만(예를 들어, 드레인 측의 층)을 제공하는 것이 바람직할 수 있다.
<변형예 3>
상술한 구조는 각각, 도 7의 (A), (B), 또는 (C)에 도시된 바와 같이 오프셋 영역의 저항이 저감된 셀프 얼라인 구조로 할 수 있다.
게이트 전극(105)을 마스크로서 사용하여 불순물을 첨가함으로써 n형 저저항 영역(141) 및 n형 저저항 영역(142)을 형성할 수 있다. 불순물을 첨가하는 방법의 예에는 이온 주입법, 이온 도핑법, 및 플라스마 잠입 이온 주입법이 포함된다.
수소, 헬륨, 네온, 아르곤, 크립톤, 제논, 붕소, 질소, 인, 또는 비소 등의 불순물은, 산화물 반도체막(101a, 101b, 및 101c)의 도전율을 높인다.
또한, 도 8의 (A)에 도시된 셀프 얼라인 구조를 채용하여도 좋다. 이 구조에서, n형 저저항 영역들(141 및 142)은 소스 및 드레인 영역들로서 기능한다. 저저항 영역(141 및 142)은 절연막(108)을 개재하여 배선(110a) 및 배선(110b)에 전기적으로 접속된다.
절연막(108)은 층간막의 기능을 가지고, 건식법 또는 습식법에 의하여 형성되는 무기 절연막 또는 유기 절연막을 사용할 수 있다. 예를 들어, CVD법 또는 스퍼터링법 등에 의하여 형성되는 질화 실리콘막, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 탄탈럼막 등을 사용할 수 있다. 또는, 폴리이미드, 아크릴, 벤조사이클로뷰텐계 수지, 폴리아마이드, 또는 에폭시 등의 유기 재료를 사용할 수 있다. 이러한 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 사용할 수 있다.
배선(110a) 및 배선(110b)에 대해서는, 소스 전극(103a) 및 드레인 전극(103b)의 재료 등에 대한 설명을 참조할 수 있다.
도 8의 (A)의 구조에서, n형 저저항 영역(141 및 142)의 저항은, 베이스 절연막(102)으로부터 산소가 공급되면 높아질 수 있다. 그러므로, 도 8의 (B)에 도시된 바와 같이 베이스 절연막(102)과 저저항 영역(141 및 142) 사이에 배리어막으로서 기능하는 절연막(109a) 및 절연막(109b)을 제공하는 것이 바람직하다.
절연막(109a 및 109b)은, 적어도 가열 처리 등에 의하여 산화물 반도체막에 산소를 공급하지 않는 막이다. 절연막(107)과 같이, 절연막(109a 및 109b)은 배리어막으로서 기능하며, 산소, 수소, 및 물 등을 차단한다.
절연막(109a 및 109b)에 의하여, 베이스 절연막(102)으로부터 저저항 영역(141 및 142)에 산소가 공급되는 것을 억제할 수 있고, 저저항 영역(141 및 142)의 저항이 높아지는 것을 억제할 수 있다.
절연막(109a 및 109b)에 대해서는, 절연막(107)의 재료 등에 대한 설명을 참조할 수 있다. 절연막(109a 및 109b)은 ALD법에 의하여 형성하는 것이 바람직하다.
또한, 게이트 전극(105)을 마스크로서 사용한 불순물의 첨가를, 반드시 행할 필요는 없다. 그 경우의 예를 도 9의 (A) 내지 (C)에 도시하였다. 도 9의 (A) 내지 (C)에서 게이트 전극(105)의 단부는 소스 전극(103a) 및 드레인 전극(103b)의 단부와 일치되지 않았지만, 본 발명의 일 형태는 이에 한정되지 않고, 게이트 전극(105)의 단부가 소스 전극(103a) 및 드레인 전극(103b)의 단부와 일치되어도 좋다.
<변형예 4>
도 10의 (A) 내지 (C)에 도시된 트랜지스터(150d)의 구조와 같이, 소스 전극(103a) 및 드레인 전극(103b)은 산화물 반도체막(101b) 위에만 접촉되도록 제공되어도 좋다.
또한, 소스 전극(103a) 및 드레인 전극(103b)은, 산화물 반도체막(101a 및 101b)을 에칭할 때에 사용하는 하드 마스크로서 기능하는 막을 가공함으로써 형성되어도 좋다.
배선(115a)은 절연막(108)에 제공된 개구를 통하여 소스 전극(103a)에 전기적으로 접속된다. 배선(115b)은 절연막(108)에 제공된 개구를 통하여 드레인 전극(103b)에 전기적으로 접속된다. 또한, 배선(115a) 및 배선(115b)의 재료 등에 대해서는, 소스 전극(103a) 및 드레인 전극(103b)에 대한 설명을 참조할 수 있다.
또한, 본 실시형태에 기재된 구조 및 방법 등은 다른 실시형태 및 실시예에 기재된 구조 및 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 2)
본 실시형태에서는, 상술한 실시형태에 기재된 반도체 장치에 포함되는 트랜지스터의 산화물 반도체막에 적용할 수 있는 일 형태에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 분류된다. 비단결정 산화물 반도체막은, CAAC-OS(c-axis aligned crystalline oxide semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 및 비정질 산화물 반도체막 등 중 어느 것을 포함한다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 가지는 산화물 반도체막 중 하나이다.
투과 전자 현미경(transmission electron microscope: TEM)을 사용하여 얻어지는 CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에는, 복수의 결정부가 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서 결정부들의 경계, 즉 결정립계는 명확히 관찰되지 않는다. 그러므로, CAAC-OS막에서 결정립계로 인한 전자 이동도의 저하는 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 고분해능 단면 TEM 이미지에 따르면, 금속 원자들이 결정부에서 층상으로 배열되어 있다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이하, CAAC-OS막이 형성되는 표면을 형성 표면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형태를 가지며 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
한편, 샘플 표면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 고분해능 평면 TEM 이미지에 따르면, 금속 원자들이 결정부에서 삼각형 또는 육각형의 형상으로 배열되어 있다. 그러나, 상이한 결정부들 간에 금속 원자의 배열의 규칙성은 없다.
XRD(X-ray diffraction: X선 회절) 장치를 사용하여 CAAC-OS막의 구조 분석을 행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면 회절각(2θ)이 31° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 가지고, 형성 표면 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 c축이 배향되어 있는 것을 가리킨다.
또한, InGaZnO4 결정을 가지는 CAAC-OS막을 out-of-plane법으로 분석하면, 2θ가 31° 부근일 때의 피크에 더하여, 2θ가 36° 부근일 때에도 피크가 관찰될 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS막의 일부에, c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 2θ가 31° 부근일 때에 피크가 나타나는 것이 바람직하고, 2θ가 36° 부근일 때에 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 특히 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 실리콘 등의 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에 산화물 반도체막에 함유되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체막에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 수소가 포획되면 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리 수가 작은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"의 상태라고 한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 그러므로, 이 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 이 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 트랩된 전하는 방출될 때까지 긴 시간이 걸려 마치 고정 전하처럼 작용할 수 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
CAAC-OS막을 트랜지스터에 사용하면, 가시광 또는 자외선의 조사로 인한 트랜지스터의 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, 고분해능 TEM 이미지에서 결정부가 관찰되는 영역과, 결정부가 명확하게 관찰되지 않는 영역을 가진다. 대부분의 경우, 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 크기가 1nm 이상 3nm 이하인 미결정을 특히 nc(nanocrystal: 나노 결정)라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS막의 고분해능 TEM 이미지에서는, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS막의 상이한 결정부들 간에서 결정의 배향에 규칙성은 없다. 그러므로, 막 전체에서 배향이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별될 수 없는 경우가 있다. 예를 들어 결정부의 크기보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법으로 nc-OS막의 구조 분석을 행하면, 결정면을 가리키는 피크가 나타나지 않는다. 또한, 결정부의 크기보다 프로브 직경이 큰 전자 빔(예를 들어, 50nm 이상)을 사용하여 얻은 nc-OS막의 제한 시야 전자 회절 패턴에서는 헤일로(halo) 패턴이 나타난다. 한편, 프로브 직경이 결정부의 크기와 가깝거나 작은 전자 빔을 사용하여 얻은 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 휘도가 높고 원형(고리형) 패턴의 영역이 나타나는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막에 비하여 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 낮다. 또한, nc-OS막의 상이한 결정부들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 가지고 결정부를 가지지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 무정형 상태를 가진다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부는 보이지 않는다.
XRD 장치를 사용하여 out-of-plane법으로 비정질 산화물 반도체막의 구조 분석을 행하면, 결정면을 가리키는 피크가 나타나지 않는다. 비정질 산화물 반도체막에 전자 회절을 행하면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체막에 나노빔 전자 회절을 행하면, 스폿이 관찰되지 않고 헤일로 패턴이 나타난다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물성을 가지는 구조를 가질 수 있다. 이러한 구조를 가지는 산화물 반도체막을, 특히 amorphous-like OS(amorphous-like oxide semiconductor)막이라고 한다.
amorphous-like OS막의 고분해능 TEM 이미지에서 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서는 결정부가 명확하게 관찰되는 영역과 결정부가 관찰되지 않는 영역이 있다. TEM 관찰에 이용되는 미량의 전자 빔에 의하여 유발되는 amorphous-like OS막의 결정화로 인하여, 결정부의 성장이 일어나는 경우가 있다. 한편, 질이 좋은 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화는 거의 일어나지 않는다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 2개의 Ga-Zn-O층이 포함되는 층상 구조를 가진다. InGaZnO4 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 쌓인 구조를 가진다. 따라서, 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 그러므로, 고분해능 TEM 이미지에서 격자 줄무늬(lattice fringe)에 착안할 때, 격자간 거리가 0.28nm 이상 0.30nm 이하인 격자 줄무늬는 각각 InGaZnO4 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, amorphous-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상의 막을 포함하는 적층막이어도 좋다.
또한, 본 실시형태에 기재된 구조 및 방법 등은 다른 실시형태 및 실시예에 기재된 구조 및 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터를 포함하는 회로의 예에 대하여 도면을 참조하여 설명한다.
[단면 구조]
도 12의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다. 도 12의 (A)에 도시된 반도체 장치는, 제 1 반도체 재료를 함유하는 트랜지스터(2200)를 하부에, 그리고 제 2 반도체 재료를 함유하는 트랜지스터(2100)를 상부에 포함한다. 트랜지스터(2100)로서는 상술한 실시형태에 기재된 트랜지스터 중 어느 것을 사용할 수 있고, 도 12의 (A)에는 트랜지스터(2100)로서 트랜지스터(150)를 사용하는 예를 나타내었다. 일점쇄선의 왼쪽에 트랜지스터의 채널 길이 방향의 단면도가 있고, 일점쇄선의 오른쪽에 트랜지스터의 채널 폭 방향의 단면도가 있다.
또한, 트랜지스터(2100)에 백 게이트를 제공하여도 좋다.
제 1 및 제 2 반도체 재료들은 밴드 갭이 상이한 것이 바람직하다. 예를 들어, 제 1 반도체 재료는 산화물 반도체 외의 반도체 재료(이러한 반도체 재료의 예에는 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 및 유기 반도체가 포함됨)로 할 수 있고, 제 2 반도체 재료는 산화물 반도체로 할 수 있다. 단결정 실리콘 등 산화물 반도체 외의 재료를 사용한 트랜지스터는 쉽게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 오프 상태 전류가 낮다.
트랜지스터(2200)는 n채널 트랜지스터 또는 p채널 트랜지스터의 어느 쪽이어도 좋고, 회로에 따라 적절한 트랜지스터를 사용한다. 또한, 산화물 반도체를 포함하는 본 발명의 일 형태에 따른 트랜지스터를 사용하는 것을 제외하고는, 반도체 장치에 사용하는 재료 또는 구조 등, 반도체 장치의 구체적인 구조는 여기에 기재된 것에 반드시 한정되는 것은 아니다.
도 12의 (A)는 절연막(2201) 및 절연막(2207)을 개재하여 트랜지스터(2200) 위에 트랜지스터(2100)가 제공되는 구조를 도시한 것이다. 트랜지스터(2200)와 트랜지스터(2100) 사이에는 복수의 배선(2202)이 제공되어 있다. 또한, 절연막들에 매립된 복수의 플러그(2203)를 통하여, 절연막들 위아래에 제공된 배선들 및 전극들이 서로 전기적으로 접속되어 있다. 트랜지스터(2100)를 덮는 절연막(2204), 절연막(2204) 위의 배선(2205), 및 트랜지스터(2100)의 한 쌍의 전극에도 사용되는 도전막을 가공함으로써 얻어지는 배선(2206)이 제공되어 있다.
2종류의 트랜지스터가 적층되기 때문에, 회로에 의하여 점유되는 면적을 줄일 수 있고, 복수의 회로를 고집적화할 수 있다.
여기서, 하부에 제공되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용하는 경우, 트랜지스터(2200)의 반도체막 부근에 제공되는 절연막 내의 수소가 실리콘의 댕글링 본드(dangling bond)를 종단시키고, 이에 따라 트랜지스터(2200)의 신뢰성이 향상될 수 있다. 한편, 상부에 제공되는 트랜지스터(2100)에 산화물 반도체를 사용하는 경우, 트랜지스터(2100)의 반도체막 부근에 제공되는 절연막 내의 수소가 산화물 반도체 내에 캐리어를 생성시키는 요인이 되고, 이에 따라 트랜지스터(2100)의 신뢰성이 저하될 수 있다. 따라서, 실리콘계 반도체 재료를 사용하여 형성된 트랜지스터(2200) 위에 산화물 반도체를 사용하여 형성되는 트랜지스터(2100)를 제공하는 경우, 트랜지스터들(2100 및 2200) 사이에 수소의 확산을 방지하는 기능을 가지는 절연막(2207)을 제공하는 것이 특히 효과적이다. 절연막(2207)에 의하여 수소가 하부에 머무르게 되어, 트랜지스터(2200)의 신뢰성이 향상된다. 또한, 절연막(2207)은 하부에서 상부로의 수소의 확산을 억제하기 때문에, 트랜지스터(2100)의 신뢰성도 향상될 수 있다.
절연막(2207)은 예를 들어, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성할 수 있다.
또한, 산화물 반도체막을 포함하는 트랜지스터(2100)를 덮도록, 트랜지스터(2100) 위에 수소의 확산을 방지하는 기능을 가지는 차단막(2208)(트랜지스터(150)에서의 절연막(107)에 상당함)을 형성하는 것이 바람직하다. 차단막(2208)에는, 절연막(2207)과 비슷한 재료를 사용할 수 있고, 특히 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소의 양쪽의 투과를 방지하는 차단(블로킹) 효과가 높다. 그러므로, 트랜지스터(2100)를 덮는 차단막(2208)으로서 산화 알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체막으로부터 산소가 방출되는 것, 그리고 산화물 반도체막에 물 및 수소가 들어가는 것을 방지할 수 있다.
또한 트랜지스터(2200)는 플레이너(planar)형 트랜지스터에 한정되지 않고, 다양한 종류의 트랜지스터로 할 수 있다. 예를 들어, 핀(fin)형 트랜지스터 또는 트라이 게이트(tri-gate) 트랜지스터 등으로 할 수 있다. 이러한 경우의 단면도의 예를 도 12의 (D)에 나타내었다. 반도체 기판(2211) 위에 절연막(2212)이 제공되어 있다. 반도체 기판(2211)은 얇은 팁(핀이라고도 함)을 가진 돌출부를 가진다. 또한 돌출부 위에 절연막을 제공하여도 좋다. 절연막은 돌출부를 형성할 때에 반도체 기판(2211)이 에칭되는 것을 방지하기 위한 마스크로서 기능한다. 돌출부는 반드시 얇은 팁을 가질 필요는 없고, 예를 들어 직육면체 형상의 돌출부 및 두꺼운 팁을 가진 돌출부도 허용 가능하다. 반도체 기판(2211)의 돌출부 위에는 게이트 절연막(2214)이 제공되고, 게이트 절연막(2214) 위에 게이트 전극(2213)이 제공되어 있다. 본 실시형태에서는 게이트 전극(2213)이 2층 구조를 가지지만, 본 발명은 이 예에 한정되지 않고, 게이트 전극(2213)이 단층 구조 또는 3개 이상의 층을 포함하는 다층 구조를 가져도 좋다. 반도체 기판(2211)에는 소스 및 드레인 영역들(2215)이 형성되어 있다. 또한 여기서는 반도체 기판(2211)이 돌출부를 가지는 예를 나타내었지만, 본 발명의 일 형태에 따른 반도체 장치는 이에 한정되지 않는다. 예를 들어, SOI 기판을 가공함으로써 돌출부를 가진 반도체 영역을 형성하여도 좋다.
[회로 구성의 예]
상술한 구조에서, 트랜지스터(2100 및 2200)의 전극들은 다양한 형태로 접속될 수 있으므로, 다양한 회로를 구성할 수 있다. 이하에서는 본 발명의 일 형태에 따른 반도체 장치를 사용하여 실현할 수 있는 회로 구성의 예를 설명한다.
[CMOS 회로]
도 12의 (B)의 회로도는 p채널 트랜지스터(2200)와 n채널 트랜지스터(2100)를 서로 직렬로 접속하고, 이들의 게이트를 서로 접속한 소위 CMOS 회로의 구성을 나타낸 것이다.
[아날로그 스위치]
도 12의 (C)의 회로도는 트랜지스터들(2100 및 2200)의 소스를 서로 접속하고 트랜지스터들(2100 및 2200)의 드레인을 서로 접속한 구성을 나타낸 것이다. 이러한 구성에 의하여, 트랜지스터들은 소위 아날로그 스위치로서 기능할 수 있다.
[메모리 장치의 예]
본 발명의 일 형태에 따른 트랜지스터를 포함하고, 전력이 공급되지 않을 때에도 저장된 데이터를 유지할 수 있고, 또한 기록 사이클 수에 제한이 없는 반도체 장치(메모리 장치)의 예를 도 13의 (A) 내지 (C)에 나타내었다.
도 13의 (A)에 도시된 반도체 장치는 제 1 반도체 재료를 함유하는 트랜지스터(3200), 제 2 반도체 재료를 함유하는 트랜지스터(3300), 및 커패시터(3400)를 포함한다. 또한, 트랜지스터(3300)로서 상술한 트랜지스터들 중 어느 것을 사용할 수 있다.
도 13의 (B)는 도 13의 (A)에 도시된 반도체 장치의 단면도이다. 단면도에서의 반도체 장치는, 트랜지스터(3300)에 백 게이트가 제공되는 구조를 가진다.
트랜지스터(3300)에서, 채널은 산화물 반도체를 포함하는 반도체막에 형성된다. 트랜지스터(3300)의 오프 상태 전류가 낮기 때문에, 저장된 데이터가 오랫동안 유지될 수 있다. 바꿔 말하면, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 낮은 반도체 메모리 장치를 제공할 수 있기 때문에 소비전력을 충분히 저감할 수 있다.
도 13의 (A)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극에 전기적으로 접속되어 있다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극에 전기적으로 접속되어 있다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되어 있다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극에 전기적으로 접속되어 있다. 트랜지스터(3200)의 게이트 전극은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽, 그리고 커패시터(3400)의 제 1 단자에 전기적으로 접속되어 있다. 제 5 배선(3005)은 커패시터(3400)의 제 2 단자에 전기적으로 접속되어 있다.
도 13의 (A)에서의 반도체 장치는, 트랜지스터(3200)의 게이트 전극의 전위가 유지될 수 있는 특징을 가지기 때문에 다음과 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 설정하여 트랜지스터(3300)를 온으로 한다. 이에 따라, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 커패시터(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트에 소정의 전하가 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이하 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 오프가 되는 전위로 설정하여, 트랜지스터(3300)를 오프로 한다. 이에 따라, 트랜지스터(3200)의 게이트에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 상태 전류는 매우 낮기 때문에, 트랜지스터(3200)의 게이트의 전하가 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 공급하면서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(3200)의 게이트에 유지된 전하의 양에 따라, 제 2 배선(3002)의 전위가 변동된다. 이는 일반적으로, 트랜지스터(3200)로서 n채널 트랜지스터를 사용하면, 트랜지스터(3200)의 게이트 전극에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압(V th _H)이 트랜지스터(3200)의 게이트 전극에 로 레벨 전하가 주어질 때의 외견상 문턱 전압(V th _L)보다 낮기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(3200)를 온으로 하는 데 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 V th _H와 V th _L 사이의 전위(V 0)로 설정함으로써, 트랜지스터(3200)의 게이트에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에 있어서 트랜지스터(3200)의 게이트에 하이 레벨 전하가 공급되고, 제 5 배선(3005)의 전위가 V 0(>V th _H)이면, 트랜지스터(3200)는 온이 된다. 기록에 있어서 트랜지스터(3200)의 게이트에 로 레벨 전하가 공급되는 경우에는, 제 5 배선(3005)의 전위가 V 0(<V th _L)이더라도 트랜지스터(3200)는 오프로 유지된다. 따라서, 제 2 배선(3002)의 전위를 판정함으로써, 트랜지스터(3200)의 게이트에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 배열되어 있는 경우에는, 원하는 메모리 셀의 데이터만을 판독할 수 있을 필요가 있다. 데이터를 판독하지 않는 경우, 게이트의 상태에 상관없이 트랜지스터(3200)가 오프가 되는 전위, 즉 V th _H보다 낮은 전위를 제 5 배선(3005)에 공급하여도 좋다. 또는, 게이트의 상태에 상관없이 트랜지스터(3200)가 온이 되는 전위, 즉 V th _L보다 높은 전위를 제 5 배선(3005)에 공급하여도 좋다.
도 13의 (C)에 도시된 반도체 장치는, 트랜지스터(3200)가 제공되지 않은 점에서 도 13의 (A)에 도시된 반도체 장치와 다르다. 이 경우, 도 13의 (A)에 도시된 반도체 장치와 비슷한 식으로 데이터의 기록 및 유지 동작을 행할 수 있다.
여기서, 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온이 되면 플로팅 상태에 있는 제 3 배선(3003)과 커패시터(3400)가 서로 전기적으로 접속되고, 제 3 배선(3003)과 커패시터(3400) 사이에서 전하가 재분배된다. 그 결과 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 커패시터(3400)의 제 1 단자의 전위(또는 커패시터(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 커패시터(3400)의 제 1 단자의 전위가 V이고, 커패시터(3400)의 용량이 C이고, 제 3 배선(3003)의 용량 성분이 C B이고, 전하의 재분배 전의 제 3 배선(3003)의 전위가 VB0일 때, 전하의 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이다. 따라서 메모리 셀이 커패시터(3400)의 제 1 단자의 전위가 V 1 및 V 0(V 1>V 0)인 두 가지 상태 중 어느 쪽에 있는 것으로 가정하면, 전위(V 1)를 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))는 전위(V 0)를 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 제 1 반도체 재료를 함유하는 트랜지스터를 사용하고, 제 2 반도체 재료를 함유하는 트랜지스터를 트랜지스터(3300)로서 구동 회로 위에 적층하여도 좋다.
산화물 반도체를 사용하여 형성되는 채널 형성 영역을 가지고 오프 상태 전류가 매우 낮은 트랜지스터를 본 실시형태에 기재된 반도체 장치에 적용하면, 반도체 장치는 저장된 데이터를 매우 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 소비전력이 충분히 저감된다. 또한, 전력이 공급되지 않을 때(다만, 전위는 고정되어 있는 것이 바람직함)에도 저장된 데이터가 오랫동안 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는 데이터의 기록에 높은 전압이 필요하지 않고 소자의 열화 문제가 없다. 종래의 비휘발성 메모리와 달리, 예를 들어 플로팅 게이트에/로부터 전자를 주입 및 추출할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 발생되기 어렵다. 즉, 개시된 발명의 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되고 있는 데이터의 재기록 가능 횟수에 제한이 없으며, 그 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에 고속 동작을 쉽게 실현할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서, 상술한 실시형태에 기재된 트랜지스터 또는 상술한 실시형태에 기재된 메모리 장치를 포함하는 RF 태그에 대하여 도 14를 참조하여 설명한다.
본 실시형태의 RF 태그는 메모리 회로를 포함하고, 메모리 회로에 필요한 데이터를 저장하고, 비접촉 수단, 예를 들어 무선 통신을 사용하여 외부에 데이터를 송신하거나 외부로부터 데이터를 수신한다. 이들 특징에 의하여, 예를 들어 RF 태그는 개개의 정보를 판독함으로써 물체 등을 인식하는 개체 인증 시스템에 사용될 수 있다. 또한, RF 태그를 이 목적으로 사용하기 위해서는 매우 높은 신뢰성을 가지고 있는 것이 요구된다.
RF 태그의 구성에 대하여 도 14를 참조하여 설명한다. 도 14는 RF 태그의 구성예를 도시한 블록도이다.
도 14에 나타낸 바와 같이, RF 태그(800)는 통신 장치(801)(질문기 또는 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 메모리 회로(810), 및 ROM(811)을 포함한다. 복조 회로(807)에 포함되는 정류 기능을 가지는 트랜지스터는 역전류를 충분히 낮게 할 수 있는 재료, 예를 들어 산화물 반도체를 사용하여 형성되어도 좋다. 이에 의하여, 역전류의 발생으로 인하여 정류 기능이 약해지는 현상을 억제할 수 있고, 또한 복조 회로로부터의 출력의 포화를 방지할 수 있다. 바꿔 말하면, 복조 회로에 대한 입력과 복조 회로로부터의 출력이 선형 관계에 가까운 관계가 될 수 있다. 또한, 데이터 전송 방식은 다음 3가지 방식으로 크게 분류된다: 한 쌍의 코일이 서로 마주 보도록 제공되며 상호 유도에 의하여 서로 통신을 하는 전자기 결합 방식, 유도 전자계를 사용하여 통신을 하는 전자기 유도 방식, 및 전파를 사용하여 통신을 하는 전파 방식이다. 본 실시형태에 기재된 RF 태그(800)에는 이들 중 어느 방식이나 사용할 수 있다.
다음에, 각 회로의 구조에 대하여 설명한다. 안테나(804)는 통신 장치(801)에 접속된 안테나(802)와 무선 신호(803)를 주고받는다. 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어 반파 배전압 정류하고, 정류 회로(805)의 후단에 제공된 커패시터에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성한다. 또한 정류 회로(805)의 입력 측 또는 출력 측에 리미터 회로를 제공하여도 좋다. 리미터 회로는, 입력 교류 신호의 진폭이 크고 내부 생성 전압이 높은 경우에, 특정의 전력 이상의 전력이 후단의 회로에 입력되지 않도록 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하여 각 회로에 공급한다. 또한, 정전압 회로(806)는 리셋 신호 생성 회로를 포함하여도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하는 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검파에 의하여 복조하고, 복조 신호를 생성한다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 행한다.
논리 회로(809)는 복조 신호를 해석하여 처리한다. 메모리 회로(810)는 입력된 데이터를 유지하며, 로 디코더(row decoder), 칼럼 디코더(column decoder), 및 메모리 영역 등을 포함한다. 또한, ROM(811)은 개체 번호(ID) 등을 저장하고, 처리에 따라 그것을 출력한다.
또한 상술한 각 회로를 제공할지 여부는 필요에 따라 적절히 결정할 수 있다.
여기서, 상술한 실시형태에 기재된 메모리 장치를 메모리 회로(810)로서 사용할 수 있다. 본 발명의 일 형태에 따른 메모리 회로는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있기 때문에 RF 태그에 적합하게 사용될 수 있다. 또한, 본 발명의 일 형태에 따른 메모리 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리보다 매우 낮기 때문에, 데이터의 판독과 데이터의 기록에서의 최대 통신 거리의 차를 방지할 수 있다. 또한, 데이터의 기록에서의 전력 부족에 기인하는 오동작 또는 부정확한 기록을 억제할 수 있다.
본 발명의 일 형태에 따른 메모리 회로는 비휘발성 메모리로서 사용될 수 있기 때문에 ROM(811)으로서 사용될 수도 있다. 이 경우, 제작자는 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도로 준비하여, 사용자가 데이터를 자유로이 재기록하지 못하게 하는 것이 바람직하다. 제작자가 출하 전에 개체 번호를 부여하고 나서 제품의 출하를 시작하기 때문에, 제작된 모든 RF 태그에 개체 번호를 붙이는 대신에, 출하할 좋은 제품에만 개체 번호를 붙일 수 있다. 따라서, 출하된 제품의 개체 번호가 연속되고, 출하된 제품에 대응한 고객 관리가 용이하게 행해진다.
또한, 본 실시형태는 본 명세서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 기재된 메모리 장치를 포함하는 CPU에 대하여 설명한다.
도 15는 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 구성 요소로서 적어도 부분적으로 포함하는 CPU의 구성예를 도시한 블록도이다.
도 15에 도시된 CPU는 기판(1190) 위에, ALU(1191)(arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩 위에 제공되어도 좋다. 도 15에서의 CPU는 구성을 간략화한 예일 뿐, 실제의 CPU는 용도에 따라 다양한 구성을 가질 수 있다는 것은 말할 나위 없다. 예를 들어, CPU는 다음과 같은 구성을 가져도 좋다: 도 15에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고; 복수의 코어를 포함하고; 코어들이 병렬로 동작한다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는, 예를 들어 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은, 인스트럭션 디코더(1193)에 입력되어 디코딩된 다음에, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 따라 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호에 기초하여 내부 클럭 신호를 생성하기 위한 내부 클럭 발생기를 포함하며, 내부 클럭 신호를 상술한 회로에 공급한다.
도 15에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 사용할 수 있다.
도 15에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 데이터의 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 또는 커패시터에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 커패시터에 의한 데이터 유지가 선택되면 커패시터에 데이터가 재기록되고 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 16은 레지스터(1196)로서 사용될 수 있는 메모리 소자의 회로도의 예이다. 메모리 소자(1200)는 전력 공급이 정지되면 저장된 데이터가 휘발되는 회로(1201), 전력 공급이 정지되어도 저장된 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 커패시터(1207), 및 선택 기능을 가지는 회로(1220)를 포함한다. 회로(1202)는 커패시터(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 메모리 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서, 회로(1202)로서 상술한 실시형태에 기재된 메모리 장치를 사용할 수 있다. 메모리 소자(1200)에 대한 전원 전압의 공급이 정지될 때, 접지 전위(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프가 되는 전위가 트랜지스터(1209)의 제 1 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)가 저항 소자 등의 부하를 통하여 접지된다.
여기서, 스위치(1203)가 하나의 도전형을 가지는 트랜지스터(1213)(예를 들어, n채널 트랜지스터)이고 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 가지는 트랜지스터(1214)(예를 들어, p채널 트랜지스터)인 예를 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 커패시터(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속되고, 그 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 커패시터(1207)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)라고 한다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)를 공급받을 수 있다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속된다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)를 공급받을 수 있다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속된다.
트랜지스터 또는 배선 등의 기생 용량을 적극적으로 이용하는 경우, 반드시 커패시터(1207) 및 커패시터(1208)를 제공할 필요는 없다.
트랜지스터(1209)의 제 1 게이트에 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대해서는, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치들 중 한쪽의 제 1 단자와 제 2 단자가 도통 상태일 때, 스위치들 중 다른 쪽의 제 1 단자와 제 2 단자는 비도통 상태이다.
또한, 도 16에서의 트랜지스터(1209)는 제 2 게이트(제 2 게이트 전극: 백 게이트)를 가지는 구조이다. 제어 신호(WE)는 제 1 게이트에 입력될 수 있고 제어 신호(WE2)는 제 2 게이트에 입력될 수 있다. 제어 신호(WE2)는 일정한 전위의 신호이다. 일정한 전위로서는 예를 들어, 접지 전위(GND) 또는 트랜지스터(1209)의 소스 전위보다 낮은 전위를 선택한다. 제어 신호(WE2)는 트랜지스터(1209)의 문턱 전압을 제어하기 위한 전위 신호이고, 게이트 전압 0V에서의 트랜지스터(1209)의 드레인 전류를 더 저감할 수 있다. 제어 신호(WE2)는 제어 신호(WE)와 동일한 전위의 신호이어도 좋다. 또한, 트랜지스터(1209)로서 제 2 게이트를 가지지 않는 트랜지스터를 사용하여도 좋다.
회로(1201)에 유지된 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된다. 도 16은 회로(1201)로부터 출력되는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호가 회로(1220)를 통하여 회로(1201)에 입력된다.
도 16의 예에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어 회로(1201)가, 입력 단자로부터 입력되는 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드를 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 이 노드에 입력할 수 있다.
도 16에서 메모리 소자(1200)에 포함되는, 트랜지스터(1209)를 제외한 트랜지스터들은 각각 산화물 반도체 외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 트랜지스터는 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또는, 메모리 소자(1200)에서의 모든 트랜지스터가, 산화물 반도체막에 채널이 형성되는 트랜지스터이어도 좋다. 또는, 메모리 소자(1200)에서, 트랜지스터(1209) 외에 산화물 반도체막에 채널이 형성되는 트랜지스터가 포함될 수 있고, 나머지 트랜지스터에 산화물 반도체 외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터가 사용될 수 있다.
도 16에서의 회로(1201)로서 예를 들어 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서는 예를 들어 인버터 또는 클럭드 인버터를 사용할 수 있다.
메모리 소자(1200)에 전원 전압이 공급되지 않는 기간 중, 본 발명의 일 형태에 따른 반도체 장치는 회로(1202)에 제공된 커패시터(1208)에 의하여, 회로(1201)에 저장된 데이터를 유지할 수 있다.
산화물 반도체막에 채널이 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 산화물 반도체막에 채널이 형성되는 트랜지스터의 오프 상태 전류는, 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터보다 현저히 낮다. 그러므로, 이 트랜지스터를 트랜지스터(1209)로서 사용하면, 메모리 소자(1200)에 전원 전압이 공급되지 않는 기간 중에도 커패시터(1208)에 유지된 신호가 오랫동안 유지된다. 따라서, 메모리 소자(1200)는 전원 전압의 공급이 정지되는 기간 중에도 저장된 내용(데이터)을 유지할 수 있다.
상술한 메모리 소자는 스위치(1203) 및 스위치(1204)로 프리차지 동작을 행하기 때문에, 전원 전압의 공급이 재개되고 나서 회로(1201)가 원래의 데이터를 다시 유지하는 데 필요한 시간을 단축할 수 있다.
회로(1202)에 있어서, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 따라서, 메모리 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 것으로 변환되고, 회로(1202)로부터 판독될 수 있다. 그 결과, 커패시터(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 변동되어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 메모리 장치에 상술한 메모리 소자(1200)를 적용함으로써, 전원 전압의 공급 정지로 인하여 메모리 장치의 데이터가 소실되는 것을 방지할 수 있다. 또한, 메모리 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전력 공급이 정지되기 전과 동일한 상태로 복귀할 수 있다. 따라서, 프로세서, 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전력 공급을 정지할 수 있어 소비전력이 저감된다.
본 실시형태에서는 메모리 소자(1200)를 CPU에 사용하지만, 메모리 소자(1200)는 DSP(digital signal processor), 커스텀 LSI, 또는 PLD(programmable logic device) 등의 LSI, 및 RF(radio frequency) 장치에도 사용할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터를 사용한 표시 장치의 구성예에 대하여 설명한다.
[구성예]
도 17의 (A)는 본 발명의 일 형태에 따른 표시 장치의 상면도이다. 도 17의 (B)는 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다. 도 17의 (C)는 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다.
화소부의 트랜지스터는 상술한 실시형태에 따라 형성될 수 있다. 트랜지스터는 쉽게 n채널 트랜지스터로 형성할 수 있기 때문에, n채널 트랜지스터를 사용하여 형성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일한 기판 위에 형성할 수 있다. 이와 같이 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 화소부 또는 구동 회로에 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 17의 (A)는 액티브 매트릭스 표시 장치의 상면도의 예를 도시한 것이다. 표시 장치의 기판(700) 위에 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가 형성된다. 화소부(701)에는, 신호선 구동 회로(704)로부터 연장된 복수의 신호선이 배치되고, 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 연장된 복수의 주사선이 배치된다. 또한 주사선과 신호선이 교차하는 각 영역에는 표시 소자를 포함하는 화소들이 매트릭스로 제공된다. 표시 장치의 기판(700)은 FPC(flexible printed circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러 또는 컨트롤러 IC라고도 함)에 접속된다.
도 17의 (A)에서 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가, 화소부(701)가 형성된 기판(700) 위에 형성되어 있다. 따라서, 구동 회로 등, 외부에 제공되는 부품의 수를 줄일 수 있으므로 비용의 절감을 실현할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공하면 배선을 연장시킬 필요가 있고, 배선 접속의 수가 늘어난다. 구동 회로를 기판(700) 위에 제공하면 배선 접속의 수를 줄일 수 있다. 그 결과 신뢰성 또는 수율의 향상을 실현할 수 있다. 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704) 중 하나 이상은 기판(700)에 탑재되어도 좋고, 또는 기판(700) 외부에 제공되어도 좋다.
[액정 표시 장치]
도 17의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA 액정 표시 장치의 화소에 적용 가능한 화소 회로를 예로서 도시하였다.
이 화소 회로는 하나의 화소가 복수의 화소 전극층을 포함하는 구조에 적용될 수 있다. 화소 전극층들은 상이한 트랜지스터들에 접속되고, 트랜지스터들은 상이한 게이트 신호로 구동될 수 있다. 따라서, 멀티 도메인 화소에서 개개의 화소 전극층에 인가되는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과 트랜지스터(717)의 게이트 배선(713)은 분리되어 있으므로, 이들에 상이한 게이트 신호가 공급될 수 있다. 한편, 데이터선(714)은 트랜지스터들(716 및 717)에 의하여 공유된다. 트랜지스터들(716 및 717) 각각으로서는 상술한 실시형태 중 어느 것에 기재된 트랜지스터를 적절히 사용할 수 있다. 그러므로, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
제 1 화소 전극층이 트랜지스터(716)에 전기적으로 접속되고, 제 2 화소 전극층이 트랜지스터(717)에 전기적으로 접속된다. 제 1 화소 전극층과 제 2 화소 전극층은 분리되어 있다. 제 1 화소 전극층 및 제 2 화소 전극층의 형상은 특별히 한정되지 않는다. 예를 들어, 제 1 화소 전극층은 V 모양이어도 좋다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)에 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)에 접속된다. 게이트 배선(712) 및 게이트 배선(713)에 상이한 게이트 신호를 공급하면 트랜지스터(716) 및 트랜지스터(717)의 동작의 타이밍을 다르게 할 수 있다. 그 결과, 액정의 배향을 제어할 수 있다.
또한, 커패시터 배선(710), 유전체로서 기능하는 게이트 절연막, 및 제 1 화소 전극층 또는 제 2 화소 전극층에 전기적으로 접속된 커패시터 전극을 사용하여 저장 커패시터(storage capacitor)가 형성되어도 좋다.
멀티 도메인 화소는 제 1 액정 소자(718) 및 제 2 액정 소자(719)를 포함한다. 제 1 액정 소자(718)는 제 1 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(719)는 제 2 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 화소 회로는 도 17의 (B)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 17의 (B)에 도시된 화소 회로에 스위치, 저항 소자, 커패시터, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
[유기 EL 표시 장치]
도 17의 (C)는 화소의 회로 구성의 또 다른 예를 도시한 것이다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자에서는, 발광 소자에 대한 전압의 인가에 의하여 한 쌍의 전극 중 한쪽으로부터 전자가, 한 쌍의 전극 중 다른 쪽으로부터 정공이, 발광성 유기 화합물을 함유하는 층에 주입되어 전류가 흐른다. 전자 및 정공이 재결합함으로써 발광성 유기 화합물이 여기(勵起)된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 광을 발한다. 이러한 메커니즘 때문에, 이 발광 소자를 전류 여기형 발광 소자라고 한다.
도 17의 (C)는 적용 가능한 화소 회로의 예를 도시한 것이다. 여기서는 하나의 화소가 2개의 n채널 트랜지스터를 포함한다. 또한, 이 화소 회로에 디지털 시간 계조 구동을 채용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용한 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭 트랜지스터(721), 구동 트랜지스터(722), 발광 소자(724), 및 커패시터(723)를 포함한다. 스위칭 트랜지스터(721)의 게이트 전극층은 주사선(726)에 접속되고, 스위칭 트랜지스터(721)의 제 1 전극(소스 전극층 및 드레인 전극층 중 한쪽)은 신호선(725)에 접속되고, 스위칭 트랜지스터(721)의 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 쪽)은 구동 트랜지스터(722)의 게이트 전극층에 접속된다. 구동 트랜지스터(722)의 게이트 전극층은 커패시터(723)를 통하여 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 1 전극은 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 2 전극은 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은, 공통 전극(728)과 동일한 기판 위에 형성된 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(721) 및 구동 트랜지스터(722)로서는 다른 실시형태에 기재된 트랜지스터들 중 어느 것을 적절히 사용할 수 있다. 이와 같이 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(727)에 공급되는 고전원 전위보다 낮다. 예를 들어 저전원 전위는 GND 또는 0V 등일 수 있다. 고전원 전위와 저전원 전위를, 발광 소자(724)의 순방향의 문턱 전압 이상으로 설정하고 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 공급하여 발광시킨다. 발광 소자(724)의 순방향 전압이란 원하는 휘도가 얻어지는 전압을 말하며 적어도 순방향의 문턱 전압을 포함한다.
또한, 커패시터(723) 대신에 구동 트랜지스터(722)의 게이트 용량을 사용하여도 좋고, 이로써 커패시터(723)를 생략할 수 있다.
다음에, 구동 트랜지스터(722)에 입력되는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동 트랜지스터(722)를 충분히 온 또는 오프로 하기 위한 비디오 신호를 구동 트랜지스터(722)에 입력한다. 구동 트랜지스터(722)를 선형 영역에서 동작시키기 위해서는, 전원선(727)의 전압보다 높은 전압을 구동 트랜지스터(722)의 게이트 전극층에 인가한다. 또한, 전원선 전압과 구동 트랜지스터(722)의 문턱 전압(Vth)의 합의 전압 이상의 전압을 신호선(725)에 인가한다.
아날로그 계조 구동을 행하는 경우, 발광 소자(724)의 순방향 전압과 구동 트랜지스터(722)의 문턱 전압(Vth)의 합의 전압 이상의 전압을 구동 트랜지스터(722)의 게이트 전극층에 인가한다. 구동 트랜지스터(722)를 포화 영역에서 동작시키는 비디오 신호를 입력함으로써 발광 소자(724)에 전류가 공급된다. 구동 트랜지스터(722)를 포화 영역에서 동작시키기 위해서는, 전원선(727)의 전위를 구동 트랜지스터(722)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호를 사용하면, 비디오 신호에 따라 발광 소자(724)에 전류를 공급할 수 있어 아날로그 계조 구동을 행할 수 있다.
또한, 본 발명의 화소 회로의 구성은 도 17의 (C)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 17의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 커패시터, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
상술한 실시형태 중 어느 것에 나타낸 트랜지스터를 도 17의 (A) 내지 (C)에 나타낸 회로에 사용하는 경우, 소스 전극(제 1 전극)은 저전위 측에 전기적으로 접속되고, 드레인 전극(제 2 전극)은 고전위 측에 전기적으로 접속된다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 위에서 예시한 전위, 예를 들어 소스 전극에 인가되는 전위보다 낮은 전위를, 도시되지 않은 배선을 통하여 제 2 게이트 전극에 입력하여도 좋다.
본 명세서 등에서 예를 들어, 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있고, 또는 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, EL(electroluminescence) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록상표), IMOD(간섭 변조) 소자, MEMS 셔터 표시 소자, 광 간섭형 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 포함하는 표시 소자 등 중 적어도 하나를 포함한다. 상술한 것 외에, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화하는 표시 매체를 포함하여도 좋다. 또한, EL 소자를 포함하는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED형 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록상표)), 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 종이가 포함된다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두가 알루미늄 또는 은 등을 함유하도록 형성된다. 이러한 경우, 반사 전극 아래에 SRAM 등의 메모리 회로를 제공할 수 있고, 이에 따라 소비전력이 저감된다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용한 표시 모듈에 대하여 도 18을 참조하여 설명한다.
도 18에서의 표시 모듈(8000)에는 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 인쇄 기판(8010), 및 배터리(8011)가 제공되어 있다. 또한, 백 라이트 유닛(8007), 배터리(8011), 및 터치 패널(8004) 등은 제공되지 않는 경우가 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은 저항식 터치 패널 또는 정전식 터치 패널로 할 수 있고, 표시 패널(8006)과 중첩되도록 형성하여도 좋다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 광 센서를 제공하여, 광학식 터치 패널 기능을 추가하여도 좋다. 표시 패널(8006)의 각 화소에 터치 센서용 전극을 제공하여, 정전식 터치 패널 기능을 추가하여도 좋다. 위치 입력 기능을 가지는 표시 모듈을 표시 패널(8006)로서 사용하여도 좋다. 또한, 위치 입력 기능은, 표시 패널(8006)에 터치 패널(8004)을 제공함으로써 추가할 수 있다.
백 라이트 유닛(8007)은 광원(8008)을 포함한다. 광원(8008)은 백 라이트 유닛(8007)의 단부에 제공하여도 좋고, 광 확산판을 사용하여도 좋다.
프레임(8009)은 표시 패널(8006)을 보호하며, 인쇄 기판(8010)에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로도 기능한다. 프레임(8009)은 방열판으로서 기능하여도 좋다.
인쇄 기판(8010)은 전원 회로, 및 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하기 위한 전원으로서는, 외부의 상용 전원 또는 별도로 제공되는 배터리(8011)를 사용하여도 좋다. 또한, 상용 전원을 사용하는 경우, 배터리(8011)는 반드시 필요한 것은 아니다.
표시 모듈(8000)에는 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고 재생되는 화상을 표시하기 위한 디스플레이를 가지는 장치)에 사용될 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 갖출 수 있는 전자 기기의 다른 예에는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 단말, 전자 서적 리더(e-book reader), 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 도 19의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 19의 (A)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 및 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 19의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 가지고 있지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 19의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 및 조작 키(916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 연결되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 변경 가능하다. 제 1 표시부(913) 상의 화상은 연결부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환되어도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 위치 입력 기능을 가지는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 추가할 수 있다. 또는, 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 위치 입력 기능을 추가할 수 있다.
도 19의 (C)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한 것이다.
도 19의 (D)는 하우징(931), 표시부(932), 및 리스트 밴드(933) 등을 포함하는 손목시계형 정보 단말을 도시한 것이다. 표시부(932)는 터치 패널이어도 좋다.
도 19의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 변경 가능하다. 표시부(943)에 표시되는 화상은 제 1 하우징(941)과 제 2 하우징(942) 사이의 연결부(946)에서의 각도에 따라 전환되어도 좋다.
도 19의 (F)는 차체(951), 차륜(952), 계기판(953), 및 라이트(954) 등을 포함하는 자동차의 예를 도시한 것이다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 형태에 따른 RF 장치의 응용예에 대하여 도 20의 (A) 내지 (F)를 참조하여 설명한다. RF 장치는 널리 사용되고 있으며, 예를 들어 지폐, 동전, 유가증권, 무기명 채권, 서류(예를 들어, 운전 면허증 또는 주민표, 도 20의 (A) 참조), 기록 매체(예를 들어, DVD 또는 비디오 테이프, 도 20의 (B) 참조), 탈 것들(예를 들어, 자전거, 도 20의 (C) 참조), 포장용기(예를 들어, 포장지 또는 보틀, 도 20의 (D) 참조), 개인 소지품(예를 들어, 가방 또는 안경, 도 20의 (E) 참조), 식품, 식물, 동물, 인체, 의류, 생활용품, 약 및 화학 약품 등의 의료품, 및 전자 기기(예를 들어, 액정 표시 장치, EL 표시 장치, 텔레비전 수상기, 또는 휴대 전화) 등의 물품, 또는 물품의 태그(도 20의 (E) 및 (F) 참조)에 제공될 수 있다.
본 발명의 일 형태에 따른 RF 장치(4000)는 물품의 표면에 부착되거나, 또는 물품에 매립되어 고정된다. 예를 들어, RF 장치(4000)는 책의 종이에 매립되거나, 또는 패키지의 유기 수지에 매립됨으로써 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 장치(4000)는 크기, 두께, 및 무게를 줄일 수 있기 때문에 물품의 디자인을 손상시키지 않고 물품에 고정될 수 있다. 또한, 지폐, 동전, 유가증권, 무기명 채권, 또는 서류 등에 본 발명의 일 형태에 따른 RF 장치(4000)를 제공함으로써 인증 기능을 가지게 할 수 있고, 이 인증 기능을 이용하여 위조를 방지할 수 있다. 또한, 포장용기, 기록 매체, 개인 소지품, 식품, 의류, 생활용품, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 장치를 제공함으로써, 검사 시스템 등의 시스템의 효율성을 향상시킬 수 있다. 탈 것들에도 본 발명의 일 형태에 따른 RF 장치를 제공함으로써 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RF 장치를 본 실시형태에 기재된 각 용도로 사용하면, 데이터의 기록 또는 판독 등의 동작을 위한 전력을 저감할 수 있기 때문에 최대 통신 거리의 증가로 이어진다. 또한, 전력이 공급되지 않는 상태에서도 데이터가 매우 오랫동안 유지될 수 있기 때문에, 데이터가 빈번하게 기록되거나 판독되지 않는 용도로 이 RF 장치를 바람직하게 사용할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시예 1)
본 실시예에서는 금속 산화물막의 결정 상태를 XRD(X-ray diffraction)에 의하여 측정하였다.
먼저, 실리콘 웨이퍼에 열산화막을 형성하였다. 열산화막은 HCl을 3% 함유하는 산소 분위기에서 950℃로 두께 100nm로 형성하였다. 다음에, 스퍼터링법에 의하여 열산화막 위에 두께 300nm의 산화 실리콘막을 형성하였다. 산화 실리콘막은 다음과 같이 형성하였다: 스퍼터링 타깃으로서 산화 실리콘을 사용하고, 스퍼터링 가스로서 유량 50sccm로 산소를 스퍼터링 장치의 처리 체임버에 공급하고, 처리 체임버 내의 압력을 0.4Pa로 제어하고, 1.5kW의 RF 전력을 공급하였다. 또한, 산화 실리콘막의 형성에 있어서의 기판 온도는 100℃이었다.
다음에, 산화 실리콘막 위에 금속 산화물막을 형성하였다. 금속 산화물막으로서는 두께 100nm의 Ga-Zn 산화물(GZO라고도 표기함)막을 형성하였다. GZO막은 아르곤과 산소의 혼합 분위기(아르곤 20sccm과 산소 10sccm)에서 원자수비 2:1로 Ga 및 Zn을 함유하는 스퍼터링 타깃(GZO(2:1)라고도 표기함)을 사용하여, 압력이 0.4Pa이고, 0.4kW의 RF(고주파) 전력을 인가하고, 타깃과 기판 사이의 거리가 130mm이고, 기판 온도가 200℃인 조건하에서 형성하였다. 상술한 공정을 거쳐 샘플을 제작하였다. 또한 다른 샘플을, 원자수비 10:1로 Ga 및 Zn을 함유하는 스퍼터링 타깃(GZO(10:1)라고도 표기함) 및 원자수비 20:1로 Ga 및 Zn을 함유하는 스퍼터링 타깃(GZO(20:1)라고도 표기함)을 사용하여 비슷한 조건하에서 제작하였다.
또한, 타깃의 원자수비가 Ga:Zn=x:y일 때, x/(x+y)는 GZO(2:1)에서는 0.67이고, GZO(10:1)에서는 0.91이고, 또는 GZO(20:1)에서는 0.95이다.
금속 산화물막의 조성을 ICP-MS(inductively coupled plasma mass spectrometry)에 의하여 측정하였다. GZO(2:1)를 사용하여 형성한 금속 산화물막의 원자수비의 조성은 Ga:Zn=2:0.6이었다. GZO(10:1)를 사용하여 형성한 금속 산화물막의 원자수비의 조성은 Ga:Zn=10:0.6이었다. GZO(20:1)를 사용하여 형성한 금속 산화물막의 원자수비의 조성은 Ga:Zn=20:0.7이었다. 또한, 금속 산화물막의 원자수비가 M:Zn=a:b일 때, a/(a+b)는 GZO(2:1)를 사용하여 형성한 금속 산화물막에서는 0.77이고, GZO(10:1)를 사용하여 형성한 금속 산화물막에서는 0.94이고, 또는 GZO(20:1)를 사용하여 형성한 금속 산화물막에서는 0.97이다.
비교를 위하여 GZO막 대신에, In:Ga:Zn=1:3:2[원자수비]의 타깃을 사용하여 형성한 두께 100nm의 IGZO막(이 막을 IGZO(132)막이라고도 함)을 샘플로서 제작하고, 두께 100nm의 산화 갈륨막(GaO x 막이라고도 함)을 다른 샘플로서 제작하였다. IGZO(132)막은 아르곤과 산소의 혼합 분위기(아르곤 30sccm과 산소 15sccm)에서 In:Ga:Zn=1:3:2[원자수비]의 타깃을 사용하여, 압력이 0.4Pa이고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리가 60mm이고, 기판 온도가 200℃인 조건하에서 형성하였다. GaO x 막은 아르곤과 산소의 혼합 분위기(아르곤 20sccm과 산소 10sccm)에서 Ga2O3의 스퍼터링 타깃을 사용하여, 압력이 0.4Pa이고, 0.4kW의 RF(고주파) 전력을 인가하고, 타깃과 기판 사이의 거리가 130mm이고, 기판 온도가 200℃인 조건하에서 형성하였다.
도 21은 out-of-plane법에 의하여 측정된, 제작한 샘플의 XRD 스펙트럼을 나타낸 것이다. 도 21에서, 세로축은 X선 회절 강도(임의 단위)를 나타내고, 가로축은 회절각 2θ(deg.)를 나타낸다. 또한 XRD 스펙트럼은, Bruker AXS에 의하여 제작된 X선 회절계 D8 ADVANCE를 사용하여 측정하였다.
IGZO(132)막은 스피넬 구조를 가지는 ZnGa2O4에서 유래하는 피크를 나타낸다. GaO x 막은 γ-Ga2O3에서 유래하는 피크를 나타낸다.
(실시예 2)
본 실시예에서는 금속 산화물막의 결정 상태를 XRD(X-ray diffraction)에 의하여 측정하였다.
먼저, 실리콘 웨이퍼에 열산화막을 형성하였다. 열산화막은 HCl을 3% 함유하는 산소 분위기에서 950℃로 두께 100nm로 형성하였다. 다음에, 스퍼터링법에 의하여 열산화막 위에 두께 300nm의 산화 실리콘막을 형성하였다. 산화 실리콘막은 다음과 같이 형성하였다: 스퍼터링 타깃으로서 산화 실리콘을 사용하고, 스퍼터링 가스로서 유량 50sccm로 산소를 스퍼터링 장치의 처리 체임버에 공급하고, 처리 체임버 내의 압력을 0.4Pa로 제어하고, 1.5kW의 RF 전력을 공급하였다. 또한, 산화 실리콘막의 형성에 있어서의 기판 온도는 100℃이었다.
다음에, 산화 실리콘막 위에 금속 산화물막을 형성하였다. 금속 산화물막으로서는 두께 100nm의 Ga-Zn 산화물(GZO라고도 표기함)막을 형성하였다. GZO막은 아르곤과 산소의 혼합 분위기(아르곤 20sccm과 산소 10sccm)에서 원자수비 3:1로 Ga 및 Zn을 함유하는 스퍼터링 타깃(GZO(3:1)라고도 표기함)을 사용하여, 압력이 0.4Pa이고, 0.4kW의 RF(고주파) 전력을 인가하고, 타깃과 기판 사이의 거리가 130mm이고, 기판 온도가 200℃인 조건하에서 형성하였다. 상술한 공정을 거쳐 샘플을 제작하였다. 또한 다른 샘플을, 원자수비 5:1로 Ga 및 Zn을 함유하는 스퍼터링 타깃(GZO(5:1)라고도 표기함)을 사용하여 비슷한 조건하에서 제작하였다.
또한, 타깃의 원자수비가 Ga:Zn=x:y일 때, x/(x+y)는 GZO(3:1)에서는 0.75이고, 또는 GZO(5:1)에서는 0.83이다.
금속 산화물막의 조성을 ICP-MS에 의하여 측정하였다. GZO(3:1)를 사용하여 형성한 금속 산화물막의 원자수비의 조성은 Ga:Zn=3:0.6이었다. GZO(5:1)를 사용하여 형성한 금속 산화물막의 원자수비의 조성은 Ga:Zn=5:0.6이었다. 또한, 금속 산화물막의 원자수비가 M:Zn=a:b일 때, a/(a+b)는 GZO(3:1)를 사용하여 형성한 금속 산화물막에서는 0.83이고, 또는 GZO(5:1)를 사용하여 형성한 금속 산화물막에서는 0.89이다.
도 29는 out-of-plane법에 의하여 측정된, 제작한 샘플의 XRD 스펙트럼을 나타낸 것이다. 도 29에서, 세로축은 X선 회절 강도(임의 단위)를 나타내고, 가로축은 회절각 2θ(deg.)를 나타낸다. 또한 XRD 스펙트럼은, Bruker AXS에 의하여 제작된 X선 회절계 D8 ADVANCE를 사용하여 측정하였다.
GZO(3:1)막은 GZO(5:1)막보다 높은 피크 강도를 나타낸다. 실시예 1 및 본 실시예는 금속 산화물막에서의 갈륨의 비율이 높아질수록 피크 강도가 높아지는 것을 증명하고 있다.
(실시예 3)
본 실시예에서는 트랜지스터를 제작하고, 제작한 트랜지스터의 전기 특성을 평가하였다.
먼저, 본 실시예의 샘플의 형성 방법에 대하여 설명한다.
실리콘 웨이퍼의 열산화에 의하여, 실리콘 웨이퍼 표면에 두께 100nm의 열산화막을 형성하였다. 열산화는 산소에 대하여 HCl을 3vol% 함유하는 열산화 분위기에서 950℃로 4시간 동안 행하였다.
그리고, 유량 2.3sccm의 실레인 및 유량 800sccm의 일산화이질소를 원료 가스로서 사용하여, 반응 체임버 내의 압력이 40Pa이고, 기판 온도가 400℃이고, 50W의 RF(고주파) 전력을 인가하는 조건하에서, PECVD법에 의하여 열산화막 위에 두께 300nm의 산화 질화 실리콘막을 형성하였다.
다음에, 산화 질화 실리콘막에 연마 처리를 행한 다음, 가열 처리를 행하였다. 가열 처리는 진공에서 450℃로 1시간 동안 행하였다.
그리고, 가속 전압이 60kV이고, 도즈량이 2.0×1016ions/cm2이고, 틸트각이 7°이고, 트위스트각이 72°인 조건하에서 이온 주입법에 의하여 산화 질화 실리콘막에 산소 이온(16O+)을 주입하였다.
그리고, 스퍼터링법에 의하여 산화 질화 실리콘막 위에 두께 10nm의 제 1 산화물 반도체막과 두께 40nm의 제 2 산화물 반도체막을 적층하였다. 제 1 산화물 반도체막은 아르곤과 산소의 혼합 분위기(아르곤 40sccm과 산소 5sccm)에서 원자수비 1:3:4로 In, Ga, 및 Zn을 함유하는 타깃(IGZO(134)라고도 표기함)을 사용하여, 압력이 0.4Pa이고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리가 60mm이고, 기판 온도가 200℃인 조건하에서 형성하였다. 제 2 산화물 반도체막은 아르곤과 산소의 혼합 분위기(아르곤 30sccm과 산소 15sccm)에서 원자수비 1:1:1로 In, Ga, 및 Zn을 함유하는 타깃(IGZO(111))을 사용하여, 압력이 0.4Pa이고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리가 60mm이고, 기판 온도가 300℃인 조건하에서 형성하였다.
다음에, 질소 분위기에서 450℃로 1시간 동안 가열 처리를 행한 후, 산소 분위기에서 450℃로 1시간 동안 또 가열 처리를 행하였다.
다음에, 퇴적 가스로서 유량 80sccm의 아르곤(Ar) 분위기에서 텅스텐 타깃을 사용하여, 압력이 0.8Pa이고, 기판 온도가 230℃이고, 타깃과 기판 사이의 거리가 60mm이고, 1.0kW의 전원 전력(DC)을 인가하는 조건하에서 스퍼터링법에 의하여 제 2 산화물 반도체막 위에 두께 150nm의 텅스텐막을 형성하였다.
다음에, 텅스텐막 위에 레지스트 마스크를 형성하고, ICP 에칭에 의하여 텅스텐막을 3번 가공하여 소스 전극 및 드레인 전극을 형성하였다. 첫 번째 에칭은 유량 55sccm의 사플루오린화 탄소(CF4), 유량 55sccm의 산소(O2), 및 유량 45sccm의 염소(Cl2)의 혼합 분위기에서, 전원 전력이 3000W이고, 바이어스 전력이 110W이고, 압력이 0.67Pa이고, 기판 온도가 40℃인 조건하에서 행하였다. 두 번째 에칭은 유량 100sccm의 산소(O2) 분위기에서, 전원 전력이 2000W이고, 바이어스 전력이 0W이고, 압력이 3.0Pa이고, 기판 온도가 40℃인 조건하에서 행하였다. 세 번째 에칭은 유량 55sccm의 사플루오린화 탄소(CF4), 유량 55sccm의 산소(O2), 및 유량 45sccm의 염소(Cl2)의 혼합 분위기에서, 전원 전력이 3000W이고, 바이어스 전력이 110W이고, 압력이 0.67Pa이고, 기판 온도가 40℃인 조건하에서 행하였다.
그리고, ICP 에칭에 의하여 제 1 및 제 2 산화물 반도체막들을 섬 형상으로 가공하였다. 에칭은 유량 80sccm의 삼염화 붕소(BCl3) 분위기에서, 전원 전력이 450W이고, 바이어스 전력이 100W이고, 압력이 1.2Pa이고, 기판 온도가 70℃인 조건하에서 행하였다.
다음에, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 금속 산화물막을 두께 5nm로 형성하였다. 금속 산화물막으로서는 GZO막 또는 GaO x 막을 사용하였다.
GZO막은 아르곤과 산소의 혼합 분위기(아르곤 20sccm과 산소 10sccm)에서 Ga 및 Zn을 함유하는 스퍼터링 타깃을 사용하여, 압력이 0.4Pa이고, 0.4kW의 RF(고주파) 전력을 인가하고, 타깃과 기판 사이의 거리가 130mm이고, 기판 온도가 200℃인 조건하에서 형성하였다.
Ga 및 Zn을 함유하는 타깃으로서는, 원자수비 Ga:Zn=2:1(GZO(2:1)라고도 표기함)의 타깃, 원자수비 Ga:Zn=10:1(GZO(10:1)라고도 표기함)의 타깃, 또는 원자수비 Ga:Zn=20:1(GZO(20:1)라고도 표기함)의 타깃을 사용하였다.
GaO x 막은 아르곤과 산소의 혼합 분위기(아르곤 20sccm과 산소 10sccm)에서 Ga2O3의 스퍼터링 타깃을 사용하여, 압력이 0.4Pa이고, 0.4kW의 RF(고주파) 전력을 인가하고, 타깃과 기판 사이의 거리가 130mm이고, 기판 온도가 200℃인 조건하에서 형성하였다.
그 후, 유량 1sccm의 실레인(SiH4) 및 유량 800sccm의 일산화이질소(N2O)를 원료 가스로서 사용하여, 반응 체임버 내의 압력이 200Pa이고, 기판 온도가 350℃이고, 60MHz의 고주파 전원을 이용하여 평행 평판 전극에 150W의 RF(고주파) 전력을 공급하는 조건하에서, PECVD법에 의하여 금속 산화물막 위에 게이트 절연막이 되는 두께 20nm의 산화 질화 실리콘막을 형성하였다.
다음에, 퇴적 가스로서 유량 50sccm의 아르곤(Ar) 가스 및 유량 10sccm의 질소(N2) 가스를 사용하고, 질화 탄탈럼 타깃을 사용하여, 압력이 0.6Pa이고, 기판 온도가 실온이고, 타깃과 기판 사이의 거리가 50mm이고, 1kW의 전원 전력(DC)을 인가하는 조건하에서 스퍼터링법에 의하여 산화 질화 실리콘막 위에 두께 30nm의 질화 탄탈럼막을 형성하였다. 질화 탄탈럼막 위에, 퇴적 가스로서 유량 100sccm의 아르곤(Ar) 가스를 사용하고, 텅스텐 타깃을 사용하여, 압력이 2.0Pa이고, 기판 온도가 230℃이고, 타깃과 기판 사이의 거리가 60mm이고, 4.0kW의 전원 전력(DC)을 인가하는 조건하에서 스퍼터링법에 의하여 두께 135nm의 텅스텐막을 형성하였다.
그 후, 질화 탄탈럼막 및 텅스텐막에 ICP 에칭을 두 번 행하여 게이트 전극을 형성하였다. 첫 번째 에칭은 유량 55sccm의 사플루오린화 탄소(CF4) 가스, 유량 45sccm의 염소(Cl2) 가스, 및 유량 55sccm의 산소(O2) 가스의 혼합 분위기에서, 전원 전력이 3000W이고, 바이어스 전력이 110W이고, 압력이 0.67Pa인 조건하에서 행하였다. 두 번째 에칭은 유량 100sccm의 염소(Cl2) 분위기에서, 전원 전력이 1000W이고, 바이어스 전력이 50W이고, 압력이 0.67Pa인 조건하에서 행하였다.
그리고, 유량 80sccm의 삼염화 붕소(BCl3) 분위기에서, 전원 전력이 450W이고, 바이어스 전력이 100W이고, 압력이 1.2Pa이고, 기판 온도가 70℃인 조건하에서, 게이트 전극을 마스크로서 사용하여, ICP 에칭에 의하여 게이트 절연막 및 금속 산화물막을 섬 형상으로 가공하였다.
다음에, 퇴적 가스로서 유량 25sccm의 아르곤(Ar) 가스 및 유량 25sccm의 산소(O2) 가스를 사용하고, 산화 알루미늄 타깃을 사용하여, 압력이 0.4Pa이고, 기판 온도가 250℃이고, 타깃과 기판 사이의 거리가 60mm이고, 2.5kW의 RF 전력을 인가하는 조건하에서 스퍼터링법에 의하여 게이트 전극, 소스 전극, 및 드레인 전극 위에 두께 70nm의 산화 알루미늄막을 형성하였다.
그 후, 산화 알루미늄막 위에, 유량 5sccm의 실레인(SiH4) 및 유량 1000sccm의 일산화이질소(N2O)를 원료 가스로서 사용하여, 반응 체임버 내의 압력이 133Pa이고, 기판 온도가 325℃이고, 13.56MHz의 고주파 전원을 이용하여 평행 평판 전극에 35W의 고주파 전력을 공급하는 조건하에서, PECVD법에 의하여 두께 300nm의 산화 질화 실리콘막을 형성하였다.
상술한 단계를 거쳐, 트랜지스터를 제작하였다. 또한, 3종류의 트랜지스터를 준비하였다. 제 1 트랜지스터는 채널 길이 L이 0.48μm이고, 채널 폭이 0.8μm이다. 제 2 트랜지스터는 채널 길이 L이 0.83μm이고, 채널 폭이 0.8μm이다. 제 3 트랜지스터는 채널 길이 L이 0.83μm이고, 채널 폭이 50μm이다.
제작한 트랜지스터 각각에서, 드레인 전압(V d: [V])을 0.1V 또는 1.8V로 설정하고 게이트 전압(V g: [V])을 -3V에서 3V까지 소인(掃引)하는 조건하에서 드레인 전류(I d: [A])를 측정하였다. 또한, V d=0.1V에서의 전계 효과 이동도(μFE: [cm2/Vs])를 측정하였다. 도 22의 (A) 내지 (D), 도 23의 (A) 내지 (D), 및 도 24의 (A) 내지 (D)는 측정 결과를 나타낸 것이다.
도 22의 (A) 내지 (D)는 채널 길이 L이 0.48μm이고 채널 폭이 0.8μm인 트랜지스터의 측정 결과를 나타낸 것이다. 도 23의 (A) 내지 (D)는 채널 길이 L이 0.83μm이고 채널 폭이 0.8μm인 트랜지스터의 측정 결과를 나타낸 것이다. 도 24의 (A) 내지 (D)는 채널 길이 L이 0.83μm이고 채널 폭이 50μm인 트랜지스터의 측정 결과를 나타낸 것이다. 도 22의 (A), 도 23의 (A), 및 도 24의 (A)는 GaO x 막을 가지는 트랜지스터의 측정 결과를 나타낸 것이다. 도 22의 (B), 도 23의 (B), 및 도 24의 (B)는 GZO(2:1)막을 가지는 트랜지스터의 측정 결과를 나타낸 것이다. 도 22의 (C), 도 23의 (C), 및 도 24의 (C)는 GZO(10:1)막을 가지는 트랜지스터의 측정 결과를 나타낸 것이다. 도 22의 (D), 도 23의 (D), 및 도 24의 (D)는 GZO(20:1)막을 가지는 트랜지스터의 측정 결과를 나타낸 것이다.
도 22의 (A) 내지 (D), 도 23의 (A) 내지 (D), 및 도 24의 (A) 내지 (D)는, Zn의 양이 지나치게 많으면 드레인 전압 0.1V에서와 1.8V에서 상승 위치에 크게 차이가 나지만, Zn의 양이 적은 GZO(20:1)막 및 GZO(10:1)막은 GaO x 막과 거의 차이가 없다는 것을 나타낸다.
다음에, 채널 길이 L이 0.83μm이고 채널 폭 W가 0.8μm인 위에서 제작한 트랜지스터에, 소스 전압(V s: [V]) 및 드레인 전압(V d: [V])을 0V로 설정하고, 게이트 전압 3.3V를 인가하여 150℃로 1시간 동안 스트레스 테스트(이하, 이 스트레스 테스트를 +GBT 테스트라고도 함)를 행하고, 드레인 전류(I d: [A])를 측정하였다. 도 25의 (A) 내지 (D)는 V d=1.8V에서 얻어진 측정 결과를 나타낸 것이다. 도 25의 (A) 내지 (D)에서, 가로축은 게이트 전압(V G: [V])을 나타내고, 세로축은 드레인 전류(I D: [A])를 나타낸다. 또한, V d=0.1V에서의 전계 효과 이동도(μFE: [cm2/Vs])를 나타내었다. 도 25의 (A), (B), (C), 및 (D)는 각각, GaO x 막을 가지는 트랜지스터, GZO(2:1)막을 가지는 트랜지스터, GZO(10:1)막을 가지는 트랜지스터, 및 GZO(20:1)막을 가지는 트랜지스터의 측정 결과를 나타낸 것이다.
또한, 채널 길이 L이 0.83μm이고 채널 폭 W가 0.8μm인 위에서 제작한 트랜지스터에, 소스 전압(V s: [V]) 및 드레인 전압(V d: [V])을 0V로 설정하고, 게이트 전압 -3.3V를 인가하여 150℃로 1시간 동안 스트레스 테스트(이하, 이 스트레스 테스트를 -GBT 테스트라고도 함)를 행하고, 드레인 전류(I d: [A])를 측정하였다. 도 26의 (A) 내지 (D)는 V d=1.8V에서 얻어진 측정 결과를 나타낸 것이다. 도 26의 (A) 내지 (D)에서, 가로축은 게이트 전압(V G: [V])을 나타내고, 세로축은 드레인 전류(I D: [A])를 나타낸다. 또한, V d=0.1V에서의 전계 효과 이동도(μFE: [cm2/Vs])를 나타내었다. 도 26의 (A), (B), (C), 및 (D)는 각각, GaO x 막을 가지는 트랜지스터, GZO(2:1)막을 가지는 트랜지스터, GZO(10:1)막을 가지는 트랜지스터, 및 GZO(20:1)막을 가지는 트랜지스터의 측정 결과를 나타낸 것이다.
또한, 채널 길이 L이 0.83μm이고 채널 폭 W가 0.8μm인 위에서 제작한 트랜지스터에, 소스 전압(V s: [V]) 및 게이트 전압(V g: [V])을 0V로 설정하고, 드레인 전압 1.8V를 인가하여 150℃로 1시간 동안 스트레스 테스트(이하, 이 스트레스 테스트를 +DBT 테스트라고도 함)를 행하고, 드레인 전류(I d: [A])를 측정하였다. 도 27의 (A) 내지 (D)는 V d=1.8V에서 얻어진 측정 결과를 나타낸 것이다. 도 27의 (A) 내지 (D)에서, 가로축은 게이트 전압(V G: [V])을 나타내고, 세로축은 드레인 전류(I D: [A])를 나타낸다. 또한, V d=0.1V에서의 전계 효과 이동도(μFE: [cm2/Vs])를 나타내었다. 도 27의 (A), (B), (C), 및 (D)는 각각, GaO x 막을 가지는 트랜지스터, GZO(2:1)막을 가지는 트랜지스터, GZO(10:1)막을 가지는 트랜지스터, 및 GZO(20:1)막을 가지는 트랜지스터의 측정 결과를 나타낸 것이다.
또한, 도 25의 (A) 내지 (D), 도 26의 (A) 내지 (D), 및 도 27의 (A) 내지 (D)에서의 화살표는 스트레스 테스트를 통한 전기 특성의 변화를 가리킨다. 도 25의 (A) 내지 (D), 도 26의 (A) 내지 (D), 및 도 27의 (A) 내지 (D)는, GaO x 막을 가지는 트랜지스터의 문턱 전압이 -GBT 테스트를 통하여 양의 방향으로 시프트되는 한편, GZO(10:1)막을 가지는 트랜지스터의 문턱 전압은 -GBT 테스트를 통한 변화가 덜하다는 것을 증명하고 있다. 아울러, GZO(10:1)막을 가지는 트랜지스터의 문턱 전압은 +DBT 테스트를 통한 변화도 덜하다는 것을 증명하고 있다.
(실시예 4)
본 실시예에서는 채널 길이 L이 0.83μm이고 채널 폭 W가 0.8μm이며 금속 산화물막으로서 GZO(10:1)막을 포함하는, 실시예 3에서 제작한 트랜지스터의 누설 전류를 측정하였다.
측정은 125℃에서 10시간 경과 후에, 그리고 85℃에서 72시간 경과 후에 행하였다.
도 28은 누설 전류와 측정에서의 기판 온도(절대 온도)의 역수의 관계를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 가로축은 측정에서의 기판 온도의 역수에 1000을 곱하여 얻은 값(1000/T)[1/K]을 나타낸다.
도 28은 85℃에서 72시간 경과 후에 측정된 누설 전류가 9yA/μm인 것을 나타낸 것이다.
(실시예 5)
본 실시예에서는 실시예 1 및 2에서 제작한 샘플(GZO(2:1)막, GZO(3:1)막, GZO(5:1)막, GZO(10:1)막, 및 GZO(20:1)막)의 SIMS 측정 결과에 대하여 설명한다.
도 30은 GZO(2:1)막, GZO(3:1)막, 및 GZO(5:1)막의 수소(H) 농도 프로파일을 나타낸 것이고, 도 31은 GZO(10:1)막 및 GZO(20:1)막의 수소(H) 농도 프로파일을 나타낸 것이다. 또한, 각 그래프에서 실선은, 샘플에 질소 분위기에서 450℃로 1시간 동안 가열 처리 및 산소 분위기에서 450℃로 1시간 동안 가열 처리를 행한 후에 얻어진 측정 결과를 나타내고, 파선은 샘플에 가열 처리를 행하기 전에 얻어진 결과를 나타낸다. 또한, 각 그래프에서 "B.G."는 측정 하한을 나타낸다.
도 30 및 도 31은 금속 산화물막에서의 갈륨의 비율이 GZO(5:1)막보다 높으면, 막의 수소 농도가 가열 처리에 의하여 쉽게 감소되지 않는다는 것을 증명하고 있다.
상술한 실시예 및 본 실시예에 따르면, 금속 산화물막에서의 갈륨의 비율은 GZO(5:1)막에서 GZO(10:1)막의 범위 내로 하는 것이 가장 바람직하다.
100: 기판, 101a: 산화물 반도체막, 101b: 산화물 반도체막, 101c: 산화물 반도체막, 102: 베이스 절연막, 103a: 소스 전극, 103b: 드레인 전극, 104: 게이트 절연막, 105: 게이트 전극, 107: 절연막, 108: 절연막, 109a: 절연막, 109b: 절연막, 110a: 배선, 110b: 배선, 111: 금속 산화물막, 113a: 층, 113b: 층, 115a: 배선, 115b: 배선, 141: 저저항 영역, 142: 저저항 영역, 150: 트랜지스터, 150a: 트랜지스터, 150b: 트랜지스터, 150c: 트랜지스터, 150d: 트랜지스터, 700: 기판, 701: 화소부, 702: 주사선 구동 회로, 703: 주사선 구동 회로, 704: 소스선 구동 회로, 710: 커패시터 배선, 712: 게이트 배선, 713: 게이트 배선, 714: 데이터선, 716: 트랜지스터, 717: 트랜지스터, 718: 액정 소자, 719: 액정 소자, 720: 화소, 721: 스위칭 트랜지스터, 722: 구동 트랜지스터, 723: 커패시터, 724: 발광 소자, 725: 신호선, 726: 주사선, 727: 전원선, 728: 공통 전극, 800: RF 태그, 801: 통신 장치, 802: 안테나, 803: 무선 신호, 804: 안테나, 805: 정류 회로, 806: 정전압 회로, 807: 복조 회로, 808: 변조 회로, 809: 논리 회로, 810: 메모리 회로, 811: ROM, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 연결부, 916: 조작 키, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 표시부, 933: 리스트 밴드, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 차체, 952: 차륜, 953: 계기판, 954: 라이트, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 메모리 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 커패시터, 1208: 커패시터, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 2100: 트랜지스터, 2200: 트랜지스터, 2201: 절연막, 2202: 배선, 2203: 플러그, 2204: 절연막, 2205: 배선, 2206: 배선, 2207: 절연막, 2208: 차단막, 2211: 반도체 기판, 2212: 절연막, 2213: 게이트 전극, 2214: 게이트 절연막, 2215: 소스 및 드레인 영역들, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 커패시터, 4000: RF 장치, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백 라이트 유닛, 8008: 광원, 8009: 프레임, 8010: 인쇄 기판, 및 8011: 배터리.
본 출원은 2014년 6월 13일에 일본 특허청에 출원된 일련 번호 2014-122284의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (20)

  1. 반도체 장치에 있어서,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막의 상면과 접촉되는 영역을 포함하는 소스 전극;
    상기 제 2 산화물 반도체막의 상기 상면과 접촉되는 영역을 포함하는 드레인 전극;
    상기 제 2 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 금속 산화물막;
    상기 금속 산화물막 위의 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 게이트 전극의 하면은 상기 제 1 산화물 반도체막의 하면보다 아래에 있고,
    상기 금속 산화물막은 원소 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 및 Zn을 포함하고,
    상기 금속 산화물막은 타깃에서의 상기 원소 M 대 Zn의 원자수비가 M:Zn=x:y로 표기될 때, x/(x+y)가 0.67보다 크고 0.99 이하인 부분을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막의 상면과 접촉되는 영역을 포함하는 소스 전극;
    상기 제 2 산화물 반도체막의 상기 상면과 접촉되는 영역을 포함하는 드레인 전극;
    상기 제 2 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 금속 산화물막;
    상기 금속 산화물막 위의 게이트 절연막; 및
    상기 게이트 절연막 위에 있고 상기 게이트 절연막과 접촉되며, 상기 제 2 산화물 반도체막의 상면 및 측면과 마주 보는 게이트 전극을 포함하고,
    상기 게이트 전극의 하면은 상기 제 1 산화물 반도체막의 하면보다 아래에 있고,
    상기 금속 산화물막은 원소 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 및 Zn을 포함하고,
    상기 금속 산화물막은 타깃에서의 상기 원소 M 대 Zn의 원자수비가 M:Zn=x:y로 표기될 때, x/(x+y)가 0.67보다 크고 0.99 이하인 부분을 포함하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막과 접촉되는 영역을 포함하는 소스 전극;
    상기 제 2 산화물 반도체막과 접촉되는 영역을 포함하는 드레인 전극;
    상기 제 2 산화물 반도체막 위의 금속 산화물막;
    상기 금속 산화물막 위의 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 게이트 전극의 하면은 상기 제 1 산화물 반도체막의 하면보다 아래에 있고,
    상기 금속 산화물막은 원소 M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 및 Zn을 포함하고,
    상기 금속 산화물막은 상기 원소 M 대 Zn의 원자수비가 M:Zn=x:y로 표기될 때, x/(x+y)가 0.67보다 크고 0.99 이하인 부분을 포함하고,
    상기 금속 산화물막은 상기 제 2 산화물 반도체막과 접촉되는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 원소 M은 Ga인, 반도체 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 산화물 반도체막은 c축 배향을 가지는 복수의 결정부를 포함하고, 상기 복수의 결정부의 c축은 상기 제 2 산화물 반도체막의 상면의 법선 벡터에 평행한 방향으로 배향되어 있는, 반도체 장치.
  6. 제 2 항에 있어서,
    상기 제 2 산화물 반도체막은 c축 배향을 가지는 복수의 결정부를 포함하고, 상기 복수의 결정부의 c축은 상기 제 2 산화물 반도체막의 상기 상면의 법선 벡터에 평행한 방향으로 배향되어 있는, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    채널 길이가 5nm 이상 200nm 이하인, 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체막의 전자 친화력은 상기 제 1 산화물 반도체막의 전자 친화력보다 높은, 반도체 장치.
  9. 전자 기기에 있어서,
    제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체 장치를 포함하는, 전자 기기.
  10. 반도체 장치의 제작 방법에 있어서,
    기판 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계;
    상기 제 2 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제 2 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf로 구성되는 그룹에서 선택되는 원소 M, 및 Zn을 포함하는 금속 산화물막을 형성하는 단계;
    상기 금속 산화물막 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 제 2 산화물 반도체막의 상면과 접촉되는 영역을 포함하고,
    상기 게이트 전극의 하면은 상기 제 1 산화물 반도체막의 하면보다 아래에 있고,
    상기 금속 산화물막은 스퍼터링 타깃을 사용하여 스퍼터링법에 의하여 형성되고,
    상기 스퍼터링 타깃에서의 상기 원소 M 대 Zn의 원자수비는 M:Zn=x:y로 표기되고,
    x/(x+y)가 0.67보다 크고 0.99 이하인, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 산화물 반도체막은 기판 온도 150℃ 이상 450℃ 이하에서 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  12. 제 10 항에 있어서,
    상기 게이트 전극 위에 제 2 절연막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  13. 제 10 항에 있어서,
    상기 제 1 산화물 반도체막을 형성한 후에 가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  14. 제 10 항에 있어서,
    상기 금속 산화물막을 형성하기 위한 상기 스퍼터링 타깃은 Ga 및 Zn을 포함하는, 반도체 장치의 제작 방법.
  15. 제 10 항에 있어서,
    상기 제 2 산화물 반도체막은 c축 배향을 가지는 복수의 결정부를 포함하고, 상기 복수의 결정부의 c축은 상기 제 2 산화물 반도체막의 상면의 법선 벡터에 평행한 방향으로 배향되어 있는, 반도체 장치의 제작 방법.
  16. 제 10 항에 있어서,
    채널 길이가 5nm 이상 200nm 이하인, 반도체 장치의 제작 방법.
  17. 제 10 항에 있어서,
    상기 제 2 산화물 반도체막의 전자 친화력은 상기 제 1 산화물 반도체막의 전자 친화력보다 높은, 반도체 장치의 제작 방법.
  18. 삭제
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