TWI680585B - 半導體裝置、半導體裝置製造方法、及包括該半導體裝置的電子裝置 - Google Patents

半導體裝置、半導體裝置製造方法、及包括該半導體裝置的電子裝置 Download PDF

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津吹將志
Masashi Tsubuku
竹内敏彦
Toshihiko Takeuchi
山根靖正
Yasumasa Yamane
太田將志
Masashi Oota
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日商半導體能源研究所股份有限公司
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Abstract

本發明的一個方式的目的之一是使半導體裝置具有良好的電特性。本發明的一個方式的目的之一是提供通態電流的高的半導體裝置。本發明的一個方式的目的之一是提供適於微型化的半導體裝置。本發明的一個方式是一種半導體裝置，包括：第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第二氧化物半導體膜接觸的源極電極；具有與第二氧化物半導體膜接觸的區域的汲極電極；第二氧化物半導體膜上、源極電極上及汲極電極上的金屬氧化物膜；金屬氧化物膜上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極，其中，金屬氧化物膜包含M(M是Ti、Ga、Y、Zr、La、Ce、Nd或Hf)及Zn，在將靶材所包含的M及Zn的原子個數比設定為M：Zn=x：y時，金屬氧化物膜具有x/(x+y)大於0.67且為0.99以下的部分。

Description

半導體裝置、半導體裝置製造方法、及包括該半導體裝置的電子裝置
本發明的一個方式係關於一種半導體裝置及其製造方法。
注意，本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的一個方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。由此，更明確而言，作為本說明書所公開的本發明的一個方式的技術領域的一個例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、這些裝置的驅動方法或製造方法。
注意，本說明書等中的半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個方式。另外，記憶體裝置、顯示裝置、電子裝置有時包括半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體的技術受到關注。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等電子裝置。作為可以應用於電晶 體的半導體薄膜，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到關注。
例如，公開了作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物半導體來製造電晶體的技術(參照專利文獻1及專利文獻2)。
近年來，隨著電子裝置的高功能化、小型化或輕量化，對以高密度集成微型化電晶體等半導體元件的積體電路的要求提高。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
隨著電路的高集成化，電晶體的尺寸也縮小。當縮小電晶體的尺寸時，有時通態電流(on-state current)、關態電流(off-state current)、臨界電壓或S值(次臨界擺幅值)等電晶體的電特性劣化。一般而言，當縮短通道長度時，發生關態電流的增大、臨界電壓變動的增大及S值的增大。另外，當縮短通道寬度時，通態電流變小。
本發明的一個方式的目的之一是使半導體裝置具有良好的電特性。本發明的一個方式的其他目的之一是提供一種通態電流高的半導體裝置。本發明的一個方式的其他目的之一是提供一種適合於微型化的半導體裝置。本發明的一個方式的其他目的之一是提供一種集成度高的半導體裝置。本發明的一個方式的其他目的之一是提供一種低功耗的半導體裝置。本發明的一個方式的其他目的之一是提供一種可靠性高的半導體裝置。本發明的一個方式的其他目的之一是提供一種在關閉電源的狀態下也能保持資料的半導體裝置。本發明的一個方式的其他目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載並不妨礙其他目的的存在。此外，本發明的一個方式並不需要實現所有上述目的。另外，這些目的以外的目的從說明書、圖式、申請專利範圍等的記載中是顯而易見的，並且可以從所述記載中抽出。
本發明的一個方式是一種半導體裝置，包括：第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第二氧化物半導體膜接觸的源極電極；與第二氧化物半導體膜接觸的汲極電極；第二氧化物半導體膜上、源極電極上及汲極電極上的金屬氧化物膜；金屬氧化物膜上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極，其中，金屬氧化物膜包含M(M是Al、Mn、Mg、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)及Zn，在將靶材所包含的M與Zn的原子個數比設定為M：Zn=x：y時，金屬氧化物膜較佳為具有x/(x+y)大於0.67且為0.99以下的部分。
另外，本發明的另一個方式是一種半導體裝置，包括：第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第二氧化物半導體膜接觸的源極電極；與第二氧化物半導體膜接觸的汲極電極；第二氧化物半導體膜上、源極電極上及汲極電極上的金屬氧化物膜；金屬氧化物膜上的閘極絕緣膜；以及閘極電極，該閘極電極在閘極絕緣膜上且與閘極絕緣膜接觸，並且面向第二氧化物半導體膜的頂面及側面，其中，金屬氧化物膜包含M(M是Al、Mn、Mg、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)及Zn，在將靶材所包含的M與Zn的原子個數比設定為M：Zn=x：y時，金屬氧化物膜較佳為具有x/(x+y)大於0.67且為0.99以下的部分。
另外，在上述結構中，作為元素M較佳為包含Ga。
另外，在上述結構中，第二氧化物半導體膜包括多個結晶部，多個結晶部較佳為具有c軸配向性，並較佳為c軸朝向平行於第二氧化物半導體膜的頂面的法線向量的方向。
另外，在上述結構中，通道長度也可以是5nm以上且200nm以下。
另外，在上述結構中，第二氧化物半導體膜的電子親和力較佳為大於第一氧化物半導體膜的電子親和力。
另外，本發明的一個方式是包括上述結構的半導體裝置的電子裝置。
藉由使用本發明的一個方式，可以使半導體裝置具有良好的電特性。另外，可以提供一種適合於微型化的半導體裝置。另外，可以提供一種通態電流高的半導體裝置。另外，可以提供一種集成度高的半導體裝置。另外，可以提供一種低功耗的半導體裝置。另外，可以提供一種可靠性高的半導體裝置。另外，可以提供一種在關閉電源的狀態下也能保持資料的半導體裝置。另外，可以提供一種新穎的半導體裝置。
注意，這些效果的記載並不妨礙其他效果的存在。此外，本發明的一個方式並不需要具有所有上述效果。另外，這些效果以外的效果從說明書、圖式、申請專利範圍等的記載中是顯而易見的，並且可以從所述記載中抽出。
100‧‧‧基板
101a‧‧‧氧化物半導體膜
101b‧‧‧氧化物半導體膜
101c‧‧‧氧化物半導體膜
102‧‧‧基底絕緣膜
103a‧‧‧源極電極
103b‧‧‧汲極電極
104‧‧‧閘極絕緣膜
105‧‧‧閘極電極
107‧‧‧絕緣膜
108‧‧‧絕緣膜
109a‧‧‧絕緣膜
109b‧‧‧絕緣膜
110a‧‧‧佈線
110b‧‧‧佈線
111‧‧‧金屬氧化物膜
113a‧‧‧層
113b‧‧‧層
115a‧‧‧佈線
115b‧‧‧佈線
141‧‧‧低電阻區域
142‧‧‧低電阻區域
150‧‧‧電晶體
150a‧‧‧電晶體
150b‧‧‧電晶體
150c‧‧‧電晶體
150d‧‧‧電晶體
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧資料線
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧開關電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共同電極
800‧‧‧RF標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧顯示部
933‧‧‧腕帶
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
2201‧‧‧絕緣膜
2202‧‧‧佈線
2203‧‧‧插頭
2204‧‧‧絕緣膜
2205‧‧‧佈線
2206‧‧‧佈線
2207‧‧‧絕緣膜
2208‧‧‧障壁膜
2211‧‧‧半導體基板
2212‧‧‧絕緣膜
2213‧‧‧閘極電極
2214‧‧‧閘極絕緣膜
2215‧‧‧源極區域及汲極區域
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RF裝置
8000‧‧‧顯示模組
8001‧‧‧上蓋
8002‧‧‧下蓋
8003‧‧‧FPC
8004‧‧‧觸控面板
8005‧‧‧FPC
8006‧‧‧顯示面板
8007‧‧‧背光單元
8008‧‧‧光源
8009‧‧‧框架
8010‧‧‧印刷基板
8011‧‧‧電池
在圖式中：圖1A至圖1C是說明電晶體的俯視圖及剖面圖的圖； 圖2A至圖2C是說明電晶體的製造方法的圖；圖3A至圖3C是說明電晶體的製造方法的圖；圖4A至圖4C是說明電晶體的俯視圖及剖面圖的圖；圖5A至圖5C是說明電晶體的俯視圖及剖面圖的圖；圖6A至圖6C是說明電晶體的俯視圖及剖面圖的圖；圖7A至圖7C是說明電晶體的剖面圖的圖；圖8A和圖8B是說明電晶體的剖面圖的圖；圖9A至圖9C是說明電晶體的剖面圖的圖；圖10A至圖10C是說明電晶體的俯視圖及剖面圖的圖；圖11A和圖11B是說明電晶體的帶結構的圖；圖12A至圖12D是半導體裝置的剖面圖及電路圖；圖13A至圖13C是記憶體裝置的電路圖及剖面圖；圖14是說明RF標籤的結構例子的圖；圖15是說明CPU的結構例子的圖；圖16是說明記憶元件的電路圖；圖17A至圖17C是說明顯示裝置的結構例子的圖及像素的電路圖；圖18是說明顯示模組的圖；圖19A至圖19F是說明電子裝置的圖；圖20A至圖20F是說明RF裝置的使用例子的圖；圖21是說明XRD測定結果的圖；圖22A至圖22D是說明電晶體的電特性的圖；圖23A至圖23D是說明電晶體的電特性的圖；圖24A至圖24D是說明電晶體的電特性的圖；圖25A至圖25D是說明電晶體的電特性的圖；圖26A至圖26D是說明電晶體的電特性的圖；圖27A至圖27D是說明電晶體的電特性的圖；圖28是說明電晶體的洩漏電流的測定結果的圖；圖29是說明XRD測定結果的圖； 圖30是說明藉由SIMS進行評價的結果的圖；圖31是說明藉由SIMS進行評價的結果的圖。
參照圖式對實施方式進行詳細的說明。注意，本發明不侷限於下面的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。注意，有時在不同的圖式中適當地省略或改變相同構成要素的陰影。
在本說明書中使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混同而附加的，而不是為了在數目方面上進行限定的。因此，例如可以將“第一”適當地調換為“第二”或“第三”等而進行說明。
另外，在電路工作中電流方向變化等情況下，“源極”及“汲極”的功能有時被互相調換。因此，在本說明書中，“源極”及“汲極”可以被互相調換。
另外，電壓是指兩點之間的電位差，電位是指某一點的靜電場中的單位電荷所具有的靜電能(電位能量)。注意，一般而言，將某一點的電位與標準的電位(例如地電位)之間的電位差簡單地稱為電位或電壓，並且，在許多情況下電位和電壓是同義詞。因此，在本說明書中，除了特別指定的情況以外，既可將“電位”稱為“電壓”，又可將“電壓”稱為“電位”。
此外，因為包括氧化物半導體膜的電晶體是n通道電晶體，所以在本說明書中在閘極電壓為0V的情況下將可視為汲極電流沒有流動的電晶體定義為具有常關閉(normally-off)特性的電晶體。另外，在閘極電壓為0V的情況下將可視為汲極電流流動的電晶體定義為具有常導通(normally-on)特性的電晶體。
注意，“膜”和“層”根據情形或狀況可以相互調換。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
實施方式1
在本實施方式中，參照圖式說明本發明的一個方式的半導體裝置及其製造方法。作為半導體裝置的一個例子使用電晶體進行說明。
在本發明的一個方式的電晶體中，可以將矽(包含應變矽(strained silicon))、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體或氧化物半導體等用於通道形成區域。尤其是，較佳為包含其能帶間隙比矽的能帶間隙大的氧化物半導體形成通道形成區域。
例如，上述氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。更佳的是，上述氧化物半導體包含以In-M-Zn類氧化物(M是Al、Ti、Ga、Ga、Y、Zr、Sn、La、Ce、Mg、Nd或Hf等金屬)表示的氧化物。
下面，在沒有特別的說明的情況下，作為一個例子舉出在通道形成區域中包含氧化物半導體的電晶體而進行說明。
圖1A至圖1C示出半導體裝置所包括的電晶體150的俯視圖及剖面圖。圖1A是電晶體150的俯視圖，圖1B是圖1A的點劃線A1-A2間的剖面圖，圖1C是圖1A的點劃線B1-B2間的剖面圖。另外，在圖1A至圖1C中，為了明確起見，有時放大、縮小或省略構成要素的一部分。另外，有時將點劃線A1-A2方向稱為通道長度方向，將點劃線B1-B2方向稱為通道寬度方向。
例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態(on-state)時，在半導體中電流流過的部分)與閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中相同。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)與閘極電極重疊的區域或者形成通道的區域中的源極或汲極的寬度。另外，在一個電晶體中，通道寬度不一定在所有區域中相同。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大於形成在半導體的頂面上的通道區域的比例。在此情況下，實際上形成通道的實 效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假設半導體的形狀是已知的。因此，當半導體的形狀不清楚時，難以準確地測量實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體和閘極電極重疊的區域中的源極和汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時指實效通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。
電晶體的通道長度較佳為5nm以上且200nm以下，更佳為10nm以上且100nm以下，進一步較佳為20nm以上且40nm以下。另外，通道寬度較佳為50nm以下，更佳為30nm以下，進一步較佳為20nm以下。
圖1A至圖1C所示的電晶體150包括：基板100上的基底絕緣膜102；基底絕緣膜102上的氧化物半導體膜101a；氧化物半導體膜101a上的氧化物半導體膜101b；與基底絕緣膜102及氧化物半導體膜101b接觸的源極電極103a、汲極電極103b；源極電極103a、汲極電極103b上的金屬氧化物膜111：金屬氧化物膜111上的閘極絕緣膜104；以及 隔著閘極絕緣膜104與氧化物半導體膜101b互相重疊的閘極電極105。另外，在閘極絕緣膜104及閘極電極105上設置有絕緣膜107。
另外，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)設置在氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的表面、側面及/或底面的至少一部分(或全部)。
或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)與氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的表面、側面及/或底面的至少一部分(或全部)接觸。或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)與氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的至少一部分(或全部)接觸。
或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)與氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的表面、側面及/或底面的至少一部分(或全部)電連接。或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)與氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的一部分(或全部)電連接。
或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)與氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的表面、側面及/或底面的至少一部分(或全部)靠近地配置。或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)與氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的一部分(或全部)靠近地配置。
或者，源極電極103a(及/或汲極電極103b)的至少一部分(或 全部)配置在氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的表面、側面及/或底面的至少一部分(或全部)的一側。或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)配置在氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的一部分(或全部)的一側。
或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)配置在氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的表面、側面及/或底面的至少一部分(或全部)的斜上側。或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)配置在氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的一部分(或全部)的斜上側。
或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)配置在氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的表面、側面及/或底面的至少一部分(或全部)的上側。或者，源極電極103a(及/或汲極電極103b)的至少一部分(或全部)配置在氧化物半導體膜101a(及/或氧化物半導體膜101b)等半導體膜的一部分(或全部)的上側。
金屬氧化物膜111可以使用包含M(M是Al、Mn、Mg、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)及Zn的金屬氧化物。注意，為了防止金屬氧化物膜111被用作通道形成區域的一部分，使用導電率充分低的材料。或者，金屬氧化物膜111使用電子親和力(真空能階與導帶底能量之差)小於氧化物半導體膜101b且其導帶底能量與氧化物半導體膜101b的導帶底能量具有差分(能帶偏移)的材料。
另外，當將用於形成金屬氧化物膜111的濺射靶材的金屬元素的原子個數比設定為M：Zn=x：y時，x/(x+y)較佳為大於0.67且為0.99 以下，更佳為大於0.75且為0.95以下，進一步較佳為0.83以上且0.91以下。例如，作為用於形成上述金屬氧化物的濺射靶材的金屬元素的原子個數比，較佳為M：Zn=10：1等。但是，金屬氧化物膜111中作為雜質也可以混入有主成分的M、Zn及氧以外的元素。此時的雜質的比例較佳為0.1%以下。另外，當將所形成的金屬氧化物膜111所包含的M及Zn的原子數比設定為M：Zn=a：b時，a/(a+b)較佳為大於0.77且為0.97以下，更佳為0.89以上且0.94以下。
另外，在電晶體150中，形成有通道的氧化物半導體膜101b的側面與源極電極103a及汲極電極103b接觸，該接觸的區域中形成有源極區域及汲極區域。因此，金屬氧化物膜111也可以具有絕緣性。
下面，說明電晶體150的其他結構的詳細內容。
另外，在本實施方式中，較佳的是，靠近氧化物半導體膜101b的膜(典型的為基底絕緣膜102或閘極絕緣膜104)是氧化物絕緣膜，該氧化物絕緣膜包含氮且缺陷量少。
作為包含氮且缺陷量少的氧化物絕緣膜的典型例子，有氧氮化矽膜、氧化氮化鋁膜等。注意，氧氮化矽膜、氧氮化鋁膜等“氧氮化膜”是指在其組成中氧含量多於氮含量的膜，而氮氧化矽膜、氮氧化鋁膜等“氮氧化膜”是指在其組成中氮含量多於氧含量的膜。
在對缺陷量少的氧化物絕緣膜利用100K以下的ESR進行測量而得到的質譜中，觀察到g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號。注意，在本實施方式中，“觀察到信號”是指在成為指定的g值時觀察到4.7×1015spins/cm3以上的自旋密度。在X帶的ESR測定中，第一信號與第二信號的間隔及第二信號與第三信號 的間隔大約為5mT。另外，第一信號至第三信號的自旋密度的總和小於4×1018spins/cm3，典型為2.4×1018spins/cm3以上且小於4×1018spins/cm3。
另外，在100K以下的ESR譜中，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號相當於起因於氮氧化物(NOx，x大於0且為2以下，較佳為1以上且2以下)的信號。作為氮氧化物的典型例子，有一氧化氮、二氧化氮等。換言之，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總計越小，氧化物絕緣膜所包含的氮氧化物的含量越少。
作為包含氮且其缺陷量少的氧化物絕緣膜，成膜時的溫度越高，氮濃度及氫濃度越降低。上述氧化物絕緣膜的典型成膜溫度是500℃以上，較佳的是500℃以上且550℃以下。藉由在降低氮濃度之後添加氧，可以抑制氮氧化物的發生，且可以對氧化物絕緣膜添加氧，因此可以對氧化物半導體膜101b供應該氧。
當靠近氧化物半導體膜101b的基底絕緣膜102或閘極絕緣膜104如上述那樣含氮氧化物的量較少時，能夠減少基底絕緣膜102或閘極絕緣膜104與氧化物半導體膜的介面的載子陷阱。其結果是，能夠降低半導體裝置所包括的電晶體的臨界電壓漂移，並能夠降低電晶體的電特性變動。
另外，基底絕緣膜102及閘極絕緣膜104較佳為具有藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氮濃度小於1×1020atoms/cm3的部分。其結果是，在基底絕緣膜102或閘極絕緣膜104中不容易生成氮氧化物，而可以降低基底絕緣膜102或 閘極絕緣膜104與氧化物半導體膜的介面的載子陷阱。還可以減少包含在半導體裝置中的電晶體的臨界電壓的漂移，從而可以減少電晶體的電特性的變動。
另外，基底絕緣膜102或閘極絕緣膜104較佳為具有藉由SIMS測量的氫濃度小於5×1020atoms/cm3的部分。藉由降低基底絕緣膜102及閘極絕緣膜104的氫濃度，可以抑制氫混入到氧化物半導體膜中。
雖然對基板100的材料等沒有特別的限制，但至少需要能夠承受後面的加熱處理的耐熱性。例如，作為基板100，也可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以利用使用矽或碳化矽等的單晶半導體基板或多晶半導體基板、以及使用矽鍺等的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板100。
作為基板100，也可以使用撓性基板，並且在撓性基板上直接形成電晶體150。或者，也可以在基板100與電晶體150之間設置剝離層。剝離層可以在如下情況下使用，即在剝離層上製造半導體裝置的一部分或全部，然後將其從基板100分離並轉置到其他基板上的情況。此時，也可以將電晶體150轉置到耐熱性低的基板或撓性基板上。
作為基底絕緣膜102，可以舉出氧化矽膜、氧氮化矽膜、氮化矽膜、氮氧化矽膜、氧化鎵膜、氧化鉿膜、氧化釔膜、氧化鋁膜、氧氮化鋁膜等。注意，藉由將上述膜用於基底絕緣膜，可以抑制典型為鹼金屬、水、氫等雜質從基板100一側擴散到氧化物半導體膜。
當基底絕緣膜102使用包含氮且缺陷量少的氧化物絕緣膜形成時，閘極絕緣膜104例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn類金屬氧化物等即可，並以疊層或單 層設置。注意，為了提高閘極絕緣膜104與氧化物半導體膜的介面特性，閘極絕緣膜104中的至少靠近氧化物半導體膜的區域較佳為使用氧化物絕緣膜形成。
另外，藉由作為閘極絕緣膜104設置具有阻擋氧、氫、水等的效果的絕緣膜，能夠防止氧從氧化物半導體膜擴散到外部，並能夠防止氫、水等從外部侵入氧化物半導體膜。作為具有阻擋氧、氫、水等的效果的絕緣膜，可以舉出氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
另外，作為閘極絕緣膜104，藉由使用矽酸鉿(HfSixOy)、添加有氮的矽酸鉿(HfSixOy)、添加有氮的鋁酸鉿(HfAlxOy)、氧化鉿、氧化釔等high-k材料，能夠降低電晶體的閘極漏電流。
氧化物半導體膜(氧化物半導體膜101a及氧化物半導體膜101b)由至少包含In或Zn的金屬氧化物形成，典型的是，由In-Ga氧化物、In-Zn氧化物、In-Mg氧化物、Zn-Mg氧化物、In-M-Zn氧化物(M是Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce、Mg、Nd或Hf)等形成。
此外，當氧化物半導體膜是In-M-Zn氧化物時，作為除了Zn和0以外的In和M的原子個數百分比，較佳的是，In高於25at．%且M低於75at．%，更佳的是，In高於34at.%且M低於66at.%。
氧化物半導體膜的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙較寬的氧化物半導體，可以降低電晶體150的關態電流。
氧化物半導體膜的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上50nm以下。
當氧化物半導體膜為In-M-Zn氧化物膜(M為Al、Ga、Y、Zr、La、Ce、Mg或Nd)時，用來形成In-M-Zn氧化物膜的濺射靶材的金屬元素的原子個數比較佳為滿足In
Figure TWI680585B_D0001
M及Zn
Figure TWI680585B_D0002
M。這種濺射靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=3：1：2、In：M：Zn=4：2：3。注意，所形成的氧化物半導體膜的原子個數比作為誤差包括上述濺射靶材中的金屬元素的原子個數比的±40%的變動。
包含在氧化物半導體膜中的氫與鍵合於金屬原子的氧起反應生成水，與此同時在發生氧脫離的晶格(或氧脫離的部分)中形成氧缺陷。當氫進入該氧缺陷時，有時會生成作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用含有氫的氧化物半導體的電晶體容易具有常導通特性。
由此，較佳為儘可能地減少氧化物半導體膜中的氧缺陷及氫。明確而言，氧化物半導體膜具有如下部分：其中藉由SIMS測量的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，更佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，進一步較佳為1×1016atoms/cm3以下。其結果是，電晶體150具有正臨界電壓的電特性(也稱為常關閉特性)。
另外，當氧化物半導體膜包含第14族元素之一的矽或碳時，氧化物半導體膜中的氧缺陷增加，使得氧化物半導體膜n型化。因此，氧化物半導體膜具有矽或碳的濃度(藉由二次離子質譜分析法得到的濃度)為2×1018atoms/cm3以下、較佳為2×1017atoms/cm3以下的部分。其結果是，電晶體150具有常關閉特性。
另外，氧化物半導體膜具有藉由二次離子質譜分析法得到的鹼金 屬或鹼土金屬的濃度為1×1018atoms/cm3以下、較佳為2×1016atoms/cm3以下的部分。當鹼金屬及鹼土金屬與氧化物半導體鍵合時有時生成載子而使電晶體的關態電流增大。由此，較佳為降低氧化物半導體膜的鹼金屬或鹼土金屬的濃度。其結果是，電晶體150具有常關閉特性。
另外，當氧化物半導體膜中含有氮時，生成作為載子的電子，載子密度增加，而容易成為n型。其結果是，使用含有氮的氧化物半導體的電晶體容易具有常導通特性。因此，在該氧化物半導體膜中，較佳為儘可能地減少氮。例如，較佳為具有藉由二次離子質譜分析法得到的氮濃度為5×1018atoms/cm3以下的部分。
藉由減少氧化物半導體膜的雜質，可以降低氧化物半導體膜的載子密度。因此，氧化物半導體膜較佳為具有載子密度為1×1017個/cm3以下，較佳為1×1015個/cm3以下，更佳為1×1013個/cm3以下，進一步較佳為1×1011個/cm3以下的部分。
藉由作為氧化物半導體膜使用雜質濃度低且缺陷態密度低的氧化物半導體膜，可以製造具有更優良的電特性的電晶體。在此，將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為高純度本質或實質上高純度本質。因為高純度本質或實質上高純度本質的氧化物半導體的載子發生源少，所以有時載子密度也降低。由此，通道區域形成在該氧化物半導體膜中的電晶體容易具有常關閉特性。因為高純度本質或實質上高純度本質的氧化物半導體膜的缺陷態密度低，所以有可能具有較低的陷阱態密度。此外，高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著小，在源極電極與汲極電極間的電壓(汲極電壓)為1V至10V的範圍內時，關態電流可以為半導體參數分析儀的測量極限以下，即1×10-13A以下。因此，有時通道區域形成在該氧化物半導體膜中的電晶體的電特性變動小，而可靠性高。
氧化物半導體膜例如也可以具有非單晶結構。非單晶結構例如包括下述CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶結構、下述微晶結構或非晶結構。在非單晶結構中，非晶結構的缺陷態密度最高，而CAAC-OS的缺陷態密度最低。
另外，氧化物半導體膜也可以為具有非晶結構的區域、微晶結構的區域、多晶結構的區域、CAAC-OS的區域和單晶結構的區域中的兩種以上的混合膜。混合膜例如有時具有非晶結構的區域、微晶結構的區域、多晶結構的區域、CAAC-OS的區域和單晶結構的區域中的兩種以上的區域的單層結構。另外，混合膜有時例如具有非晶結構的區域、微晶結構的區域、多晶結構的區域、CAAC-OS的區域和單晶結構的區域中的兩種以上的區域的疊層結構。
在此，在氧化物半導體膜101a與氧化物半導體膜101b之間有時存在氧化物半導體膜101a和氧化物半導體膜101b的混合區域。另外，有時在氧化物半導體膜101b與金屬氧化物膜111之間存在氧化物半導體膜101b與金屬氧化物膜111的混合區域。混合區域的介面態密度低。因此，氧化物半導體膜101a、氧化物半導體膜101b及金屬氧化物膜111的疊層體具有各層之間的介面附近的能量連續地變化(也稱為連接結合)的能帶結構。
在此，說明帶結構。為了便於理解，使用基底絕緣膜102、氧化物半導體膜101a、氧化物半導體膜101b、金屬氧化物膜111及閘極絕緣膜104的導帶底的能量(Ec)說明帶結構。
如圖11A及圖11B所示，在氧化物半導體膜101a、氧化物半導體膜101b及金屬氧化物膜111中，導帶底能量連續地變化。這從因氧化物半導體膜101a、氧化物半導體膜101b、金屬氧化物膜111的構成元 素相同而氧容易互相擴散之處也可以理解到。因此，雖然氧化物半導體膜101a、氧化物半導體膜101b、金屬氧化物膜111是組成互不相同的層的疊層體，但是在物性上是連續的。
主要成分相同而層疊的氧化物半導體膜(或金屬氧化物膜)不是簡單地將各層層疊，而以形成連續結合(在此，尤其是指導帶底能量在各層之間連續地變化的U型井結構)的方式形成。換言之，以在各層的介面上不存在會形成俘獲中心或再結合中心等缺陷能階的有可能成為氧化物半導體的雜質的方式形成疊層結構。如果雜質混入層疊的多層膜的層間，能帶則失去連續性，因此載子在介面因被俘獲或再結合而消失。
注意，圖11A示出氧化物半導體膜101a的Ec與金屬氧化物膜111的Ec相同的情況，但是也可以互不相同。例如，當金屬氧化物膜111的Ec具有高於氧化物半導體膜101a的能量時，帶結構的一部分如圖11B所示。
從圖11A及圖11B可知，氧化物半導體膜101b成為井(well)，在電晶體150中通道形成在氧化物半導體膜101b中。另外，由於導帶底能量連續地變化，因此氧化物半導體膜101a、氧化物半導體膜101b及金屬氧化物膜111還被稱為U字形井(U-shaped Well)。另外，也可以將具有上述結構的通道稱為埋入通道。
注意，在氧化物半導體膜101a與氧化矽膜等絕緣膜的介面附近及金屬氧化物膜111與氧化矽膜等絕緣膜的介面附近有可能形成起因於雜質或缺陷的陷阱能階。藉由設置氧化物半導體膜101a及金屬氧化物膜111，可以使氧化物半導體膜101b遠離該陷阱能階。但是，當氧化物半導體膜101a或金屬氧化物膜111的Ec與氧化物半導體膜101b的Ec的能量差較小時，有時氧化物半導體膜101b的電子越過該能量差到 達陷阱能階。當電子被陷阱能階俘獲時，在絕緣膜的介面產生負的固定電荷，由此，電晶體的臨界電壓向正方向漂移。
因此，為了降低電晶體的臨界電壓的變動，氧化物半導體膜101a的Ec與氧化物半導體膜101b的Ec之間及金屬氧化物膜111的Ec與氧化物半導體膜101b的Ec之間需要有能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
氧化物半導體膜101a、氧化物半導體膜101b、金屬氧化物膜111較佳為包括結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
氧化物半導體膜101b使用電子親和力大於氧化物半導體膜101a及金屬氧化物膜111的電子親和力的氧化物。例如，作為氧化物半導體膜101b，使用電子親和力比氧化物半導體膜101a及金屬氧化物膜111大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階和導帶底之間的能量差。
例如，當作為氧化物半導體膜101a、氧化物半導體膜101b使用In-Ga-Zn氧化物時，例如藉由使用In、Ga、Zn的原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：4、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2、In：Ga：Zn=4：2：4.1中的任一個材料，來使氧化物半導體膜101a的電子親和力小於氧化物半導體膜101b即可。
另外，此時，當對閘極電極施加電場時，在氧化物半導體膜101a、氧化物半導體膜101b及金屬氧化物膜111中的電子親和力最大的氧化 物半導體膜101b中形成通道。
源極電極103a及汲極電極103b使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或以這些元素為主要成分的合金以單層結構或疊層結構形成。例如，可以舉出包含矽的鋁膜的單層結構、在鈦膜上層疊鋁膜的兩層結構、在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構、依次層疊鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜的三層結構、以及依次層疊鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
閘極電極105可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而形成。另外，也可以使用選自錳和鋯中的任一種或多種的金屬元素。此外，閘極電極105可以具有單層結構或兩層以上的疊層結構。例如，包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構、以及依次層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種而形成的的合金膜或氮化膜。
另外，閘極電極105也可以使用具有透光性的導電材料，例如銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、包含氧化矽的銦錫氧化物、包含氧化鎂的氧化銦化合物、包含氧化鎵的氧化鋅、包含氧化鋁的氧化鋅、包含氧化鎂的氧化鋅、包含氟的氧化錫等。另外，也可以採用上述具有透光性的導電材料與上述金屬元素的疊層結構。
絕緣膜107被用作障壁膜，阻擋氧、氫、水等。因此，藉由設置絕緣膜107，可以防止氫、水等從外部混入氧化物半導體膜101b，並可以防止氧化物半導體膜101b中的氧釋放到外部。注意，較佳為儘可能地減少絕緣膜107中的氫或水等。或者，較佳為儘可能地減少氫或水等的釋放。
另外，藉由對絕緣膜107使用具有對氧、氫、水等的阻擋效果的絕緣膜，可以防止氧從氧化物半導體膜擴散到外部以及氫、水等從外部侵入到氧化物半導體膜。作為具有阻擋氧、氫、水等的效果的絕緣膜，可以舉出氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
絕緣膜107的厚度為150nm以上且400nm以下即可。
接著，使用圖2A至圖3C說明圖1A至圖1C所示的電晶體150的製造方法。另外，在圖2A至圖3C中，使用以圖1A的點劃線A1-A2表示的通道長度方向上的剖面圖以及以點劃線B1-B2表示的通道寬度方向上的剖面圖說明電晶體150的製造方法。
構成電晶體150的膜(絕緣膜、氧化物半導體膜、金屬氧化物膜、導電膜等)可以藉由濺射法、化學氣相沉積(CVD)法、真空蒸鍍法、脈衝雷射沉積(PLD)法形成。或者，可以藉由塗佈法或印刷法形成。作為成膜方法的典型例子，有濺射法、電漿化學氣相沉積(PECVD)法，但也可以使用熱CVD法。作為熱CVD法的例子，也可以使用有機金屬化學氣相沉積(MOCVD：Metal Organic Chemical Vapor Deposition)法或原子層沉積(ALD：Atomic Layer Deposition)法。
以如下方法進行利用熱CVD法的成膜：將處理室內的壓力設定為 大氣壓或減壓，將原料氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應而沉積在基板上。如此，由於熱CVD法是不產生電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
另外，以如下方法進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各自的開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內。在該情況下，以防止多種源氣體混合的方式在將第一源氣體引入的同時或之後將惰性氣體(氬或氮等)等引入，然後將第二源氣體引入。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體被用作載子氣體，另外，還可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體吸附到基板表面形成第一單原子層，之後引入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上而形成薄膜。
藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此ALD法可以準確地調節厚度而適用於形成微型電晶體。
首先，在基板100上形成基底絕緣膜102(參照圖2A)。
基板100可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且也可以在上述基板上設置半 導體元件並將其用作基板100。
作為基底絕緣膜102，可以藉由電漿CVD法或濺射法等使用氧化鋁膜、氧化鎂膜、氧化矽膜、氧氮化矽膜、氧化鎵膜、氧化鍺膜、氧化釔膜、氧化鋯膜、氧化鑭膜、氧化釹膜、氧化鉿膜及氧化鉭膜等氧化物絕緣膜；氮化矽膜、氮氧化矽膜、氮化鋁膜、氮化氧化鋁膜等氮化物絕緣膜；或者使用它們的混合材料來形成。另外，基底絕緣膜102也可以是上述材料的疊層，較佳的是，至少上層使用藉由加熱處理而能夠對氧化物半導體膜供應氧的包含過剩氧的氧化物半導體膜形成，其中，該上層與氧化物半導體膜接觸。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術(Plasma-immersion ion implantation method)等對基底絕緣膜102添加氧。藉由添加氧，可以更容易地將氧從基底絕緣膜102供應到氧化物半導體膜中。另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等直接對半導體膜101a等添加氧。
當作為基底絕緣膜102形成氧化矽膜或氧氮化矽膜時，作為源氣體，較佳為使用包含矽的沉積氣體及氧化性氣體。作為包含矽的沉積氣體的典型例子，有矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化性氣體，有氧、臭氧、一氧化二氮、二氧化氮等。
此外，當作為基底絕緣膜102形成氧化鎵膜時，可以藉由MOCVD法形成。
另外，在作為基底絕緣膜102藉由MOCVD法或ALD法等熱CVD法形成氧化鉿膜時，使用兩種氣體，即被用作氧化劑的臭氧(O3)和藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽溶液或四二甲基醯胺鉿(TDMAH)等鉿醯胺)氣化而獲得的源氣體。另外，四二甲基醯胺鉿的 化學式為Hf[N(CH3)2]4。另外，作為其它材料液有四(乙基甲基醯胺)鉿等。
另外，在作為基底絕緣膜102藉由MOCVD法或ALD法等熱CVD法形成氧化鋁膜時，使用兩種氣體，即被用作氧化劑的H2O和藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而獲得的源氣體。此外，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
另外，在作為基底絕緣膜102藉由MOCVD法或ALD法等熱CVD法形成氧化矽膜時，使六氯乙矽烷(hexachlorodisilane)吸附於被成膜面上，去除吸附物所包含的氯，供應氧化性氣體(O2或一氧化二氮)的自由基使其與吸附物起反應。
在此，作為基底絕緣膜102藉由PECVD法形成氧氮化矽膜。
注意，在基板100的表面由絕緣體構成且雜質不會擴散到後面形成的氧化物半導體膜中的情況下，也可以不設置基底絕緣膜102。
接著，利用濺射法、CVD法、MBE法、ALD法或PLD法等在基底絕緣膜102上形成氧化物半導體膜101a及氧化物半導體膜101b(參照圖2B)。此時，如圖所示，也可以對基底絕緣膜102稍微進行過蝕刻。藉由對基底絕緣膜102進行過蝕刻，可以使之後形成的閘極電極105容易覆蓋氧化物半導體膜101b。
當將氧化物半導體膜101a及氧化物半導體膜101b形成為島狀時，首先，在氧化物半導體膜101b上設置將成為硬遮罩的膜(例如鎢膜)及光阻遮罩，對將成為硬遮罩的膜進行蝕刻形成硬遮罩，然後去除光 阻遮罩，以硬遮罩為遮罩對氧化物半導體膜101a及氧化物半導體膜101b進行蝕刻。此後，去除硬遮罩。此時，由於在進行蝕刻時硬遮罩逐漸縮小，因此硬遮罩的端部有時自然而然地變彎而具有曲面。其結果是，氧化物半導體膜101b的端部有時也變彎而具有曲面。藉由採用上述結構，形成在氧化物半導體膜101b上的金屬氧化物膜111、閘極絕緣膜104、閘極電極105、絕緣膜107的覆蓋性得到提高，而可以防止斷開等形狀不良。
另外，為了在包括氧化物半導體膜101a與氧化物半導體膜101b的疊層或包括氧化物半導體膜101a、氧化物半導體膜101b及在後面的製程中形成的金屬氧化物膜111的疊層中形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(例如濺射裝置)以不暴露於大氣的方式連續地層疊各個層。較佳的是，在濺射裝置中的各腔室中，能夠使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)且將被成膜的基板加熱到100℃以上，較佳為500℃以上，來儘可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止包含碳成分或水分等的氣體從排氣系統倒流到腔室內。
為了獲得高純度本質氧化物半導體，不僅需要對腔室進行高真空抽氣，而且需要進行濺射氣體的高度純化。作為用於濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高純度氣體，由此能夠儘可能地防止水分等混入氧化物半導體膜。
高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載 子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
氧化物半導體膜101a及氧化物半導體膜101b可以使用上述材料。例如，氧化物半導體膜101a可以使用In：Ga：Zn=1：3：4或1：3：2[原子個數比]的In-Ga-Zn氧化物，氧化物半導體膜101b可以使用In：Ga：Zn=1：1：1[原子個數比]的In-Ga-Zn氧化物。
另外，能夠用作氧化物半導體膜101a、氧化物半導體膜101b的氧化物較佳為至少包含銦(In)或鋅(Zn)。或者，較佳為包含In及Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧 化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物。此外，也可以包含In、Ga、Zn以外的金屬元素。此外，在本說明書中，將由In-Ga-Zn氧化物構成的膜稱為IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
另外，作為氧化物半導體膜101a，選擇電子親和力比氧化物半導體膜101b小的材料。
另外，當形成氧化物半導體膜時，較佳為利用濺射法。作為濺射法，可以利用RF濺射法、DC濺射法、AC濺射法等。尤其較佳為使用DC濺射法，因為可以降低進行成膜時產生的塵屑，並且，可以使膜厚度均勻。
作為濺射氣體，適當地使用稀有氣體(典型的是氬)、氧、稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高相對於稀有氣體的氧的氣體比例。
根據所形成的氧化物半導體膜的組成適當地選擇靶材即可。
另外，在形成氧化物半導體膜時例如使用濺射法的情況下，藉由將基板溫度設定為150℃以上且750℃以下，較佳為設定為150℃以上 且450℃以下，更佳為設定為200℃以上且350℃以下來形成氧化物半導體膜，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由抑制成膜時的雜質的混入，可以抑制雜質所導致的結晶態的損壞。例如，可以降低存在於成膜室內的雜質濃度(氫、水、二氧化碳及氮等)。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，較佳的是，藉由增高濺射氣體中的氧比率並對電力進行最佳化，來減輕成膜時的電漿損傷。將濺射氣體中的氧比率設定為30vol.%以上，較佳為100vol.%。
另外，也可以藉由在形成氧化物半導體膜之後進行加熱處理來實現氧化物半導體膜的脫氫化或脫水化。該加熱處理的溫度典型地為150℃以上且低於基板的應變點，較佳為250℃以上且450℃以下，更佳為300℃以上且450℃以下。
在包含氦、氖、氬、氙、氪等稀有氣體或包含氮的惰性氣體氛圍中進行加熱處理。或者，也可以在惰性氣體氛圍中進行加熱之後在氧氛圍中進行加熱。另外，上述惰性氣體氛圍及氧氛圍較佳為不包含氫、水等。處理時間是3分鐘至24小時。
該加熱處理可以使用電爐、RTA裝置等。藉由使用RTA裝置，可只在短時間內在基板的應變點以上的溫度下進行加熱處理。由此，可以縮短加熱處理時間。
邊進行加熱邊形成該氧化物半導體膜，或者在形成氧化物半導體 膜之後進行加熱處理，由此，氧化物半導體膜可以具有如下部分：氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下，進一步較佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下，進一步較佳為1×1016atoms/cm3以下。
例如，當使用利用ALD法的成膜裝置來形成氧化物半導體膜如InGaZnOx(X>0)膜時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，同時引入Ga(CH3)3氣體和O3氣體形成GaO層，然後同時引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體使其起泡的H2O氣體來代替O3氣體，但較佳為使用不含有H的O3氣體。還可以使用In(C2H5)3氣體代替In(CH3)3氣體。還可以使用In(C2H5)3氣體代替In(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
在此，藉由濺射法形成氧化物半導體膜，然後在該氧化物半導體膜上形成遮罩，對氧化物半導體膜的一部分選擇性地進行蝕刻。接著，在去除遮罩之後，藉由在包含氮和氧的混合氣體氛圍中進行加熱處理，形成氧化物半導體膜。
另外，藉由在高於350℃且650℃以下，較佳為450℃以上且600℃以下的溫度下進行加熱處理，能夠獲得CAAC化率為60%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上的氧化物半導體膜。此外，能夠獲得氫、水等的含量得到降低的氧化物半導體膜。即，能夠形成雜質濃度低且缺陷態密度低的氧化物半導體膜。注意，即使是CAAC-OS膜，也有觀察到具有與nc-OS膜等同樣的繞射圖案的部分的情況，所以將在一定的範圍內觀察到CAAC-OS膜的繞射圖案的 區域的比例定義為CAAC化率。
接著，形成接觸於氧化物半導體膜101b的源極電極103a及汲極電極103b(參照圖2C)。
接著，在氧化物半導體膜101b、源極電極103a及汲極電極103b上形成金屬氧化物膜111，並在金屬氧化物膜111上形成閘極絕緣膜104(參照圖3A)。
金屬氧化物膜111利用濺射法、ALD法、MOCVD法等形成。
也可以在形成金屬氧化物膜111之後進行加熱處理。藉由該加熱處理，可以從金屬氧化物膜111去除氫或水等雜質。另外，還可以從氧化物半導體膜101a及氧化物半導體膜101b去除氫或水等雜質。
接著，形成隔著閘極絕緣膜104與氧化物半導體膜101b互相重疊的閘極電極105(參照圖3B)。
接著，在閘極絕緣膜104及閘極電極105上形成絕緣膜107(參照圖3C)。
絕緣膜107較佳為利用ALD法形成。因為利用ALD法形成的膜的覆蓋性良好，所以可以良好地覆蓋步階較大的部分(例如，由閘極電極105及閘極絕緣膜104形成的步階等)，而可以使電晶體150的特性穩定化。
藉由以上製程，可以製造電晶體150。
〈變形例子1〉
雖然實施方式1所示的電晶體150的氧化物半導體膜為兩層，但不侷限於此，氧化物半導體膜也可以是單層或三層以上。圖4A至圖4C示出氧化物半導體膜為單層的情況，圖5A至圖5C示出氧化物半導體膜為三層的情況。
圖4A至圖4C示出半導體裝置所包括的電晶體150a的俯視圖及剖面圖。圖4A是電晶體150a的俯視圖，圖4B是圖4A的點劃線A1-A2間的剖面圖，圖4C是圖4A的點劃線B1-B2間的剖面圖。另外，在圖4A至圖4C中，為了明確起見，有時放大、縮小或省略構成要素的一部分。
圖5A至圖5C示出半導體裝置所具有的電晶體150b的俯視圖及剖面圖。圖5A是電晶體150b的俯視圖，圖5B是圖5A的點劃線A1-A2間的剖面圖，圖5C是圖5A的點劃線B1-B2間的剖面圖。另外，在圖5A至圖5C中，為了明確起見，有時放大、縮小或省略構成要素的一部分。
注意，氧化物半導體膜101c的材料等可以援用氧化物半導體膜101a的說明。
〈變形例子2〉
圖6A至圖6C示出半導體裝置所包括的電晶體150c的俯視圖及剖面圖。圖6A是電晶體150c的俯視圖，圖6B是圖6A的點劃線A1-A2間的剖面圖，圖6C是圖6A的點劃線B1-B2間的剖面圖。另外，在圖6A至圖6C中，為了明確起見，有時放大、縮小或省略構成要素的一部分。如圖6B所示，可以採用氧化物半導體膜101b的側面與層113a及層113b接觸的結構。
作為層113a及層113b，例如可以使用透明導電體、氧化物半導體、 氮化物半導體或氧氮化物半導體。作為層113a及層113b，例如可以使用包含銦、錫及氧的層、包含銦及鋅的層、包含銦、鎢及鋅的層、包含錫及鋅的層、包含鋅及鎵的層、包含鋅及鋁的層、包含鋅及氟的層、包含鋅及硼的層、包含錫及銻的層、包含錫及氟的層或包含鈦及鈮的層等。另外，這些層也可以包含氫、碳、氮、矽、鍺或氬。
層113a及層113b也可以具有使可見光線透過的性質。另外，層113a及層113b也可以具有藉由反射或吸收可見光線、紫外線、紅外線或X射線而不使它們透過的性質。藉由具有這種性質，有時可以抑制雜散光導致的電晶體的電特性變動。
另外，作為層113a及層113b，有時較佳為使用不在與氧化物半導體膜101b等之間形成肖特基能障的層。由此，可以提高電晶體的導通特性。
層113a及層113b有時較佳為使用具有比源極電極103a及汲極電極103b高的電阻的層。另外，層113a及層113b有時較佳為使用具有比電晶體的通道低的電阻的層。例如，可以將層113a及層113b的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將層113a及層113b的電阻率設定在上述範圍內，可以緩解通道與汲極的邊界部中的電場集中。因此，可以降低電晶體的電特性變動。另外，也可以降低起因於從汲極產生的電場的穿通電流。因此，也可以在通道長度短的電晶體中實現良好的飽和特性。注意，在源極和汲極不互相調換的電路結構中，有時較佳為只配置層113a及層113b中的一個(例如，位於汲極一側的層)。
〈變形例子3〉
在上述結構中，也可以採用圖7A至圖7C所示的使偏置(offset)區域低電阻化的自對準結構。
可以藉由以閘極電極105為遮罩的方式添加雜質來形成n型低電阻區域141、n型低電阻區域142。作為該雜質的添加方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等。
作為提高氧化物半導體膜101a、氧化物半導體膜101b及氧化物半導體膜101c的導電率的雜質，例如可以舉出氫、氦、氖、氬、氪、氙、硼、氮、磷或砷。
另外，也可以採用如圖8A所示的自對準結構。當採用該結構時，n型的低電阻區域141及低電阻區域142成為源極區域及汲極區域。另外，低電阻區域141及低電阻區域142隔著絕緣膜108與佈線110a及佈線110b電連接。
絕緣膜108具有層間膜的功能，可以使用藉由乾處理或濕處理形成的無機絕緣膜、有機絕緣膜。例如，可以使用利用CVD法或濺射法等形成的氮化矽膜、氧化矽膜、氧氮化矽膜、氧化鋁膜、氧化鉭膜等。另外，可以使用如聚醯亞胺、丙烯酸樹脂、苯并環丁烯類樹脂、聚醯胺或環氧樹脂等有機材料。另外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。
佈線110a及佈線110b可以援用源極電極103a及汲極電極103b的材料等的說明。
注意，在圖8A的結構中，當n型的低電阻區域141及低電阻區域142被供應來自基底絕緣膜102的氧時，有時電阻變高。因此，如圖8B所示，較佳為在基底絕緣膜102與低電阻區域141之間及基底絕緣膜102與低電阻區域142之間設置用作障壁膜的絕緣膜109a及絕緣膜 109b。
絕緣膜109a及絕緣膜109b至少不藉由加熱處理等將氧供應到氧化物半導體膜。絕緣膜109a及絕緣膜109b與絕緣膜107同樣地被用作障壁膜，來阻擋氧、氫、水等。
藉由設置絕緣膜109a及絕緣膜109b，可以抑制氧從基底絕緣膜102被供應到低電阻區域141及低電阻區域142，並可以抑制低電阻區域141及低電阻區域142的電阻上升。
絕緣膜109a及絕緣膜109b可以援用絕緣膜107的材料等的說明。另外，絕緣膜109a及絕緣膜109b較佳為利用ALD法形成。
注意，不一定必須進行以閘極電極105為遮罩的雜質添加。圖9A、圖9B、圖9C示出該情況的例子。雖然在圖9A至圖9C中閘極電極105的端部與源極電極103a及汲極電極103b的端部沒有對齊，但是本發明的一個方式不侷限於此。也可以使閘極電極105的端部與源極電極103a及汲極電極103b的端部對齊。
〈變形例子4〉
另外，如圖10A至圖10C所示的電晶體150d，也可以採用使源極電極103a及汲極電極103b只接觸於氧化物半導體膜101b上的結構。
作為源極電極103a及汲極電極103b，也可以藉由對在對氧化物半導體膜101a及氧化物半導體膜101b進行蝕刻時用作硬遮罩的膜進行加工而形成。
佈線115a藉由設置在絕緣膜108的開口與源極電極103a電連接。另外，佈線115b藉由設置在絕緣膜108中的開口與汲極電極103b電 連接。佈線115a及佈線115b的材料可以援用源極電極103a及汲極電極103b的說明。
注意，本實施方式所示的結構和方法等可以與其他的實施方式及實施例所示的結構和方法等適當地組合而實施。
實施方式2
在本實施方式中，對能夠用於包含在上述實施方式所說明的半導體裝置中的電晶體的氧化物半導體膜的一個方式進行說明。
氧化物半導體膜可以分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜是指CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
首先，說明CAAC-OS膜。
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
根據利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以觀察到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(29)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不呈c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體 膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS (nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plana法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(amorphous-like OS：amorphous-like Oxide Semiconductor)膜。
在amorphous-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在amorphous-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。amorphous-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，amorphous-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從結晶結構分析求出其值，即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都對應於InGaZnO4結晶的a-b面。
注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、amorphous-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
注意，本實施方式所示的結構和方法等可以與其他的實施方式及實施例所示的結構和方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖式說明利用本發明的一個方式的電晶體的電路的一個例子。
[剖面結構]
圖12A示出本發明的一個方式的半導體裝置的剖面圖。圖12A所示的半導體裝置在下部包括使用第一半導體材料的電晶體2200，而在上部包括使用第二半導體材料的電晶體2100。作為電晶體2100使用在上述實施方式說明的電晶體，圖12A示出作為電晶體2100應用電晶體150的例子。注意，點劃線的左側表示電晶體的通道長度方向的剖面，而點劃線的右側表示電晶體的通道寬度方向的剖面。
注意，電晶體2100也可以採用設置有背閘極的結構。
第一半導體材料和第二半導體材料較佳為具有彼此不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽(包含應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的材料使用單晶矽等的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體的關態電流 小。
電晶體2200可以是n通道電晶體和p通道電晶體中的任一個，根據電路使用適合的電晶體即可。另外，除了使用包含氧化物半導體的根據本發明的一個方式的電晶體之外，半導體裝置的材料及結構等具體結構不侷限於在此所示的結構。
在圖12A所示的結構中，在電晶體2200上隔著絕緣膜2201及絕緣膜2207設置有電晶體2100。在電晶體2200與電晶體2100之間設置有多個佈線2202。此外，藉由埋入各種絕緣膜中的多個插頭2203電連接設置在該絕緣膜上及下的佈線或電極。此外，還設置有覆蓋電晶體2100的絕緣膜2204、絕緣膜2204上的佈線2205以及藉由對與電晶體2100的一對電極相同的導電膜進行加工來獲得的佈線2206。
如此，藉由層疊兩種電晶體，可以減少電路的佔有面積，而可以高密度地設置多個電路。
在此，在將矽類半導體材料用於設置在下層的電晶體2200時，設置在電晶體2200的半導體膜的附近的絕緣膜中的氫具有使矽的懸空鍵終結而提高電晶體2200的可靠性的效果。另一方面，在將氧化物半導體用於設置在上層的電晶體2100時，設置在電晶體2100的半導體膜附近的絕緣膜中的氫有可能成為在氧化物半導體中生成載子的原因之一，所以有時引起電晶體2100的可靠性的下降。因此，當在使用矽類半導體材料的電晶體2200上層疊使用氧化物半導體的電晶體2100時，在它們之間設置具有防止氫的擴散的功能的絕緣膜2207是特別有效的。藉由利用絕緣膜2207將氫封閉在下層，可以提高電晶體2200的可靠性，此外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體2100的可靠性。
絕緣膜2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
此外，較佳為在電晶體2100上以覆蓋包括氧化物半導體膜的電晶體2100的方式形成具有防止氫的擴散的功能的障壁膜2208(相當於電晶體150中的絕緣膜107)。障壁膜2208可以使用與絕緣膜2207相同的材料，特別較佳為使用氧化鋁膜。氧化鋁膜的不使氫、水分等雜質和氧透過膜的遮斷(阻擋)效果高。因此，藉由作為覆蓋電晶體2100的障壁膜2208使用氧化鋁膜，可以防止氧從電晶體2100中的氧化物半導體膜脫離，還可以防止水及氫混入氧化物半導體膜。
另外，電晶體2200不僅是平面型電晶體，而且還可以是各種類型的電晶體。例如，可以是FIN(鰭)型、TRI-GATE(三閘極)型電晶體等。圖12D示出此時的剖面圖的例子。在半導體基板2211上設置有絕緣膜2212。半導體基板2211具有頂端細的凸部(也稱為鰭)。此外，也可以在凸部上設置有絕緣膜。該絕緣膜用作避免當形成凸部時半導體基板2211被蝕刻的遮罩。另外，凸部可以是頂端不細的形狀，例如該凸部也可以是大致長方體或頂端粗的形狀。在半導體基板2211的凸部上設置有閘極絕緣膜2214，且在該閘極絕緣膜2214上設置有閘極電極2213。雖然在本實施方式中閘極電極2213為兩層結構，但是不侷限於此，也可以是單層或三層以上。在半導體基板2211中形成有源極區域及汲極區域2215。另外，雖然在此示出了半導體基板2211具有凸部的例子，但是根據本發明的一個方式的半導體裝置不侷限於此。例如，也可以加工SOI基板形成具有凸部的半導體區域。
[電路結構例子]
在上述結構中，藉由改變電晶體2100及電晶體2200的電極的連接結構，可以構成各種電路。下面說明藉由使用本發明的一個方式的半導體裝置來可以實現的電路結構的例子。
〈CMOS電路〉
圖12B所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。
〈類比開關〉
圖12C所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。
〈記憶體裝置的例子〉
圖13A至圖13C示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且，對寫入次數也沒有限制。
在圖13A所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容元件3400。作為電晶體3300，可以使用在上述實施方式中說明的電晶體。
圖13B示出圖13A所示的半導體裝置的剖面圖。該剖面圖中的半導體裝置採用在電晶體3300中設置背閘極的結構。
電晶體3300是其通道形成在包含氧化物半導體的半導體膜中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖13A中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003 與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極與電晶體3300的源極電極和汲極電極中的另一個及電容元件3400的第一端子電連接，第五佈線3005與電容元件3400的第二端子電連接。
在圖13A所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容元件3400。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態(off-state)的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。因此，藉由將 第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極的狀態如何都使電晶體3200成為“導通狀態”的電位，即大於Vth_L的電位，即可。
圖13C所示的半導體裝置與圖13A所示的半導體裝置之間的不同之處在於：沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的第一端子的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的第一端子的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的第一端子的電位成為兩種狀態，即V1和V0 (V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區域包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳為固定電位)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的導通狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式4
在本實施方式中，參照圖14說明包括上述實施方式所說明的電晶體或記憶體裝置的RF標籤。
根據本實施方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖14說明RF標籤的結構。圖14是示出RF標籤的結構例子的塊圖。
如圖14所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行 半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包封檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，可以將上述實施方式所示的記憶體裝置用於記憶體電路810。因為根據本發明的一個方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為根據本發明的一個方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個方式的記憶體電路可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式5
在本實施方式中，對包括上述實施方式所說明的記憶體裝置的CPU進行說明。
圖15是示出其至少一部分使用上述實施方式所說明的電晶體的CPU的一個例子的結構的方塊圖。
圖15所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖15所示的CPU只不過是簡化其結構而所示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖15所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路 或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號來生成內部時脈信號的內部時脈生成器，並將內部時脈信號供應到上述各種電路。
在圖15所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖15所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197選擇在暫存器1196所具有的記憶單元中由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對 電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖16是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括當電源關閉時丟失儲存資料的電路1201、當電源關閉時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所說明的記憶體裝置。在停止對記憶元件1200供應電源電壓時，地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的第一閘極。例如，電晶體1209的第一閘極(第一閘極電極)藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的導通狀態或關閉狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的導通狀態或關閉狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。 電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以採用對電容元件1208的一對電極中的另一個輸入固定電位的結構。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
圖16所示的電晶體1209具有包括第二閘極(第二閘極電極：背閘極)的結構。可以對第一閘極輸入控制信號WE並對第二閘極輸入控制信號WE2。控制信號WE2可以是具有固定電位的信號。作為該固定電 位，例如選擇地電位GND或低於電晶體1209的源極電位的電位等。此時，控制信號WE2為具有用來控制電晶體1209的臨界電壓的電位的信號，並能夠進一步降低電晶體1209的閘極電壓為0V時的汲極電流。控制信號WE2也可以是與控制信號WE相同的電位信號。另外，電晶體1209也可以使用不具有第二閘極的電晶體。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖16示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖16示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖16所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道由氧化物半導體膜形成的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體膜形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以 外的半導體構成的層或基板1190中的電晶體。
圖16所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體膜中的電晶體的關態電流極低。例如，其通道形成在氧化物半導體膜中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是藉由設置開關1203及開關1204進行預充電工作的記憶元件，因此它可以縮短直到在再次開始供應電源電壓之後電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(導通狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供 應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理器整體或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
雖然在本實施方式中對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF(Radio Frequency：射頻)裝置。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式6
在本實施方式中，說明使用本發明的一個方式的電晶體的顯示裝置的結構例子。
[結構例子]
圖17A是本發明的一個方式的顯示裝置的俯視圖，圖17B是用來說明在將液晶元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。另外，圖17C是用來說明在將有機EL元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。此外，因為該電晶體容易形成為n通道電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅 動電路，可以提供可靠性高的顯示裝置。
圖17A示出主動矩陣型顯示裝置的俯視圖的一個例子。在顯示裝置的基板700上包括：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中以矩陣狀設置有分別具有顯示元件的像素。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖17A中，在與像素部701同一基板700上形成第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，且佈線之間的連接數量增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數量，從而可以謀求提高可靠性或良率。也可以採用第一掃描線驅動電路702、第二掃描線驅動電路703和信號線驅動電路704中的任一個安裝在基板700上的結構或它們設置在基板700的外部的結構。
[液晶顯示裝置]
另外，圖17B示出像素的電路結構的一個例子。在此，作為一個例子示出可以用於VA方式的液晶顯示裝置的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連接，以能夠藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到以多域設計的像素中的各像素電極層的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用資料線714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示裝置。
另外，電晶體716與第一像素電極層電連接，並且電晶體717與第二像素電極層電連接。第一像素電極層與第二像素電極層分離。注意，對第一像素電極層及第二像素電極層的形狀沒有特別的限制。例如，第一像素電極層可以是V字狀。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
多域設計在一個像素中設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極層、相對電極層以及它們之間的液晶層構成，而第二液晶元件719由第二像素電極層、相對電極層以及它們之間的液晶層構成。
此外，圖17B所示的像素電路不侷限於此。例如，也可以在圖17B所示的像素電路中加上開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
[有機EL顯示裝置]
圖17C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖17C是示出可以應用的像素電路的一個例子的圖。這裡示出在一個像素中使用兩個n通道電晶體的例子。另外，該像素電路可以採用數位時間灰階驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721中，閘極電極層與掃描線726連接，第一電極(源極電極層和汲極電極層中的一個)與信號線725連接，並且第二電極(源極電極層和汲極電極層中的另一個)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示裝置。
將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如可以以GND、0V等為低電源電位。將高電源電位與低電源電位設定為發光元件724的正向臨界電壓以上，將其電位差施加到發光元件724上來使電流流過發光元件724，以使發光元件724發光。發光元件724的正向電壓是指獲得所希望的亮度時的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723而省略電容元件723。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於導通狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體722在線性區域中工作，所以將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓和驅動電晶體722的臨界電壓Vth的總和以上的電壓。
當進行類比灰階驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓和驅動電晶體722的臨界電壓Vth的總和以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724中，而進行類比灰階驅動。
注意，像素電路的結構不侷限於圖17C所示的像素結構。例如，還可以在圖17C所示的像素電路中加上開關、電阻元件、電容元件、 感測器、電晶體或邏輯電路等。
當將上述實施方式所例示的電晶體應用於圖17A至圖17C所例示的電路時，源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位，並且可以藉由未圖示的佈線將比供應到源極電極的電位低的電位等上述電位輸入到第二閘極電極。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置可以採用各種方式或者包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL(電致發光)元件(包含有機和無機材料的EL元件、有機EL元件或無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、使用微機電系統(MEMS)的顯示元件、數位微鏡裝置(DMD)、數位微快門(DMS)、MIRASOL(在日本註冊的商標)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器、使用碳奈米管的顯示元件等中的至少一個。另外，也可以包括對比度、亮度、反射率、透射率等因電作用或磁作用而發生變化的顯示媒體，如作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透過型液晶顯示器、半透過型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水、電子粉流體(在日本註冊的商標)或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現半透射式液晶顯示器或反射式液晶 顯示器時，使像素電極的一部分或全部具有反射電極的功能，即可。例如，像素電極的一部分或全部包含鋁、銀等，即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。因而，可以進一步降低功耗。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式7
在本實施方式中，參照圖18說明應用根據本發明的一個方式的半導體裝置的顯示模組。
圖18所示的顯示模組8000在上蓋8001與下蓋8002之間包括連接於FPC8003的觸控面板8004、連接於FPC8005的顯示面板8006、背光單元8007、框架8009、印刷電路板8010、電池8011。注意，有時沒有設置背光單元8007、電池8011、觸控面板8004等。
例如，可以將本發明的一個方式的半導體裝置用於顯示面板8006。
上蓋8001及下蓋8002可以根據觸控面板8004及顯示面板8006的尺寸適當地改變其形狀或尺寸。
觸控面板8004可以是電阻膜式觸控面板或靜電容量式觸控面板，並且能夠以與顯示面板8006重疊的方式被形成。此外，也可以使顯示面板8006的相對基板(密封基板)具有觸控面板功能。或者，光感測器可以被設置於顯示面板8006的每個像素內，對該觸控面板附加作為光學式觸控面板的功能。或者，也可以在顯示面板8006的每個像素內 設置觸控面板用電極，並對該觸控面板附加電容式觸控面板的功能。另外，也可以使用對顯示面板8006附加位置輸入裝置的功能的顯示模組。注意，可以藉由在顯示面板8006設置觸控面板8004來附加位置輸入功能。
背光單元8007包括光源8008。也可以採用將光源8008設置於背光單元8007的端部且使用光擴散板的結構。
框架8009保護顯示面板8006，並且還用作阻擋從印刷電路板8010產生的電磁波的電磁屏蔽。此外，框架8009也可以具有散熱板的功能。
印刷電路板8010包括電源電路以及用來輸出視訊信號及時脈信號的信號處理電路。作為對電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另行設置的電池8011。注意，當使用商用電源時可以省略電池8011。
此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式8
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的攝像裝置及包含該攝像裝置的半導體裝置的電子裝置，可以舉出 行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖19A至圖19F示出這些電子裝置的具體例子。
圖19A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖19A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖19B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置設置觸控面板來附加作為位置輸入裝置的功能。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中來附加位置輸入裝置的功能。
圖19C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖19D是手錶型資訊終端，該手錶型資訊終端包括外殼931、顯示部932及腕帶933等。顯示部932也可以是觸控面板。
圖19E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖19F是汽車的一個例子，該汽車包括車體951、車輪952、儀表板953及燈954等。
注意，本實施方式可以與本說明書所示的其他實施方式或實施例適當地組合。
實施方式9
在本實施方式中，參照圖20A至圖20F說明根據本發明的一個方式的RF裝置的使用例子。RF裝置的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類(駕駛執照、居民卡等，參照圖20A)、儲存介質(DVD、錄影帶等，參照圖20B)、車輛類(自行車等，參照圖20C)、包裝用容器類(包裝紙、瓶子等，參照圖20D)、個人物品(包、眼鏡等，參照圖20E)、食物類、植物類、動物類、人體、衣物類、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖20E和圖20F)等。
根據本發明的一個方式的RF裝置4000以附著到物品表面上或者嵌入物品的方式固定。例如，當物品為書本時，RF裝置4000以嵌入在 書本的紙張裡的方式固定在書本，而當物品為有機樹脂的包裝時，RF裝置4000以嵌入在有機樹脂中的方式固定在有機樹脂的包裝。根據本發明的一個方式的RF裝置4000實現了小型、薄型以及輕量，所以即使固定在物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個方式的RF裝置4000設置於鈔票、硬幣、有價證券類、不記名債券類或證件類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣物類、生活用品類或電子裝置等中設置根據本發明的一個方式的RF裝置，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RF裝置，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個方式的RF裝置應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等工作的功耗，因此能夠使最大通信距離長。另外，即使在不供應電力的狀態下，也可以在極長的期間保持資料，所以上述RF裝置可以適用於寫入或讀出的頻率低的用途。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施例1
在本實施例中，利用X射線繞射(XRD：X-Ray Diffraction)對金屬氧化物膜的晶態進行測定。
首先，在矽晶圓上形成熱氧化膜。熱氧化膜的形成在包含3%的HCl的氧氛圍下以950℃的溫度進行，且將熱氧化膜的厚度設定為100nm。然後，利用濺射法在熱氧化膜上形成300nm的氧化矽膜。作為濺射靶 材使用氧化矽，作為濺射氣體將50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應1.5kW的RF電源，由此形成氧化矽膜。另外，將形成氧化矽膜時的基板溫度設定為100℃。
接著，在氧化矽膜上形成金屬氧化物膜。作為金屬氧化物膜，形成100nm厚的Ga-Zn氧化物(也記作GZO)膜。該GZO膜以如下條件形成：作為濺射靶材使用原子個數比為Ga：Zn=2：1的靶材(也記作GZO(2：1))；在氬及氧(氬：氧=20sccm：10sccm)混合氛圍下；壓力為0.4Pa，施加0.4kW的高頻(RF)功率；靶材與基板之間的距離為130mm；基板溫度為200℃。藉由上述製程製造樣本。另外，作為濺射靶材使用原子個數比為Ga：Zn=10：1的靶材(也記作GZO(10：1))或Ga：Zn=20：1的靶材(也記作GZO(20：1))的樣本也藉由同樣的條件成膜來製造。
注意，當靶材所包含的Ga與Zn的原子個數比為Ga：Zn=x：y時，x/(x+y)分別為：GZO(2：1)為0.67；GZO(10：1)為0.91；GZO(20：1)為0.95。
另外、藉由感應耦合電漿質譜分析法(Inductively Coupled Plasma Mass Spectrometry：ICP-MS分析法)對所形成的各金屬氧化膜的組成進行測定。使用GZO(2：1)形成的金屬氧化膜的組成的原子數比為Ga：Zn=2：0.6。使用GZO(10：1)形成的金屬氧化膜的組成的原子數比為Ga：Zn=10：0.6。使用GZO(20：1)形成的金屬氧化膜的組成的原子數比為Ga：Zn=20：0.7。當將所形成的金屬氧化物膜中的M與Zn的原子數比設定為M：Zn=a：b時，a/(a+b)分別為：使用GZO(2：1)形成的金屬氧化膜為0.77；使用GZO(10：1)形成的金屬氧化膜為0.94；使用GZO(20：1)形成的金屬氧化膜為0.97。
另外，作為比較例子，還製造了如下樣本：使用In：Ga：Zn=1：3：2[原子個數比]的靶材形成的100nm厚的IGZO(也記作IGZO(132))膜或 氧化鎵(也記作GaOx)膜代替GZO膜。IGZO(132)膜以如下條件形成：使用In：Ga：Zn=1：3：2[原子個數比]的靶材；在氬及氧(氬：氧=30sccm：15sccm)混合氛圍下；壓力為0.4Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為60mm；基板溫度為200℃。另外，GaOx膜以如下條件形成：作為濺射靶材使用Ga2O3的靶材；在氬及氧(氬：氧=20sccm：10sccm)混合氛圍下；壓力為0.4Pa；施加0.4kW的高頻(RF)功率；靶材與基板之間的距離為130mm；基板溫度為200℃。
接著，圖21示出利用out-of-plane法對所製造的各樣本的XRD光譜進行測定的結果。在圖21中，縱軸表示X射線繞射強度(任意單位)，橫軸表示繞射角2θ(deg.)。另外，在XRD光譜的測量中，使用Bruker AXS公司製造的X射線繞射裝置D8 ADVANCE。
IGZO(132)膜示出來源於尖晶石結構的ZnGa2O4的峰值。GaOx膜示出來源於γ-Ga2O3的峰值。
實施例2
在本實施例中，利用X射線繞射(XRD：X-Ray Diffraction)對金屬氧化物膜的晶態進行測定。
首先，在矽晶圓上形成熱氧化膜。熱氧化膜的形成在包含3%的HCl的氧氛圍下以950℃的溫度進行，且將熱氧化膜的厚度設定為100nm。然後，利用濺射法在熱氧化膜上形成300nm的氧化矽膜。作為濺射靶材使用氧化矽，作為濺射氣體將50sccm的氧供應到濺射裝置的處理室內，將處理室內的壓力控制為0.4Pa，供應1.5kW的RF電源，由此形成氧化矽膜。另外，將形成氧化矽膜時的基板溫度設定為100℃。
接著，在氧化矽膜上形成金屬氧化物膜。作為金屬氧化物膜，形 成100nm厚的Ga-Zn氧化物(也記作GZO)膜。該GZO膜以如下條件形成：作為濺射靶材使用原子個數比為Ga：Zn=3：1的靶材(也記作GZO(3：1))；在氬及氧(氬：氧=20sccm：10sccm)混合氛圍下；壓力為0.4Pa；高頻(RF)功率為0.4kW；靶材與基板之間的距離為130mm；基板溫度為200℃。藉由上述製程製造樣本。另外，作為濺射靶材使用原子個數比為Ga：Zn=5：1的靶材(也記作GZO(5：1))的樣本也藉由同樣的條件成膜來製造。
注意，當靶材所包含的Ga與Zn的原子個數比為Ga：Zn=x：y時，x/(x+y)分別為：GZO(3：1)為0.75；GZO(5：1)為0.83。
另外，利用電感耦合電漿質譜分析法(Inductively Coupled Plasma Mass Spectrometry：ICP-MS分析法)測定所形成的各金屬氧化膜的組成。使用GZO(3：1)形成的金屬氧化膜的組成的原子數比為Ga：Zn=3：0.6。使用GZO(5：1)形成的金屬氧化膜的組成的原子數比為Ga：Zn=5：0.6。當將所形成的金屬氧化物膜中的M與Zn的原子數比設定為M：Zn=a：b時，a/(a+b)分別為：使用GZO(3：1)形成的金屬氧化膜為0.83，使用GZO(5：1)形成的金屬氧化膜為0.89。
接著，圖29示出利用out-of-plane法對所製造的各樣本的XRD光譜進行測定的結果。在圖29中，縱軸表示X射線繞射強度(任意單位)，橫軸表示繞射角2θ(deg.)。另外，在XRD光譜的測量中，使用Bruker AXS公司製造的X射線繞射裝置D8 ADVANCE。
可知GZO(3：1)膜的峰值的強度比GZO(5：1)膜的峰值的強度大。另外，藉由實施例1及本實施例可知金屬氧化物膜中的鎵的比率越大峰值的強度越大。
實施例3
在本實施例中，製造電晶體並對所製造的電晶體的電特性進行評價。
首先，示出實施例樣本的製造方法。
首先，對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的熱氧化膜。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍是包含氧的3vol.%的HCl的氛圍。
接著，利用PECVD法在熱氧化膜上形成厚度為300nm的氧氮化矽膜。成膜條件為如下：作為成膜氣體的源氣體使用流量為2.3sccm的矽烷以及流量為800sccm的一氧化二氮，反應室的壓力為40Pa，基板溫度為400℃，施加50W的高頻(RF)功率。
接著，在對氧氮化矽膜進行研磨處理後，進行加熱處理。加熱處理在真空中以450℃進行1小時。
接著，利用離子植入法對氧氮化矽膜注入氧離子(16O+)。氧離子的注入條件為如下：加速電壓為60kV；劑量為2.0×1016ions/cm2；傾角為7°；並且扭轉角(twist angle)為72°。
接著，藉由濺射法，在氧氮化矽膜上層疊厚度為10nm的第一氧化物半導體膜和厚度為40nm的第二氧化物半導體膜。第一氧化物半導體膜以如下條件形成：使用In：Ga：Zn=1：3：4[原子數比]的靶材(也記作IGZO(134))；在氬和氧(氬：氧=40sccm：5sccm)的混合氛圍下；圧力為0.4Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為60mm；基板溫度為200℃。第二氧化物半導體膜以如下條件形成：使用In：Ga：Zn=1：1：1[原子數比]的靶材(IGZO(111))；在氬和氧(氬：氧 =30sccm：15sccm)的混合氛圍下；圧力為0.4Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為60mm；基板溫度為300℃。
接著，進行加熱處理。在此，在450℃的氮氛圍下進行1小時的加熱處理之後，在450℃的氧氛圍下進行1小時的加熱處理。
接著，在第二氧化物半導體膜上利用濺射法以如下條件形成厚度為150nm的鎢膜：使用鎢靶材；在作為成膜氣體採用流量為80sccm的氬(Ar)氛圍下；壓力為0.8Pa；基板溫度為230℃；靶材與基板之間的距離為60mm；施加1.0kW的電源功率(DC)。
接著，在鎢膜上形成光阻遮罩，並以如下方法對鎢膜進行加工來形成源極電極及汲極電極：藉由ICP蝕刻法，在流量為55sccm的四氟化碳(CF4)、流量為55sccm的氧(O2)及流量為45sccm的氯(Cl2)的混合氛圍下，以電源功率為3000W、偏壓功率為110W、壓力為0.67Pa且基板溫度為40℃的方式進行第一蝕刻，然後，藉由ICP蝕刻法，在流量為100sccm的氧(O2)氛圍下，以電源功率為2000W、偏壓功率為0W、壓力為3.0Pa且基板溫度為40℃的方式進行第二蝕刻，再者，藉由ICP蝕刻法，在流量為55sccm的四氟化碳(CF4)、流量為55sccm的氧(O2)及流量為45sccm的氯(Cl2)的混合氛圍下，以電源功率為3000W、偏壓功率為110W、壓力為0.67Pa且基板溫度為40℃的方式進行第三蝕刻。
接著，藉由ICP蝕刻法對第一氧化物半導體膜及第二氧化物半導體膜進行蝕刻以加工成島狀，該蝕刻的條件為：在流量為80sccm的三氯化硼(BCl3)氛圍下；電源功率為450W；偏壓功率為100W；壓力為1.2Pa；基板溫度為70℃。
接著，在第二氧化物半導體膜、源極電極及汲極電極上形成厚度 為5nm的金屬氧化物膜。金屬氧化物膜使用GZO膜或GaOx膜。
GZO膜以如下條件形成：濺射靶材使用包含Ga及Zn的靶材；在氬及氧(氬：氧=20sccm：10sccm)混合氛圍下；壓力為0.4Pa；施加0.4kW的高頻(RF)功率，靶材與基板之間的距離為130mm；基板溫度為200℃。
所使用的包含Ga及Zn的靶材是原子個數比為Ga：Zn=2：1的靶材(也記作GZO(2：1))、原子個數比為Ga：Zn=10：1的靶材(也記作GZO(10：1))、原子個數比為Ga：Zn=20：1的靶材(也記作GZO(20：1))。
另外，以如下條件形成GaOx膜：作為濺射靶材使用Ga2O3的靶材；在氬及氧(氬：氧=20sccm：10sccm)混合氛圍下；壓力為0.4Pa；施加0.4kW的高頻(RF)功率，靶材與基板之間的距離為130mm；基板溫度為200℃。
接著，利用PECVD法在金屬氧化物膜上以如下條件形成厚度為20nm的用作閘極絕緣膜的氧氮化矽膜：作為源氣體使用流量為1sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)；反應室的壓力為200Pa；基板溫度為350℃；使用60MHz的高頻電源將150W的高頻(RF)功率供應到平行板電極。
接著，利用濺射法在氧氮化矽膜上以如下條件形成厚度為30nm的氮化鉭膜：使用氮化鉭靶材；作為成膜氣體使用流量為50sccm的氬(Ar)氣體及流量為10sccm的氮(N2)氣體；壓力為0.6Pa；基板溫度為室溫；靶材與基板之間的距離為50mm；施加1kW的電源功率(DC)。並且，利用濺射法在上述氮化鉭膜上以如下條件形成厚度為135nm的鎢膜：使用鎢靶材；作為成膜氣體使用流量為100sccm的氬(Ar)氣體；壓力為2.0Pa；基板溫度為230℃；靶材與基板之間的距離為60mm；施加 4.0kW的電源功率(DC)。
接著，以如下方式對氮化鉭膜及鎢膜進行蝕刻來形成閘極電極：藉由ICP蝕刻法，在流量為55sccm的四氟化碳(CF4)氣體、流量為45sccm的氯(Cl2)氣體及流量為55sccm的氧(O2)的混合氛圍下，以電源功率為3000W、偏壓功率為110W且壓力為0.67Pa的方式進行第一蝕刻，並且藉由ICP蝕刻法，在流量為100sccm的氯(Cl2)氛圍下，以電源功率為1000W、偏壓功率為50W且壓力為0.67Pa的方式進行第二蝕刻。
接著，以閘極電極為遮罩，藉由ICP蝕刻法以如下條件對閘極絕緣膜及金屬氧化物膜進行蝕刻以加工成島狀：在流量為80sccm的三氯化硼(BCl3)氛圍下；電源功率為450W；偏壓功率為100W；壓力為1.2Pa；基板溫度為70℃。
接著，使用氧化鋁靶材，以如下條件利用濺射法在閘極電極、源極電極及汲極電極上形成厚度為70nm的氧化鋁膜：作為成膜氣體使用流量為25sccm的氬(Ar)氣體及流量為25sccm的氧(O2)氣體；壓力為0.4Pa；基板溫度為250℃；靶材與基板之間的距離為60mm；施加2.5kW的RF功率。
接著，利用PECVD法以如下條件在氧化鋁膜上形成厚度為300nm的氧氮化矽膜：作為源氣體使用流量為5sccm的矽烷(SiH4)及流量為1000sccm的一氧化二氮(N2O)；反應室的壓力為133Pa；基板溫度為325℃；使用13.56MHz的高頻電源，將35W的高頻功率供應到平行板電極。
藉由上述製程製造電晶體。準備三種尺寸的電晶體。第一種是通道長度L為0.48μm且通道寬度為0.8μm的電晶體，第二種是通道長度 L為0.83μm且通道寬度為0.8μm的電晶體，第三種是通道長度L為0.83μm且通道寬度為50μm的電晶體。
在所製造的電晶體中，測定汲極電壓(Vd：[V])為0.1V或1.8V且對閘極電壓從-3V掃描至3V(Vg：[V])時的汲極電流(Id：[A])。另外，進行Vd=0.1V時的場效移動率(μFE：[cm2/Vs])的測定。圖22A至圖24D示出各測定結果。
圖22A至圖22D示出通道長度L為0.48μm且通道寬度為0.8μm的電晶體的測定結果，圖23A至圖23D示出通道長度L為0.83μm且通道寬度為0.8μm的電晶體的測定結果，圖24A至圖24D示出通道長度L為0.83μm且通道寬度為50μm的電晶體的測定結果，圖22A、圖23A及圖24A示出使用GaOx膜的電晶體的測定結果，圖22B、圖23B及圖24B示出使用GZO(2：1)膜的電晶體的測定結果，圖22C、圖23C及圖24C示出使用GZO(10：1)膜的電晶體的測定結果，圖22D、圖23D及圖24D示出使用GZO(20：1)膜的電晶體的測定結果。
藉由圖22A至圖24D可知，因過度增大Zn而使汲極電壓為0.1V及1.8V時的上升位置的偏差較大，但只要GZO(20：1)膜或GZO(10：1)膜等的Zn的量較少，與GaOx膜幾乎相同。
接著，在所製造的通道長度L為0.83μm且通道寬度W為0.8μm的電晶體中，以如下應力測試的條件進行汲極電流(Id：[A])的測定：源極電壓(Vs：[V])及汲極電壓(Vd：[V])為0V；溫度為150℃；時間為1小時；施加3.3V的閘極電壓(該應力測試在後面還被稱為+GBT測試)。圖25A至圖25D示出測定結果。圖25A至圖25D是Vd=1.8V時的測定結果，橫軸表示閘極電壓(VG：[V])，縱軸表示汲極電流(ID：[A])。另外，還示出Vd=0.1V時的場效移動率(μFE：[cm2/Vs])。圖25A示出使用GaOx膜的電晶體的測定結果，圖25B示出使用GZO(2：1) 膜的電晶體的測定結果，圖25C示出使用GZO(10：1)膜的電晶體的測定結果，圖25D示出使用GZO(20：1)膜的電晶體的測定結果。
另外，在所製造的通道長度L為0.83μm且通道寬度W為0.8μm的電晶體中，以如下應力測試的條件進行汲極電流(Id：[A])的測定：源極電壓(Vs：[V])及汲極電壓(Vd：[V])為0V；溫度為150℃；時間為1小時；施加-3.3V的閘極電壓(該應力測試在後面還被稱為-GBT測試)。圖26A至圖26D示出測定結果。圖26A至圖26D是Vd=1.8V時的測定結果，橫軸表示閘極電壓(VG：[V])，縱軸表示汲極電流(ID：[A])。另外，還示出Vd=0.1V時的場效移動率(μFE：[cm2/Vs])。圖26A示出使用GaOx膜的電晶體的測定結果，圖26B示出使用GZO(2：1)膜的電晶體的測定結果，圖26C示出使用GZO(10：1)膜的電晶體的測定結果，圖26D示出使用GZO(20：1)膜的電晶體的測定結果。
另外，在所製造的通道長度L為0.83μm且通道寬度W為0.8μm的電晶體中，以如下應力測試的條件進行汲極電流(Id：[A])的測定：源極電壓(Vs：[V])及閘極電壓(Vg：[V])為0V；溫度為150℃；時間為1小時；施加-1.8V的汲極電壓(該應力測試在後面還被稱為+DBT測試)。圖27A至圖27D示出測定結果。圖27A至圖27D是Vd=1.8V時的測定結果，橫軸表示閘極電壓(VG：[V])，縱軸表示汲極電流(ID：[A])。另外，還示出Vd=0.1V時的場效移動率(μFE：[cm2/Vs])。圖27A示出使用GaOx膜的電晶體的測定結果，圖27B示出使用GZO(2：1)膜的電晶體的測定結果，圖27C示出使用GZO(10：1)膜的電晶體的測定結果，圖27D示出使用GZO(20：1)膜的電晶體的測定結果。
注意，圖25A至圖27D中的箭頭示出應力測試之前至應力測試之後的電特性變化。從圖25A至圖27D可以確認到，藉由-GBT測試，GaOx膜的臨界電壓向正向漂移，但GZO(10：1)膜的變動較小。另外，還可以確認到，藉由+DBT測試的GZO(10：1)膜的變動也小。
實施例4
在本實施例中，對在實施例3中製造的通道長度L為0.83μm且通道寬度W為0.8μm的作為金屬氧化物膜使用GZO(10：1)膜的電晶體的洩漏電流進行測定。
以125℃在10小時後進行測定。再者，以85℃在72小時後進行測定。
圖28示出測定時的基板溫度(絕對溫度)的倒數與洩漏電流的關係。在此，為了便於理解，橫軸示出測定時的基板溫度的倒數乘以1000而得到的數值(1000/T)[1/K]。
從圖28可以確認到，在以85℃在72小時後進行測定的條件下，洩漏電流為9yA/μm。
實施例5
在本實施例中，說明藉由SIMS對在實施例1及實施例2中製造的各樣本(GZO(2：1)膜、GZO(3：1)膜、GZO(5：1)膜、GZO(10：1)膜及GZO(20：1)膜)進行評價的結果。
圖30示出GZO(2：1)膜、GZO(3：1)膜及GZO(5：1)膜的氫(H)濃度分佈，圖31示出GZO(10：1)膜及GZO(20：1)膜的氫(H)濃度的分佈。注意，各圖中的實線是在對各樣本以450℃的氮氛圍進行1小時的加熱處理後還以450℃的氧氛圍進行1小時的加熱處理後進行測定的結果，虛線是在對各樣本進行加熱處理之前進行測定的結果。另外，各圖中的B.G.示出測定下限。
從圖30及圖31可知，當金屬氧化物膜中的鎵的比率大於GZO(5：1)膜中的鎵的比率時，即使進行加熱處理也不容易降低膜中的氫濃度。
另外，從上述實施例及本實施例可知，最佳的是，金屬氧化物膜中的鎵的比率在GZO(5：1)膜至GZO(10：1)膜的範圍內。

Claims (14)

  1. 一種半導體裝置，包括：第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；包括與該第二氧化物半導體膜接觸的區域的源極電極；包括與該第二氧化物半導體膜接觸的區域的汲極電極；該第二氧化物半導體膜、該源極電極及該汲極電極上的金屬氧化物膜；該金屬氧化物膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，其中，該金屬氧化物膜包括元素M(M表示Ti、Ga、Y、Zr、La、Ce、Nd或Hf)及Zn，並且，該金屬氧化物膜包括當以M：Zn=x：y表示靶材中的該元素M與Zn的原子個數比時x/(x+y)大於0.67且為0.99以下的部分。
  2. 一種半導體裝置，包括：第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；包括與該第二氧化物半導體膜接觸的區域的源極電極；包括與該第二氧化物半導體膜接觸的區域的汲極電極；該第二氧化物半導體膜、該源極電極及該汲極電極上的金屬氧化物膜；該金屬氧化物膜上的閘極絕緣膜；以及閘極電極，該閘極電極在該閘極絕緣膜上且與該閘極絕緣膜接觸，並且面向該第二氧化物半導體膜的頂面及側面，其中，該金屬氧化物膜包括元素M(M表示Ti、Ga、Y、Zr、La、Ce、Nd或Hf)及Zn，並且，該金屬氧化物膜包括當以M：Zn=x：y表示靶材中的該元素M與Zn的原子個數比時x/(x+y)大於0.67且為0.99以下的部分。
  3. 一種半導體裝置，包括：第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；包括與該第二氧化物半導體膜接觸的區域的源極電極；包括與該第二氧化物半導體膜接觸的區域的汲極電極；該第二氧化物半導體膜上的金屬氧化物膜；該金屬氧化物膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，其中，該金屬氧化物膜包括元素M(M表示Ti、Ga、Y、Zr、La、Ce、Nd或Hf)及Zn，並且，該金屬氧化物膜包括當以M：Zn=x：y表示靶材中的該元素M與Zn的原子個數比時x/(x+y)大於0.67且為0.99以下的部分，並且該金屬氧化物膜與該第二氧化物半導體膜接觸。
  4. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣膜；在該第一絕緣膜上形成第一氧化物半導體膜；在該第一氧化物半導體膜上形成第二氧化物半導體膜；在該第二氧化物半導體膜上形成源極電極和汲極電極；在該第二氧化物半導體膜、該源極電極及該汲極電極上形成金屬氧化物膜，該金屬氧化物膜包括Zn及選自Ti、Ga、Y、Zr、La、Ce、Nd和Hf的元素M；在該金屬氧化物膜上形成閘極絕緣膜；以及在該閘極絕緣膜上形成閘極電極，其中，該金屬氧化物膜藉由使用濺射靶材的濺射法形成，該濺射靶材中的該元素M與Zn的原子個數比以M：Zn=x：y表示，並且，x/(x+y)大於0.67且為0.99以下。
  5. 根據申請專利範圍第1、2、3項中任一項之半導體裝置，其中該元素M是Ga。
  6. 根據申請專利範圍第1項或第3項之半導體裝置，其中該第二氧化物半導體膜包括具有c軸配向性的多個結晶部，該多個結晶部的c軸朝向平行於該第二氧化物半導體膜的該頂面的法線向量的方向。
  7. 根據申請專利範圍第1、2、3項中任一項之半導體裝置，其中通道長度為5nm以上且200nm以下。
  8. 根據申請專利範圍第1、2、3項中任一項之半導體裝置，其中該第二氧化物半導體膜的電子親和力高於該第一氧化物半導體膜的電子親和力。
  9. 一種包括申請專利範圍第1項或第2項之半導體裝置的電子裝置。
  10. 根據申請專利範圍第2項之半導體裝置，其中該第二氧化物半導體膜包括具有c軸配向性的多個結晶部，該多個結晶部的c軸朝向平行於該第二氧化物半導體膜的該頂面的法線向量的方向。
  11. 根據申請專利範圍第4項之方法，其中該第一氧化物半導體膜藉由濺射法在150℃以上且450℃以下的基板溫度下形成。
  12. 根據申請專利範圍第4項之方法，還包括在該閘極電極上形成第二絕緣膜的步驟。
  13. 根據申請專利範圍第4項之方法，還包括在形成第一氧化物半導體膜之後進行加熱處理的步驟。
  14. 根據申請專利範圍第4項之方法，其中用來形成該金屬氧化物膜的該濺射靶材包括Ga及Zn。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
KR102437450B1 (ko) * 2014-06-13 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치를 포함하는 전자 기기
US9991393B2 (en) * 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
US10396210B2 (en) 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP6884569B2 (ja) 2015-12-25 2021-06-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US10115741B2 (en) 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI806127B (zh) * 2016-02-12 2023-06-21 光程研創股份有限公司 光學裝置及光學系統
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP6725317B2 (ja) 2016-05-19 2020-07-15 株式会社ジャパンディスプレイ 表示装置
CN109478514A (zh) 2016-07-26 2019-03-15 株式会社半导体能源研究所 半导体装置
WO2018025647A1 (ja) 2016-08-03 2018-02-08 株式会社ニコン 半導体装置、ｐＨセンサ、バイオセンサ、及び半導体装置の製造方法
US10504925B2 (en) 2016-08-08 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102384624B1 (ko) * 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JPWO2019048983A1 (ja) 2017-09-05 2020-10-15 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN107706243B (zh) * 2017-09-20 2020-05-05 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管的制备方法
US10424668B2 (en) * 2017-09-20 2019-09-24 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Low temperature polysilicon thin film transistor and fabricating method thereof and array substrate
JP2020178079A (ja) * 2019-04-19 2020-10-29 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
JP2020181985A (ja) * 2020-06-25 2020-11-05 株式会社ジャパンディスプレイ 表示装置
TWI747550B (zh) * 2020-10-12 2021-11-21 友達光電股份有限公司 畫素電路及顯示裝置
KR102509588B1 (ko) * 2021-04-23 2023-03-10 한양대학교 산학협력단 이종접합 igzo 채널층을 구비하는 박막트랜지스터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110180802A1 (en) * 2008-10-08 2011-07-28 Sony Corporation Thin film transistor and display device
US20120138922A1 (en) * 2010-12-03 2012-06-07 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP5177954B2 (ja) 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
EP2146379B1 (en) 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI511288B (zh) * 2009-03-27 2015-12-01 Semiconductor Energy Lab 半導體裝置
CN110620156A (zh) 2010-04-02 2019-12-27 株式会社半导体能源研究所 半导体装置
KR102292523B1 (ko) 2010-04-02 2021-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20130208207A1 (en) 2010-06-25 2013-08-15 Sharp Kabushiki Kaisha Display device substrate, method for producing the same, and display device
JP5886491B2 (ja) * 2010-11-12 2016-03-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6128775B2 (ja) 2011-08-19 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
US9252279B2 (en) 2011-08-31 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
US9190525B2 (en) 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
SG11201505225TA (en) * 2012-08-03 2015-08-28 Semiconductor Energy Lab Oxide semiconductor stacked film and semiconductor device
KR102171650B1 (ko) * 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI608616B (zh) 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
CN104823283B (zh) * 2012-11-30 2018-04-27 株式会社半导体能源研究所 半导体装置
KR102207028B1 (ko) * 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6320009B2 (ja) * 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR102437450B1 (ko) * 2014-06-13 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치를 포함하는 전자 기기

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110180802A1 (en) * 2008-10-08 2011-07-28 Sony Corporation Thin film transistor and display device
US20120138922A1 (en) * 2010-12-03 2012-06-07 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device

Also Published As

Publication number Publication date
US20160343867A1 (en) 2016-11-24
US9349875B2 (en) 2016-05-24
JP2016015484A (ja) 2016-01-28
US9685563B2 (en) 2017-06-20
KR102437450B1 (ko) 2022-08-30
TW202013748A (zh) 2020-04-01
WO2015189731A1 (en) 2015-12-17
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