JP5980737B2 - 酸化物半導体積層膜及び半導体装置 - Google Patents

酸化物半導体積層膜及び半導体装置 Download PDF

Info

Publication number
JP5980737B2
JP5980737B2 JP2013156486A JP2013156486A JP5980737B2 JP 5980737 B2 JP5980737 B2 JP 5980737B2 JP 2013156486 A JP2013156486 A JP 2013156486A JP 2013156486 A JP2013156486 A JP 2013156486A JP 5980737 B2 JP5980737 B2 JP 5980737B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
layer
film
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013156486A
Other languages
English (en)
Other versions
JP2014045178A5 (ja
JP2014045178A (ja
Inventor
山崎　舜平
舜平 山崎
将志 津吹
将志 津吹
了介 渡邊
了介 渡邊
将志 太田
将志 太田
典隆 石原
典隆 石原
井上　弘毅
弘毅 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013156486A priority Critical patent/JP5980737B2/ja
Publication of JP2014045178A publication Critical patent/JP2014045178A/ja
Publication of JP2014045178A5 publication Critical patent/JP2014045178A5/ja
Application granted granted Critical
Publication of JP5980737B2 publication Critical patent/JP5980737B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Description

本発明は、酸化物半導体積層膜及び電界効果トランジスタを有する半導体装置の作製方法に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書等では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
また、非特許文献１においては、非晶質のＩｎ−Ｇａ−Ｚｎ−Ｏ膜において、１×１０２０／ｃｍ３以上の非常に高密度の欠陥準位が観察され、熱処理によりほぼ半減すると報告がなされている。
神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体を用いたトランジスタでは、経時変化やバイアス−熱ストレス試験（ＧＢＴ：Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験と呼ぶ。）により、電気特性、代表的にはしきい値電圧が変動してしまうということが問題となっている。例えば、酸化物半導体において、欠陥準位の密度が上述の値であると、これを用いたトランジスタでは、しきい値電圧の変動などの電気特性の変動を招くおそれがある。
このようなトランジスタの電気特性の変動は、これを用いた半導体装置の信頼性を低下させる要因となる。
上記問題に鑑み、本発明の一態様では、トランジスタの電気特性の変動が生じにくく、安定性が高い酸化物半導体積層膜を提供することを目的の一とする。また、当該酸化物半導体積層膜をチャネルが形成される領域に用いた電気的に安定な特性を有するトランジスタを提供することを目的の一とする。また、当該トランジスタを有する半導体装置において、信頼性を向上させることを目的の一とする。
本発明の一態様は、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定された局在準位による吸収係数が３×１０−３／ｃｍ以下、好ましくは３×１０−４／ｃｍ以下の酸化物半導体積層膜である。
本発明の一態様は、インジウム、ガリウム、及び亜鉛を含有し、順に積層された第１の酸化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層を含む酸化物半導体積層膜であって、第２の酸化物半導体層は、第１の酸化物半導体層及び第３の酸化物半導体層よりもインジウムの含有率が高く、酸化物半導体積層膜は、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定された局在準位による吸収係数が３×１０−３／ｃｍ以下である酸化物半導体積層膜である。
また、本発明の一態様は、ゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と、ゲート絶縁膜を介してゲート電極層と重畳する酸化物半導体積層膜と、酸化物半導体積層膜に接して設けられた一対の電極層と、を有し、酸化物半導体積層膜は、インジウム、ガリウム、及び亜鉛を含有し、なおかつ第１の酸化物半導体層、第２の酸化物半導体層、及び第３の酸化物半導体層が順に積層され、第２の酸化物半導体層は、第１の酸化物半導体層及び第３の酸化物半導体層よりもインジウムの含有率が高く、酸化物半導体積層膜において、チャネルが形成される領域は、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定された局在準位による吸収係数が３×１０−３／ｃｍ以下である半導体装置である。
また、上記構成において、一対の電極層及び酸化物半導体積層膜上に、さらに酸化物絶縁膜を有することが好ましい。
本発明の一態様に係る半導体装置は、酸化物半導体積層膜を用いたトランジスタ、若しくは該トランジスタを含んで構成される回路を含む。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器も半導体装置に含まれる。
本発明の一態様では、トランジスタの電気特性の変動が生じにくく、安定性が高い酸化物半導体積層膜を提供することができる。また、当該酸化物半導体積層膜をチャネルが形成される領域に用いた電気的に安定な特性を有するトランジスタを提供することができる。また、当該トランジスタを有する半導体装置において、信頼性を向上させることできる。
酸化物半導体積層膜を示す図。 単層構造、２層構造、及び３層構造の酸化物半導体積層膜を示す図。 ＣＰＭ測定装置を示す図。 半導体装置を説明する平面図及び断面図。 半導体装置を説明する断面図。 単層構造の酸化物半導体層の断面図及びエネルギーバンド図。 ３層構造の酸化物半導体積層膜の断面図及びエネルギーバンド図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 電子機器を示す図。 電子機器を示す図。 試料Ａ及び試料Ｂを説明する断面図。 試料ＡのＣＰＭによる測定結果を示す図。 試料ＢのＣＰＭによる測定結果を示す図。 トランジスタの作製方法を説明する図。 試料Ｃに含まれるトランジスタのＶｇ−Ｉｄ特性を説明する図。 試料Ｄに含まれるトランジスタのＶｇ−Ｉｄ特性を説明する図。 試料Ｅに含まれるトランジスタのＶｇ−Ｉｄ特性を説明する図。
以下では、本明細書等に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書等に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書等に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る酸化物半導体積層膜について、図１を参照して説明する。
図１（Ａ）に、基板１００上に設けられた酸化物半導体積層膜１０１を示す。酸化物半導体積層膜１０１は、複数の酸化物半導体層が積層された酸化物半導体積層膜であり、例えば、第１の酸化物半導体層１０１ａ、第２の酸化物半導体層１０１ｂ、及び第３の酸化物半導体層１０１ｃの３層が順に積層された構造を有する。
酸化物半導体層１０１ａ〜１０１ｃは、インジウム、ガリウム、及び亜鉛を含有し、原子数比が異なる酸化物半導体層である。酸化物半導体層１０１ａ〜１０１ｃにおいて、例えば、第２の酸化物半導体層１０１ｂは、第１の酸化物半導体層１０１ａよりもインジウムの含有率を高くすることが好ましく、第２の酸化物半導体層１０１ｂは、第３の酸化物半導体層１０１ｃよりもインジウムの含有率が高いことが好ましい。
また、第２の酸化物半導体層１０１ｂは、インジウムの含有率がガリウムの含有率よりも高いことが好ましい。
なお、第１の酸化物半導体層１０１ａと、第３の酸化物半導体層１０１ｃの原子数比は、同じであっても良いし、異なっていてもよい。
例えば、第１の酸化物半導体層１０１ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層１０１ｂの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とし、第３の酸化物半導体層１０１ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とする。例えば、第１の酸化物半導体層１０１ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層１０１ｂの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体層１０１ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とする。なお、各酸化物半導体層の原子数比は、誤差として上記の原子数比のプラスマイナス２０％、またはプラスマイナス１０％の変動を含む。
第２の酸化物半導体層１０１ｂは、さらに積層構造を有していてもよい。図１（Ｂ）に、第２の酸化物半導体層１０１ｂが、酸化物半導体層１０１ｂ１、酸化物半導体層１０１ｂ２を有する構造を示す。なお、第２の酸化物半導体層１０１ｂを３層以上としてもよい。
このとき、酸化物半導体層１０１ｂ１、１０１ｂ２は、酸化物半導体層１０１ａよりもインジウムの含有率が高いことが好ましく、酸化物半導体層１０１ｃよりもインジウムの含有率が高いことが好ましい。
例えば、第１の酸化物半導体層１０１ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層１０１ｂに含まれる酸化物半導体層１０１ｂ１の原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２とし、酸化物半導体層１０１ｂ２の原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とし、第３の酸化物半導体層１０１ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とすることが好ましい。なお、各酸化物半導体層の原子数比は、誤差として上記の原子数比のプラスマイナス２０％、またはプラスマイナス１０％の変動を含む。
酸化物半導体を構成する金属酸化物において、インジウムの組成の割合が高いほど、導電率が高い金属酸化物となる。例えば、第２の酸化物半導体層１０１ｂのインジウムの含有率を、第１の酸化物半導体層１０１ａ及び第３の酸化物半導体層１０１ｃのインジウムの含有率よりも高くすることで、第２の酸化物半導体層１０１ｂの導電率σ２を、第１の酸化物半導体層１０１ａの導電率σ１及び第３の酸化物半導体層１０１ｃの導電率σ３よりも高くすることができる。
導電率σ２は、導電率σ１及び導電率σ３と比較して、１×１０３Ｓ／ｃｍ以上、好ましくは、１×１０５Ｓ／ｃｍ以上高いことが好ましい。
ここで、本発明の一態様に係る酸化物半導体積層膜における効果について、図２を参照して説明する。
酸化物半導体を用いたトランジスタにおいて、酸化物半導体層に含まれる酸素欠損は、トランジスタの電気特性の不良につながる。そのため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。酸化物半導体層中に含まれる酸素欠損は、例えば、酸化物半導体層への酸素導入工程や、酸化物半導体層に接する絶縁膜から酸素を供給することにより、低減することができる。
しかしながら、酸化物半導体層と接する絶縁膜が、酸化物半導体層を構成する元素と異なる元素で構成される場合、酸化物半導体層と絶縁膜との界面において、酸素欠損が形成されやすくなる。酸化物半導体層が、絶縁膜と接することによって生じる酸素欠損は、上述の処理によって低減することは困難である。
酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。
例えば、図２（Ａ）に示すように、酸化物半導体層が単層構造の場合だと、酸化物半導体層１１１において、絶縁膜１２１との界面や、絶縁膜１２２との界面に酸素欠損が形成されやすくなる。例えば、絶縁膜１２２側から電圧が印加されると、キャリアは、酸化物半導体層１１１と絶縁膜１２２との界面を移動する。このとき、酸化物半導体層１１１と絶縁膜１２２との界面に酸素欠損に起因する局在準位が存在すると、局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下する。
また、図２（Ｂ）に示すように、酸化物半導体層が２層積層した場合だと、酸化物半導体層１１２ａと絶縁膜１２１との界面や、酸化物半導体層１１２ｂと絶縁膜１２２との界面に酸素欠損が存在しやすくなる。絶縁膜１２２側から電圧が印加された場合、キャリアは、酸化物半導体層１１２ｂと絶縁膜１２２との界面を移動する。このとき、酸化物半導体層１１２ｂと絶縁膜１２２との界面に酸素欠損に起因する局在準位が存在すると、局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下する。
そこで、図２（Ｃ）に示すように、酸化物半導体層を３層積層し、酸化物半導体層１１３ｂの導電率を、酸化物半導体層１１３ａ及び酸化物半導体層１１３ｃよりも導電率を高くする。このような構成とすることにより、例えば、絶縁膜１２２側から電圧が印加された場合であっても、キャリアは、酸化物半導体層１１３ｃと絶縁膜１２２との界面を移動することなく、酸化物半導体層１１３ｂと酸化物半導体層１１３ｃとの界面を移動する。また、酸化物半導体層１１３ｂと酸化物半導体層１１３ｃは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、酸化物半導体層１１３ｂと酸化物半導体層１１３ｃとの界面における酸素欠損の量は低減される。これにより、キャリアが酸化物半導体層１１３ｃと酸化物半導体層１１３ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。
酸化物半導体の欠陥（酸素欠損）は、例えば、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により、評価することができる。ＣＰＭ測定は、試料に設けられた２電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射する光量から吸収係数を導出することを各波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の増加分に定数を掛けることにより、試料の状態密度（以下、ＤＯＳとも記す）を導出することができる。
図３に、ＣＰＭ測定装置の模式図を示す。なお、図３では、光の経路を矢印で、配線などを実線で示す。
ＣＰＭ測定装置は、光源となるランプ２０１と、広範囲の波長の光から狭い範囲の波長のみを取り出すモノクロメータ２０２と、モノクロメータ２０２を透過した光を減光させるフィルタ２０３と、モノクロメータ２０２によって減光された光を、透過及び反射させるビームスプリッタ２０４と、光を電流に変換するフォトダイオード２０５と、電流を計測するロックインアンプ２０９と、計測された電流から照射光量を見積もる計算機２０８と、を有する。
また、図３に示す試料２１０は、図１に示す酸化物半導体積層膜１０１である。当該酸化物半導体積層膜１０１には、測定用の電極２１１ａ、２１１ｂが設けられている。電極２１１ａ、２１１ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａ、Ｗ、ＰｔおよびＡｕ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。または、Ｓｉ、Ｔｉ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、ＩｎおよびＳｎから選ばれた複数種の材料を含む透明導電膜を用いてもよい。好ましくは、酸化物半導体積層膜１０１との界面に絶縁膜を形成しない材料を選択する。
電極２１１ｂは、直流電源２０６に抵抗を介して接続され、抵抗と並列に接続されたロックインアンプ２０７によって、光電流値を計測することができる。
ランプ２０１として、例えば、キセノンランプ、水銀ランプ、及びハロゲンランプなどを用いることができる。上記ランプのいずれか一を用いてもよいし、複数を組み合わせて用いてもよい。キセノンランプを用いることにより、１．５ｅＶ〜４．０ｅＶの範囲で測定することができるため、好ましい。
フィルタ２０３として、減光（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ、ウェッジフィルタ、及びカットフィルタなどを用いることができる。カットフィルタは、特定の波長範囲を通し、他の波長範囲を減衰させる機能を有する光学フィルタである。また、上述のフィルタを組み合わせて用いることにより、照射光量や照射波長の制御性を高めることができる。なお、フィルタ２０３が設けられていなくともよい。
ロックインアンプ２０７及びロックインアンプ２０９は、入力された信号のうち、特定の周波数の信号を増幅して検出し、出力する機能を有する。そのため、ノイズなどの影響が低減され、高感度に信号を検出することができる。
ランプ２０１から照射された光は、モノクロメータ２０２に入射することにより、広範囲の波長の光から狭い範囲の波長の光のみが取り出される。モノクロメータ２０２を透過した光は、フィルタ２０３に入射することにより減光される。減光された光がビームスプリッタ２０４に照射することにより、透過した光を、試料２１０に照射させ、反射された光を、フォトダイオード２０５へそれぞれ照射させる。なお、透過光を試料２１０へ、反射光をフォトダイオード２０５へ照射させる必要はなく、逆であっても構わない。
フォトダイオード２０５によって、照射された光を電流に変換した後、ロックインアンプ２０９によって電流を計測し、計算機２０８によって照射光量を見積もることができる。また、試料２１０に照射された光から、ロックインアンプ２０７によって、光電流値を計測する。得られた光電流値は、計算機２０８によって、フィルタ２０３にフィードバックされる。得られた光電流値が高すぎる場合は、フィルタ２０３の透過率を下げ、照射光量を低減させる。また、光電流値が低すぎる場合は、フィルタ２０３の透過率を上げ、照射光量を増加させればよい。
ＣＰＭ測定によって得られた吸収係数のカーブからバンドの裾に起因するアーバックテールと呼ばれる吸収係数分を取り除くことにより、局在準位による吸収係数を以下の式から算出することができる。
ここで、α（Ｅ）は、各エネルギーにおける吸収係数を表し、αｕは、アーバックテールによる吸収係数を表す。
酸化物半導体層を、図１（Ａ）及び図１（Ｂ）に示すように積層することにより、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定された局在準位による吸収係数を３×１０−３／ｃｍ以下、より好ましくは３×１０−４／ｃｍ以下とすることができる。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
まずは、ＣＡＡＣ−ＯＳ層について説明する。
ＣＡＡＣ−ＯＳ層は、ｃ軸配向した複数の結晶部を有する酸化物半導体層の一つである。
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ層に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ層に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ層中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体層について説明する。
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
酸化物半導体層１０１ａ〜１０１ｃのそれぞれは、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうちいずれかで構成される。
酸化物半導体層１０１ａ〜１０１ｃは、それぞれ結晶性の異なる酸化物半導体を適用してもよい。すなわち、微結晶酸化物半導体、非晶質酸化物半導体、及びＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、酸化物半導体層１０１ｂに、ＣＡＡＣ−ＯＳを適用することにより、膜中に含まれる酸素欠損をより低減できるため好ましい。
なお、非晶質酸化物半導体は、不純物が取り込まれやすくキャリア密度が高くなる傾向があるため、比較的容易に、比較的高い電界効果移動度を得ることができる。
また、平坦な表面上に酸化物半導体層を成膜することにより、結晶性を高めることができる。酸化物半導体層は、例えば、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
第１の酸化物半導体層１０１ａ乃至第３の酸化物半導体層１０１ｃの厚さは、それぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の一形態について、図４乃至図７を参照して説明する。
本発明の一態様に係る半導体装置に設けられるトランジスタの構造は特に限定されず、例えば、トップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを適用することができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造などのマルチゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図４に、ボトムゲート構造のトランジスタ３１０の構成例を示す。図４（Ａ）は、トランジスタ３１０の平面図であり、図４（Ｂ）は、図４（Ａ）中の一点鎖線Ａ１−Ａ２における断面図であり、図４（Ｃ）は、図４（Ａ）中の一点鎖線Ｂ１−Ｂ２における断面図である。
トランジスタ３１０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極層４０１と重畳する酸化物半導体積層膜４０４と、酸化物半導体積層膜４０４と接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体積層膜４０４と接するように絶縁膜４０６が設けられている。
酸化物半導体積層膜４０４は、実施の形態１に示す複数の酸化物半導体層が積層された酸化物半導体積層膜を適用することができる。酸化物半導体積層膜４０４は、例えば、インジウム、ガリウム、及び亜鉛を含有し、第１の酸化物半導体層４０４ａ、第２の酸化物半導体層４０４ｂ、第３の酸化物半導体層４０４ｃが順に積層された構造を有する。なお、本実施の形態では、図１（Ａ）に示す酸化物半導体積層膜が３層積層された構造について示すが、図１（Ｂ）に示す酸化物半導体積層膜のように、第２の酸化物半導体層がさらに積層構造を有する構造であってもよい。
酸化物半導体積層膜４０４において、酸化物半導体層４０４ｂは、酸化物半導体層４０４ａよりもインジウムの含有率が高いことが好ましく、酸化物半導体層４０４ｂは、酸化物半導体層４０４ｃよりもインジウムの含有率が高いことが好ましい。
また、酸化物半導体層４０４ｂは、インジウムの含有率がガリウムの含有率よりも高いことが好ましい。
例えば、酸化物半導体層４０４ａの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とし、酸化物半導体層４０４ｂの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１とし、酸化物半導体層４０４ｃの原子数比を、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２とすることが好ましい。なお、各酸化物半導体層の原子数比は、誤差として上記の原子数比のプラスマイナス２０％、またはプラスマイナス１０％の変動を含む。
酸化物半導体を構成する金属酸化物において、インジウムの組成の割合が高いほど、導電率が高い金属酸化物となる。例えば、第２の酸化物半導体層４０４ｂのインジウムの含有率を、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃのインジウムの含有率よりも多くすることで、第２の酸化物半導体層４０４ｂの導電率σ２を、第１の酸化物半導体層４０４ａの導電率σ１及び第３の酸化物半導体層４０４ｃの導電率σ３よりも高くすることができる。
導電率σ２は、導電率σ１及び導電率σ３と比較して、１×１０３Ｓ／ｃｍ以上、好ましくは、１×１０５Ｓ／ｃｍ以上高いことが好ましい。
酸化物半導体積層膜４０４を、上記の積層構造とすることにより、ＣＰＭにより測定された局在準位による吸収係数を３×１０−３／ｃｍ以下、より好ましくは３×１０−４／ｃｍ以下とすることができる。
酸化物半導体層４０４ａ〜４０４ｃは、非晶質酸化物半導体、単結晶酸化物半導体、及び多結晶酸化物半導体の他に、ＣＡＡＣ−ＯＳで構成されていることが好ましい。また、酸化物半導体層４０４ａ〜４０４ｃは、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、及びＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、酸化物半導体層４０４ｂに、ＣＡＡＣ−ＯＳを適用することにより、膜中に含まれる酸素欠損をより低減できるため好ましい。
なお、ゲート電極層４０１側の第１の酸化物半導体層４０４ａの膜厚が厚すぎると、ゲート電極層４０１に電圧が印加された場合、キャリアは、第１の酸化物半導体層４０４ａと、第２の酸化物半導体層４０４ｂとの界面ではなく、第１の酸化物半導体層４０４ａを移動してしまう。例えば、第１乃至第３の酸化物半導体層４０４ａ〜４０４ｃの厚さは、それぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。例えば、第１の酸化物半導体層４０４ａの膜厚を、５ｎｍ以上１５ｎｍ以下とし、第２の酸化物半導体層４０４ｂの膜厚を、１５ｎｍ以上３５ｎｍ以下とし、第３の酸化物半導体層４０４ｃの膜厚を、２０ｎｍ以上４０ｎｍ以下とするとよい。
ボトムゲート構造のトランジスタ３１０において、酸化物半導体層４０４ｂの導電率を、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。このような構成とすることにより、ゲート電極層４０１に電圧が印加された場合であっても、キャリアは、酸化物半導体層４０４ａと、ゲート絶縁膜４０２との界面を移動することなく、酸化物半導体層４０４ｂと酸化物半導体層４０４ａとの界面を移動する。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ａは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体層４０４ａとの界面における酸素欠損の量は低減されている。これにより、キャリアが酸化物半導体層４０４ａと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができる。
図５（Ａ）に、トップゲート構造のトランジスタ３２０を示す。
トランジスタ３２０は、絶縁表面を有する基板４００上に設けられた絶縁膜４０８と、絶縁膜４０８上に設けられた酸化物半導体積層膜４０４と、酸化物半導体積層膜４０４に接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体積層膜４０４、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられたゲート絶縁膜４０９と、ゲート絶縁膜４０９を介して酸化物半導体積層膜４０４と重畳するゲート電極層４１０と、を有する。
図５（Ａ）に示すトランジスタ３２０において、酸化物半導体積層膜４０４は、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの順で積層されている。
なお、ゲート電極層４１０側の第３の酸化物半導体層４０４ｃの膜厚が厚すぎると、ゲート電極層４１０に電圧が印加された場合、キャリアは、第３の酸化物半導体層４０４ｃと、第２の酸化物半導体層４０４ｂとの界面ではなく、第３の酸化物半導体層４０４ｃを移動してしまう。例えば、第１乃至第３の酸化物半導体層４０４ａ〜４０４ｃの厚さは、それぞれ１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。例えば、第１の酸化物半導体層４０４ａの膜厚を、２０ｎｍ以上４０ｎｍ以下とし、第２の酸化物半導体層４０４ｂの膜厚を、１５ｎｍ以上３５ｎｍ以下とし、第３の酸化物半導体層４０４ｃの膜厚を、５ｎｍ以上１５ｎｍ以下とするとよい。
トップゲート構造のトランジスタ３２０においても、酸化物半導体層４０４ｂの導電率を、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。このような構成とすることにより、ゲート電極層４１０に電圧が印加された場合であっても、キャリアは、酸化物半導体層４０４ｃと、ゲート絶縁膜４０９との界面を移動することなく、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面を移動する。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面における酸素欠損の量は低減されている。これにより、キャリアが酸化物半導体層４０４ｃと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができる。
図５（Ｂ）に、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型のトランジスタ３３０を示す。
トランジスタ３３０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極層４０１と重畳する酸化物半導体積層膜４０４と、酸化物半導体積層膜４０４と接して設けられたソース電極層４０５ａ及びドレイン電極層４０５ｂと、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、酸化物半導体積層膜４０４と接する絶縁膜４０６と、絶縁膜４０６を介して酸化物半導体積層膜４０４と重畳する電極層４０７と、を有する。
トランジスタ３３０では、絶縁膜４０６は、ゲート絶縁膜として機能し、電極層４０７は、ゲート電極層として機能する。一対のゲート電極層のうち、一方のゲート電極層は、トランジスタのオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極層は、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合は、双方のゲート電極層に、同じ高さの電位が与えられていても良いし、他方のゲート電極層にのみ接地電位などの固定電位が与えられていてもよい。他方のゲートに与える電位の高さを制御することで、トランジスタ３３０のしきい値電圧を制御することができる。
図５（Ｂ）に示すトランジスタ３３０において、酸化物半導体積層膜４０４は、酸化物半導体層４０４ａ、酸化物半導体層４０４ｂ、酸化物半導体層４０４ｃの順で積層されていている。
デュアルゲート構造のトランジスタ３３０においても、酸化物半導体層４０４ｂの導電率を、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。このような構成とすることにより、例えば、ゲート電極層４１０に電圧が印加された場合であっても、キャリアは、酸化物半導体層４０４ｃと、ゲート絶縁膜４０９との界面を移動することなく、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面を移動する。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面における酸素欠損の量は低減されている。これにより、キャリアが酸化物半導体層４０４ｃと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができる。
ここで、酸化物半導体層が単層の場合と、酸化物半導体層を積層した場合のエネルギーバンド構造について、図６及び図７を参照して説明する。
図６（Ａ）に、単層の酸化物半導体層を用いたトランジスタの断面図を示し、図６（Ｂ）に、図６（Ａ）のＸ１−Ｘ２断面におけるエネルギーバンド図（模式図）を示す。
図６（Ａ）に示すトランジスタにおいて、基板４００上に、絶縁膜４０８を介して酸化物半導体層４１１が設けられ、酸化物半導体層４１１上に、ソース電極層４０５ａ及びドレイン電極層４０５ｂが設けられ、酸化物半導体層４１１、ソース電極層４０５ａ、ドレイン電極層４０５ｂを覆うようにゲート絶縁膜４０９が設けられ、酸化物半導体層４１１上にゲート絶縁膜４０９を介してゲート電極層４１０が設けられている。
図６（Ａ）において、酸化物半導体層４１１は、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも記す）層とし、絶縁膜４０８及びゲート絶縁膜４０９は酸化窒化シリコン膜として説明する。
図７（Ａ）に、積層された酸化物半導体層（ＩＧＺＯ層）を用いたトランジスタの断面図を示し、図７（Ｂ）に、図７（Ａ）のＹ１−Ｙ２断面におけるエネルギーバンド図（模式図）を示す。
図７（Ａ）に示すトランジスタにおいて、基板４００上に、絶縁膜４０８を介して酸化物半導体積層膜４０４が設けられ、酸化物半導体積層膜４０４上に、ソース電極層４０５ａ及びドレイン電極層４０５ｂが設けられ、酸化物半導体積層膜４０４、ソース電極層４０５ａ、ドレイン電極層４０５ｂを覆うようにゲート絶縁膜４０９が設けられ、酸化物半導体積層膜４０４上にゲート絶縁膜４０９を介してゲート電極層４１０が設けられている。
図７（Ａ）に示す酸化物半導体積層膜４０４において、酸化物半導体層４０４ａ、４０４ｃは、原子比でＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩＧＺＯ層とし、酸化物半導体層４０４ｂは、原子比でＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて作成したＩＧＺＯ層とする。また、図７（Ａ）において、絶縁膜４０８及びゲート絶縁膜４０９は酸化窒化シリコン膜として説明する。
図６（Ｂ）に示すように、酸化物半導体層が単層構造の場合には、上下にある酸化窒化シリコン膜中のシリコンがＩＧＺＯ層の中へ界面から数ｎｍ程度まで混入することがある。シリコンがＩＧＺＯの中に入ると不純物準位を形成する。不純物準位がドナーとなり電子を生成することでｎ型化することがある。よって、酸化物半導体のバンドは図６（Ｂ）のような形に曲がることになる。また、シリコンがＩＧＺＯ層に混入することによって、アモルファス化しやすくなる。また、界面散乱、Ｓｉ等の不純物散乱が存在するため、電子移動度の低下が懸念される。
これに対し、図７（Ｂ）に示すように、酸化物半導体層が３層構造の場合には、たとえ、シリコンが酸化物半導体積層膜４０４に混入したとしても、第１の酸化物半導体層４０４ａと、第３の酸化物半導体層４０４ｃまでであり、第２の酸化物半導体層４０４ｂには混入しにくくなる。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を用いた第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃの電子親和力は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を用いた第２の酸化物半導体層４０４ｂの電子親和力より小さい。このため、酸化物半導体積層膜４０４の伝導帯は、図７（Ｂ）のような井戸型構造になる。
また、酸化物半導体積層膜４０４においてもシリコンの混入は起きるが、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃの膜厚が、数ｎｍよりも厚ければ、第２の酸化物半導体層４０４ｂにまで到達しないため、その影響は低減される。
酸化物半導体積層膜４０４を有するトランジスタにおいて、第２の酸化物半導体層４０４ｂの電子親和力はその上下の層よりも電子親和力が大きいため、第２の酸化物半導体層４０４ｂに主に電子の経路となる。また、第２の酸化物半導体層４０４ｂを、電子が移動するため、第１の酸化物半導体層４０４ａ、第３の酸化物半導体層４０４ｃによる不純物準位によるトラップなどが生じにくい。
また、第２の酸化物半導体層４０４ｂにはシリコンが混入されていない、または少ないため、第２の酸化物半導体層４０４ｂの少なくともチャネルが形成される領域においては、ＣＡＡＣ−ＯＳ層とすることができる。また、界面散乱、シリコン等の不純物散乱が少ないため、電子移動度が向上する。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、図４に示す酸化物半導体積層膜を用いたトランジスタの作製方法について、図８を参照して説明する。
まず、基板４００上に、ゲート電極層４０１を形成する（図８（Ａ）参照）。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることができる。なお、基板としては、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１７００ｍｍ）、第６世代（１７００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２７００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは７００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
または、基板４００として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板上に半導体素子が設けられたものを用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体積層膜４０４を含むトランジスタ３１０を直接作製してもよいし、他の作製基板に酸化物半導体積層膜４０４を含むトランジスタ３１０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体積層膜を含むトランジスタ３１０との間に剥離層を設けるとよい。
ゲート電極層４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極層４０１は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート電極層４０１として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化物膜（ＩｎＮ、ＳｎＮなど）を用いることができる。
ゲート絶縁膜４０２は、スパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いて形成することができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。
ゲート絶縁膜４０２は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。
また、ゲート絶縁膜４０２は酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。
なお、ゲート絶縁膜４０２において、後に形成される第１の酸化物半導体層４０３ａと接する領域（本実施の形態においては、ゲート絶縁膜）は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。ゲート絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁膜４０２を形成すればよい。又は、成膜後のゲート絶縁膜４０２に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
ゲート絶縁膜４０２に酸素過剰領域を設けることにより、酸化物半導体積層膜を形成した後、加熱処理を行うことで、酸素を供給することができる。これにより、酸化物半導体積層膜に含まれる酸素欠損を低減することができる。
本実施の形態では、ゲート絶縁膜４０２として窒化シリコン膜と、酸化シリコン膜とを形成する。
次いで、ゲート絶縁膜４０２上に、酸化物半導体積層膜を構成する第１の酸化物半導体層４０３ａ、第２の酸化物半導体層４０３ｂ及び第３の酸化物半導体層４０３ｃを順に成膜する（図８（Ｂ）参照）。
酸化物半導体積層膜となる第１の酸化物半導体層４０３ａ、第２の酸化物半導体層４０３ｂ、及び第３の酸化物半導体層４０３ｃとして、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここでいう、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／６：１／２：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とするトランジスタの電気特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの電気特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
本実施の形態では、第１の酸化物半導体層４０３ａとして、原子数比１：３：２のＩＧＺＯ層、第２の酸化物半導体層４０３ｂとして、原子数比１：１：１のＩＧＺＯ層、第３の酸化物半導体層４０３ｃとして、原子数比１：３：２のＩＧＺＯ層を成膜する場合について説明する。
トランジスタ３１０に含まれる第２の酸化物半導体層４０３ｂには、例えば、結晶部を含む酸化物半導体層を適用する。但し、成膜後の第２の酸化物半導体層４０３ｂは、必ずしも結晶部を含んでいなくともよく、この場合、成膜後のいずれかの工程において、非晶質酸化物半導体に熱処理を加えることで、結晶部を含む第２の酸化物半導体層としてもよい。非晶質酸化物半導体を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５５０℃以上とする。当該熱処理は、作製工程における他の熱処理と兼ねることも可能である。また、結晶化の熱処理には、レーザ照射装置を用いてもよい。
各酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃを成膜する際、できる限り膜中に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。処理室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した処理室で成膜した膜中に含まれる不純物の濃度を低減できる。
また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃをスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜される膜を緻密な膜とすることができる。
なお、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶部を含む酸化物半導体層を形成することができる。
また、ＣＡＡＣ−ＯＳ層を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって酸化物半導体層の結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上７００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
なお、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃは、大気開放せずに連続的に成膜することが好ましい。酸化物半導体層の成膜を大気開放せずに連続的に行うことで、酸化物半導体層表面への水素又は水素化合物の付着（例えば、吸着水など）を防止することができるため、不純物の混入を抑制することができる。同様に、ゲート絶縁膜４０２と酸化物半導体層４０３ａとは大気開放せずに連続的に成膜することが好ましい。
また、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃに対して、膜中に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ型の導電性を付与する不純物である水素を除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタの作製工程においてどのタイミングで行ってもよい。例えば、酸化物半導体層を島状に加工した後に行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。熱処理には、レーザ照射装置を適用してもよい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体層を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理によって酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性の変動が抑制されており、電気的に安定である。
酸素を導入する場合、酸化物半導体積層膜（又は酸化物半導体層）に直接導入してもよいし、後に形成される絶縁層を通過して酸化物半導体積層膜へ導入してもよい。酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。また、酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
酸化物半導体積層膜への酸素の供給は、酸化物半導体積層膜の成膜後であれば、そのタイミングは特に限定されない。また、酸素の導入は複数回行ってもよい。
次いで、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃを、フォトリソグラフィ法を用いたエッチング処理によって島状の第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃに加工して、酸化物半導体積層膜４０４を形成する（図８（Ｃ）参照）。
なお、本実施の形態においては、第１の酸化物半導体層４０４ａ乃至第３の酸化物半導体層４０４ｃを一度のエッチング処理によって島状に加工することで、酸化物半導体積層膜４０４に含まれる各酸化物半導体層の端部は一致する。なお、本明細書等において、一致とは、概略一致も含むものとする。例えば、同じマスクを用いてエッチングした積層構造の層Ａの端部と層Ｂの端部とは一致しているとみなす。
次いで、酸化物半導体積層膜４０４上に導電膜を形成し、これを加工してソース電極層４０５ａ及びドレイン電極層４０５ｂ（これと同じ層で形成される配線を含む）を形成する（図８（Ｄ）参照）。
ソース電極層４０５ａ及びドレイン電極層４０５ｂは、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
絶縁膜４０６は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。
絶縁膜４０６としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの無機絶縁膜などの単層又は積層を用いることができる。
本実施の形態では、絶縁膜４０６として、酸化シリコン膜を成膜する。
ここで、絶縁膜４０６に酸素過剰領域を形成するために、酸素導入工程を行ってもよい。絶縁膜４０６に酸素導入工程を行う場合は、ゲート絶縁膜４０２に行う場合と同様に行うことができる。
また、トランジスタ上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
以上の工程で、本発明に係る半導体装置を作製することができる（図８（Ｅ）参照）。
酸化物半導体積層膜４０４に接する絶縁膜として、酸化物絶縁膜を用いたり、絶縁膜に酸素過剰領域を形成することにより、加熱処理などによって、絶縁膜に含まれる過剰な酸素を、酸化物半導体積層膜に供給することができる。これにより、酸化物半導体積層膜に含まれる酸素欠損を低減することができる。
図８（Ｅ）に示すように、酸化物半導体層を３層構造とし、酸化物半導体層４０４ｂの導電率を、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｃよりも導電率を高くする。このような構成とすることにより、例えば、絶縁膜４０６側から電圧が印加された場合であっても、キャリアは、酸化物半導体層４０４ｃと絶縁膜４０６との界面を移動することなく、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面を移動する。また、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃは、原子数比は異なるが同じ元素で構成される酸化物半導体層である。このため、酸化物半導体層４０４ｂと酸化物半導体層４０４ｃとの界面における酸素欠損の量は低減されている。これにより、キャリアが酸化物半導体層４０４ｃと酸化物半導体層４０４ｂとの界面を移動したとしても、酸素欠損に起因する局在準位の影響を小さくすることができる。
図９に、ボトムゲート型のトランジスタにおける酸化物半導体積層膜の積層例について示す。酸化物半導体積層膜以外の構成については、図４に示すトランジスタ３１０と同様である。
図９（Ａ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂ及び第３の酸化物半導体層４０４ｃが島状に加工され、第１の酸化物半導体層４０３ａは加工されていないトランジスタ３４０を示す。
図９（Ｂ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３５０を示す。
図９（Ｃ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂが島状に加工され、第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３６０を示す。
図９（Ｄ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０４ｃが第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂの側面を覆うように設けられているトランジスタ４５０を示す。
図１０に、トップゲート型のトランジスタにおける酸化物半導体積層膜の積層例について示す。酸化物半導体積層膜以外の構成については、図５（Ａ）に示すトランジスタ３２０と同様である。
図１０（Ａ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂ及び第３の酸化物半導体層４０４ｃが島状に加工され、第１の酸化物半導体層４０３ａは加工されていないトランジスタ３７０を示す。
図１０（Ｂ）では、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３８０を示す。
図１０（Ｃ）では、酸化物半導体積層膜において、第２の酸化物半導体層４０４ｂが島状に加工され、第１の酸化物半導体層４０３ａ及び第３の酸化物半導体層４０３ｃが加工されていないトランジスタ３９０を示す。
図１０（Ｄ）では、酸化物半導体積層膜において、第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂが島状に加工され、第３の酸化物半導体層４０４ｃが第１の酸化物半導体層４０４ａ及び第２の酸化物半導体層４０４ｂの側面を覆うように設けられているトランジスタ４６０を示す。
酸化物半導体を構成する金属酸化物において、インジウムの組成の割合が高いほど、導電率が高い金属酸化物となる。例えば、第２の酸化物半導体層４０４ｂのインジウムの含有率を、第１の酸化物半導体層４０４ａ及び第３の酸化物半導体層４０４ｃのインジウムの含有率よりも多くすることで、第２の酸化物半導体層４０４ｂの導電率σ２を、第１の酸化物半導体層４０４ａの導電率σ１及び第３の酸化物半導体層４０４ｃの導電率σ３よりも高くすることができる。
導電率σ２は、導電率σ１及び導電率σ３と比較して、１×１０３Ｓ／ｃｍ以上、好ましくは、１×１０５Ｓ／ｃｍ以上高いことが好ましい。
例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物半導体層の導電率は、６．５×１０−５Ｓ／ｃｍ〜４．５×１０−１Ｓ／ｃｍである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の酸化物半導体層の導電率は、２Ｓ／ｃｍ〜９．７Ｓ／ｃｍである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物半導体層の導電率は、１×１０−７Ｓ／ｃｍ（測定下限未満）である。
したがって、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物半導体層を、加工していない第１の酸化物半導体層４０３ａまたは第３の酸化物半導体層４０３ｃとして用いたとしても、当該第１又は第３の酸化物半導体層がキャリアのリークパスとなることはない。
また、導電率が高い酸化物半導体層を、第２の酸化物半導体層４０４ｂとして用いることで、トランジスタのチャネルは、第２の酸化物半導体層４０４ｂに形成される。図９に示すボトムゲート型のトランジスタの場合は、キャリアが、第２の酸化物半導体層４０４ｂと、第１の酸化物半導体層４０４ａとの界面を移動する。また、図１０に示すトップゲート型のトランジスタの場合は、キャリアが第２の酸化物半導体層４０４ｂと、第３の酸化物半導体層４０４ｃとの界面を移動する。
いずれにしても、酸素欠損に起因する局在準位の影響を小さくすることができる。これにより、トランジスタの電気特性が変動することを抑制することができ、信頼性の高いトランジスタを得ることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体例を図１１に示す。
図１１（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかで示す半導体装置は、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態３に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１１（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図１１（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いることが可能であり、テレビジョン装置、及びリモコン操作機に高い信頼性を付与することができる。
図１１（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能であり、コンピュータに高い信頼性を付与することができる。
図１２（Ａ）及び図１２（Ｂ）は２つ折り可能なタブレット型端末である。図１２（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４を有する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１２（Ａ）及び図１２（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１２（Ｃ）にブロック図を示し説明する。図１２（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１２（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、順に積層された第１乃至第３の酸化物半導体層に対して、ＣＰＭ測定を行った結果について説明する。
まず、本実施例で作製した試料Ａについて、図１３（Ａ）を用いて説明する。
まず、ガラス基板７００上に、第１の酸化物半導体層として、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体層として、１００ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第１の酸化物半導体層及び第２の酸化物半導体層にエッチングを行うことにより、島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂを形成した。
次に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて、１時間行った後、ドライエア（乾燥雰囲気）にて、１時間行った。
次に、島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂ上に、１００ｎｍのタングステン膜を形成した。当該タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、タングステン膜に選択的にエッチングを行うことにより、電極層７０５ａ、７０５ｂを形成した。
次に、第２の酸化物半導体層７０１ｂ、及び電極層７０５ａ、７０５ｂ上に、第３の酸化物半導体層７０１ｃとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第３の酸化物半導体層７０１ｃ上に絶縁膜７０６として３００ｎｍの酸化シリコン膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、ドライエア（乾燥雰囲気）にて、１時間行った。
以上により、図１３（Ａ）に示す試料Ａを作製した。
次に、試料Ｂについて、図１３（Ｂ）を用いて説明する。
まず、試料Ａと同様にガラス基板７００上に、第１の酸化物半導体層として、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体層７０１ｂ（７０１ｂ１、７０１ｂ２）として、５０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層と、５０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層と、を成膜した。原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。
次に、第１の酸化物半導体層及び第２の酸化物半導体層にエッチングを行うことにより、島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂ（７０１ｂ１、７０１ｂ２）を形成した。
次に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて、１時間行った後、ドライエア（乾燥雰囲気）にて、１時間行った。
次に、島状の第１の酸化物半導体層７０１ａ及び第２の酸化物半導体層７０１ｂ（７０１ｂ１、７０１ｂ２）上に、１００ｎｍのタングステン膜を形成した。当該タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は２３０℃とした。そして、タングステン膜に選択的にエッチングを行うことにより、電極層７０５ａ、７０５ｂを形成した。
次に、第２の酸化物半導体層７０１ｂ（７０１ｂ１、７０１ｂ２）、及び電極層７０５ａ、７０５ｂ上に、第３の酸化物半導体層７０１ｃとして、３０ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第３の酸化物半導体層７０１ｃ上に絶縁膜７０６として３００ｎｍの酸化シリコン膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、ドライエア（乾燥雰囲気）にて、１時間行った。
以上により、図１３（Ｂ）に示す試料Ｂを作製した。
その後、試料Ａ及び試料Ｂについて、ＣＰＭ測定を行った結果を、図１４及び図１５に示す。図１４（Ａ）及び図１５（Ａ）に示す太線は、各試料の吸収係数のカーブを示し、細い線は、光学的に測定した吸収係数を示し、細い点線は接線を示す。図１４（Ａ）に、試料Ａの吸収係数のカーブを示し、図１４（Ｂ）に、吸収係数のカーブからバンドテール起因の吸収係数を除いた吸収係数、すなわち欠陥に起因する吸収係数を示す。図１５（Ａ）に、試料Ｂの吸収係数のカーブを示し、図１５（Ｂ）に欠陥に起因する吸収係数を示す。
図１４（Ａ）及び図１５（Ａ）において、横軸は光エネルギーを表し、縦軸は吸収係数を表す。また、図１４（Ｂ）及び図１５（Ｂ）において、横軸は吸収係数を表し、縦軸は光エネルギーを表す。なお、図１４（Ｂ）及び図１５（Ｂ）の縦軸において、酸化物半導体層の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。図１４（Ｂ）において、実線で示す曲線は試料Ａの局在準位に相当し、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、局在準位に起因する吸収が確認された。エネルギー毎の値を積分すると、試料Ａにおける局在準位による吸収係数は、２．０２×１０−４［／ｃｍ］であった。また、図１５（Ｂ）において、実線で示す曲線は試料Ｂの局在準位に相当し、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、局在準位に起因する吸収が確認された。また、エネルギー毎の値を積分すると、試料Ｂにおける局在準位による吸収係数は、２．８４×１０−３［／ｃｍ］であった。
以上の結果から、インジウムの組成の割合が高い第２の酸化物半導体層７０１ｂを、第１の酸化物半導体層７０１ａ及び第３の酸化物半導体層７０１ｃで挟むことにより、酸素欠損の影響を低減することができることが確認できた。これにより、ＣＰＭにより測定された局在準位による吸収係数を上述の値とすることができたと考えられる。
本実施例では、本発明の一態様に係る酸化物半導体積層膜を用いたトランジスタについて、信頼性評価を行った結果について説明する。
まず、本発明の一態様に係る酸化物半導体積層膜を用いたトランジスタを含む試料Ｃ及び試料Ｄについて、図１６を参照して説明する。
まず、トランジスタを含む試料Ｃの作製工程について説明する。基板８００としてシリコン基板を用い、基板８００上に下地膜８０８として１００ｎｍの酸化シリコン膜と、３００ｎｍの酸化窒化シリコン膜と、を形成した。酸化シリコン膜は、塩素を含有する酸化性雰囲気にて、９５０℃の熱酸化処理を行うことにより形成した。また、酸化窒化シリコン膜は、ＣＶＤ法により、形成した。
次に、下地膜８０８の表面にＣＭＰ処理を行うことにより、下地膜８０８の表面に平坦化処理を行った。
平坦化処理の後に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、真空にて、１時間行った。その後、イオン注入法により、下地膜８０８に、酸素イオンを注入した。なお、酸素イオンの注入条件は、加速電圧６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２とした。
次に、第１の酸化物半導体層８０３ａとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体層８０３ｂとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第３の酸化物半導体層８０３ｃとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
なお、第１の酸化物半導体層８０３ａから第３の酸化物半導体層８０３ｃは、大気開放することなく連続的に成膜した。以上の工程が、図１６（Ａ）に示す工程である。
次に、第３の酸化物半導体層８０３ｃの成膜後、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて、１時間行った後、酸素雰囲気にて、１時間行った。
次に、第１の酸化物半導体層８０３ａ乃至第３の酸化物半導体層８０３ｃを、フォトリソグラフィ工程を用いたエッチング処理によって島状の第１の酸化物半導体層８０４ａ乃至第３の酸化物半導体層８０４ｃに加工して、酸化物半導体積層膜８０４を形成した（図１６（Ｂ）参照）。
次に、酸化物半導体積層膜８０４上に、１００ｎｍのタングステン膜を成膜した。当該タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、タングステン膜に選択的にエッチングを行うことにより、ソース電極層８０５ａ、ドレイン電極層８０５ｂを形成した（図１６（Ｃ）参照）。
次に、ソース電極層８０５ａ及びドレイン電極層８０５ｂ上に、ゲート絶縁膜８０９として、ＣＶＤ法により２０ｎｍの酸化窒化シリコン膜を成膜した。
次に、ゲート絶縁膜８０９上に、３０ｎｍの窒化タンタル膜と、１３５ｎｍのタングステン膜を成膜した。窒化タンタル膜は、スパッタリングターゲットとして、窒化タンタルを用い、スパッタリングガスとして、５０ｓｃｃｍのアルゴンと１０ｓｃｃｍの窒素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、窒化タンタル膜を成膜する際の基板温度は、室温とした。また、タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、１００ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を２．０Ｐａに制御して、４ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、窒化タンタル膜とタングステン膜に選択的にエッチングを行うことにより、ゲート電極層８１０を形成した。
次に、ゲート電極層８１０、ソース電極層８０５ａ、及びドレイン電極層８０５ｂをマスクとして、イオン注入法により、酸化物半導体積層膜８０４に、リン（Ｐ）イオンを注入した。リン（Ｐ）イオンの注入条件は加速電圧４０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
次に、絶縁膜８１１として、スパッタリング法により、７０ｎｍの酸化アルミニウム膜と、ＣＶＤ法により、３００ｎｍの酸化窒化シリコン膜とを成膜した。酸化アルミニウム膜は、スパッタリングガスとして、２５ｓｃｃｍのアルゴンと、２５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａ、直流電力２．５ｋＷを供給して成膜した。なお、酸化アルミニウム膜を成膜する際の基板温度は、２５０℃とした。
次に、絶縁膜８１１に選択的にエッチングを行うことにより、ソース電極層８０５ａ及びドレイン電極層８０５ｂに達する開口を形成した。その後、５０ｎｍのチタン膜と、２００ｎｍのアルミニウム膜と、５０ｎｍのチタン膜と、を成膜した。チタン膜は、スパッタリングガスとして、２０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．１Ｐａ、直流電力１２ｋＷを供給して成膜した。なお、チタン膜を成膜する際の基板温度は、室温とした。また、アルミニウム膜は、スパッタリングガスとして、５０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａ、直流電流１ｋＷを供給して成膜した。そして、チタン膜、アルミニウム膜、チタン膜に選択的にエッチングを行うことにより、配線層８１２ａ及び配線層８１２ｂを形成した（図１６（Ｄ）参照）。
以上の工程により、トランジスタを含む試料Ｃを作製した。
次に、トランジスタを含む試料Ｄの作製工程について説明する。
試料Ｄは、酸化物半導体積層膜８０４の構成が異なること以外は、試料Ｃと同様であるため、異なる点についてのみ説明する。
下地膜８０８に酸素導入工程を行った後、第１の酸化物半導体層８０３ａ、第２の酸化物半導体層８０３ｂ、第３の酸化物半導体層８０３ｃを成膜した。
第１の酸化物半導体層８０３ａとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
次に、第２の酸化物半導体層８０３ｂとして、１５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
次に、第３の酸化物半導体層８０３ｃとして、５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
なお、第１の酸化物半導体層８０３ａから第３の酸化物半導体層８０３ｃは、大気開放することなく連続的に成膜した。
その後の工程は、試料Ｃと同様に行うことにより、トランジスタを含む試料Ｄを作製した。
次に、比較例としてトランジスタを含む試料Ｅの作製工程について説明する。
試料Ｅは、積層した酸化物半導体層ではなく、単層の酸化物半導体層を用いたこと以外は、試料Ｃと同様であるため、異なる点についてのみ説明する。
下地膜８０８に酸素導入工程を行った後、酸化物半導体層を成膜した。
酸化物半導体層として、１５ｎｍの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜した。当該原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタリングガスとして、３０ｓｃｃｍのアルゴンと、１５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
その後の工程は、試料Ｃと同様に行うことにより、トランジスタを含む試料Ｅを作製した。
試料Ｃ乃至試料Ｅに含まれるトランジスタのチャネル長（Ｌ）は、０．６μｍ及びチャネル幅（Ｗ）は、１．０μｍとした。
トランジスタの信頼性を調べるための手法の一つに、ＧＢＴ試験がある。ＧＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ＧＢＴ試験前後におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。ＧＢＴ試験前後において、しきい値電圧の変化量が小さいほど信頼性が高い。
トランジスタが形成されている基板を一定の温度に維持し、トランジスタのソースとドレインを同電位とし、ゲートにはソース及びドレインとは異なる電位を一定時間与える。基板の温度は、試験目的に応じて適宜設定すればよい。なお、「＋ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも高く、「−ＧＢＴ試験」では、ゲートに与える電位がソース及びドレインの電位（ソースとドレインは同電位である。）よりも低い。
ＧＢＴ試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度及び電界印加時間により決定することができる。ゲート絶縁層中の電界強度は、ゲートと、ソース及びドレインと、の間の電位差をゲート絶縁層の厚さで除して決定される。
本実施例では試料Ｃ乃至試料Ｅに含まれるそれぞれのトランジスタに＋ＧＢＴ試験を行った。はじめに、トランジスタのＶｇ−Ｉｄ特性の初期特性を測定した。ここでは、基板温度を４０℃とし、ソース−ドレイン間電圧（以下、ドレイン電圧記す。）を、０．１Ｖ、３．３Ｖとし、ソース−ゲート電極間電圧（以下、ゲート電圧と記す。）を、−４Ｖから＋４Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流と記す。）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
次に、基板温度を１５０℃まで上昇させた後、トランジスタのソース及びドレインの電位を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が＋１．６５ＭＶ／ｃｍとなるようにゲート電極に＋３．３Ｖを印加し、１時間保持した。その後、ゲート電極、ソース、及びドレインへ電圧を印加したまま、基板温度を４０℃まで下げた。基板温度が４０℃になった後、ゲート電極、ソース、及びドレインへの電圧の印加を終了させた。
次に、初期特性の測定と同じ条件で、Ｖｇ−Ｉｄ特性を測定した。
次に、試料Ｃ乃至試料Ｅに含まれるそれぞれのトランジスタに−ＧＢＴ試験を行った。はじめに、トランジスタＶｇ−Ｉｄ特性の初期特性を測定した。＋ＧＢＴ試験の場合と同様に、基板温度を４０℃とし、ソース−ドレイン間電圧（以下、ドレイン電圧記す。）を、０．１Ｖ、３．３Ｖとし、ソース−ゲート電極間電圧（以下、ゲート電圧と記す。）を、−４Ｖから＋４Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流と記す。）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
次に、基板温度を１５０℃まで上昇させた後、トランジスタのソース及びドレインの電位を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が−１．６５ＭＶ／ｃｍとなるようにゲート電極に−３．３Ｖを印加し、１時間保持した。その後、ゲート電極、ソース、及びドレインへ電圧を印加したまま、基板温度を４０℃まで下げた。基板温度が４０℃になった後、ゲート電極、ソース、及びドレインへの電圧の印加を終了させた。
次に、初期特性の測定と同じ条件で、Ｖｇ−Ｉｄ特性を測定した。
図１７乃至図１９に、試料Ｃ乃至試料Ｅに含まれるトランジスタの＋ＧＢＴ試験結果、及び−ＧＢＴ試験結果を示す。図１７（Ａ）に試料Ｃに含まれるトランジスタの＋ＧＢＴ試験結果、図１７（Ｂ）に試料Ｃに含まれるトランジスタの−ＧＢＴ試験結果を示す。図１８（Ａ）に試料Ｄに含まれるトランジスタの＋ＧＢＴ試験結果、図１８（Ｂ）に試料Ｄに含まれるトランジスタの−ＧＢＴ試験結果を示す。図１９（Ａ）に試料Ｅに含まれるトランジスタの＋ＧＢＴ試験結果、図１９（Ｂ）に試料Ｅに含まれるトランジスタの−ＧＢＴ試験結果を示す。
なお、図１７乃至図１９において、ＧＢＴ試験前を細線、試験後を太線で示している。
図１７及び図１８に示すように、試料Ｃ及び試料Ｄが有するトランジスタの＋ＧＢＴ試験および−ＧＢＴ試験によるしきい値電圧の変動は、ほとんど見られなかった。これに対し、図１９に示すように、試料Ｅが有するトランジスタでは、＋ＧＢＴ試験によるしきい値電圧の変動が確認された。また、試料Ｅが有するトランジスタでは、オン電流の低下も確認された。以上の結果から、試料Ｃ及び試料Ｄに含まれるトランジスタは、ＧＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことが確認できた。
本実施例では、本発明の一態様に係る酸化物半導体積層膜を構成する酸化物半導体の導電率について評価した結果について説明する。
本実施例では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、３：１：２、１：３：２のターゲットを用いて、それぞれ酸化物半導体層を成膜した。成膜した酸化物半導体層に、加熱処理を行った後、ホール効果測定器にて導電率を測定した。また、それぞれの酸化物半導体層上にさらに酸化シリコン膜を成膜して、加熱処理を行った後、ホール効果測定器にて導電率を測定した。なお、本実施例では、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ層を第１のＩＧＺＯ層、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のＩＧＺＯ層を第２のＩＧＺＯ層、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ層を第３のＩＧＺＯ層と記す。
ガラス基板上に、１００ｎｍの第１のＩＧＺＯ層を成膜した。当該第１のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、第１のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
次に、加熱処理を行った。加熱処理は、加熱温度を４５０℃とし、窒素雰囲気にて、１時間行った後、ドライエア（乾燥雰囲気）にて、１時間行った。
次に、第１のＩＧＺＯ層上に、１００ｎｍのタングステン膜を形成した。当該タングステン膜は、スパッタリングターゲットとして、タングステンを用い、スパッタリングガスとして、８０ｓｃｃｍのアルゴンをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．８Ｐａに制御して、１ｋＷの直流電力を供給して成膜した。なお、タングステン膜を成膜する際の成膜温度は、２３０℃とした。そして、タングステン膜に選択的にエッチングを行うことにより、電極層を形成した。
ここで、第１のＩＧＺＯ層に対してホール効果測定器にて導電率を測定した。
次に、第１のＩＧＺＯ層及び電極層上に、酸化シリコン膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、ドライエア（乾燥雰囲気）にて、１時間行った。
その後、第１のＩＧＺＯ層に対して、ホール効果測定器にて導電率を測定した。
同様にして、ガラス基板上に、１００ｎｍの第２のＩＧＺＯ層を成膜した。当該第２のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、第２のＩＧＺＯ層を成膜する際の基板温度は、３００℃とした。
ここで、第２のＩＧＺＯ層に対してホール効果測定器にて導電率を測定した。
次に、第１及び第２のＩＧＺＯ層及び電極層上に、酸化シリコン膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を３００℃とし、ドライエア（乾燥雰囲気）にて、１時間行った。
その後、第２のＩＧＺＯ層に対して、ホール効果測定器にて導電率を測定した。
同様にして、ガラス基板上に、１００ｎｍの第３のＩＧＺＯ層を成膜した。当該第３のＩＧＺＯ層は、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）を用い、スパッタリングガスとして、４５ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、０．５ｋＷの直流電力を供給して成膜した。なお、第３のＩＧＺＯ層を成膜する際の基板温度は、２００℃とした。
ここで、第３のＩＧＺＯ層に対してホール効果測定器にて導電率を測定した。
次に、第１乃至第３のＩＧＺＯ層及び電極層上に、酸化シリコン膜を成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷの直流電流を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
酸化シリコン膜の成膜後に、加熱処理を行った。加熱処理は、加熱温度を２００℃とし、ドライエア（乾燥雰囲気）にて、１時間行った。
その後、第３のＩＧＺＯ層に対して、ホール効果測定器にて導電率を測定した。
表１に、第１のＩＧＺＯ層、第２のＩＧＺＯ層、第３のＩＧＺＯ層に対してホール効果測定器にて導電率を測定した結果について示す。
表１の結果から、第１のＩＧＺＯ層及び第２のＩＧＺＯ層は、第３のＩＧＺＯ層と比較して、高い導電率が得られることがわかった。
１００ 基板
１０１ 酸化物半導体積層膜
１０１ａ 酸化物半導体層
１０１ｂ 酸化物半導体層
１０１ｂ１ 酸化物半導体層
１０１ｂ２ 酸化物半導体層
１０１ｃ 酸化物半導体層
１１１ 酸化物半導体層
１１２ａ 酸化物半導体層
１１２ｂ 酸化物半導体層
１１３ａ 酸化物半導体層
１１３ｂ 酸化物半導体層
１１３ｃ 酸化物半導体層
１２１ 絶縁膜
１２２ 絶縁膜
２０１ ランプ
２０２ モノクロメータ
２０３ フィルタ
２０４ ビームスプリッタ
２０５ フォトダイオード
２０６ 直流電源
２０７ ロックインアンプ
２０８ 計算機
２０９ ロックインアンプ
２１０ 試料
２１１ａ 電極
２１１ｂ 電極
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
３５０ トランジスタ
３６０ トランジスタ
３７０ トランジスタ
３８０ トランジスタ
３９０ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０４ 酸化物半導体積層膜
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物半導体層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０６ 絶縁膜
４０７ 電極層
４０８ 絶縁膜
４０９ ゲート絶縁膜
４１０ ゲート電極層
４１１ 酸化物半導体層
４５０ トランジスタ
４６０ トランジスタ
７００ ガラス基板
７０１ａ 酸化物半導体層
７０１ｂ 酸化物半導体層
７０１ｃ 酸化物半導体層
７０５ａ 電極層
７０５ｂ 電極層
７０６ 絶縁膜
８００ 基板
８０３ａ 酸化物半導体層
８０３ｂ 酸化物半導体層
８０３ｃ 酸化物半導体層
８０４ 酸化物半導体積層膜
８０４ａ 酸化物半導体層
８０４ｃ 酸化物半導体層
８０５ａ ソース電極層
８０５ｂ ドレイン電極層
８０８ 下地膜
８０９ ゲート絶縁膜
８１０ ゲート電極層
８１１ 絶縁膜
８１２ａ 配線層
８１２ｂ 配線層
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (4)

  1. インジウム、ガリウム、及び亜鉛を含有する第１の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第１の酸化物半導体層の上面と接する第２の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第２の酸化物半導体層の上面と接する第３の酸化物半導体層と、
    を有し、
    前記第３の酸化物半導体層は、前記第１の酸化物半導体層の側面と接する領域と、前記第２の酸化物半導体層の側面と接する領域と、を有し、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記第３の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、トランジスタのチャネル形成領域を有し、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層と前記第３の酸化物半導体層とは、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定される吸収係数が３×１０−３／ｃｍ以下であることを特徴とする半導体装置。
  2. インジウム、ガリウム、及び亜鉛を含有する第１の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第１の酸化物半導体層の上面と接する第２の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第２の酸化物半導体層の上面と接する第３の酸化物半導体層と、
    を有し、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層は、トランジスタのソース電極及びドレイン電極よりも下方に設けられ、
    前記第３の酸化物半導体層は、前記トランジスタのソース電極及びドレイン電極よりも上方に設けられ、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記第３の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記トランジスタのチャネル形成領域を有し、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層と前記第３の酸化物半導体層とは、エネルギーが１．５ｅＶ以上２．３ｅＶ以下の範囲において、ＣＰＭにより測定される吸収係数が３×１０ −３ ／ｃｍ以下であることを特徴とする半導体装置。
  3. インジウム、ガリウム、及び亜鉛を含有する第１の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第１の酸化物半導体層の上面と接する第２の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第２の酸化物半導体層の上面と接する第３の酸化物半導体層と、
    を有し、
    前記第３の酸化物半導体層は、前記第１の酸化物半導体層の側面と接する領域と、前記第２の酸化物半導体層の側面と接する領域と、を有し、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記第３の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、トランジスタのチャネル形成領域を有することを特徴とする半導体装置。
  4. インジウム、ガリウム、及び亜鉛を含有する第１の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第１の酸化物半導体層の上面と接する第２の酸化物半導体層と、
    インジウム、ガリウム、及び亜鉛を含有し、前記第２の酸化物半導体層の上面と接する第３の酸化物半導体層と、
    を有し、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層は、トランジスタのソース電極及びドレイン電極よりも下方に設けられ、
    前記第３の酸化物半導体層は、前記トランジスタのソース電極及びドレイン電極よりも上方に設けられ、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記第３の酸化物半導体層よりもインジウムの含有率が高く、
    前記第２の酸化物半導体層は、前記トランジスタのチャネル形成領域を有することを特徴とする半導体装置。
JP2013156486A 2012-08-03 2013-07-29 酸化物半導体積層膜及び半導体装置 Active JP5980737B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013156486A JP5980737B2 (ja) 2012-08-03 2013-07-29 酸化物半導体積層膜及び半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012173388 2012-08-03
JP2012173388 2012-08-03
JP2013156486A JP5980737B2 (ja) 2012-08-03 2013-07-29 酸化物半導体積層膜及び半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016147025A Division JP6212179B2 (ja) 2012-08-03 2016-07-27 半導体装置

Publications (3)

Publication Number Publication Date
JP2014045178A JP2014045178A (ja) 2014-03-13
JP2014045178A5 JP2014045178A5 (ja) 2015-01-29
JP5980737B2 true JP5980737B2 (ja) 2016-08-31

Family

ID=50024598

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2013156486A Active JP5980737B2 (ja) 2012-08-03 2013-07-29 酸化物半導体積層膜及び半導体装置
JP2016147025A Active JP6212179B2 (ja) 2012-08-03 2016-07-27 半導体装置
JP2017176306A Active JP6479118B2 (ja) 2012-08-03 2017-09-14 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2016147025A Active JP6212179B2 (ja) 2012-08-03 2016-07-27 半導体装置
JP2017176306A Active JP6479118B2 (ja) 2012-08-03 2017-09-14 半導体装置

Country Status (8)

Country Link
US (3) US8890159B2 (ja)
EP (1) EP2880690B1 (ja)
JP (3) JP5980737B2 (ja)
KR (1) KR102243843B1 (ja)
IN (1) IN2015DN01663A (ja)
SG (2) SG11201505225TA (ja)
TW (1) TWI605591B (ja)
WO (1) WO2014021442A1 (ja)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101291395B1 (ko) * 2009-06-30 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9190525B2 (en) 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
JP6211843B2 (ja) 2012-08-10 2017-10-11 株式会社半導体エネルギー研究所 半導体装置
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
TWI595659B (zh) 2012-09-14 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9263531B2 (en) 2012-11-28 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, film formation method thereof, and semiconductor device
US9153649B2 (en) 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8981374B2 (en) * 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US9368636B2 (en) 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
KR102657220B1 (ko) 2013-05-20 2024-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US9312349B2 (en) 2013-07-08 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9293592B2 (en) * 2013-10-11 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN105874524B (zh) * 2013-12-02 2019-05-28 株式会社半导体能源研究所 显示装置
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9401432B2 (en) 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US20150263140A1 (en) * 2014-03-14 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6486712B2 (ja) * 2014-04-30 2019-03-20 株式会社半導体エネルギー研究所 酸化物半導体膜
US9379190B2 (en) * 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
TWI695502B (zh) * 2014-05-09 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI672804B (zh) * 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102437450B1 (ko) * 2014-06-13 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치를 포함하는 전자 기기
WO2016009310A1 (en) * 2014-07-15 2016-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
TWI588978B (zh) * 2014-08-18 2017-06-21 群創光電股份有限公司 薄膜電晶體及顯示面板
US10396210B2 (en) * 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
KR20170107997A (ko) * 2015-02-06 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
DE112016001033T5 (de) * 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9842938B2 (en) * 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
DE112017000905T5 (de) 2016-02-18 2018-10-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür, Anzeigevorrichtung und elektronisches Gerät
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
KR102513161B1 (ko) * 2016-03-11 2023-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합체 및 트랜지스터
US9627370B1 (en) 2016-04-04 2017-04-18 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, GATE-short-configured, GATECNT-short-configured, and TS-short-configured, NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
KR102320483B1 (ko) 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102358088B1 (ko) * 2016-04-13 2022-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
CN106158978B (zh) * 2016-07-08 2019-05-21 武汉华星光电技术有限公司 薄膜晶体管、阵列基板及其制备方法
JP6558326B2 (ja) * 2016-08-23 2019-08-14 信越化学工業株式会社 ハーフトーン位相シフトマスクブランクの製造方法、ハーフトーン位相シフトマスクブランク、ハーフトーン位相シフトマスク及びフォトマスクブランク用薄膜形成装置
KR20180079086A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 그 제조 방법과, 이를 이용한 표시패널 및 표시장치
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
CN107611085B (zh) * 2017-10-24 2019-12-24 深圳市华星光电半导体显示技术有限公司 Oled背板的制作方法
EP3744574A4 (en) 2018-01-26 2021-10-20 Tadano Ltd. WIRELESS COMMUNICATION DEVICE, WORK VEHICLE AND WIRELESS COMMUNICATION SYSTEM FOR WORK VEHICLE
JP7137979B2 (ja) * 2018-07-09 2022-09-15 キオクシア株式会社 半導体装置
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20210145742A (ko) 2019-04-05 2021-12-02 소니그룹주식회사 촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치, 및, 촬상 소자의 제조 방법
WO2020254910A1 (ja) * 2019-06-21 2020-12-24 株式会社半導体エネルギー研究所 金属酸化物、金属酸化物の形成方法、半導体装置、および半導体装置の作製方法
KR102216132B1 (ko) 2019-08-26 2021-02-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
JP7026717B2 (ja) * 2020-04-01 2022-02-28 株式会社半導体エネルギー研究所 半導体装置
CN111785656B (zh) * 2020-07-28 2023-08-15 哈尔滨工业大学 电子器件氧化层中固定负电荷陷阱的检测方法
JP2022038209A (ja) * 2020-08-26 2022-03-10 キオクシア株式会社 半導体装置
JP2023149086A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2023149085A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
WO2023229272A1 (ko) * 2022-05-24 2023-11-30 주성엔지니어링(주) 산화물 트랜지스터 및 그 제조 방법
JP2024008440A (ja) 2022-07-08 2024-01-19 株式会社ジャパンディスプレイ 半導体装置
JP2024011504A (ja) 2022-07-14 2024-01-25 株式会社ジャパンディスプレイ 半導体装置
JP2024039361A (ja) 2022-09-09 2024-03-22 株式会社ジャパンディスプレイ 半導体装置
JP2024040960A (ja) 2022-09-13 2024-03-26 株式会社ジャパンディスプレイ 半導体装置
JP2024048269A (ja) 2022-09-27 2024-04-08 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2024051551A (ja) 2022-09-30 2024-04-11 株式会社ジャパンディスプレイ 半導体装置
JP2024053987A (ja) 2022-10-04 2024-04-16 株式会社ジャパンディスプレイ 半導体装置及びその製造方法

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3397928B2 (ja) * 1995-03-08 2003-04-21 三洋電機株式会社 半導体デバイス
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000182976A (ja) * 1998-12-18 2000-06-30 Tdk Corp 半導体の製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4607767B2 (ja) * 2003-08-29 2011-01-05 独立行政法人科学技術振興機構 Ｉｔｏ薄膜およびその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
JP5458102B2 (ja) * 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
KR101877149B1 (ko) * 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
WO2011081009A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011122363A1 (en) 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102834922B (zh) 2010-04-02 2016-04-13 株式会社半导体能源研究所 半导体装置
TWI443829B (zh) * 2010-04-16 2014-07-01 Ind Tech Res Inst 電晶體及其製造方法
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8759820B2 (en) * 2010-08-20 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN105336791B (zh) * 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102377750B1 (ko) 2011-06-17 2022-03-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8847220B2 (en) 2011-07-15 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5925634B2 (ja) * 2011-08-18 2016-05-25 株式会社半導体エネルギー研究所 半導体の欠陥評価方法
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
WO2013168748A1 (ja) * 2012-05-09 2013-11-14 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8901557B2 (en) * 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190525B2 (en) 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
KR20140009023A (ko) 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20140027762A1 (en) 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
SG10201700805WA (en) 2017-02-27
US20150048368A1 (en) 2015-02-19
WO2014021442A1 (en) 2014-02-06
KR20150038279A (ko) 2015-04-08
IN2015DN01663A (ja) 2015-07-03
JP2018011077A (ja) 2018-01-18
US20140034946A1 (en) 2014-02-06
TW201419537A (zh) 2014-05-16
US9583570B2 (en) 2017-02-28
JP2016184771A (ja) 2016-10-20
TWI605591B (zh) 2017-11-11
US9123573B2 (en) 2015-09-01
EP2880690B1 (en) 2019-02-27
SG11201505225TA (en) 2015-08-28
EP2880690A1 (en) 2015-06-10
EP2880690A4 (en) 2016-03-30
JP6479118B2 (ja) 2019-03-06
KR102243843B1 (ko) 2021-04-22
US8890159B2 (en) 2014-11-18
JP6212179B2 (ja) 2017-10-11
US20150349133A1 (en) 2015-12-03
JP2014045178A (ja) 2014-03-13

Similar Documents

Publication Publication Date Title
JP6479118B2 (ja) 半導体装置
JP6650014B2 (ja) 半導体装置
US10916663B2 (en) Oxide semiconductor film and semiconductor device
TWI808034B (zh) 半導體裝置
JP6408250B2 (ja) 半導体装置
TWI655775B (zh) 半導體裝置以及該半導體裝置的製造方法
JP6399767B2 (ja) 半導体装置
JP6355374B2 (ja) 半導体装置の作製方法
JP6054148B2 (ja) 絶縁膜及び半導体装置
US10347769B2 (en) Thin film transistor with multi-layer source/drain electrodes
JP6188900B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160719

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160727

R150 Certificate of patent or registration of utility model

Ref document number: 5980737

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250