WO2017095129A1 - 할로겐화구리 반도체 기반 전자소자 - Google Patents

할로겐화구리 반도체 기반 전자소자 Download PDF

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WO2017095129A1
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copper halide
layer
electronic device
based electronic
semiconductor
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안도열
박상준
양승현
송진동
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주식회사 페타룩스
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a copper halide semiconductor-based electronic device, and more particularly to a copper halide semiconductor-based high power high-speed electronic device.
  • GaN-based electronic devices which are widely used as high-power, high-speed electronic devices, use sapphire substrates or silicon carbide substrates, and the lattice mismatch between the substrate and the GaN / AlGaN layer and the GaN / AlGaN interface or AlGaN / InGaN / GaN, which are frequently used as active layers.
  • the piezoelectric field and a high internal electric field of MV / cm level due to spontaneous polarization are applied to the interface, which leads to a significant decrease in the mobility of charges [T.-H. Yu and K. F. Brennan, J. Appl. Phys. 89,382 (2001).]
  • the problem to be solved by the present invention is to provide a high output high-speed electronic device that can be produced at a low cost and improved productivity.
  • Copper halide semiconductor-based electronic device for solving this problem, a substrate, a copper halide channel layer, an insulating layer, a gate electrode, a first n + copper halide layer, a drain electrode, a second an n + copper halide layer and a source electrode.
  • the copper halide (CuHa) channel layer is formed on the substrate.
  • the insulating layer is formed on the copper halide channel layer.
  • the gate electrode is formed on the insulating layer.
  • the first n + copper halide layer is formed in the copper halide channel layer so as to be located at one side of the gate electrode, and includes n-type impurities.
  • the drain electrode is formed on the first n + copper halide layer.
  • the second n + copper halide layer is formed on the copper halide channel layer so as to be located at the other side of the gate electrode and includes n-type impurities.
  • the source electrode is formed on the second n + copper halide layer.
  • the copper halide channel layer may further include a p-type impurity.
  • the p-type impurity may be composed of any one of oxygen (O), sulfur (S), and selenium (Se).
  • the n-type impurity may be composed of any one of zinc (Zn) and magnesium (Mg).
  • the substrate may be any one of a silicon substrate, a gallium arsenide substrate, a glass substrate, a quartz substrate, and an alumina substrate.
  • the copper halide channel layer may include CuICl or CuBrCl.
  • the copper halide semiconductor-based electronic device may further include a barrier layer between the channel layer and the substrate, and the barrier layer may include CuCl.
  • the copper halide semiconductor-based electronic device may further include a buffer layer between the substrate and the copper halide channel layer.
  • the buffer layer may include CuCl.
  • the insulating layer may be formed to include silicon oxide (SiO 2 ) or silicon nitride (SiN).
  • a copper halide semiconductor-based electronic device includes a substrate, a copper halide channel layer, an insulating layer, a gate electrode, a first p + copper halide layer, a drain electrode, a second p + copper halide layer, and a source.
  • the copper halide channel layer includes n-type impurities and is formed on the substrate.
  • the insulating layer is formed on the copper halide channel layer.
  • the gate electrode is formed on the insulating layer.
  • the first p + copper halide layer is formed on the copper halide channel layer so as to be located at one side of the gate electrode, and includes p-type impurities.
  • the drain electrode is formed on the first p + copper halide layer.
  • the second p + copper halide layer is formed on the copper halide channel layer so as to be located at the other side of the gate electrode and includes p-type impurities.
  • the source electrode is formed on the second p + copper halide layer.
  • the p-type impurity may be any one of oxygen (O), sulfur (S), and selenium (Se), and the n-type impurity may be composed of one of zinc (Zn) and magnesium (Mg).
  • the copper halide channel layer may include CuICl or CuBrCl.
  • the copper halide semiconductor-based electronic device may further include a barrier layer between the channel layer and the substrate, and the barrier layer may include CuCl.
  • the memory device includes a capacitor for displaying on / off by charging or discharging a charge and a switching device for controlling the capacitor, wherein the switching device is a copper halide semiconductor-based electron as described above. It can be implemented as an element.
  • the logic device according to the present invention may be implemented with a plurality of switching devices, and the switching device may be implemented with the copper halide semiconductor-based electronic device described above.
  • the copper halide semiconductor-based electronic device according to the present invention has a large band gap, thereby enabling high-power, high-power, high-power devices, and it is possible not to use expensive substrates, thereby reducing production costs and providing a large-area substrate. Since it is possible to grow, productivity can be improved.
  • FIG. 1 is a schematic diagram illustrating a copper halide semiconductor-based electronic device according to an exemplary embodiment of the present invention.
  • Fig. 2 is a schematic diagram showing a copper halide semiconductor-based electronic device according to another exemplary embodiment of the present invention.
  • FIGS. 1 and 2 are circuit diagram schematically illustrating a CMOS device configured through FIGS. 1 and 2.
  • FIG. 4 is a circuit diagram of a memory device to which the copper halide semiconductor-based electronic device of FIG. 1 is applied.
  • FIG. 5 is a circuit diagram of a NOR logic circuit to which the copper halide semiconductor-based electronic device of FIG. 1 is applied.
  • FIG. 6 illustrates a relationship between an in-plane wave vector and a vertex function in order to compare the exciton effect of a conventional gallium nitride semiconductor and a copper halide semiconductor according to the present invention.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • the term “formed on” or “formed on” a film (or layer) means that in addition to being directly formed to be in contact, another film or other layer may be formed therebetween, “Formed directly” on a layer means that no other layer is interposed therebetween.
  • FIG. 1 is a schematic diagram illustrating a copper halide semiconductor-based electronic device according to an exemplary embodiment of the present invention.
  • a copper halide semiconductor-based electronic device 100 may include a substrate 110, a copper halide channel layer 140, an insulating layer 150, and a gate electrode 160. ), A first n + copper halide layer 170, a drain electrode 171, a second n + copper halide layer 180, and a source electrode 181.
  • the copper halide semiconductor-based electronic device 100 may further include a buffer layer 120 between the substrate 110 and the copper halide channel layer 140.
  • the buffer layer 120 may include CuCl.
  • a barrier layer 130 may be further included between the buffer layer 120 and the copper halide channel layer 140.
  • the substrate 110 may be any one of a silicon substrate, a gallium arsenide substrate, a glass substrate, a quartz substrate, and an alumina substrate.
  • the buffer layer 120 and the copper halide channel layer 140 may be formed on a silicon substrate.
  • the copper halide channel layer 140, the barrier layer 130, and the buffer layer 120 may include molecular beam epitaxy (MBE), metal organic chemical vapor deposition (MOCVD), hydride vapor phase epitaxy (HVPE), and ALE (atomic layer epitaxy), and / or other similar methods.
  • MBE molecular beam epitaxy
  • MOCVD metal organic chemical vapor deposition
  • HVPE hydride vapor phase epitaxy
  • ALE atomic layer epitaxy
  • the buffer layer 120, the barrier layer 130, and the copper halide channel layer 140 may be formed on the (111) surface of the substrate 110 formed of silicon (Si), respectively.
  • Relatively inexpensive silicon (Si) substrates may also be used compared to more expensive conventional substrate materials such as sapphire, although the lattice constants of silicon (Si) have different crystal structures, As can be seen, it is close to the lattice constant of the copper halide semiconductor forming the copper halide channel layer 140.
  • Si is known to have a diamond structure
  • copper chloride (CuCl) has a zinc blend structure equivalent to that of the diamond structure.
  • the (111) surface of the silicon (Si) substrate 110 may be suitable for the crystal structure of copper chloride, which may be stacked on the substrate 20, so that the copper halide semiconductor-based electronic device 100 may be used. It can also be used to make. That is, as shown in Table 1, the copper halide semiconductor has an advantage that the lattice constant is similar to that of the (111) plane of silicon, so that the copper halide semiconductor can be grown on a cheap large-area substrate.
  • the copper halide (CuHa) channel layer 140 is formed on the substrate 110.
  • the copper halide channel layer 140 may include CuICl or CuBrCl. Copper halide semiconductors generally operate in p-type, but the copper halide (CuHa) channel layer 140 may further include p-type impurities to increase holes.
  • the p-type impurity may include any one of oxygen (O), sulfur (S), and selenium (Se).
  • the first n + copper halide layer 170 is formed on the copper halide channel layer 140 to be positioned at one side of the gate electrode 160, and the second n + copper halide layer 180 is formed on the gate electrode 160. It is formed in the copper halide channel layer 140 so as to be located on the other side.
  • the first n + copper halide layer 170 and the second n + copper halide layer 180 include n-type impurities, wherein the n-type impurity may include one of zinc (Zn) and magnesium (Mg). Can be.
  • the lattice constant of the barrier layer 130 may also be controlled to reduce spontaneous polarization. Additionally, the lattice constant of barrier layer 130 may be slightly less than or greater than the lattice constant of copper halide channel layer 140 to reduce spontaneous polarization.
  • such methods may be used to select a particular mole fraction of copper halide channel layer 140, which includes a CuIBrCl-type quaternary halogenated copper semiconductor material or a CuICl-type copper tertiary halogenated copper semiconductor material. You may.
  • the depolarization of the inner field may be due to the cancellation of the sum of the piezoelectric and spontaneous polarization of the copper halide channel layer 140.
  • the electrical and optical properties of the copper halide channel layer 140 may be enhanced, for example, by having an internal field that is substantially reduced or substantially zero.
  • the copper halide semiconductor layer may have a relatively large exciton binding energy, for example, an exciton binding energy at least four times larger than those of group III nitrides, thereby improving quantum efficiency.
  • the exciton binding energy is a measure of the interaction of holes and electrons, with opposite charges, and may be used to predict the strength of the hole-electron recombination process.
  • CuBr is known to have an exciton binding energy of about 108 meV, which is higher than the exciton binding energy of ZnO.
  • halogenated copper semiconductor based electronics may be expected to have more output than conventional wide bandgap semiconductors such as group III nitride or ZnO based light emitting devices.
  • FIG. 6 illustrates an in-plane wave vector and a vertex function q k (0) in order to compare the exciton effect of a conventional gallium nitride semiconductor and a copper halide semiconductor according to the present invention. ) Is a graph showing the relationship between
  • the graph of FIG. 6 shows Req k (0) between the ground state of the conduction band and the valence band.
  • Equation 1 The vertex function q k (0) above is represented by Equation 1 below.
  • ⁇ is a line-like function representing the spectrum of efficiency in the semiconductor
  • ⁇ (k) is the dipole moment
  • V (k) is the screened coulomb potential
  • n ck 0 and n vk 0 Is the quasi-equilibrium distribution of electrons in the con- dition band and the valence band, respectively
  • k is the wave vector.
  • the red graph is CuI / CuCl
  • the blue graph is CuBr / CuCl
  • the green is ZnO / Mg 0.3 Zn 0.7
  • the black is In 0 . 2 Ga 0 .8 N / Al 0 . 2 In 0 .005 G 0.7995 N
  • the carrier density was calculated by assuming that the carrier density was 3 ⁇ 10 19 cm ⁇ 3 , the interband relation time was 10 fs and the correlation time was 25 fs.
  • the barrier layer 130 may be disposed between the buffer layer 120 and the copper halide channel layer 140 to reduce total polarization in the copper halide channel layer 140, which in turn results in the copper halide channel layer 140. By reducing the internal field of the, the quantum efficiency of the copper halide semiconductor-based electronic device 100 is increased.
  • the insulating layer 150 is formed on the copper halide channel layer 140.
  • the insulating layer 150 may be formed to include silicon oxide (SiO 2 ) or silicon nitride (SiN).
  • the gate electrode 160 is formed on the insulating layer 150, the drain electrode 171 is formed on the first n + copper halide layer 170, and the source electrode 181 is formed on the second layer. It is formed on the n + copper halide layer 180.
  • the gate electrode 160, the drain electrode 171, and the source electrode 181 may be formed of, for example, aluminum, gold, platinum, silver, the like, and / or a combination thereof.
  • the copper halide semiconductor-based electronic device thus formed may be operated as a transistor, and thus may be applied to various circuits, as described in the examples below.
  • Fig. 2 is a schematic diagram showing a copper halide semiconductor-based electronic device according to another exemplary embodiment of the present invention.
  • a copper halide semiconductor-based electronic device 200 may include a substrate 210, a copper halide channel layer 240, an insulating layer 250, and a gate electrode ( 260, a first p + copper halide layer 270, a drain electrode 271, a second p + copper halide layer 280, and a source electrode 281.
  • a gate electrode 260, a first p + copper halide layer 270, a drain electrode 271, a second p + copper halide layer 280, and a source electrode 281.
  • FIG. 2 only the p-type and n-type are interchanged with each other, and are substantially the same as those of FIG.
  • the copper halide channel layer 240 if no impurity is added, the copper halide channel layer 240 has the property of a p-type semiconductor. Contains type impurities.
  • FIGS. 1 and 2 are circuit diagram schematically illustrating a CMOS device configured through FIGS. 1 and 2.
  • a CMOS device is implemented using a copper halide semiconductor-based electronic device implemented in FIGS. 1 and 2.
  • the bandgap is large, and thus, a high-power, high-power device may be implemented.
  • FIG. 4 is a circuit diagram of a memory device to which the copper halide semiconductor-based electronic device of FIG. 1 is applied.
  • the memory device includes a capacitor C for indicating on / off by charging or discharging electric charges, and a switching element Tr for controlling the capacitor C,
  • the switching device Tr may be implemented with the copper halide semiconductor-based electronic device described above.
  • logic 1 When the capacitor C is charged, for example, logic 1 is given, and when the capacitor C is discharged, logic 0 is given, for example.
  • logic 0 For example, when the initial logic value 0 is initially given to the capacitor C, in order to give a logic value 1 to the capacitor C, when the gate electrode of the switching element Tr is applied with a high voltage, the switching element Tr ) Is turned on to charge the capacitor C, and then, when a low voltage is applied to the gate voltage of the switching element Tr, the switching element Tr is turned off and the logic value 1 is stored in the capacitor C. .
  • the switching element Tr is turned on to discharge the capacitor C, and then switching When a low voltage is applied to the gate voltage of the device Tr, the switching device Tr is turned off and a logic value 0 is stored in the capacitor C.
  • FIG. 5 is a circuit diagram of a NOR logic circuit to which the copper halide semiconductor-based electronic device of FIG. 1 is applied.
  • a logic device may be implemented with a plurality of switching devices, and the switching device may be implemented with the copper halide semiconductor-based electronic device described above.
  • FIG. 5 is a NOR logic circuit, for example, and is composed of three switching elements Tr1, Tr2, and Tr3. When a high voltage is applied to any one of terminal A and terminal B, a low voltage is output to the output. When a low voltage is applied to both terminals B, a high voltage is applied to the output.
  • the NOR logic circuit for example, various logic circuits such as AND, NOT can be implemented as a copper halide semiconductor-based electronic device according to the present invention.
  • the copper halide semiconductor-based electronic device according to the present invention has a large band gap, thereby enabling high-power, high-power, high-power devices, and it is possible not to use expensive substrates, thereby reducing production costs and providing a large-area substrate. Since it is possible to grow, productivity can be improved.

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Abstract

저비용, 고생산성을 갖는 고출력 고속 전자소자가 개시된다. 이러한 전자소자는 할로겐화구리 반도체 기반 전자소자로서, 기판, 할로겐화구리 채널층, 절연층, 게이트 전극, 제1 n+ 할로겐화구리층, 드레인 전극, 제2 n+ 할로겐화구리층 및 소오스 전극을 포함한다. 상기 할로겐화구리(CuHa) 채널층은 상기 기판 상부에 형성된다. 상기 절연층은 상기 할로겐화구리 채널층 상부에 형성된다. 상기 게이트 전극은 상기 절연층 상부에 형성된다. 상기 제1 n+ 할로겐화구리층은 상기 게이트 전극의 일측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, n형 불순물을 포함한다. 상기 드레인 전극은 상기 제1 n+할로겐화구리 층 상부에 형성된다. 상기 제2 n+ 할로겐화구리층은 상기 게이트 전극의 타측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, n형 불순물을 포함한다. 상기 소오스 전극은 상기 제2 n+ 할로겐화구리층 상부에 형성된다.

Description

할로겐화구리 반도체 기반 전자소자
본 발명은 할로겐화구리 반도체 기반 전자소자에 관한 것으로, 보다 상세히 할로겐화구리 반도체 기반 고출력 고속 전자소자에 관한 것이다.
우리 생활에서, 전자기기는 각 분야에서 사용되어지고 있다. 이러한 전자기기들은 실리콘을 이용한 반도체가 개발되어, 경량화, 소형화되어졌다. 그러나, 이러한 실리콘(Si) 기반의 반도체 소자들은 밴드갭이 작아서, 고출력 파워소자로는 적용하기가 힘들었다.
이러한 문제를 해결하기 위해서, 갈륨나이트라이드(GaN) 기반의 전자소자가 개발되었다. 고출력 고속 전자소자로 많이 쓰이는 GaN 기반의 전자소자는 사파이어 기판 또는 실리콘 카바이드 기판을 사용하고 있으며 기판과 GaN/AlGaN 층의 격자 부정합이 큰 점과 활성층으로 많이 쓰이는 GaN/AlGaN 경계면 또는 AlGaN/InGaN/GaN 경계면에 피에조 전계 및 자발 분극에 의한 MV/cm 수준의 높은 내부 전계가 인가되어 전하의 모빌리티(mobility)의 상당한 저하가 발생하는 장점이 있다, [T.-H. Yu and K. F. Brennan, J. Appl. Phys. 89,382 (2001).]
이는 상온에서의 모빌리티(mobility)가 폴라옵티컬포논스캐터링(polar-optical-phonon scattering)에 의해 주로 결정되며 이 산란률은 활성층에 수직으로 인가되는 전계가 증가하면 따라서 증가하는 것이 이론적으로 본 발명자에 이해 밝혀진바 있기 때문이다. [D. Ahn, “Electric field dependence of intrasubband polar-optical phonon scattering in a quantum well,” Phys. Rev. B 37, 2529 (1988).] 또한 표면에 생기는 자발 분극 또한 모빌리티를 저하시킴을 보여준 연구 결과가 있다. [Y. Zhang and J. Singh, "Charge control and mobility studies for an AlGaN/GaN high electron mobility transistors,"J. Appl. Phys. 85, 587 (19990]
그러나, 이러한 GaN 기반의 고가의 사파이어 기판 또는 실리콘 카바이드 기판을 사용을 사용함으로써 비용이 비싸지는 문제가 있다. 더욱이, 사파이어 기판이나 실리콘 카바이드 기판의 크기가 크지 않아서, 기판 위에 성장시킬 수 있는 전자 소자의 수량도 적어서, 생산성이 떨어지는 단점이 있다.
본 발명이 해결하고자 하는 과제는, 이와 같이, 저렴한 비용으로 생산 가능하고, 생산성이 향상된 고출력 고속 전자소자를 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 예시적인 일 실시예들에 의한 할로겐화구리 반도체 기반 전자소자는, 기판, 할로겐화구리 채널층, 절연층, 게이트 전극, 제1 n+ 할로겐화구리층, 드레인 전극, 제2 n+ 할로겐화구리층 및 소오스 전극을 포함한다. 상기 할로겐화구리(CuHa) 채널층은 상기 기판 상부에 형성된다. 상기 절연층은 상기 할로겐화구리 채널층 상부에 형성된다. 상기 게이트 전극은 상기 절연층 상부에 형성된다. 상기 제1 n+ 할로겐화구리층은 상기 게이트 전극의 일측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, n형 불순물을 포함한다. 상기 드레인 전극은 상기 제1 n+할로겐화구리 층 상부에 형성된다. 상기 제2 n+ 할로겐화구리층은 상기 게이트 전극의 타측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, n형 불순물을 포함한다. 상기 소오스 전극은 상기 제2 n+ 할로겐화구리층 상부에 형성된다.
예컨대, 상기 할로겐화구리 채널층은 p형 불순물을 더 포함할 수 있다. 이때, 상기 p형 불순물은 산소(O), 황(S), 셀레늄(Se) 중 어느 하나로 구성될 수 있다. 또한, 상기 n형 불순물은 아연(Zn), 마그네슘(Mg) 중 어느 하나로 구성될 수 있다.
한편, 상기 기판은 실리콘 기판, 갈륨비소 기판, 글래스 기판, 쿼츠기판, 알루미나기판 중 어느 하나가 사용될 수 있다.
또한, 상기 할로겐화구리 채널층은 CuICl 또는 CuBrCl을 포함할 수 있다. 이때, 상기 할로겐화구리 반도체 기반 전자소자는 상기 채널층과 상기 기판 사이에 장벽층을 더 포함하고, 상기 장벽층은 CuCl을 포함할 수 있다.
바람직하게, 상기 할로겐화구리 반도체 기반 전자소자는 상기 기판 및 상기 할로겐화구리 채널층 사이에 버퍼층을 더 포함할 수 있다.
이때, 상기 버퍼층은 CuCl을 포함할 수 있다.
한편, 상기 절연층은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiN)를 포함하도록 형성될 수 있다.
본 발명의 예시적인 다른 실시예들에 의한 할로겐화구리 반도체 기반 전자소자는, 기판, 할로겐화구리 채널층, 절연층, 게이트 전극, 제1 p+ 할로겐화구리층, 드레인 전극, 제2 p+ 할로겐화구리층 및 소오스 전극을 포함한다. 상기 할로겐화구리 채널층은 n형 불순물을 포함하고, 상기 기판 상부에 형성된다. 상기 절연층은 상기 할로겐화구리 채널층 상부에 형성된다. 상기 게이트 전극은 상기 절연층 상부에 형성된다. 상기 제1 p+ 할로겐화구리층은 상기 게이트 전극의 일측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, p형 불순물을 포함한다. 상기 드레인 전극은 상기 제1 p+할로겐화구리층 상부에 형성된다. 상기 제2 p+ 할로겐화구리층은 상기 게이트 전극의 타측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, p형 불순물을 포함한다. 상기 소오스 전극은 상기 제2 p+ 할로겐화구리층 상부에 형성된다.
예컨대, 상기 p형 불순물은 산소(O), 황(S), 셀레늄(Se) 중 어느 하나이고, 상기 n형 불순물은 아연(Zn), 마그네슘(Mg) 중 어느 하나로 구성될 수 있다.
이때, 상기 할로겐화구리 채널층은 CuICl 또는 CuBrCl을 포함할 수 있다.
바람직하게, 상기 할로겐화구리 반도체 기반 전자소자는 상기 채널층과 상기 기판 사이에 장벽층을 더 포함하고, 상기 장벽층은 CuCl을 포함할 수 있다.
한편, 본 발명에 의한 기억소자는, 전하를 충전 또는 방전함으로써 온/오프를 표시하기 위한 캐패시터 및 상기 캐패시터를 제어하기 위한 스위칭 소자를 포함하고, 상기 스위칭 소자는 위에서 언급된 의한 할로겐화구리 반도체 기반 전자소자로 구현될 수 있다.
또한, 본 발명에 의한 논리소자는 다수의 스위칭 소자로 구현되고, 상기 스위칭 소자는 위에서 언급된 의한 할로겐화구리 반도체 기반 전자소자로 구현될 수 있다.
본 발명에 의한 할로겐화구리 반도체 기반 전자소자는 밴드갭이 커서 고출력의 고속 고파워소자를 구현할 수 있으며, 또한 고가의 기판을 사용하지 않을 수 있게 되어, 생산비가 저감될 수 있으며, 대면적의 기판에 성장가능하므로, 생산성을 향상시킬 수 있다.
도 1은 본 발명의 예시적인 일 실시예에 의한 할로겐화구리 반도체 기반 전자소자를 도시한 개략도이다.
도 2는 본 발명의 예시적인 다른 실시예에 의한 할로겐화구리 반도체 기반 전자소자를 도시한 개략도이다.
도 3은 도 1 및 도 2를 통해서 구성된 CMOS 소자를 개략적으로 도시한 회로도이다.
도 4는 도 1의 할로겐화구리 반도체 기반 전자소자가 적용된 기억소자의 회로도이다.
도 5는 도 1의 할로겐화구리 반도체 기반 전자소자가 적용된 NOR 논리회로의 회로도이다.
도 6은 종래의 갈륨나이트라이드 반도체와 본 발명에 의한 할로겐화구리 반도체의 여기자(Exciton) 효과를 비교하기 위하여, 인플레인 웨이브 벡터(In-plane wave vector)와 버텍스 함수(vertex function)의 관계를 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에서 막(또는 층) "위에 형성된다", "상에 형성된다"는 의미는 접촉되도록 직접 형성되는 것 이외에, 그 사이에 다른 막 또는 다른 층이 형성될 수도 있음을 의미하여, 막 또는 층 위에 "직접 형성된다"는 의미는 그 사이에 다른 층이 개재되지 못함을 의미한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 예시적인 일 실시예에 의한 할로겐화구리 반도체 기반 전자소자를 도시한 개략도이다.
도 1을 참조하면, 본 발명의 예시적인 실시예들에 의한 할로겐화구리 반도체 기반 전자소자(100)는, 기판(110), 할로겐화구리 채널층(140), 절연층(150), 게이트 전극(160), 제1 n+ 할로겐화구리층(170), 드레인 전극(171), 제2 n+ 할로겐화구리층(180) 및 소오스 전극(181)을 포함한다. 바람직하게, 상기 할로겐화구리 반도체 기반 전자소자(100)는 상기 기판(110) 및 상기 할로겐화구리 채널층(140) 사이에 버퍼층(120)을 더 포함할 수 있다. 이때, 상기 버퍼층(120)은 CuCl을 포함할 수 있다. 또한, 상기 버퍼층(120) 및 상기 할로겐화구리 채널층(140) 사이에 장벽층(130)을 더 포함할 수도 있다.
상기 기판(110)은 실리콘 기판, 갈륨비소 기판, 글래스 기판, 쿼츠기판, 알루미나기판 중 어느 하나가 사용될 수 있다. 예컨대, 본 실시예에서는 실리콘 기판에 상기 버퍼층(120) 및 상기 할로겐화구리 채널층(140)이 성막될 수 있다.
한편, 상기 할로겐화구리 채널층(140), 상기 장벽층(130) 및 상기 버퍼층(120)은 MBE (molecular beam epitaxy), MOCVD (metal organic chemical vapor deposition), HVPE (hydride vapor phase epitaxy), ALE (atomic layer epitaxy), 및/또는 그밖에 유사한 방법들을 통해 성막될 수 있다.
할로겐화 구리 반도체들의 일부의 밴드갭 에너지들은 표 1에 나타나 있다.
격자상수(옹스트롬) 밴드갭 에너지 (eV)
Si 5.43 1.1 (indirect)
CuCl 5.42 3.399
CuBr 5.68 2.91
CuI 6.05 2.95
상기 버퍼층(120), 장벽층(130) 및 할로겐화구리 채널층(140)은 각각 실리콘(Si)으로 형성된 기판(110)의 (111) 면 위에 형성될 수도 있다. 사파이어와 같은 더 값비싼 종래 기판 재료와 비교하여 상대적으로 저렴한 실리콘(Si) 기판이 사용될 수도 있는데, 이는 실리콘(Si)의 격자 상수가, 상이한 결정 구조를 가지긴 했지만, 위의 [표 1]에서 보여지는 바와 같이, 할로겐화구리 채널층(140)을 형성하는 할로겐화구리 반도체의 격자 상수에 가깝기 때문이다.
예를 들면, Si가 다이아몬드 구조를 갖는 것으로 알려져 있는 한편, 카퍼클로라이드(CuCl)은 다이아몬드 구조와 동등한 징크블렌드 구조를 갖는다. 특히, 실리콘(Si) 기판(110)의 (111) 면은, 기판(20) 상에 스택 (stack) 될 수도 있는, 카퍼클로라이드의 결정 구조에 적합할 수도 있으므로 할로겐화구리 반도체기반 전자소자(100) 를 제조하는데 사용될 수도 있다. 즉, 표 1과 같이, 할로겐화구리 반도체는 격자상수가 실리콘의 (111)면과 유사해 저렴한 대면적 기판위에 성장이 가능하다는 장점이 있다.
상기 할로겐화구리(CuHa) 채널층(140)은 상기 기판(110) 상부에 형성된다. 상기 할로겐화구리 채널층(140)은 CuICl 또는 CuBrCl을 포함할 수 있다. 할로겐화 구리 반도체는 일반적으로 p타입으로 동작하지만, 상기 할로겐화구리(CuHa) 채널층(140)은 정공을 증가시키기 위해서, p형 불순물을 더 포함할 수도 있다. 상기 p형 불순물은 산소(O), 황(S), 셀레늄(Se) 중 어느 하나를 포함할 수 있다.
상기 제1 n+ 할로겐화구리층(170)은 상기 게이트 전극(160)의 일측에 위치하도록 상기 할로겐화구리 채널층(140)에 형성되고, 상기 제2 n+ 할로겐화구리층(180)은 상기 게이트 전극(160)의 타측에 위치하도록 상기 할로겐화구리 채널층(140)에 형성된다.
상기 제1 n+ 할로겐화구리층(170) 및 상기 제2 n+ 할로겐화구리층(180)은 n형 불순물을 포함하며 이때, 상기 n형 불순물은 아연(Zn), 마그네슘(Mg) 중 어느 하나를 포함할 수 있다.
상기 할로겐화구리 채널층(140)의 조성들 (예를 들면, 몰 분율의 다양한 성분들)을 제어하는 것에 의해, 장벽층(130)의 격자 상수가 또한 자발 분극을 감소시키도록 제어될 수도 있다. 부가적으로, 장벽층(130)의 격자 상수는 할로겐화구리 채널층(140)의 격자 상수보다 약간 작거나 커서 자발 분극을 감소시킬 수 있다.
할로겐화 할로겐화구리 채널층(140)에서 내부 분극을 감소 또는 상쇄하기 위한 특정 몰분율을 선택하고 자발 분극을 감소시키기 위한 할로겐화구리 채널층(140)의 특정 몰분율을 선택하는 방법에 대한 더 광범위한 논의가, 예를 들면, 박승환; 안도열; 및 김종욱의 (2008년 5월 2일자), Optical gain in InGaN/InGaAlN quantum well structures, Applied Physics Letters, 92, 171115 및 박승환 & 안도열의 (2009년, 2월 27일자), Internal field engineering in CdZnO/MgZnO quantum well structures, Applied Physics Letters, 94, 083507에서 설명될 수 있다. 위에서 언급된 공개물들 양자 모두의 내용 전부가 참조에 의해 여기에 명시적으로 원용된다. 예를 들면, 그러한 방법들은, 특정 몰분율의 할로겐화구리 채널층(140)을 선택하기 위하여 이용될 수도 있는데, 이는 CuIBrCl-타입 4원 할로겐화 구리 반도체 재료 또는 CuICl-타입 구리 3원 할로겐화 구리 반도체 재료를 포함할 수도 있다.
위에서 논의된 바처럼, 내부 필드의 탈분극은 할로겐화구리 채널층(140)의 압전 및 자발 분극의 합의 상쇄에 기인할 수도 있다. 결과적으로, 할로겐화구리 채널층(140)의 전기 및 광 특성이, 예를 들면, 실질적으로 감소되거나 실질적으로 0인 내부 필드를 갖는 것에 의해 향상될 수도 있다.
할로겐화 구리 반도체층은 상대적으로 큰 여기자 결합 에너지 (exciton binding energy), 예를 들면, Ⅲ 족 질화물의 것들에 비해 적어도 4배 더 큰 여기자 결합 에너지를 가질 수 있는데 이로 인해서 양자 효율을 향상시킬 수 있다.
여기자 결합 에너지는, 반대 전하를 갖는, 정공과 전자들의 상호작용의 척도이고, 정공-전자 재결합 프로세스의 강도를 예측하기 위해 사용될 수도 있다. 예를 들면, CuBr은 약 108meV의 여기자 결합 에너지를 갖는 것으로 알려져 있는데, 이는 ZnO의 여기자 결합 에너지 보다 더 높다. 결과적으로, 할로겐화 구리 반도체기반 전자소자들은 Ⅲ 족 질화물 또는 ZnO 기반 발광 디바이스들과 같은 종래 넓은 밴드갭 반도체들보다 더 출력을 갖는 것으로 예상될 수도 있다.
도 6은 종래의 갈륨나이트라이드 반도체와 본 발명에 의한 할로겐화구리 반도체의 여기자(Exciton) 효과를 비교하기 위하여, 인플레인 웨이브 벡터(In-plane wave vector)와 버텍스 함수(vertex function) qk(0)의 관계를 도시한 그래프이다.
도 6의 그래프는 컨덕션 밴드(conduction band)와 배일런스 밴드(valence band)의 기저상태 사이의 Reqk(0)를 도시한다.
위의 버텍스 함수 qk(0)는 아래의 [수학식 1]에 의해 표현된다.
Figure PCTKR2016013946-appb-M000001
위의 [수학식 1]에서 Ξ은 반도체 내에서의 효율의 스펙트럼을 나타내는 라인형태 함수이고, μ(k)는 다이폴모멘트, V(k)는 스크린된 쿨롱 포텐셜이고, nck 0 및 nvk 0은 각각 컨턱션 밴드와 베일런스 밴드에서의 전자의 쿼지 이퀼리브리엄(quasi-equilibrium) 분포이고, k는 웨이브 벡터이다.
도 6에서, 붉은색 그래프는 CuI/CuCl,푸른색 그래프는 CuBr/CuCl, 녹색은 ZnO/Mg0.3Zn0.7이고, 검은색은 In0 . 2Ga0 .8N/Al0 . 2In0 .005G0.7995N에 대응된다. 캐리어 밀도는 3×1019cm-3이고, 인터밴드 릴렉세이션 타임(interband relation time)은 10fs, 코릴레이션 타임(correlation time)은 25fs로 가정하여 계산되었다.
도 6에서 보여지듯, 본 발명에 대응하는 붉은색 그래프와 푸른색 그래프는 종래의 녹색, 검은색 그래프에 비해 향상됨을 확인할 수 있다.
상기 장벽층(130)은 상기 버퍼층(120)과 할로겐화구리 채널층(140) 사이에 배치되어 할로겐화구리 채널층(140)에서 전체 분극을 감소시킬 수도 있는데, 이는 결국 할로겐화구리 채널층(140)에서의 내부 필드를 감소시켜, 할로겐화구리 반도체기반 전자소자(100)의 양자 효율을 증가시킨다.
상기 절연층(150)은 상기 할로겐화구리 채널층(140) 상부에 형성된다. 상기 절연층(150)은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiN)를 포함하도록 형성될 수 있다.
상기 게이트 전극(160)은 상기 절연층(150) 상부에 형성되고, 상기 드레인 전극(171)은 상기 제1 n+할로겐화구리층(170) 상부에 형성되며, 상기 소오스 전극(181)은 상기 제2 n+ 할로겐화구리층(180) 상부에 형성된다. 상기 게이트 전극(160), 드레인 전극(171) 및 소오스 전극(181)은, 예로서, 알루미늄, 금, 백금, 은, 그밖에 유사한 것 및/또는 이들의 조합으로 형성될 수도 있다.
이와 같이 형성된 할로겐화구리 반도체 기반 전자소자는 트랜지스터로 동작될 수 있으며, 그에 따라서, 아래의 예에서 기술된 바와 같이, 다양한 회로에 적용될 수 있다.
도 2는 본 발명의 예시적인 다른 실시예에 의한 할로겐화구리 반도체 기반 전자소자를 도시한 개략도이다.
도 2를 참조하면, 본 발명의 예시적인 다른 실시예들에 의한 할로겐화구리 반도체 기반 전자소자(200)는, 기판(210), 할로겐화구리 채널층(240), 절연층(250), 게이트 전극(260), 제1 p+ 할로겐화구리층(270), 드레인 전극(271), 제2 p+ 할로겐화구리층(280) 및 소오스 전극(281)을 포함한다. 도 2에서 도시된 구조는 p형과 n형이 서로 바뀌었을 뿐, 실질적으로 도 1과 동일하므로, 중복되는 설명은 생략한다.
다만, 할로겐화구리 채널층(240)의 경우, 아무런 불순물을 추가하지 않은 경우, p형의 반도체의 성질을 갖게되므로, 본 실시예에 의한 할로겐화구리 채널층(240)은 n형 불순물을 주입하여 n형 불순물을 포함한다.
도 3은 도 1 및 도 2를 통해서 구성된 CMOS 소자를 개략적으로 도시한 회로도이다.
도 3을 참조하면, 도 1 및 도 2에서 구현된 할로겐화구리 반도체 기반 전자소자를 이용하여 CMOS소자를 구현한 예이다. 이와 같이, 본 발명에 의한 상보적으로 형성된 할로겐화구리 반도체 기반 전자소자를 이용하여 CMOS소자를 구현하는 경우, 밴드갭이 커서 고출력의 고속 고파워소자를 구현할 수 있다.
도 4는 도 1의 할로겐화구리 반도체 기반 전자소자가 적용된 기억소자의 회로도이다.
도 4를 참조하면, 본 발명에 의한 기억소자는, 전하를 충전 또는 방전함으로써 온/오프를 표시하기 위한 캐패시터(C) 및 상기 캐패시터(C)를 제어하기 위한 스위칭 소자(Tr)를 포함하고, 상기 스위칭 소자(Tr)는 앞서 설명된 할로겐화구리 반도체 기반 전자소자로 구현될 수 있다.
상기 캐패시터(C)가 충전된 경우, 예컨대 논리 1을 부여하고, 상기 캐패시터(C)가 방전된 경우, 예컨대 논리 0을 부여한다. 예컨대, 초기에 상기 캐패시터(C)에 초기 논리값 0이 주어진 경우, 상기 캐패시터(C)에 논리값 1을 부여하기 위해서, 스위칭 소자(Tr)의 게이트 전극을 고전압을 인가하면, 스위칭 소자(Tr)가 턴온되어 상기 캐패시터(C)를 충전하고, 이후, 스위칭 소자(Tr)의 게이트 전압에 저전압을 인가하면, 스위칭 소자(Tr)가 턴오프되어 상기 캐패시터(C)에 논리값 1이 저장된다.
이후, 상기 캐패시터(C)에 논리값 0을 저장하기 위해서, 스위칭 소자(Tr)의 게이트 전극을 고전압을 인가하면, 스위칭 소자(Tr)가 턴온되어 상기 캐패시터(C)를 방전하고, 이후, 스위칭 소자(Tr)의 게이트 전압에 저전압을 인가하면, 스위칭 소자(Tr)가 턴오프되어 상기 캐패시터(C)에 논리값 0이 저장된다.
이러한, 기억소자는 가장 간단히 구현된 기억소자의 일 예로서, 더 많은 구성요소를 포함하도록 구현될 수도 있음은 당업자에 자명하다.
도 5는 도 1의 할로겐화구리 반도체 기반 전자소자가 적용된 NOR 논리회로의 회로도이다.
도 5를 참조하면, 본 발명에 의한 논리소자는 다수의 스위칭 소자로 구현되고, 상기 스위칭 소자는 앞서 설명된 할로겐화구리 반도체 기반 전자소자로 구현될 수 있다.
도 5는 예컨대, NOR 논리회로로서, 3개의 스위칭소자(Tr1, Tr2, Tr3)으로 구성되어 있으며, A단자와 B단자 중, 어느 하나에 고전압이 인가되면 출력으로 저전압이 출력되고, A단자와 B단자에 모두 저전압이 인가되면, 출력으로 고전압이 인가된다.
본 실시예는 예컨대, NOR 논리회로를 예로 들었으나, AND, NOT 등 다양한 논리회로가 본 발명에 의한 할로겐화구리 반도체 기반 전자소자로 구현될 수 있다.
본 발명에 의한 할로겐화구리 반도체 기반 전자소자는 밴드갭이 커서 고출력의 고속 고파워소자를 구현할 수 있으며, 또한 고가의 기판을 사용하지 않을 수 있게 되어, 생산비가 저감될 수 있으며, 대면적의 기판에 성장가능하므로, 생산성을 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 기판;
    상기 기판 상부에 형성된 할로겐화구리(CuHa) 채널층;
    상기 할로겐화구리 채널층 상부에 형성된 절연층;
    상기 절연층 상부에 형성된 게이트 전극;
    상기 게이트 전극의 일측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, n형 불순물을 포함하는 제1 n+ 할로겐화구리층;
    상기 제1 n+할로겐화구리층 상부에 형성된 드레인 전극;
    상기 게이트 전극의 타측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, n형 불순물을 포함하는 제2 n+ 할로겐화구리층; 및
    상기 제2 n+ 할로겐화구리층 상부에 형성된 소오스 전극;
    을 포함하는 할로겐화구리 반도체 기반 전자소자.
  2. 제1 항에 있어서,
    상기 할로겐화구리 채널층은 p형 불순물을 더 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  3. 제2 항에 있어서,
    상기 p형 불순물은 산소(O), 황(S), 셀레늄(Se) 중 어느 하나인 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  4. 제1 항에 있어서,
    상기 n형 불순물은 아연(Zn), 마그네슘(Mg) 중 어느 하나인 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  5. 제1 항에 있어서,
    상기 기판은 실리콘 기판, 갈륨비소 기판, 글래스 기판, 쿼츠기판, 알루미나기판 중 어느 하나인 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  6. 제1 항에 있어서,
    상기 할로겐화구리 채널층은 CuICl 또는 CuBrCl을 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  7. 제6 항에 있어서,
    상기 채널층과 상기 기판 사이에 장벽층을 더 포함하고, 상기 장벽층은 CuCl을 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  8. 제1 항에 있어서,
    상기 기판 및 상기 할로겐화구리 채널층 사이에 버퍼층을 더 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  9. 제8 항에 있어서,
    상기 버퍼층은 CuCl을 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  10. 제1 항에 있어서,
    상기 절연층은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiN)를 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  11. 기판;
    n형 불순물을 포함하고, 상기 기판 상부에 형성된 할로겐화구리(CuHa) 채널층;
    상기 할로겐화구리 채널층 상부에 형성된 절연층;
    상기 절연층 상부에 형성된 게이트 전극;
    상기 게이트 전극의 일측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, p형 불순물을 포함하는 제1 p+ 할로겐화구리층;
    상기 제1 p+할로겐화구리층 상부에 형성된 드레인 전극;
    상기 게이트 전극의 타측에 위치하도록 상기 할로겐화구리 채널층에 형성되고, p형 불순물을 포함하는 제2 p+ 할로겐화구리층; 및
    상기 제2 p+ 할로겐화구리층 상부에 형성된 소오스 전극;
    을 포함하는 할로겐화구리 반도체 기반 전자소자.
  12. 제11 항에 있어서,
    상기 p형 불순물은 산소(O), 황(S), 셀레늄(Se) 중 어느 하나이고.
    상기 n형 불순물은 아연(Zn), 마그네슘(Mg) 중 어느 하나인 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  13. 제11 항에 있어서,
    상기 할로겐화구리 채널층은 CuICl 또는 CuBrCl을 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  14. 제11 항에 있어서,
    상기 채널층과 상기 기판 사이에 장벽층을 더 포함하고, 상기 장벽층은 CuCl을 포함하는 것을 특징으로 하는 할로겐화구리 반도체 기반 전자소자.
  15. 전하를 충전 또는 방전함으로써 온/오프를 표시하기 위한 캐패시터; 및
    상기 캐패시터를 제어하기 위한 스위칭 소자를 포함하고,
    상기 스위칭 소자는 제1 항 내지 제14 항 중, 어느 한 항에 의한 할로겐화구리 반도체 기반 전자소자로 구현되는 것을 특징으로 하는 기억소자.
  16. 다수의 스위칭 소자로 구현되고,
    상기 스위칭 소자중 적어도 하나는, 제1 항 내지 제14 항 중, 어느 한 항에 의한 할로겐화구리 반도체 기반 전자소자로 구현되는 것을 특징으로 하는 논리소자.
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