JP2000012686A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2000012686A JP2000012686A JP10173751A JP17375198A JP2000012686A JP 2000012686 A JP2000012686 A JP 2000012686A JP 10173751 A JP10173751 A JP 10173751A JP 17375198 A JP17375198 A JP 17375198A JP 2000012686 A JP2000012686 A JP 2000012686A
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Abstract
(57)【要約】
【課題】 ダマシンプロセスによって形成される配線を
有する半導体集積回路装置の信頼度を向上することがで
きる技術を提供する。 【解決手段】 窒化シリコン膜３ｂは、第２層目の配線
Ｍ2 が埋め込まれる溝パターン７をＴＥＯＳ膜６ａに形
成する際のエッチングのストッパ膜であるが、この窒化
シリコン膜３ｂには溝パターン７は形成されないので、
窒化シリコン膜３ｂに過剰なオーバーエッチングを施す
必要がなく、窒化シリコン膜３ｂにはアンダーカットが
生じない。従って、ＴｉＮ膜８ａが溝パターン７の内壁
にほぼ均一な厚さで堆積されて、第２層目の配線Ｍ2 を
構成するＣｕ膜９から層間絶縁膜２，３，６または半導
体基板１へのＣｕの拡散を防ぐことができる。
有する半導体集積回路装置の信頼度を向上することがで
きる技術を提供する。 【解決手段】 窒化シリコン膜３ｂは、第２層目の配線
Ｍ2 が埋め込まれる溝パターン７をＴＥＯＳ膜６ａに形
成する際のエッチングのストッパ膜であるが、この窒化
シリコン膜３ｂには溝パターン７は形成されないので、
窒化シリコン膜３ｂに過剰なオーバーエッチングを施す
必要がなく、窒化シリコン膜３ｂにはアンダーカットが
生じない。従って、ＴｉＮ膜８ａが溝パターン７の内壁
にほぼ均一な厚さで堆積されて、第２層目の配線Ｍ2 を
構成するＣｕ膜９から層間絶縁膜２，３，６または半導
体基板１へのＣｕの拡散を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される多層配線を有する半導体集積回路装
置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される多層配線を有する半導体集積回路装
置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ダマシンプロセスによって配線が埋め込
まれる溝パターンを形成する層間絶縁膜の構造として
は、図７または図８に示す構造が本発明者により検討さ
れた。
まれる溝パターンを形成する層間絶縁膜の構造として
は、図７または図８に示す構造が本発明者により検討さ
れた。
【０００３】図７に示す層間絶縁膜１２は、プラズマ化
学気相成長（Chemical Vapor Deposition ；ＣＶＤ）法
によって堆積された窒化シリコン膜１２ａと、この窒化
シリコン膜１２ａ上にＴＥＯＳ（Tetra Ethyl Ortho Si
licate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）をソースとしたプラズ
マＣＶＤ法によって堆積されたＴＥＯＳ膜１２ｂとによ
って構成されている。窒化シリコン膜１２ａの厚さは、
例えば0.１μｍであり、ＴＥＯＳ膜１２ｂの厚さは、例
えば0.４〜0.９μｍである。
学気相成長（Chemical Vapor Deposition ；ＣＶＤ）法
によって堆積された窒化シリコン膜１２ａと、この窒化
シリコン膜１２ａ上にＴＥＯＳ（Tetra Ethyl Ortho Si
licate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）をソースとしたプラズ
マＣＶＤ法によって堆積されたＴＥＯＳ膜１２ｂとによ
って構成されている。窒化シリコン膜１２ａの厚さは、
例えば0.１μｍであり、ＴＥＯＳ膜１２ｂの厚さは、例
えば0.４〜0.９μｍである。
【０００４】上記窒化シリコン膜１２ａは、配線が埋め
込まれる溝パターンを層間絶縁膜１２に形成する際のス
トッパ膜であり、溝パターンの深さのばらつきを抑える
ために設けられている。溝パターンの深さのばらつきを
抑えることによって、配線の高さ、すなわち配線の抵抗
ばらつきを低減することができる。
込まれる溝パターンを層間絶縁膜１２に形成する際のス
トッパ膜であり、溝パターンの深さのばらつきを抑える
ために設けられている。溝パターンの深さのばらつきを
抑えることによって、配線の高さ、すなわち配線の抵抗
ばらつきを低減することができる。
【０００５】また、図８に示す層間絶縁膜１３は、回転
塗布法によって成膜された有機ＳＯＧ（Spin on Glass
）膜１３ａと、この有機ＳＯＧ膜１３ａ上にＴＥＯＳ
をソースとしたプラズマＣＶＤ法によって堆積されたＴ
ＥＯＳ膜１３ｂとによって構成されている。有機ＳＯＧ
膜１３ａの厚さは、例えば0.１〜0.１５μｍであり、Ｔ
ＥＯＳ膜１３ｂの厚さは、例えば0.３５〜0.９μｍであ
る。
塗布法によって成膜された有機ＳＯＧ（Spin on Glass
）膜１３ａと、この有機ＳＯＧ膜１３ａ上にＴＥＯＳ
をソースとしたプラズマＣＶＤ法によって堆積されたＴ
ＥＯＳ膜１３ｂとによって構成されている。有機ＳＯＧ
膜１３ａの厚さは、例えば0.１〜0.１５μｍであり、Ｔ
ＥＯＳ膜１３ｂの厚さは、例えば0.３５〜0.９μｍであ
る。
【０００６】上記有機ＳＯＧ膜１３ａは、前記窒化シリ
コン膜１２ａと同様に、配線が埋め込まれる溝パターン
を層間絶縁膜１３に形成する際のストッパ膜であり、溝
パターンの深さのばらつきを抑えるために設けられてい
る。
コン膜１２ａと同様に、配線が埋め込まれる溝パターン
を層間絶縁膜１３に形成する際のストッパ膜であり、溝
パターンの深さのばらつきを抑えるために設けられてい
る。
【０００７】なお、前記層間絶縁膜を用いたダマシンプ
ロセスについて、例えばプレスジャーナル発行「月刊セ
ミコンダクター・ワールド（Semiconductor World ）」
１９９８年２月号、ｐ１０８〜ｐ１０９などに記載され
ている。
ロセスについて、例えばプレスジャーナル発行「月刊セ
ミコンダクター・ワールド（Semiconductor World ）」
１９９８年２月号、ｐ１０８〜ｐ１０９などに記載され
ている。
【０００８】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記層間絶縁膜を用いたダマシンプロセスにおい
て、以下の問題点を見いだした。
者は、前記層間絶縁膜を用いたダマシンプロセスにおい
て、以下の問題点を見いだした。
【０００９】前記図７に示した窒化シリコン膜１２ａお
よびＴＥＯＳ膜１２ｂからなる層間絶縁膜１２に形成さ
れて、第２層目の配線が埋め込まれる溝パターンの製造
方法を図９〜図１１を用いて説明する。配線は、例えば
銅（Ｃｕ）膜によって構成される。
よびＴＥＯＳ膜１２ｂからなる層間絶縁膜１２に形成さ
れて、第２層目の配線が埋め込まれる溝パターンの製造
方法を図９〜図１１を用いて説明する。配線は、例えば
銅（Ｃｕ）膜によって構成される。
【００１０】まず、図９に示すように、半導体素子（図
示せず）が形成された半導体基板１４上に半導体素子に
接続された第１層目の配線Ｍ1 を形成する。なお、半導
体素子と第１層目の配線Ｍ1 との間には、両者を絶縁す
るための層間絶縁膜１５が設けられている。
示せず）が形成された半導体基板１４上に半導体素子に
接続された第１層目の配線Ｍ1 を形成する。なお、半導
体素子と第１層目の配線Ｍ1 との間には、両者を絶縁す
るための層間絶縁膜１５が設けられている。
【００１１】次に、半導体基板１４上に層間絶縁膜１６
を形成した後、レジストパターンをマスクとして上記層
間絶縁膜１６をエッチングして、第１層目の配線Ｍ1 と
第２層目の配線とを接続するためのスルーホール１７を
形成し、次いで、このスルーホール１７に金属膜、例え
ばタングステン膜を埋め込むことによってプラグ１８を
形成する。
を形成した後、レジストパターンをマスクとして上記層
間絶縁膜１６をエッチングして、第１層目の配線Ｍ1 と
第２層目の配線とを接続するためのスルーホール１７を
形成し、次いで、このスルーホール１７に金属膜、例え
ばタングステン膜を埋め込むことによってプラグ１８を
形成する。
【００１２】次に、半導体基板１４上に窒化シリコン膜
１２ａをＣＶＤ法によって堆積し、続いて、この窒化シ
リコン膜１２ａ上にプラズマＣＶＤ法によってＴＥＯＳ
膜１２ｂを堆積することによって、窒化シリコン膜１２
ａおよびＴＥＯＳ膜１２ｂからなる層間絶縁膜１２を形
成する。次いで、レジストパターンをマスクとしてＴＥ
ＯＳ膜１２ｂをエッチングし、第２層目の配線が埋め込
まれる溝パターン１９を形成する。この際、窒化シリコ
ン膜１２ａがＴＥＯＳ膜１２ｂのエッチングのストッパ
膜となる。
１２ａをＣＶＤ法によって堆積し、続いて、この窒化シ
リコン膜１２ａ上にプラズマＣＶＤ法によってＴＥＯＳ
膜１２ｂを堆積することによって、窒化シリコン膜１２
ａおよびＴＥＯＳ膜１２ｂからなる層間絶縁膜１２を形
成する。次いで、レジストパターンをマスクとしてＴＥ
ＯＳ膜１２ｂをエッチングし、第２層目の配線が埋め込
まれる溝パターン１９を形成する。この際、窒化シリコ
ン膜１２ａがＴＥＯＳ膜１２ｂのエッチングのストッパ
膜となる。
【００１３】次に、図１０に示すように、窒化シリコン
膜１２ａをエッチングして前記プラグ１８を露出させる
が、プラグ１８を確実に露出させるために、窒化シリコ
ン膜１２ａに２５〜５０％のオーバーエッチングが施さ
れる。このオーバーエッチングによって、窒化シリコン
膜１２ａにアンダーカットが生じる。
膜１２ａをエッチングして前記プラグ１８を露出させる
が、プラグ１８を確実に露出させるために、窒化シリコ
ン膜１２ａに２５〜５０％のオーバーエッチングが施さ
れる。このオーバーエッチングによって、窒化シリコン
膜１２ａにアンダーカットが生じる。
【００１４】次に、図１１に示すように、プラグ１８に
接するように窒化チタン（ＴｉＮ）膜２０およびＣｕ膜
２１を順次堆積した後、化学的機械研磨（Chemical Mec
hanical Polishing ；ＣＭＰ）法によってＣｕ膜２１の
表面および露出したＴｉＮ膜２０の表面を研磨して、溝
パターン１９にＴｉＮ膜２０およびＣｕ膜２１を埋め込
み、Ｃｕ膜２１からなる第２層目の配線Ｍ2 を形成す
る。ＴｉＮ膜２０はＣｕの拡散を防ぐバリア膜である。
接するように窒化チタン（ＴｉＮ）膜２０およびＣｕ膜
２１を順次堆積した後、化学的機械研磨（Chemical Mec
hanical Polishing ；ＣＭＰ）法によってＣｕ膜２１の
表面および露出したＴｉＮ膜２０の表面を研磨して、溝
パターン１９にＴｉＮ膜２０およびＣｕ膜２１を埋め込
み、Ｃｕ膜２１からなる第２層目の配線Ｍ2 を形成す
る。ＴｉＮ膜２０はＣｕの拡散を防ぐバリア膜である。
【００１５】しかし、溝パターン１９の上記アンダーカ
ットの部分にＴｉＮ膜２０が成膜されず、このため、第
２層目の配線Ｍ2 を構成するＣｕが層間絶縁膜１２，１
６へ拡散して、層間絶縁膜１２，１６の経時的絶縁破壊
（Time Dependent Dielectric Breakdown ；ＴＤＤＢ）
特性を劣化させる。さらに、第２層目の配線Ｍ2 を構成
するＣｕは半導体基板１４へも拡散してｐ−ｎ接合のリ
ーク電流を増加させて、半導体素子の信頼度を低下させ
る。
ットの部分にＴｉＮ膜２０が成膜されず、このため、第
２層目の配線Ｍ2 を構成するＣｕが層間絶縁膜１２，１
６へ拡散して、層間絶縁膜１２，１６の経時的絶縁破壊
（Time Dependent Dielectric Breakdown ；ＴＤＤＢ）
特性を劣化させる。さらに、第２層目の配線Ｍ2 を構成
するＣｕは半導体基板１４へも拡散してｐ−ｎ接合のリ
ーク電流を増加させて、半導体素子の信頼度を低下させ
る。
【００１６】次に、前記図８に示した有機ＳＯＧ膜１３
ａおよびＴＥＯＳ膜１３ｂからなる層間絶縁膜１３に形
成されて、第２層目の配線が埋め込まれた溝パターンの
製造方法を図１２〜図１４を用いて説明する。配線は、
例えばＣｕ膜によって構成される。
ａおよびＴＥＯＳ膜１３ｂからなる層間絶縁膜１３に形
成されて、第２層目の配線が埋め込まれた溝パターンの
製造方法を図１２〜図１４を用いて説明する。配線は、
例えばＣｕ膜によって構成される。
【００１７】まず、前記図９を用いて説明した製造方法
と同様に、半導体基板１４上に第１層目の配線Ｍ1 を形
成した後、半導体基板１４上に層間絶縁膜１６を形成
し、次いで、層間絶縁膜１６に第１層目の配線Ｍ1 と第
２層目の配線とを接続するためのスルーホール１７を形
成し、この後、このスルーホール１７にプラグ１８を形
成する。
と同様に、半導体基板１４上に第１層目の配線Ｍ1 を形
成した後、半導体基板１４上に層間絶縁膜１６を形成
し、次いで、層間絶縁膜１６に第１層目の配線Ｍ1 と第
２層目の配線とを接続するためのスルーホール１７を形
成し、この後、このスルーホール１７にプラグ１８を形
成する。
【００１８】次に、図１２に示すように、半導体基板１
上に有機ＳＯＧ膜１３ａを回転塗布法によって成膜し、
続いて、この有機ＳＯＧ膜１３ａ上にプラズマＣＶＤ法
によってＴＥＯＳ膜１３ｂを堆積することによって、有
機ＳＯＧ膜１３ａおよびＴＥＯＳ膜１３ｂからなる層間
絶縁膜１３を形成する。次いで、レジストパターンをマ
スクとしてＴＥＯＳ膜１３ｂをエッチングし、第２層目
の配線が埋め込まれる溝パターン１９を形成する。この
際、有機ＳＯＧ膜１３ａがＴＥＯＳ膜１３ｂのエッチン
グのストッパ膜となる。
上に有機ＳＯＧ膜１３ａを回転塗布法によって成膜し、
続いて、この有機ＳＯＧ膜１３ａ上にプラズマＣＶＤ法
によってＴＥＯＳ膜１３ｂを堆積することによって、有
機ＳＯＧ膜１３ａおよびＴＥＯＳ膜１３ｂからなる層間
絶縁膜１３を形成する。次いで、レジストパターンをマ
スクとしてＴＥＯＳ膜１３ｂをエッチングし、第２層目
の配線が埋め込まれる溝パターン１９を形成する。この
際、有機ＳＯＧ膜１３ａがＴＥＯＳ膜１３ｂのエッチン
グのストッパ膜となる。
【００１９】次に、図１３に示すように、有機ＳＯＧ膜
１３ａをエッチングして前記プラグ１８を露出させる
が、プラグ１８を確実に露出させるために、有機ＳＯＧ
膜１３ａに２５〜５０％のオーバーエッチングが施され
る。このオーバーエッチングによって、有機ＳＯＧ膜１
３ａにダメージ層２２が形成される。
１３ａをエッチングして前記プラグ１８を露出させる
が、プラグ１８を確実に露出させるために、有機ＳＯＧ
膜１３ａに２５〜５０％のオーバーエッチングが施され
る。このオーバーエッチングによって、有機ＳＯＧ膜１
３ａにダメージ層２２が形成される。
【００２０】次に、図１４に示すように、プラグ１８に
接するようにＴｉＮ膜２０およびＣｕ膜２１を順次堆積
した後、ＣＭＰ法によってＣｕ膜２１の表面および露出
したＴｉＮ膜２０の表面を研磨して、溝パターン１９に
ＴｉＮ膜２０およびＣｕ膜２１を埋め込み、Ｃｕ膜２１
からなる第２層目の配線Ｍ2 を形成する。
接するようにＴｉＮ膜２０およびＣｕ膜２１を順次堆積
した後、ＣＭＰ法によってＣｕ膜２１の表面および露出
したＴｉＮ膜２０の表面を研磨して、溝パターン１９に
ＴｉＮ膜２０およびＣｕ膜２１を埋め込み、Ｃｕ膜２１
からなる第２層目の配線Ｍ2 を形成する。
【００２１】しかし、溝パターン１９の上記ダメージ層
２２に接して形成されたＴｉＮ膜２０は多孔質となり、
この部分から第２層目の配線Ｍ2 を構成するＣｕが層間
絶縁膜１３，１６へ拡散して、層間絶縁膜１３，１６の
ＴＤＤＢ特性を劣化させる。さらに、第２層目の配線Ｍ
2 を構成するＣｕは半導体基板１４へも拡散してｐ−ｎ
接合のリーク電流を増加させ、半導体素子の信頼度を低
下させる。
２２に接して形成されたＴｉＮ膜２０は多孔質となり、
この部分から第２層目の配線Ｍ2 を構成するＣｕが層間
絶縁膜１３，１６へ拡散して、層間絶縁膜１３，１６の
ＴＤＤＢ特性を劣化させる。さらに、第２層目の配線Ｍ
2 を構成するＣｕは半導体基板１４へも拡散してｐ−ｎ
接合のリーク電流を増加させ、半導体素子の信頼度を低
下させる。
【００２２】本発明の目的は、ダマシンプロセスによっ
て形成される配線を有する半導体集積回路装置の信頼度
を向上することができる技術を提供することにある。
て形成される配線を有する半導体集積回路装置の信頼度
を向上することができる技術を提供することにある。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、下層の配線上に
層間絶縁膜が形成され、上記層間絶縁膜上にＴＥＯＳ膜
が形成され、上記ＴＥＯＳ膜に溝パターンが形成され、
上記溝パターンに上層の配線が埋め込まれた配線構造を
有しており、上記層間絶縁膜は、溝パターンが形成され
るＴＥＯＳ膜に対して高いエッチング選択比を有する窒
化シリコン膜が最上層に位置する２層以上の絶縁膜によ
って構成されている。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、下層の配線上に
層間絶縁膜が形成され、上記層間絶縁膜上にＴＥＯＳ膜
が形成され、上記ＴＥＯＳ膜に溝パターンが形成され、
上記溝パターンに上層の配線が埋め込まれた配線構造を
有しており、上記層間絶縁膜は、溝パターンが形成され
るＴＥＯＳ膜に対して高いエッチング選択比を有する窒
化シリコン膜が最上層に位置する２層以上の絶縁膜によ
って構成されている。
【００２５】（２）本発明の半導体集積回路装置は、下
層の配線上に層間絶縁膜が形成され、上記層間絶縁膜上
にＴＥＯＳ膜が形成され、上記ＴＥＯＳ膜に溝パターン
が形成され、上記溝パターンに上層の配線が埋め込まれ
た配線構造を有しており、上記層間絶縁膜は、溝パター
ンが形成されるＴＥＯＳ膜に対して高いエッチング選択
比を有する有機ＳＯＧ膜が中間層に位置する３層以上の
絶縁膜によって構成されている。
層の配線上に層間絶縁膜が形成され、上記層間絶縁膜上
にＴＥＯＳ膜が形成され、上記ＴＥＯＳ膜に溝パターン
が形成され、上記溝パターンに上層の配線が埋め込まれ
た配線構造を有しており、上記層間絶縁膜は、溝パター
ンが形成されるＴＥＯＳ膜に対して高いエッチング選択
比を有する有機ＳＯＧ膜が中間層に位置する３層以上の
絶縁膜によって構成されている。
【００２６】（３）また、本発明の半導体集積回路装置
の製造方法は、下層の配線上に層間絶縁膜を介して上層
の配線を形成する際、まず、下層の配線を形成した後、
半導体基板上に最上層に窒化シリコン膜が位置する２層
以上の絶縁膜からなる層間絶縁膜を形成し、次いで、層
間絶縁膜を加工して、上記下層の配線に達するスルーホ
ールを形成する。次に、スルーホールにプラグを形成し
た後、半導体基板上にＴＥＯＳ膜を堆積し、次いで、窒
化シリコン膜をエッチングのストッパとしてＴＥＯＳ膜
を加工して、上記プラグに達する溝パターンを形成す
る。次に、半導体基板上にＴｉＮ膜およびＣｕ膜を順次
堆積した後、Ｃｕ膜の表面およびＴｉＮ膜の露出した表
面をＣＭＰ法によって研磨し、上記溝パターンにＴｉＮ
膜およびＣｕ膜を埋め込むことによって、Ｃｕ膜からな
る上層の配線を形成するものである。
の製造方法は、下層の配線上に層間絶縁膜を介して上層
の配線を形成する際、まず、下層の配線を形成した後、
半導体基板上に最上層に窒化シリコン膜が位置する２層
以上の絶縁膜からなる層間絶縁膜を形成し、次いで、層
間絶縁膜を加工して、上記下層の配線に達するスルーホ
ールを形成する。次に、スルーホールにプラグを形成し
た後、半導体基板上にＴＥＯＳ膜を堆積し、次いで、窒
化シリコン膜をエッチングのストッパとしてＴＥＯＳ膜
を加工して、上記プラグに達する溝パターンを形成す
る。次に、半導体基板上にＴｉＮ膜およびＣｕ膜を順次
堆積した後、Ｃｕ膜の表面およびＴｉＮ膜の露出した表
面をＣＭＰ法によって研磨し、上記溝パターンにＴｉＮ
膜およびＣｕ膜を埋め込むことによって、Ｃｕ膜からな
る上層の配線を形成するものである。
【００２７】（４）また、本発明の半導体集積回路装置
の製造方法は、下層の配線上に層間絶縁膜を介して上層
の配線を形成する際、まず、下層の配線を形成した後、
半導体基板上に中間層に有機ＳＯＧ膜が位置する３層以
上の絶縁膜からなる層間絶縁膜を形成し、次いで、層間
絶縁膜を加工して、上記下層の配線に達するスルーホー
ルを形成する。次に、スルーホールにプラグを形成した
後、半導体基板上にＴＥＯＳ膜を堆積し、次いで、有機
ＳＯＧ膜をエッチングのストッパとしてＴＥＯＳ膜を加
工して、上記プラグに達する溝パターンを形成する。次
に、半導体基板上にＴｉＮ膜およびＣｕ膜を順次堆積し
た後、Ｃｕ膜の表面およびＴｉＮ膜の露出した表面をＣ
ＭＰ法によって研磨し、上記溝パターンにＴｉＮ膜およ
びＣｕ膜を埋め込むことによって、Ｃｕ膜からなる上層
の配線を形成するものである。
の製造方法は、下層の配線上に層間絶縁膜を介して上層
の配線を形成する際、まず、下層の配線を形成した後、
半導体基板上に中間層に有機ＳＯＧ膜が位置する３層以
上の絶縁膜からなる層間絶縁膜を形成し、次いで、層間
絶縁膜を加工して、上記下層の配線に達するスルーホー
ルを形成する。次に、スルーホールにプラグを形成した
後、半導体基板上にＴＥＯＳ膜を堆積し、次いで、有機
ＳＯＧ膜をエッチングのストッパとしてＴＥＯＳ膜を加
工して、上記プラグに達する溝パターンを形成する。次
に、半導体基板上にＴｉＮ膜およびＣｕ膜を順次堆積し
た後、Ｃｕ膜の表面およびＴｉＮ膜の露出した表面をＣ
ＭＰ法によって研磨し、上記溝パターンにＴｉＮ膜およ
びＣｕ膜を埋め込むことによって、Ｃｕ膜からなる上層
の配線を形成するものである。
【００２８】上記した手段（１）または（３）によれ
ば、上層の配線が埋め込まれる溝パターンをＴＥＯＳ膜
に形成する際のエッチングのストッパである窒化シリコ
ン膜は、上層の配線と下層の配線との間に設けられた層
間絶縁膜の最上層に位置しており、窒化シリコン膜には
上記溝パターンは形成されない。すなわち、窒化シリコ
ン膜はＴＥＯＳ膜のエッチングのストッパとして作用す
るが、窒化シリコン膜の表面が露出するとほぼ同時に、
上層の配線と下層の配線とを接続するプラグの表面も露
出するので、窒化シリコン膜に過剰なオーバーエッチン
グを施す必要がなく、窒化シリコン膜にアンダーカット
は生じない。従って、ＴｉＮ膜が溝パターンの内壁にほ
ぼ均一な厚さで堆積されて、層間絶縁膜または半導体基
板へのＣｕの拡散を防ぐことができる。
ば、上層の配線が埋め込まれる溝パターンをＴＥＯＳ膜
に形成する際のエッチングのストッパである窒化シリコ
ン膜は、上層の配線と下層の配線との間に設けられた層
間絶縁膜の最上層に位置しており、窒化シリコン膜には
上記溝パターンは形成されない。すなわち、窒化シリコ
ン膜はＴＥＯＳ膜のエッチングのストッパとして作用す
るが、窒化シリコン膜の表面が露出するとほぼ同時に、
上層の配線と下層の配線とを接続するプラグの表面も露
出するので、窒化シリコン膜に過剰なオーバーエッチン
グを施す必要がなく、窒化シリコン膜にアンダーカット
は生じない。従って、ＴｉＮ膜が溝パターンの内壁にほ
ぼ均一な厚さで堆積されて、層間絶縁膜または半導体基
板へのＣｕの拡散を防ぐことができる。
【００２９】また、上記した手段（２）または（４）に
よれば、上層の配線が埋め込まれる溝パターンをＴＥＯ
Ｓ膜に形成する際のエッチングのストッパである有機Ｓ
ＯＧ膜は、上層の配線と下層の配線との間に設けられた
層間絶縁膜の中間層に位置しており、有機ＳＯＧ膜には
上記溝パターンは形成されない。すなわち、有機ＳＯＧ
膜はＴＥＯＳ膜のエッチングのストッパとして作用する
が、有機ＳＯＧ膜の表面が露出した時点で、すでに上層
の配線と下層の配線とを接続するプラグの表面は露出し
ているので、有機ＳＯＧ膜に過剰なオーバーエッチング
を施す必要がなく、有機ＳＯＧ膜にダンージは生じな
い。従って、有機ＳＯＧ膜に接するＴｉＮ膜が多孔質と
ならず、層間絶縁膜または半導体基板へのＣｕの拡散を
防ぐことができる。
よれば、上層の配線が埋め込まれる溝パターンをＴＥＯ
Ｓ膜に形成する際のエッチングのストッパである有機Ｓ
ＯＧ膜は、上層の配線と下層の配線との間に設けられた
層間絶縁膜の中間層に位置しており、有機ＳＯＧ膜には
上記溝パターンは形成されない。すなわち、有機ＳＯＧ
膜はＴＥＯＳ膜のエッチングのストッパとして作用する
が、有機ＳＯＧ膜の表面が露出した時点で、すでに上層
の配線と下層の配線とを接続するプラグの表面は露出し
ているので、有機ＳＯＧ膜に過剰なオーバーエッチング
を施す必要がなく、有機ＳＯＧ膜にダンージは生じな
い。従って、有機ＳＯＧ膜に接するＴｉＮ膜が多孔質と
ならず、層間絶縁膜または半導体基板へのＣｕの拡散を
防ぐことができる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００３１】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００３２】（実施の形態１）図１は、本発明の一実施
の形態であるダマシンプロセスで形成された半導体集積
回路装置の第２層目の配線を示す半導体基板の要部断面
図である。
の形態であるダマシンプロセスで形成された半導体集積
回路装置の第２層目の配線を示す半導体基板の要部断面
図である。
【００３３】半導体基板１上に形成された半導体素子
（図示せず）上には、酸化シリコン膜２ａおよびＢＰＳ
Ｇ（Boron-doped Phospho Silicate Glass）膜２ｂから
なる層間絶縁膜２を介して第１層目の配線Ｍ1 が形成さ
れている。
（図示せず）上には、酸化シリコン膜２ａおよびＢＰＳ
Ｇ（Boron-doped Phospho Silicate Glass）膜２ｂから
なる層間絶縁膜２を介して第１層目の配線Ｍ1 が形成さ
れている。
【００３４】第１層目の配線Ｍ1 上には、ＴＥＯＳ膜３
ａおよび窒化シリコン膜３ｂからなる層間絶縁膜３を介
して第２層目の配線Ｍ2 が形成されている。第１層目の
配線Ｍ1 と第２層目の配線Ｍ2 とは、上記層間絶縁膜３
に設けられたスルーホール４に埋め込まれたプラグ５に
よって接続されている。
ａおよび窒化シリコン膜３ｂからなる層間絶縁膜３を介
して第２層目の配線Ｍ2 が形成されている。第１層目の
配線Ｍ1 と第２層目の配線Ｍ2 とは、上記層間絶縁膜３
に設けられたスルーホール４に埋め込まれたプラグ５に
よって接続されている。
【００３５】第２層目の配線Ｍ2 は、窒化シリコン膜３
ｂ上の層間絶縁膜６に形成された溝パターン７に埋め込
まれており、この第２層目の配線Ｍ2 下にはバリア膜８
が形成されている。層間絶縁膜６は、例えばＴＥＯＳ膜
６ａであり、バリア膜８は、例えばＴｉＮ膜８ａであ
り、第２層目の配線Ｍ2 を構成する金属膜は、例えばＣ
ｕ膜９である。
ｂ上の層間絶縁膜６に形成された溝パターン７に埋め込
まれており、この第２層目の配線Ｍ2 下にはバリア膜８
が形成されている。層間絶縁膜６は、例えばＴＥＯＳ膜
６ａであり、バリア膜８は、例えばＴｉＮ膜８ａであ
り、第２層目の配線Ｍ2 を構成する金属膜は、例えばＣ
ｕ膜９である。
【００３６】窒化シリコン膜３ｂは、溝パターン７をＴ
ＥＯＳ膜６ａに形成する際のエッチングのストッパ膜と
して設けられているが、第１層目の配線Ｍ1 と第２層目
の配線Ｍ2 との間に設けられた層間絶縁膜３の最上層を
構成しており、窒化シリコン膜３ｂには溝パターン７は
形成されない。
ＥＯＳ膜６ａに形成する際のエッチングのストッパ膜と
して設けられているが、第１層目の配線Ｍ1 と第２層目
の配線Ｍ2 との間に設けられた層間絶縁膜３の最上層を
構成しており、窒化シリコン膜３ｂには溝パターン７は
形成されない。
【００３７】次に、前記図１に示した第２層目の配線Ｍ
2 の製造方法を図２および図３を用いて説明する。
2 の製造方法を図２および図３を用いて説明する。
【００３８】まず、図２に示すように、半導体素子が形
成された半導体基板１上に半導体素子に接続された第１
層目の配線Ｍ1 を形成する。なお、半導体素子と第１層
目の配線Ｍ1 との間には、両者を絶縁するための層間絶
縁膜２が形成されており、この層間絶縁膜２は、例えば
酸化シリコン膜２ａおよび平坦化されたＢＰＳＧ膜２ｂ
からなる積層膜によって構成されている。
成された半導体基板１上に半導体素子に接続された第１
層目の配線Ｍ1 を形成する。なお、半導体素子と第１層
目の配線Ｍ1 との間には、両者を絶縁するための層間絶
縁膜２が形成されており、この層間絶縁膜２は、例えば
酸化シリコン膜２ａおよび平坦化されたＢＰＳＧ膜２ｂ
からなる積層膜によって構成されている。
【００３９】次に、半導体基板１上にプラズマＣＶＤ法
によってＴＥＯＳ膜３ａを堆積した後、プラズマＣＶＤ
法によって窒化シリコン膜３ｂを堆積し、ＴＥＯＳ膜３
ａおよび窒化シリコン膜３ｂからなる層間絶縁膜３を形
成する。次いで、レジストパターンをマスクとして窒化
シリコン膜３ｂおよびＴＥＯＳ膜３ａを順次エッチング
することによって、第１層目の配線Ｍ1 と第２層目の配
線Ｍ2 とを接続するためのスルーホール４を層間絶縁膜
３に形成する。
によってＴＥＯＳ膜３ａを堆積した後、プラズマＣＶＤ
法によって窒化シリコン膜３ｂを堆積し、ＴＥＯＳ膜３
ａおよび窒化シリコン膜３ｂからなる層間絶縁膜３を形
成する。次いで、レジストパターンをマスクとして窒化
シリコン膜３ｂおよびＴＥＯＳ膜３ａを順次エッチング
することによって、第１層目の配線Ｍ1 と第２層目の配
線Ｍ2 とを接続するためのスルーホール４を層間絶縁膜
３に形成する。
【００４０】この後、半導体基板１上に金属膜、例えば
タングステン膜を堆積し、次いで、このタングステン膜
の表面をＣＭＰ法によって研磨して、上記スルーホール
４にタングステン膜を埋め込み、タングステン膜からな
るプラグ５を形成する。
タングステン膜を堆積し、次いで、このタングステン膜
の表面をＣＭＰ法によって研磨して、上記スルーホール
４にタングステン膜を埋め込み、タングステン膜からな
るプラグ５を形成する。
【００４１】次に、図３に示すように、半導体基板１上
にプラズマＣＶＤ法によってＴＥＯＳ膜６ａを堆積す
る。このＴＥＯＳ膜６ａは層間絶縁膜６を構成する。
にプラズマＣＶＤ法によってＴＥＯＳ膜６ａを堆積す
る。このＴＥＯＳ膜６ａは層間絶縁膜６を構成する。
【００４２】次いで、レジストパターンをマスクとして
ＴＥＯＳ膜６ａをエッチンングし、第２層目の配線Ｍ2
が埋め込まれる溝パターン７を形成する。溝パターン７
の製造工程では、溝パターン７が層間絶縁膜３の最上層
を構成する窒化シリコン膜３ｂに達するまで、ＴＥＯＳ
膜６ａはエッチングされるが、同時にプラグ５の表面が
露出する。
ＴＥＯＳ膜６ａをエッチンングし、第２層目の配線Ｍ2
が埋め込まれる溝パターン７を形成する。溝パターン７
の製造工程では、溝パターン７が層間絶縁膜３の最上層
を構成する窒化シリコン膜３ｂに達するまで、ＴＥＯＳ
膜６ａはエッチングされるが、同時にプラグ５の表面が
露出する。
【００４３】次に、半導体基板１上にＴｉＮ膜８ａおよ
びＣｕ膜９を順次堆積する。ＴｉＮ膜８ａは、Ｃｕの拡
散を防ぐバリア膜８である。次いで、Ｃｕ膜９の表面お
よびＴｉＮ膜８ａの露出した表面を研磨し、溝パターン
７にＣｕ膜９およびＴｉＮ膜８ａを埋め込むことによっ
て、前記図１に示した第２層目の配線Ｍ2 が形成され
る。
びＣｕ膜９を順次堆積する。ＴｉＮ膜８ａは、Ｃｕの拡
散を防ぐバリア膜８である。次いで、Ｃｕ膜９の表面お
よびＴｉＮ膜８ａの露出した表面を研磨し、溝パターン
７にＣｕ膜９およびＴｉＮ膜８ａを埋め込むことによっ
て、前記図１に示した第２層目の配線Ｍ2 が形成され
る。
【００４４】このように、本実施の形態１によれば、第
２層目の配線Ｍ2 が埋め込まれる溝パターン７は、窒化
シリコン膜３ｂをＴＥＯＳ膜６ａのエッチングのストッ
パ膜として形成されるが、窒化シリコン膜３ｂの表面が
露出するとほぼ同時にプラグ５の表面も露出するので、
窒化シリコン膜３ｂに過剰なオーバーエッチングを施す
必要がなく、窒化シリコン膜３ｂにはアンダーカットが
生じない。従って、ＴｉＮ膜８ａが溝パターン７の内壁
にほぼ均一な厚さで堆積されて、層間絶縁膜２，３，６
または半導体基板１へのＣｕの拡散を防ぐことができ
る。
２層目の配線Ｍ2 が埋め込まれる溝パターン７は、窒化
シリコン膜３ｂをＴＥＯＳ膜６ａのエッチングのストッ
パ膜として形成されるが、窒化シリコン膜３ｂの表面が
露出するとほぼ同時にプラグ５の表面も露出するので、
窒化シリコン膜３ｂに過剰なオーバーエッチングを施す
必要がなく、窒化シリコン膜３ｂにはアンダーカットが
生じない。従って、ＴｉＮ膜８ａが溝パターン７の内壁
にほぼ均一な厚さで堆積されて、層間絶縁膜２，３，６
または半導体基板１へのＣｕの拡散を防ぐことができ
る。
【００４５】（実施の形態２）図４は、本発明の他の実
施の形態であるダマシンプロセスで形成された半導体集
積回路装置の第２層目の配線を示す半導体基板の要部断
面図である。
施の形態であるダマシンプロセスで形成された半導体集
積回路装置の第２層目の配線を示す半導体基板の要部断
面図である。
【００４６】半導体基板１上に形成された半導体素子
（図示せず）上には、酸化シリコン膜２ａおよびＢＰＳ
Ｇ膜２ｂからなる層間絶縁膜２を介して第１層目の配線
Ｍ1 が形成されている。
（図示せず）上には、酸化シリコン膜２ａおよびＢＰＳ
Ｇ膜２ｂからなる層間絶縁膜２を介して第１層目の配線
Ｍ1 が形成されている。
【００４７】第１層目の配線Ｍ1 上には、ＴＥＯＳ膜１
０ａ、有機ＳＯＧ膜１０ｂおよびＴＥＯＳ膜１０ｃから
なる層間絶縁膜１０を介して第２層目の配線Ｍ2 が形成
されている。第１層目の配線Ｍ1 と第２層目の配線Ｍ2
とは、上記層間絶縁膜１０に設けられたスルーホール４
に埋め込まれたプラグ５によって接続されている。
０ａ、有機ＳＯＧ膜１０ｂおよびＴＥＯＳ膜１０ｃから
なる層間絶縁膜１０を介して第２層目の配線Ｍ2 が形成
されている。第１層目の配線Ｍ1 と第２層目の配線Ｍ2
とは、上記層間絶縁膜１０に設けられたスルーホール４
に埋め込まれたプラグ５によって接続されている。
【００４８】第２層目の配線Ｍ2 は、ＴＥＯＳ膜１０ｃ
上の層間絶縁膜６に形成された溝パターン１１に埋め込
まれており、この第２層目の配線Ｍ2 下にはバリア膜８
が形成されている。層間絶縁膜６は、例えばＴＥＯＳ膜
６ａであり、バリア膜８は、例えばＴｉＮ膜８ａであ
り、第２層目の配線Ｍ2 を構成する金属膜は、例えばＣ
ｕ膜９である。
上の層間絶縁膜６に形成された溝パターン１１に埋め込
まれており、この第２層目の配線Ｍ2 下にはバリア膜８
が形成されている。層間絶縁膜６は、例えばＴＥＯＳ膜
６ａであり、バリア膜８は、例えばＴｉＮ膜８ａであ
り、第２層目の配線Ｍ2 を構成する金属膜は、例えばＣ
ｕ膜９である。
【００４９】有機ＳＯＧ膜１０ｂは、溝パターン１１を
ＴＥＯＳ膜６ａ，１０ｃに形成する際のエッチングのス
トッパ膜として設けられているが、第１層目の配線Ｍ1
と第２層目の配線Ｍ2 との間に設けられた層間絶縁膜１
０の中間層を構成しており、有機ＳＯＧ膜１０ｂには溝
パターン１１は形成されない。
ＴＥＯＳ膜６ａ，１０ｃに形成する際のエッチングのス
トッパ膜として設けられているが、第１層目の配線Ｍ1
と第２層目の配線Ｍ2 との間に設けられた層間絶縁膜１
０の中間層を構成しており、有機ＳＯＧ膜１０ｂには溝
パターン１１は形成されない。
【００５０】次に、前記図４に示した第２層目の配線Ｍ
2 の製造方法を図５および図６を用いて説明する。
2 の製造方法を図５および図６を用いて説明する。
【００５１】まず、前記図２を用いて説明した製造方法
と同様に、半導体素子が形成された半導体基板１上に第
１層目の配線Ｍ1 を形成する。なお、半導体素子と第１
層目の配線Ｍ1 との間には、酸化シリコン膜２ａおよび
ＢＰＳＧ膜２ｂからなる層間絶縁膜２が形成されてい
る。
と同様に、半導体素子が形成された半導体基板１上に第
１層目の配線Ｍ1 を形成する。なお、半導体素子と第１
層目の配線Ｍ1 との間には、酸化シリコン膜２ａおよび
ＢＰＳＧ膜２ｂからなる層間絶縁膜２が形成されてい
る。
【００５２】次に、図５に示すように、半導体基板１上
にプラズマＣＶＤ法によってＴＥＯＳ膜１０ａを堆積し
た後、回転塗布法によって有機ＳＯＧ膜１０ｂを成膜
し、次いで、プラズマＣＶＤ法によってＴＥＯＳ膜１０
ｃを堆積することにより、３層構造の層間絶縁膜１０を
形成する。
にプラズマＣＶＤ法によってＴＥＯＳ膜１０ａを堆積し
た後、回転塗布法によって有機ＳＯＧ膜１０ｂを成膜
し、次いで、プラズマＣＶＤ法によってＴＥＯＳ膜１０
ｃを堆積することにより、３層構造の層間絶縁膜１０を
形成する。
【００５３】有機ＳＯＧ膜１０ｂは、例えばケイ素化合
物（例えば、Ｒn Ｓｉ（ＯＨ）4-n；シラノール）およ
び添加剤を有機溶剤に溶解した塗布液をスピンナによっ
て半導体基板１上に塗布し、この後、半導体基板１に熱
処理を施すことによってＯＨ基が消滅して成膜される。
物（例えば、Ｒn Ｓｉ（ＯＨ）4-n；シラノール）およ
び添加剤を有機溶剤に溶解した塗布液をスピンナによっ
て半導体基板１上に塗布し、この後、半導体基板１に熱
処理を施すことによってＯＨ基が消滅して成膜される。
【００５４】次いで、レジストパターンをマスクとして
ＴＥＯＳ膜１０ｃ、有機ＳＯＧ膜１０ｂおよびＴＥＯＳ
膜１０ａを順次エッチングすることによって、第１層目
の配線Ｍ1 と第２層目の配線Ｍ2 とを接続するためのス
ルーホール４を層間絶縁膜１０に形成する。
ＴＥＯＳ膜１０ｃ、有機ＳＯＧ膜１０ｂおよびＴＥＯＳ
膜１０ａを順次エッチングすることによって、第１層目
の配線Ｍ1 と第２層目の配線Ｍ2 とを接続するためのス
ルーホール４を層間絶縁膜１０に形成する。
【００５５】この後、半導体基板１上に金属膜、例えば
タングステン膜を堆積し、次いで、このタングステン膜
の表面をＣＭＰ法によって研磨して、上記スルーホール
４にタングステン膜を埋め込み、タングステン膜からな
るプラグ５を形成する。
タングステン膜を堆積し、次いで、このタングステン膜
の表面をＣＭＰ法によって研磨して、上記スルーホール
４にタングステン膜を埋め込み、タングステン膜からな
るプラグ５を形成する。
【００５６】次に、図６に示すように、半導体基板１上
にプラズマＣＶＤ法によってＴＥＯＳ膜６ａを堆積す
る。このＴＥＯＳ膜６ａは層間絶縁膜６を構成する。
にプラズマＣＶＤ法によってＴＥＯＳ膜６ａを堆積す
る。このＴＥＯＳ膜６ａは層間絶縁膜６を構成する。
【００５７】次いで、レジストパターンをマスクとして
ＴＥＯＳ膜６ａ，１０ｃを順次エッチンングし、第２層
目の配線Ｍ2 が埋め込まれる溝パターン１１を形成す
る。溝パターン１１の製造工程では、溝パターン１１が
層間絶縁膜１０の中間層を構成する有機ＳＯＧ膜１０ｂ
に達するまで、ＴＥＯＳ膜６ａ，１０ｃはエッチングさ
れるが、同時にプラグ５の表面が露出する。
ＴＥＯＳ膜６ａ，１０ｃを順次エッチンングし、第２層
目の配線Ｍ2 が埋め込まれる溝パターン１１を形成す
る。溝パターン１１の製造工程では、溝パターン１１が
層間絶縁膜１０の中間層を構成する有機ＳＯＧ膜１０ｂ
に達するまで、ＴＥＯＳ膜６ａ，１０ｃはエッチングさ
れるが、同時にプラグ５の表面が露出する。
【００５８】次に、半導体基板１上にＴｉＮ膜８ａおよ
びＣｕ膜９を順次堆積した後、Ｃｕ膜９の表面およびＴ
ｉＮ膜８ａの露出した表面を研磨し、溝パターン７にＣ
ｕ膜９およびＴｉＮ膜８ａを埋め込むことによって、前
記図４に示した第２層目の配線Ｍ2 が形成される。
びＣｕ膜９を順次堆積した後、Ｃｕ膜９の表面およびＴ
ｉＮ膜８ａの露出した表面を研磨し、溝パターン７にＣ
ｕ膜９およびＴｉＮ膜８ａを埋め込むことによって、前
記図４に示した第２層目の配線Ｍ2 が形成される。
【００５９】このように、本実施の形態２によれば、第
２層目の配線Ｍ2 が埋め込まれる溝パターン７は、有機
ＳＯＧ膜１０ｂをＴＥＯＳ膜６ａ，１０ｃのエッチング
のストッパ膜として形成されるが、層間絶縁膜１０の最
上層を構成するＴＥＯＳ膜１０ｃが露出するとほぼ同時
にプラグ５の表面も露出するので、有機ＳＯＧ膜１０ｂ
に過剰なオーバーエッチングが施されず、有機ＳＯＧ膜
１０ｂにはダメージが生じない。従って、有機ＳＯＧ膜
１０ｂに接するＴｉＮ膜８ａが多孔質とならず、層間絶
縁膜２，６，１０または半導体基板１へのＣｕの拡散を
防ぐことができる。
２層目の配線Ｍ2 が埋め込まれる溝パターン７は、有機
ＳＯＧ膜１０ｂをＴＥＯＳ膜６ａ，１０ｃのエッチング
のストッパ膜として形成されるが、層間絶縁膜１０の最
上層を構成するＴＥＯＳ膜１０ｃが露出するとほぼ同時
にプラグ５の表面も露出するので、有機ＳＯＧ膜１０ｂ
に過剰なオーバーエッチングが施されず、有機ＳＯＧ膜
１０ｂにはダメージが生じない。従って、有機ＳＯＧ膜
１０ｂに接するＴｉＮ膜８ａが多孔質とならず、層間絶
縁膜２，６，１０または半導体基板１へのＣｕの拡散を
防ぐことができる。
【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６１】例えば、前記実施の形態では、Ｃｕ膜によ
って構成される配線に適用した場合について説明した
が、他の金属膜、例えばタングステン膜、モリブデン膜
またはアルミニウム合金膜などによって構成される配線
に適用可能である。
って構成される配線に適用した場合について説明した
が、他の金属膜、例えばタングステン膜、モリブデン膜
またはアルミニウム合金膜などによって構成される配線
に適用可能である。
【００６２】また、前記実施の形態では、多層配線にお
ける第２層目の配線の製造方法に適用した場合について
説明したが、多層配線における第１層目の配線または第
２層目よりも上層の配線の製造方法、ならびに単層配線
の製造方法にも適用可能である。
ける第２層目の配線の製造方法に適用した場合について
説明したが、多層配線における第１層目の配線または第
２層目よりも上層の配線の製造方法、ならびに単層配線
の製造方法にも適用可能である。
【００６３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６４】本発明によれば、ダマシンプロセスによっ
て形成された配線を構成する金属が、上下の配線間また
は半導体素子と配線との間に設けられた層間絶縁膜、あ
るいは半導体基板へ拡散するのを防ぐことができるの
で、層間絶縁膜の耐圧劣化およびｐ−ｎ接合のリーク電
流の増加などを防止できて、ダマシンプロセスによって
形成される配線を有する半導体集積回路装置の信頼度を
向上することができる。
て形成された配線を構成する金属が、上下の配線間また
は半導体素子と配線との間に設けられた層間絶縁膜、あ
るいは半導体基板へ拡散するのを防ぐことができるの
で、層間絶縁膜の耐圧劣化およびｐ−ｎ接合のリーク電
流の増加などを防止できて、ダマシンプロセスによって
形成される配線を有する半導体集積回路装置の信頼度を
向上することができる。
【図１】本発明の一実施の形態であるダマシンプロセス
で形成された半導体集積回路装置の第２層目の配線を示
す半導体基板の要部断面図である。
で形成された半導体集積回路装置の第２層目の配線を示
す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるダマシンプロセス
で形成された半導体集積回路装置の第２層目の配線の製
造方法を示す半導体基板の要部断面図である。
で形成された半導体集積回路装置の第２層目の配線の製
造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるダマシンプロセス
で形成された半導体集積回路装置の第２層目の配線の製
造方法を示す半導体基板の要部断面図である。
で形成された半導体集積回路装置の第２層目の配線の製
造方法を示す半導体基板の要部断面図である。
【図４】本発明の他の実施の形態であるダマシンプロセ
スで形成された半導体集積回路装置の第２層目の配線を
示す半導体基板の要部断面図である。
スで形成された半導体集積回路装置の第２層目の配線を
示す半導体基板の要部断面図である。
【図５】本発明の他の実施の形態であるダマシンプロセ
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるダマシンプロセ
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
【図７】本発明者によって検討されたダマシンプロセス
で配線が形成される層間絶縁膜の構造を示す断面図であ
る。
で配線が形成される層間絶縁膜の構造を示す断面図であ
る。
【図８】本発明者によって検討されたダマシンプロセス
で配線が形成される層間絶縁膜の構造を示す断面図であ
る。
で配線が形成される層間絶縁膜の構造を示す断面図であ
る。
【図９】本発明者によって検討されたダマシンプロセス
で形成された半導体集積回路装置の第２層目の配線の製
造方法を示す半導体基板の要部断面図である。
で形成された半導体集積回路装置の第２層目の配線の製
造方法を示す半導体基板の要部断面図である。
【図１０】本発明者によって検討されたダマシンプロセ
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
【図１１】本発明者によって検討されたダマシンプロセ
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
スで形成された半導体集積回路装置の第２層目の配線の
製造方法を示す半導体基板の要部断面図である。
【図１２】本発明者によって検討された他のダマシンプ
ロセスで形成された半導体集積回路装置の第２層目の配
線の製造方法を示す半導体基板の要部断面図である。
ロセスで形成された半導体集積回路装置の第２層目の配
線の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明者によって検討された他のダマシンプ
ロセスで形成された半導体集積回路装置の第２層目の配
線の製造方法を示す半導体基板の要部断面図である。
ロセスで形成された半導体集積回路装置の第２層目の配
線の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明者によって検討された他のダマシンプ
ロセスで形成された半導体集積回路装置の第２層目の配
線の製造方法を示す半導体基板の要部断面図である。
ロセスで形成された半導体集積回路装置の第２層目の配
線の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ 層間絶縁膜 ２ａ 酸化シリコン膜 ２ｂ ＢＰＳＧ膜 ３ 層間絶縁膜 ３ａ ＴＥＯＳ膜 ３ｂ 窒化シリコン膜 ４ スルーホール ５ プラグ ６ 層間絶縁膜 ６ａ ＴＥＯＳ膜 ７ 溝パターン ８ バリア膜 ８ａ 窒化チタン（ＴｉＮ）膜 ９ 銅（Ｃｕ）膜 １０ 層間絶縁膜 １０ａ ＴＥＯＳ膜 １０ｂ 有機ＳＯＧ膜 １０ｃ ＴＥＯＳ膜 １１ 溝パターン １２ 層間絶縁膜 １２ａ 窒化シリコン膜 １２ｂ ＴＥＯＳ膜 １３ 層間絶縁膜 １３ａ 有機ＳＯＧ膜 １３ｂ ＴＥＯＳ膜 １４ 半導体基板 １５ 層間絶縁膜 １６ 層間絶縁膜 １７ スルーホール １８ プラグ １９ 溝パターン ２０ 窒化チタン（ＴｉＮ）膜 ２１ 銅（Ｃｕ）膜 ２２ ダメージ層 Ｍ1 第１層目の配線 Ｍ2 第２層目の配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 日出 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F004 AA11 DB03 DB07 DB26 EA23 5F033 AA19 AA28 AA29 AA66 BA12 BA15 BA17 BA25 BA45 DA15 EA03 EA05 EA25 EA27 EA28 EA33
Claims (8)
- 【請求項１】 下層の配線上に第１の層間絶縁膜が形成
され、前記第１の層間絶縁膜上に第２の層間絶縁膜が形
成され、前記第２の層間絶縁膜に溝パターンが形成さ
れ、前記溝パターンに上層の配線が埋め込まれた半導体
集積回路装置であって、前記第１の層間絶縁膜は２層以
上の絶縁膜からなり、前記第１の層間絶縁膜を構成する
少なくとも１層の絶縁膜は、前記第２の層間絶縁膜に対
して高いエッチング選択比を有していることを特徴とす
る半導体集積回路装置。 - 【請求項２】 半導体素子上に第１の層間絶縁膜が形成
され、前記第１の層間絶縁膜上に第２の層間絶縁膜が形
成され、前記第２の層間絶縁膜に溝パターンが形成さ
れ、前記溝パターンに配線が埋め込まれた半導体集積回
路装置であって、前記第１の層間絶縁膜は２層以上の絶
縁膜からなり、前記第１の層間絶縁膜を構成する少なく
とも１層の絶縁膜は、前記第２の層間絶縁膜に対して高
いエッチング選択比を有していることを特徴とする半導
体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記第１の層間絶縁膜は酸化シリコン膜
および窒化シリコン膜からなる積層膜であり、前記第２
の層間絶縁膜は酸化シリコン膜であることを特徴とする
半導体集積回路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記第１の層間絶縁膜は酸化シリコン
膜、ＳＯＧ膜および酸化シリコン膜からなる積層膜であ
り、前記第２の層間絶縁膜は酸化シリコン膜であること
を特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記上層の配線は銅、タングステン、モリブデン
またはアルミニウム合金によって構成され、前記上層の
配線下にはバリア膜が設けられていることを特徴とする
半導体集積回路装置。 - 【請求項６】 請求項２記載の半導体集積回路装置にお
いて、前記配線は銅、タングステン、モリブデンまたは
アルミニウム合金によって構成され、前記配線下にはバ
リア膜が設けられていることを特徴とする半導体集積回
路装置。 - 【請求項７】 下層の配線上に層間絶縁膜を介して上層
の配線を形成する半導体集積回路装置の製造方法であっ
て、(a).前記下層の配線を形成した後、半導体基板上に
第１の絶縁膜および第２の絶縁膜を順次堆積して、前記
第１の絶縁膜および前記第２の絶縁膜からなる前記層間
絶縁膜を形成する工程と、(b).前記第２の絶縁膜および
前記第１の絶縁膜を順次加工して、前記下層の配線に達
するスルーホールを形成する工程と、(c).前記スルーホ
ールにプラグを形成する工程と、(d).前記半導体基板上
に第３の絶縁膜を堆積する工程と、(e).前記第２の絶縁
膜をエッチングのストッパとして前記第３の絶縁膜を加
工して、前記プラグに達する溝パターンを形成する工程
と、(f).前記半導体基板上にバリア膜および金属膜を順
次堆積する工程と、(g).前記金属膜の表面および前記バ
リア膜の露出した表面を化学的機械研磨法によって研磨
し、前記溝パターンに前記バリア膜および前記金属膜を
埋め込むことによって、前記金属膜からなる前記上層の
配線を形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項８】 下層の配線上に層間絶縁膜を介して上層
の配線を形成する半導体集積回路装置の製造方法であっ
て、(a).前記下層の配線を形成した後、半導体基板上に
第１の絶縁膜、第２の絶縁膜および第３の絶縁膜を順次
堆積して、前記第１の絶縁膜、前記第２の絶縁膜および
前記第３の絶縁膜からなる前記層間絶縁膜を形成する工
程と、(b).前記第３の絶縁膜、前記第２の絶縁膜および
前記第１の絶縁膜を順次加工して、前記下層の配線に達
するスルーホールを形成する工程と、(c).前記スルーホ
ールにプラグを形成する工程と、(d).前記半導体基板上
に第４の絶縁膜を堆積する工程と、(e).前記第２の絶縁
膜をエッチングのストッパとして前記第４の絶縁膜を加
工して、前記プラグに達する溝パターンを形成する工程
と、(f).前記半導体基板上にバリア膜および金属膜を順
次堆積する工程と、(g).前記金属膜の表面および前記バ
リア膜の露出した表面を化学的機械研磨法によって研磨
し、前記溝パターンに前記バリア膜および前記金属膜を
埋め込むことによって、前記金属膜からなる前記上層の
配線を形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173751A JP2000012686A (ja) | 1998-06-22 | 1998-06-22 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173751A JP2000012686A (ja) | 1998-06-22 | 1998-06-22 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012686A true JP2000012686A (ja) | 2000-01-14 |
| JP2000012686A5 JP2000012686A5 (ja) | 2004-09-02 |
Family
ID=15966466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173751A Pending JP2000012686A (ja) | 1998-06-22 | 1998-06-22 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012686A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-06-22 JP JP10173751A patent/JP2000012686A/ja active Pending
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| JP7045436B2 (ja) | 2015-03-19 | 2022-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022081649A (ja) * | 2015-03-19 | 2022-05-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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