KR20160123683A - 불량 패턴 검출을 위한 테스트 구조물 형성 방법, 및 이를 사용한 불량 패턴 검출 방법 및 반도체 장치 제조 방법 - Google Patents

불량 패턴 검출을 위한 테스트 구조물 형성 방법, 및 이를 사용한 불량 패턴 검출 방법 및 반도체 장치 제조 방법 Download PDF

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Abstract

테스트 구조물 형성 방법에서, 칩(chip) 내에 형성되는 패턴들을 복수 개의 그룹들로 분류한다. 각 그룹들 내의 패턴들을 서로 연결하여 형성되는 체인들(chains)의 레이아웃(layout)을 설계한다. 설계된 레이아웃을 갖는 체인들을 칩의 일정 영역에 테스트 구조물로서 형성한다.

Description

불량 패턴 검출을 위한 테스트 구조물 형성 방법, 및 이를 사용한 불량 패턴 검출 방법 및 반도체 장치 제조 방법{METHOD OF FORMING A TEST STRUCTURE FOR DETECTING BAD PATTERNS, AND METHOD OF DETECTING BAD PATTERNS AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 불량 패턴 검출을 위한 테스트 구조물 형성 방법, 및 이를 사용한 불량 패턴 검출 방법 및 반도체 장치 제조 방법에 관한 것이다. 보다 자세하게 본 발명은 비아(via) 또는 콘택(contact) 및 이의 상하층에 형성된 배선들을 포함하는 패턴의 불량을 검출하기 위한 테스트 구조물 형성 방법, 및 이를 사용한 불량 패턴 검출 방법 및 반도체 장치 제조 방법에 관한 것이다.
칩 내에 형성된 비아 또는 콘택의 불량을 테스트하기 위해서 비아 및 상기 비아의 상하층에 형성되어 이에 연결된 배선들에 전류를 흘려 저항을 측정할 수 있다. 하지만 상기 비아 및 배선들은 상기 칩 내에서 다양한 형태로 형성되므로, 실제로 불량이 발생하는 비아 및 배선들을 정확하게 검출하기가 쉽지 않다.
본 발명의 일 과제는 불량이 발생한 패턴을 정확하게 검출하기 위한 테스트 구조물을 형성하는 방법을 제공하는 것이다.
본 발명의 다른 과제는 상기 테스트 구조물을 사용하여 불량 패턴을 정확하게 검출하는 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 상기 테스트 구조물을 사용하여 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 불량 패턴 검출을 위한 테스트 구조물 형성 방법에서, 칩(chip) 내에 형성되는 패턴들을 복수 개의 그룹들로 분류한다. 상기 각 그룹들 내의 패턴들을 서로 연결하여 형성되는 체인들(chains)의 레이아웃(layout)을 설계한다. 상기 설계된 레이아웃을 갖는 체인들을 상기 칩의 일정 영역에 테스트 구조물로서 형성한다.
예시적인 실시예들에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류할 때, 타깃(target)이 되는 패턴들을 각각 포함하도록 상기 칩 내에 복수 개의 타깃 영역들을 정의하고, 상기 각 타깃 영역들에 포함된 상기 타깃 패턴들을 서로 비교함으로써 실질적으로 동일하거나 유사한 패턴들 중에서 일부만을 선택하여 이를 해당 그룹으로 분류할 수 있다.
예시적인 실시예들에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류할 때, 상기 칩 내에 형성되는 모든 타깃 패턴들을 조사하여 이들을 상기 복수 개의 그룹들로 분류할 수 있다.
예시적인 실시예들에 있어서, 상기 타깃 패턴들을 각각 포함하도록 상기 칩 내에 상기 복수 개의 타깃 영역들을 정의한 이후에, 상기 각 타깃 영역들의 에지(edge)에 인접한 상기 각 타깃 패턴들 부분 중에서 상기 각 타깃 영역들의 나머지 부분에 형성된 상기 각 타깃 패턴들의 부분보다 작은 크기를 갖는 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 각 타깃 패턴들은 비아(via) 및 상기 비아의 상하단에 각각 연결된 상부 및 하부 배선들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류할 때, 상기 상부 및 하부 배선들의 형상, 또는 상기 상부 및 하부 배선들 사이에 상기 비아가 배치되는 위치를 고려할 수 있다.
예시적인 실시예들에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류할 때, 상기 상부 및 하부 배선들의 폭 및 방향을 고려할 수 있다.
예시적인 실시예들에 있어서, 상기 각 그룹들 내의 상기 패턴들을 서로 연결하여 형성되는 상기 체인들의 레이아웃을 설계할 때, 서로 인접하는 상기 타깃 패턴들의 상기 상부 배선들을 서로 연결하는 상부 연결 패턴을 형성하거나, 혹은 서로 인접하는 상기 타깃 패턴들의 상기 하부 배선들을 서로 연결하는 하부 연결 패턴을 형성하여 상기 체인들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류한 이후에, 상기 그룹들 중에서 불량 발생 확률이 낮은 그룹을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 각 그룹들 내의 상기 패턴들을 서로 연결하여 상기 체인들을 형성하는 것은 프로그래밍을 통해 자동으로 수행될 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 불량 패턴 검출을 위한 테스트 구조물 형성 방법에서, i) 타깃(target)이 되는 패턴들을 각각 포함하도록 칩(chip) 내에 복수 개의 타깃 영역들을 정의한다. ii) 상기 각 타깃 영역들에 포함된 상기 타깃 패턴들을 서로 비교하여 이들을 복수 개의 그룹들로 분류한다. iii) 상기 각 그룹들 내의 상기 타깃 패턴들을 서로 연결하여 체인들(chains)을 형성한다.
예시적인 실시예들에 있어서, i) 내지 iii)은 프로그래밍을 통해 자동으로 수행되어 상기 체인들의 레이아웃이 설계될 수 있으며, 상기 설계된 레이아웃을 갖는 상기 체인들을 상기 칩의 일정 영역에 테스트 구조물로서 형성할 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 불량 패턴 검출 방법에서, 칩(chip) 내에 형성되는 패턴들을 복수 개의 그룹들로 분류한다. 상기 각 그룹들 내의 패턴들을 서로 연결하여 형성되는 체인들(chains)의 레이아웃(layout)을 설계한다. 상기 설계된 레이아웃을 갖는 체인들을 상기 칩의 일정 영역에 테스트 구조물로서 형성한다. 상기 테스트 구조물에 전류를 인가하여 저항을 측정함으로써 상기 패턴들 중에서 불량을 검출한다.
예시적인 실시예들에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류할 때, 타깃(target)이 되는 패턴들을 각각 포함하도록 상기 칩 내에 복수 개의 타깃 영역들을 정의하고, 상기 각 타깃 영역들에 포함된 상기 타깃 패턴들을 서로 비교함으로써 실질적으로 동일하거나 유사한 패턴들 중에서 하나만을 선택하여 이를 해당 그룹으로 분류할 수 있다.
예시적인 실시예들에 있어서, 상기 각 타깃 패턴들은 비아(via) 및 상기 비아의 상하단에 각각 연결된 상부 및 하부 배선들을 포함할 수 있다.
본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 방법에서, i) 로직 소자(logic device)를 포함하는 칩 내에 형성되는 패턴들 중에서 타깃이 되는 타깃 패턴들을 복수 개의 그룹들로 분류한다. ii) 상기 각 그룹들 내의 상기 타깃 패턴들을 서로 연결하여 형성되는 체인들의 레이아웃을 설계한다. iii) 상기 설계된 레이아웃을 갖는 체인들을 로직 소자를 포함하는 복수 개의 칩들이 형성되는 웨이퍼(wafer)의 스크라이브 레인(scribe lane) 영역에 테스트 구조물로서 형성한다. iv) 상기 테스트 구조물에 전류를 인가하여 저항을 측정함으로써 상기 타깃 패턴들 중에서 불량을 검출한다.
예시적인 실시예들에 있어서, 상기 체인들의 레이아웃을 설계한 이후에, v) 상기 웨이퍼의 다이(die) 영역에 복수 개의 패턴들을 포함하는 상기 복수 개의 칩들을 형성할 수 있으며, 상기 설계된 레이아웃을 갖는 상기 체인들을 상기 웨이퍼(wafer)의 스크라이브 레인(scribe lane) 영역에 형성하는 것은 상기 웨이퍼의 다이 영역에 상기 복수 개의 패턴들 중 일부를 형성하는 것과 함께 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 웨이퍼의 다이 영역에 상기 복수 개의 패턴들을 형성할 때, 상기 웨이퍼 상에 제1 방향으로 연장되는 액티브 핀들을 형성하고, 상기 액티브 핀들 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물을 형성하고, 상기 게이트 구조물에 인접한 상기 액티브 핀들 상에 소스/드레인 층을 형성하고, 상기 게이트 구조물 및/또는 상기 소스/드레인 층에 전기적으로 연결되는 콘택 플러그를 형성하고,상기 콘택 플러그에 전기적으로 연결되는 하부 배선, 비아 및 상부 배선을 포함하는 배선 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 타깃 패턴들은 상기 배선 구조물이 포함하는 패턴들일 수 있으며, 상기 체인들을 상기 웨이퍼(wafer)의 스크라이브 레인(scribe lane) 영역에 형성하는 것은 상기 웨이퍼의 다이 영역에 상기 배선 구조물을 형성하는 것과 함께 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 타깃 패턴들을 복수 개의 그룹들로 분류하기 이전에, vi) 상기 웨이퍼의 다이(die) 영역에 형성될 상기 복수 개의 패턴들의 레이아웃을 설계하는 것을 더 포함할 수 있고, 상기 i) 내지 vi)를 포함하는 하나의 싸이클(cycle)은 복수 회 수행될 수 있으며, n번째 iv)에서 상기 타깃 패턴들 중에서 불량을 검출한 경우에, 이를 반영하여 (n+1)번째 vi)에서 상기 패턴들의 레이아웃 설계를 변경할 수 있다.
예시적인 실시예들에 따른 불량 패턴 검출 방법에서, 칩 내에 존재하는 모든 타깃 패턴들을 조사하여 이들을 복수 개의 그룹들로 분류한 다음, 상기 타깃 패턴을 구성하는 요소의 특성에 따라 다양한 형태의 체인을 형성할 수 있으며, 이들 단계는 모두 프로그래밍을 통해 자동으로 수행되어 상기 체인들의 레이아웃이 설계될 수 있다. 이와 같이 설계된 상기 체인들의 레이아웃에 따라 이를 상기 칩 내에 테스트 구조물로서 형성하고 상기 테스트 구조물 양단의 저항을 측정함으로써, 상기 칩 내에 여러 가지 형태로 존재하는 패턴들에 발생할 수 있는 불량을 편리하고도 정확하게 검출할 수 있다.
도 1은 예시적인 실시예들에 따른 불량 패턴 검출을 위한 테스트 구조물을 형성하는 방법을 설명하기 위한 순서도이고, 도 2 내지 도 7은 상기 테스트 구조물 형성 방법을 설명하기 위한 타깃 영역들, 타깃 패턴들 및 체인들을 도시한 평면도들이다.
도 8은 예시적인 실시예들에 따른 불량 패턴 검출 방법을 설명하기 위한 순서도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다.
도 10은 상기 반도체 장치가 형성되는 웨이퍼를 나타낸 평면도이다.
도 11 내지 도 38은 상기 반도체 장치 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 불량 패턴 검출을 위한 테스트 구조물을 형성하는 방법을 설명하기 위한 순서도이고, 도 2 내지 도 7은 상기 테스트 구조물 형성 방법을 설명하기 위한 타깃 영역들, 타깃 패턴들 및 체인들을 도시한 평면도들이다.
먼저 도 1 및 도 2를 참조하면, 제1 단계(S110)에서, 칩(100) 내에 타깃(target) 패턴들을 각각 포함하는 복수 개의 타깃 영역들(110)을 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 각 타깃 패턴들은 비아(via) 및 상기 비아의 상하부에 각각 형성되는 상부 및 하부 배선들을 포함할 수 있다. 다른 실시예들에 있어서, 상기 각 타깃 패턴들은 콘택(contact) 및 상기 콘택 상에 형성되는 비아 및 배선을 포함할 수 있다. 하지만 본 발명의 개념은 반드시 위에 한정되지는 않으며, 서로 접촉하여 전기적으로 연결되는 복수 개의 도전 구조물들을 포함하는 것이라면 모두 상기 타깃 패턴에 해당하여 본 발명의 범위에 포함될 수 있다.
칩(100) 내에 형성되는 소자들 중에서 불량 발생을 검출하기 위한 대상이 되는 타깃 패턴들, 예를 들어, 비아 및 이에 연결된 상하부 배선들을 포함하는 복수 개의 타깃 영역들(110)을 정의할 수 있으며, 이때 각 타깃 영역들(110)은 칩(100) 내부라면 어디든지 정의될 수 있다. 예시적인 실시예들에 있어서, 각 타깃 영역들(110)은 실질적으로 서로 동일한 형상 및 크기를 가질 수 있다. 도 2에서는 예시적으로 상부에서 보았을 때 직사각 형상을 갖는 타깃 영역들(110)이 도시되어 있으나, 반드시 이에 한정되지는 않으며 다양한 형상을 갖는 타깃 영역들(110)이 정의될 수 있다. 또한, 경우에 따라서는, 각 타깃 영역들(110)이 서로 다른 크기를 가질 수도 있다.
도 1 및 도 3을 참조하면, 제2 단계(S120)에서, 각 타깃 영역들(110)에 포함된 타깃 패턴들을 조사하여 이들을 서로 비교할 수 있도록 나열할 수 있다. 예시적인 실시예들에 있어서, 칩(100) 내에 정의된 타깃 영역들(110)에 형성된 모든 타깃 패턴들을 조사하여 나열할 수 있다.
도 1 및 도 4를 참조하면, 제2 단계(120)에서, 상기 조사하여 나열된 모든 타깃 패턴들을 서로 비교하여 복수 개의 그룹들로 분류할 수 있다.
도 4에서는 예시적으로, 상기 타깃 패턴들이 제1 내지 제7 타깃 패턴들(121, 122, 123, 124, 125, 126, 127)로 분류된 것이 도시되어 있으나 반드시 이에 한정되지는 않으며, 이보다 작거나 혹은 더 많은 수의 패턴들로 분류될 수도 있다. 각 제1 내지 제7 타깃 패턴들(121, 122, 123, 124, 125, 126, 127)은 순차적으로 적층된 하부 배선(130), 비아(140) 및 상부 배선(150)을 포함할 수 있으며, 이들은 서로 접촉하여 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제7 타깃 패턴들(121, 122, 123, 124, 125, 126, 127)은 비아(140)를 중심으로 하부 배선(130)과 상부 배선(150)의 각 위치 및 이에 따른 비아(140)와 상하부 배선들(130, 150) 사이의 접촉 면적, 상하부 배선들(130, 150)의 폭(두께)과 방향을 고려하여, 모든 타깃 패턴들 중에서 서로 실질적으로 동일하거나 유사한 것들로 분류된 것이다.
예시적인 실시예들에 있어서, 실질적으로 서로 동일하거나 유사한 복수 개의 패턴들 중에서 하나 또는 일부만을 해당 그룹으로 분류할 수 있다.
다시 도 1을 참조하면, 제3 단계(S130)에서, 상기 복수 개의 그룹들로 분류된 타깃 패턴들 중에서 불량 발생 확률이 매우 낮은 것으로 판단되는 그룹의 타깃 패턴들을 제거할 수 있다.
예를 들어, 도 4에 도시된 제1 타깃 패턴(121)의 경우, 비아(140)가 하부 배선(130) 상면의 중앙 및 상부 배선 저면의 중앙에 충분한 면적으로 각각 접촉하므로, 이들 사이에 접촉 불량이 발생할 확률이 매우 낮다. 이에 따라, 제1 타깃 패턴(121)을 포함하는 체인(chain)을 형성하여 상기 체인 양단에 전류를 흘려 저항을 측정함으로써, 제1 타깃 패턴(121)에서의 불량 발생 가능성을 조사하는 것은 큰 의미가 없을 수 있다. 따라서 제1 타깃 패턴(121)은 이후 체인을 형성하여 불량 패턴 발생 여부를 검출할 그룹들로부터 제거할 수 있다.
도 1, 4 및 5a를 참조하면, 제4 단계(S140)에서, 타깃 영역(110)의 에지(edge) 부분에서 상기 타깃 패턴의 사이즈가 작은 부분을 제거하여 보정 타깃 패턴을 형성할 수 있다.
즉, 각 타깃 영역들(110)의 에지에 인접한 상기 각 타깃 패턴들 부분 중에서 각 타깃 영역들(110)의 나머지 부분에 형성된 상기 각 타깃 패턴들의 부분보다 작은 크기를 갖는 부분이 있는 경우, 이를 제거하여 보정 타깃 패턴을 형성할 수 있다.
도 5a에서는 예시적으로, 제4 타깃 패턴(124)의 A 부분을 제거하여 보정된 제4 타깃 패턴(124a)을 형성한 것이 도시되어 있다. 즉, 도 5b를 참조하면, 타깃 영역(110) 바깥에 형성된 B 부분까지 고려하면 당초 제4 타깃 패턴(124)의 하부 배선(130)은 전체적으로 일정한 폭 또는 두께를 갖는 것으로 볼 수 있으나, 타깃 영역(110) 내에 형성된 제4 타깃 패턴(124) 부분으로 한정할 경우에는, 타깃 영역(110)의 에지에 인접한 A 부분이 타 부분에 비해 작은 사이즈를 가질 수 있다. 이에 따라, 상기 작은 사이즈를 갖는 A 부분을 포함한 채로 제4 타깃 패턴(124)을 그대로 사용하여 체인을 형성할 경우, 이후 상기 체인 양단의 저항 측정이 정밀하게 수행되기 어려워 불량 패턴을 정확하게 검출하기가 어려울 수 있다. 따라서 제4 타깃 패턴(124)의 A 부분을 제거하여 보정된 제4 타깃 패턴(124a)을 형성함으로써, 불량 패턴을 보다 정확하게 검출할 수 있다.
도 1 및 도 6a, 6b, 6c 및 6d를 참조하면, 제5 단계(S150)에서, 상기 복수 개의 그룹들로 분류된 각 타깃 패턴들을 서로 연결하여 체인들(chains)을 형성할 수 있다.
이때, 제3 단계(S130)에서 제거된 불량 발생 확률이 매우 낮은 그룹의 타깃 패턴들은 상기 체인 형성에 사용하지 않을 수 있으며, 또한 제4 단계(S140)에서 형성된 보정된 타깃 패턴을 사용하여 상기 체인을 형성할 수 있다. 다만, 도 6a 내지 도 6d는 연결 패턴들을 사용하여 형성될 수 있는 체인들의 유형을 설명하기 위한 도면들로서, 설명의 편의를 위해 도 4에 도시된 제1 내지 제7 타깃 패턴들(121, 122, 123, 124, 125, 126, 127) 대신에, 하부 배선(130), 비아(140) 및 상부 배선(150)을 포함하는 보다 간단한 패턴들을 사용하여 형성된 체인들을 도시하고 있다.
예시적인 실시예들에 있어서, 상기 타깃 패턴들 중 일부를 서로 연결하는 연결 패턴들(160, 170)을 형성함으로써 상기 체인을 형성할 수 있다. 이때, 상부 연결 패턴(160)은 상부 배선들(150)을 서로 연결할 수 있으며, 하부 연결 패턴(170)은 하부 배선들(130)을 서로 연결할 수 있다.
상기 체인은 다양한 방식으로 형성될 수 있다. 예를 들어, 도 6a에 도시된 바와 같이, 단일 체인(single chain)으로 형성될 수도 있고, 도 6c에 도시된 바와 같이 서로 뒤얽힌 체인(intertwined chain)으로 형성될 수도 있으며, 도 6d에 도시된 바와 같이, 상기 체인에 인접하여 배치된 도전 구조물(180)을 포함하도록 형성될 수도 있다. 또한, 도 6b를 참조하면, 도 6a에 도시된 연결 패턴(160)에 비해 큰 길이를 갖는 연결 패턴(165)을 포함하도록 체인이 형성될 수도 있다.
이때, 도 6b에 도시된 체인은 실제 형성되는 타깃 패턴들의 피치(pitch) 혹은, 상기 타깃 패턴들의 형성 순서를 고려하여 형성될 수 있고, 도 6c에 도시된 체인은 실제 형성되는 타깃 패턴들이 인접하게 배치되어 서로 영향을 주는 것을 고려하여 형성될 수 있으며, 도 6d에 도시된 체인은 실제 형성되는 타깃 패턴들에 인접하여 형성되는 다른 도전 구조물의 영향을 고려하여 형성될 수 있다.
다만, 도 6a 내지 도 6d에 도시된 체인의 유형은 예시적인 것으로서, 다른 많은 유형의 체인들이 형성될 수 있다.
도 7a, 7b 및 7c는 예시적인 실시예들에 따라 타깃 패턴들 중 일부를 서로 연결하여 형성된 체인들의 각 평면도들이다.
도 7a 내지 도 7c를 참조하면, 비아(140)의 저면 및 상면에 각각 접촉하도록 형성된 하부 배선(130) 및 상부 배선(150)으로 각각 구성된 복수 개의 타깃 패턴들이 연결 패턴들(160, 170)을 통해 서로 전기적으로 연결되어 체인을 형성할 수 있다. 구체적으로, 상기 타깃 패턴들의 하부 배선들(130)은 하부 연결 패턴(170)을 통해 서로 전기적으로 연결되어 상기 체인을 형성할 수 있고, 상기 타깃 패턴들의 상부 배선들(150)은 상부 연결 패턴(160)을 통해 서로 전기적으로 연결되어 상기 체인을 형성할 수 있다.
이때, 연결 패턴들(160, 170)은 서로 인접하는 타깃 패턴들의 상부 배선들(150) 또는 하부 배선들(130)의 폭을 고려하여 형성될 수 있다. 즉, 예를 들어, 상기 그룹화된 타깃 패턴들 중에서 서로 동일한 폭을 갖는 상부 배선들(150)을 갖는 타깃 패턴들을 선택하여 이들 사이에 상부 배선들(150)과 동일한 폭을 갖는 상부 연결 패턴(160)을 형성함으로써 체인을 형성할 수 있으며, 이와 유사하게 상기 그룹화된 타깃 패턴들 중에서 서로 동일한 폭을 갖는 하부 배선들(130)을 갖는 타깃 패턴들을 선택하여 이들 사이에 하부 배선들(130)과 동일한 폭을 갖는 하부 연결 패턴(170)을 형성함으로써 체인을 형성할 수 있다.
예시적인 실시예들에 있어서, 하나의 체인을 이루는 복수 개의 타깃 패턴들 중에서, 일 방향을 따라 홀수 번째 타깃 패턴과 짝수 번째 타깃 패턴 사이에는 상부 연결 패턴(160)이 형성될 수 있고, 짝수 번째 타깃 패턴과 홀수 번째 타깃 패턴 사이에는 하부 연결 패턴(170)이 형성될 수 있다. 즉, 상기 복수 개의 타깃 패턴들 사이에는 상부 연결 패턴(160) 및 하부 연결 패턴(170)이 교대로 형성되어 상기 체인을 형성할 수 있다.
이때, 상부 연결 패턴(160) 혹은 하부 연결 패턴(170)은 제1 방향으로 연장되거나, 혹은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되는 제2 부분을 포함할 수 있다.
예시적인 실시예들에 있어서, 연결 패턴들(160, 170)은 서로 인접하는 타깃 패턴들의 상부 배선들(150) 또는 하부 배선들(130)의 방향을 고려하여 형성될 수 있다.
예를 들어, 도 7a의 X 영역을 참조하면, 각 상부 배선들(150)은 비아(140)와 접촉하면서 제1 방향으로 연장될 수 있으며, 이에 대응하는 상부 연결 패턴(160)은 상부 배선(150)의 상기 제1 방향으로의 양단들(151, 152, 153, 154) 중에서 비아(140)와 상대적으로 멀리 이격된 단부들(152, 154)에 각각 연결되도록 상기 제1 방향으로 연장될 수 있다. 즉, 상부 배선들(150)의 제2 및 제4 단부들(152, 154)이 비아(140)의 중심에 이르는 각 제2 및 제4 거리들(D2, D4)은 상부 배선들(150)의 제1 및 제3 단부들(151, 153)이 비아(140)의 중심에 이르는 각 제1 및 제3 거리들(D1, D3)에 비해 크므로, 제2 및 제4 단부들(152, 154)을 서로 연결하도록 상부 연결 패턴(160)이 형성될 수 있다.
한편 도 7b의 Y 영역을 참조하면, 각 하부 배선들(130)은 비아(140)와 접촉하면서 제1 방향으로 연장되는 제1 부분 및 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되는 제2 부분을 포함할 수 있으며, 이에 대응하는 하부 연결 패턴(170)은 하부 배선들(130)의 상기 제1 및 제2 방향들로의 양단들(131, 132, 133, 134, 135) 중에서 비아(140)와 상대적으로 가장 멀리 이격된 단부들(132, 135)에 각각 연결되도록 상기 제1 및 제2 방향들로 연장될 수 있다. 즉, 하부 배선들(130)의 제2 및 제5 단부들(132, 135)이 비아(140)의 중심에 이르는 각 제6 및 제8 거리들(D6, D8)은 하부 배선들(130)의 제1, 제3 및 제4 단부들(131, 133, 134)이 비아(140)의 중심에 이르는 각 제5 및 제7 거리들(D5, D7)에 비해 크므로, 제2 및 제5 단부들(132, 135)을 서로 연결하도록 하부 연결 패턴(170)이 형성될 수 있다.
또한, 도 7c의 Z 영역을 참조하면, 각 상부 배선들(150)은 비아(140)와 접촉하면서 제1 방향으로 연장될 수 있으며, 이에 대응하는 상부 연결 패턴(160)은 상부 배선들(150)의 상기 제1 방향으로의 양단들(151, 152, 153, 154) 중에서 비아(140)와 상대적으로 가장 멀리 이격된 단부들(152, 154)에 각각 연결되도록 상기 제1 및 제2 방향들로 연장될 수 있다. 즉, 상부 배선들(150)의 제2 및 제4 단부들(152, 154)이 비아(140)의 중심에 이르는 각 제2 및 제4 거리들(D2, D4)은 상부 배선들(150)의 제1 및 제3 단부들(151, 153)이 비아(140)의 중심에 이르는 각 제1 및 제3 거리들(D1, D3)에 비해 크므로, 제2 및 제4 단부들(152, 154)을 서로 연결하도록 상부 연결 패턴(160)이 형성될 수 있다.
다만 도 7a 내지 7c는 상기 타깃 패턴들의 폭 또는 방향을 고려하여 체인을 형성하는 방법의 예시이며, 본 발명은 반드시 이에 한정되지는 않는다. 나아가, 디자인 룰 감소에 따라 서로 밀접하게 형성되는 패턴들의 경우 몇 개의 부분들로 나누어 이들을 동시에 형성하지 않고 서로 다른 공정에서 형성할 수도 있으며, 이를 고려하여 상기 체인을 형성할 수도 있다.
전술한 바와 같이, 제1 내지 제5 단계들(S110, S120, S130, S140, S150)을 통해 칩(100) 내에 존재하는 모든 타깃 패턴들을 조사하여 이들을 복수 개의 그룹들로 분류한 다음, 상기 타깃 패턴을 구성하는 요소의 특성에 따라 다양한 형태의 체인을 형성할 수 있으며, 이들 단계는 모두 프로그래밍을 통해 자동으로 수행되어 상기 체인들의 레이아웃이 설계될 수 있다.
도 8은 예시적인 실시예들에 따른 불량 패턴 검출 방법을 설명하기 위한 순서도이다. 상기 불량 패턴 검출 방법은 도 1 내지 도 7을 참조로 설명한 불량 패턴 검출을 위한 테스트 구조물 형성 방법을 사용하여 수행될 수 있다.
즉, 도 8을 참조하면, 제6 및 제7 단계들(S210, S220)에서, 도 1 내지 도 7을 참조로 설명한 제1 내지 제5 단계들(S110, S120, S130, S140, S150)을 수행함으로써, 칩 내에 형성되는 패턴들을 복수 개의 그룹들로 분류하고, 상기 각 그룹들 내의 패턴들을 서로 연결하여 체인들을 형성할 수 있으며, 이는 프로그래밍을 통해 자동으로 수행되어 상기 체인들의 레이아웃을 설계할 수 있다.
이후 제8 단계(S230)에서, 상기 설계된 레이아웃을 갖는 체인들을 상기 칩 내부의 일정 영역에 테스트 구조물로서 형성할 수 있다.
이후 제9 단계(S240)에서, 상기 테스트 구조물에 전류를 인가하여 저항을 측정함으로써 상기 패턴들 중에서 불량을 검출할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이고, 도 10은 상기 반도체 장치가 형성되는 웨이퍼를 나타낸 평면도이며, 도 11 내지 도 38은 상기 반도체 장치 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 11 내지 도 37은 상기 웨이퍼의 제1 영역(I)의 일부에 대한 도면들이고, 도 38은 상기 웨이퍼의 제2 영역(II)의 일부에 대한 도면이다.
구체적으로, 도 11, 13, 16, 18, 22, 25, 28, 31 및 34는 평면도들이고, 도 14, 17, 19, 21, 23, 26, 29, 32, 35 및 37은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 12, 20, 24 및 27은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이고, 도 15, 30, 33 및 36은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들다. 한편, 도 38은 상기 웨이퍼의 제2 영역(II)의 일부를 상기 웨이퍼의 제1 영역(I)의 A-A'선에 대응하는 D-D'선을 따라 절단한 단면도이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 불량 패턴 검출을 위한 테스트 구조물 형성 방법을 사용하여 수행될 수 있으며, 이에 따라 이에 대한 자세한 설명은 생략한다.
먼저 도 9 및 도 10을 참조하면, 상기 반도체 장치는 웨이퍼(wafer)(200) 상에 형성될 수 있으며, 웨이퍼(200)는 제1 및 제2 영역들(I, II)을 포함할 수 있다.
제1 영역(I)은 칩(chip)이 형성되는 다이(die) 영역일 수 있으며, 제2 영역(II)은 쏘잉(sawing)에 의해 절단되는 스크라이브 레인(scribe lane) 영역일 수 있다.
이때, 상기 칩은 예를 들어, 로직 소자, 메모리 소자 등을 포함할 수 있으며, 내부에는 다양한 패턴들이 형성될 수 있다. 또한, 상기 제2 영역(II)에는 상기 칩 내부의 각종 패턴들이 원하는 전기적 특성을 갖도록 형성되었는지를 판단하기 위한 테스트 구조물이 형성될 수 있다.
이에 제10 단계(S310)에서, 예를 들어 로직 소자를 포함하는 복수 개의 칩들이 형성되는 웨이퍼(200)의 다이 영역에 형성될 복수 개의 패턴들의 레이아웃을 설계할 수 있다.
이후, 제11 단계(S320)에서, 제1 및 제2 단계들(S110, S120)에서 설명한 바와 실질적으로 동일하거나 유사하게, 상기 칩 내에 형성되는 복수 개의 패턴들 중에서 타깃이 되는 타깃 패턴들을 복수 개의 그룹들로 분류할 수 있다.
구체적으로, 상기 칩 내에 상기 타깃 패턴들을 각각 포함하는 복수 개의 타깃 영역들을 정의하고, 상기 각 타깃 영역들에 포함된 모든 타깃 패턴들을 조사하여 이들을 서로 비교할 수 있도록 나열한 후, 상기 조사하여 나열된 모든 타깃 패턴들을 서로 비교함으로써 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 각 타깃 패턴들은 비아(via) 및 상기 비아의 상하부에 각각 형성되는 상부 및 하부 배선들을 포함하는 배선 구조물일 수 있으며, 상기 각 타깃 영역들은 상기 배선 구조물의 일부 혹은 전부를 포함하는 영역일 수 있으나, 본 발명의 개념은 반드시 위에 한정되지는 않는다.
제12 단계(S330)에서, 제5 단계(S150)에서 설명한 바와 실질적으로 동일하거나 유사하게, 상기 복수 개의 그룹들로 분류된 각 타깃 패턴들을 서로 연결하여 형성되는 체인들의 레이아웃을 설계할 수 있다.
제13 단계(S340)에서, 제10 단계(S310)에서 설계된 레이아웃을 갖는 복수 개의 패턴들을 웨이퍼(200)의 다이 영역에 구현할 수 있으며, 또한 제14 단계(S350)에서, 제12 단계(S330)에서 설계된 레이아웃을 갖는 체인들을 웨이퍼(200)의 스크라이브 레인 영역에 구현할 수 있다. 예시적인 실시예들에 있어서, 웨이퍼(200)의 상기 다이 영역에 상기 패턴들이 형성될 때, 웨이퍼(200)의 상기 스크라이브 레인 영역에도 이와 실질적으로 동일하거나 유사한 패턴들이 형성될 수 있다. 이와는 달리, 상기 체인들에 대응하는 패턴들이 웨이퍼(200)의 상기 다이 영역에 상기 패턴들이 형성될 때를 제외하고는, 웨이퍼(200)의 상기 스크라이브 레인 영역에는 층간 절연막 이외의 패턴들은 형성되지 않을 수도 있다.
이하에서는, 웨이퍼(200)의 상기 다이 영역에 상기 패턴들이 형성될 때, 웨이퍼(200)의 상기 스크라이브 레인 영역에도 이와 실질적으로 동일하거나 유사한 패턴들이 형성되는 경우에 대해서만 설명하며, 다만 편의 상 상기 체인들이 형성되기 이전에는 웨이퍼(200)의 상기 다이 영역에 형성되는 패턴들에 대해서만 설명하기로 한다.
구체적으로, 도 11 및 도 12를 참조하면, 웨이퍼(200) 상부를 부분적으로 식각하여 트렌치(210)를 형성하고, 트렌치(210) 하부를 채우는 소자 분리막(220)을 형성한다.
웨이퍼(200)는 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 웨이퍼(200)는 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI)일 수 있다.
트렌치(210) 형성 이전에, 이온 주입 공정을 통해 웨이퍼(200)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 웰 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 상기 웰 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수도 있다.
예시적인 실시예들에 있어서, 소자 분리막(220)은 트렌치(210)를 충분히 채우는 절연막을 웨이퍼(200) 상에 형성하고, 웨이퍼(200) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 트렌치(210) 상부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막 상부를 제거할 때, 이에 인접하는 웨이퍼(200) 상부가 함께 부분적으로 제거되어 그 폭이 다소 좁아질 수도 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막(220)이 형성됨에 따라, 웨이퍼(200)에는 상면이 소자 분리막(220)에 의해 커버된 필드 영역 및 상면이 소자 분리막(220)에 의해 커버되지 않는 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 웨이퍼(200) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(205)으로 부를 수 있다. 한편, 액티브 핀(205)은 측면이 소자 분리막(220)에 의해 커버되는 하부(205b)와, 측면이 소자 분리막(220)에 의해 커버되지 않고 소자 분리막(220) 상부로 돌출된 상부(205a)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(205)은 웨이퍼(200) 상면에 평행한 제1 방향으로 연장될 수 있으며, 웨이퍼(200) 상면에 평행하고 상기 제1 방향과 일정한 각도를 이루는 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향에 대해 90도의 각도를 이룰 수 있으며, 이에 따라 상기 제1 및 제2 방향들은 서로 수직할 수 있다.
도 13 내지 도 15를 참조하면, 웨이퍼(200) 상에 더미(dummy) 게이트 구조물을 형성한다.
상기 더미 게이트 구조물은 웨이퍼(200)의 액티브 핀(205) 및 소자 분리막(220) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 더미 게이트 마스크막을 패터닝하여 더미 게이트 마스크(250)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물은 웨이퍼(200)의 액티브 핀(205) 및 상기 제2 방향으로 이에 인접하는 소자 분리막(220) 부분 상에 순차적으로 적층된 더미 게이트 절연막 패턴(230), 더미 게이트 전극(240) 및 더미 게이트 마스크(250)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막, 상기 게이트 전극막 및 상기 게이트 마스크막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 다만, 상기 더미 게이트 절연막은 액티브 핀(205)에 대한 열산화 공정으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 웨이퍼(200)의 액티브 핀들(205) 및 소자 분리막(220) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 더미 게이트 구조물 형성 이후에, 이온 주입 공정을 통해 웨이퍼(200)에 불순물을 주입하여 헤일로(halo) 영역(도시되지 않음) 및 엘디디(lightly doped drain: LDD) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 헤일로 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있으며, 상기 엘디디 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 상기 헤일로 영역은 n형 불순물을 주입하여 형성하고, 상기 엘디디 영역은 p형 불순물을 주입하여 형성할 수도 있다.
도 16 및 도 17을 참조하면, 상기 더미 게이트 구조물의 측벽 상에 게이트 스페이서(260)를 형성한다. 이때, 액티브 핀(205)의 측벽에도 핀 스페이서(도시되지 않음)가 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(260)는 상기 더미 게이트 구조물, 액티브 핀(205) 및 소자 분리막(220) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 산소를 포함하는 저유전 물질, 예를 들어, 실리콘 산질화물(SiON) 또는 실리콘 산탄질화물(SiOCN)을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(260)는 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있다.
도 18 내지 도 20을 참조하면, 상기 더미 게이트 구조물 및 게이트 스페이서(260)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(205)을 부분적으로 식각함으로써 리세스(280)를 형성한다.
예시적인 실시예들에 있어서, 리세스(280)는 액티브 핀(205)의 상부(205a) 및 액티브 핀(205)의 하부(205b) 일부를 제거함으로써 형성될 수 있다. 이에 따라, 리세스(280)의 저면은 리세스(280)가 형성되지 않은 액티브 핀 하부(205b)의 상면보다 낮도록 형성될 수 있다.
이와는 달리, 도 21을 참조하면, 리세스(280)는 액티브 핀(205)의 상부(205a) 일부만을 제거함으로써 형성될 수도 있으며, 이에 따라 리세스(280)의 저면은 리세스(280)가 형성되지 않은 액티브 핀 상부(205a)의 저면보다 높도록 형성될 수도 있다.
이하에서는 설명의 편의상, 리세스(280)의 저면이 리세스(280)가 형성되지 않은 액티브 핀 하부(205b)의 상면보다 낮도록 형성되는 경우에 대해서만 설명하기로 한다.
한편, 리세스(280)를 형성하는 식각 공정은 도 16 및 도 17을 참조로 설명한 상기 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
도 22, 23 및 24a를 참조하면, 리세스(280)를 채우는 에피택시얼 층(300)을 액티브 핀(205) 상에 형성한다.
예시적인 실시예들에 있어서, 리세스(280)에 의해 노출된 액티브 핀(205) 부분, 즉 액티브 핀 하부(205b)의 상면 및 액티브 핀 상부(205a)의 측면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 에피택시얼 층(300)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스를 실리콘 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 실리콘 소스 가스로서의 다이실란(Si2H6) 가스와 함께 탄소 소스 가스로서 SiH3CH3 가스 등을 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다.
다른 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스와, 예를 들어 저메인(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 수행될 수 있으며, 또한 예를 들어, 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용할 수 있다. 이에 따라, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수도 있다.
n형 불순물이 도핑된 단결정 실리콘 층 혹은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층으로 형성되는 에피택시얼 층(300), 혹은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층으로 형성되는 에피택시얼 층(300)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(300)은 리세스(280)를 채우며 게이트 스페이서(260)의 하부 측벽을 커버하도록 형성될 수 있다.
한편, 도 24b를 참조하면, 서로 이웃하는 에피택시얼 층들(300)이 서로 병합될 수도 있다. 즉, 서로 이웃하는 액티브 핀들(205) 사이의 간격이 좁은 경우에는, 각 액티브 핀들(205)로부터 성장하여 상기 제2 방향을 따라 형성되는 에피택시얼 층들(300)의 일부 혹은 전부가 서로 병합될 수 있다.
이후, 이온 주입 공정을 수행하여 액티브 핀(205)에 불순물을 주입함으로써 불순물 영역(도시되지 않음)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성할 수 있다. 상기 이온 주입 공정은 상기 더미 게이트 구조물들 및 게이트 스페이서(260)를 이온 주입 마스크로 하여 수행될 수 있으며, 이후 열처리(annealing) 공정을 더 수행하여 상기 불순물이 주변으로 확산될 수 있다.
이에 따라, 상기 불순물은 에피택시얼 층(300) 및 그 하부의 액티브 핀(205) 부분에 주입될 수 있으며, 이하에서는 상기 불순물이 주입된 액티브 핀(205) 부분만을 상기 불순물 영역으로 정의하기로 한다. 에피택시얼 층(300) 및 상기 불순물 영역은 함께 엔모스(Negative-channel metal oxide semiconductor: NMOS) 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다.
다른 실시예들에 있어서, 상기 불순물 영역은 예를 들어, 붕소, 알루미늄과 같은 p형 불순물을 주입하여 형성할 수도 있으며, 이때 에피택시얼 층(300) 및 상기 불순물 영역은 함께 피모스(Positive-channel metal oxide semiconductor: PMOS) 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다.
도 25 내지 도 27을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(260), 에피택시얼 층(300) 및 소자 분리막(220) 상에 상기 더미 게이트 구조물의 상면보다 높은 상면을 갖도록 제1 층간 절연막(320)을 형성한다. 제1 층간 절연막(320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
도 28 내지 도 30을 참조하면, 상기 더미 게이트 구조물의 더미 게이트 전극(240) 상면이 노출될 때까지, 제1 층간 절연막(320)을 평탄화하여 제1 층간 절연막 패턴(325)을 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다. 상기 평탄화 공정에서, 상기 더미 게이트 구조물의 더미 게이트 마스크(250) 및 게이트 스페이서(260)의 상부가 함께 제거될 수 있다.
이후, 노출된 더미 게이트 전극(240) 및 그 하부의 더미 게이트 절연막 패턴(230)을 제거하여, 웨이퍼(200)의 액티브 영역(205) 상면 및 소자 분리막(220) 상면을 노출시키는 개구(380)를 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극(240)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 제거될 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 절연막 패턴(230)은 예를 들어, 불산(HF)을 포함하는 식각액을 사용하는 습식 식각 공정에 의해 제거될 수 있다.
도 31 내지 도 33을 참조하면, 개구(380)를 채우는 인터페이스 막 패턴(330), 게이트 절연막 패턴(390) 및 게이트 전극(400)을 순차적으로 형성한다.
구체적으로, 개구(380)에 의해 노출된 웨이퍼(200)의 액티브 영역(205) 상면에 대해 열산화 공정을 수행하여 실리콘 산화물을 포함하는 인터페이스 막 패턴(330)을 형성한다. 다만, 인터페이스 막 패턴(330)은 경우에 따라 형성되지 않고 생략될 수도 있다.
이후, 인터페이스 막 패턴(330) 상면, 소자 분리막(220) 상면, 개구(380)의 측벽 및 제1 층간 절연막 패턴(325)의 상면에 게이트 절연막을 형성하고, 개구(380)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다.
한편, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
제1 층간 절연막 패턴(325)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 막 패턴(330) 상면, 소자 분리막(220) 상면 및 개구(380)의 측벽 상에 게이트 절연막 패턴(390)을 형성하고, 게이트 절연막 패턴(390) 상에 개구(380)의 나머지 부분을 채우는 게이트 전극(400)을 형성할 수 있다. 이에 따라, 게이트 전극(400)의 저면 및 측벽은 게이트 절연막 패턴(390)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 인터페이스 막 패턴(330), 게이트 절연막 패턴(390) 및 게이트 전극(400)은 게이트 구조물을 형성할 수 있으며, 상기 게이트 구조물과 상기 소스/드레인 영역은 엔모스 트랜지스터 혹은 피모스 트랜지스터를 형성할 수 있다.
도 34 내지 도 36을 참조하면, 상기 트랜지스터를 커버하는 제2 층간 절연막(420)을 제1 층간 절연막 패턴(325) 상에 형성하고, 제2 층간 절연막(420) 및 제1 층간 절연막 패턴(325)을 관통하면서 에피택시얼 층(300) 상면에 접촉하는 콘택 플러그(430)를 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(430)는 제2 층간 절연막(420) 및 제1 층간 절연막 패턴(325)을 관통하는 개구(도시되지 않음)를 형성하여 에피택시얼 층(300) 상면을 노출시킨 후, 상기 개구를 채우는 도전막을 상기 노출된 에피택시얼 층(300) 상면 및 제2 층간 절연막(420) 상에 형성하고, 제2 층간 절연막(420) 상면이 노출될 때까지 상기 도전막을 평탄화하여 형성할 수 있다.
도 37을 참조하면, 웨이퍼(200)의 제1 영역(I)에서, 제2 층간 절연막(420) 및 콘택 플러그(430) 상에 배선 구조물들을 형성한다.
구체적으로, 제2 층간 절연막(420) 및 콘택 플러그(430) 상에 제3 층간 절연막(440)을 형성하고, 이를 관통하면서 콘택 플러그(430)에 접촉하는 하부 배선(450)을 형성할 수 있다. 또한, 제3 층간 절연막(440) 및 하부 배선(450) 상에 제4 층간 절연막(460)을 형성하고, 이를 관통하면서 하부 배선(450)에 접촉하는 비아(470)를 형성할 수 있다. 이후, 제4 층간 절연막(460) 및 비아(470) 상에 제5 층간 절연막(480)을 형성하고, 이를 관통하면서 비아(470)에 접촉하는 상부 배선(490)을 형성할 수 있다. 이에 따라, 하부 배선(450), 비아(470) 및 상부 배선(490)을 각각 포함하는 상기 배선 구조물들이 형성될 수 있다.
한편, 도 38을 참조하면, 웨이퍼(200)의 제2 영역(II)에서도 제1 영역(I)에서 형성되는 패턴들과 실질적으로 동일한 패턴들이 형성될 수 있다.
다만, 제12 단계(S330)에서 설계된 레이아웃을 갖는 체인들이 형성될 수 있다. 즉, 제1 영역(I) 상에 형성되는 상기 배선 구조물들의 일부와 실질적으로 동일한 배선 구조물들, 및 이들을 연결하는 연결 패턴(455)이 형성될 수 있다. 도 38에서는 예시적으로, 하부 배선들(450)을 서로 연결하는 연결 패턴(455)이 도시되어 있으나, 상부 배선들(490)을 서로 연결하는 연결 패턴(도시되지 않음)이 형성될 수도 있다. 상기 체인들은 테스트 구조물을 정의할 수 있다.
한편, 추가적으로 필요한 배선 구조물들 및 층간 절연막들이 더 형성될 수도 있다.
이후, 제15 단계(S360)에서, 상기 테스트 구조물에 전류를 인가하여 저항을 측정함으로써, 상기 타깃 패턴들, 즉 배선 구조물 중에서 불량을 검출할 수 있다.
이후, 웨이퍼(200)의 제2 영역(II)을 쏘잉함으로써, 웨이퍼(200)를 복수 개의 칩들로 분할할 수 있으며, 상기 분할된 각 칩들을 패키징함으로써 상기 반도체 장치를 완성할 수 있다. 이와는 달리, 상기 패키징 공정은 상기 쏘잉 공정 이전에 수행될 수도 있다.
전술한 공정들을 반복함으로써, 로직 소자나 메모리 소자를 포함하는 칩들을 양산할 수 있다.
다만, 제15 단계(360)에서 상기 타깃 패턴들의 불량이 검출된 경우에는, 다음 칩 제조 시 이를 반영할 수 있다. 즉, 제10 단계(S310)에서 웨이퍼(200)의 다이 영역에 형성될 패턴들의 레이아웃을 설계할 때, 이전 칩 제조 시 제15 단계(S360)에서 검출된 불량을 반영하여 이를 변경할 수 있으며, 이에 따라 다음 칩 제조 시에는 상기 변경된 설계에 따라 상기 패턴들을 구현할 수 있다.
전술한 불량 패턴 검출을 위한 테스트 구조물 형성 방법, 및 이를 사용한 불량 패턴 검출 방법 및 반도체 장치 제조 방법은, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 제조 방법에 적용될 수 있다.
100: 칩 110: 타깃 영역
121, 122, 123, 124, 125, 126, 127: 제1 내지 제7 타깃 패턴들
130: 하부 배선 140: 비아
150: 상부 배선 160: 상부 연결 패턴
170: 하부 연결 패턴 180: 도전 구조물
200: 웨이퍼 205: 액티브 핀
210: 트렌치 220: 소자 분리막
230: 더미 게이트 절연막 패턴 240: 더미 게이트 전극
250: 더미 게이트 마스크 260: 게이트 스페이서
280: 리세스 300: 에피택시얼 층
320: 제1 층간 절연막 325: 제1 층간 절연막 패턴
330: 인터페이스 막 패턴 380: 개구
390: 게이트 절연막 패턴 400: 게이트 전극
420, 440, 460, 480: 제2 내지 제5 층간 절연막
430: 콘택 플러그 450: 하부 배선
470: 비아 490: 상부 배선

Claims (10)

  1. 칩(chip) 내에 형성되는 패턴들을 복수 개의 그룹들로 분류하고;
    상기 각 그룹들 내의 패턴들을 서로 연결하여 형성되는 체인들(chains)의 레이아웃(layout)을 설계하고; 그리고
    상기 설계된 레이아웃을 갖는 체인들을 상기 칩의 일정 영역에 테스트 구조물로서 형성하는 것을 포함하는 불량 패턴 검출을 위한 테스트 구조물 형성 방법.
  2. 제1항에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류하는 것은,
    타깃(target)이 되는 패턴들을 각각 포함하도록 상기 칩 내에 복수 개의 타깃 영역들을 정의하고; 그리고
    상기 각 타깃 영역들에 포함된 상기 타깃 패턴들을 서로 비교함으로써 실질적으로 동일하거나 유사한 패턴들 중에서 일부만을 선택하여 이를 해당 그룹으로 분류하는 것을 포함하는 불량 패턴 검출을 위한 테스트 구조물 형성 방법.
  3. 제2항에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류하는 것은,
    상기 칩 내에 형성되는 모든 타깃 패턴들을 조사하여 이들을 상기 복수 개의 그룹들로 분류하는 것을 포함하는 불량 패턴 검출을 위한 테스트 구조물 형성 방법.
  4. 제2항에 있어서, 상기 타깃 패턴들을 각각 포함하도록 상기 칩 내에 상기 복수 개의 타깃 영역들을 정의한 이후에,
    상기 각 타깃 영역들의 에지(edge)에 인접한 상기 각 타깃 패턴들 부분 중에서 상기 각 타깃 영역들의 나머지 부분에 형성된 상기 각 타깃 패턴들의 부분보다 작은 크기를 갖는 부분을 제거하는 것을 포함하는 불량 패턴 검출을 위한 테스트 구조물 형성 방법.
  5. 제2항에 있어서, 상기 각 타깃 패턴들은 비아(via) 및 상기 비아의 상하단에 각각 연결된 상부 및 하부 배선들을 포함하는 불량 패턴 검출을 위한 테스트 구조물 형성 방법.
  6. 제1항에 있어서, 상기 칩 내에 형성되는 상기 패턴들을 상기 복수 개의 그룹들로 분류한 이후에,
    상기 그룹들 중에서 불량 발생 확률이 낮은 그룹을 제거하는 것을 포함하는 불량 패턴 검출을 위한 테스트 구조물 형성 방법.
  7. 제1항에 있어서, 상기 각 그룹들 내의 상기 패턴들을 서로 연결하여 상기 체인들을 형성하는 것은 프로그래밍을 통해 자동으로 수행되는 불량 패턴 검출을 위한 테스트 구조물 형성 방법.
  8. 로직 소자(logic device)를 포함하는 칩 내에 형성되는 패턴들 중에서 타깃이 되는 타깃 패턴들을 복수 개의 그룹들로 분류하고;
    상기 각 그룹들 내의 상기 타깃 패턴들을 서로 연결하여 형성되는 체인들의 레이아웃을 설계하고;
    상기 설계된 레이아웃을 갖는 체인들을 로직 소자를 포함하는 복수 개의 칩들이 형성되는 웨이퍼(wafer)의 스크라이브 레인(scribe lane) 영역에 테스트 구조물로서 형성하고; 그리고
    상기 테스트 구조물에 전류를 인가하여 저항을 측정함으로써 상기 타깃 패턴들 중에서 불량을 검출하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 체인들의 레이아웃을 설계한 이후에,
    상기 웨이퍼의 다이(die) 영역에 복수 개의 패턴들을 포함하는 상기 복수 개의 칩들을 형성하는 것을 더 포함하며,
    상기 설계된 레이아웃을 갖는 상기 체인들을 상기 웨이퍼(wafer)의 스크라이브 레인(scribe lane) 영역에 형성하는 것은 상기 웨이퍼의 다이 영역에 상기 복수 개의 패턴들 중 일부를 형성하는 것과 함께 수행되는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 웨이퍼의 다이 영역에 상기 복수 개의 패턴들을 형성하는 것은,
    상기 웨이퍼 상에 제1 방향으로 연장되는 액티브 핀들을 형성하고;
    상기 액티브 핀들 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물을 형성하고;
    상기 게이트 구조물에 인접한 상기 액티브 핀들 상에 소스/드레인 층을 형성하고;
    상기 게이트 구조물 및/또는 상기 소스/드레인 층에 전기적으로 연결되는 콘택 플러그를 형성하고; 그리고
    상기 콘택 플러그에 전기적으로 연결되는 하부 배선, 비아 및 상부 배선을 포함하는 배선 구조물을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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