TW202131215A - 具有多個長度之多個指狀物的佈局結構 - Google Patents

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Abstract

本發明揭露後段製程佈局結構以及形成後段製程佈局結構的方法。金屬化層包含位於複數個主動裝置區域上方的複數個互連。複數個互連具有三角形佈局以及在該三角形佈局內的複數個長度。

Description

具有多個長度之多個指狀物的佈局結構
本發明係關於半導體裝置製造及積體電路，尤其關於後段製程(back-end-of-line)佈局結構和形成後段製程佈局結構的方法。
可在前段製程期間使用互補式金屬氧化物半導體(complementary-metal-oxide-semiconductor；CMOS)製程以在晶片上的主動裝置區域中製造場效電晶體(field-effect transistor)。場效電晶體一般包含半導體本體、源極、汲極和與該半導體本體之通道區域重疊的閘極電極。當超過特性閾值電壓的控制電壓施加在閘極電極時，在源極與汲極之間的通道區域中發生載子流以產生裝置輸出電流。後段製程(BEOL)互連結構可用於將場效電晶體彼此連接，也可將場效電晶體與晶片外部的環境連接。
場效電晶體可應用於具有多個主動裝置區域的大面積裝置，諸如電阻器-電容器卡箍、涉及側向擴散(laterally-diffused)金屬氧化物半導體電晶體的高電壓應用、有能力處理高電流之大面積功率裝置以及射頻應用。傳統的源極和汲極連接可以利用在後段製程互連結構中的等長互連，該等長互連配置在大面積裝置的主動裝置區域上方並在該大面積裝置的整個主動裝置區域上完全延 伸。當裝置面積隨著主動裝置區域的數量增加而增加時，耦合到大面積裝置的源極與汲極的互連中之電流分佈可能變得越來越不均勻。除此之外，與互連相關聯的電阻也會隨著裝置面積的增加而增加。
需要改善的後段製程佈局結構和形成後段製程佈局結構的方法。
在本發明的實施例中，一種結構包括複數個主動裝置區域和金屬化層，該金屬化層包含位於該複數個主動裝置區域上方之複數個互連。該複數個互連具有三角形佈局以及在該三角形佈局內的複數個長度。
在本發明的實施例中，一種方法包括形成複數個主動裝置區域和形成金屬化層，該金屬化層包含位於該複數個主動裝置區域上方之複數個互連。該複數個互連具有三角形佈局以及在該三角形佈局內的複數個長度
10:鰭部
11、78、84:縱軸
12:主動裝置區域、主動區域
14:主體接觸區域
16:閘極電極
18、20:源極/汲極區域
21:鰭式場效電晶體、場效電晶體
22、24:下層接觸
26、28、30:上層接觸
32、34、36、40、42、44、54、56、64、66:互連
38、46、58、72:金屬化層
48、50、52、60、62、74、76:貫孔
67、69:側表面
68、70:橫向互連、互連
80、86:端部、終止端部
82、88:側壁
d:距離
結合在本說明書中並構成本說明書的一部分的附圖示出本發明的各種實施例，並與上面所作的概括說明以及下面所作的詳細說明一起用以解釋本發明的該些實施例。在附圖中，相同的元件符號是用來指示各個視圖中相同的特徵。
圖1顯示依據本發明的實施例處於處理方法的初始製造階段之結構的俯視圖。
圖2顯示處於圖1之後的處理方法的製造階段之結構的俯視圖。
圖3顯示包含圖2之結構的多個例子的大面積裝置結構之簡化俯 視圖。
圖4顯示圖3之後的方法的製造階段之大面積裝置結構的俯視圖。
圖5顯示圖4之後的處理方法的製造階段之大面積裝置結構的俯視圖。
圖6顯示圖5之後的處理方法的製造階段之大面積裝置結構的俯視圖。
請參照圖1並依據本發明的實施例，一結構包含鰭部10，該鰭部10配置於主動裝置區域12上方並且從該主動裝置區域12向上突出。鰭部10和主動裝置區域12可由單晶半導體材料組成，像是單晶矽。主動裝置區域12可以是被形成於半導體基板中的淺溝槽隔離(無顯示)所環繞的該半導體基板的一部分，且鰭部10可部分埋入形成在該半導體基板上方的溝槽隔離中。鰭部10可藉由微影製程和蝕刻製程或多重圖案化製程圖案化半導體基板，然後將圖案化的鰭部10切割成給定長度而形成。鰭部10係沿著各自的縱軸11對準，且該鰭部10可以以陣列的形式具有平行或實質上平行的配置。
閘極電極16係沿著各自的縱軸而在鰭部10上方並橫越鰭部側向延伸。閘極電極16具有橫向於鰭部10的各個縱軸11而間隔開的配置。各個閘極電極16與鰭部10的縱向區段(例如：通道區域)重疊並圍繞鰭部10的縱向區段。閘極電極16可由重摻雜的多晶矽構成，該多晶矽以覆蓋層的形式沉積在鰭部10上方，然後藉由微影製程和蝕刻製程進行圖案化。由例如二氧化矽構成的 薄介電層(無顯示)可配置在鰭部10與閘極電極16之間。
源極/汲極區域18和源極/汲極區域20在覆蓋有間隔物的閘極電極16之間的側向間隔的位置處耦合到鰭部10。如本文所用者，術語「源極/汲極區域」係指能作為場效電晶體的源極或汲極的半導體材料的摻雜區域。在實施例中，源極/汲極區域18能提供為場效電晶體的源極區域，源極/汲極區域20能提供為場效電晶體的汲極區域。源極/汲極區域18沿著鰭部10的各個縱軸11而與源極/汲極區域20交替。
可藉由從鰭部10的表面磊晶生長半導體材料而形成，並且源極/汲極區域18和源極/汲極區域20的形成可以在形成閘極電極16之後發生。源極/汲極區域18和源極/汲極區域20可摻雜有相同極性的導電類型。舉例來說，源極/汲極區域18、20可以全部包含提供n型導電性的n型摻雜物(例如：磷和/或砷)。或者，源極/汲極區域18、20可以全部包含提供p型導電性的p型摻雜物(例如：硼)。
鰭部10、閘極電極16、源極/汲極區域18和源極/汲極區域20可以構成使用主動裝置區域12製造的鰭式場效電晶體21的元件。介電側壁間隔物(無顯示)被配置成鄰接閘極電極16的側壁，而且介電側壁間隔物可提供在閘極電極16和源極/汲極區域18、20之間的間隙。
形成下層接觸(lower-level contact)22，其與源極/汲極區域18直接物理連接和電性連接。形成下層接觸24，其與源極/汲極區域20直接物理連接和電性連接。下層接觸22、24可以包含金屬矽化物，例如矽化鎢、矽化鈦、矽化鎳或矽化鈷。可以藉由例如化學氣相沉積來沉積下層接觸22、24，並且利用選擇性蝕刻製程來使下層接觸22、24凹陷。
請參照圖2、圖3，其中相同的元件符號表示圖1中類似的特徵，且在該處理方法的後續製造階段，可以使用場效電晶體21(圖1)形成大面積的裝置結構(圖3)，其中複製場效電晶體21來定義放置在由附加的主動裝置區域12所定義之島(island)中的多個場效電晶體。主動裝置區域12可以例如以列與行的陣列配置。島的列與行的數量可大於圖3所顯示的數量，圖3顯示主動裝置區域12的例示性配置。舉例來說，島可配置成包含六(6)列和十(10)行的主動裝置區域12的陣列。主體接觸區域14可設置在相鄰的主動裝置區域12之間的位置處。
互連結構形成在大面積裝置結構上方，以提供連接到不同的場效電晶體21。為此，在包含層間介電層的接觸層中形成上層接觸(upper-level contact)26、28、30，層間介電層沉積於場效電晶體上方且平坦化。上層接觸26、28、30可由諸如鎢的金屬構成，並可藉由中段製程技術形成。上層接觸26耦合到閘極電極16，上層接觸28耦合到下層接觸22以及到源極/汲極區域18，而上層接觸30耦合到下層接觸24以及到源極/汲極區域20。
互連32、34、36在互連結構之金屬化層38中的場效電晶體上方形成，並且可藉由像是鑲嵌製程的後段製程(BEOL)技術來形成。金屬化層38包含可由諸如二氧化矽的電性絕緣體組成的層間介電層(無顯示)。互連32、34、36可由像是銅、鋁或鈷的金屬組成，並且還存在額外的襯裡和阻障層(例如：氮化鉭、鉭、鈦或氮化鈦)。
互連34在主動裝置區域12之陣列上方具有平行或實質上平行的配置。互連36也在主動裝置區域12之陣列上方具有平行或實質上平行的配置。互連32配置在主動裝置區域12之陣列周圍並定義出環繞主動裝置區域12之陣列的閘環籠(gate ring cage)。互連34、36平行或實質上平行對準於鰭部10的縱 軸11。互連34、36橫向或實質上橫向對準於閘極電極16和下層接觸22、24之縱軸。
互連32藉由上層接觸26耦合於閘極電極16。互連34藉由上層接觸28和下層接觸22耦合於源極/汲極區域18。互連36藉由上層接觸30和下層接觸24耦合於源極/汲極區域20。上層接觸26、28、30在互連結構中向互連32、34、36提供垂直互連。
請參照圖4，其中相同的元件符號表示圖3中類似的特徵，且在該處理方法的後續製造階段，在互連結構之金屬化層46中形成互連40、42、44作為導線。金屬化層46位在金屬化層38上方。在實施例中，金屬化層38可以是第一金屬(M1)層，而金屬化層46可以是第二金屬(M2)層。
金屬化層46包含層間介電層(無顯示)，層間介電層可由諸如二氧化矽的電性絕緣體構成。互連40、42、44可由像是銅、鋁或鈷的金屬構成，並且還存在額外的襯裡和阻障層(例如：氮化鉭、鉭、鈦或氮化鈦)。互連40、42具有平行或實質上平行的配置，其中在主動裝置區域12之陣列上方的空間中，互連40與互連42交替，並且互連44配置在主動裝置區域12周圍。互連40平行或實質上平行對準於互連34並沉積在互連34之上，而互連42平行或實質上平行對準於互連36並沉積在互連36之上。
互連44藉由貫孔48耦合互連32並從而耦合至閘極電極16。金屬化層46中的互連44定義出另一個閘環籠，其鏡射出下方的金屬化層38中的互連32所定義出的閘環籠。互連40藉由貫孔50耦合互連34並從而耦合至源極/汲極區域18。互連42藉由貫孔52耦合互連36並從而耦合至源極/汲極區域20。貫孔48、50、52在互連32、34、36與互連40、42、44之間的互連結構中提供 垂直互連。貫孔48、50、52可用與互連40、42、44相同之材料形成，並且可同時與互連40、42、44於雙鑲嵌製程中形成。
請參照圖5，其中相同的元件符號表示圖4中類似的特徵，且在該處理方法的後續製造階段，在後段製程之互連結構的金屬化層58中形成互連54、56作為導線。金屬化層58在互連結構中配置在金屬化層46上方。金屬化層58可為互連結構中的第三金屬(M3)層。
金屬化層58包含層間介電層(無顯示)，層間介電層可由如二氧化矽的電性絕緣體構成。互連54、56可由像是銅、鋁或鈷的金屬構成，並且還存在有額外的襯裡和阻障層(例如：氮化鉭、鉭、鈦或氮化鈦)。互連54、56具有平行或實質上平行的配置，其中在主動裝置區域12之陣列上方的空間中，互連54與互連56交替。互連54橫向或實質上橫向對準於互連40，而互連56橫向或實質上橫向對準於互連42。互連54、56橫向對準於鰭部10之縱軸11。
互連54藉由貫孔60耦合互連40，並因此耦合至源極/汲極區域18。互連56藉由貫孔62耦合互連42，並因此耦合至源極/汲極區域20。貫孔60、62在互連40、42與互連54、56之間的互連結構中提供垂直互連。貫孔60、62可用與互連54、56相同之材料形成，並且可同時與互連54、56於鑲嵌製程中形成。
請參照圖6，其中相同的元件符號表示圖5中類似的特徵，且在該處理方法的後續製造階段，在後段製程之互連結構的金屬化層72中形成互連64、66和橫向互連68、70作為導線。金屬化層72配置在互連結構中的金屬化層58上方，其中金屬化層58位於包含金屬化層72的平面和包含金屬化層46的平面之間的平面中。金屬化層72可為互連結構的第四金屬(M4)層。多個金屬化 層38、46、58位於源極/汲極區域18和金屬化層72之間，並且也位於源極/汲極區域20和金屬化層72之間。在實施例中，恰好三個金屬化層38、46、58可位於源極汲極區域18和金屬化層72之間，並且也位於源極/汲極區域20和金屬化層72之間。
金屬化層72包含層間介電層(無顯示)，層間介電層可由例如二氧化矽的電性絕緣體構成。互連64、66、68、70可由像是銅、鋁或鈷的金屬構成，並且還存在有額外的襯裡和阻障層(例如：氮化鉭、鉭、鈦或氮化鈦)。互連64具有於主動裝置區域12之陣列上方的平行或實質上平行的配置，而互連44配置在主動裝置區域12周圍。互連64橫向或實質上橫向對準於金屬化層58中之互連54，而互連66橫向或實質上橫向對準於金屬化層58中之互連56。互連64、66平行對準於鰭部10之縱軸11。
互連64藉由貫孔74耦合互連54，並從而耦合至源極/汲極區域18。互連66藉由貫孔76耦合互連56，並從而耦合至源極/汲極區域20。貫孔74、76在互連54、56與互連64、66之間的互連結構中提供垂直互連。貫孔74、76可用與互連64、66相同之材料形成，並且可同時與互連64、66於鑲嵌製程中形成。源極/汲極區域18全部藉由互連64與橫向互連68連接，而源極/汲極區域20全部藉由互連66與橫向互連70連接。
互連64的一端連接到橫向互連68之側表面67，側表面67橫向或實質上橫向對準於互連64。互連64從橫向互連68之側表面67朝橫向互連70之側表面69側向延伸，但互連64具有各自的端部80，端部80根據長度而與側表面69有一系列不同的間隔而終止。互連66的一端連接到橫向互連70之側表面69，且側表面69橫向或實質上橫向對準於互連66。互連66從橫向互連70之 側表面69朝橫向互連68之側表面67側向延伸，但互連66有各自的端部86，端部86根據長度而與側表面67有一系列不同的間隔而終止。
互連64表示長度可變的多個指狀物，它們都藉由金屬化層58中的互連54、金屬化層46中的互連40和金屬化層38中的互連34而連接至源極/汲極區域18。互連64相對於橫向互連68之側表面67具有不同長度。因此，金屬化層58中之互連54配置成平行對準於上層接觸28提供連接點以供互連64與源極/汲極區域18耦合。
互連64的每一個從橫向互連68之側表面67沿縱軸78延伸，並終止於其中一個端部80。可在各自的端部80與橫向互連68之側表面67之間測量出互連64的長度。互連64的長度少於(即：短於)距離d，距離d將橫向互連68之側表面67與橫向互連70之側表面69分隔開。縱軸78可定向成正交於橫向互連68之側表面67以及正交於橫向互連70之側表面69。
互連64可為在垂直於縱軸78的平面中具有矩形或實質上矩形之截面的導線，且互連64具有與橫向互連68之側表面67相交的側表面或側壁82。各個互連64之側壁82也終止於端部80，該端部80係與橫向互連68之側表面67的交叉點相對。側壁82之間的寬度明顯少於互連64的長度。互連64在主動區域12上方的空間中以及橫向互連68、70之間並無彼此連接。相反地，個別的互連64之側壁82被由介電材料填充之間隙與層間介電層隔開，使得互連64在主動區域12上方彼此電性隔離。
互連64被成組地配置，這些組被插入於三角形之封套(envelope)內且具有三角形的佈局。互連64在橫向於縱軸78的側向方向上具有節距(pitch)。每組中的其中一個互連64具有所有互連64的最大長度，並且可以在側向方向 上居中地配置在較短長度之各互連64之間。隨著與最大長度的互連64的間隔增加，互連64的長度逐漸減小。舉例來說，互連64的長度可依據線性函數漸進地減小。在相鄰的一組互連64之間包括間隙，該間隙表示缺少其中一個互連64的空間。
互連66表示長度可變的多個指狀物，它們藉由金屬化層58中的互連56、金屬化層46中的互連42和金屬化層38中的互連36連結至源極/汲極區域20。互連66相對於橫向互連70之側表面69具有不同長度。因此，金屬化層58中之互連56配置成平行對準於上層接觸30提供連接點以供互連66與源極/汲極區域20耦合。
互連66的每一個從橫向互連70之側表面69沿縱軸84延伸，並終止於其中一個端部86。可在各自的端部86與橫向互連70之側表面69之間測量出互連66的長度。互連66的長度少於(即：短於)距離d，距離d將橫向互連68之側表面67與橫向互連70之側表面69分隔開。縱軸84可定向成正交於橫向互連68之側表面67以及正交於橫向互連70之側表面69。
互連66可為在垂直於縱軸84的平面中具有矩形或實質上矩形之截面的導線，且互連66具有與橫向互連70之側表面69相交的側表面或側壁88。各個互連66之側壁88也終止於端部86，該端部86係與橫向互連70之側表面69的交叉點相對。側壁88之間的寬度明顯少於互連66的長度。互連66在主動區域12上方的空間中以及橫向互連68、70之間並無彼此連接。相反地，個別的互連66之側壁88被由介電材料填充之間隙與層間介電層隔開，使得互連66在主動區域12上方彼此電性隔離。
互連66被成組地配置，這些組被插入於三角形之封套內且具有 三角形的佈局。互連66在橫向於縱軸84的側向方向上具有節距。每組中的其中一個互連66具有所有互連66的最大長度，並且可以在側向方向上居中地配置在較短長度之各互連66之間。隨著與最大長度的互連66的間隔增加，互連66的長度逐漸減小。舉例來說，互連66的長度可依據線性函數漸進地減小。在相鄰的一組互連66之間包括間隙，該間隙表示缺少其中一個互連66的空間。
互連64的三角形封套和佈局係定向於一個橫向方向(例如：正X方向)，而互連66的三角形封套和佈局係定向於相對的橫向方向(例如：負X方向)。給定組中的互連64的三角形佈局和給定組中的互連66的三角形佈局可以在佈局中具有相鄰的位置。互連64的縱軸78可與互連66的縱軸84共線對準。在縱軸78、84共線對準的情況下，互連64的終止端部80和互連64的終止端部86以各別的間隙間隔開。
互連64和66之間的空間、最長之互連64的端部80與橫向互連68之間的空間、最長之互連66的端部86與橫向互連70之間的空間以及互連64的端部80與互連66的端部86之間的空間被來自金屬化層72的層間介電層的部分介電材料填充。圍繞著互連64、66、68、70的介電材料提供了到源極/汲極區域18的連接和到源極/汲極區域20的連接之間的電性隔離。
因為在源極/汲極區域18上方具有三角形佈局的多長度、多個指狀物配置，所以互連64在操作期間可改善源極/汲極區域18的電流分佈的均勻性。同樣地，因為在源極/汲極區域20上方具有三角形佈局的多長度、多個指狀物的配置，所以互連66在操作期間可改善源極/汲極區域20的電流分佈的均勻性。在各情況下，可以減小電阻而沒有晶片面積損失。此發明的互連結構可與其他類型的大面積裝置結合使用，像是塊材大面積裝置或絕緣體上矽大面積裝置。
上述方法用於積體電路晶片的製造。製造者可以原始晶圓形式(例如，作為具有多個未封裝晶片的單個晶圓)、作為裸晶片、或者以封裝形式分配所得的積體電路晶片。可將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成，作為中間產品或最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，例如具有中央處理器的電腦產品或智能手機。
本文中引用的由近似語言例如“大約”、“大致”及“基本上”所修飾的術語不限於所指定的精確值。該近似語言可對應於用以測量該值的儀器的精度，且除非依賴於該儀器的精度，否則可表示所述值的+/-10%。
本文中引用術語例如“垂直”、“水平”等作為示例來建立參考框架，並非限制。本文中所使用的術語“水平”被定義為與半導體基板的傳統平面平行的平面，而不論其實際的三維空間取向。術語“垂直”及“正交”係指垂直於如剛剛所定義的水平面的方向。術語“側向”係指在該水平平面內的方向。
與另一個特徵“連接”或“耦合”的特徵可與該另一個特徵直接連接或耦合，或者可存在一個或多個中間特徵。如果不存在中間特徵，則特徵可與另一個特徵“直接連接”或“直接耦合”。如存在至少一個中間特徵，則特徵可與另一個特徵“非直接連接”或“非直接耦合”。在另一個特徵“上”或與其“接觸”的特徵可直接在該另一個特徵上與其直接接觸，或者可存在一個或多個中間特徵。如果不存在中間特徵，則特徵可直接在另一個特徵“上”或與其“直接接觸”。如存在至少一個中間特徵，則特徵可“不直接”在另一個特徵“上”或與其“不直接接觸”。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更對於本領域的普通技術人員將 顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭示的實施例。
64、66:互連
67、69:側表面
68、70:橫向互連、互連
72:金屬化層
74、76:貫孔
78、84:縱軸
80、86:端部、終止端部
82、88:側壁
d:距離

Claims (20)

  1. 一種結構，包含：
    複數個主動裝置區域；以及
    第一金屬化層，包含位於該複數個主動裝置區域上方的第一複數個互連，該第一複數個互連具有第一三角形佈局以及在該第一三角形佈局內的第一複數個長度。
  2. 如請求項1所述的結構，其中，該第一金屬化層包含具有第一側表面的第一橫向互連，並且該第一複數個互連的每一個係耦合至該第一橫向互連的該第一側表面。
  3. 如請求項2所述的結構，其中，該第一複數個互連的每一個係沿著各自的縱軸對準，該縱軸係定向成正交於該第一橫向互連的該第一側表面，並且相對於該第一橫向互連的該第一側表面測量該第一複數個互連的該第一複數個長度。
  4. 如請求項2所述的結構，其中，該第一複數個互連的每一個具有第一側壁、第二側壁及終止端部，該終止端部與該第一橫向互連的該第一側表面相對。
  5. 如請求項1所述的結構，其中，該第一金屬化層包含位於該複數個主動裝置區域上方的第二複數個互連，該第二複數個互連具有第二三角形佈局，該第二三角形佈局具有該第二三角形佈局內的第二複數個長度。
  6. 如請求項5所述的結構，其中，該第一三角形佈局和該第二三角形佈局係定向成相反方向。
  7. 如請求項5所述的結構，其中，該第一金屬化層包含具有第一側表面的第一橫向互連和具有第二側表面的第二橫向互連，該第一複數個互 連的每一個係耦合至該第一橫向互連的該第一側表面，並且該第二複數個互連的每一個係耦合至該第二橫向互連的該第二側表面。
  8. 如請求項7所述的結構，其中，該第一三角形佈局係定向成相對於該第一橫向互連的該第一側表面之第一方向，該第二三角形佈局係定向成相對於該第二橫向互連的該第二側表面之第二方向，並且該第一方向與該第二方向相反。
  9. 如請求項7所述的結構，其中，該第一複數個互連係位於該第一橫向互連的該第一側表面和該第二橫向互連的該第二側表面之間，並且該第二複數個互連係位於該第一橫向互連的該第一側表面和該第二橫向互連的該第二側表面之間。
  10. 如請求項1所述的結構，進一步包括：
    第二金屬化層，包含位於該複數個主動裝置區域上方的第二複數個互連，該第二複數個互連橫向對準於該第一複數個互連，並且該第二複數個互連耦合至該第一複數個互連。
  11. 如請求項10所述的結構，其中，該第二金屬化層係位於該第一金屬化層和該複數個主動裝置區域之間，且進一步包括：
    複數個場效電晶體，在該複數個主動裝置區域中，該複數個場效電晶體包含複數個源極/汲極區域，該複數個源極/汲極區域藉由該第二複數個互連而與該第一複數個互連耦合。
  12. 如請求項11所述的結構，其中，該複數個場效電晶體包含複數個半導體鰭部，該第一複數個互連係橫向對準於該複數個半導體鰭部，並且該第二複數個互連係橫向對準於該複數個半導體鰭部。
  13. 如請求項11所述的結構，進一步包括：
    第三金屬化層，包含位於該複數個主動裝置區域上方的第三複數個互連，該第三複數個互連定向成平行於該第一複數個互連，該第三複數個互連定向成橫向於該第二複數個互連，並且該第三複數個互連藉由該第二複數個互連而與該第一複數個互連耦合。
  14. 如請求項13所述的結構，其中，該複數個場效電晶體包含複數個半導體鰭部，該第一複數個互連係橫向對準於該複數個半導體鰭部，該第二複數個互連係橫向對準於該複數個半導體鰭部，並且該第三複數個互連係平行對準於該複數個半導體鰭部。
  15. 一種方法，包括：
    形成複數個主動裝置區域；以及
    形成第一金屬化層，該第一金屬化層包含位於該複數個主動裝置區域上方的第一複數個互連，
    其中，該第一複數個互連具有第一三角形佈局以及在該第一三角形佈局內的第一複數個長度。
  16. 如請求項15所述的方法，其中，該第一金屬化層包含位於該複數個主動裝置區域上方的第二複數個互連，該第二複數個互連具有第二三角形佈局，該第二三角形佈局具有該第二三角形佈局內的第二複數個長度。
  17. 如請求項16所述的方法，其中，該第一三角形佈局和該第二三角形佈局係定向成相反方向。
  18. 如請求項15所述的方法，進一步包括：
    形成第二金屬化層，該第二金屬化層包含位於該複數個裝置區域上方的第二複數個互連，
    其中，該第二複數個互連係橫向對準於該第一複數個互連，並且該第二複數個互連係耦合至該第一複數個互連。
  19. 如請求項18所述的方法，其中，該第二金屬化層係位於該第一金屬化層和該複數個主動裝置區域之間，且進一步包括：
    在該複數個主動裝置區域中形成複數個場效電晶體，
    其中，該複數個場效電晶體包含複數個源極/汲極區域，該複數個源極/汲極區域藉由該第二複數個互連而與該第一複數個互連耦合。
  20. 如請求項19所述的方法，其中，該複數個場效電晶體包含複數個半導體鰭部，該第一複數個互連係橫向對準於該複數個半導體鰭部，並且該第二複數個互連係橫向對準於該複數個半導體鰭部。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384488A (en) * 1992-06-15 1995-01-24 Texas Instruments Incorporated Configuration and method for positioning semiconductor device bond pads using additional process layers
US6518604B1 (en) 2000-09-21 2003-02-11 Conexant Systems, Inc. Diode with variable width metal stripes for improved protection against electrostatic discharge (ESD) current failure
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
TW202315049A (zh) * 2010-02-16 2023-04-01 凡 歐貝克 製造３ｄ半導體晶圓的方法
US8138558B2 (en) 2010-08-20 2012-03-20 Great Wall Semiconductor Corporation Semiconductor device and method of forming low voltage MOSFET for portable electronic devices and data processing centers
US9245799B2 (en) * 2012-05-31 2016-01-26 Intel Deutschland Gmbh Semiconductor device and method of manufacturing thereof
KR101628724B1 (ko) 2012-11-13 2016-06-09 엘지디스플레이 주식회사 터치스크린 일체형 표시장치
KR102532200B1 (ko) 2015-12-09 2023-05-12 삼성전자 주식회사 테스트 패턴, 반도체 소자의 테스트 방법, 및 집적 회로의 레이아웃 설계를 위한 컴퓨터 구현 방법
US20180047692A1 (en) * 2016-08-10 2018-02-15 Amkor Technology, Inc. Method and System for Packing Optimization of Semiconductor Devices
US10192780B1 (en) 2018-05-29 2019-01-29 Globalfoundries Inc. Self-aligned multiple patterning processes using bi-layer mandrels and cuts formed with block masks

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