DE102020126337B4

DE102020126337B4 - Layoutstrukturen mit mehreren Fingern mehrerer Längen

Info

Publication number: DE102020126337B4
Application number: DE102020126337.6A
Authority: DE
Inventors: Souvick Mitra; Rainer Thoma; Harsh Shah; Anindya Nath; Robert J. Gauthier, Jr.
Original assignee: GlobalFoundries US Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2019-11-01
Filing date: 2020-10-08
Publication date: 2023-08-10
Anticipated expiration: 2040-10-09
Also published as: US11088075B2; US20210134719A1; DE102020126337A1; TWI776249B; TW202131215A

Abstract

Struktur umfassend:eine Vielzahl von aktiven Vorrichtungsbereichen (12); undein erstes Metallisierungsniveau (72) umfassend einen ersten querlaufenden Interconnect (68) mit einer ersten Seitenoberfläche (67) und eine erste Vielzahl von Interconnects (64), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei jeder der ersten Vielzahl von Interconnects (64) mit der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) gekoppelt ist, und die erste Vielzahl von Interconnects (64) ein erstes dreiecksförmiges Layout und eine erste Vielzahl von Längen innerhalb des ersten dreiecksförmigen Layouts aufweisen.

Description

HINTERGRUND
Die vorliegende Erfindung betrifft eine Halbleitervorrichtungsfertigung und integrierte Schaltkreise und insbesondere Back-End-of-Line-Layoutstrukturen und Verfahren zum Bilden einer Back-End-of-Line-Layoutstruktur.
Komplementäre Metall-Oxid-Halbleiter (complementary-metal-oxidesemiconductor, CMOS)-Prozesse können während einer Front-End-of-Line-Verarbeitung verwendet werden, um Feldeffekttransistoren in aktiven Vorrichtungsbereichen auf einem Chip zu bauen. Feldeffekttransistoren umfassen im Allgemeinen einen Halbleiterkörper, eine Source, einen Drain, und eine Gate-Elektrode, die einen Kanalbereich des Halbleiterkörpers überlappt. Wenn eine Steuerspannung, die eine charakteristische Schwellenspannung überschreitet, an die Gate-Elektrode angelegt wird, findet ein Trägerfluss in dem Kanalbereich zwischen der Source und dem Drain statt, um einen Vorrichtungsausgangsstrom zu erzeugen. Eine Back-End-of-Line (BEOL)-Interconnect-Struktur kann verwendet werden, um die Feldeffekttransistoren miteinander und auch mit der zu dem Chip äußeren Umgebung zu verbinden.
Feldeffekttransistoren können in großflächigen Vorrichtungen verwendet werden, die mehrere aktive Vorrichtungsbereiche aufweisen, wie etwa einer Widerstands-Kondensator-Klemme, Hochspannungsanwendungen, die lateral diffundierte Metall-Oxid-Halbleiter-Transistoren involvieren, großflächigen Leistungsvorrichtungen, die hohe Ströme handhaben können, und Radiofrequenzanwendungen. Konventionelle Source-und-Drain-Verbindungen können Interconnects gleicher Länge in der BEOL-Interconnect-Struktur verwenden, die über den aktiven Vorrichtungsbereichen einer großflächigen Vorrichtung angeordnet sind, und die sich vollständig quer durch die aktiven Vorrichtungsbereiche der großflächigen Vorrichtung erstrecken. Wenn der Vorrichtungsbereich mit einer zunehmenden Anzahl von aktiven Vorrichtungsbereichen zunimmt, kann die Stromverteilung in den Interconnects, die mit den Sources und Drains einer großflächigen Vorrichtung gekoppelt sind, zunehmend ungleichmäßig werden. Zusätzlich kann auch der mit den Interconnects zusammenhängende Widerstand mit zunehmendem Vorrichtungsbereich ansteigen.
Aus der US 2017 / 0 169 153 A1 sind Teststrukturen für Halbleitervorrichtungen bekannt, die eine Vielzahl von ersten Linienstrukturen und zweiten Linienstrukturen aufweisen, die über Durchkontaktierungen (vias) an entsprechenden Kreuzungspunkten miteinander in Verbindung stehen. Diese Linienstrukturen sind in einem von einem aktiven Vorrichtungsbereich verschiedenen Testbereich im Substrat ausgebildet.
Aus der US 10 192 780 B1 ist ferner ein Verfahren zum Herstellen von Interconnect-Strukturen bekannt. Die Interconnect-Strukturen sind linienförmig ausgebildet und weisen Unterbrechungen auf.
Verbesserte Back-End-of-Line-Layoutstrukturen und Verfahren zum Bilden einer Back-End-of-Line-Layoutstruktur werden benötigt.
KURZER ABRISS
Bei einer Ausführungsform der Erfindung umfasst eine Struktur eine Vielzahl von aktiven Vorrichtungsbereichen; und ein erstes Metallisierungsniveau umfassend einen ersten querlaufenden Interconnect mit einer ersten Seitenoberfläche und eine erste Vielzahl von Interconnects, die über der Vielzahl von aktiven Vorrichtungsbereichen positioniert sind. Jeder der ersten Vielzahl von Interconnects ist mit der ersten Seitenoberfläche des ersten querlaufenden Interconnects gekoppelt. Die erste Vielzahl von Interconnects weisen ein erstes dreiecksförmiges Layout und eine erste Vielzahl von Längen innerhalb des dreiecksförmigen Layouts auf.
Bei einer Ausführungsform der Erfindung umfasst eine Struktur eine Vielzahl von aktiven Vorrichtungsbereichen; und ein erstes Metallisierungsniveau umfassend eine erste Vielzahl von Interconnects, die über der Vielzahl von aktiven Vorrichtungsbereichen positioniert sind und eine zweite Vielzahl von Interconnects, die über der Vielzahl von aktiven Vorrichtungsbereichen positioniert sind. Die erste Vielzahl von Interconnects weisen ein erstes dreiecksförmiges Layout und eine erste Vielzahl von Längen innerhalb des ersten dreiecksförmigen Layouts auf, und die zweite Vielzahl von Interconnects weisen ein zweites dreiecksförmiges Layout mit einer zweiten Vielzahl von Längen innerhalb des zweiten dreiecksförmigen Layouts auf.
Bei einer Ausführungsform der Erfindung umfasst ein Verfahren ein Bilden einer Vielzahl von aktiven Vorrichtungsbereichen; und ein Bilden eines ersten Metallisierungsniveaus umfassend einen ersten querlaufenden Interconnect mit einer ersten Seitenoberfläche und eine Vielzahl von Interconnects, die über der Vielzahl von aktiven Vorrichtungsbereichen positioniert sind. Jeder der ersten Vielzahl von Interconnects ist mit der ersten Seitenoberfläche des ersten querlaufenden Interconnects gekoppelt. Die Vielzahl von Interconnects weisen ein dreiecksförmiges Layout und eine Vielzahl von Längen innerhalb des dreiecksförmigen Layouts auf.
Figurenliste
Die beigefügten Zeichnungen, die in diese Spezifikation miteinbezogen sind und einen Teil von ihr darstellen, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen, zusammen mit einer vorstehend gegebenen allgemeinen Beschreibung der Erfindung und der nachstehend gegebenen detaillierten Beschreibung der Ausführungsformen, dazu, die Ausführungsformen der Erfindung zu erläutern. In den Zeichnungen werden gleiche Bezugszeichen verwendet, um gleiche Merkmale in den verschiedenen Ansichten anzugeben.

1 ist eine Ansicht von oben einer Struktur in einem anfänglichen Fertigungsstadium eines Prozessierungsverfahrens gemäß Ausführungsformen der Erfindung.
2 ist eine Ansicht von oben der Struktur in einem Fertigungsstadium des Prozessierungsverfahrens anschließend an die 1.
3 ist eine vereinfachte Ansicht von oben einer großflächigen Vorrichtungsstruktur, die mehrere Instanzen der Struktur der 2 umfasst.
4 ist eine Ansicht von oben der großflächigen Vorrichtungsstruktur in einem Fertigungsstadium des Prozessierungsverfahrens anschließend an die 3.
5 ist eine Ansicht von oben der großflächigen Vorrichtungsstruktur in einem Fertigungsstadium des Prozessierungsverfahrens anschließend an die 4.
6 ist eine Ansicht von oben der großflächigen Vorrichtungsstruktur in einem Fertigungsstadium des Prozessierungsverfahrens anschließend an die 5.

DETAILLIERTE BESCHREIBUNG
Unter Bezugnahme auf die 1 und gemäß Ausführungsformen der Erfindung umfasst eine Struktur Finnen 10, die über einem aktiven Vorrichtungsbereich 12 angeordnet sind und von diesem weg nach oben vorstehen. Die Finnen 10 und der aktive Vorrichtungsbereich 12 können aus einem einkristallinen Halbleitermaterial, wie etwa einkristallinem Silizium, zusammengesetzt sein. Der aktive Vorrichtungsbereich 12 kann ein Abschnitt eines Halbleitersubstrats sein, der von einer Flachgrabenisolation (nicht gezeigt) umgeben ist, die in dem Halbleitersubstrat gebildet ist, und die Finnen 10 können teilweise in einer Grabenisolation vergraben sein, die über dem Halbleitersubstrat gebildet ist. Die Finnen 10 können durch Strukturieren des Halbleitersubstrats mit Lithographie- und Ätzprozessen, oder einen mehreren Strukturierungsprozess, und Schneiden der strukturierten Finnen 10 in gegebene Längen gebildet werden. Die Finnen 10 sind entlang jeweiligen Längsachsen 11 fluchtend ausgerichtet, und die Finnen 10 können eine parallele oder im Wesentlichen parallele Anordnung in einem Array aufweisen.
Gate-Elektroden 16 erstrecken sich lateral entlang jeweiliger Längsachsen über und quer zu den Finnen 10. Die Gate-Elektroden 16 weisen eine beabstandete Anordnung beabstandet quer zu den jeweiligen Längsachsen 11 der Finnen 10 auf. Jede Gate-Elektrode 16 überlappt mit, und ist gehüllt um, jeweilige(n) längsgerichtete(n) Abschnitte(n) (z.B. Kanalbereiche) der Finnen 10. Die Gate-Elektroden 16 können aus einem schwerdotierten Polysilizium zusammengesetzt sein, das als eine Blanket-Schicht über den Finnen 10 abgeschieden und dann mit Lithografie- und Ätzprozessen strukturiert wird. Eine dünne dielektrische Schicht (nicht gezeigt), die beispielsweise aus Siliziumdioxid zusammengesetzt ist, kann zwischen den Finnen 10 und den Gate-Elektroden 16 angeordnet sein.
Source/Drain-Bereiche 18 und Source/Drain-Bereiche 20 sind mit den Finnen 10 an lateral beabstandeten Stellen zwischen den Spacer-verkleideten Gate-Elektroden 16 gekoppelt. Wie hierin verwendet, bedeutet der Begriff „Source/Drain-Bereich“ einen dotierten Bereich eines Halbleitermaterials, der entweder als eine Source oder als ein Drain eines Feldeffekttransistors funktionieren kann. Bei einer Ausführungsform können die Source/Drain-Bereiche 18 Source-Bereiche des Feldeffekttransistors bereitstellen, und die Source/Drain-Bereiche 20 können Drain-Bereiche des Feldeffekttransistors bereitstellen. Die Source/Drain-Bereiche 18 wechseln sich mit den Source/Drain-Bereichen 20 entlang der jeweiligen Längsachsen 11 der Finnen 10 ab.
Die Source/Drain-Bereiche 18 und die Source/Drain-Bereiche 20 können durch das epitaktische Wachstum eines Halbleitermaterials von Oberflächen der Finnen 10 gebildet werden, und ihre Bildung kann stattfinden, nachdem die Gate-Elektroden 16 gebildet worden sind. Die Source/Drain-Bereiche 18 und die Source/Drain-Bereiche 20 können mit einem Leitfähigkeitstyp der gleichen Polarität dotiert sein. Beispielsweise können die Source/Drain-Bereiche 18, 20 alle einen n-Typ-Dotierstoff (z.B. Phosphor und/oder Arsen) enthalten, das eine n-Typ-Leitfähigkeit bereitstellt. Alternativ können die Source/Drain-Bereiche 18, 20 alle einen p-Typ-Dotierstoff (z.B. Bor) enthalten, das eine p-Typ-Leitfähigkeit bereitstellt.
Die Finnen 10, Gate-Elektroden 16, Source/Drain-Bereiche 18, und Source/Drain-Bereiche 20 können Elemente eines Finnen-Typ-Feldeffekttransistors 21 bereitstellen, der unter Verwendung des aktiven Vorrichtungsbereichs 12 gefertigt wird. Angrenzend an die Seitenwände der Gate-Elektroden 16 sind dielektrische Seitenwand-Spacer (nicht gezeigt) angeordnet, und die dielektrischen Seitenwand-Spacer können die Spalte zwischen den Gate-Elektroden 16 und Source/Drain-Bereichen 18, 20 bereitstellen.
Kontakte eines niedrigeren Niveaus 22 sind gebildet, die physisch und elektrisch in direktem Kontakt mit den Source/Drain-Bereichen 18 verbunden sind. Kontakte eines niedrigeren Niveaus 24 sind gebildet, die physisch und elektrisch in direktem Kontakt mit den Source/Drain-Bereichen 20 verbunden sind. Die Kontakte des niedrigeren Niveaus 22, 24 können ein Metallsilizid, wie etwa Wolframsilizid, Titansilizid, Nickelsilizid oder Kobaltsilizid, enthalten. Die Kontakte des niedrigeren Niveaus 22, 24 können beispielsweise durch chemische Dampfabscheidung abgeschieden und mit einem selektiven Ätzprozess ausgespart werden.
Unter Bezugnahme auf die 2, 3, in denen sich gleiche Bezugszeichen auf gleiche Merkmale wie in der 1 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens kann der Feldeffekttransistor 21 (1) verwendet werden, um eine großflächige Vorrichtungsstruktur (3) zu bilden, in der der Feldeffekttransistor 21 repliziert ist, um mehrere Feldeffekttransistoren zu definieren, die in Inseln platziert sind, die durch zusätzliche aktive Vorrichtungsbereiche 12 definiert sind. Die aktiven Vorrichtungsbereiche 12 können beispielsweise in einem Array von Reihen und Spalten angeordnet sein. Die Anzahl von Reihen und Spalten von Inseln kann größer als die in der 3 gezeigte sein, die eine exemplarische Anordnung von aktiven Vorrichtungsbereichen 12 zeigt. Beispielsweise können die Inseln in einem Array angeordnet sein, das sechs (6) Reihen und zehn (10) Spalten von aktiven Vorrichtungsbereichen 12 umfasst. Körperkontaktbereiche 14 können an Stellen zwischen den angrenzenden aktiven Vorrichtungsbereichen 12 vorgesehen sein.
Über der großflächigen Vorrichtungsstruktur ist eine Interconnect-Struktur gebildet, um Verbindungen zu den unterschiedlichen Feldeffekttransistoren bereitzustellen. Zu diesem Zweck sind Kontakte eines höheren Niveaus 26, 28, 30 in einem Kontaktniveau gebildet, das eine Zwischenlagendielektrikumsschicht umfasst, die über den Feldeffekttransistoren abgeschieden und planarisiert ist. Die Kontakte des höheren Niveaus 26, 28, 30 können aus einem Metall, wie etwa Wolfram, zusammengesetzt sein und können durch eine Middle-of-Line-Prozessierungstechnik gebildet sein. Die Kontakte des höheren Niveaus 26 sind mit den Gate-Elektroden 16 gekoppelt, die Kontakte des höheren Niveaus 28 sind mit den Kontakten des niedrigeren Niveaus 22 und dadurch den Source/Drain-Bereichen 18 gekoppelt, und die Kontakte des höheren Niveaus 30 sind mit den Kontakten des niedrigeren Niveaus 24 und dadurch den Source/Drain-Bereichen 20 gekoppelt.
Interconnects 32, 34, 36 sind über den Feldeffekttransistoren in einem Metallisierungsniveau 38 der Interconnect-Struktur gebildet und können durch eine Back-End-of-Line (BEOL)-Prozessierungstechnik, wie etwa einen Damascene-Prozess, gebildet sein. Das Metallisierungsniveau 38 umfasst eine Zwischenlagendielektrikumsschicht (nicht gezeigt) die aus einem elektrischen Isolator, wie etwa Siliziumdioxid, zusammengesetzt sein kann. Die Interconnects 32, 34, 36 können aus einem Metall, wie etwa Kupfer, Aluminium, oder Kobalt, zusammengesetzt sein, wobei auch zusätzliche Liner- und Barrienschichten (z.B. Tantalnitrid, Tantal, Titan, oder Titannitrid) vorhanden sind.
Die Interconnects 34 weisen eine parallele oder im Wesentlichen parallele Anordnung über dem Array aktiver Vorrichtungsbereiche 12 auf. Die Interconnects 36 weisen auch eine parallele oder im Wesentlichen parallele Anordnung über dem Array aktiver Vorrichtungsbereiche 12 auf. Die Interconnects 32 sind am Umfang des Arrays aktiver Vorrichtungsbereiche 12 angeordnet und definieren einen Gate-Ring-Käfig, der das Array von aktiven Vorrichtungsbereichen 12 umgibt. Die Interconnects 34, 36 sind parallel oder im Wesentlichen parallel zu den Längsachsen 11 der Finnen 10 ausgerichtet. Die Interconnects 34, 36 sind quer oder im Wesentlichen quer zu den Längsachsen der Gate-Elektroden 16 und den Kontakten des niedrigeren Niveaus 22, 24 ausgerichtet.
Die Interconnects 32 sind mit den Gate-Elektroden 16 durch die Kontakte des höheren Niveaus 26 gekoppelt. Die Interconnects 34 sind mit den Source/Drain-Bereichen 18 durch die Kontakte des höheren Niveaus 28 und die Kontakte des niedrigeren Niveaus 22 gekoppelt. Die Interconnects 36 sind mit den Source/Drain-Bereichen 20 durch die Kontakte des höheren Niveaus 30 und die Kontakte des niedrigeren Niveaus 24 gekoppelt. Die Kontakte des höheren Niveaus 26, 28, 30 stellen vertikale Zwischenverbindungen in der Interconnect-Struktur zu den Interconnects 32, 34, 36 bereit.
Unter Bezugnahme auf die 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in der 3 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens, sind Interconnects 40, 42, 44 als Drähte in einem Metallisierungsniveau 46 der Interconnect-Struktur gebildet. Das Metallisierungsniveau 46 befindet sich über dem Metallisierungsniveau 38. Bei einer Ausführungsform kann das Metallisierungsniveau 38 ein erstes Metall(M1)-Niveau sein, und das Metallisierungsniveau 46 kann ein zweites Metall(M2)-Niveau sein.
Das Metallisierungsniveau 46 umfasst eine Zwischenlagendielektrikumsschicht (nicht gezeigt), die aus einem elektrischen Isolator, wie etwa Siliziumdioxid, zusammengesetzt sein kann. Die Interconnects 40, 42, 44 können aus einem Metall, wie etwa Kupfer, Aluminium, oder Kobalt, zusammengesetzt sein, wobei auch zusätzliche Liner- und Barrierenschichten (z.B. Tantalnitrid, Tantal, Titan, oder Titannitrid) vorhanden sind. Die Interconnects 40, 42 weisen eine parallele oder im Wesentlichen parallele Anordnung auf, in der sich die Interconnects 40 mit den Interconnects 42 in dem Raum über dem Array von aktiven Vorrichtungsbereichen 12 abwechseln, und die Interconnects 44 sind am Umfang des aktiven Vorrichtungsbereichs 12 angeordnet. Die Interconnects 40 sind parallel oder im Wesentlichen parallel zu den Interconnects 34 ausgerichtet und über den Interconnects 34 angeordnet, und die Interconnects 42 sind parallel oder im Wesentlichen parallel zu den Interconnects 36 ausgerichtet und über den Interconnects 36 angeordnet.
Die Interconnects 44 sind durch Durchkontaktierungen 48 mit den Interconnects 32 gekoppelt und sind dadurch mit den Gate-Elektroden 16 gekoppelt. Die Interconnects 44 in dem Metallisierungsniveau 46 definieren einen weiteren Gate-Ring-Käfig, der den durch die Interconnects 32 definierten Gate-Ring-Käfig in dem darunterliegenden Metallisierungsniveau 38 spiegelt. Die Interconnects 40 sind durch Durchkontaktierungen 50 mit den Interconnects 34 gekoppelt und sind dadurch mit den Source/Drain-Bereichen 18 gekoppelt. Die Interconnects 42 sind durch Durchkontaktierungen 52 mit den Interconnects 36 gekoppelt und sind dadurch mit den Source/Drain-Bereichen 20 gekoppelt. Die Durchkontaktierungen 48, 50, 52 stellen vertikale Zwischenverbindungen in der Interconnect-Struktur zwischen den Interconnects 32, 34, 36 und den Interconnects 40, 42, 44 bereit. Die Durchkontaktierungen 48, 50, 52 können aus dem gleichen Material gebildet sein wie die Interconnects 40, 42, 44 und können gleichzeitig mit den Interconnects 40, 42, 44 in einem Dual-Damascene-Prozess gebildet werden.
Unter Bezugnahme auf die 5, in der sich gleiche Bezugszeichen auf gleiche Merkmale in der 4 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens, sind Interconnects 54, 56 als Drähte in einem Metallisierungsniveau 58 der Back-End-of-Line-Interconnect-Struktur gebildet. Das Metallisierungsniveau 58 ist über dem Metallisierungsniveau 46 in der Interconnect-Struktur angeordnet. Das Metallisierungsniveau 58 kann ein drittes Metall(M3)-Niveau der Interconnect-Struktur sein.
Das Metallisierungsniveau 58 umfasst eine Zwischenlagendielektrikumsschicht (nicht gezeigt), die aus einem elektrischen Isolator, wie etwa Siliziumdioxid, zusammengesetzt sein kann. Die Interconnects 54, 56 können aus einem Metall, wie etwa Kupfer, Aluminium, oder Kobalt, zusammengesetzt sein, wobei auch zusätzliche Liner- und Barrierenschichten (z.B. Tantalnitrid, Tantal, Titan, oder Titannitrid) vorhanden sind. Die Interconnects 54, 56 weisen eine parallele oder im Wesentlichen parallele Anordnung auf, in der sich die Interconnects 54 mit den Interconnects 56 in dem Raum über dem Array von aktiven Vorrichtungsbereichen 12 abwechseln. Die Interconnects 54 sind quer oder im Wesentlichen quer zu den Interconnects 40 ausgerichtet, und die Interconnects 56 sind quer oder im Wesentlichen quer zu den Interconnects 42 ausgerichtet. Die Interconnects 54, 56 sind quer zu den Längsachsen 11 der Finnen 10 ausgerichtet.
Die Interconnects 54 sind durch Durchkontaktierungen 60 mit den Interconnects 40 gekoppelt und sind daher mit den Source/Drain-Bereichen 18 gekoppelt. Die Interconnects 56 sind durch Durchkontaktierungen 62 mit den Interconnects 42 gekoppelt und sind daher mit den Source/Drain-Bereichen 20 gekoppelt. Die Durchkontaktierungen 60, 62 stellen vertikale Zwischenverbindungen in der Interconnect-Struktur zwischen den Interconnects 40, 42, und den Interconnects 54, 56 bereit. Die Durchkontaktierungen 60, 62 können aus dem gleichen Material wie die Interconnects 54, 56 gebildet sein und können gleichzeitig mit den Interconnects 54, 56 in einem Damascene-Prozess gebildet werden.
Unter Bezugnahme auf die 6, in der sich gleiche Bezugszeichen auf gleiche Merkmale in der 5 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens, sind Interconnects 64, 66 und querlaufende Interconnects 68, 70 als Drähte in einem Metallisierungsniveau 72 der Back-End-of-Line-Interconnect-Struktur gebildet. Das Metallisierungsniveau 72 ist über dem Metallisierungsniveau 58 in der Interconnect-Struktur angeordnet, wobei das Metallisierungsniveau 58 in einer Ebene zwischen einer das Metallisierungsniveau 72 enthaltenden Ebene und einer das Metallisierungsniveau 46 enthaltenden Ebene positioniert ist. Das Metallisierungsniveau 72 kann ein viertes Metall(M4)-Niveau der Interconnect-Struktur sein. Mehrere Metallisierungsniveaus 38, 46, 58 sind zwischen den Source/Drain-Bereichen 18 und dem Metallisierungsniveau 72 und auch zwischen den Source/Drain-Bereichen 20 und dem Metallisierungsniveau 72 positioniert. Bei einer Ausführungsform können genau drei Metallisierungsniveaus 38, 46, 58 zwischen den Source/Drain-Bereichen 18 und dem Metallisierungsniveau 72 und auch zwischen den Source/Drain-Bereichen 20 und dem Metallisierungsniveau 72 positioniert sein.
Das Metallisierungsniveau 72 umfasst eine Zwischenlagendielektrikumsschicht (nicht gezeigt), die aus einem elektrischen Isolator, wie etwa Siliziumdioxid, zusammengesetzt sein kann. Die Interconnects 64, 66, 68, 70 können aus einem Metall, wie etwa Kupfer, Aluminium, oder Kobalt, zusammengesetzt sein, wobei auch zusätzliche Liner- und Barrierenschichten (z.B. Tantalnitrid, Tantal, Titan, oder Titannitrid) vorhanden sind. Die Interconnects 64 weisen eine parallele oder im Wesentlichen paralelle Anordnung über dem Array von aktiven Vorrichtungsbereichen 12 auf und die Interconnects 44 sind am Umfang des aktiven Vorrichtungsbereichs 12 angeordnet. Die Interconnects 64 sind quer oder im Wesentlichen quer zu den Interconnects 54 im Metallisierungsniveau 58 ausgerichtet, und die Interconnects 66 sind quer oder im Wesentlichen quer zu den Interconnects 56 im Metallisierungsniveau 58 ausgerichtet. Die Interconnects 64, 66 sind parallel zu den Längsachsen 11 der Finnen 10 ausgerichtet.
Die Interconnects 64 sind durch Durchkontaktierungen 74 mit den Interconnects 54 gekoppelt und sind daher mit den Source/Drain-Bereichen 18 gekoppelt. Die Interconnects 66 sind durch Durchkontaktierungen 76 mit den Interconnects 56 gekoppelt und sind daher mit den Source/Drain-Bereichen 20 gekoppelt. Die Durchkontaktierungen 74, 76 stellen vertikale Zwischenverbindungen in der Interconnect-Struktur zwischen den Interconnects 54, 56 und den Interconnects 64, 66 bereit. Die Durchkontaktierungen 74, 76 können aus dem gleichen Material wie die Interconnects 64, 66 gebildet sein und können gleichzeitig mit den Interconnects 64, 66 in einem Damascene-Prozess gebildet werden. Die Source/Drain-Bereiche 18 sind alle durch die Interconnects 64 mit dem querlaufenden Interconnect 68 verbunden, und die Source/Drain-Bereiche 20 sind alle durch die Interconnects 66 mit dem querlaufenden Interconnect 70 verbunden.
Die Interconnects 64 sind an einem Ende mit einer Seitenoberfläche 67 des querlaufenden Interconnects 68 verbunden, der quer oder im Wesentlichen quer zu den Interconnects 64 ausgerichtet ist. Die Interconnects 64 erstrecken sich lateral von der Seitenoberfläche 67 des querlaufenden Interconnects 68 zu der Seitenoberfläche 69 des querlaufenden Interconnects 70 hin, weisen aber jeweilige Enden 80 auf, die je nach Länge mit einer Reihe von unterschiedlichen Zwischenräumen von der Seitenoberfläche 69 enden. Die Interconnects 66 sind an einem Ende mit einer Seitenoberfläche 69 des querlaufenden Interconnects 70 verbunden, der quer oder im Wesentlichen quer zu den Interconnects 66 ausgerichtet ist. Die Interconnects 66 erstrecken sich lateral von der Seitenoberfläche 69 des querlaufenden Interconnects 70 zu der Seitenoberfläche 67 des querlaufenden Interconnects 68 hin, weisen aber jeweilige Enden 86 auf, die je nach Länge mit einer Reihe von unterschiedlichen Zwischenräumen von der Seitenoberfläche 67 enden.
Die Interconnects 64 repräsentieren mehrere Finger von variierender Länge, die alle mit den Source/Drain-Bereichen 18 durch die Interconnects 54 im Metallisierungsniveau 58, die Interconnects 40 im Metallisierungsniveau 46, und die Interconnects 34 im Metallisierungsniveau 38 verbunden sind. Die Interconnects 64 weisen unterschiedliche Längen relativ zu der Seitenoberfläche 67 des querlaufenden Interconnects 68 auf. Aus diesem Grund stellt die Ausrichtung der Interconnects 54 im Metallisierungsniveau 58 parallel zu den Kontakten des höheren Niveaus 28 Verbindungspunkte für die Interconnects 64 bereit, die mit den Source/Drain-Bereichen 18 zu koppeln sind.
Jeder der Interconnects 64 erstreckt sich von der Seitenoberfläche 67 des querlaufenden Interconnects 68 entlang einer Längsachse 78 und endet an einem der Enden 80. Die Längen der Interconnects 64 können zwischen den jeweiligen Abschlussenden 80 und der Seitenoberfläche 67 des querlaufenden Interconnects 68 gemessen werden. Die Längen der Interconnects 64 sind geringer als (d.h. kürzer als) der Abstand d, der die Seitenoberfläche 67 des querlaufenden Interconnects 68 von der Seitenoberfläche 69 des querlaufenden Interconnects 70 trennt. Die Längsachsen 78 können orthogonal zu der Seitenoberfläche 67 des querlaufenden Interconnects 68 und orthogonal zu der Seitenoberfläche 69 des querlaufenden Interconnects 70 orientiert sein.
Die Interconnects 64 können Drähte sein, die rechteckige oder im Wesentlichen rechteckige Querschnitte in einer Ebene aufweisen, die normal zu der Längsachse 78 ist, und die Interconnects 64 weisen Seitenoberflächen oder Seitenwände 82 auf, die die Seitenoberfläche 67 des querlaufenden Interconnects 68 schneiden. Die Seitenwände 82 eines jeden Interconnects 64 enden auch an dem Ende 80, das gegenüber von dem Schnittpunkt mit der Seitenoberfläche 67 des querlaufenden Interconnects 68 ist. Die Breite zwischen den Seitenwänden 82 ist signifikant geringer als die Längen der Interconnects 64. Die Interconnects 64 sind nicht miteinander in dem Raum über den aktiven Bereichen 12 und zwischen den querlaufenden Interconnects 68, 70 verbunden. Stattdessen sind die Seitenwände 82 der individuellen Interconnects 64 durch Spalte getrennt, die durch dielektrisches Material aus der Zwischenlagendielektrikumsschicht derart gefüllt sind, dass die Interconnects 64 über den aktiven Bereichen 12 elektrisch voneinander isoliert sind.
Die Interconnects 64 sind in Sätzen angeordnet, die innerhalb einer dreiecksförmigen Umhüllung eingesetzt sind und weisen ein dreiecksförmiges Layout auf. Die Interconnects 64 weisen einen Pitch in einer lateralen Richtung quer zu den Längsachsen 78 auf. Einer der Interconnects 64 in jedem Satz weist die größte Länge aller Interconnects 64 auf und kann in einer lateralen Richtung zwischen jeweiligen Interconnects 64 kürzerer Länge zentral angeordnet sein. Die Längen der Interconnects 64 nehmen mit zunehmender Trennung von dem Interconnect 64 größter Länge progressiv ab. Beispielsweise können die Längen der Interconnects 64 gemäß einer linearen Funktion progressiv abnehmen. Zwischen angrenzenden Sätzen von Interconnects 64 ist ein Spalt umfasst und repräsentiert einen Raum, dem einer der Interconnects 64 fehlt.
Die Interconnects 66 repräsentierten mehrere Finger variierender Länge, die alle durch die Interconnects 56 im Metallisierungsniveau 58, die Interconnects 42 im Metallisierungsniveau 46, und die Interconnects 36 im Metallisierungsniveau 38 mit den Source/Drain-Bereichen 20 verbunden sind. Die Interconnects 66 weisen unterschiedliche Längen relativ zu der Seitenoberfläche 69 des querlaufenden Interconnects 70 auf. Aus diesem Grund stellt die Ausrichtung der Interconnects 56 im Metallisierungsniveau 58 parallel zu den Kontakten des höheren Niveaus 30 Verbindungspunkte für die Interconnects 66 bereit, die mit den Source/Drain-Bereichen 20 zu koppeln sind.
Jeder der Interconnects 66 erstreckt sich von der Seitenoberfläche 69 des querlaufenden Interconnects 70 entlang einer Längsachse 84 und endet an einem der Enden 86. Die Längen der Interconnects 66 können zwischen den jeweiligen Abschlussenden 86 und der Seitenoberfläche 69 des querlaufenden Interconnects 70 gemessen werden. Die Längen der Interconnects 66 sind geringer als (d.h. kürzer als) der Abstand, d, der die Seitenoberfläche 67 des querlaufenden Interconnects 68 von der Seitenoberfläche 69 des querlaufenden Interconnects 70 trennt. Die Längsachsen 84 können orthogonal zur Seitenoberfläche 67 des querlaufenden Interconnects 68 und orthogonal zur Seitenoberfläche 69 des querlaufenden Interconnects 70 orientiert sein.
Die Interconnects 66 können Drähte sein, die rechteckige oder im Wesentlichen rechteckige Querschnitte in einer Ebene aufweisen, die normal zu der Längsachse 84 ist, und die Interconnects 66 weisen Seitenoberflächen oder Seitenwände 88 auf, die die Seitenoberfläche 69 des querlaufenden Interconnects 70 schneiden. Die Seitenwände 88 jedes Interconnects 66 enden auch an dem Ende 86, das gegenüber von dem Schnittpunkt mit der Seitenoberfläche 69 des querlaufenden Interconnects 70 ist. Die Breite zwischen den Seitenwänden 88 ist signifikant geringer als die Längen der Interconnects 66. Die Interconnects 66 sind in dem Raum über den aktiven Bereichen 12 und zwischen den querlaufenden Interconnects 68, 70 miteinander nicht verbunden. Stattdessen sind die Seitenwände 88 der individuellen Interconnects 66 durch Spalte getrennt, die durch das dielektrische Material von der Zwischenlagendielektrikumsschicht derart gefüllt sind, dass die Interconnects 66 über den aktiven Bereichen 12 voneinander elektrisch isoliert sind.
Die Interconnects 66 sind in Sätzen angeordnet, die innerhalb einer dreiecksförmigen Umhüllung eingesetzt sind und weisen ein dreiecksförmiges Layout auf. Die Interconnects 66 weisen einen Pitch in einer lateralen Richtung quer zu den Längsachsen 84 auf. Einer der Interconnects 66 in jedem Satz weist die größte Länge aller Interconnects 66 auf und kann in einer lateralen Richtung zwischen jeweiligen Interconnects 66 kürzerer Länge zentral angeordnet sein. Die Längen der Interconnects 66 nehmen mit zunehmender Trennung von dem Interconnect 66 größter Länge progressiv ab. Beispielsweise können die Längen der Interconnects 66 gemäß einer linearen Funktion progressiv abnehmen. Zwischen angrenzenden Sätzen von Interconnects 66 ist ein Spalt umfasst und repräsentiert einen Raum, dem einer der Interconnects 66 fehlt.
Die dreiecksförmige Umhüllung und das dreiecksförmige Layout der Interconnects 64 sind in einer Querrichtung (z.B. der positiven x-Richtung) orientiert, und die dreiecksförmige Umhüllung und das dreiecksförmige Layout der Interconnects 66 sind in einer entgegengesetzten Querrrichtung (z.B. der negativen x-Richtung) orientiert. Das dreiecksförmige Layout der Interconnects 64 in einem gegebenen Satz und das dreiecksförmige Layout der Interconnects 66 in einem gegebenen Satz können eine angrenzende Platzierung in dem Layout aufweisen. Die Längsachsen 78 der Interconnects 64 können kollinear mit den Längsachsen 84 der Interconnects 66 ausgerichtet sein. Wo die Längsachsen 78, 84 kollinear ausgerichtet sind, sind die Abschlussenden 80 der Interconnects 64 von den Abschlussenden 86 der Interconnects 64 durch jeweilige Spalte beabstandet.
Die Räume zwischen den Interconnects 64, 66, der Raum zwischen dem Abschlussende 80 des längsten Interconnects 64 und dem querlaufenden Interconnect 68, der Raum zwischen dem Abschlussende 86 des längsten Interconnects 66 und dem querlaufenden Interconnect 70, und die Räume zwischen den Abschlussenden 80 der Interconnects 64 und den Abschlussenden 86 der Interconnects 66 sind durch Abschnitte von dielektrischem Material von der Zwischenlagendielektrikumsschicht des Metallisierungsniveaus 72 gefüllt. Das dielektrische Material, das die Interconnects 64, 66, 68, 70 umgibt, stellt eine elektrische Isolierung zwischen den Verbindungen zu den Source/Drain-Bereichen 18 und den Verbindungen zu den Source/Drain-Bereichen 20 bereit.
Die Interconnects 64 können die Gleichmäßigkeit einer Stromverteilung für die Source/Drain-Bereiche 18, während des Betriebs, aufgrund der Mehrere-Längen-, Mehrere-Finger-Anordnung mit einem dreiecksförmigen Layout über den Source/Drain-Bereichen 18 verbessern. In ähnlicherWeise können die Interconnects 66 die Gleichmäßigkeit einer Stromverteilung für die Source/Drain-Bereiche 20, während des Betriebs, aufgrund der Mehrere-Längen-, Mehrere-Finger-Anordnung mit einem dreiecksförmigen Layout über den Source/Drain-Bereichen 20 verbessern. In jedem Fall kann der elektrische Widerstand ohne Nachteil für den Chipbereich reduziert werden. Die erfinderische Interconnect-Struktur kann im Zusammenhang mit anderen Typen von großflächigen Vorrichtungen, wie etwa großflächige Bulk-Vorrichtungen oder großflächige Silizium-auf-Isolator-Vorrichtungen, verwendet werden.
Die oben beschriebenen Verfahren werden bei der Fertigung von Chips mit integriertem Schaltkreis verwendet. Die resultierenden Chips mit integriertem Schaltkreis können durch den Fertiger in Roh-Wafer-Form (das heißt, als einzelner Wafer, der mehrere ungehäuste Chips aufweist), als nackter Chip (bare die), oder in einer gehäusten Form vertrieben werden. Der Chip kann mit anderen Chips, diskreten Schaltelementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder einem Zwischenprodukt oder einem Endprodukt integriert sein. Das Endprodukt kann irgendein Produkt sein, das Chips mit integriertem Schaltkreis umfasst, wie etwa Computerprodukte, die einen zentralen Prozessor aufweisen, oder Smartphones.
Bezugnahmen hierin auf Ausdrücke, die durch eine Näherungssprache modifiziert sind, wie „etwa“, „ungefähr“, und „im Wesentlichen“, sollen nicht auf den spezifizierten präzisen Wert beschränkt sein. Die Näherungssprache kann der Präzision eines Instruments entsprechen, das verwendet wird, um den Wert zu messen, und kann, falls nicht anderweitig abhängig von der Präzision des Instruments, +/- 10% des(der) angegebenen Werts(Werte) sein.
Bezugnahmen hierin auf Ausdrücke wie „vertikal“, „horizontal“, etc. erfolgen beispielhaft und nicht zur Beschränkung, um einen Referenzrahmen zu festzulegen. Der Ausdruck „horizontal“ wie hierin verwendet, ist als eine Ebene definiert, die parallel zu einer konventionellen Ebene eines Halbleitersubstrats ist, ungeachtet seiner tatsächlichen dreidimensionalen räumlichen Ausrichtung. Die Begriffe „vertikal“ and „normal“ beziehen sich auf eine Richtung, die senkrecht zur Horizontalen, wie gerade definiert, ist. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
Ein Merkmal „verbunden“ oder „gekoppelt“ an ein anderes oder mit einem anderen Merkmal kann an das oder mit dem anderen Merkmal direkt verbunden oder gekoppelt sein oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist. Ein Merkmal „an“ einem anderen Merkmal oder es „kontaktierend“ kann direkt an oder in direktem Kontakt mit dem anderen Merkmal sein, oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann „direkt an“ oder in „direktem Kontakt“ mit einem anderen Merkmal sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann „indirekt an“ oder in „indirektem Kontakt“ mit einem anderen Merkmal sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist..
Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims

Struktur umfassend: eine Vielzahl von aktiven Vorrichtungsbereichen (12); und ein erstes Metallisierungsniveau (72) umfassend einen ersten querlaufenden Interconnect (68) mit einer ersten Seitenoberfläche (67) und eine erste Vielzahl von Interconnects (64), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei jeder der ersten Vielzahl von Interconnects (64) mit der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) gekoppelt ist, und die erste Vielzahl von Interconnects (64) ein erstes dreiecksförmiges Layout und eine erste Vielzahl von Längen innerhalb des ersten dreiecksförmigen Layouts aufweisen.
Struktur nach Anspruch 1, wobei jeder der ersten Vielzahl von Interconnects (64) entlang einer jeweiligen Längsachse (78) fluchtend ausgerichtet ist, die orthogonal zu der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) orientiert ist, und die erste Vielzahl von Längen der ersten Vielzahl von Interconnects (64) relativ zu der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) gemessen werden.
Struktur nach Anspruch 1, wobei jeder der ersten Vielzahl von Interconnects (64) ein Abschlussende (80) gegenüber von der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) aufweist.
Struktur umfassend: eine Vielzahl von aktiven Vorrichtungsbereichen (12); und ein erstes Metallisierungsniveau (72) umfassend eine erste Vielzahl von Interconnects (64), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind und eine zweite Vielzahl von Interconnects (66), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei die erste Vielzahl von Interconnects (64) ein erstes dreiecksförmiges Layout und eine erste Vielzahl von Längen innerhalb des ersten dreiecksförmigen Layouts aufweisen, und die zweite Vielzahl von Interconnects (66) ein zweites dreiecksförmiges Layout mit einer zweiten Vielzahl von Längen innerhalb des zweiten dreiecksförmigen Layouts aufweisen.
Struktur nach Anspruch 4, wobei das erste dreiecksförmige Layout und das zweite dreiecksförmige Layout in entgegengesetzten Richtungen orientiert sind.
Struktur nach Anspruch 4, wobei das erste Metallisierungsniveau (72) einen ersten querlaufenden Interconnect (68) mit einer ersten Seitenoberfläche (67) und einen zweiten querlaufenden Interconnect (70) mit einer zweiten Seitenoberfläche (69) umfasst, wobei jeder der ersten Vielzahl von Interconnects (64) mit der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) gekoppelt ist, und jeder der zweiten Vielzahl von Interconnects (66) mit der zweiten Seitenoberfläche (69) des zweiten querlaufenden Interconnects (70) gekoppelt ist.
Struktur nach Anspruch 6, wobei das erste dreiecksförmige Layout in einer ersten Richtung relativ zu der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) orientiert ist, das zweite dreiecksförmige Layout in einer zweiten Richtung relativ zu der zweiten Seitenoberfläche (69) des zweiten querlaufenden Interconnects (70) orientiert ist, und die erste Richtung entgegengesetzt zu der zweiten Richtung ist.
Struktur nach Anspruch 6, wobei die erste Vielzahl von Interconnects (64) zwischen der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) und der zweiten Seitenoberfläche (69) des zweiten querlaufenden Interconnects (70) positioniert sind, und die zweite Vielzahl von Interconnects (66) zwischen der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) und der zweiten Seitenoberfläche (69) des zweiten querlaufenden Interconnects (70) positioniert sind.
Struktur nach Anspruch 1, ferner umfassend: ein zweites Metallisierungsniveau (58) umfassend eine zweite Vielzahl von Interconnects (54, 56), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei die zweite Vielzahl von Interconnects (54, 56) quer zu der ersten Vielzahl von Interconnects (64) ausgerichtet sind, und die zweite Vielzahl von Interconnects (66) mit der ersten Vielzahl von Interconnects (64) gekoppelt sind.
Struktur nach Anspruch 9, wobei das zweite Metallisierungsniveau (58) zwischen dem ersten Metallisierungsniveau (72) und der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert ist, und ferner umfassend: eine Vielzahl von Feldeffekttransistoren in der Vielzahl von aktiven Vorrichtungsbereichen (12), wobei die Vielzahl von Feldeffekttransistoren eine Vielzahl von Source/Drain-Bereichen (18, 20) umfassen, die durch die zweite Vielzahl von Interconnects (66) mit der ersten Vielzahl von Interconnects (64, 66) gekoppelt sind.
Struktur nach Anspruch 10, wobei die Vielzahl von Feldeffekttransistoren eine Vielzahl von Halbleiter-Finnen umfassen, wobei die erste Vielzahl von Interconnects (64) quer zu der Vielzahl von Halbleiter-Finnen ausgerichtet sind, und die zweite Vielzahl von Interconnects (54, 56) quer zu der Vielzahl von Halbleiter-Finnen ausgerichtet sind.
Struktur nach Anspruch 10, ferner umfassend: ein drittes Metallisierungsniveau (38, 46) umfassend eine dritte Vielzahl von Interconnects (34, 36, 40, 42), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei die dritte Vielzahl von Interconnects (34, 36, 40, 42) parallel zu der ersten Vielzahl von Interconnects (64) orientiert sind, wobei die dritte Vielzahl von Interconnects (34, 36, 40, 42) quer zu der zweiten Vielzahl von Interconnects (54, 56) orientiert sind, und die dritte Vielzahl von Interconnects (34, 36, 40, 42) durch die zweite Vielzahl von Interconnects (54, 56) mit der ersten Vielzahl von Interconnects (64) gekoppelt sind.
Struktur nach Anspruch 12, wobei die Vielzahl von Feldeffekttransistoren eine Vielzahl von Halbleiter-Finnen umfassen, wobei die erste Vielzahl von Interconnects (64) quer zu der Vielzahl von Halbleiter-Finnen ausgerichtet sind, die zweite Vielzahl von Interconnects (64, 66) quer zu der Vielzahl von Halbleiter-Finnen ausgerichtet sind, und die dritte Vielzahl von Interconnects (34, 36, 40, 42) parallel zu der Vielzahl von Halbleiter-Finnen ausgerichtet sind.
Verfahren umfassend: Bilden einer Vielzahl von aktiven Vorrichtungsbereichen (12); und Bilden eines ersten Metallisierungsniveaus (72) umfassend einen ersten querlaufenden Interconnect (68) mit einer ersten Seitenoberfläche (67) und eine erste Vielzahl von Interconnects (64), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei jeder der ersten Vielzahl von Interconnects (64) mit der ersten Seitenoberfläche (67) des ersten querlaufenden Interconnects (68) gekoppelt ist, wobei die erste Vielzahl von Interconnects (64) ein erstes dreiecksförmiges Layout und eine erste Vielzahl von Längen innerhalb des ersten dreiecksförmigen Layouts aufweisen.
Verfahren nach Anspruch 14, wobei das erste Metallisierungsniveau (72) eine zweite Vielzahl von Interconnects (66) umfasst, die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei die zweite Vielzahl von Interconnects (66) ein zweites dreiecksförmiges Layout mit einer zweiten Vielzahl von Längen innerhalb des zweiten dreiecksförmigen Layouts aufweisen.
Verfahren nach Anspruch 15, wobei das erste dreiecksförmige Layout und das zweite dreiecksförmige Layout in entgegengesetzten Richtungen orientiert sind.
Verfahren nach Anspruch 14, ferner umfassend: Bilden eines zweiten Metallisierungsniveaus (58) umfassend eine zweite Vielzahl von Interconnects (54, 56), die über der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert sind, wobei die zweite Vielzahl von Interconnects (54, 56) quer zu der ersten Vielzahl von Interconnects (64) ausgerichtet sind, und die zweite Vielzahl von Interconnects (54, 56) mit der ersten Vielzahl von Interconnects (64) gekoppelt sind.
Verfahren nach Anspruch 17, wobei das zweite Metallisierungsniveau (58) zwischen dem ersten Metallisierungsniveau (72) und der Vielzahl von aktiven Vorrichtungsbereichen (12) positioniert wird, und ferner umfassend: Bilden einer Vielzahl von Feldeffekttransistoren in der Vielzahl von aktiven Vorrichtungsbereichen (12), wobei die Vielzahl von Feldeffekttransistoren eine Vielzahl von Source/Drain-Bereichen (18, 20) umfassen, die durch die zweite Vielzahl von Interconnects (54, 56) mit der ersten Vielzahl von Interconnects (64) gekoppelt sind.
Verfahren nach Anspruch 18, wobei die Vielzahl von Feldeffekttransistoren eine Vielzahl von Halbleiter-Finnen umfassen, wobei die erste Vielzahl von Interconnects (64) quer zu der Vielzahl von Halbleiter-Finnen ausgerichtet sind, und die zweite Vielzahl von Interconnects (54, 56) quer zu der Vielzahl von Halbleiter-Finnen ausgerichtet sind.