DE102020104161A1 - Bipolartransistor mit gate über anschlüssen - Google Patents

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Ming-Shuan Li
Chin-Te Su
Ying-Keung Leung
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract

Ausführungsformen betreffen eine Vorrichtung, die Folgendes aufweist: eine erste Gruppe von Finnen, wobei ein Emitter eines Bipolartransistors (BJT) über der ersten Gruppe von Finnen angeordnet ist; eine zweite Gruppe von Finnen, wobei eine Basis des BJT über der zweiten Gruppe von Finnen angeordnet ist; und eine dritte Gruppe von Finnen, wobei ein Kollektor des BJT über der dritten Gruppe von Finnen angeordnet ist. Eine erste Gatestruktur ist über der ersten Gruppe von Finnen benachbart zu dem Emitter angeordnet. Eine zweite Gatestruktur ist über der zweiten Gruppe von Finnen benachbart zu der Basis angeordnet. Eine dritte Gatestruktur ist über der dritten Gruppe von Finnen benachbart zu dem Kollektor angeordnet. Die erste Gatestruktur, die zweite Gatestruktur und die dritte Gatestruktur sind physisch und elektrisch getrennt.

Description

  • Hintergrund
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsbereichen zum Einsatz, wie zum Beispiel in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass nacheinander isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleiter-Materialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um darauf Schaltkreiskomponenten und -elemente herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerungen der kleinsten Strukturbreite weiter, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn jedoch die kleinsten Strukturbreiten verringert werden, entstehen zusätzliche Probleme, die angegangen werden sollten.
  • Ein Bipolartransistor (BJT) weist eine Basis, einen Kollektor und einen Emitter auf. BJTs werden von zwei pn-Übergängen gebildet, die Rückseite an Rückseite angeordnet sind, wobei einer der Bereiche von beiden Übergängen verwendet wird. Durch diese Anordnung entsteht entweder ein pnp-Bipolartransistor oder ein npn-Bipolartransistor. Bei BJTs wird der Stromfluss durch den Emitter und den Kollektor von der Spannung an der Basis und dem Emitter gesteuert. Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, sind verschiedene Verfahren zum Verbessern der BJT-Bauelementleistung implementiert worden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Top-Down-Ansicht eines Bipolartransistor-Bauelements gemäß einigen Ausführungsformen.
    • 2 zeigt eine perspektivische Darstellung eines Bipolartransistor-Bauelements gemäß einigen Ausführungsformen.
    • Die 3a und 3b zeigen Schaltbilder für Bipolartransistoren gemäß einigen Ausführungsformen.
    • Die 4 bis 40 zeigen verschiedene Darstellungen von Zwischenstufen bei der Herstellung eines Bipolartransistors gemäß einigen Ausführungsformen.
    • 41 zeigt eine Top-Down-Ansicht eines Bipolartransistor-Bauelements gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Bei einigen Ausführungsformen werden BJTs bereitgestellt, die aus Finnen-Feldeffekttransistoren (FinFETs) mit FinFET-Prozessen hergestellt werden. Eine Reihe von p-FinFETs kann verbunden werden, um einen BJT-Kollektoranschluss herzustellen, eine Reihe von n-FinFETs kann verbunden werden, um einen BJT-Basisanschluss herzustellen, und eine Reihe von p-FinFETs kann verbunden werden, um einen BJT-Emitteranschluss herzustellen. Ein Source/Drain jedes der Reihe von FinFETs kann elektrisch zusammengeschaltet werden und kann außerdem mit Gateelektroden der FinFETs elektrisch verbunden werden. Wenn sie durch ein Substrat entsprechend miteinander in Kontakt gebracht werden, entsteht ein lateraler BJT. Zum Beispiel ist in diesem Fall der BJT ein pnp-BJT. Gatestrukturen der FinFETs können eine Polysilizium-Gatestruktur oder eine Metall-Gatestruktur umfassen. Bei der Herstellung des BJT können die Gatestrukturen sich über die Anschlüsse erstrecken und in einem späteren Prozess zertrennt werden, oder sie können sich über bestimmte der Anschlüsse erstrecken und in einem späteren Prozess zertrennt werden, oder sie können so hergestellt werden, dass sie sich über jeden einzelnen Anschluss erstrecken. Um die Leistung der BJTs zu verbessern, wird bei einigen Ausführungsformen die Gatestruktur über dem Emitteranschluss von der Gatestruktur über dem Basisanschluss getrennt. Bei einigen Ausführungsformen wird außerdem die Oberfläche der BJTs vergrößert, um einen entsprechenden Abstand zwischen diesen Gatestrukturen vorzusehen, um einen Leckverlust von einer Gatestruktur zur nächsten zu verhindern oder zu verringern. Es ist festzustellen, dass durch Trennen der Gatestrukturen die Stabilität der Basis-Emitter-Spannung ΔVbe um etwa 50 % verbessert wird. Bei einigen Ausführungsformen können außerdem die Gatestrukturen mit den jeweiligen Sources/Drains des Basisanschlusses, des Kollektoranschlusses und des Emitteranschlusses verbunden werden.
  • 1 zeigt eine Top-Down-Ansicht eines BJT 100 nach einer Zwischenstufe der Herstellung gemäß einigen Ausführungsformen. 1 kann zum Beispiel als eine Top-Down-Ansicht nach dem Prozess angesehen werden, die nachstehend unter Bezugnahme auf 14 beschrieben wird. Der BJT 100 umfasst einen BJT 12 und einen BJT 14, wobei der BJT 12 ein erster lateraler BJT mit einem Emitteranschluss 206, einem Basisanschluss 208 und einem Kollektoranschluss 212 ist und der BJT 14 ein zweiter lateraler BJT mit dem Emitteranschluss 206, einem Basisanschluss 210 und einem Kollektoranschluss 214 ist. In 1 wird ein aktiver Bereich des BJT 100 durch eine Länge L1 und eine Breite W1 definiert. Eine Gesamtlänge L1 des BJT 100 kann etwa 3 µm bis etwa 5 µm, z. B. etwa 3,6 µm, betragen, aber es werden auch andere Werte in Betracht gezogen. Die Länge L1 kann so gewählt werden, dass eine Fehlanpassung zwischen einem parasitären BJT (der später beschrieben wird) in dem Substrat und den lateralen BJTs (z. B. dem BJT 12 und dem BJT 14) gesteuert wird. Die Breite W1 kann etwa 1,5 µm bis etwa 3,5 µm, z. B. etwa 2,5 µm, betragen, aber es werden auch andere Werte in Betracht gezogen.
  • Der BJT 100 kann als zwei getrennte BJTs, und zwar als der BJT 12 und der BJT 14, die einen gemeinsamen Emitteranschluss 206 verwenden, aufgefasst werden, wie es in dem Schaltbild von 3a dargestellt ist. Bei einigen Ausführungsformen können jedoch der Basisanschluss 208 des BJT 12 und der Basisanschluss 210 des BJT 14 zum Beispiel in einer Metallisierungsschicht zusammengeschaltet werden, um die Anschlüsse miteinander zu verbinden. Ebenso können der Kollektoranschluss 212 des BJT 12 und der Kollektoranschluss 214 des BJT 14 zum Beispiel in einer Metallisierungsschicht zusammengeschaltet werden, um die Anschlüsse miteinander zu verbinden. Wenn der BJT 12 und der BJT 14 miteinander verbunden werden, wie es in dem Schaltbild von 3b gezeigt ist, können sie wirksam als ein einziger BJT 100 mit einer Länge von etwa 2 · L1 fungieren.
  • In dem aktiven Bereich werden Gatestrukturen 310, 320, 330, 340 und 350 über Finnen oder Halbleiterstreifen (Finnen 212, 208, 206, 210 bzw. 214) über dem Substrat positioniert. Insbesondere sind in 1 vier Zeilen a, b, c und d von Gatestrukturen bezeichnet, aber es dürfte wohlverstanden sein, dass weitere Zeilen verwendet werden können. Bei einigen Ausführungsformen können in einem einzigen BJT 15 bis 40 Zeilen von Gates verwendet werden, die über jeweiligen Finnen 212, 208, 206, 210 und 214 angeordnet sind. Bei einigen Ausführungsformen können in einem einzigen BJT 20 bis 30, 1 bis 15 oder 40 bis 55 Zeilen von Gates verwendet werden, und bei anderen Ausführungsformen können mehr als 55 Zeilen von Gates verwendet werden. Zwischen den einzelnen Gatestrukturen 310, 320, 330, 340 und 350 sind ein jeweiliger epitaxialer Kollektorbereich 82, epitaxialer Basisbereich 84, epitaxialer Emitterbereich 86, epitaxialer Basisbereich 84 und epitaxialer Kollektorbereich 82 angeordnet. Diese epitaxialen Bereiche sind den Source-/Drain-Bereichen eines FinFET ähnlich, und sie werden elektrisch zusammengeschaltet, um die entsprechenden BJT-Anschlüsse herzustellen.
  • Außerhalb des aktiven Bereichs, in einem inaktiven Bereich, umschließt ein STI-Bereich 240 (STI: flache Grabenisolation) den aktiven Bereich. Der STI-Bereich 240 erstreckt sich auch zwischen den Finnen 212, 208, 206, 210 und 214 und wird nachstehend näher beschrieben. Inaktive Gates 360 in dem inaktiven Bereich können Dummy-Gates, Polysiliziumgates oder Metallgates sein. Wenn die Gates Metallgates oder Polysiliziumgates sind, erreicht keine Metallisierung die inaktiven Gates 360, und sie sind elektrisch floatend.
  • Als ein Bezugspunkt sind dotierte Wannenbereiche des Substrats in 1 angegeben. Eine p-Wanne 106 ist mit p-Dotanden dotiert und entspricht dem gemeinsamen Emitteranschluss des BJT 100 (der von dem BJT 12 und dem BJT 14 gemeinsam verwendet wird). N-Wannen 108 und 110 sind mit n-Dotanden dotiert und entsprechen Basisanschlüssen des BJT 100. P-Wannen 112 und 114 sind mit p-Dotanden dotiert und entsprechen Kollektoranschlüssen des BJT 100. Die Finnen 212, 208, 206, 210 und 214 werden von diesen dotierten Wannenbereichen hergestellt (wie es später in anderen Figuren gezeigt ist und unter Bezugnahme auf diese näher beschrieben wird).
  • Im Allgemeinen werden ähnliche Bezugssymbole in 1 zur Bezugnahme auf ähnliche Bezugssymbole in den anderen Figuren verwendet, wenn nicht anders angegeben. Diese Bezugssymbole können in einem Zwischenprozess verwendet werden, sodass sich der bezeichnete Gegenstand von einem Prozess zum anderen ändern kann, auch wenn sein Bezugssymbol möglicherweise nicht geändert wird.
  • 1 zeigt außerdem, dass die Gatestrukturen 320 über den Finnen 208 mit einem Abstand W2 (Breite W2) von den Gatestrukturen 330 über den Finnen 206 seitlich beabstandet sind. Bei einigen Ausführungsformen beträgt ein Ende-Ende-Abstand von den Gatestrukturen 320 bis zu den Gatestrukturen 330 (und von den Gatestrukturen 330 bis zu den Gatestrukturen 340) etwa 100 nm bis etwa 400 nm, z. B. etwa 150 nm. Ein Mindestabstand W2 kann mindestens 100 nm bis etwa 120 nm, z. B. etwa 110 nm, betragen, um den Leckverlust zu senken und die Entwurfsbeschränkungen einzuhalten. Ein Abstand W3 zwischen den Gatestrukturen 320 und den Gatestrukturen 310 (und zwischen den Gatestrukturen 340 und den Gatestrukturen 350) kann etwa 200 nm bis etwa 500 nm, z. B. etwa 250 nm, betragen.
  • Ein bestimmter Teil des BJT 100 ist durch einen gestrichelten Kasten 10 definiert, der der Einfachheit halber als ein Bauelement 10 oder ein BJT 10 bezeichnet werden kann. Dieser Teil des BJT 100 wird für die Schnittansichten und perspektivischen Darstellungen verwendet, die in den späteren Figuren gezeigt sind. Es dürfte klar sein, dass diese Darstellungen des BJT 10 verwendet werden können, um jede Ausführungsform darzustellen, die den Ausführungsformen entspricht, die hier erörtert werden.
  • 1 zeigt außerdem Schnittansichten, auf die in den späteren Figuren Bezug genommen wird. Diese Schnittansichten sind in jeder Figur bezeichnet. Eine Schnittansicht A - A verläuft entlang einer Längsachse von Gates 310a, 320a, 330a, 340a und 350a (wobei 310a zum Beispiel ein Gate 310 in Zeile a darstellt) und in einer Richtung, die zum Beispiel senkrecht zu einer Richtung der Finnen 206, 208, 210, 212 und 214 ist. Eine Schnittansicht B - B ist parallel zu der Schnittansicht A - A und verläuft durch die epitaxialen Kollektorbereiche 82, die epitaxialen Basisbereiche 84 und die epitaxialen Emitterbereiche 86. Eine Schnittansicht C - C ist senkrecht zu der Schnittansicht A - A und verläuft entlang einer Längsachse der Finnen 206. Eine Schnittansicht D - D ist parallel zu der Schnittansicht C - C und erstreckt sich zwischen den epitaxialen Basisbereichen 84 und den epitaxialen Emitterbereichen 86 entlang dem STI-Bereich 240.
  • 2 zeigt eine perspektivische Darstellung des BJT 10 (des Teils des BJT 100 von 1). 2 zeigt außerdem die Querschnitte, auf die in späteren Figuren (10 und 11, 15 bis 26 und 28 bis 40) Bezug genommen wird. 2 zeigt die n-Wannen 108 und 110 und die p-Wannen 106, 112 und 114, die vorstehend kurz erörtert worden sind. Außerdem zeigt 2 eine tiefe n-Wanne 104 sowie den STI-Bereich 240 und die Finnen 206, 208, 210, 212 und 214. Darüber hinaus sind die Gatestrukturen 310, 320, 330, 340 und 350 in den Zeilen a, b, c und d sowie die jeweiligen entsprechenden epitaxialen Kollektorbereiche 82, der epitaxiale Basisbereich 84, der epitaxiale Emitterbereich 86, der epitaxiale Basisbereich 84 und der epitaxiale Kollektorbereich 82 dargestellt.
  • Die vorliegende Erfindung offenbart ein Herstellungsverfahren für einen BJT gemäß einigen Ausführungsformen. Der BJT kann bei bestimmten Ausführungsformen der vorliegenden Erfindung auf massiven Siliziumsubstraten hergestellt werden. Alternativ kann der BJT auf einem Silizium-auf-Isolator-Substrat (SOI-Substrat) oder einem Germanium-auf-Isolator-Substrat (GOI-Substrat) hergestellt werden. Außerdem kann bei einigen Ausführungsformen das Siliziumsubstrat andere leitfähige Schichten oder andere Halbleiterelemente, wie etwa Transistoren, Dioden oder dergleichen, aufweisen. Die Ausführungsformen sind jedoch nicht darauf beschränkt.
  • 3a zeigt einen Teil eines Schaltbilds für den BJT 100, der bei einigen Ausführungsformen ein Paar p-BJTs mit einem gemeinsamen Emitter aufweist. Der BJT 12 ist durch seinen Emitter mit dem BJT 14 verbunden. Basissignale und Emittersignale jedes der BJTs können an anderer Stelle in der Schaltung gekoppelt werden. 3b zeigt einen Teil eines Schaltbilds für den BJT 100 bei einer anderen Ausführungsform für ein Paar p-BJTs mit einem gemeinsamen Emitter, einer gemeinsamen Basis und einem gemeinsamen Kollektor, und bei dieser Ausführungsform wird das Paar BJTs effektiv zu einem einzigen BJT-Bauelement vereint. Bei den dargestellten Ausführungsformen, die nachstehend näher beschrieben werden, wird zwar ein Paar BJTs mit einem gemeinsamen Emitter hergestellt, aber es können auch andere Anordnungen in Betracht gezogen und verwendet werden.
  • Die 4 bis 40 zeigen verschiedene Darstellungen von Zwischenstufen eines Verfahrens zum Herstellen eines BJT 10 gemäß einigen Ausführungsformen. Die 4 bis 9, 12 bis 14 und 27 sind perspektivische Darstellungen, und die 10 und 11, 15 bis 26 und 28 bis 40 sind Schnittansichten. Die nachstehende Beschreibung entspricht zwar der Herstellung einer bestimmten Anordnung für einen p-BJT (pnp-BJT oder pBJT), aber es ist klar, dass das nachstehende Verfahren auch zum Herstellen von Abwandlungen der beschriebenen Anordnungen verwendet werden kann, die ebenfalls innerhalb des Schutzumfangs der Ausführungsformen liegen. Zum Beispiel können mehr oder weniger Gatestrukturen, mehr oder weniger Finnen, Längen oder Breiten, Abstände, eine Polarität (Typ) und eine Konzentration von Dotanden und dergleichen wie gewünscht angepasst werden.
  • In 4 wird ein Halbleitersubstrat 102 bereitgestellt. In 4 ist ein Teil des Halbleitersubstrats 102 gezeigt. Bei einigen Ausführungsformen ist das Halbleitersubstrat 102 ein kristallines Siliziumsubstrat (z. B. ein Wafer). Das Halbleitersubstrat 102 kann ein p-Substrat sein, das heißt, das Halbleitersubstrat 102 kann mit p-Dotanden (die auch als p-Dotierungsstoffe bezeichnet werden) dotiert sein. Das Halbleitersubstrat 102 kann außerdem dotierte Wannen aufweisen, die mit n- oder p-Dotanden dotiert sind, sodass Wannenbereiche entstehen, die in Abhängigkeit von den Entwurfsanforderungen n-dotierte Wannen oder p-dotierte Wannen sind. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat, hergestellt. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitersubstrat 102 Folgendes aufweisen: einen elementaren Halbleiter, wie etwa Silizium oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenphosphid; oder Kombinationen davon.
  • Die n-Wanne 104 ist eine tiefe n-Wanne. Die n-Wanne 104 ist zum Beispiel mit n-Dotanden dotiert und ist unter anderen Wannen angeordnet, die in dem Substrat 102 hergestellt sind. Die n-Wanne 104 erstreckt sich außerdem über eine Unterseite der anderen Wannen, die in dem Substrat 102 an dessen Oberfläche hergestellt sind. Die n-Wanne 104 kann dadurch hergestellt werden, dass Bereiche des Substrats 102, die nicht implantiert werden sollen, maskiert werden und eine tiefe Implantation von n-Dotierungsstoffen durchgeführt wird. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen oder eine Kombination davon sein, und sie können mit einer Konzentration von gleich oder kleiner als 1019 cm-3, z. B. von etwa 1016 cm-3 bis etwa 1019 cm-3, in die n-Wanne 104 implantiert werden, aber es können auch andere Konzentrationen in Betracht gezogen und verwendet werden.
  • Die p-Wanne 106 wird mit p-Dotanden dotiert und wird so hergestellt, dass sie sich über eine Breite eines mittleren Teils des dargestellten Substrats 102 erstreckt. Die n-Wanne 108 und die n-Wanne 110 werden auf beiden Seiten der p-Wanne 106 hergestellt. Die p-Wanne 112 und die p-Wanne 114 werden auf beiden Seiten der n-Wanne 108 bzw. der n-Wanne 110 hergestellt. Die p-Wanne 106 dient als ein gemeinsamer Emitter für ein Paar BJTs, die in dem Bauelement 10 (siehe 1a) hergestellt sind. Bei einigen Ausführungsformen können die Kollektoren und die Basen des Paars BJTs ebenfalls zusammengeschaltet werden, um effektiv einen einzigen BJT herzustellen (siehe 1b). Die n-Wanne 108 und die n-Wanne 110 dienen als eine jeweilige Basis für jeden BJT des Paars BJTs, und die p-Wanne 112 und die p-Wanne 114 dienen als ein jeweiliger Kollektor für jeden BJT des Paars BJTs.
  • Die Implantation von Dotanden in die unterschiedlichen Wannenarten kann mittels eines Fotoresists oder anderer Masken (nicht dargestellt) erreicht werden. Zum Beispiel kann ein Fotoresist über dem Substrat 102 hergestellt werden. Das Fotoresist wird strukturiert, um die p-Wanne 106, die p-Wanne 112 und die p-Wanne 114 des Substrats 102 freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem p-Dotierungsstoff in die p-Wanne 106, die p-Wanne 112 und die p-Wanne 114 durchgeführt, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass p-Dotierungsstoffe in die p-Wanne 106, die p-Wanne 112 und die p-Wanne 114 implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, und sie können mit einer Konzentration von gleich oder kleiner als 1019 cm-3, z. B. von etwa 1017 cm-3 bis etwa 1019 cm-3, in den Bereich implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt werden.
  • Nach der Implantation der p-Wanne 106, der p-Wanne 112 und der p-Wanne 114 wird ein Fotoresist über dem Substrat 102 hergestellt. Das Fotoresist wird strukturiert, um die n-Wanne 108 und die n-Wanne 110 des Substrats 102 freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in die n-Wanne 108 und die n-Wanne 110 durchgeführt, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass n-Dotierungsstoffe in die p-Wanne 106, die p-Wanne 112 und die p-Wanne 114 implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, und sie können mit einer Konzentration von gleich oder kleiner als 1019 cm-3, z. B. von etwa 1017 cm-3 bis etwa 1019 cm-3, in den Bereich implantiert werden. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt.
  • Nach der Implantation der p-Wanne 106, der n-Wanne 108, der n-Wanne 110, der p-Wanne 112 und der p-Wanne 114 kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und n-Dotierungsstoffe zu aktivieren.
  • In 5 werden eine Padschicht 120 und eine Maskenschicht 125 nacheinander über der p-Wanne 106, der n-Wanne 108, der n-Wanne 110, der p-Wanne 112 und der p-Wanne 114 des Halbleitersubstrats 102 hergestellt. Die Padschicht 120 kann eine Siliziumoxid-Dünnschicht sein, die zum Beispiel mit einem thermischen Oxidationsprozess hergestellt wird. Die Padschicht 120 kann als eine Haftschicht zwischen dem Halbleitersubstrat 102 und der Maskenschicht 125 fungieren. Die Padschicht 120 kann außerdem als eine Ätzstoppschicht beim Ätzen der Maskenschicht 125 fungieren. Die Maskenschicht 125 kann zum Beispiel eine Siliziumnitridschicht sein, die durch chemische Aufdampfung bei Tiefdruck (LPCVD) oder plasmaunterstützte chemische Aufdampfung (PECVD) hergestellt wird. Die Maskenschicht 125 kann als eine Hartmaske während späterer Ätzprozesse verwendet werden.
  • In 6 kann die Maskenschicht 125 mit einem fotolithografischen Verfahren strukturiert werden. Die Padschicht 120 kann auf Grund der Struktur der Maskenschicht 125 unter Verwendung der Maskenschicht als eine Ätzmaske verwendet werden, wodurch Oberseiten der p-Wanne 106, der n-Wanne 108, der n-Wanne 110, der p-Wanne 112 und der p-Wanne 114 des Halbleitersubstrats 102 freigelegt werden. Die Oberseiten der p-Wanne 106, der n-Wanne 108, der n-Wanne 110, der p-Wanne 112 und der p-Wanne 114, die nicht von der Maskenschicht 125 bedeckt sind, werden dann geätzt, um Gräben zwischen den Finnen 206, die von der p-Wanne 106 hergestellt werden, zwischen den Finnen 208, die von der n-Wanne 108 hergestellt werden, zwischen den Finnen 210, die von der n-Wanne 110 hergestellt werden, zwischen den Finnen 212, die von der p-Wanne 112 hergestellt werden, und zwischen den Finnen 214, die von der p-Wanne 114 hergestellt werden, zu erzeugen. Die Anzahl von Finnen und Gräben kann in Abhängigkeit von dem Entwurf unterschiedlich sein. Die Ätzung kann mit jedem geeigneten Ätzverfahren, wie etwa durch reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen, oder eine Kombination davon erfolgen. Die Ätzung kann anisotrop sein. Der aktive Bereich, wie etwa der, der vorstehend unter Bezugnahme auf 1 beschrieben worden ist, kann ebenfalls durch Ätzen des Substrats definiert werden, um Enden der Finnen 206, 208, 210, 212 und 214 herzustellen. Bei einigen Ausführungsformen können die Finnen 206, 208, 210, 212 und 214 zunächst hergestellt werden und dann in einem späteren Prozess auf eine gewünschte Länge (z. B. die Länge L1) geschnitten werden.
  • Die Finnen 206, 208, 210, 212 und 214 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen verwendet werden. Bei einigen Ausführungsformen kann die Maske (oder andere Schicht) auf den Finnen verbleiben.
  • Eine Höhe der Halbleiterstreifen oder Finnen 206, 208, 210, 212 und 214 kann etwa 100 nm bis etwa 150 nm betragen, aber es können auch andere Werte in Betracht gezogen und verwendet werden. Der Finnenabstand der Finnen 206, 208, 210, 212 und 214 kann etwa 20 nm bis etwa 36 nm betragen. Jede Finne kann an ihrem schmalsten Querschnitt eine Breite von etwa 5 nm bis etwa 12 nm haben. Der Abstand zwischen einer Seitenwand einer Finne und einer Seitenwand einer benachbarten Finne kann etwa 10 nm bis etwa 30 nm betragen. Andere Abmessungen für die Finne werden ebenfalls in Betracht gezogen und können verwendet werden.
  • In 7 wird über den Finnen 206, 208, 210, 212 und 214 ein Isoliermaterial 230 abgeschieden, das die Gräben zwischen den Finnen 206, 208, 210, 212 und 214 füllt. Das Isoliermaterial 230 kann ein Oxid, wie etwa Siliziumoxid; ein Nitrid, wie etwa Siliziumnitrid; oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten, um das Material in ein anderes Material, wie etwa ein Oxid, umzuwandeln) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial 230 Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nach dem Abscheiden des Isoliermaterials 230 kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial 230 so abgeschieden, dass überschüssiges Isoliermaterial 230 die Finnen 206, 208, 210, 212 und 214 bedeckt. Das Isoliermaterial 230 ist zwar als nur eine Schicht dargestellt, aber bei einigen Ausführungsformen können mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein Belag (nicht dargestellt) entlang einer Oberfläche des Substrats 102 und der Finnen 206, 208, 210, 212 und 214 hergestellt werden. Anschließend kann über dem Belag ein Füllmaterial abgeschieden werden, wie etwa das, das vorstehend erörtert worden ist.
  • In 8 wird ein Entfernungsprozess verwendet, um überschüssiges Isoliermaterial 230 über den Finnen 206, 208, 210, 212 und 214 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen, durchgeführt werden. Durch den Planarisierungsprozess werden die Finnen 206, 208, 210, 212 und 214 freigelegt, sodass Oberseiten der Finnen 206, 208, 210, 212 und 214 und des Isoliermaterials 230 nach der Beendigung des Planarisierungsprozesses auf gleicher Höhe sind. Bei Ausführungsformen, bei denen die Maske auf den Finnen 206, 208, 210, 212 und 214 verbleibt, kann durch den Planarisierungsprozess die Maske freigelegt oder entfernt werden, sodass Oberseiten der Maske oder der Finnen 206, 208, 210, 212 bzw. 214 nach der Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 9 wird das Isoliermaterial 230 (6) ausgespart, um STI-Bereiche 240 herzustellen. Das Isoliermaterial 230 wird so ausgespart, dass obere Teile der Finnen 206, 208, 210, 212 und 214 zwischen benachbarten STI-Bereichen 240 herausragen. Außerdem können die Oberseiten der STI-Bereiche 240 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 240 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 240 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial 230 selektiv ist (z. B. das Isoliermaterial 230 mit einer höheren Geschwindigkeit als das Material der Finnen 206, 208, 210, 212 und 214 ätzt), ausgespart werden. Es kann zum Beispiel eine chemische Oxidentfernung z. B. unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) durchgeführt werden.
  • Das Verfahren, das unter Bezugnahme auf die 4 bis 9 beschrieben worden ist, ist lediglich ein Beispiel dafür, wie die Finnen 206, 208, 210, 212 und 214 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 206, 208, 210, 212 und 214 mit einem epitaxialen Aufwachsprozess hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 102 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter befindliche Substrat 102 freizulegen. Homoepitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht herausragen und die Finnen 206, 208, 210, 212 und 214 bilden. Außerdem können bei weiteren Ausführungsformen heteroepitaxiale Strukturen für die Finnen 206, 208, 210, 212 und 214 verwendet werden. Zum Beispiel können die Finnen 206, 208, 210, 212 und 214 in 6 ausgespart werden, und ein Material, das von dem der Finnen 206, 208, 210, 212 und 214 verschieden ist, kann über den ausgesparten Finnen 206, 208, 210, 212 und 214 epitaxial aufgewachsen werden. Bei diesen Ausführungsformen weisen die Finnen 206, 208, 210, 212 und 214 das ausgesparte Material sowie das epitaxial aufgewachsene Material auf, das sich über dem ausgesparten Material befindet. Bei einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 102 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden. Dann können heteroepitaxiale Strukturen unter Verwendung eines anderen Materials als dem des Substrats 102 epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht herausragen und die Finnen 206, 208, 210, 212 und 214 bilden. Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, sodass vorhergehende und nachfolgende Implantationen entfallen können, aber es können auch eine In-situ-Implantation und eine Implantationsdotierung gemeinsam verwendet werden.
  • Außerdem kann es vorteilhaft sein, ein Material in der n-Wanne 108 und der n-Wanne 110 epitaxial aufzuwachsen, das von dem Material der p-Wanne 106, der p-Wanne 112 und der p-Wanne 114 verschieden ist. Bei verschiedenen Ausführungsformen können obere Teile der Finnen 206, 208, 210, 212 und 214 aus Siliziumgermanium (SixGe1-x, wobei x 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen hergestellt werden. Verfügbare Materialien zum Herstellen des III-V-Verbindungshalbleiters sind unter anderem Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Bei einigen Ausführungsformen können die epitaxial aufgewachsenen Materialien der Finnen 206, 208, 210, 212 und 214 während des Aufwachsens in situ dotiert werden, sodass Implantationen entfallen können, aber es können auch eine In-situ-Implantation und eine Implantationsdotierung gemeinsam verwendet werden.
  • Unabhängig von dem Verfahren, das zum Herstellen der Finnen 206, 208, 210, 212 und 214 verwendet wird, können bei einigen Ausführungsformen die Finnen 206, 208, 210, 212 und 214 außerdem in einem gesonderten Prozess dotiert werden, um die Dotierungskonzentration in den Finnen 206, 208, 210, 212 und 214 zu erhöhen. Bei einigen Ausführungsformen können die oberen Teile der Finnen 206, 208, 210, 212 und 214 gegebenenfalls mit einer Konzentration von weiteren p- oder n-Dotierungsstoffen von etwa 1019 cm-3 bis etwa 1021 cm-3 dotiert werden. Zum Schützen von Teilen der Finnen 206, 208, 210, 212 und 214 können Masken verwendet werden, während andere Bereiche implantiert werden. Für diese Implantation werden Prozesse und Materialien verwendet, die denen ähnlich sind, die für die Herstellung der Wannen verwendet werden, die vorstehend unter Bezugnahme auf 2 erörtert worden sind.
  • In 10 ist eine Schnittansicht entlang einer der Finnen 206 (siehe 9, Linie C - C) gemäß einigen Ausführungsformen gezeigt. Auf den Finnen 206, 208, 210, 212 und 214 wird eine dielektrische Gateschicht 60 hergestellt. Die dielektrische Gateschicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder ein High-k-Dielektrikum, eine Kombination davon oder dergleichen sein und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Beispiele für Metalloxide, die für High-k-Dielektrika verwendet werden, sind Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Gemische davon. Bei einer Ausführungsform ist die dielektrische Gateschicht 60 eine dielektrische High-k-Schicht mit einer Dicke von etwa 0,2 nm bis 50 nm. Die dielektrische Gateschicht 60 kann mit einem geeigneten Verfahren wie Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), thermische Oxidation oder UV-Ozon-Oxidation hergestellt werden.
  • Über der dielektrischen Gateschicht 60 wird eine Gateschicht 62 hergestellt, und über der Gateschicht 62 wird eine Maskenschicht 64 hergestellt. Die Gateschicht 62 kann über der dielektrischen Gateschicht 60 abgeschieden werden und dann z. B. mit einer CMP planarisiert werden. Die Maskenschicht 64 kann über der Gateschicht 62 abgeschieden werden. Die Gateschicht 62 kann ein leitfähiges oder nicht-leitfähiges Material sein, das aus der Gruppe amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt ist. Die Gateschicht 62 kann durch PVD, CVD, Sputterdeposition oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden des gewählten Materials bekannt sind und verwendet werden. Bei einigen Ausführungsformen kann die Gateschicht 62 eine Dummy-Gateschicht sein, die später in einem Gate-Ersetzungszyklus ersetzt wird. Die Gateschicht 62 kann auch aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität durch die Ätzung von Isolationsbereichen haben.
  • Die Maskenschicht 64 kann zum Beispiel Siliziumnitrid, Siliziumoxidnitrid oder dergleichen sein. Bei einigen Ausführungsformen kann die dielektrische Gateschicht 60 so abgeschieden werden, dass sie die STI-Bereiche 240 bedeckt, sodass sie sich zwischen der Gateschicht 62 und den STI-Bereichen 240 erstreckt.
  • In 11 kann die Maskenschicht 64 (siehe 10) mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um Masken 74 herzustellen. Die Struktur der Masken 74 kann dann auf die Gateschicht 62 übertragen werden, um Gateelektroden 72 herzustellen. Bei einigen Ausführungsformen kann die Struktur der Masken 74 auch auf die dielektrische Gateschicht 60 übertragen werden. Die Gateelektroden 72 bedecken jeweilige Kanalbereiche der Finnen 206, 208, 210, 212 und 214. Die Struktur der Masken 74 kann verwendet werden, um jede der Gateelektroden 72 physisch von benachbarten Gateelektroden zu trennen, sodass Gates 330a, 330b, 330c und 330d entstehen. Außerdem werden gleichzeitig ähnliche Gates hergestellt (siehe 12). Die Gateelektroden 72 können eine Längsrichtung haben, die im Wesentlichen senkrecht zu einer Längsrichtung der jeweiligen Finnen 206, 208, 210, 212 und 214 ist.
  • Gates 310a bis 310d, 320a bis 320d, 330.a bis 330d, 340a bis 340d und 350a bis 350d ermöglichen eine Trennung zwischen später hergestellten epitaxialen Anschlussbereichen (siehe 14). Die Qualität und die Einheitlichkeit der epitaxialen Bereiche werden durch ihre Trennung unter Verwendung der Gates 310a bis 310d, 320a bis 320d, 330.a bis 330d, 340a bis 340d und 350a bis 350d verbessert. Die Herstellung der Gates 310a bis 310d, 320a bis 320d, 330.a bis 330d, 340a bis 340d und 350a bis 350d kann außerdem unter Verwendung der gleichen Prozesse gleichzeitig mit der Herstellung eines anderen Bauelements, das kein BJT ist, in einem anderen Bereich des Dies erfolgen. Zum Beispiel werden beim Herstellen des Bauelements 10 die Source-/Drain-Epitaxiebereiche, die auf beiden Seiten der Gates hergestellt werden, miteinander verbunden, aber bei einem anderen Bauelement auf dem gleichen Die können diese Source-/Drain-Bereiche getrennt bleiben und so verbunden werden, dass sie Signale elektrisch trennen, zum Beispiel beim Herstellen eines Metalloxidhalbleiter-Feldeffekttransistors (MOSFET) oder dergleichen.
  • Bei einer weiteren Ausführungsform können die Gates in jeder Zeile (siehe 12) alle als ein einziges verbundenes Gate hergestellt werden. Zum Beispiel können die Gates 310a, 320a, 330a, 340a und 350a eine einzige Gatestruktur sein, die sich über alle Finnen 206, 208, 210, 212 und 214 erstreckt. Bei einer weiteren Ausführungsform können die Gates in jeder Zeile (siehe 12) alle als eine Kombination aus verbundenen Gates und getrennten Gates hergestellt werden. Zum Beispiel können die Gates 320a, 330a und 340a als eine einzige Gatestruktur hergestellt werden, die sich über alle Finnen 206, 208 und 210 erstreckt, während die Gates 310a und 350a als getrennte Gates hergestellt werden können, wie in 12 gezeigt ist. Bei diesen Ausführungsformen können die Gates in einem Gate-Schneideprozess getrennt werden, der später unter Bezugnahme auf die 27 und 28 beschrieben wird.
  • Außerdem können in 11 Gate-Dichtungsabstandshalter 76 auf freiliegenden Oberflächen der Gateelektroden 72, der Masken 74 und/oder der Finnen 206, 208, 210, 212 und 214 hergestellt werden. Die Gate-Dichtungsabstandshalter 76 können durch eine thermische Oxidation oder eine Abscheidung und eine anschließende anisotrope Ätzung hergestellt werden. Die Gate-Dichtungsabstandshalter 76 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen hergestellt werden.
  • Außerdem werden in 11 Gate-Abstandshalter 78 auf den Gate-Dichtungsabstandshaltern 76 entlang Seitenwänden der Gateelektroden 72 und der Masken 74 hergestellt. Die Gate-Abstandshalter 78 können durch konformes Abscheiden eines Isoliermaterials und anschließendes anisotropes Ätzen des Isoliermaterials hergestellt werden. Das Isoliermaterial der Gate-Abstandshalter 78 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein.
  • 12 ist eine perspektivische Darstellung, die die einzelnen Gates 310a bis 310d, 320a bis 320d, 330.a bis 330d, 340a bis 340d und 350a bis 350d zeigt, die über jeweiligen Gruppen der Finnen 206, 208, 210, 212 und 214 hergestellt werden. 12 zeigt Zeilen a bis d der Gates 310, 320, 330, 340 und 350. Es dürfte jedoch klar sein, dass weitere Zeilen verwendet werden können. Bei einigen Ausführungsformen können zum Beispiel für einen einzigen BJT 15 bis 40 Zeilen von Gates verwendet werden, die über jeweiligen Finnen 206, 208, 210, 212 und 214 angeordnet sind. Bei einigen Ausführungsformen können für einen einzigen BJT 20 bis 30 Zeilen, 1 bis 15 Zeilen oder 40 bis 55 Zeilen von Gates verwendet werden, und bei anderen Ausführungsformen können mehr als 55 Zeilen von Gates verwendet werden.
  • In einigen Entwürfen können die Gates über den Emitter- und Basis-Signalleitungen (die zum Beispiel den Finnen 206, 208 und 210 entsprechen) als ein einziges zusammenhängendes Gate vorgesehen werden, sodass zum Beispiel die Gates 320a, 330a und 340a als eine einzige Struktur hergestellt werden. Durch Trennen des Gates 320a über der Basis von dem Gate 330a über dem Emitter des BJT wird jedoch das Spannungsverhalten verbessert. Außerdem wird durch Vorsehen eines Mindestabstands zwischen den Gate-Enden des Basis-Gates und des Emitter-Gates (z. B. des Gates 320a und des Gates 330a) der Leckverlust reduziert, und das Spannungsverhalten wird ebenfalls verbessert. Diese Abstände werden später unter Bezugnahme auf 15 näher erörtert.
  • In 13 werden Aussparungen in den Finnen 206, 208, 210, 212 und 214 zwischen den Gatestrukturen in den Zeilen a bis d erzeugt. Die Aussparungen können durch Ätzen der Finnen 206, 208, 210, 212 und 214 erzeugt werden. Bei einigen Ausführungsformen können die Finnen 206, 208, 210, 212 und 214 so geätzt werden, dass sich ihre Oberseite nach dem Ätzen unter einer Oberseite des STI-Bereichs 240 befindet (wie gezeigt ist). Bei anderen Ausführungsformen können die Finnen 206, 208, 210, 212 und 214 so geätzt werden, dass ihre Oberseite nach dem Ätzen immer noch über die Oberseite des STI-Bereichs 240 übersteht. Die Gates 310, 320, 330, 340 und 350 in den Zeilen a bis d schützen einen Teil der Finnen 206, 208, 210, 212 und 214 während des Aussparens, wodurch Kanalbereiche 206a bis 206d, 208a bis 208d, 210a bis 210d, 212a bis 212d und 214a bis 214d entstehen. Diese Kanalbereiche 206a bis 206d, 208a bis 208d, 210a bis 210d, 212a bis 212d und 214a bis 214d stellen einen Kontaktpunkt zwischen den Gates und den Kollektoren, Emittern und Basen des BJT bereit.
  • In 14 werden epitaxiale Kollektorbereiche 82, epitaxiale Basisbereiche 84 und epitaxiale Emitterbereiche 86 in den Aussparungen und über den Finnen 206, 208, 210, 212 und 214 hergestellt. Die epitaxialen Kollektorbereiche 82, die epitaxialen Basisbereiche 84 und die epitaxialen Emitterbereiche 86 werden so in den Finnen 206, 208, 210, 212 und 214 hergestellt, dass jedes der Gates 310a bis 310d, 320a bis 320d, 330a bis 330d, 340a bis 340d und 350a bis 350d zwischen jeweiligen benachbarten Paaren von epitaxialen Kollektorbereichen 82, epitaxialen Basisbereichen 84 und epitaxialen Emitterbereichen 86 angeordnet wird. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 78 zum Trennen der epitaxialen Kollektorbereiche 82, der epitaxialen Basisbereiche 84 und der epitaxialen Emitterbereiche 86 von den Gateelektroden 72 durch einen entsprechenden seitlichen Abstand verwendet, sodass die epitaxialen Kollektorbereiche 82, die epitaxialen Basisbereiche 84 und die epitaxialen Emitterbereiche 86 keinen Kurzschluss mit den Gateelektroden 72 oder einem später hergestellten Ersatzgate der resultierenden BJTs erzeugen.
  • Bei einigen Ausführungsformen werden die epitaxialen Kollektorbereiche 82 und die epitaxialen Emitterbereiche 86 in einem ersten Epitaxieprozess hergestellt, da sie den gleichen Leitfähigkeitstyp haben, und die epitaxialen Basisbereiche 84 werden in einem zweiten Epitaxieprozess hergestellt, da sie gemeinsam den entgegengesetzten Leitfähigkeitstyp haben, aber es kann entweder der erste oder der zweite Epitaxieprozess zuerst durchgeführt werden.
  • Beim Herstellen der epitaxialen Kollektorbereiche 82 und der epitaxialen Emitterbereiche 86 kann über der Struktur eine Maske hergestellt und strukturiert werden, um die Bereiche, in denen die epitaxialen Kollektorbereiche 82 und die epitaxialen Emitterbereiche 86 nicht hergestellt werden sollen, wie etwa den Bereich der epitaxialen Basisbereiche 84 zu schützen. Die epitaxialen Kollektorbereiche 82 und die epitaxialen Emitterbereiche 86 können dann selektiv von den Finnen aufgewachsen werden. Die epitaxialen Kollektorbereiche 82 können von den Finnen 212 und 214 aufgewachsen werden, und die epitaxialen Emitterbereiche 86 können von den Finnen 206 aufgewachsen werden. Bei einigen Ausführungsformen weisen die epitaxialen Kollektorbereiche 82 und die epitaxialen Emitterbereiche 86 Siliziumgermanium (SiGe) auf, das mit einem CVD-Prozess epitaxial aufgewachsen wird, und sie können während des Epitaxieprozesses in situ mit einem p-Dotanden dotiert werden. Bei einigen Ausführungsformen können die epitaxialen Kollektorbereiche 82 und die epitaxialen Emitterbereiche 86 anschließend oder stattdessen mit einem Implantationsprozess mit einem p-Dotanden dotiert werden. Der p-Dotand für die epitaxialen Kollektorbereiche 82 und die epitaxialen Emitterbereiche 86 kann einer der vorstehend erörterten p-Dotierungsstoffe (oder p-Dotanden) sein.
  • Beim Herstellen der epitaxialen Basisbereiche 84 kann über der Struktur eine Maske hergestellt und strukturiert werden, um die Bereiche, in denen die epitaxialen Basisbereiche 84 nicht hergestellt werden sollen, wie etwa den Bereich der epitaxialen Kollektorbereiche 82 und der epitaxialen Emitterbereiche 86 zu schützen. Die epitaxialen Basisbereiche 84 können dann selektiv von den Finnen 208 und 210 aufgewachsen werden. Bei einigen Ausführungsformen sind die epitaxialen Basisbereiche 84 epitaxial aufgewachsenes Silizium (Si), Siliziumphosphid (SiP) oder Siliziumcarbid (SiC), das mit einem CVD-Prozess epitaxial aufgewachsen wird, und sie können während des Epitaxieprozesses in situ mit einem n-Dotanden dotiert werden. Bei einigen Ausführungsformen können die epitaxialen Basisbereiche 84 anschließend oder stattdessen mit einem Implantationsprozess mit einem n-Dotanden dotiert werden. Der n-Dotand für die epitaxialen Basisbereiche 84 kann einer der vorstehend erörterten n-Dotierungsstoffe (oder n-Dotanden) sein.
  • Durch die Epitaxieprozesse, die zum Herstellen der epitaxialen Kollektorbereiche 82, der epitaxialen Basisbereiche 84 und der epitaxialen Emitterbereiche 86 verwendet werden, haben Oberseiten dieser epitaxialen Bereiche Abschrägungen, die sich seitlich nach außen über Seitenwände der Finnen 206, 208, 210, 212 und 214 hinaus erstrecken. Bei einigen Ausführungsformen führen diese Abschrägungen dazu, dass benachbarte epitaxiale Bereiche der epitaxialen Kollektorbereiche 82, der epitaxialen Basisbereiche 84 und der epitaxialen Emitterbereiche 86 verschmelzen, wie es in 14 gezeigt ist. Bei anderen Ausführungsformen können benachbarte epitaxiale Strukturen nach dem epitaxialen Aufwachsprozess getrennt bleiben.
  • Nach dem Aufwachsen der epitaxialen Kollektorbereiche 82, der epitaxialen Basisbereiche 84 und der epitaxialen Emitterbereiche 86 können die p- und die n-Dotanden in den epitaxialen Bereichen jeweils eine Konzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Nach dem Aufwachsen der epitaxialen Kollektorbereiche 82, der epitaxialen Basisbereiche 84 und der epitaxialen Emitterbereiche 86 kann ein Tempern in einem oder mehreren Temperprozessen erfolgen, um die Dotanden zu aktivieren.
  • Die Finnen 212 und der darauf angeordnete epitaxiale Kollektorbereich 82, die Finnen 208 und der darauf angeordnete epitaxiale Basisbereich 84 und die Finnen 206 und der darauf angeordnete epitaxiale Emitterbereich 86 bilden einen ersten lateralen pnp-BJT 12 (siehe auch 3a). Diese epitaxialen Bereiche können jeweils für eine Anzahl n von Zeilen von Gates (z. B. Gates 3101-n, 3201-n und 3301-n) zusammengeschaltet werden, um eine Länge des pnp-BJT 12 anzupassen, sodass ein lateraler pnp-BJT 12 mit einer gewünschten Länge entsteht.
  • Die Finnen 214 und der darauf angeordnete epitaxiale Kollektorbereich 82, die Finnen 210 und der darauf angeordnete epitaxiale Basisbereich 84 und die Finnen 206 und der darauf angeordnete epitaxiale Emitterbereich 86 bilden einen zweiten lateralen pnp-BJT 14 (siehe auch 3b). Diese epitaxialen Bereiche können jeweils für eine Anzahl m von Zeilen von Gates (z. B. Gates 3501-m, 3401-m und 3301-m) zusammengeschaltet werden, um einen lateralen pnp-BJT 14 mit einer gewünschten Länge herzustellen. Wie in 3a gezeigt ist, sind der erste laterale pnp-BJT 12 und der zweite laterale pnp-BJT 14 durch einen gemeinsamen epitaxialen Emitterbereich 86 verbunden. Wie in 3b gezeigt ist, können der erste laterale pnp-BJT 12 und der zweite laterale pnp-BJT .14 außerdem verbundene epitaxiale Basisbereiche 84 und verbundene epitaxiale Kollektorbereiche 82 haben.
  • Durch die epitaxialen Aufwachsprozesse, die zum Herstellen der epitaxialen Kollektorbereiche 82, der epitaxialen Basisbereiche 84 und der epitaxialen Emitterbereiche 86 verwendet werden, haben Oberseiten dieser epitaxialen Bereiche Abschrägungen, die sich seitlich nach außen über Seitenwände der Finnen 206, 208, 210, 212 und 214 hinaus erstrecken. Bei einigen Ausführungsformen können diese Abschrägungen dazu führen, dass benachbarte epitaxiale Bereiche der epitaxialen Kollektorbereiche 82, der epitaxialen Basisbereiche 84 und der epitaxialen Emitterbereiche 86 jeweils verschmelzen, wie es in 14 gezeigt ist. Bei anderen Ausführungsformen können benachbarte epitaxiale Strukturen nach dem epitaxialen Aufwachsprozess getrennt (d. h. unverschmolzen) bleiben.
  • Die 15, 19, 23, 28, 29, 33 und 37 sind entlang dem Querschnitt A - A (siehe 2) dargestellt. Die 16, 20, 24, 30, 34 und 38 sind entlang dem Querschnitt B - B (siehe 2) dargestellt. Die 17, 21, 25, 31, 35 und 39 sind entlang dem Querschnitt C - C (siehe 2) dargestellt. Die 18, 22, 26, 32, 36 und 40 sind entlang dem Querschnitt D - D (siehe 2) dargestellt.
  • Die 15, 16, 17 und 18 zeigen Schnittansichten des Bauelements 10 von 14. Diese Darstellungen liefern weitere Einzelheiten zu den vorstehend beschriebenen Prozessen. Wie in 15 gezeigt ist, kann der Abstand W2 zwischen den Enden des Gates 320 über der BJT-Basis und dem Gate 330 über dem BJT-Emitter etwa 100 nm bis etwa 400 nm, z. B. etwa 150 nm, betragen. Der Mindestabstand W2 sollte mindestens 100 nm bis etwa 120 nm, z. B. etwa 110 nm, betragen, um den Leckverlust zu reduzieren und die Entwurfsbeschränkungen einzuhalten. Der Abstand W3 zwischen den Enden des Gates 320 über der BJT-Basis und dem Gate 310 über dem BJT-Kollektor kann etwa 200 nm bis etwa 500 nm, z. B. etwa 250 nm, betragen. Eine Breite W4 der p-Wanne 106 für den Emitter kann etwa 500 nm bis etwa 1000 nm, z. B. etwa 800 nm, betragen. Breiten W5 und W7 der n-Wannen 108 und 110 für die BJT-Basen können etwa 300 nm bis etwa 700 nm, z. B. etwa 500 nm, betragen. Breiten W6 und W8 der p-Wannen 112 und 114 für die Kollektoren können ebenfalls etwa 300 nm bis etwa 700 nm, z. B. etwa 500 nm, betragen. Die tiefe Wanne 104 und die p-Wanne 112 können sich mit einer Breite W9 von etwa 0 nm bis etwa 100 nm, z. B. von etwa 0 nm, überdecken. Eine Breite W10 der tiefen Wanne 104 kann etwa 1500 nm bis etwa 2000 nm, z. B. etwa 1800 nm, betragen.
  • Die Grenzfläche zwischen der p-Wanne 106 und der n-Wanne 108 kann zu einem Spalt (der dem Abstand W2 entspricht) zwischen dem Gate 320 und dem Gate 330 ausgerichtet werden. Eine Mittellinie c320 bezeichnet die Mitte des Spalts zwischen dem Gate 320 und dem Gate 330. Diese Grenzfläche kann einen horizontalen Abstand von der Mittellinie c320 von 0 % bis 30 % des Abstands W2 in beiden Richtungen haben, aber es können auch andere Werte in Betracht gezogen und verwendet werden. Das Gleiche gilt für die Grenzfläche zwischen der p-Wanne 106 und der n-Wanne 110 und den Spalt zwischen dem Gate 330 und dem Gate 340. In ähnlicher Weise kann die Grenzfläche zwischen der p-Wanne 112 und der n-Wanne 108 zu einem Spalt (der dem Abstand W3 entspricht) zwischen dem Gate 310 und dem Gate 320 ausgerichtet werden. Eine Mittellinie c310 bezeichnet die Mitte des Spalts zwischen dem Gate 310 und dem Gate 320. Diese Grenzfläche kann einen horizontalen Abstand von der Mittellinie c310 von 0 % bis 30 % des Abstands W3 in beiden Richtungen haben, aber es können auch andere Werte in Betracht gezogen und verwendet werden. Das Gleiche gilt für die Grenzfläche zwischen der p-Wanne 114 und der n-Wanne 110 und den Spalt zwischen dem Gate 340 und dem Gate 350.
  • Ein Abstand W11 zwischen einem äußersten Finnenrand der Finnen 212a und einem Rand des Gates 310 kann etwa 100 nm bis etwa 300 nm, z. B. etwa 120 nm, betragen. Ein Abstand W12 zwischen einem äußersten Finnenrand der Finnen 208a und einem Rand des Gates 320 kann ebenfalls etwa 100 nm bis etwa 300 nm, z. B. etwa 120 nm, betragen. Ein Abstand W13 zwischen einem äußersten Finnenrand der Finnen 206a und einem Rand des Gates 330 kann ebenfalls etwa 100 nm bis etwa 300 nm, z. B. etwa 120 nm, betragen. Ein Verhältnis des Abstands W2 zu dem Abstand W12 oder dem Abstand W13 kann 1 bis 3 betragen. Ein Verhältnis des Abstands W3 zu dem Abstand W11 kann 2 bis 5 betragen. Diese Abstände und Verhältnisse sind erforderlich, damit der BJT effektiv arbeiten kann, aber eine gewisse Entwurfsabweichung von diesen Bereichen kann zulässig sein.
  • Die Emitter-Finnen 206 werden von dem BJT 12 und dem BJT 14 gemeinsam verwendet. Außerdem entsteht zwischen den Emitter-Finnen 206 und dem Substrat 102 ein parasitärer vertikaler BJT durch die tiefe n-Wanne 104. Die Anzahl von Finnen in dem Emitterbereich 106 sollte daher so bemessen sein, dass eine Fehlanpassung zwischen dem parasitären vertikalen BJT und den lateralen BJTs 12 und 10 entsteht. Die Anzahl von Finnen in dem Emitterbereich 106 kann das 3- bis 8-fache, z. B. das 5-fache, der Anzahl von Finnen in dem Kollektorbereich 112 und/oder dem Basisbereich 108 betragen. Eine Überdimensionierung des Emitterbereichs 106 führt zu einer verringerten Ausbeute, und daher sollte ein Gleichgewicht zwischen der Erzeugung der erforderlichen Fehlanpassung und der Vergrößerung der Fläche / der Erhöhung der Anzahl von Emitterfinnen 206 in dem Emitterbereich 106 gefunden werden.
  • In den 19, 20, 21 und 22 wird ein erstes Zwischenschichtdielektrikum (ILD) 88 über der Struktur abgeschieden, die in den 15 bis 18 gezeigt ist. Das erste ILD 88 wird über der Struktur abgeschieden, die in den 15 bis 18 gezeigt ist. Das erste ILD 88 kann aus einem dielektrischen Material hergestellt werden und kann mit jedem geeigneten Verfahren, wie etwa CVD, PECVD oder FCVD, abgeschieden werden. Als dielektrische Materialien können PSG, BSG, BPSG, undotiertes Silicatglas (USG) oder dergleichen verwendet werden. Andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, können ebenfalls verwendet werden. Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 87 zwischen dem ersten ILD 88 und den epitaxialen Kollektorbereichen 82, den epitaxialen Basisbereichen 84 und den epitaxialen Emitterbereichen 86, den Masken 74 und den Gate-Abstandshaltern 78 hergestellt. Die CESL 87 kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, aufweisen, das eine andere Ätzrate als das Material des darüber befindlichen ersten ILD 88 hat.
  • In den 23 bis 26 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um eine Oberseite des ersten ILD 88 auf gleiche Höhe mit Oberseiten der Gateelektroden 72 oder der Masken 74 zu bringen. Mit dem Planarisierungsprozess können auch die Masken 74 auf den Gateelektroden 72 sowie Teile der Gate-Dichtungsabstandshalter 76 und der Gate-Abstandshalter 78 entlang Seitenwänden der Masken 74 entfernt werden. Bei einigen Ausführungsformen können nach dem Planarisierungsprozess Oberseiten der Gateelektroden 72, der Gate-Dichtungsabstandshalter 76, der Gate-Abstandshalter 78 und des ersten ILD 88 auf gleicher Höhe sein. Bei diesen Ausführungsformen werden die Oberseiten der Gateelektroden 72 durch das erste ILD 88 freigelegt. Bei einigen Ausführungsformen können die Masken 74 bestehen bleiben, und in diesem Fall wird mit dem Planarisierungsprozess die Oberseite des ersten ILD 88 auf gleiche Höhe mit den Oberseiten der Masken 74 gebracht.
  • Bei einigen Ausführungsformen können die Gateelektroden 72 Dummy-Gateelektroden sein, die ersetzt werden können. Bei diesen Ausführungsformen werden die Gateelektroden 72 und die Masken 74, falls vorhanden, in einem oder mehreren Ätzschritten entfernt. Teile der dielektrischen Gateschicht 60 können ebenfalls entfernt werden. Bei einigen Ausführungsformen werden nur die Gateelektroden 72 entfernt, und die dielektrische Gateschicht 60 bleibt bestehen und wird mit den Ätzschritten freigelegt. Bei einigen Ausführungsformen können die Gateelektroden 72 mit einem anisotropen Trockenätzprozess entfernt werden. Zum Beispiel kann der Ätzprozess ein Trockenätzprozess sein, für den ein oder mehrere Reaktionsgase verwendet werden, die die Gateelektroden 72 selektiv ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 78 zu ätzen. Jede Aussparung legt einen Kanalbereich einer jeweiligen Finne (z. B. 206a, 208a, 210a, 212a und 214a) frei und/oder überlagert diesen. Die Kanalbereiche 206a bis 206d, 208a bis 208d, 210a bis 210d, 212a bis 212d und 214a bis 214d sind jeweils zwischen benachbarten Paaren von jeweiligen epitaxialen Kollektorbereichen 82, epitaxialen Basisbereichen 84 und epitaxialen Emitterbereichen 86 angeordnet. Während des Entfernens kann die dielektrische Gateschicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Gateelektroden 72 geätzt werden. Die dielektrische Gateschicht 60 kann nach dem Entfernen der Gateelektroden 72 optional entfernt werden.
  • Bei Ausführungsformen, bei denen die Gateelektroden 72 Dummy-Gateelektroden sind, die ersetzt werden, können die Gateelektroden 72 durch Ersatz-Gateelektroden 72r ersetzt werden. In ähnlicher Weise kann die dielektrische Gateschicht 60 durch eine dielektrische Ersatz-Gateschicht 60r ersetzt werden. Die dielektrischen Ersatz-Gateschichten 60r werden in den Aussparungen (aus denen das Dummy-Gate entfernt worden ist) konform abgeschieden, z. B. auf den Oberseiten und den Seitenwänden der Finnen (z. B. 206a, 20.8a, 210a, 212a und 214a) und auf Seitenwänden der Gate-Dichtungsabstandshalter 76 / der Gate-Abstandshalter 78. Die dielektrischen Ersatz-Gateschichten 60r können auch auf der Oberseite des ersten ILD 88 hergestellt werden. Bei einigen Ausführungsformen weisen die dielektrischen Ersatz-Gateschichten 60r Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei einigen Ausführungsformen weisen die dielektrischen Ersatz-Gateschichten 60r ein dielektrisches Highk-Material auf, und bei diesen Ausführungsformen können die dielektrischen Ersatz-Gateschichten 60r einen k-Wert haben, der größer als etwa 7,0 ist, und sie können ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei oder Kombinationen davon aufweisen. Als Herstellungsverfahren für die dielektrischen Ersatz-Gateschichten 60r können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen verwendet werden. Bei Ausführungsformen, bei denen Teile der dielektrischen Gateschichten 60 in den Aussparungen verbleiben, weisen die dielektrischen Ersatz-Gateschichten 60r ein Material der dielektrischen Gateschichten 60 (z. B. SiO2) auf.
  • Die Ersatz-Gateelektroden 72r werden jeweils über den dielektrischen Ersatz-Gateschichten 60r abgeschieden und füllen die übrigen Teile der Aussparungen. Die Ersatz-Gateelektroden 72r können Polysilizium oder ein metallhaltiges Material, wie etwa Titannidrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium oder Wolfram, oder Kombinationen davon oder Multischichten davon aufweisen. Die Ersatz-Gateelektroden 72r können jede Anzahl von Deckschichten, jede Anzahl von Austrittsarbeits-Einstellschichten und ein Füllmaterial aufweisen. Nach dem Füllen der Aussparungen kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die über der Oberseite des ILD 88 befindlichen überschüssigen Teile der dielektrischen Ersatz-Gateschichten 60r und des Materials der Ersatz-Gateelektroden 72r zu entfernen. Die verbliebenen Teile des Materials der Ersatz-Gateelektroden 72r und der dielektrischen Ersatz-Gateschichten 60r bilden somit die Ersatzgates. Die Ersatz-Gateelektroden 72r und die dielektrischen Ersatz-Gateschichten 60r können gemeinsam als ein „Gatestapel“ bezeichnet werden. Die Gates und die Gatestapel können sich entlang Seitenwänden der Kanalbereiche 206a bis 206d, 208a bis 208d, 210a bis 210d, 212a bis 212d und 214a bis 214d erstrecken.
  • Bei einigen Ausführungsformen wird der Gatestapel (der eine dielektrische Ersatz-Gateschicht 60r und eine entsprechende darüber befindliche Ersatz-Gateelektrode 72r umfasst) ausgespart, sodass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Teilen der Gate-Abstandshalter 78 entsteht. In die Aussparung wird eine Ersatz-Gatemaske 74r gefüllt, die eine oder mehrere Schichten aus dielektrischem Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, aufweist, und daran schließt sich ein Planarisierungsprozess zum Entfernen von überschüssigen Teilen des dielektrischen Materials an, die sich über dem ersten ILD 88 befinden. Bei anderen Ausführungsformen kann die Maske 74 aus einem vorhergehenden Prozess, in dem die Gateelektroden 72 nicht ersetzt worden sind, bestehen bleiben.
  • In 27 kann bei einer Ausführungsform, bei der die Gatestrukturen 310, 320, 330, 340 und 350 in jeder Zeile a bis d als eine zusammenhängende Gatestruktur 310 bis 350 hergestellt werden, die sich über alle Finnen 206, 208, 210, 212 und 214 erstreckt, ein Gate-Schneideprozess vor oder nach dem Gate-Ersetzungsprozess (falls verwendet) durchgeführt werden. Über dem ILD 88 und über Oberseiten der einzigen zusammenhängenden Gatestruktur kann eine Maske 91 abgeschieden werden. Die Maske 91 wird dann mit geeigneten fotolithografischen Verfahren strukturiert, um Öffnungen 93 und/oder Öffnungen 92 zu erzeugen, um Teile der zusammenhängenden Gatestruktur 310 bis 350 freizulegen, die dann entfernt werden und durch ein Isoliermaterial ersetzt werden. Die Öffnungen 92 stellen einen langen Schnitt durch mehrere Gatestrukturen dar, und die Öffnungen 93 stellen einen Schnitt durch jede einzelne Gatestruktur dar. Es kann eine Kombination von Verfahren zum Einsatz kommen, bei denen die Öffnungen 92 (die sich über mehrere Gatestrukturen erstrecken) und/oder die Öffnungen 93 (die sich über einzelne Gatestrukturen erstrecken) verwendet werden. Mit einer Reihe von Ätzschritten kann das Gatematerial oder das Dummy-Gatematerial der freigelegten Teile der zusammenhängenden Gatestruktur 310 bis 350 entfernt werden. Nach dem Entfernen des Gatematerials wird die zusammenhängende Gatestruktur 310 bis 350 in ihre Teile 310, 320, 330, 340 und 350 zertrennt, wie zum Beispiel in 28 gezeigt ist.
  • In 28 können die Öffnungen 92 und/oder die Öffnungen 93 aus dem Gate-Schneideprozess unter Verwendung von geeigneten Verfahren mit einem Isoliermaterial 94 gefüllt werden. Bei einigen Ausführungsformen kann das Isoliermaterial 94 ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, PSG, BSG, BPSG, USG oder dergleichen, sein und kann mit einem geeigneten Verfahren wie CVD oder PECVD abgeschieden werden. Bei diesen Ausführungsformen werden die Ätzstoppschicht 87, der Gate-Dichtungsabstandshalter 76 und der Gate-Abstandshalter 78 nicht auf Enden der Gatestrukturen 310, 320, 330, 340 und 350 hergestellt, die zertrennt werden (vergleiche 27). Mit anderen Worten, das Isoliermaterial 94 kann die Enden der zertrennten Gatestrukturen 310, 320, 330, 340 und 350 kontaktieren. Nach dem Füllen der Öffnungen 92 und/oder der Öffnungen 93 wird die Maske 91 mit einem Planarisierungsprozess entfernt.
  • Bei einigen Ausführungsformen können einige der Gates mit dem Gate-Schneideprozess zertrennt werden, während andere Gates mit den vorstehend beschriebenen Maskierungsprozessen (siehe 8 bis 10 und die zugehörige Beschreibung) als getrennte Gates hergestellt werden können. Zum Beispiel können die Gates 310 und 350 als getrennte Gatestrukturen hergestellt werden, während die Gates 320, 330 und 340 als eine zusammenhängende Gatestruktur hergestellt werden können, die später zertrennt wird.
  • In den 29 bis 32 wird ein zweites ILD 98 über dem ersten ILD 88 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 98 eine fließfähige Schicht, die durch fließfähige CVD (FCVD) hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 98 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen hergestellt, und sie kann mit einem geeigneten Verfahren wie CVD oder PECVD abgeschieden werden. Die später hergestellten Gatekontakte 110 (33 bis 36) durchdringen die Gatemaske 74/74r, um die Oberseite der ausgesparten Gateelektrode 72/72r zu kontaktieren.
  • In den 33 bis 36 werden bei einigen Ausführungsformen Gatekontakte 412, 414, 416, 418 und 420 und Anschlusskontakte 422, 424, 426, 428 und 430 durch das zweite ILD 98 und das erste ILD 88 hergestellt. Durch das erste und das zweite ILD 88 und 98 werden Öffnungen für die Anschlusskontakte 422, 424, 426, 428 und 430 erzeugt, und durch das zweite ILD 98 und die Gatemaske 74 werden Öffnungen für die Gatekontakte 412, 414, 416, 418 und 420 erzeugt. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren erzeugt werden. In den Öffnungen werden ein Belag, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 98 zu entfernen. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Anschlusskontakte 422, 424, 426, 428 und 430 und die Gatekontakte 412, 414, 416, 418 und 420 in den Öffnungen. Anschließend kann ein Temperprozess durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaxialen Kollektorbereichen 82, den epitaxialen Basisbereichen 84 und den epitaxialen Emitterbereichen 86 und ihren jeweiligen Anschlusskontakten zu erzeugen. Die Anschlusskontakte 422 und 430 sind physisch und elektrisch mit jeweiligen epitaxialen Kollektorbereichen 82 verbunden, die Anschlusskontakte 424 und 428 sind physisch und elektrisch mit jeweiligen epitaxialen Basisbereichen 84 verbunden, und der Anschlusskontakt 426 ist physisch und elektrisch mit dem epitaxialen Emitterbereich 86 verbunden. Die Gatekontakte 412, 414, 416, 418 und 420 sind physisch und elektrisch mit den Gateelektroden 72/72r der jeweiligen Gates 310, 320, 330, 340 und 350 verbunden. Die Anschlusskontakte 422, 424, 426, 428 und 430 und die Gatekontakte 412, 414, 416, 418 und 420 können in unterschiedlichen Prozessen oder in dem gleichen Prozess hergestellt werden. Zum Beispiel ist in 35 gezeigt, dass die Anschlusskontakte 422,424,426,428 und 430 und die Gatekontakte 412, 414, 416, 418 und 420 jeweils mit dem gleichen Querschnitt hergestellt werden, aber es dürfte wohlverstanden sein, dass sie mit unterschiedlichen Querschnitten hergestellt werden können, sodass ein Kurzschließen der Kontakte vermieden werden kann.
  • In den 37 bis 40 kann eine Metallisierungsschicht, die ein drittes ILD 508 und Verbindungselemente 512, 514, 516, 518 und 520 umfasst, über dem zweiten ILD 98 hergestellt werden. Bei einigen Ausführungsformen ist das dritte ILD 508 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen wird das dritte ILD 508 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen hergestellt, und es kann mit einem geeigneten Verfahren wie CVD oder PECVD abgeschieden werden. Bei einigen Ausführungsformen verbinden die Verbindungselemente 512, 514, 516, 518 und 520 jeweils die Gatekontakte 412, 414, 416, 418 und 420 miteinander. Mit anderen Worten, ein Verbindungselement 512 kann zum Beispiel eine Metallleitung sein, die alle Gatekontakte 412 elektrisch zusammenschaltet, die die Gateelektroden 72/72r der Gates 310a bis 310d kontaktieren. In ähnlicher Weise kann ein Verbindungselement 514 alle Gatekontakte 414 elektrisch zusammenschalten, ein Verbindungselement 516 kann alle Gatekontakte 416 elektrisch zusammenschalten, ein Verbindungselement 518 kann alle Gatekontakte 418 elektrisch zusammenschalten, und ein Verbindungselement 520 kann alle Gatekontakte 420 elektrisch zusammenschalten. Bei einigen Ausführungsformen können die Verbindungselemente 512, 514, 516, 518 und 520 jeweils mehrere leitfähige Strukturelemente, wie etwa mehrere Metallleitungen, umfassen, um Gates einer einzelnen Gruppe, wie etwa die Gates 330a bis 330d, zusammenzuschalten.
  • Bei einigen Ausführungsformen verbinden die Verbindungselemente 512, 514, 516, 518 und 520 jeweils die Anschlusskontakte 422, 424, 426, 428 und 430 miteinander. Daher können bei einigen Ausführungsformen die Verbindungselemente 512, 514, 516, 518 und 520 jeweils die Gatekontakte 412 mit den Anschlusskontakten 422, die Gatekontakte 414 mit den Anschlusskontakten 424, die Gatekontakte 416 mit den Anschlusskontakten 426, die Gatekontakte 418 mit den Anschlusskontakten 428 und die Gatekontakte 420 mit den Anschlusskontakten 430 elektrisch verbinden. Mit anderen Worten, die Gateelektrode 72/72r für jedes Gate 310 bis 350 kann mit ihrem benachbarten epitaxialen Bereich für die epitaxialen Kollektorbereiche 82, die epitaxialen Basisbereiche 84 und die epitaxialen Emitterbereiche 86 verbunden werden. Zum Beispiel können die Verbindungselemente 512 die Gatekontakte 412 mit den Anschlusskontakten 422 zusammenschalten, wodurch die epitaxialen Kollektorbereiche 82 auf den Finnen 212 mit den Gateelektroden 72/72r des Gates 310 zusammengeschaltet werden. In ähnlicher Weise können die Verbindungselemente 514 die epitaxialen Basisbereiche 84 auf den Finnen 208 mit den Gateelektroden 72/72r des Gates 320 zusammenschalten, die Verbindungselemente 516 können die epitaxialen Emitterbereiche 86 auf den Finnen 206 mit den Gateelektroden 72/72r des Gates 330 zusammenschalten, die Verbindungselemente 518 können die epitaxialen Basisbereiche 84 auf den Finnen 210 mit den Gateelektroden 72/72r des Gates 340 zusammenschalten, und die Verbindungselemente 520 können die epitaxialen Kollektorbereiche 82 auf den Finnen 214 mit den Gateelektroden 72/72r des Gates 350 zusammenschalten.
  • Durch das dritte ILD 508 werden Öffnungen für die Verbindungselemente 512, 514, 516, 518 und 520 erzeugt. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren erzeugt werden, sodass Oberseiten der Gatekontakte 412, 414, 416, 418 und 420 und Oberseiten der Anschlusskontakte 422, 424, 426, 428 und 430 (für die Verbindungselemente 512, 514, 516, 518 bzw. 520) freigelegt werden. In den Öffnungen werden ein Belag, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material für die Verbindungselemente 512, 514, 516, 518 und 520 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des dritten ILD 508 zu entfernen. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Verbindungselemente 512, 514, 516, 518 und 520 in den Öffnungen.
  • Bei einigen Ausführungsformen können die Verbindungselemente 512, 514, 516, 518 und 520 jeweils ein oder mehrere Metallleitungen, die mit den Gatekontakten 412, 414, 416, 418 und 420 verbunden sind, und eine oder mehrere Metallleitungen umfassen, die einzeln mit den Anschlusskontakten 422, 424, 426, 428 und 430 verbunden sind, sodass ein oder mehrere der Gatekontakte 412 und der Anschlusskontakte 422, der Gatekontakte 414 und der Anschlusskontakte 424, der Gatekontakte 416 und der Anschlusskontakte 426, der Gatekontakte 418 und der Anschlusskontakte 428 sowie der Gatekontakte 420 und der Anschlusskontakte 430 nicht zusammengeschaltet sind.
  • Bei einigen Ausführungsformen können weitere Isolierschichten (z. B. ILDs) hergestellt werden, und darin können Metallisierungsschichten hergestellt werden, für die jeweils Verfahren und Materialien verwendet werden können, die denen ähnlich sind, die vorstehend für die Verbindungselemente 512, 514, 516, 518 und 520 oder für die Gatekontakte 412, 414, 416, 418 und 420 oder für die Anschlusskontakte 422, 424, 426, 428 und 430 beschrieben worden sind, aber es können auch andere geeignete Verfahren verwendet werden. Bei einigen Ausführungsformen, wie etwa denen, die 3b entsprechen, können diese Metallisierungsschichten die Verbindungselemente 512 zusammenschalten, sodass alle epitaxialen Kollektorbereiche 82 elektrisch zusammengeschaltet werden. Außerdem können die Metallisierungsschichten die Verbindungselemente 514 zusammenschalten, sodass alle epitaxialen Basisbereiche 84 elektrisch zusammengeschaltet werden.
  • 41 zeigt eine Top-Down-Ansicht einer Matrix von BJT-Bauelementen gemäß einigen Ausführungsformen. In 41 sind mehrere BJT-Bauelemente 100 (siehe 1) in einer 5×5-Matrix 1000 angeordnet. Strichlinien 1010 sind Begrenzungslinien zwischen den BJT-Bauelementen 100. Bei einigen Ausführungsformen entsprechen die Strichlinien 1010 Ritzgräben, entlang denen einige oder alle BJT-Bauelemente 100 in kleinere Packages zertrennt werden können. Zwischen dem aktiven Bereich (der durch L1 und W1 definiert ist, die vorstehend unter Bezugnahme auf 1 erläutert worden sind) eines BJT-Bauelements 100 und einem benachbarten BJT-Bauelement 100 sind inaktive Bereiche 1020 angeordnet. Ein Abstand L2 zwischen aktiven Bereichen in einer Richtung parallel zu der Richtung der Finnen kann etwa 200 nm bis etwa 2000 nm betragen, aber es können auch andere Abmessungen in Betracht gezogen und verwendet werden. Bei einigen Ausführungsformen kann der Abstand L2 durch Belassen einer Anzahl von inaktiven Gates 360 zwischen aktiven Bereichen bestimmt werden. Zum Beispiel beträgt die Anzahl von inaktiven Gates 360 zwischen aktiven Bereichen, wie in der Matrix 1000 dargestellt ist, zwei, aber bei anderen Entwürfen kann die Anzahl von inaktiven Gates eins bis zehn oder mehr betragen. Der Abstand W14 zwischen aktiven Bereichen in der Richtung parallel zu der Längsrichtung der Gates kann etwa 120 nm bis etwa 1500 nm betragen, aber es können auch andere Abmessungen in Betracht gezogen und verwendet werden.
  • Das Trennen der Gates 320 von den Gates 330 führt zu einer Vergrößerung des BJT 100, um dem Abstand zwischen den Gates 320 und den Gates 330 Rechnung zu tragen. Durch Anordnen des BJT 100 in einer Matrix, wie etwa der Matrix 1000, wird jedoch der Gesamteinfluss der Vergrößerung verringert. Zum Beispiel nimmt die Fläche für den BJT 100 in beispielhaften Bauelementen um etwa 10 % bis etwa 20 %, z. B. um etwa 15 %, zu, aber die Fläche, die in einer BJT-Matrix, wie etwa der Matrix 1000, belegt wird, nimmt nur um etwa 5 % bis etwa 15 %, z. B. um etwa 6 %, gegenüber Bauelementen zu, die mit ähnlichen Strukturierungsverfahren hergestellt werden, aber keine getrennten Gates verwenden. Der Einfluss kann auch durch Verwenden eines Gate-Schneideprozesses verringert werden, wie etwa des Gate-Schneideprozesses, der unter Bezugnahme auf die 27 und 28 erörtert worden ist.
  • Bei einigen Ausführungsformen werden vorteilhafterweise FinFET-Prozesse zum Herstellen eines BJT-Bauelements verwendet. Bei einigen Ausführungsformen werden getrennte Gates über BJT-Anschlusskontakten, wie etwa getrennte Gates über der BJT-Basis und dem BJT-Emitter, verwendet. Durch Trennen der Gates kann trotz einer entstehenden Vergrößerung auch eine Reduzierung von ΔVbe realisiert werden. ΔVbe stellt eine Differenz von Spannungen an der Basis und dem Emitter dar, die auf Grund von unterschiedlichen Strömen in den Emitteranschluss gemessen wird. Bei einigen Ausführungsformen wird eine ΔVbe mit einer 50%igen Reduzierung des ersten Sigma-Werts einer Standardabweichung von ΔVbe erzielt. Mit anderen Worten, durch Bereitstellen einer konstanteren ΔVbe wird eine um 50 % höhere ΔVbe-Leistung erhalten. Das Trennen der Gates über den Emitter- und Basis-Signalleitungen der BJTs führt zwar zu einer Vergrößerung der Fläche, aber die Bauelementleistung steigt so signifikant, dass der Nachteil mit dem Verlust von Bauelementfläche die Leistungs- und Zuverlässigkeitszuwächse wert ist.
  • Eine Ausführungsform betrifft eine Vorrichtung mit einer ersten Gruppe von Finnen, die einen ersten Basisbereich, der mit einem p-Dotanden dotiert ist, aufweisen, wobei ein Emitter eines Bipolartransistors (BJT) über der ersten Gruppe von Finnen angeordnet ist. Die Vorrichtung weist weiterhin eine zweite Gruppe von Finnen auf, die einen zweiten Basisbereich, der mit einem n-Dotanden dotiert ist, aufweisen, wobei der zweite Basisbereich den ersten Basisbereich kontaktiert und eine Basis des BJT über der zweiten Gruppe von Finnen angeordnet ist. Die Vorrichtung weist weiterhin eine dritte Gruppe von Finnen auf, die einen dritten Basisbereich, der mit einem p-Dotanden dotiert ist, aufweisen, wobei ein Kollektor des BJT über der dritten Gruppe von Finnen angeordnet ist. Die Vorrichtung weist weiterhin eine erste Gatestruktur auf, die über der ersten Gruppe von Finnen benachbart zu dem Emitter angeordnet ist. Die Vorrichtung weist weiterhin eine zweite Gatestruktur auf, die über der zweiten Gruppe von Finnen benachbart zu der Basis angeordnet ist. Die Vorrichtung weist weiterhin eine dritte Gatestruktur auf, die über der dritten Gruppe von Finnen benachbart zu dem Kollektor angeordnet ist, wobei die erste Gatestruktur, die zweite Gatestruktur und die dritte Gatestruktur physisch und elektrisch getrennt sind. Bei einer Ausführungsform beträgt ein Mindestabstand zwischen einem ersten Ende der ersten Gatestruktur und einem ersten Ende der zweiten Gatestruktur mindestens 100 nm, wobei der Mindestabstand in einer Richtung entlang einer Längsrichtung der ersten Gatestruktur gemessen wird. Bei einer Ausführungsform weist die Vorrichtung weiterhin Folgendes auf: eine vierte Gatestruktur, die über einer vierten Gruppe von Finnen benachbart zu der ersten Gruppe von Finnen angeordnet ist, wobei die vierte Gruppe von Finnen einer Basis eines zweiten BJT entspricht; und eine fünfte Gatestruktur, die über einer fünften Gruppe von Finnen benachbart zu der vierten Gruppe von Finnen angeordnet ist, wobei die fünfte Gruppe von Finnen einem Kollektor des zweiten BJT entspricht. Bei einer Ausführungsform ist der Emitter des BJT auch der Emitter des zweiten BJT. Bei einer Ausführungsform beträgt eine Anzahl von Finnen der ersten Gruppe von Finnen mindestens das Zweifache einer Anzahl von Finnen der zweiten Gruppe von Finnen. Bei einer Ausführungsform umfasst die erste Gatestruktur eine Gateelektrode, wobei die Gateelektrode mit der ersten Gruppe von Finnen elektrisch verbunden ist. Bei einer Ausführungsform wird ein erster Abstand zwischen der ersten Gatestruktur und der zweiten Gatestruktur gemessen, und ein zweiter Abstand wird zwischen einem äußeren Rand der erste Gruppe von Finnen und einem nächstgelegenen äußeren Rand der ersten Gatestruktur gemessen, wobei ein Verhältnis des ersten Abstands zu dem zweiten Abstand eins bis vier beträgt. Bei einer Ausführungsform ist der Emitter auf gegenüberliegenden Seiten der ersten Gatestruktur angeordnet, die Basis ist auf gegenüberliegenden Seiten der zweiten Gatestruktur angeordnet, und der Kollektor ist auf gegenüberliegenden Seiten der dritten Gatestruktur angeordnet. Bei einer Ausführungsform ist eine Höhe der ersten Gruppe von Finnen unter dem Emitter kleiner als eine Höhe der ersten Gruppe von Finnen unter der ersten Gatestruktur.
  • Eine weitere Ausführungsform betrifft eine Vorrichtung mit einer ersten Finne, einer zweiten Finne und einer dritten Finne, die aus einem Substrat herausragen, wobei die erste Finne und die dritte Finne eine erste Leitfähigkeit haben, die zweite Finne eine zweite Leitfähigkeit hat, die der ersten Leitfähigkeit entgegengesetzt ist, und die erste, die zweite und die dritte Finne zueinander parallel sind. Die Vorrichtung weist weiterhin eine Gatestruktur auf, die über und entlang Seitenwänden der ersten Finne, der zweiten Finne und der dritten Finne angeordnet ist. Die Vorrichtung weist weiterhin einen Emitter eines Bipolartransistors (BJT) auf, der auf gegenüberliegenden Seiten der Gatestruktur über der ersten Finne angeordnet ist. Die Vorrichtung weist weiterhin eine Basis des BJT auf, die auf gegenüberliegenden Seiten der Gatestruktur über der zweiten Finne angeordnet ist. Die Vorrichtung weist weiterhin einen Kollektor des BJT auf, der auf gegenüberliegenden Seiten der Gatestruktur über der dritten Finne angeordnet ist. Die Vorrichtung weist weiterhin ein Isoliermaterial auf, das einen über der ersten Finne angeordneten ersten Teil der Gatestruktur, einen über der zweiten Finne angeordneten zweiten Teil der Gatestruktur und einen über der dritten Finne angeordneten dritten Teil der Gatestruktur vollständig umschließt. Bei einer Ausführungsform beträgt ein Abstand zwischen benachbarten Enden des ersten Teils der Gatestruktur und des zweiten Teils der Gatestruktur mindestens 100 nm. Bei einigen Ausführungsformen ist die Gatestruktur eine erste Gatestruktur, und die Vorrichtung kann eine Mehrzahl von Gatestrukturen aufweisen, die jeweils über und entlang Seitenwänden der ersten Finne, der zweiten Finne und der dritten Finne angeordnet sind, wobei jede der Mehrzahl von Gatestrukturen in einen ersten Teil, einen zweiten Teil und einen dritten Teil unterteilt ist, die vollständig von dem Isoliermaterial umschlossen sind und jeweils über der ersten Finne, der zweiten Finne und der dritten Finne angeordnet sind. Bei einer Ausführungsform ist der Emitter des BJT auch der Emitter des zweiten BJT. Bei einer Ausführungsform entspricht die erste Leitfähigkeit einem p-Dotanden, während die zweite Leitfähigkeit einem n-Dotanden entspricht. Bei einer Ausführungsform ist der Emitter des BJT mit einer Gateelektrode der Gatestruktur elektrisch verbunden.
  • Eine weitere Ausführungsform betrifft ein Verfahren, das ein Strukturieren einer ersten dotierten Wanne eines Halbleitersubstrats zum Herstellen von ersten Finnen, einer zweiten dotierten Wanne des Halbleitersubstrats zum Herstellen von zweiten Finnen und einer dritten dotierten Wanne des Halbleitersubstrats zum Herstellen von dritten Finnen umfasst. Das Verfahren umfasst weiterhin ein Herstellen einer Gatestruktur über und entlang Seitenwänden der ersten Finnen, der zweiten Finnen und der dritten Finnen. Das Verfahren umfasst weiterhin ein epitaxiales Aufwachsen einer ersten Epitaxieschicht eines Bipolartransistors (BJT) über den ersten Finnen auf gegenüberliegenden Seiten der Gatestruktur, einer zweiten Epitaxieschicht des BJT über den zweiten Finnen auf gegenüberliegenden Seiten der Gatestruktur und einer dritten Epitaxieschicht des BJT über den dritten Finnen auf gegenüberliegenden Seiten der Gatestruktur, wobei die erste Epitaxieschicht und die dritte Epitaxieschicht eine erste Leitfähigkeit haben, die zweite Epitaxieschicht eine zweite Leitfähigkeit hat, die der ersten Leitfähigkeit entgegengesetzt ist, wobei die Gatestruktur einen ersten Teil, einen zweiten Teil und einen dritten Teil aufweist, wobei der erste, der zweite und der dritte Teil voneinander elektrisch getrennt sind, wobei der erste Teil über den ersten Finnen angeordnet ist, der zweite Teil über den zweiten Finnen angeordnet ist und der dritte Teil über den dritten Finnen angeordnet ist. Bei einer Ausführungsform kann das Herstellen der Gatestruktur Folgendes umfassen: Abscheiden einer dielektrischen Gateschicht über den ersten Finnen, den zweiten Finnen und den dritten Finnen; Abscheiden einer Gateelektrodenschicht über den ersten Finnen, den zweiten Finnen und den dritten Finnen; und Strukturieren der Gateelektrodenschicht und der dielektrischen Gateschicht, um den ersten Teil der Gatestruktur, den zweiten Teil der Gatestruktur und den dritten Teil der Gatestruktur herzustellen. Bei einer Ausführungsform kann das Verfahren weiterhin Folgendes umfassen: Abscheiden eines ersten Zwischenschicht-Dielektrikums (ILD) über der ersten Epitaxieschicht, der zweiten Epitaxieschicht und der dritten Epitaxieschicht; Zertrennen der Gatestruktur, um sie in den ersten Gatestruktur-Teil, den zweiten Gatestruktur-Teil und den dritten Gatestruktur-Teil zu unterteilen; und Abscheiden eines Isoliermaterials zwischen benachbarten Enden des ersten Teils und des zweiten Teils und zwischen benachbarten Enden des zweiten Teils und des dritten Teils. Bei einer Ausführungsform beträgt eine Schnittbreite zwischen benachbarten Enden des ersten und des zweiten Teils der Gatestruktur etwa 100 nm bis etwa 400 nm. Bei einer Ausführungsform kann das Verfahren weiterhin Folgendes umfassen: Abscheiden eines Isoliermaterials über und zwischen den ersten Finnen, den zweiten Finnen und den dritten Finnen; Aussparen des Isoliermaterials so, dass die ersten, die zweiten und die dritten Finnen jeweils aus einer Oberseite des Isoliermaterials herausragen; und epitaxiales Aufwachsen der ersten Epitaxieschicht, der zweiten Epitaxieschicht und der dritten Epitaxieschicht zwischen Teilen des Isoliermaterials. Bei einer Ausführungsform entspricht die erste Leitfähigkeit einem p-Dotanden, während die zweite Leitfähigkeit einem n-Dotanden entspricht. Bei einer Ausführungsform kann das Verfahren weiterhin ein Herstellen einer Metallisierungsschicht über der Gatestruktur umfassen, wobei die Metallisierungsschicht die erste Epitaxieschicht mit einem Gate der Gatestruktur elektrisch verbindet. Bei einer Ausführungsform kann das Verfahren weiterhin ein Durchführen eines Gate-Ersetzungsprozesses umfassen, um eine Gateelektrode der Gatestruktur zu entfernen und die Gateelektrode durch ein Metall-Ersatzgate zu ersetzen.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Vorrichtung mit: einer ersten Gruppe von Finnen, die einen ersten Basisbereich, der mit einem p-Dotanden dotiert ist, aufweisen, wobei ein Emitter eines Bipolartransistors (BJT) über der ersten Gruppe von Finnen angeordnet ist; einer zweiten Gruppe von Finnen, die einen zweiten Basisbereich, der mit einem n-Dotanden dotiert ist, aufweisen, wobei der zweite Basisbereich den ersten Basisbereich kontaktiert und eine Basis des BJT über der zweiten Gruppe von Finnen angeordnet ist; einer dritten Gruppe von Finnen, die einen dritten Basisbereich, der mit einem p-Dotanden dotiert ist, aufweisen, wobei ein Kollektor des BJT über der dritten Gruppe von Finnen angeordnet ist; einer ersten Gatestruktur, die über der ersten Gruppe von Finnen benachbart zu dem Emitter angeordnet ist; einer zweiten Gatestruktur, die über der zweiten Gruppe von Finnen benachbart zu der Basis angeordnet ist; und einer dritten Gatestruktur, die über der dritten Gruppe von Finnen benachbart zu dem Kollektor angeordnet ist, wobei die erste Gatestruktur, die zweite Gatestruktur und die dritte Gatestruktur physisch und elektrisch getrennt sind.
  2. Vorrichtung nach Anspruch 1, wobei ein Mindestabstand zwischen einem ersten Ende der ersten Gatestruktur und einem ersten Ende der zweiten Gatestruktur mindestens 100 nm beträgt, wobei der Mindestabstand in einer Richtung entlang einer Längsrichtung der ersten Gatestruktur gemessen wird.
  3. Vorrichtung nach Anspruch 1 oder 2, die weiterhin Folgendes aufweist: eine vierte Gatestruktur, die über einer vierten Gruppe von Finnen benachbart zu der ersten Gruppe von Finnen angeordnet ist, wobei die vierte Gruppe von Finnen einer Basis eines zweiten BJT entspricht; und eine fünfte Gatestruktur, die über einer fünften Gruppe von Finnen benachbart zu der vierten Gruppe von Finnen angeordnet ist, wobei die fünfte Gruppe von Finnen einem Kollektor des zweiten BJT entspricht.
  4. Vorrichtung nach Anspruch 3, wobei der Emitter des BJT auch der Emitter des zweiten BJT ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Gatestruktur eine Gateelektrode umfasst, wobei die Gateelektrode mit der ersten Gruppe von Finnen elektrisch verbunden ist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei ein erster Abstand zwischen der ersten Gatestruktur und der zweiten Gatestruktur besteht und ein zweiter Abstand zwischen einem äußeren Rand der erste Gruppe von Finnen und einem nächstgelegenen äußeren Rand der ersten Gatestruktur besteht, wobei ein Verhältnis des ersten Abstands zu dem zweiten Abstand eins bis vier beträgt.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Emitter auf entgegengesetzten Seiten der ersten Gatestruktur angeordnet ist, die Basis auf entgegengesetzten Seiten der zweiten Gatestruktur angeordnet ist und der Kollektor auf entgegengesetzten Seiten der dritten Gatestruktur angeordnet ist.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Höhe der ersten Gruppe von Finnen unter dem Emitter kleiner als eine Höhe der ersten Gruppe von Finnen unter der ersten Gatestruktur ist.
  9. Vorrichtung mit: einer ersten Finne, einer zweiten Finne und einer dritten Finne, die aus einem Substrat herausragen, wobei die erste Finne und die dritte Finne eine erste Leitfähigkeit haben, die zweite Finne eine zweite Leitfähigkeit hat, die der ersten Leitfähigkeit entgegengesetzt ist, und die erste, die zweite und die dritte Finne jeweils zueinander parallel sind; einer Gatestruktur, die über und entlang Seitenwänden der ersten Finne, der zweiten Finne und der dritten Finne angeordnet ist; einem Emitter eines Bipolartransistors (BJT), der auf entgegengesetzten Seiten der Gatestruktur über der ersten Finne angeordnet ist; einer Basis des BJT, die auf entgegengesetzten Seiten der Gatestruktur über der zweiten Finne angeordnet ist; einem Kollektor des BJT, der auf entgegengesetzten Seiten der Gatestruktur über der dritten Finne angeordnet ist; und einem Isoliermaterial, das einen über der ersten Finne angeordneten ersten Teil der Gatestruktur, einen über der zweiten Finne angeordneten zweiten Teil der Gatestruktur und einen über der dritten Finne angeordneten dritten Teil der Gatestruktur vollständig umschließt.
  10. Vorrichtung nach Anspruch 9, wobei ein Abstand zwischen benachbarten Enden des ersten Teils der Gatestruktur und des zweiten Teils der Gatestruktur mindestens 100 nm beträgt.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei die Gatestruktur eine erste Gatestruktur ist und die Vorrichtung weiterhin eine Mehrzahl von Gatestrukturen aufweist, die jeweils über und entlang Seitenwänden der ersten Finne, der zweiten Finne und der dritten Finne angeordnet sind, wobei jede der Mehrzahl von Gatestrukturen in einen ersten Teil, einen zweiten Teil und einen dritten Teil unterteilt ist, die vollständig von dem Isoliermaterial umschlossen sind und über der ersten Finne, der zweiten Finne bzw. der dritten Finne angeordnet sind.
  12. Vorrichtung nach einem der Ansprüche 9 bis 11, wobei der Emitter des BJT auch der Emitter des zweiten BJT ist.
  13. Vorrichtung nach einem der Ansprüche 9 bis 11, wobei der Emitter des BJT mit einer Gateelektrode der Gatestruktur elektrisch verbunden ist.
  14. Verfahren mit den folgenden Schritten: Strukturieren einer ersten dotierten Wanne eines Halbleitersubstrats zum Herstellen von ersten Finnen, einer zweiten dotierten Wanne des Halbleitersubstrats zum Herstellen von zweiten Finnen und einer dritten dotierten Wanne des Halbleitersubstrats zum Herstellen von dritten Finnen; Herstellen einer Gatestruktur über und entlang Seitenwänden der ersten Finnen, der zweiten Finnen und der dritten Finnen; und epitaxiales Aufwachsen einer ersten Epitaxieschicht eines Bipolartransistors (BJT) über den ersten Finnen auf entgegengesetzten Seiten der Gatestruktur, einer zweiten Epitaxieschicht des BJT über den zweiten Finnen auf entgegengesetzten Seiten der Gatestruktur und einer dritten Epitaxieschicht des BJT über den dritten Finnen auf entgegengesetzten Seiten der Gatestruktur, wobei die erste Epitaxieschicht und die dritte Epitaxieschicht eine erste Leitfähigkeit haben und die zweite Epitaxieschicht eine zweite Leitfähigkeit hat, die der ersten Leitfähigkeit entgegengesetzt ist, und die Gatestruktur einen ersten Teil, einen zweiten Teil und einen dritten Teil aufweist, wobei der erste, der zweite und der dritte Teil voneinander elektrisch getrennt sind, wobei der erste Teil über den ersten Finnen angeordnet ist, der zweite Teil über den zweiten Finnen angeordnet ist und der dritte Teil über den dritten Finnen angeordnet ist.
  15. Verfahren nach Anspruch 14, wobei das Herstellen der Gatestruktur Folgendes umfasst: Abscheiden einer dielektrischen Gateschicht über den ersten Finnen, den zweiten Finnen und den dritten Finnen; Abscheiden einer Gateelektrodenschicht über den ersten Finnen, den zweiten Finnen und den dritten Finnen; und Strukturieren der Gateelektrodenschicht und der dielektrischen Gateschicht, um den ersten Teil der Gatestruktur, den zweiten Teil der Gatestruktur und den dritten Teil der Gatestruktur herzustellen.
  16. Verfahren nach Anspruch 14 oder 15, das weiterhin Folgendes umfasst: Abscheiden eines ersten Zwischenschicht-Dielektrikums (ILD) über der ersten Epitaxieschicht, der zweiten Epitaxieschicht und der dritten Epitaxieschicht; Zertrennen der Gatestruktur, um sie in den ersten Gatestruktur-Teil, den zweiten Gatestruktur-Teil und den dritten Gatestruktur-Teil zu unterteilen; und Abscheiden eines Isoliermaterials zwischen benachbarten Enden des ersten Teils und des zweiten Teils und zwischen benachbarten Enden des zweiten Teils und des dritten Teils.
  17. Verfahren nach Anspruch 16, wobei eine Schnittbreite zwischen benachbarten Enden des ersten und des zweiten Teils der Gatestruktur etwa 100 nm bis etwa 400 nm beträgt.
  18. Verfahren nach einem der Ansprüche 14 bis 17, das weiterhin Folgendes umfasst: Ausbilden eines Isoliermaterials über und zwischen den ersten Finnen, den zweiten Finnen und den dritten Finnen; Aussparen des Isoliermaterials so, dass die ersten, die zweiten und die dritten Finnen jeweils aus einer Oberseite des Isoliermaterials herausragen; und epitaxiales Aufwachsen der ersten Epitaxieschicht, der zweiten Epitaxieschicht und der dritten Epitaxieschicht zwischen Teilen des Isoliermaterials.
  19. Verfahren nach einem der Ansprüche 14 bis 18, das weiterhin ein Herstellen einer Metallisierungsschicht über der Gatestruktur umfasst, wobei die Metallisierungsschicht die erste Epitaxieschicht mit einem Gate der Gatestruktur elektrisch verbindet.
  20. Verfahren nach einem der Ansprüche 14 bis 19, das weiterhin ein Durchführen eines Gate-Ersetzungsprozesses umfasst, um eine Gateelektrode der Gatestruktur zu entfernen und die Gateelektrode durch ein Metall-Ersatzgate zu ersetzen.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11804481B2 (en) * 2021-02-25 2023-10-31 Globalfoundries U.S. Inc. Fin-based and bipolar electrostatic discharge devices
US20230197862A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Diode structure with backside epitaxial growth

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529837B1 (en) 2018-09-02 2020-01-07 United Microelectronics Corp. Bipolar junction transistor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258602B2 (en) * 2009-01-28 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bipolar junction transistors having a fin
US8373229B2 (en) * 2010-08-30 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate controlled bipolar junction transistor on fin-like field effect transistor (FinFET) structure
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US9035426B2 (en) * 2011-12-28 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like BJT
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8610241B1 (en) * 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
TWI697051B (zh) 2016-09-02 2020-06-21 聯華電子股份有限公司 雙載子接面電晶體
US10290725B2 (en) 2017-03-22 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar junction transistor and integrated circuit device
CN108878418B (zh) 2017-05-12 2021-02-09 中芯国际集成电路制造(上海)有限公司 半导体装置、检测器件发热的方法及制造方法
TWI777971B (zh) * 2017-08-28 2022-09-21 聯華電子股份有限公司 雙極性電晶體及其製作方法
TWI784064B (zh) * 2018-10-01 2022-11-21 聯華電子股份有限公司 閘極控制雙載子接面電晶體及其操作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529837B1 (en) 2018-09-02 2020-01-07 United Microelectronics Corp. Bipolar junction transistor

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