KR102354655B1 - 캡핑 금속층을 갖는 금속 헤테로접합 구조체 - Google Patents

캡핑 금속층을 갖는 금속 헤테로접합 구조체 Download PDF

Info

Publication number
KR102354655B1
KR102354655B1 KR1020190093874A KR20190093874A KR102354655B1 KR 102354655 B1 KR102354655 B1 KR 102354655B1 KR 1020190093874 A KR1020190093874 A KR 1020190093874A KR 20190093874 A KR20190093874 A KR 20190093874A KR 102354655 B1 KR102354655 B1 KR 102354655B1
Authority
KR
South Korea
Prior art keywords
dielectric layer
metal
interconnect structure
cap structure
upper portion
Prior art date
Application number
KR1020190093874A
Other languages
English (en)
Other versions
KR20200035841A (ko
Inventor
이-솅 린
치-젠 리우
치-시앙 쉔
테-밍 쿵
춘-웨이 수
치아-웨이 호
양-춘 쳉
윌리암 웨이룬 홍
리앙-구앙 첸
케이-웨이 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200035841A publication Critical patent/KR20200035841A/ko
Application granted granted Critical
Publication of KR102354655B1 publication Critical patent/KR102354655B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper

Abstract

본 개시내용은 금속 상호접속 구조체 위에 다른 금속 구조체를 형성하기 위해 사용된 후속의 화학 기계적 연마 프로세스에 의해 손상되는 것으로부터 금속 상호접속 구조체를 보호하는 기술을 설명한다. 금속 상호접속 구조체는 금속 상호접속 구조체와 주위 유전층 사이에 리세스를 형성하도록 함몰된다. 금속 캡 구조체가 리세스 내에 형성된다. 유전층의 상부 부분은 금속 캡 구조체와 유전층 사이의 계면의 간극을 감소시키거나 제거하도록 금속 캡 구조체에 대해 유전층을 팽창시키는 인장 응력을 포함하도록 변형된다.

Description

캡핑 금속층을 갖는 금속 헤테로접합 구조체{METAL HETEROJUNCTION STRUCTURE WITH CAPPING METAL LAYER}
트랜지스터는 집적 회로를 위한 기본 단위(building block)이다. 트랜지스터는 일반적으로 반도체 기판, 반도체 기판 위의 또는 내의 채널층, 채널층 위의 게이트 산화물층 및 게이트 스택, 및 반도체 기판의 표면 상의 또는 내의 소스 및 드레인 확산 구역을 포함한다. 전기 콘택트가 트랜지스터의 게이트 스택에, 그리고 소스 및 드레인 확산 구역에 이루어진다. 트랜지스터의 상부에는, 상이한 평면 상에서 구리, 알루미늄, 텅스텐 또는 코발트로 형성된 금속 라인의 복수의 층이 트랜지스터들 사이의 신호 전송을 위해 라우팅되어 있다. 금속 라인이 존재하는 평면은 금속간 유전층에 의해 분리되어 있다. 상이한 평면 상의 금속 라인은 각각의 금속간 유전층을 통해 형성된 금속 상호접속 구조체를 통해 접속된다. 금속 상호접속 구조체는 일반적으로 텅스텐(W) 또는 코발트(Co)로 형성될 수도 있다.
금속 상호접속 구조체를 형성하는 데 있어서, 화학 기계적 연마(chemical mechanical polishing: CMP) 프로세스가 수행되어 금속간 유전층의 상부의 과잉의 금속 필름을 제거한다. 금속 CMP 프로세스는 기계적 연마 구성요소, 산화제(들) 및/또는 선택적 화학적 금속 에칭 구성요소(들)를 포함하는 CMP 슬러리를 이용한다. 과잉의 금속 필름은 산화제(들)에 의해 산화되어, 산화된 금속 필름이 기계적 연마 및/또는 화학적 에칭에 의해 제거될 수 있게 된다.
다양한 산화 금속염, 금속 착화물 및 비금속 산화성 산(oxidizing acid)이 금속 CMP 슬러리 내의 산화제로서 사용되어 왔다. 예들은 과요오드산, 니트레이트, 설페이트, 시트레이트, 칼륨 페리시아나이드, 칼륨 브로메이트, 칼륨 아이오데이트, 과산화수소, 철 니트레이트, 칼슘 하이포클로라이트, 및 디크로메이트 및 다른 산화제를 포함한다.
본 개시내용의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 도면에서, 문맥상 달리 지시되지 않으면, 동일한 도면 부호는 유사한 요소 또는 동작을 식별한다. 도면에서 요소의 크기 및 상대 위치는 반드시 실제 축척대로 도시되어 있지는 않다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시내용의 실시예에 따른 예시적인 반도체 구조체를 도시하고 있는 도면.
도 2a 내지 도 2d는 도 1의 반도체 구조체의 대안적인 실시예를 도시하고 있는 도면.
도 3은 본 개시내용의 실시예에 따른 예시적인 제조 프로세스를 도시하고 있는 도면.
도 4a 내지 도 4g는 도 3의 제조 프로세스의 다양한 스테이지에서 예시적인 웨이퍼를 단면도로 도시하고 있는 도면.
본 명세서에 설명된 다양한 실시예는 다수의 관찰에 기초한다. 일 관찰은, 반도체 구조체의 후공정(back-end-of-line: "BEOL") 금속화 설계에서, 콘택트 구조체(예를 들어, 실리콘층에 접촉하는 금속 또는 도전성 구조체), 로컬 금속 라인, 전역 금속 라인, 및 콘택트 플러그(콘택트 비아) 및/또는 다른 도전성 접속 구조체는 종종 상이한 금속 또는 금속 화합물 물질로 제조된다. 본 명세서의 설명에서, 용어 "금속 상호접속 구조체"는 BEOL 프로세스에서 형성된 임의의 이러한 콘택트 구조체, 금속 라인, 콘택트 플러그, 또는 다른 접속 구조체를 칭하는 데 사용된다. 반도체 산업에서, 용어 "MOL"이 때때로 게이트 콘택트 및/또는 소스/드레인 콘택트 형성의 프로세스를 칭하는 데 사용되지만, 용어 "BEOL"은 일반적으로 FEOL 프로세스 후에 임의의 웨이퍼 프로세스, 즉 반도체 제조 프로세스를 칭하는 데 사용된다. 설명의 목적으로, 본 명세서의 설명에서, 용어 "BEOL"은 "MOL"의 시나리오를 포함하는, FEOL 프로세스 후의 임의의 웨이퍼 프로세스를 칭하는 데 사용된다. 화학 기계적 연마 프로세스는 금속 상호접속 구조체의 퇴적시에 과잉의 금속 물질, 예를 들어 금속 상호접속 구조체를 형성하는 데 사용된 금속 필름의 원하지 않는 또는 바람직하지 않은 부분을 제거하기 위해 이들 금속 상호접속 구조체를 연마하고 평탄화하는 데 사용된다. 제1 상호접속 구조체의 CMP 프로세스에서, CMP 슬러리 내에 함유된 산화제를 포함하는 금속 CMP 슬러리는 제1 금속 상호접속 구조체와 제1 금속 상호접속 구조체 주위의 금속간 유전층 사이의 계면을 통해 침투하고 이동하여 제1 금속 상호접속 구조체 아래에 놓이고 제1 금속 상호접속 구조체에 접속되어 있는 제2 상호접속 구조체에 도달할 수도 있다. 그 결과, 아래에 놓인 제2 금속 상호접속 구조체는 산화될 수도 있고, 산성(즉, pH 값 < 7) 또는 알칼리성 특성(즉, pH 값 > 7)을 갖는 화학 용액 및 산화제와의 직접 접촉에 기인하여 침식하거나 부식할 수도 있다. 이러한 산화, 침식 또는 부식은 접속 실패 및/또는 제조 수율 손실을 유발한다. 이 문제는 더 작아지고 10 nm 이하 레벨에 접근하거나 도달하는 기술 노드에서 더욱 더 지배적이다. 예를 들어, 10 nm 이하 기술에서, 라이너층이 금속 상호접속 구조체와 주위 금속간 유전층 사이에 위치되게 하기 위한 공간 허용이 존재하지 않을 수도 있다. 라이너층의 결여는 일반적으로, 아래에 놓인 제2 금속 상호접속 구조체가 제1 금속 상호접속 구조체와 주위 유전층 사이의 계면의 간극 때문에 산화제 침투의 부정적인 효과에 더 민감하다는 것을 의미한다.
또한, 아래에 놓인 제2 상호접속 구조체는 제1 상호접속 구조체와는 상이한 금속 물질을 포함할 수도 있는 데, 이는 산화제 침투의 시나리오에서 제1 상호접속 구조체 및 제2 상호접속 구조체의 모두를 보호하는 것을 더 어렵게 한다. 예를 들어, 텅스텐 콘택트 플러그(비아) 구조체가 코발트 또는 구리 금속 라인의 2개의 층을 접속할 수도 있다. 다른 예에서, 코발트 상호접속 구조체는 텅스텐 또는 알루미늄 금속 라인의 2개의 층 사이에 형성되고 이들을 접속할 수도 있다. 구리 및 코발트는 산화제를 함유하는 산성 CMP 용액 내에서 용해 또는 다른 분해를 더 쉽게 겪게 된다. 다른 한편으로, 텅스텐은 산화제를 함유하는 알칼리성 CMP 용액 내에서 용해 또는 다른 분해를 더 쉽게 겪게 된다. 인접한 상호접속 구조체 내의 상이한 금속, 및 CMP 슬러리에 대한 이들의 상이한 반응은 상부 금속 상호접속 구조체를 연마하기 위해 사용된 CMP 슬러리로부터 아래에 놓인 금속 상호접속 구조체를 보호하는 것을 어렵게 한다.
다른 관찰은, 금속 상호접속 구조체를 둘러싸는 금속간 유전층과 함께 금속 상호접속 구조체를 연마하기 위한 CMP 프로세스에서, 금속 물질 및 유전 물질의 연마 속도가 상이하고, 이는 상호접속 구조체의 상부면과 유전층 사이에 형성된 리세스를 야기할 수도 있는 데, 즉 상호접속 구조체의 상부면이 주위 유전층보다 낮다는 것이다. 이러한 리세스는 상호접속 구조체와 상부 상호접속 구조체 사이에 만족스러운 접속을 형성하는 것을 힘들게 할 것이다. 예를 들어, 리세스는 아래에 놓인 상호접속 구조체와 상부 상호접속 구조체 사이의 접속 계면의 간극 영역으로 전이될 수도 있다. 간극 영역은, CMP 화학물이 아래에 놓인 상호접속 구조체와 반응할 수 있는 간극 영역에 축적할 것이기 때문에, 간극 영역으로 침투하는 상부 상호접속 구조체의 CMP 프로세스 연마로부터의 CMP 화학물에 아래에 놓인 상호접속 구조체를 더 취약하게 한다.
개시된 기술의 다양한 실시예는 제1 상호접속 구조체의 상부면 및 주위 유전층에 의해 형성된 리세스 영역을 충전하기 위한 금속 캡 구조체를 형성한다. 금속 캡 구조체를 형성하는 데 있어서, 제1 상호접속 구조체 위에 형성된 층을 연마하는 데 사용된 CMP 슬러리와의 접촉으로부터 손상되는 것으로부터 제1 상호접속 구조체를 보호하기 위한 수단이 취해진다. 실시예에서, 제1 금속 구조체는 리프트-오프(lift-off) 프로세스를 통해 형성되어 CMP 프로세스에 의해 제거될 과잉의 금속 물질이 존재하지 않게 된다. 이와 같이, 제1 상호접속 구조체는 CMP 슬러리와 접촉하지 않을 것이고, 제1 상호접속 구조체가 손상되지 않을 것이다. 대안적으로 그리고/또는 부가적으로, 유전층의 상부면부는 예를 들어, 이온 주입에 의해 변형되어, 인장 응력이 유전층의 상부면부 내로 도입되게 된다. 더 구체적으로, 유전층의 이 팽창된 상부면부의 체적은 증가된다. 유전층의 상부면부의 체적을 증가시키는 것은 특정 상황에 따라 다수의 이익을 갖는다. 예를 들어, 유전층의 상부면부와 금속 캡 구조체 사이의 계면에 간극이 존재하면, 상부면부의 체적을 증가시키는 것은 상부면부를 팽창하게 하여 간극을 더 작게 하거나 간극을 폐쇄시킬 것이다. 다른 예에서, 계면에 작은 간극이 존재하거나 간극이 존재하지 않으면, 상부면부의 체적을 증가시키는 것은 간극의 폐쇄 및 금속 캡 구조체 상의 유전층의 상부면부에 의한 압축력의 인가를 야기할 것이다. 또 다른 예에서, 계면에 간극이 존재하지 않는 경우에, 상부면부를 팽창하게 하는 것은 금속 캡 구조체 상의 유전층의 상부면부에 의해 인가된 압축력의 증가를 야기한다. 상기의 각각은 상부 부분이 증가된 힘으로 캡 구조체를 향해 팽창하게 하고 몇몇 경우에 캡 구조체에 대해 압축되게 하는 유전 물질의 상부 부분의 변형으로부터 발생하고, 이는 유전층과 금속 캡 구조체 상의 계면 주위의 물질을 통한 화학 용액의 침투 또는 제1 상호접속 구조체에 도달하도록 계면을 통한 화학 용액의 침투를 감소시킬 것이다.
실시예에서, 금속 캡 구조체는 제2 상부 상호접속 구조체와 동일한 금속 물질이거나 또는 제2 상호접속 구조체를 연마하는 데 사용된 CMP 슬러리에 또는 슬러리와 반응하는 물질에 관하여 제2 상호접속 구조체와 동일한 유형의 금속 물질인 금속 물질이다. 이와 같이, 금속 캡 구조체는 CMP 슬러리와 접촉하게 되면 제2 상호접속 구조체의 CMP 슬러리에 의해 과도하게 손상되지 않을 것이고 또는 금속 캡 구조체와 제2 상호접속 구조체의 CMP 슬러리 사이의 반응은 프로세스 또는 디바이스 설계에서 양호하게 제어되거나 보상된다. 즉, 캡 구조체와 제2 상호접속 구조체의 CMP 슬러리 사이의 반응은 제2 상호접속 구조체와 CMP 슬러리 사이의 반응과 유사하다. 이와 같이, 캡 구조체와 제2 상호접속 구조체의 CMP 슬러리 사이의 반응은 각각의 CMP 프로세스에서 양호하게 제어될 수 있다. 금속 캡 구조체는 제2 상호접속 구조체를 연마하는 데 사용된 CMP 슬러리가 아래에 놓인 상호접속 구조체에 도달하는 것을 방지한다. 따라서, 아래에 놓인 제1 상호접속 구조체는 상부 제2 상호접속 구조체를 평탄화하는 데 사용된 CMP 슬러리와 접촉하게 됨으로써 손상되지 않을 것이다. 또한, 금속 캡 구조체는 또한 제1 상호접속 구조체의 상부면 상의 비의도적으로 형성된 리세스를 충전하는 데, 이는 아래에 놓인 제1 상호접속 구조체와 상부 제2 상호접속 구조체 사이에 바람직한 전기 접속을 형성하는 것을 돕는다.
실시예에서, 반도체 구조체는 기판 위에 형성된 반도체 디바이스와, 예를 들어, 트랜지스터의 소스, 드레인, 게이트, 또는 바디(접지)와 같은, 반도체 디바이스의 단자들 중 하나에 접속된 하위 레벨 상호접속 구조체를 포함한다. 금속 캡 구조체가 하위 레벨 상호접속 구조체 위에 형성된다. 금속 캡 구조체의 상부면은 하위 레벨 상호접속 구조체를 둘러싸는 하위 레벨 금속간 유전층과 실질적으로 동일한 레벨에 있다. 하위 레벨 금속간 유전층의 상부 부분은 이 상부 부분을 변형하도록 도핑되어, 상부 부분이 하위 레벨 금속간 유전층 사이의 계면에 대해 힘을 인가하는 인장 응력을 갖게 된다. 특히, 예를 들어, 상부 부분의 체적은 증가되고, 몇몇 실시예에서 하위 레벨 금속간 유전층의 상부 부분에 의해 금속 캡 구조체 상에, 즉 금속 캡 구조체를 향한 방향으로 인가된 압축력이 증가된다. 상위 레벨 상호접속 구조체가 금속 캡 구조체 위에 형성되고, 상위 레벨 금속간 유전층에 의해 둘러싸인다. 실시예에서, 금속 캡 구조체는 상위 레벨 상호접속 구조체와 동일한 금속 물질 또는 동일한 유형의 금속 물질을 포함한다. 실시예에서, 금속 캡 구조체는 하위 레벨 상호접속 구조체와는 상이한 금속 물질을 포함한다.
본 명세서의 개시내용은 설명된 요지의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 설명을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
이하의 설명에서, 특정 상세가 본 개시내용의 다양한 실시예의 철저한 이해를 제공하기 위해 설명된다. 그러나, 당 기술 분야의 숙련자는 본 개시내용이 이들 특정 상세 없이 실시될 수도 있다는 것을 이해할 수 있을 것이다. 다른 예에서, 전자 구성요소 및 제조 기술과 연계된 공지의 구조체는 본 개시내용의 실시예의 설명을 불필요하게 불명료하게 하는 것을 회피하기 위해 상세히 설명되지 않는다.
문맥상 달리 요구하지 않으면, 명세서 및 이어지는 청구범위 전체에 걸쳐, 단어 "포함한다" 및 "포함하고" 및 "포함하는"과 같은 그 변형은 개방의 포함적 개념, 즉 "포함하지만, 이에 한정되는 것은"으로 해석되어야 한다.
제1, 제2 및 제3과 같은 서수의 사용은 반드시 등급화된 순서의 개념을 암시하는 것은 아니며, 오히려 단지 동작 또는 구조체의 다수의 경우들 사이를 구분할 수도 있다.
본 명세서에 전체에 걸쳐 "일 실시예" 또는 "실시예"의 언급은 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서에 전체에 걸쳐 다양한 장소에서 구문 "일 실시예에서" 또는 "실시예에서"의 출현은 반드시 모두 동일한 실시예를 칭하는 것은 아니다. 더욱이, 특정 특징, 구조, 또는 특성은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수도 있다.
본 명세서에 및 첨부된 청구범위에 사용될 때, 단수 형태는 문맥상 명백히 달리 지시되지 않으면 복수의 지시 대상을 포함한다. 용어 "또는"은 문맥상 명백히 달리 지시되지 않으면, 일반적으로 "및/또는"을 포함하는 그 의미로 이용된다는 것이 또한 주목되어야 한다.
도 1은 예시적인 구조체(100)를 도시하고 있다. 도 1을 참조하면, 구조체(100)는 기판(110), 예를 들어, 실리콘 기판, 및 기판 위에 형성된 디바이스(120)를 포함한다. 디바이스(120)는 게이트(122), 소스/드레인 구역(124) 및 바디(126)를 갖는 트랜지스터 디바이스로서 예시적으로 도시되어 있다. 게이트(122), 소스/드레인(124) 또는 바디(126) 중 하나에 접촉하는[예를 들어, 기판(110)을 통해] 제1 상호접속 구조체(130)가 제1 유전층(132) 내에 형성된다. 제1 상호접속 구조체(130)의 상부면(130S)은 제1 유전층(132)의 상부면(132S)보다 낮다. 리세스(134)가 제1 상호접속 구조체(130)의 상부면(130S)과 제1 유전층(132)의 상부면(132S) 사이에 형성된다. 특히, 리세스(134)는 제1 유전층(132) 내에 그리고 제1 상호접속 구조체(130)의 상부면(130S) 위에 위치된다.
금속 캡 구조체(140)가 리세스(134) 내에 형성되고, 리세스(134)로부터 노출된 제1 상호접속 구조체(130)의 상부면(130S)을 커버한다. 실시예에서, 금속 캡 구조체(140)는 제1 상호접속 구조체(130)의 것과는 상이한 금속 또는 금속 화합물 물질을 갖는다. 유전층(132)의 상부 부분(132U)은 예를 들어, 도핑됨으로써 변형되어 인장 응력을 갖는다. 인장 응력은 유전층(132)의 상부 부분(132U)이 캡 구조체(140)의 방향에서 팽창하여 체적이 증가하게 하고, 몇몇 실시예에서 화살표(136)에 의해 도시되어 있는 바와 같이, 유전층(132)의 변형된 상부 부분(132U)이 캡 구조체(140)에 접촉할 때 상부 부분(132U)이 금속 캡 구조체(140)에 대해 인가하는 압축력을 증가시킨다. 상부 부분(132U)의 증가된 체적은 상부 부분(132U)의 유전 물질이 금속 캡 구조체(140)를 향해 팽창하게 하여, 제1 유전층(132), 특히 상부 부분(132U)과 금속 캡 구조체(140) 사이의 계면(142)에서의 간극이, 존재하면, 크기가 감소되거나 제거되게 된다. 간극이 작은, 즉 도핑된 후에 상부 부분(132U)이 팽창하는 양보다 작은 치수를 갖는 실시예에 따르면, 상부 부분(132U)의 팽창은 간극이 폐쇄되게 하고 압축력이 상부 부분(132U)에 의해 금속 캡 구조체(140) 상에 인가되게 한다. 간극이 존재하지 않는 다른 실시예에 따르면, 상부 부분(132U)의 팽창은 증가된 압축력(136)이 상부 부분(132U)의 유전 물질에 의해 금속 캡 구조체(140) 상에 인가되게 한다. 간극의 폐쇄 및/또는 상부 부분(132U)의 유전 물질에 의해 금속 캡 구조체(140) 상에 인가된 증가된 압축력은, 아래에 놓인 제1 상호접속 구조체에 유해한 물질, 예를 들어 상부 제2 상호접속 구조체를 평탄화하는 데 사용된 CMP 용액이 아래에 놓인 제1 상호접속 구조체에 도달할 것인 위험을 감소시킨다.
제2 상호접속 구조체(150)가 캡 구조체(140) 위에 형성되고 캡 구조체(140)에 접촉한다. 실시예에서, 제2 상호접속 구조체(150)는 캡 구조체(140)와 동일한 도전성 물질을 갖는다. 다른 실시예에서, 제2 상호접속 구조체(150)의 물질은 캡 구조체(140)와 동일한 유형의 금속 또는 금속 화합물 물질이어서, 캡 구조체(140)와 제2 상호접속 구조체(150)가 이들이 접촉하는 CMP 화학 용액과 유사하게 반응하게 된다. 예를 들어, 구리 및 코발트는, 2개의 물질이 모두 산성 CMP 용액 내에서 용해 또는 다른 분해 문제를 겪고 모두 알칼리성 CMP 용액에 의한 용해 또는 다른 분해에 저항성이 있는 점에서 동일한 유형의 금속 물질이다. 다른 한편으로, 코발트 및 텅스텐은, 텅스텐이 알칼리성 CMP 용액 내에서 용해 또는 다른 분해 문제를 겪고 산성 CMP 용액에 의한 용해 또는 다른 분해에 저항성이 있기 때문에, 상이한 유형의 금속 물질이다. 본 개시내용의 실시예는 구리, 코발트 및 텅스텐에 한정되지 않고, 다른 실시예에서 금속 물질은 구리, 코발트 및 텅스텐 이외의 금속 물질이다. 예시적인 예에서, 제1 상호접속 구조체(130)는 코발트이고, 캡 구조체(140) 및 제2 상호접속 구조체(150)는 텅스텐이다.
디바이스(120)는 전계 효과 트랜지스터로서 예시적으로 도시되어 있는 데, 이는 본 개시내용의 범주를 한정하는 것은 아니다. 쌍극 디바이스 또는 터널 전계 효과 트랜지스터와 같은 다른 디바이스가 또한 가능하고 본 개시내용에 포함된다. 제1 상호접속 구조체(130)는 디바이스로의, 특히 소스/드레인 구역(124)으로의 콘택트 구조체로서 예시적으로 도시되어 있지만, 이는 한정적인 것은 아니다. 제1 상호접속 구조체는 다른 금속 상호접속 구조체 아래에 위치된 임의의 금속 상호접속 구조체일 수도 있다.
실시예에서, 도 1에 도시되어 있는 바와 같이, 금속 캡 구조체(140)는 제1 상호접속 구조체(130)의 상부면(130S)과 실질적으로 정렬한다. 또한, 캡 구조체(140)의 상부면(140S)은 유전층(132)의 상부면(132S)과 실질적으로 동일한 레벨에 있다. 그러나, 본 개시내용은 제1 상호접속 구조체(130)의 상부면(130S) 또는 유전층(132)의 상부면(132S)에 대한 캡 구조체(140)의 본 예시적인 프로파일에 의해 한정되는 것은 아니다.
도 2a 내지 도 2d는 캡 구조체(140)의 대안적인 실시예를 도시하고 있다. 대안적인 실시예는 그 설명이 간단화를 위해 생략되어 있는, 도 1의 구조체(100)와 유사한 몇몇 구조적 특징을 각각 포함한다. 도 2a에 도시되어 있는 대안적인 실시예에서, 캡 구조체(240(A))는 제1 상호접속 구조체(130)를 완전히 커버하고, 적어도 몇몇 방향에서, 제1 상호접속 구조체(130)의 표면(130S)을 넘어 측방향으로 또한 연장하고 캡 구조체(240(A)) 주위의 유전층(132)의 부분을 커버한다. 즉, 캡 구조체(240(A))는 적어도 하나의 방향에서 제1 상호접속 구조체(130)를 넘어 측방향으로 연장한다.
도 2b에 도시되어 있는 대안적인 실시예에서, 캡 구조체(240(B))는 제1 상호접속 구조체(130)와 오정렬하고 부분적으로 중첩하지만, 제1 상호접속 구조체(130)를 완전히 중첩하지는 않는다. 캡 구조체(240(B))는 여전히 제1 상호접속 구조체(130)와 제2 상호접속 구조체(150) 사이에 위치되어, 제2 상호접속 구조체(150)를 연마하기 위해 사용된 CMP 화학 용액이 캡 구조체(140) 아래의 제1 상호접속 구조체(130)에 도달하지 않게 될 것이다. 유전층(132)의 상부 부분(132U)의 팽창은 유전층(132)과 캡 구조체(240(B)) 사이의 계면에서 간극의 폐쇄 및/또는 제1 유전층(132), 또는 특히 제1 유전층(132)의 상부 부분(132U)과 금속 캡 구조체(240(B)) 사이의 계면(142)에서 제1 유전층(132)의 상부 부분(132S)에 의해 인가된 증가된 압축력(136)을 야기한다. 이 간극의 폐쇄 및/또는 계면(142)에서의 증가된 압축력은, 제2 상호접속 구조체(150)의 CMP 프로세스에서 사용된 화학 용액이 아래에 놓인 제1 상호접속 구조체(130)에 도달하도록 계면(142)을 통해 투과하거나 침투할 수 없게 된다. 제1 유전층(132)은 실리콘 산화물 또는 예를 들어, 4 미만의 유전 상수를 갖는 다른 저-k 유전 물질이다.
실시예에서, 제1 유전층(132)의 상부 부분(132U)은 제1 유전층(132)의 나머지로부터 개별층이다. 예를 들어, 상부층(132U)은 실리콘 니트라이드이고, 제1 유전층(132)의 나머지는 실리콘 옥시니트라이드(SiOxNy) 또는 다른 저-k 유전 물질이다. 실리콘 니트라이드의 상부 부분(132U)의 두께는 비교적 작은데, 예를 들어 약 15 Å 내지 약 25 Å이어서, 상부 실리콘 니트라이드 부분(132U)을 포함하는 제1 유전층(132)과 층(132)의 나머지의 실리콘 옥시니트라이드의 조합의 전체 유전 상수가 여전히 비교적 낮게 된다.
상부 부분(132U) 내의 인장 응력은 복수의 연속적인 퇴적 및/또는 처리 사이클에서 다수의 층을 갖고 예를 들어, 실리콘 니트라이드의 상부 부분(132U)을 형성함으로써 향상될 수도 있다. 잔류 인장 응력은 후속의 방사선 경화 전에, 예를 들어 약 400℃ 내지 450℃와 같은, 더 낮은 온도로 실리콘 니트라이드 상부 부분(132U)을 퇴적함으로써 또한 포함될 수도 있다. 상부 부분(132U) 내의 인장 응력은 예를 들어, Zr 또는 Mg 도펀트 또는 다른 적합한 도펀트와 같은 다양한 도펀트의 혼입에 의해 또한 향상될 수도 있다. 실리콘 산화물 상부 부분(132U)에 대해, 인장 응력은 게르마늄("Ge"), 실리콘("Si"), 탄소("C"), 질소("N"), 인("P"), 또는 붕소("B") 중 하나 이상과 같은 도펀트의 혼입에 의해 향상될 수도 있다.
도 2c에 도시되어 있는 대안적인 실시예에서, 캡 구조체(240(C))는 제1 유전층(132)을 넘어 상향으로 연장한다. 특히, 캡 구조체(240(C))의 상부면(240S)은 제1 유전층(132)의 상부면(132S)보다 높다. 실시예에서, 제3 유전층(242)이 제1 유전층(132)과 제2 유전층(152) 사이에 위치된다. 제3 유전층(242)은 제1 유전층(132) 또는 제2 유전층(152) 중 하나 이상과 동일한 유전 물질을 포함할 수도 있고, 또는 이들 중 어느 하나와는 상이한 유전 물질을 포함할 수도 있다. 실시예에서, 제3 유전층(242)은 잔류 인장 응력을 갖고 형성되는 것 또는 인장 응력을 향상시키기 위해 불순물로 도핑되는 것 중 하나 이상에 의해 변형될 수도 있다. 제3 유전층(242) 내의 인장 응력은 제3 유전층(242)이 캡 구조체(240(C))의 방향으로 팽창하게 하고 제3 유전층(242)과 캡 구조체(240(C)) 사이의 계면에서 간극을 폐쇄하고 그리고/또는 개질된 제3 유전층(242)이 캡 구조체(240(C))에 접촉할 때 제3 유전층(242)에 의해 캡 구조체(240(C)) 상에 인가된 압축력을 증가시킨다.
예를 들어, 제3 유전층(242)은 실리콘 니트라이드이다. 실리콘 니트라이드층(242) 내의 인장 응력은 복수의 연속적인 퇴적 및/또는 처리 사이클에서 다수의 층을 갖는 니트라이드 물질로 층(242)을 형성함으로써 향상될 수도 있다. 잔류 인장 응력은 후속의 방사선 경화 전에, 예를 들어 약 400℃ 내지 450℃와 같은, 더 낮은 온도로 실리콘 니트라이드층(242)을 퇴적함으로써 또한 포함될 수도 있다. 실리콘 니트라이드층(242) 내의 인장 응력은 예를 들어, Zr 또는 Mg 도펀트 또는 다른 적합한 도펀트와 같은 다양한 도펀트의 혼입에 의해 또한 향상될 수도 있다. 실리콘 산화물층(242)에 대해, 인장 응력은 게르마늄("Ge"), 실리콘("Si"), 탄소("C"), 질소("N"), 인("P"), 또는 붕소("B") 중 하나 이상과 같은 도펀트의 혼입에 의해 향상될 수도 있다.
다른 실시예에서, 제3 유전층(242)은 예를 들어, 도핑됨으로써 개질되지 않고, 따라서 예를 들어, 도핑됨으로써 개질되어 있는 제1 유전층(132)의 상부 부분(132U)의 팽창을 나타내지 않는다. 예를 들어, 제3 유전층(242)은 다른 것들 중에서도, 에칭 정지층으로서 기능할 수도 있다.
도 2d에 도시되어 있는 대안적인 실시예에서, 캡 구조체(240(D))는 제1 부분(또는 더 낮은 부분)(246) 및 제2 부분(또는 더 높은 부분)(248)을 포함한다. 더 낮은 부분(246)은 리세스(134) 내에 포위되고, 더 높은 부분(248)은 제1 유전층(132)의 상부면(132S)을 넘어 상향으로 연장하고, 적어도 몇몇 방향에서 리세스(134)를 넘어 측방향으로 연장한다. 예를 들어, 더 높은 부분(248)은 다마신 프로세스(damascene process)에서 제1 유전층(132) 위에 퇴적된 과잉의 금속 물질을 패터닝함으로써 형성될 수도 있다. 더 높은 부분(248) 및 더 낮은 부분(246)은 또한 듀얼 다마신 프로세스를 통해 함께 형성될 수도 있다.
기판(110)은 결정질 구조의 실리콘 기판 및/또는 게르마늄과 같은 다른 원소 반도체를 포함할 수도 있다. 대안적으로 또는 부가적으로, 기판(110)은 실리콘 카바이드, 갈륨 비소, 인듐 비소, 및/또는 인듐 포스파이드와 같은 화합물 반도체를 포함할 수도 있다. 또한, 기판(110)은 실리콘-온-절연체(silicon-on-insulator: SOI) 구조체를 또한 포함할 수도 있다. 기판(110)은 에피택셜층을 포함할 수도 있고 그리고/또는 성능 향상을 위해 변형될 수도 있다. 기판(110)은 P-형 기판 및/또는 N-형 기판 및 P-우물 및/또는 N-우물과 같은 다양한 도핑된 구역과 같은, 당 기술 분야에 공지된 바와 같은 디자인 요구에 따라 다양한 도핑 구성을 또한 포함할 수도 있다.
도 3은 도 1 및 도 2의 구조체 실시예 또는 다른 반도체 구조체 중 하나 이상을 제조하는 데 사용될 수도 있는 예시적인 제조 프로세스(300)의 흐름도를 도시하고 있다. 도 4a 내지 도 4g는 예로서, 도 1의 구조체(100)를 제조하는 데 있어서 제조 프로세스의 다양한 스테이지에서 웨이퍼(400)를 도시하고 있다.
도 3을 참조하면, 도 4a를 또한 참조하면, 예시적인 동작(310)에서, 웨이퍼(400)가 제공된다. 웨이퍼(400)는 기판(410), 예를 들어, 실리콘 기판, 및 기판(410) 위에 형성된 디바이스(420)를 포함한다. 상호접속 구조체(430)가 유전층(432) 내에 형성되고, 예를 들어 디바이스(420)의 바디, 소스 전극, 드레인 전극, 또는 게이트 전극과 같은 디바이스(420)의 단자에 직접 또는 간접적으로 접촉한다. 도 4a는 상호접속 구조체(430)가 디바이스(420)의 소스/드레인 구역에 직접 접촉하는 콘택트 구조체인 것을 예시적인 예로서 도시하고 있지만, 이는 본 개시내용의 범주를 한정하는 것은 아니다.
도 4a에 도시되어 있는 실시예에서, 웨이퍼(400) 상의 CMP 프로세스가 완료되어 있다. CMP 프로세스는 일반적으로 콘택트 플러그 또는 접속 비아를 형성하는 다마신 프로세스의 통합 구성요소이다. CMP 프로세스가 상호접속 구조체(430)의 금속 물질 및 제1 유전층(432)의 유전 물질을 상이한 연마 속도로 연마함에 따라, 상호접속 구조체(430)의 상부면은 제1 유전층(432)의 상부면(432S)과 완벽하게 평면, 예를 들어 동일 높이가 아닐 수도 있다. 실시예에서, 상호접속 구조체(430)의 상부면은 점선으로 도시되어 있는 바와 같이, 비의도적으로 형성된 리세스부(438)를 포함한다. 리세스부(438)는 제1 유전층(432)의 표면(432S)보다 낮은 상호접속 구조체(430)의 표면을 칭한다. 다른 실시예에서, 상호접속 구조체(430)의 상부면은 제1 유전층(432)의 상부면(432S)보다 더 높게 비의도적으로 형성된다.
제1 상호접속 구조체(430)는 예를 들어, CMP 슬러리의 pH 특성에 대한 그 반응에 관하여 제1 유형의 코발트("Co")와 같은 제1 도전성 물질로 형성된다. 예를 들어, 코발트는 산화제를 함유하는 산성 CMP 용액에 의한 공격에 더 민감하거나 취약하다.
예시적인 동작(320)에서, 도 4b를 또한 참조하면, 리세스(439)가 제1 상호접속 구조체(430)의 상부면을 함몰함으로써 형성된다. 리세스(439)는 상호접속 구조체(430)의 함몰된 표면(430RS)과 유전층(432) 사이에 형성된다. 실시예에서, 제1 상호접속 구조체(430)의 함몰은 에칭에 의해 구현된다. 적합한 에칭 프로세스는 건식 에칭 또는 선택적 습식 에칭을 포함한다. 건식 에칭 프로세스는 노출된 표면으로부터 물질의 부분을 제거하는, 일반적으로 불화탄소, 산소, 염소 등과 같은 반응성 가스의 플라즈마와 같은 이온의 충돌을 통해 물질을 제거한다. 패터닝된 포토레지스트층이 물질의 제거의 정확성을 개선하기 위해 건식 에칭에 사용될 수도 있다. 금속 상호접속 구조체(430)의 노출된 부분의 물질에 선택적인 습식 에칭이, 유전층(432)은 실질적으로 그대로 남아 있는 상태에서, 노출된 상호접속 구조체(430)의 부분을 제거한다. 본 개시내용의 실시예는 제1 상호접속 구조체(430)를 함몰하기 위한 상기 에칭 프로세스에 한정되는 것은 아니다. 습식 에칭 또는 건식 에칭 이외의 프로세스가 개시된 실시예에 따라 제1 상호접속 구조체(430)를 함몰하는 데 사용될 수도 있다.
실시예에서, 리세스(439)의 형성은 리세스(439)의 깊이(D1)와 직경(L1) 사이의 비가 비교적 작도록, 예를 들어 1.5 미만이도록 제어된다. 몇몇 실시예에서, D1과 L1 사이의 비는 1 미만이다. 이 낮은 깊이 대 직경비는 리세스(439) 내에 형성된 구조체가 낮은 종횡비(aspect ratio)를 갖게 하는 데, 이는 낮은 종횡비 구조체에 더 적합한 몇몇 금속 퇴적 루틴의 사용을 가능하게 한다. 예를 들어, 물리적 기상 퇴적(physical vapor deposition: PVD), 화학적 기상 퇴적(chemical vapor deposition: CVD), 원자층 퇴적(atomic layer deposition: ALD) 등이 높은 종횡비 구조체보다 낮은 종횡비 구조체를 형성하기 위해 더 적합하다. PVD, CVD, ALD 퇴적 프로세스는 모두 양호한 간극-충전 특성을 갖고, 이는 본 명세서에 설명된 바와 같이, 도 1의 캡 구조체(140)를 형성하는 데 유리하게 사용될 수 있다. 실시예에서, 직경(L1)은 약 2 nm 내지 약 5 nm의 범위 내에 있고, 깊이(D1)는 약 2 nm 내지 약 4 nm의 범위 내에 있다. 본 개시내용의 실시예는 상기 종횡비(L1, D1)에 한정되는 것은 아니다. 본 개시내용의 다른 실시예에 따르면, 종횡비(L1, D1)는 명시적으로 전술된 값 및 범위와는 상이할 수도 있다.
도 4b는 리세스(439)를 인시츄(in-situ) 의도적으로 형성하는 일 예시적인 실시예를 도시하고 있는 데, 이는 본 개시내용의 범주를 한정하는 것은 아니다. 리세스(439)는 또한 본 개시내용에 모두 포함되는 다른 프로세스를 통해 형성될 수도 있다. 예를 들어, 도 4ba에 도시되어 있는 바와 같이, 부가의 유전층(432A)이 유전층(432) 위에 형성되고, 제1 상호접속 구조체(430)를 노출하는 개구(439A)를 형성하도록 패터닝된다. 개구(439A) 및 상호접속 구조체(430)의 상부면(430S)은 리세스(439)를 형성한다.
다른 실시예에서, 예시적인 동작(320)은 수행되지 않고, 리세스(439)는 의도적으로 형성되지 않는다. 리세스(438)는 제1 상호접속 구조체(430)의 상부면과 제1 유전층(432) 사이의 자연적으로 또는 비의도적으로 형성된 리세스부로서, 추가의 개질 없이 후속의 제조 프로세스에 사용된다. 이와 같이, 리세스(439)의 후속의 언급은 비의도적으로 형성된 리세스(438) 또는 의도적으로 형성된 리세스(439)를 칭할 수도 있다.
다른 실시예에서, 도 4bb에 도시되어 있는 바와 같이, 듀얼 다마신 프로세스가 2개의 부가의 유전층(432A, 432B)을 통해 엇갈린 개구(439B)를 형성하는 데 사용된다. 엇갈린 개구(439B)는 도 2d의 예시적인 캡 구조체를 형성하기 위해 적합하다. 개구(439A, 439B)의 형성을 용이하기 위한 에칭 정지층이 인접한 유전층(432, 432A, 432B) 사이에 존재할 수도 있는 데, 이들은 간단화의 목적으로 생략되어 있다는 것을 주목하라.
예시적인 동작(330)에서, 도 4c를 또한 참조하면, 캡 구조체(440)가 리세스(439) 내에 형성된다. 실시예에서, 캡 구조체(440)는 제1 상호접속 구조체(430)의 도전성 물질과는 상이한 도전성 물질이다. 예에서, 캡 구조체(440)의 물질은 금속 CMP 슬러리의 pH 특성에 대한 그 반응에 관하여 상이한 유형(제2 유형)의 도전성 물질이다. 예를 들어, 텅스텐("W")은 산화제를 함유하는 알칼리성 CMP 용액에 더 민감하거나 취약한데, 이는 알칼리성 CMP 용액에 대한 코발트 또는 구리의 민감성과는 상이하다. 알루미늄은 금속 CMP 슬러리의 pH 특성에 대한 그 반응에 관하여 텅스텐과 유사하다. 실시예에서, 캡 구조체(440)는 텅스텐이다.
캡 구조체(440)는 다마신 프로세스 또는 리프트-오프 프로세스 중 하나 하에서 형성된다. 특정 형성 프로세스에 따라, CMP 동작(332)이 캡 구조체(440)의 형성에서 동작(330)에 포함될 수도 있다. 예를 들어, 다마신 프로세스가 사용되면, CMP 프로세스(332)는 일반적으로 유전층(432)의 표면(432S) 위에 퇴적된 과잉의 금속 물질을 제거하도록 포함된다. 리프트-오프 프로세스가 사용되고 양호하게 제어되면, CMP 프로세스는 선택적이다. 캡 구조체(440)의 도전성 물질, 예를 들어 텅스텐의 퇴적은 CVD, PVD 또는 ALD 또는 양호한 간극-충전 특성을 갖는 다른 프로세스 중 하나를 거쳐 수행된다. CVD, PVD, 또는 ALD 프로세스의 양호한 간극-충전 특성은 캡 구조체(440)와 유전층(432) 사이의 계면(442)이 실질적으로 무공동(void-free)이어서, 캡 구조체(440)를 연마하기 위한 또는 캡 구조체(440) 위에 다른 상호접속 구조체를 연마하기 위한 CMP 슬러리가 계면(442)을 통해 투과하거나 침투하여 제1 상호접속 구조체(430)에 도달하지 않게 될 것이다.
다른 실시예에서, 캡 구조체(440)는 의도적으로 형성된 리세스(439) 내에 형성되지 않는다. 대신에, 캡 구조체(440)는 제1 상호접속 구조체(430)(도 4a)의 상부면 상의 비의도적으로 형성된 리세스(438) 내에 형성된다.
예시적인 동작(340)에서, 도 4d를 또한 참조하면, 유전층(432)의 상부 부분(432U)은 상부 부분(432U)이 측방향으로 팽창되게 하기 위해, 예를 들어 도핑됨으로써 변형된다. 이 변형은 도펀트 게르마늄("Ge"), 실리콘("Si"), 탄소("C"), 질소("N"), 인("P"), 또는 붕소("B") 중 하나 이상의 이온 주입을 통해 구현된다. 상부 부분(432U)의 이러한 개질은 유전층(432)의 상부 부분(432U)이 유전층(432)과 캡 구조체(440) 사이의 계면(442)을 향해 팽창하게 하여[화살표(436) 참조], 유전층(432)과 캡 구조체(440) 사이의 계면(442) 내의 간극이, 존재하면, 감소되거나 최소화되게 된다. 유전층(432)과 캡 구조체(440) 사이의 계면(442) 내에 간극이 존재하지 않는 실시예에서, 상부 부분(432U)의 이러한 팽창은 상부 부분(432U)에 의해 캡 구조체(440) 상에 인가된 압축력의 증가를 야기한다. 상부 부분(432U)의 팽창의 결과로서 상부 부분(432U)에 의해 캡 구조체(440) 상에 인가된 압축력은 도핑으로부터 발생하는 상부 부분(432U)의 팽창량이 계면(442) 내의 간극의 크기보다 클 때 또한 발생한다. 도펀트의 이온 주입은 얕도록 제어되어, 유전층(432)의 상부 부분(432U)의 팽창 특성의 개질이 상부 부분(432U)과 금속 캡 구조체(440) 사이의 계면(442)에서 임의의 간극을 제거하고 그리고/또는 이들 2개가 서로 접촉할 때 상부 부분(432U)에 의해 금속 캡 구조체(440) 상에 인가된 압축력을 증가시키기에 충분하게 된다. 따라서, 이온 주입의 깊이 또는 상부 부분(432U)의 깊이는 캡 구조체(440)가 놓여 있는 리세스(439)의 깊이(D1)와 같거나 약간 더 크다.
예시적인 동작(340)의 개질 프로세스는 캡 구조체(440) 형성 전에 또는 캡 구조체(440) 형성 후에 수행될 수도 있다. 실시예에서, CMP 프로세스가 캡 구조체(440)의 형성에 포함되면, 상부 부분(432U)은 캡 구조체(440) 형성 전에 개질되어, 계면(442) 간극이 캡 구조체(440)의 과잉의 금속 물질의 연마 중에 CMP 슬러리가 제1 상호접속 구조체(430)에 침투하는 것을 방지하도록 감소된다.
본 명세서에 설명된 바와 같이, 상부 부분(432U)은 또한 유전층(432)의 나머지로부터 개별층 또는 복수의 개별층일 수도 있다. 개별 상부 부분(432U)은 추가의 개질 없이, 적합한 응력(잔류 응력), 예를 들어 적합한 인장 응력을 갖고 직접 형성될 수도 있다.
다른 실시예에서, 전체 유전층(432)은 적합한 인장 응력을 갖고 형성될 수도 있어, 유전 물질이 팽창하여 캡 구조체(440) 및/또는 제1 상호접속 구조체(430)와 유전층(432)의 주위 유전 물질 사이의 간극을, 존재하면, 제거하는 경향이 있다.
도 4da는 대안적인 또는 부가의 실시예를 도시하고 있다. 도 4da에 도시되어 있는 바와 같이, 예를 들어, 실리콘 니트라이드의 에칭 정지층(433)이 유전층(432) 위에 형성된다. 캡 구조체(440)는 또한 에칭 정지층(433) 내에 형성된다. 에칭 정지층(433)은 또한 적절한 인장 응력을 갖고 형성되거나 인장 응력을 포함하도록 개질될 수도 있다. 에칭 정지층(433) 내의 인장 응력은 캡 구조체(440)의 측벽에 대해 압축력(437)을 제공하여, 캡 구조체(440)의 측벽과 주위 에칭 정지층(433) 사이의 간극을, 존재하면, 제거하거나 감소한다.
몇몇 실시예에서, 상부 부분(432U) 또는 에칭 정지층(433) 중 하나는 캡 구조체(440)의 측벽을 향해 압축력(436, 437)을 제공하기 위한 인장 응력을 포함하지 않을 수도 있다. 즉, 상부 부분(432U) 또는 에칭 정지층(433) 중 하나 이상은 캡 구조체(440)의 측벽을 향해 압축력을 제공하기 위한 인장 응력을 포함할 수도 있다.
예시적인 동작(350)에서, 도 4e를 또한 참조하면, 제2 상호접속 구조체(450)가 제1 유전층(432) 위에 제2 유전층(452) 내에 형성되어 캡 구조체(440)에 접촉한다. 실시예에서, 제2 상호접속 구조체(450)는 다마신 프로세스를 거쳐 형성된다. 다마신 프로세스에서, 제2 유전층(452)은 제1 유전층(432) 위에 형성되고, 캡 구조체(440)를 노출하는 개구(454)를 형성하도록 패터닝된다. 제2 상호접속 구조체(450)는 개구(454) 내에 형성되고, 과잉의 퇴적물이 CMP 프로세스(352)를 통해 제거된다. 제2 상호접속 구조체(450)의 퇴적은 예를 들어, CVD, PVD, 도금, 또는 다른 적합한 프로세스와 같은 현재 공지된 또는 미래에 개발될 접근법을 사용하여 달성될 수도 있다.
예에서, 제2 상호접속 구조체(450)는 캡 구조체(440)와 동일한 도전성 물질 또는 동일한 유형의 도전성 물질로 형성된다. 2개의 도전성 물질은 이들이 CMP 슬러리의 pH 특성에 유사하게 반응하면 동일한 유형을 갖는다. 캡 구조체가 텅스텐인 경우에, 제2 상호접속 구조체는 텅스텐 또는 알루미늄, 텅스텐에 유사하게 CMP 슬러리에 반응하는 도전성 물질이다.
예를 들어, 제2 상호접속 구조체(450)가 텅스텐인 경우에, 예를 들어, 4 미만의 pH 값을 갖는, 약산성 CMP 슬러리가 CMP 동작(352)에서 제2 상호접속 구조체(450)를 연마하는 데 사용된다. CMP 슬러리는 예를 들어, 텅스텐과 같은 제2 상호접속 구조체(450)의 금속 물질을 산화하는 산화제를 또한 포함한다. 산화제는 철 니트레이트, 제2 구리 니트레이트, 지르코닐 니트레이트, 산화 금속 착화물, 철 클로라이드와 같은 산화성 산, 칼륨 페르망가네이트, 칼륨 페리시아나이드, 니트르산, 유기 페록사이드, 무기 페록사이드, 과산화수소, 페르아세트산, 니트르, 페르설퍼, 페르아세트 및 페르아이오딘산, 설페이트, 칼륨 아이오데이트 및 벤조일 페록사이드 및 다른 적합한 산화제와 같은 산화 금속염을 포함할 수도 있다. 실시예에서, 텅스텐 CMP 슬러리는 철-함유 산화제, 예를 들어 철 니트레이트와 같은 철 염을 포함한다.
CMP 슬러리는 복수의 연마 입자를 또한 포함한다. 실시예에서, 연마 입자는 탄소, 다이아몬드 및 안티몬, 알루미늄, 붕소, 칼슘, 세륨, 크롬, 구리, 가돌리늄, 게르마늄, 하프늄, 인듐, 철, 란탄, 납, 마그네슘, 망간, 네오디뮴, 니켈, 스캔듐, 실리콘, 테르븀, 주석, 티타늄, 텅스텐, 바나듐, 이트륨, 아연, 및 지르코늄의 카바이드, 니트라이드, 산화물 또는 수화산화물, 이들의 혼합물, 또는 다른 적합한 연마 입자 중 하나 이상이다. 복수의 연마 입자는 화학적 활성 금속 산화물 및 화학적 불활성 산화물을 포함할 수도 있다.
선택적으로, CMP 슬러리는 침식 억제제를 또한 포함한다. 침식 억제제는 CMP 슬러리에 노출된 코발트, 구리 또는 텅스텐 또는 다른 금속의 침식을 감소시키는 데 도움이 된다. 가능한 침식 억제제는 이미도졸, 트리아졸 및 벤조트리아졸을 포함한다.
선택적으로, CMP 슬러리는 나트륨 헥실설페이트, 나트륨 헵틸 설페이트, 나트륨 옥틸 설페이트, 나트륨 노닐 설페이트, 및 나트륨 라우릴 설페이트, 나트륨 알킬 설페이트, 알킬 설포네이트, 사차 암모늄염, 및 노닐 에테르 중 하나 이상으로부터 선택된 몇몇 표면 활성제를 또한 포함한다.
상호접속 구조체(450) 퇴적물의 과잉의 필름을 연마하기 위한 CMP 슬러리는 제2 상호접속 구조체(450)와 제2 유전층(452) 사이의 계면(456) 주위의 물질을 통해 투과할 수도 있고 또는 계면(456) 내의 간극을 통과할 수도 있다. 제2 상호접속 구조체(450) 및 캡 구조체(440)는 동일한 또는 동일한 유형의 도전성 물질을 포함하기 때문에, 캡 구조체(440)와 접촉하게 되는 제2 상호접속 구조체(450)를 연마하기 위해 사용되는 임의의 CMP 슬러리는 미제어 방식으로 캡 구조체(440)를 손상시키지 않는다. 예를 들어, CMP 슬러리는 일반적으로 표면 압력, 표면 온도 및 산소 공급을 포함하는 제어된 표면 조건 하에서 제2 상호접속 구조체(450)를 산화하는 것을 용이하게 하도록 선택된다. 제어된 표면 조건이 제거된 상태로, 제2 상호접속 구조체(450) 또는 캡 구조체(440)의 나머지 또는 잔류부가 CMP 슬러리에 관하여 비교적 안정하다. 예를 들어, 제2 상호접속 구조체(450)는 산성 또는 알칼리성인, 제2 상호접속 구조체(450)에 대한 CMP 슬러리의 pH 값에 관하여 안정하다. 또한, 캡 구조체(440)는 제2 상호접속 구조체(450)를 연마하기 위해 사용된 CMP 슬러리가 제1 상호접속 구조체(430)에 도달하는 것을 방지한다.
유전층(432)의 상부 부분(432U)의 개질이 제1 유전층(432)의 상부 부분(432U)과 캡 구조체(440) 사이의 계면(442)의 간극을 감소시키거나 제거할 뿐만 아니라, 캡 구조체(440)는 또한 제1 상호접속 구조체(430)와 제2 상호접속 구조체(450) 사이의 전기 접속을 개선한다. 도 4f는 제1 상호접속 구조체(430)와 제2 상호접속 구조체(450) 사이의 전기 접속을 개선하는 캡 구조체(440)의 다양한 예시적인 시나리오를 도시하고 있다. 도 4f의 예 A는 제2 상호접속 구조체(450)가 제1 상호접속 구조체(430)와 오정렬하는 시나리오에서 캡 구조체(440)가 돕는 것을 도시하고 있다. 도 4f의 예 B는 제2 상호접속 구조체(450)가 제1 상호접속 구조체(430)보다 훨씬 더 작은 직경을 포함하는 시나리오에서 캡 구조체(440)가 돕는 것을 도시하고 있다. 도 4f의 예 C는 제2 상호접속 구조체(450)가 제1 상호접속 구조체(430)보다 훨씬 더 큰 직경을 포함하는 시나리오에서 캡 구조체(440)가 돕는 것을 도시하고 있다. 도 4f의 모든 3개의 예시적인 시나리오 A, B 및 C에서, 캡 구조체(440)가 없이, 특히 제1 상호접속 구조체(430)의 상부면이 도 4a에 도시되어 있는 바와 같이, 비의도적으로 형성된 리세스(438)를 포함할 때, 전기 접속 실패가 발생할 수도 있다.
제1 유전층(432), 제2 유전층(452) 또는 부가의 유전층(432A)을 위한 물질은 실리콘 산화물(SiO2), 실리콘 옥시니트라이드, 실리콘 니트라이드(Si3N4), 실리콘 모녹사이드(SiO), 실리콘 옥시니트로카바이드(SiONC), 실리콘 옥시카바이드(SiOC), 실리콘 모노니트라이드(SiN), 실리콘 옥시니트로카바이드(SiONC), 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG), 이들의 조합, 또는 다른 적합한 유전 물질을 포함할 수도 있다. 유전층은 화학 기상 퇴적(CVD), 고밀도 플라즈마 CVD, 스핀-온(spin-on), 스퍼터링, 또는 다른 적합한 접근법을 통해 형성될 수도 있다.
전술된 실시예는 단지 본 개시내용의 원리의 명백한 이해를 위해 설명되어 있는 기술을 구현하는 단지 가능한 예일뿐이라는 것이 강조되어야 한다. 다수의 변형 및 수정이 본 개시내용의 사상 및 원리로부터 실질적으로 벗어나지 않고 실시예에 이루어질 수 있다. 실시예 및 이들의 구성요소는 또한 본 개시내용에 또한 포함되는 다양한 방식으로 조합될 수 있다.
예를 들어, 도 4g에 도시되어 있는 바와 같이, 에칭 정지 또는 CMP 정지층(460)이 제1 유전층(432)과 제2 유전층(452) 사이에 형성된다. 에칭 정지층(460)은 실리콘 니트라이드("SiN"), 실리콘 옥시니트라이드("SiON"), 실리콘 카바이드("SiC"), 실리콘 옥시카바이드("SiOC"), 또는 다른 적합한 유전 물질 또는 이들의 조합으로부터 형성된다. CMP 정지층(460)은 제2 상호접속 구조체(450)를 형성하는 프로세스에 의해 영향을 받는 것으로부터 아래에 놓인 제1 유전층(432)을 보호한다.
도 4g에 도시되어 있는 실시예에서, 다른 간극 구조체(470)가 제2 상호접속 구조체(450) 위에 형성된다. 금속 라인으로서 도시되어 있는 제3 상호접속 구조체(480)가 캡 구조체(470) 위에 형성되고 캡 구조체(470)를 통해 제2 상호접속 구조체(450)에 접속한다. 캡 구조체(470)는 제2 상호접속 구조체(450)의 것과는 상이한 도전성 물질을 포함한다. 제3 상호접속 구조체(480)는 캡 구조체(470)와 동일한 또는 동일한 유형의 도전성 물질을 포함한다. 제2 유전층(452)의 상부 부분(452U)은 예를 들어, 도핑됨으로써, 본 명세서에 설명된 실시예에 따라 개질되어, 상부 부분(452U)이 팽창하게 되어 캡 구조체(470)와 제2 유전층(452) 사이의 계면에서 임의의 간극의 크기를 감소시키거나 폐쇄한다.
본 개시내용은 이하의 실시예의 설명으로 또한 인식될 수도 있다.
반도체 구조체 실시예는 기판, 기판 위에 있는 반도체 디바이스, 제1 유전층 내에 있고 반도체 디바이스의 단자에 접속하는 제1 상호접속 구조체, 제1 상호접속 구조체 위에 있고 제1 상호접속 구조체에 접촉하는 제1 캡 구조체, 및 캡 구조체 위에 있고 캡 구조체에 접촉하는 제2 상호접속 구조체를 포함한다. 제1 캡 구조체는 적어도 부분적으로 제1 유전층 내에 위치된다.
다른 실시예는 반도체 구조체에 관한 것이다. 반도체 구조체는 기판 및 기판 위의 유전층 내에 도전성 비아 구조체를 포함한다. 도전성 비아 구조체의 상부면은 도전성 비아 구조체에 인접한 유전층의 상부면보다 낮다. 반도체 구조체는 도전성 비아 구조체 바로 위에 도전성 캡 구조체를 또한 포함한다. 도전성 캡 구조체의 상부면은 도전성 비아 구조체에 인접한 유전층의 상부면과 실질적으로 동일한 레벨에 있거나 더 높은 것이다.
다른 실시예는 방법에 관한 것이다. 방법에서, 제1 금속 구조체가 제1 유전층 내에 형성된다. 제1 금속 구조체의 상부면은 제1 금속 구조체의 상부면에 인접한 제1 유전층의 상부면보다 낮다. 제2 금속 구조체는 제1 금속 구조체의 상부면 위에 형성된다. 제1 유전층의 상부 부분은 인장 응력을 갖도록 변형된다.
전술된 다양한 실시예는 추가의 실시예를 제공하도록 조합될 수 있다. 본 명세서에 언급되고 그리고/또는 출원 데이터 시트에 열거된 미국 특허, 미국 특허 출원 공개, 미국 특허 출원, 외국 특허, 외국 특허 출원 및 비특허 공개의 모두는 그대로 본 명세서에 참조로서 합체되어 있다. 실시예의 양태는 필요하다면, 또 다른 실시예를 제공하기 위해 다양한 특허, 출원 및 공개의 개념을 이용하도록 수정될 수 있다.
이들 및 다른 변형이 상기의 상세한 설명의 견지에서 실시예에 이루어질 수 있다. 일반적으로, 이하의 청구범위에서, 사용된 용어는 명세서 및 청구범위에 개시된 특정 실시예에 청구범위를 한정하도록 해석되어서는 안되고, 이러한 청구범위가 자격 부여되는 등가물의 전체 범주와 함께 모든 가능한 실시예를 포함하도록 해석되어야 한다. 이에 따라, 청구범위는 본 개시내용에 의해 한정되는 것은 아니다.
실시예들
실시예 1. 반도체 구조체에 있어서,
기판;
상기 기판 위에 있는 반도체 디바이스;
제1 유전층 내에 있고 상기 반도체 디바이스의 단자에 접속하는 제1 상호접속 구조체;
상기 제1 상호접속 구조체 위에 있고 이와 접촉하는 제1 캡 구조체 - 상기 제1 캡 구조체는 적어도 부분적으로 상기 제1 유전층 내에 있음 -; 및
상기 제1 캡 구조체 위에 있고 이와 접촉하는 제2 상호접속 구조체
를 포함하는, 반도체 구조체.
실시예 2. 실시예 1에 있어서, 상기 제1 유전층의 상부 부분은, 상기 제1 유전층과 상기 제1 캡 구조체 사이의 계면에 대한 인장 응력을 포함하는 것인, 반도체 구조체.
실시예 3. 실시예 2에 있어서, 상기 제1 캡 구조체는 적어도 부분적으로 상기 제1 유전층의 상부 부분 내에 있는 것인, 반도체 구조체.
실시예 4. 실시예 2에 있어서, 상기 제1 유전층의 상부 부분은 게르마늄, 실리콘, 탄소, 질소, 인, 또는 붕소 중 하나 이상을 포함하는 것인, 반도체 구조체.
실시예 5. 실시예 1에 있어서, 상기 제1 캡 구조체는 상기 제2 상호접속 구조체와 동일한 도전성 물질을 포함하는 것인, 반도체 구조체.
실시예 6. 실시예 1에 있어서, 상기 제1 캡 구조체는 상기 제1 상호접속 구조체와는 상이한 도전성 물질을 포함하는 것인, 반도체 구조체.
실시예 7. 실시예 6에 있어서, 상기 제1 캡 구조체의 도전성 물질은 산성 용액 또는 알칼리성 용액 중 적어도 하나에 대한 반응에 있어서 상기 제1 상호접속 구조체의 도전성 물질과는 상이한 것인, 반도체 구조체.
실시예 8. 실시예 6에 있어서, 상기 제1 캡 구조체 또는 상기 제1 상호접속 구조체 중 하나는 텅스텐이고, 상기 제1 캡 구조체 또는 상기 제1 상호접속 구조체 중 다른 하나는 코발트 또는 구리 중 하나 이상인 것인, 반도체 구조체.
실시예 9. 실시예 1에 있어서, 상기 제1 캡 구조체는 적어도 일 방향에서 상기 제2 상호접속 구조체를 넘어 측방향으로 연장하는 것인, 반도체 구조체.
실시예 10. 실시예 1에 있어서, 상기 제1 캡 구조체는 상기 제2 상호접속 구조체와는 상이한 직경을 포함하는 것인, 반도체 구조체.
실시예 11. 실시예 1에 있어서, 상기 제1 캡 구조체는 상기 제2 상호접속 구조체와 오정렬하는 것인, 반도체 구조체.
실시예 12. 실시예 1에 있어서, 상기 제2 상호접속 구조체 바로 위에 있는 제2 캡 구조체 및 상기 제2 캡 구조체 바로 위에 있는 제3 상호접속 구조체를 더 포함하는, 반도체 구조체.
실시예 13. 반도체 구조체에 있어서,
기판;
상기 기판 위에 있는 유전층;
상기 유전층 내에 있는 도전성 비아 구조체 - 상기 도전성 비아 구조체의 상부면은 상기 도전성 비아 구조체에 인접한 상기 유전층의 상부면보다 낮음 -; 및
상기 도전성 비아 구조체 바로 위에 있는 도전성 캡 구조체 - 상기 도전성 캡 구조체의 상부면은, 상기 도전성 비아 구조체에 인접한 상기 유전층의 상부면과 실질적으로 동일한 레벨에 있거나 더 높음 -
를 포함하는, 반도체 구조체.
실시예 14. 실시예 13에 있어서, 상기 도전성 캡 구조체는 적어도 일 방향에서 상기 도전성 비아 구조체를 넘어 측방향으로 연장하는 것인, 반도체 구조체.
실시예 15. 실시예 13에 있어서, 상기 도전성 구조체는 상기 도전성 비아 구조체와 오정렬하는 것인, 반도체 구조체.
실시예 16. 방법에 있어서,
제1 유전층 내에 있는 제1 금속 구조체를 형성하는 단계 - 상기 제1 금속 구조체의 상부면은, 상기 제1 금속 구조체의 상부면에 인접한 상기 제1 유전층의 상부면보다 더 낮음 -;
상기 제1 금속 구조체의 상부면 위에 제2 금속 구조체를 형성하는 단계; 및
인장 응력을 갖도록 상기 제1 유전층의 상부 부분을 변형하는 단계
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서, 상기 변형 단계는 상기 제1 유전층의 상부 부분 내로의 게르마늄, 실리콘, 탄소, 질소, 인, 또는 붕소 중 하나 이상의 이온을 주입하는 단계를 포함하는 것인, 방법.
실시예 18. 실시예 16에 있어서, 상기 제2 금속 구조체 바로 위에 제3 금속 구조체를 형성하는 단계를 더 포함하고, 상기 제3 금속 구조체는 제2 유전층에 의해 둘러싸이는 것인, 방법.
실시예 19. 실시예 16에 있어서, 상기 제1 유전층 내에 제1 금속 구조체를 형성하는 단계는, 상기 제1 금속 구조체의 상부 부분을 제거함으로써 상기 제1 유전층과 상기 제1 금속 구조체 사이에 리세스부를 형성하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 16에 있어서, 상기 제1 유전층의 상부 부분을 변형하는 단계는 상기 제1 유전층의 상부 부분의 체적을 증가시키는 것인, 방법.

Claims (10)

  1. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 있는 반도체 디바이스;
    제1 유전층(dielectric layer) 내에 있고 상기 반도체 디바이스의 단자에 접속하는 제1 상호접속 구조체;
    상기 제1 상호접속 구조체 위에 있고 상기 제1 상호접속 구조체와 접촉하는 제1 캡 구조체(cap structure) - 상기 제1 캡 구조체는 적어도 부분적으로 상기 제1 유전층 내에 있고 상기 제1 유전층의 상부 부분에 인접해 있으며, 상기 제1 유전층의 상부 부분은, 상기 제1 유전층의 상부 부분보다 상기 기판에 더 가까운 상기 제1 유전층의 하부 부분과 상이한 이온 주입을 포함함 -; 및
    상기 제1 캡 구조체 위에 있고 상기 제1 캡 구조체와 접촉하는 제2 상호접속 구조체
    를 포함하고,
    상기 제1 캡 구조체는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제1 유전층 내에 포위되고, 상기 제2 부분은 상기 제1 유전층의 상부면을 넘어 상향으로 연장하고 적어도 일 방향에서 상기 제1 부분을 넘어 측방향으로 연장하는 것인, 반도체 구조체.
  2. 제1항에 있어서, 상기 제1 유전층의 상기 상부 부분은, 상기 제1 유전층과 상기 제1 캡 구조체 사이의 계면에 대한 인장 응력을 포함하는 것인, 반도체 구조체.
  3. 제2항에 있어서, 상기 제1 캡 구조체는 적어도 부분적으로 상기 제1 유전층의 상부 부분 내에 있는 것인, 반도체 구조체.
  4. 제1항에 있어서, 상기 제1 캡 구조체는 상기 제1 상호접속 구조체와는 상이한 도전성 물질을 포함하는 것인, 반도체 구조체.
  5. 제4항에 있어서, 상기 제1 캡 구조체의 도전성 물질은, 산성 용액 또는 알칼리성 용액 중 적어도 하나에 대한 반응에 있어서 상기 제1 상호접속 구조체의 도전성 물질과는 상이한 것인, 반도체 구조체.
  6. 제1항에 있어서, 상기 제1 캡 구조체는 적어도 일 방향에서 상기 제2 상호접속 구조체를 넘어 측방향으로 연장하는 것인, 반도체 구조체.
  7. 제1항에 있어서, 상기 제1 캡 구조체는 상기 제2 상호접속 구조체와는 상이한 직경을 포함하는 것인, 반도체 구조체.
  8. 제1항에 있어서, 상기 제1 캡 구조체는 상기 제2 상호접속 구조체와 오정렬(misalign)하는 것인, 반도체 구조체.
  9. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 있는 유전층 - 상기 유전층은 상부 부분 및 상기 상부 부분보다 상기 기판에 더 가까운 하부 부분을 포함하고, 상기 상부 부분은, 상기 하부 부분과 상이한 이온 주입을 포함하고, 상기 이온 주입으로 인한 인장 응력을 가짐 -;
    상기 유전층 내에 있는 도전성 비아 구조체 - 상기 도전성 비아 구조체의 상부면은, 상기 도전성 비아 구조체에 인접한 상기 유전층의 상부면보다 낮음 -; 및
    상기 도전성 비아 구조체 바로 위에 있는 도전성 캡 구조체 - 상기 도전성 캡 구조체의 상부면은, 상기 도전성 비아 구조체에 인접한 상기 유전층의 상부면보다 높음 -
    를 포함하고,
    상기 도전성 캡 구조체는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 유전층 내에 포위되고, 상기 제2 부분은 상기 유전층의 상부면을 넘어 상향으로 연장하고 적어도 일 방향에서 상기 제1 부분을 넘어 측방향으로 연장하는 것인, 반도체 구조체.
  10. 방법에 있어서,
    제1 유전층 내에 있는 제1 금속 구조체를 형성하는 단계 - 상기 제1 금속 구조체의 상부면은, 상기 제1 금속 구조체의 상부면에 인접한 상기 제1 유전층의 상부면보다 낮음 -;
    상기 제1 금속 구조체의 상부면 위에 제2 금속 구조체를 형성하는 단계; 및
    인장 응력을 갖도록 상기 제1 유전층의 상부 부분을 변형하는 단계
    를 포함하고,
    상기 제2 금속 구조체는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제1 유전층 내에 포위되고, 상기 제2 부분은 상기 제1 유전층의 상부면을 넘어 상향으로 연장하고 적어도 일 방향에서 상기 제1 부분을 넘어 측방향으로 연장하고,
    상기 변형 단계는, 상기 제1 유전층의 상부 부분 내로 이온을 주입하는 단계를 포함하는 것인, 방법.
KR1020190093874A 2018-09-26 2019-08-01 캡핑 금속층을 갖는 금속 헤테로접합 구조체 KR102354655B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862736957P 2018-09-26 2018-09-26
US62/736,957 2018-09-26
US16/400,620 2019-05-01
US16/400,620 US11037799B2 (en) 2018-09-26 2019-05-01 Metal heterojunction structure with capping metal layer

Publications (2)

Publication Number Publication Date
KR20200035841A KR20200035841A (ko) 2020-04-06
KR102354655B1 true KR102354655B1 (ko) 2022-01-24

Family

ID=69725330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190093874A KR102354655B1 (ko) 2018-09-26 2019-08-01 캡핑 금속층을 갖는 금속 헤테로접합 구조체

Country Status (5)

Country Link
US (3) US11037799B2 (ko)
KR (1) KR102354655B1 (ko)
CN (1) CN110957298B (ko)
DE (1) DE102019112264B4 (ko)
TW (1) TWI718655B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791204B2 (en) * 2020-04-21 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with connecting structure having a doped layer and method for forming the same
US11652053B2 (en) * 2020-04-28 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
US11574841B2 (en) * 2020-08-27 2023-02-07 Nanya Technology Corporation Semiconductor device with intervening layer and method for fabricating the same
KR20220053879A (ko) 2020-10-23 2022-05-02 삼성전자주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110360A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体装置の設計方法、半導体装置の製造方法および半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005724B2 (en) * 2004-02-13 2006-02-28 Agere Systems Inc. Semiconductor device and a method of manufacture therefor
US7271093B2 (en) * 2004-05-24 2007-09-18 Asm Japan K.K. Low-carbon-doped silicon oxide film and damascene structure using same
WO2006020565A2 (en) * 2004-08-09 2006-02-23 Blue29, Llc Barrier layer configurations and methods for processing microelectronic topographies having barrier layers
US7476618B2 (en) * 2004-10-26 2009-01-13 Asm Japan K.K. Selective formation of metal layers in an integrated circuit
JP5204370B2 (ja) * 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20080054466A1 (en) * 2006-08-31 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US7576003B2 (en) 2006-11-29 2009-08-18 International Business Machines Corporation Dual liner capping layer interconnect structure and method
CN100550409C (zh) * 2007-06-21 2009-10-14 复旦大学 基于二极管单元选通的相变存储器及其制造方法
US20090001591A1 (en) * 2007-06-29 2009-01-01 Michael Haverty Reducing resistivity in metal interconnects by compressive straining
JP2010258215A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN102024744B (zh) * 2009-09-16 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
JP2011228419A (ja) 2010-04-19 2011-11-10 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
US9269612B2 (en) 2011-11-22 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
JP2014137378A (ja) 2013-01-15 2014-07-28 Asahi Glass Co Ltd 撮像装置用液晶素子および光学ローパスフィルタ
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US9040421B2 (en) * 2013-05-03 2015-05-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved contact structures
JP5856227B2 (ja) * 2014-05-26 2016-02-09 ルネサスエレクトロニクス株式会社 半導体装置
CN109216267A (zh) 2014-12-23 2019-01-15 英特尔公司 解耦过孔填充
US10269701B2 (en) * 2015-10-02 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with ultra thick metal and manufacturing method thereof
KR102217242B1 (ko) * 2017-03-08 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10886225B2 (en) * 2018-03-05 2021-01-05 International Business Machines Corporation BEOL alternative metal interconnects: integration and process
US10923393B2 (en) * 2018-09-24 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts and interconnect structures in field-effect transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110360A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体装置の設計方法、半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
DE102019112264B4 (de) 2023-08-24
US20230230846A1 (en) 2023-07-20
DE102019112264A1 (de) 2020-03-26
CN110957298B (zh) 2021-10-29
US20200098591A1 (en) 2020-03-26
TW202013537A (zh) 2020-04-01
CN110957298A (zh) 2020-04-03
KR20200035841A (ko) 2020-04-06
TWI718655B (zh) 2021-02-11
US11637021B2 (en) 2023-04-25
US11037799B2 (en) 2021-06-15
US20210272818A1 (en) 2021-09-02

Similar Documents

Publication Publication Date Title
KR102354655B1 (ko) 캡핑 금속층을 갖는 금속 헤테로접합 구조체
US10879462B2 (en) Devices including multi-portion liners
US9806023B1 (en) Selective and non-selective barrier layer wet removal
US6114238A (en) Self-aligned metal nitride for copper passivation
CN111341787B (zh) 利用自然氧化层形成具有沟道结构的三维存储器件的方法
CN113345912A (zh) 在三维存储器件中由保护性电介质层保护的半导体插塞及其形成方法
TW201839911A (zh) 形成接觸插塞的方法
US20060017093A1 (en) Semiconductor devices with overlapping gate electrodes and methods of fabricating the same
US6274923B1 (en) Semiconductor device and method for making the same
CN111435639B (zh) 半导体结构及其形成方法
CN108063117B (zh) 互连结构及其形成方法
KR100845715B1 (ko) 반도체 소자의 금속배선 구조 및 그의 형성방법
JP5178025B2 (ja) 半導体メモリ素子の製造方法
US6225216B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US10446489B2 (en) Interconnect structure
US6974989B1 (en) Structure and method for protecting memory cells from UV radiation damage and UV radiation-induced charging during backend processing
KR100241200B1 (ko) 반도체장치 및 그 제조방법
JP2006156592A (ja) 半導体装置の製造方法
JP5515808B2 (ja) 半導体装置の製造方法
US11232981B2 (en) Semiconductor device and fabrication method thereof
KR20210122647A (ko) 금속층 평탄화에서의 결함 제거를 위한 이온 주입 프로세스
KR100545699B1 (ko) 반도체 소자의 캐패시터 콘택용 플러그 형성방법
TW202234640A (zh) 半導體器件的觸點及其形成方法
KR20010061259A (ko) 반도체 소자의 캐패시터 콘택용 플러그 형성방법
TW202008508A (zh) 半導體裝置結構的形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant