TWI573227B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI573227B
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Takeshi Kawamura
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Renesas Electronics Corp
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其係關於一種以嵌埋配線形成最下層配線之半導體裝置及其製造方法。
伴隨半導體裝置之微細化、高集成化、及高速化之要求，而有必要降低配線電阻、降低配線間電容、及提高配線之可靠性。相對於配線電阻之降低而言，係使用具有低於先前之鋁(Al)合金之電阻的銅(Cu)配線。
相對於配線間電容之降低而言，係使用比介電係數低於先前之氧化矽膜(SiO2)之絕緣膜(以下記做低介電係數膜)作為配線之層間絕緣膜。
於日本專利特開2004-158832號公報(專利文獻1)中，揭示有一種層間絕緣膜中使用SiOC膜作為低介電係數膜之多層配線相關的技術。
另一方面，就確保插栓與配線之連接之可靠性之觀點而言，揭示有如下之技術。
於日本專利特開2006-339623號公報(專利文獻2)中揭示有如下技術：以最下層之接觸插栓103之最上部之表面低於層間絕緣膜102之最上部之表面的方式對層間絕緣膜102進行選擇性蝕刻，其後於層間絕緣膜102上形成金屬層104，藉此防止形成金屬層104時之空隙的產生。
又，於日本專利特開2006-73635號公報(專利文獻3)中揭示有如下技術：藉由對層間絕緣膜6上所堆積之導電性材料進行加工，將觸點7之上部形成地較小。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2004-158832號公報
[專利文獻2]日本專利特開2006-339623號公報
[專利文獻3]日本專利特開2006-73635號公報
近年來，半導體裝置之進一步微細化不斷進展，而要求消除各種不良狀況並提高其性能。
本發明之目的在於提高半導體裝置之電性性能，尤其係減輕通過配線之信號之延遲。
又，本發明之其他目的在於提高半導體裝置之可靠性，尤其係提高配線之可靠性。
又，本發明之其他目的在於提高半導體裝置之電性性能，且提高半導體裝置之可靠性，尤其係減輕通過配線之信號之延遲，且提高配線之可靠性。
本發明之上述及其他目的與新穎特徵根據本說明書之描述及附圖當可明瞭。
若要簡單說明本案所揭示之發明中具有代表性之概要，則如下所示。
代表性之實施形態之半導體裝置之製造方法包含：(a)於半導體基板上形成第1層間絕緣膜之步驟；(b)於上述第1層間絕緣膜形成第1 接觸孔之步驟；及(c)於上述(b)步驟之後，在上述半導體基板上形成第1導電膜，並於上述第1接觸孔之內部嵌埋上述第1導電膜之步驟。進而，上述半導體裝置之製造方法包含：(d)除去上述第1接觸孔之外部之上述第1導電膜，形成包含上述第1導電膜之第1插栓之步驟；(e)於上述(d)步驟之後，以上述第1層間絕緣膜之上表面低於上述第1插栓之上表面的方式使上述第1層間絕緣膜之上表面後退之步驟；(f)於上述(e)步驟之後，於上述半導體基板上，形成具有低於氧化矽之介電係數之第2層間絕緣膜之步驟。進而，上述半導體裝置之製造方法包含：(g)於上述第2層間絕緣膜，形成露出上述第1插栓之一部、且下表面低於上述第1插栓之上表面之第1配線槽之步驟；(h)於上述(g)步驟之後，在上述半導體基板上形成第2導電膜，並向上述第1配線槽之內部嵌埋上述第2導電膜之步驟；及(i)除去上述第1配線槽之外部之上述第2導電膜，形成包含上述第2導電膜且與上述第1插栓連接之第1配線之步驟。
又，代表性之實施形態之半導體裝置包括：第1層間絕緣膜，其形成於半導體基板上；第1插栓，其形成於上述第1層間絕緣膜中；第2層間絕緣膜，其形成於上述第1絕緣膜上，且具有低於氧化矽之介電係數；及第1嵌埋配線，其形成於上述第2層間絕緣膜中，且與上述第1插栓連接。而且，上述第1插栓之上表面形成於高於上述第1層間絕緣膜之上表面的位置，上述第1嵌埋配線之下表面形成於低於上述第1插栓之上表面的位置。
若要簡單說明藉由本案所揭示之發明中之代表性機構所獲得之效果，則如下所示。
於本發明之半導體裝置中，可提高半導體裝置之電性性能。尤其可減輕通過配線之信號之延遲。
又，若要簡單說明藉由其他機構所獲得之效果，則如以下所示。
於本發明之半導體裝置中，可提高可靠性。尤其係可提高配線之可靠性。
又，於本發明之半導體裝置中，可提高半導體裝置之電性性能，且可提高半導體裝置之可靠性。尤其係可減輕通過配線之信號之延遲，且可提高配線之可靠性。
1S、101S‧‧‧半導體基板
CF101、CF102‧‧‧導電膜
CNT1、CNT2、CNT101‧‧‧接觸孔
CUF、CUF2‧‧‧導電體膜
EX1、EX101‧‧‧較淺之雜質擴散區域
G1、G101‧‧‧閘極電極
GI1、GI101‧‧‧閘極絕緣膜
IL1、IL2、IL3、IL4‧‧‧絕緣膜
L1、L1a、L2、L3、L4、L5、L6‧‧‧長度
L7、L8、L9、L10、L11、L12、L101‧‧‧長度
L21‧‧‧膜厚
LM‧‧‧下層材
ML‧‧‧中間層
NR1、NR101‧‧‧較深之雜質擴散區域
NS1‧‧‧n型半導體區域
NSF1、NSF101‧‧‧金屬矽化物層
OTS101‧‧‧O3-TEOS膜
PBM‧‧‧障壁導電體膜
PIL、PIL101‧‧‧層間絕緣膜
PL1、PL1a、PL101、PL2‧‧‧插栓
PLSF、PLSFa‧‧‧上表面
PS1‧‧‧p型半導體區域
PS2‧‧‧p型半導體區域
PTS101‧‧‧電漿TEOS膜
PWL1、PWL101‧‧‧p型井
Q1‧‧‧n通道型MISFET
Q2‧‧‧p通道型MISFET
SN‧‧‧絕緣膜
SN101‧‧‧氮化矽膜
SO‧‧‧絕緣膜
SOSF‧‧‧上表面
STI、STI101‧‧‧元件分離區域
SW1、SW101‧‧‧側壁
TF‧‧‧導電體膜
TH1、TH2、TH3‧‧‧貫通孔
UR‧‧‧上層抗蝕劑膜
W1、W1a、W101‧‧‧配線
W1W、W1aW‧‧‧寬度
W1SF、W1aSF‧‧‧最下表面
WBM、WBM2‧‧‧障壁導電體膜
WIL1、WIL2、WIL101‧‧‧層間絕緣膜
WT1、WT1a、WT2、WT101‧‧‧配線槽
圖1係本發明之實施形態1之半導體裝置之主要部平面圖。
圖2係本發明之實施形態1之半導體裝置之主要部平面圖。
圖3係本發明之實施形態1之半導體裝置之主要部剖面圖(A-A線之剖面圖)。
圖4係本發明之實施形態1之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖5係繼圖4之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖6係繼圖5之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖7係繼圖6之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖8係繼圖7之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖9係繼圖8之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖10係繼圖9之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖11係晶圓之邊緣部附近之剖面圖。
圖12係接觸孔形成步驟之說明圖。
圖13係接觸孔形成步驟之說明圖。
圖14係接觸孔形成步驟之說明圖。
圖15係接觸孔形成步驟之說明圖。
圖16係接觸孔形成步驟之說明圖。
圖17係晶圓之邊緣部附近之剖面圖。
圖18係晶圓之邊緣部附近之剖面圖。
圖19係繼圖10之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖20係繼圖19之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖21(a)、(b)係繼圖20之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖22係將圖21(a)中之插栓與配線連接的區域周邊放大後的主要部放大剖面圖。
圖23係繼圖21之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖24係未產生微影之對準偏移時之與圖2相同之部位的主要部平面圖。
圖25係沿圖24之A2-A2線之主要部剖面圖。
圖26係沿圖24之B2-B2線之主要部剖面圖。
圖27係本發明之實施形態2之半導體裝置之主要部剖面圖(A-A線之剖面圖)。
圖28係本發明之實施形態2之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖29係繼圖28之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖30(a)、(b)係繼圖29之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖31係繼圖30之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖32係將圖27中之插栓與配線連接的區域周邊放大後的主要部放大剖面圖。
圖33係將圖31中之插栓與配線連接的區域周邊放大後的主要部放大剖面圖。
圖34係本發明之實施形態3之半導體裝置之主要部剖面圖(A-A線之剖面圖)。
圖35係本發明之實施形態3之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖36係繼圖35之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖37係繼圖36之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖38係將圖34中之插栓與配線連接的區域周邊放大後的主要部放大剖面圖。
圖39係本發明之實施形態4之半導體裝置之主要部剖面圖(A-A線之剖面圖)。
圖40係本發明之實施形態4之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖41係繼圖40之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖42係繼圖41之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖43係將圖39中之插栓與配線連接的區域周邊放大後的主要部放大剖面圖。
圖44係本發明之實施形態5之半導體裝置之主要部剖面圖(A-A線之剖面圖)。
圖45係本發明之實施形態5之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖46係繼圖45之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖47係繼圖46之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖48係繼圖47之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖49係繼圖48之半導體裝置之製造步驟中之主要部剖面圖(A-A線之剖面圖)。
圖50係本發明之實施形態6之半導體裝置之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖51係本發明之實施形態6之半導體裝置之製造步驟中之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖52係繼圖51之半導體裝置之製造步驟中之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖53係將圖50中之插栓與配線連接的區域周邊放大的主要部放大剖面圖。
圖54係本發明之實施形態6之第1變形例之半導體裝置之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖55係本發明之實施形態6之第2變形例之半導體裝置之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖56係本發明之實施形態6之第3變形例之半導體裝置之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖57係本發明之實施形態6之第4變形例之半導體裝置之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖58係本發明之實施形態6之第5變形例之半導體裝置之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖59係本發明之實施形態7之半導體裝置之主要部剖面圖(A-A線及C-C線之剖面圖)。
圖60係本發明者研討之比較例之半導體裝置之製造步驟中之主要部剖面圖。
圖61係繼圖60之比較例之半導體裝置之製造步驟中之主要部剖面圖。
圖62係繼圖61之比較例之半導體裝置之製造步驟中之主要部剖面圖。
圖63係繼圖62之比較例之半導體裝置之製造步驟中之主要部剖面圖。
圖64係繼圖63之比較例之半導體裝置之製造步驟中之主要部剖面圖。
圖65係繼圖64之比較例之半導體裝置之製造步驟中之主要部剖面圖。
以下之實施形態中有必要簡單說明時係分割為複數之部分或實施形態而進行說明，除了特別明示之情形以外，其等之間並非相互無關係者，而是存在一方係另一方之一部分或全部之變形例、詳細內 容、補充說明等之關係。又，以下之實施形態中，於提及要素之數等(包括個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明確限定為特定數之情形等以外，並不限定於上述特定數，既可為特定數以上亦可為特定數以下。進而，於以下之實施形態中，其構成要素(亦包含要素步驟等)除了特別明示之情形及原理上明確認為必需之情形等以外，當然並非必需者。同樣地，於以下之實施形態中，當提及構成要素等之形狀、位置關係等時，除了特別明示之情形及原理上明確認為並非如此之情形等，實質上包含與其形狀等近似或類似者等。該點對於上述數值及範圍亦相同。
又，於用以說明實施形態之全圖中，對相同構件原則上附加相同符號，並省略其重複說明。再者，為便於理解圖式，有時於平面圖中亦會附加影線。又，為便於觀看圖式，有時於剖面圖中亦省略影線。
圖60~圖65係表示本發明者研討之比較例之半導體裝置之製造步驟的主要部剖面圖。以下，使用圖60~圖65，對本發明者所研討之比較例之半導體裝置之製造步驟(步驟P1~步驟P6)進行說明。
(步驟P1)首先，如圖60所示，使用周知之方法而於半導體基板101S之主表面上形成MISFETQ101。具體而言，依序形成元件分離區域STI101、p型井PWL101、閘極絕緣膜GI101、閘極電極G101、較淺之低濃度n型雜質擴散區域EX101、側壁SW101、較深之雜質擴散區域NR101及金屬矽化物層NSF101。其後，以覆蓋MISFETQ101之方式，而將層間絕緣膜PIL101形成於半導體基板101S上。如圖60所示，層間絕緣膜PIL101係以氮化矽膜SN101及O3-TEOS膜OTS101以及電漿TEOS膜PTS101之積層膜作為絕緣膜。
(步驟P2)其次，如圖61所示，於層間絕緣膜PIL101上形成接觸孔CNT101，並自該接觸孔CNT101向接觸孔CNT101之內部嵌埋導電膜 CF101，以此方式於層間絕緣PIL101上形成導電膜CF101。
(步驟P3)其次，如圖62所示，將接觸孔CNT101之外部所形成之多餘的導電膜CF101除去，而使層間絕緣膜PIL101露出。藉由該步驟，而形成插栓PL101。於本步驟中，以插栓PL101之上表面變成與層間絕緣膜PIL101之上表面大致相同的高度、或者插栓PIL101之上表面之高度低於層間絕緣膜PIL101之上表面之高度的方式形成插栓PL101。圖62表示插栓PL101之上表面形成為與層間絕緣膜PIL101之上表面大致相同高度的情形。
(步驟P4)其次，如圖63所示，於插栓PL101上及層間絕緣膜PIL101上形成層間絕緣膜WIL101。以降低其後之步驟所形成之配線之配線間電容，層間絕緣膜WIL101係藉由低介電係數膜而形成。層間絕緣膜WIL101之膜厚為例如60nm。
(步驟P5)其次，如圖64所示，藉由對層間絕緣膜WIL101及層間絕緣膜PIL101進行加工，而於層間絕緣膜WIL101及層間絕緣膜PIL101中形成嵌埋配線用之配線槽WT101。於上述步驟P3中，插栓PL101之上表面係形成為與層間絕緣膜PIL101之上表面大致相同的高度、或者低於層間絕緣膜PIL101之上表面，故為確保之後的步驟所形成之配線(W101)與插栓PL101之連接，配線槽WT101於層間絕緣膜PIL101中係以自例如層間絕緣膜PIL101之上表面刻蝕(掘入)30nm之狀態而形成。即，配線槽WT101之最下表面係形成於距插栓PL101之上表面30nm之較低位置上。配線槽WT101之深度為例如90nm。於圖64中，該刻蝕深度表示為長度L101。
(步驟P6)其次，如圖65所示，藉由向配線槽WT101中嵌埋導電膜CF102，而形成配線W101。此時，配線槽WT101於層間絕緣膜PIL101中係自層間絕緣膜PIL101之上表面以長度L101刻蝕(掘入)而形成，藉此向配線槽WT101之內部嵌埋導電膜CF102而形成的配線W101亦於層 間絕緣膜PIL101中自層間絕緣膜PIL101之上表面以長度L101刻蝕(掘入)而形成。其結果為，配線W101與插栓PL101之連接於相對於半導體基板101S垂直之方向上確保長度L101部分。即，參照圖60~圖65所說明之比較例之製造步驟中，插栓PL101與配線W101之鉛垂方向之連接之確保，係藉由為確保連接所需之長度(=長度L101)部分、將配線槽WT101(及其中所嵌埋之配線W101)向層間絕緣膜PIL101中刻蝕(掘入)而進行。
然而，本發明者最新發現：於如上之製造步驟(參照圖60~圖65所說明之比較例之製造步驟)中，會產生如下之問題。
即便低介電係數膜形成層間絕緣膜WIL101，由於配線W101於並非低介電係數膜之層間絕緣膜PIL101上會刻蝕(嵌埋)長度L101大小，故難以降低配線間電容。又，由於配線W101於層間絕緣膜PIL101中刻蝕(嵌埋)長度L101大小，故配線W101與MISFETQ101之距離變短，配線W101與MISFETQ101之閘極電極G101之可靠性降低。又，由於配線W101於層間絕緣膜PIL101上刻蝕(嵌埋)長度L101大小，故配線W101與O3-TEOS膜OTS101之距離變短，而O3-TEOS膜OTS101之絕緣性不佳，故配線W101與O3-TEOS膜OTS101之距離變短，會導致配線W101之可靠性降低。又，雖未圖示，但於形成配線寬度較大之配線之情形時，與形環配線寬度較小之配線之情形相比，存在形成配線槽時，配線槽更深地刻蝕形成的傾向(即存在配線槽變得更深之傾向)，故上述各問題變得更顯著。
以下，基於實施形態，具體說明鑒於上述問題而由本發明者完成之發明。
(實施形態1)
本實施形態1係適用於例如於半導體基板(半導體晶圓)1S上形成n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)及p通道型MISFET的半導體裝置及其製造方法。參照圖式來說明本實施形態1之半導體裝置及其製造方法。
圖1及圖2係本實施形態1之半導體裝置之平面圖。圖1與圖2中，表示有本實施形態1之半導體裝置之相同平面區域，圖2係相對於圖1而使包含配線W1，W1a之第1層配線重疊之圖。圖1及圖2係平面圖，但為便於觀察圖式，於圖2中對包含配線W1，W1a之第1層配線附加影線，而於圖1中，對閘極電極G1、n型半導體區域NS1及p型半導體區域PS1，PS2附加影線。
圖1及圖2中，於半導體基板1S之主表面表示有形成有n通道型MISFETQ1及p通道型MISFETQ2之區域。具體而言，於圖1及圖2所示之平面區域中，形成有閘極電極G1、作為n通道型MISFETQ1之源極區域或汲極區域之n型半導體區域NS1、作為p通道型MISFETQ2之源極區域或汲極區域的p型半導體區域PS1。進而，形成有連接於p型半導體區域PS1或n型半導體區域NS1之插栓PL1、連接於p型半導體區域PS2之插栓PL2、連接於插栓PL1之作為第1層配線之配線W1、及連接於插栓PL2之作為第1層配線的配線W2等。
以下，將沿圖1及圖2中所示之A-A線之剖面稱為剖面A，將沿圖1及圖2中所示之B-B線之剖面稱為剖面B，將沿圖1及圖2中所示之C-C線的剖面稱為剖面C。以下，為簡便起見，使用形成有n通道型MISFETQ1之剖面A，來進行本實施形態1之半導體裝及其製造方法之說明。
圖3係本實施形態1之半導體裝置之主要部剖面圖，其表示有沿圖1及圖2之A-A線之剖面A。以下，對本實施形態1中之半導體裝置之構成進行具體說明。
如圖3所示，於半導體基板1S上形成有元件分離區域STI，於由 該元件分離區域STI劃分(規定)之半導體基板1S之活化區域(主動區域)形成有p型井PWL1。p型井PWL1係藉由將硼(boron、B)等p型雜質導入半導體基板1S中所形成之p型半導體區域形成。
於p型井PWL1(半導體基板1S)上形成有閘極絕緣膜GI1，於該閘極絕緣膜GI1上形成有閘極電極G1。閘極絕緣膜GI1係作為絕緣膜而由例如氧化矽膜形成。閘極電極G1係作為導電膜而由例如多晶矽膜及形成於該多晶矽膜之上部之金屬矽化物層(金屬矽化物膜)NSF1而形成。構成閘極電極G1之一部分之金屬矽化物層NSF1係為使閘極電極G1低電阻化而形成。
於閘極電極G1之兩側之側壁上形成有含有絕緣膜之側壁(側壁分割件、側壁絕緣膜)SW1，且於該側壁SW1正下之p型井PWL1(半導體基板1S)上，形成有作為半導體區域之較淺之雜質擴散區域(擴展區域)EX1。該較淺之雜質擴散區域EX1係n型半導體區域，且整合於閘極電極G1而形成。而且，於該較淺之雜質擴散區域EX1之外側形成有作為半導體區域之較深之雜質擴散區域NR1。該較深之雜質擴散區域NR1亦為n型半導體區域，且整合於側壁SW1而形成。於較深之雜質擴散區域NR1之表面(上部)形成有用於低電阻化之金屬矽化物層NSF1。較深之雜質擴散區域NR1與較淺之雜質擴散區域EX1相比其雜質濃度(n型雜質濃度)較高，且接面深度較深。藉由較淺之雜質擴散區域EX1與較深之雜質擴散區域NR1，而形成作為源極區域或汲極區域之n型半導體區域NS1。
如此，於剖面A形成n通道型MISFETQ1。又，此處雖未圖示，但p通道型MISFETQ2之剖面構造於形成有n通道型MISFETQ1之圖3中係大致對應於如下構造：將p型井PWL1設為n型井，將較淺之雜質擴散區域EX1及較深之雜質擴散區域NR1分別設為p型之半導體區域，將n型半導體區域NS1設為p型半導體區域PS1。構成n通道型MISFETQ1之 閘極電極G1之部分多晶矽膜較佳為n型之多晶矽膜(摻雜多晶矽膜)，且構成p通道型MISFETQ2之閘極電極G1之部分多晶矽膜較佳為p型之多晶矽膜(摻雜多晶矽膜)。
藉由形成於半導體基板1S之主表面之n通道型MISFETQ1及p通道型MISFETQ2，構成例如字元驅動器、感測放大器或者控制電路等，又，構成CPU(電路)、RAM(電路)、類比電路或者I/O電路等。
繼而，對連接於n通道型MISFETQ1之配線構造進行說明。
如圖3所示，於半導體基板1S之主表面上(即n通道型MISFETQ1上)，以覆蓋n通道型MISFETQ1之形成層間絕緣膜PIL。層間絕緣膜PIL係由例如作為絕緣膜之由氮化矽膜形成之絕緣膜SN、及作為絕緣膜之由氧化矽膜形成之絕緣膜SO的積層膜而形成。構成層間絕緣膜PIL之絕緣膜SN及絕緣膜SO中，絕緣膜SN為下層側且絕緣膜SO為上層側，故絕緣膜SO係形成於絕緣膜SN上。
於該層間絕緣膜PIL上形成有貫通層間絕緣膜PIL，並到達構成n型半導體區域NS1之金屬矽化物層NSF1(即較深之雜質擴散區域NR1之上部之金屬矽化物層NSF1)的接觸孔(貫通孔、孔)CNT1。因此，於接觸孔CNT1之底部，露出形成於較深之雜質擴散區域NR1之上部的金屬矽化物層NSF1。
於接觸孔CNT1之內部(側壁及底部)，形成有由例如鈦膜(Ti膜)與氮化鈦膜(TiN膜)之積層膜形成之障壁導電體膜PBM作為導電膜，且以嵌埋接觸孔CNT1之方式形成例如含有鎢膜之導電體膜TF作為導電膜。如此，藉由於接觸孔CNT1中嵌埋障壁導電體膜PBM及導電體膜TF，而形成導電性之插栓PL1。插栓PL1係以填埋層間絕緣膜PIL之接觸孔CNT1之方式形成，故亦可看做係形成於層間絕緣膜PIL中。
插栓PL1係連接用之導體部，其嵌埋於接觸孔CNT1內，層間絕緣膜PIL之上表面之高度低於插栓PL1之上表面之高度。即，插栓PL1 之上表面之高度高於層間絕緣膜PIL之上表面。換言之，插栓PL1係處於其一部分自層間絕緣膜PIL之上表面突出(頂出)之狀態。插栓PL1如上述般係由障壁導電體膜PBM及導電體膜TF形成，但插栓PL1之側面及底面係由障壁導電體膜PBM形成，除此之外(主要為內部)係由導電體膜TF形成。
再者，於本申請案中，當提及插栓、配線及各種絕緣膜之上表面及下表面等之高度或高度位置時，係指與半導體基板1S之主表面垂直之方向上之高度或高度位置，並將靠近半導體基板1S之主表面之側設為較低側，將遠離半導體基板1S之主表面之側設為較高側。
於本實施形態1中，如下所述般於層間絕緣膜PIL之接觸孔CNT1內形成插栓PL1之後，以插栓PL1之上表面高於絕緣膜SO之上表面即層間絕緣膜PL之上表面(即層間絕緣膜PL之上表面低於插栓PL1之上表面之方式)，使絕緣膜SO之表面即層間絕緣膜PIL之表面(上表面)後退。因此，於所製造之半導體裝置中，插栓PL1之上表面之高度係高於層間絕緣膜PIL之上表面。因此，關於在插栓PL1之後形成的配線W1，即便減少向絕緣膜SO中即層間絕緣膜PIL中刻蝕(嵌埋)之量，亦可確保插栓PL1與配線W1之連接。
於嵌埋有插栓PL1之層間絕緣膜PIL上，即以相對於層間絕緣膜PIL(絕緣膜SO)而頂出之方式形成的插栓PL1與層間絕緣膜PIL上，形成有層間絕緣膜WIL1。然而，插栓PL1之上表面係由配線W1覆蓋一部分或全部。於圖3之情形時，插栓PL1之上表面係由配線W1覆蓋一部分，其他部分係由層間絕緣膜WIL1覆蓋，於下述圖25之情形時，插栓PL1之整個上表面係由配線W1覆蓋。
層間絕緣膜WIL1係由作為絕緣膜之含有例如氧化矽膜之絕緣膜IL1、與作為低介電係數膜之含有例如碳之氧化矽膜之SiOC膜的絕緣膜IL2之積層膜形成。構成層間絕緣膜WIL1之絕緣膜IL1及絕緣膜IL2 中，由於絕緣膜IL1為下層側而絕緣膜IL2為上層側，故絕緣膜IL2係形成於絕緣膜IL1上。
於層間絕緣膜WIL1上形成有配線槽WT1，且以嵌埋該配線槽WT1之方式形成配線(嵌埋配線)W1。配線W1係藉由金屬鑲嵌技術所形成之嵌埋配線。插栓PL1之一部分自配線槽WT1露出，且自配線槽WT1露出之插栓PL1係連接於該配線槽WT1中嵌埋之配線W1而實現電性連接。因此，配線W1係形成於層間絕緣膜WIL1中之嵌埋配線，且可看做連接於插栓PL1之嵌埋配線。
以低介電係數膜形成絕緣膜IL2係為了降低相鄰之配線(例如相鄰之配線W1)間之電容(配線間電容)。又，絕緣膜IL1係相對於絕緣膜IL2而形成地非常薄之絕緣膜。
配線W1係由作為導電膜之以例如氮化鉭膜(TaN膜)形成之障壁導電體膜WBM、及作為導電膜之以例如銅膜(Cu膜)形成之導電體膜CUF的積層膜形成，且與形成於層間絕緣膜PIL中之插栓PL1電性連接。配線W1如上述般係由障壁導電體膜WBM及導電體膜CUF形成，但配線W1之側面及底面係由障壁導電體膜WBM形成，除此之外(主要為內部)係由導電體膜CUF形成。
如上述般、以插栓PL1之上表面高於絕緣膜SO之上表面即層間絕緣膜PIL之上表面之方式，使插栓PL1之一部分自層間絕緣膜PIL之上表面頂出，故即便減少配線W1向絕緣膜SO中即層間絕緣膜PIL中刻蝕(嵌埋)之量，亦可確保插栓PL1與配線W1之連接。又，由於配線槽WT1向絕緣膜SO中即層間絕緣膜PIL中刻蝕(嵌埋)之量變少，故絕緣膜SO中即層間絕緣膜PIL中所形成的部分之配線W1之表面積變小，作為低介電係數膜之絕緣膜IL2中所形成之部分之配線W1之表面積變大。因此，可降低配線W1間之電容(配線間電容)。
再者，若降低配線間電容，則可減輕通過配線之信號之延遲， 進而可提高半導體裝置之電性性能。
形成(嵌埋)有配線41之層間絕緣膜WIL1上進而形成有第2層配線(下述層間絕緣膜WIL2、配線W2及插栓PL2等)及其之後的配線層，但此處省略其圖示及說明。
本實施形態1之半導體裝置係如上述般構成，以下一面參照圖式一面對其製造方法進行說明。
圖4~圖23係本實施形態1之半導體裝置之製造步驟中之主要部剖面圖。其中，圖4~圖10及圖19~圖23表示相當於剖面A之剖面。又，圖11、圖17及圖18分別表示晶圓(半導體基板1S)之邊緣部(端部)附近之剖面圖。又，圖12~圖16係圖11(晶圓之邊緣部附近)之半導體元件形成部之主要部剖面圖，其對應於接觸孔CNT1形成步驟之說明圖。
製造本實施形態1之半導體裝置時，首先如圖4所示，準備例如p-型之含有單晶矽之半導體基板1S，並於半導體基板1S之主表面上形成元件分離區域STI。元件分離區域STI可以例如如下之方式形成。
即，首先於半導體基板1S上依序形成氧化矽膜(SiO2膜)及氮化矽膜(Si3N4膜)，並使用光阻圖案(圖案化之光阻膜)對該氮化矽膜進行蝕刻。繼而，使用該經蝕刻之氮化矽膜作為遮罩(蝕刻遮罩)，而於半導體基板1S上形成槽(元件分離用之槽)。其後，將該槽作為嵌埋絕緣膜，例如將氧化矽膜堆積於半導體基板1S上，使用化學機械研磨法(CMP：Chemical Mechanical Polishing)等方式除去槽外部之區域之氧化矽膜，進而藉由濕式蝕刻法等而除去氮化矽膜。藉此，形成含有嵌埋於槽之絕緣膜(絕緣體)之元件分離區域STI。
其次，於半導體基板1S上形成p型井PWL1。p型井PWL1可藉由如下方式形成：於半導體基板1S之主表面上使用光微影法形成光阻圖案(圖案化之光阻膜)後，使用該光阻圖案作為遮罩(離子注入阻止遮罩)而向半導體基板1S離子注入雜質。此時，p型井PWL1係作為表現p 型之導電型之雜質(p型之雜質)而藉由離子注入例如硼(boron、B)形成。其後，亦可於p型井PWL1中(通道摻雜離子注入)用以控制n通道型MISFETQ1之閾值之雜質。
其次，藉由稀釋氟酸清洗等將半導體基板1S之表面淨化之後，於半導體基板1S之主表面(p型井PWL1之表面)形成例如矽氧化膜(氧化矽膜)作為絕緣膜(閘極絕緣膜用之絕緣膜)，藉此如圖4所示，形成閘極絕緣膜GI1。閘極絕緣膜GI1可使用例如熱氧化法而形成。閘極絕緣膜GI1除了可使用氧化矽膜以外，亦可使用氮氧化矽膜(SiXOYNZ膜)，或者亦可使用氧化鉿膜(Hf2O3膜)、氧化鋁膜(Al2O3膜)或氧化鉭膜(Ta2O5膜)等具有高於氮化矽膜之介電係數之金屬氧化膜。
其次，於半導體基板1S之主表面上(即閘極絕緣膜GI1上)形成閘極電極G1。閘極電極G1可以例如如下之方式形成。
即，首先於半導體基板1S之整個主表面上堆積之後變成閘極電極G1之多晶矽膜。該多晶矽膜可藉由使用例如CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。其後，使用藉由光微影技術所形成之光阻圖案(圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對該多晶矽膜進行蝕刻，藉此如圖4所示，形成含有經圖案化之多晶矽膜之閘極電極G1。
其次，藉由使用光微影技術及離子注入法，而於半導體基板1S(之p型井PWL1)內形成整合於閘極電極G1之較淺之n型雜質擴散區域EX1。該較淺之低濃度n型雜質擴散區域EX1係將磷(P)或砷(As)等n型雜質導入半導體基板1S內而成之半導體區域(n型半導體區域)。
其次，如圖4所示，於閘極電極G1之兩側之側壁上形成側壁(側壁分割件、側壁絕緣膜)SW1。側壁SW1可藉由於半導體基板1S上以覆蓋閘極電極G1之方式形成作為絕緣膜之例如氧化矽膜之後，對該氧化矽膜進行乾式蝕刻(各向異性蝕刻)而形成。側壁SW1除了可藉由 氧化矽膜形成以外，亦可藉由氮化矽膜、或者氧化矽膜與氮化矽膜之積層膜而形成。側壁SW1係為形成LDD(Lightly Doped Drain，輕微摻雜之汲極)構造而設置者。
其次，藉由使用光微影技術及離子注入法，如圖4所示，於半導體基板1S(之p型井PWL1)內形成與閘極電極G1之側壁上所形成之側壁SW1整合的較深之n型雜質擴散區域NR1。該較深之n型雜質擴散區域NR1亦係將磷(P)或砷(As)等n型雜質導入半導體基板1S中而成之半導體區域(n型半導體區域)。此時，於較深之n型雜質擴散區域NR1中以高於較淺之n型雜質擴散區域EX1之濃度導入有n型雜質。即，較深之雜質擴散區域NR1形成為雜質濃度高於較淺之雜質擴散區域EX1，且接面深度變深。藉由較淺之n型雜質擴散區域EX1及較深之n型雜質擴散區域NR1，而形成作為n通道型MISFETQ1之源極區域或汲極區域之n型半導體區域NS1。
其次，為降低閘極電極G1之電阻值，使閘極電極G1之上部矽化物化而形成金屬矽化物層NSF1，藉此如圖4所示，將閘極電極G1設為多晶矽膜與其上之金屬矽化物層NSF1之積層構造。同樣地，n型半導體區域NS1中為實現低電阻化，亦於n型雜質擴散區域NR1(之較深之n型雜質擴散區域NR1)之表面形成金屬矽化物層NSF1。於本實施形態1中，作為金屬矽化物層NSF1係形成鎳矽化物層(NiSi層)。閘極電極G1之上部之金屬矽化物層NSF1、與n型雜質擴散區域NR1(之較深之n型雜質擴散區域NR1)之上部之金屬矽化物層NSF1可藉由自對準矽化物(Salicide：Self Aligned Silicide)製程而以相同步驟形成。以下，對形成金屬矽化物層NSF1之步驟進行說明。
即，首先於半導體基板1S上形成例如鎳膜(Ni膜)作為導電膜(金屬膜)。此時，鎳膜係接觸於閘極電極G1(構成閘極電極G1之多晶矽膜)、及n型雜質擴散區域NR1中露出表面之露出之區域。其後，對半 導體基板1S實施熱處理。藉此，鎳膜與接觸於鎳膜之閘極電極G1(構成閘極電極G1之多晶矽膜)及n型雜質擴散區域NR1(構成n型雜質擴散區域NR1之單晶矽)之一部分反應，形成鎳矽化物層。其後，將未反應之鎳膜自半導體基板1S上除去。再者，於本實施形態1中，係形成鎳矽化物層作為金屬矽化物層NSF，但亦可代替鎳矽化物層，形成例如鈷矽化物層(CoSi2層)、鈦矽化物層(TiSi2層)、或者鉑矽化物層(PtSi層)作為金屬矽化物層NSF。
如上所述，於半導體基板1S上形成n通道型MISFETQ1。於形成p通道柄MISFETQ2之情形時，使上述n通道型MISFETQ1之井區域(p型井PWL1)、源極區域及汲極區域(n型雜質擴散區域NR1)、閘極電極(閘極電極G1)之雜質為相反之極性(導電型)便可。
其次，對配線步驟(配線層形成步驟)進行說明。
如圖5所示，於形成n通道型MISFETQ1之半導體基板1S上，以覆蓋n通道型MISFETQ1之方式形成絕緣膜SN。即，以覆蓋閘極電極G1及側壁SW1之方式，於包含金屬矽化物層NSF1上之半導體基板1S上形成絕緣膜SN。絕緣膜SN係藉由例如氮化矽膜形成作為絕緣膜，且可使用CVD法而形成。絕緣膜SN之膜厚薄於之後形成的絕緣膜SO，為例如10nm。
之後，於絕緣膜SN上形成絕緣膜(層間絕緣膜)SO。絕緣膜SO係藉由例如O3-TEOS膜、P-TEOS膜、或者O3-TEOS膜與P-TEOS膜之積層膜形成作為絕緣膜。O3-TEOS膜係將TEOS(原矽酸四乙酯：Tetraethylorthosilicate)與臭氧(O3)作為原料而於常壓下形成之氧化矽膜，P-TEOS膜係將TEOS作為原料而於電漿中形成之氧化矽膜。形成絕緣膜SN及絕緣膜SO之後，藉由CMP法使絕緣膜SN及絕緣膜SO之積層膜平坦化。絕緣膜SO之膜厚為例如145nm。藉由絕緣膜SN與絕緣膜SO而形成層間絕緣膜PIL。如上述般利用CMP法進行平坦化處理， 故該階段之層間絕緣膜PIL之上表面為平坦化。
其次，如圖6所示，於層間絕緣膜PIL上形成接觸孔(貫通孔、孔)CNT1。接觸孔CNT1可藉由如下方式形成：使用藉由光微影技術而於層間絕緣膜PIL上形成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對層間絕緣膜PIL進行乾式蝕刻。接觸孔CNT1係以貫通層間絕緣膜PIL、且到達形成於n型雜質擴散區域NR1(較深之雜質擴散區域NR1)上之金屬矽化物層NSF1的方式形成。因此，於接觸孔CNT1之底部，露出有n型雜質擴散區域NR1(較深之雜質擴散區域NR1)上所形成之金屬矽化物層NSF1的一部分。
形成接觸孔CNT1時，首先使用絕緣膜SN作為蝕刻擋止層而對絕緣膜SO進行乾式蝕刻，於絕緣膜SO上形成接觸孔CNT1，其後藉由乾式蝕刻而除去接觸孔CNT1之底部之絕緣膜SN，藉此形成貫通層間絕緣膜PIL之接觸孔CNT1。如此，絕緣膜SN係形成為所謂之SAC(Self Align Contact，自對準接觸)用。
其次，如圖7所示，於半導體基板1S上形成障壁導電體膜PBM。具體而言，於包含接觸孔CNT1之內壁(側面及底部)之層間絕緣膜PIL上形成障壁導電體膜PBM。於本實施形態1中，障壁導電體膜PBM係由例如鈦膜(下層側)與氮化鈦膜(上層側)之積層膜構成作為導電體膜，且可藉由使用例如濺鍍法而形成。該障壁導電體膜PBM係為防止之後的步驟中嵌埋之鎢向矽氧化膜(絕緣膜SO)中擴散而形成者。障壁導電體膜PBM只要為具有此種功能之導電膜便可，例如亦可藉由鈦膜或氮化鈦膜各自之單層而形成。
其次，於障壁導電體膜PBM上形成導電體膜TF。導電體膜TF係藉由例如鎢膜(W膜)形成作為導電體膜。導電體膜TF係以嵌埋於接觸孔CNT1內之方式形成，且可使用例如CVD法而形成。
藉此，接觸孔CNT1內變成被障壁導電體膜PBM及導電體膜TF嵌 埋之狀態，於之後的步驟中可形成插栓。然而，由於無法僅於接觸孔CNT1之內部形成障壁導電體膜PBM及導電體膜TF，故於該等膜之成膜時，如圖7所示，不僅在接觸孔CNT1內，於接觸孔CNT1內以外之層間絕緣膜PIL上亦形成有障壁導電體膜PBM及導電體膜TF。因此，於形成障壁導電體膜PBM及導電體膜TF之後，必須以僅接觸孔CNT1之內部殘留障壁導電體膜PBM及導電體膜TF之方式，如下述般將接觸孔CNT1之外部所形成的多餘的障壁導電體膜PBM及導電體膜TF除去。
其次，如圖8所示，藉由CMP法而將接觸孔CNT1之外部所形成之多餘的導電體膜TF及障壁導電體膜PBM除去。藉此，露出絕緣膜SO(之上表面)，而於層間絕緣膜PIL中(更特定而言係接觸孔CNT1內)形成插栓PL1。插栓PL1係藉由嵌埋於接觸孔CNT1之內部並殘留之障壁導電體膜PBM及導電體膜TF所形成。
於本實施形態1中，藉由絕緣膜SN與形成於絕緣膜SN上之絕緣膜SO構成層間絕緣膜PIL。由此，於本實施形態1中，所謂層間絕緣膜PIL之上表面係指絕緣膜SO之上表面。因此，於以下之步驟中，當提及絕緣膜SO之上表面時，與層間絕緣膜PIL之上表面含義相同，又，當提及絕緣膜SO中時，與層間絕緣膜PIL中含義相同。
其次，如圖9所示，藉由對絕緣膜SO之上表面進行蝕刻而使其後退，藉此使絕緣膜SO之上表面低於插栓PL1之上表面。即，以絕緣膜SO之上表面低於插栓PL1之上表面的方式，使絕緣膜SO之上表面後退。藉此，插栓PL1之一部分變成自絕緣膜SO之上表面頂出之狀態。例如，藉由對絕緣膜SO之上表面進行蝕刻而使其後退25nm，藉此使絕緣膜SO之上表面比插栓PL1之上表面低25nm，從而使插栓PL1相對於絕緣膜SO之上表面頂出25nm。再者，絕緣膜SO之上表面後退，係對應於絕緣膜SO變薄而低於絕緣膜SO之上表面之高度位置。
本步驟(圖9所示之步驟)中絕緣膜SO被蝕刻，故與藉由上述圖5中所示之步驟而平坦化之時刻之絕緣膜SO之膜厚相比，圖9中之絕緣膜SO之膜厚變薄例如25nm。然而，若形成於n通道型MISFETQ1之上部之絕緣膜SO之膜厚變得過薄，則之後形成的配線W1與n通道型MISFETQ1之閘極電極G1之可靠性有可能降低。因此，能夠確保之後的步驟所形成之配線W1與n通道型MISFETQ1之閘極電極G1之可靠性的所需膜厚，必須以可確保圖9之階段中之絕緣膜SO之膜厚的方式，設定上述圖5所示之步驟中形成的絕緣膜SO之膜厚與本步驟(圖9所示之步驟)中之絕緣膜SO之蝕刻量。
又，本步驟(圖9所示之步驟)之蝕刻只要能夠相對於導電體膜TF(插栓PL1)而對絕緣膜SO進行選擇性蝕刻便可，既可為乾式蝕刻，亦可為濕式蝕刻。即，於圖9所示之步驟(使絕緣膜SO之上表面後退之步驟)中，可對絕緣膜SO使用具有選擇性之蝕刻，即，可使用絕緣膜SO較插栓PL1易於蝕刻之蝕刻條件(換言之絕緣膜SO之蝕刻速度大於插栓PL1之蝕刻速度的蝕刻條件)之蝕刻。
於本實施形態1中，使用CMP法而將多餘的導電體膜TF及障壁導電體膜PBM除去之後，藉由蝕刻使絕緣膜SO之上表面後退(即藉由蝕刻降低絕緣膜SO之上表面之高度位置)，藉此使插栓PL1之上表面高於絕緣膜SO之上表面。然而，應當不限於此種手法，亦可藉由使CMP法所使用之研磨液最佳化，使用CMP法一連串地進行將接觸孔CNT1之外部所形成的導電體膜TF及障壁導電體膜PBM之步驟直至使絕緣膜SO之上表面後退之步驟為止的步驟。該情形時，可於圖9所示之步驟(使絕緣膜SO之上表面後退之步驟)中，對絕緣膜SO使用具有選擇性之CMP法。
例如，接觸孔CNT1之外部所形成之導電體膜TF及障壁導電體膜PBM之研磨(除去)、及絕緣膜SO(之上表面)之後退可藉由一種研磨液 (CMP用研磨液)進行。該情形時，使用相對於絕緣膜SO之選擇比較高之研磨液、即研磨絕緣膜SO之速度大於導電體膜TF及障壁導電體膜PBM的研磨液。若使用該研磨液以CMP法進行研磨，則接觸孔CNT1之外部所形成的導電體膜TF及障壁導電體膜PBM藉由研磨除去而露出絕緣膜SO之後，絕緣膜SO之研磨量多餘導電體膜TF及障壁導電體膜PBM之研磨量，故圖9所示，可相對於插栓PL1之上表面而使絕緣膜SO後退(例如後退25nm)。採用該方法之情形時，無需上述乾式蝕刻步驟，故具有可簡化步驟之優點。
於上述形成方法中，係使用一種研磨液進行導電體膜TF之研磨直至絕緣膜SO露出後之絕緣膜SO後退的步驟為止。然而，並不限於如上述般使用一種研磨液之CMP法，亦可使用兩種研磨液進行研磨。例如，直至對接觸孔CNT1之外部所形成之導電體膜TF及障壁導電體膜PBM進行研磨而使絕緣膜SO露出為止，使用相對於導電體膜TF及障壁導電體膜PBM之選擇比較高的研磨液、即研磨導電體膜TF及障壁導電體膜PBM之速度大於絕緣膜SO之研磨液，進行CMP法之研磨。而且，將接觸孔CNT1之外部所形成之導電體膜TF及障壁導電體膜PBM藉由研磨除去而使絕緣膜SO露出之後，使用相對於絕緣膜SO之選擇比較高之研磨液、即研磨絕緣膜SO之速度大於導電體膜TF及障壁導電體膜PBM之研磨液，進行CMP法之研磨。如此，對接觸孔CNT1之外部所形成之導電體膜TF及障壁導電體膜PBM進行研磨時，使用相對於導電體膜TF及障壁導電體膜PBM之選擇性較高之研磨液，藉此可縮短直至絕緣膜SO露出為止所需之導電體膜TF及障壁導電體膜PBM之研磨時間。使用兩種研磨液之CMP法可使用同一裝置進行研磨，又，亦可對應各研磨液而使用不同裝置。
其次，藉由單金屬鑲嵌法而形成第1層配線。以下，對第1層配線之形成方法進行說明。
首先，如圖10所示，於層間絕緣膜PIL上(包含插栓PL1上)形成絕緣膜IL1。絕緣膜IL1係以覆蓋自層間絕緣膜PIL之上表面突出之部分之插栓PL1的方式而形成於層間絕緣膜PIL上。之後，於絕緣膜IL1上形成絕緣膜IL2。絕緣膜IL1形成地比絕緣膜IL2薄。絕緣膜IL1之膜厚為例如15nm，絕緣膜IL2之膜厚為例如70nm。藉由該等絕緣膜IL1及絕緣膜IL2，而形成第1層配線之層間絕緣膜WIL1。
此處，絕緣膜IL2係藉由於例如氧化矽膜中添加有碳(C)之膜(即含有碳之氧化矽膜)之SiOC膜形成作為低介電係數膜。絕緣膜IL2為降低之後的步驟中形成之配線之配線間電容而以低介電係數膜形成。再者，所謂低介電係數膜可例示具有介電係數低於氧化矽膜之介電係數之絕緣膜，一般而言將氧化矽膜之比介電係數ε=4.1~4.2左右以下稱為低介電係數膜。因此，作為低介電係數膜而形成之絕緣膜IL2具有低於氧化矽之介電係數。又，絕緣膜IL2具有低於絕緣膜SO，IL1之介電係數。絕緣膜IL2係低介電係數膜，除了可使用SiOC膜(k~2.2)以外，還可使用SiOF膜(k~3.7)、ULK膜(k~2.7)、ELK膜(k~2.2)、旋塗之多孔質MSQ膜(k~2.2)、或該等之積層膜。
於本實施形態1中，層間絕緣膜WIL1係藉由絕緣膜IL1及形成於其上之絕緣膜IL2之積層膜形成。此係基於以下之理由者。
即，於圖6所示之步驟中，在層間絕緣膜PIL中形成接觸孔CNT1時，本實施形態1中，如圖11所示，除了使用通常之步驟所使用之上層抗蝕劑膜(光阻膜)UR以外，還使用下層材LM及中間層ML。圖11係圖5所示之步驟結束後於晶圓(半導體基板1S)上形成下層材LM、中間層ML及上層抗蝕劑膜UR時之晶圓(半導體基板1S)之邊緣部附近的主要部剖面圖。
以下，使用圖12~圖16對形成接觸孔CNT1時之層間絕緣膜PIL之蝕刻步驟之詳細內容進行說明。再者，圖12~圖16係接觸孔CNT1形成 步驟之說明圖，圖12對應於圖11中將形成半導體元件(MISFET)之區域放大後的部分放大剖面圖，圖13~圖16表示與圖12相同之區域。簡而言之，圖12~圖16中，省略半導體元件(MISFET)之圖示，又，將絕緣膜SN與絕緣膜SO一併記載為層間絕緣膜PIL。
首先，如圖12所示，於層間絕緣膜PIL上以例如180nm之厚度形成例如低昇華性之有機膜作為下層材LM，於下層材LM上作為中間層ML而形成以例如矽(Si)及碳(C)為主成分之有機膜，該有機膜薄於層間絕緣膜PIL及下層材LM，為例如40nm之厚度，進而，於中間層ML上以例如150nm之厚度形成上層抗蝕劑膜UR。其次，藉由使用遮罩(曝光用遮罩)之微影技術，對上層抗蝕劑膜UR實施曝光及顯影，而於上層抗蝕劑膜UR上形成貫通孔TH1。再者，上述圖11對應於形成下層材LM、中間層ML及上層抗蝕劑膜UR之後，於上層抗蝕劑膜UR形成貫通孔TH1之前的階段。
其次，如圖13所示，使用經圖案化之上層抗蝕劑膜UR(即形成有貫通孔TH1之上層抗蝕劑膜UR)作為遮罩(蝕刻遮罩)，對中間層ML進行蝕刻，藉此於中間層ML形成貫通孔TH2。此時，形成於中間層ML之貫通孔TH2之上表面之徑(直徑)係與貫通孔TH1之徑(直徑)大致相同(即貫通孔TH2之上表面係整合於貫通孔TH1之下表面而形成)。另一方面，貫通孔TH2之下表面之徑(直徑)變得小於貫通孔TH1之徑(直徑)。即貫通孔TH2係形成為下部之徑(直徑)窄於(小於)上部之徑(直徑)之錐狀。
其次，如圖14所示，使用於圖13所示之步驟中經圖案化之中間層ML(即形成有貫通孔TH2之中間層ML)作為遮罩(蝕刻遮罩)，對下層材LM進行蝕刻，藉此於下層材LM形成貫通孔TH3。此時，形成於下層材LM之貫通孔TH3之徑(直徑)係與貫通孔TH2之下表面之徑(直徑)大致相同(即貫通孔TH3之上表面係整合於貫通孔TH2之下表面而形 成)。
其次，使用圖14所示之步驟中經圖案化之下層材LM(即形成有貫通孔TH3之下層材LM)及圖14所示之步驟中之蝕刻而殘留的中間層ML作為遮罩(蝕刻遮罩)，如圖15所示，對層間絕緣膜PIL進行蝕刻，藉此於層間絕緣膜PIL上形成接觸孔CNT1。此時，形成於層間絕緣膜PIL之接觸孔CNT1之上表面之徑(直徑)係與貫通孔TH3之下表面之徑(直徑)大致相同(即，接觸孔CNT1之上表面係整合於貫通孔TH3之下表面而形成)。最後，如圖16所示，將下層材LM除去。
於形成微細之圖案之情形時，為確保抗蝕劑膜(光阻膜)之解像性，必須使抗蝕劑膜薄膜化而形成。然而，若抗蝕劑膜經薄膜化，則會產生抗蝕劑膜相對於被加工膜(使用抗蝕劑圖案作為蝕刻遮罩進行加工之膜)之蝕刻耐性不足的問題。因此，如上述般(如參照上述圖12~圖16所說明般)，難以階段性地對各膜(上層抗蝕劑膜UR、中間層ML、下層材LM、層間絕緣膜PIL)進行圖案化，由此即便於為確保解像性而使抗蝕劑膜(上層抗蝕劑膜UR)薄膜化之情形時，亦可確保使各膜圖案化之階段之蝕刻耐性。尤其係，使用上層抗蝕劑膜UR而經圖案化之中間層ML形成地比下層材LM薄，故可將上層抗蝕劑膜UR形成地較薄。進而，如上述般，由於使中間層ML經圖案化而形成之貫通孔TH2係形成為下部之徑小於上部之徑的錐狀，故使用經圖案化之中間層ML作為遮罩(蝕刻遮罩)而進行蝕刻之下層材LM之貫通孔TH3之徑係形成地與貫通孔TH2之下表面之徑大致相同，從而可形成比上層抗蝕劑膜UR所形成之貫通孔TH1之徑小徑的接觸孔CNT1。
然而，於使用如上述(上述圖12~圖16)之方法於層間絕緣膜PIL形成接觸孔CNT1之情形時，如上述圖11所示，中間層ML於晶圓(半導體基板1S)之邊緣部(端部)較厚地形成。因此，如圖16所示，形成接觸孔CNT之後，即便在將形成有半導體元件之區域殘留的下層材LM除 去之後，於晶圓之邊緣部亦有中間層ML未被除去而殘留。其後，經過於接觸孔CNT1嵌埋導電膜而形成插栓PL1之步驟，但經過該步驟之後，如圖17所示，於晶圓之邊緣部亦殘留有中間層ML。晶圓之邊緣部由於膜之密著性較弱，故若中間層ML之膜維持部分殘留之狀態，則於其後之步驟中，殘留之膜(殘留於晶圓邊緣部之中間層ML)剝離而再次附著於晶圓，由此存在良率降低之虞。因此，如圖18所示，必須藉由蝕刻或者研磨而將殘留於晶圓之邊緣部之中間層ML除去。此時，於除去部分殘留之中間層ML之同時，亦會除去晶圓之邊緣部所形成的層間絕緣膜PIL，如圖18所示，晶圓之表面於晶圓之邊緣部露出。藉此，存在重新產生以下之問題之虞。
形成插栓PL1之後，本來只要作為低介電係數膜之絕緣膜IL2形成於層間絕緣膜PIL上便可，但本實施形態1中作為絕緣膜IL2而形成之SiOC膜係藉由特殊的電漿放電化形成，故若於晶圓之表面露出之狀態下形成，則會引起異常放電，有可能損傷晶圓(半導體基板1S)。因此，於本實施形態1中，較理想的是藉由用以將殘留於晶圓邊緣部之中間層ML除去之蝕刻而使半導體基板1S之表面露出之後，在形成絕緣膜IL2之前，以覆蓋半導體基板1S之表面之方式形成絕緣膜IL1。藉此，可於晶圓(半導體基板1S)之表面不露出之狀態下，形成SiOC膜作為絕緣膜IL2，故於SiOC膜(絕緣膜IL2)之成膜時可防止晶圓(半導體基板1S)損傷之狀況。作為覆蓋半導體基板1S之絕緣膜IL1，例如考慮氧化矽膜、氮化矽膜等絕緣膜，但之後的步驟中形成之配線槽(對應於下述配線槽WT1)亦形成於絕緣膜IL1中，故較理想的是避免使用會招致配線間電容增大之介電係數較高的絕緣膜形成絕緣膜IL1。於本實施形態1中，絕緣膜IL1較佳使用氧化矽膜。
於本實施形態1中，藉由上述理由，層間絕緣膜WIL1係形成為絕緣膜IL1與絕緣膜IL2之積層構造，但並不限定於以上述理由而將絕緣 膜IL1設為絕緣膜IL1與絕緣膜IL2之積層構造之情形。例如，作為之後的步驟中在層間絕緣膜WIL1中形成配線槽(對應於下述配線槽WT1)時之蝕刻擋止層，亦考慮使用絕緣膜IL1之情形。該情形時，絕緣膜IL1亦考慮例如氧化矽膜、氮化矽膜、碳化矽膜(SiC膜)、氮碳化矽膜(SiCN膜)或者氮氧化矽膜(SiON膜)等絕緣膜，必需具有對於低介電係數膜之蝕刻擋止層之功能，且避免配線間電容增大之介電係數較高之膜。另一方面，於未產生上述異常放電之問題之情形、或無需蝕刻擋止層之情形時，亦可不形成絕緣膜IL1，而於絕緣膜IL2一層上形成層間絕緣膜WIL1。
其次(即如上述圖10般形成層間絕緣膜WIL1之後)，如圖19所示，於層間絕緣膜WIL1上形成配線槽WT1。此時，係以插栓PL1之上表面之至少一部分與配線槽WT1平面地重疊之方式形成配線槽WT1，故插栓PL1之一部分因配線槽WT1而露出。
於本實施形態1中，係對如上述圖2所示，配線W1全體相對於插栓PL1而向與剖面A平行之方向略微偏移之情形時的半導體裝置之製造步驟進行說明。因此，圖19所示之步驟中形成之配線槽WT1亦以相對於插栓PL1而向與剖面A平行之方向偏移之狀態形成。配線槽WT1之深度為例如90nm。
如圖19所示，於本實施形態1中，插栓PL1之上表面(上部)之至少一部分及側面之一部分因配線槽WT1而露出。又，配線槽WT1係形成於層間絕緣膜WIL1上，其最下表面係形成於絕緣膜SO中。即，配線槽WT1係形成於層間絕緣膜WIL1及絕緣膜SO中。配線槽WT1之最下表面位於低於插栓PL1之上表面之位置上，於本實施形態1中，係以配線槽WT1之最下表面位於低於絕緣膜SO之上表面之位置(下側)上的方式，形成配線槽WT1。配線槽WT1之最下表面之高度位置低於絕緣膜SO之上表面之高度位置，配線槽WT1之最下表面位於例如比絕緣 膜SO之上表面低5nm的位置上。於本實施形態1中，配線槽WT1之最下表面係形成於絕緣膜SO中，故配線槽WT1之最下表面係由絕緣膜SO之露出面構成。
再者，不與插栓PL1平面地重疊之部分之配線槽WT1之下表面(底面)構成配線槽WT1之最下表面，該點於本實施形態1及以下之實施形態2~7中共通。
於本實施形態1中，係藉由上述圖9所示之步驟而使絕緣膜SO之上表面後退，故插栓PL1之上表面形成於高於絕緣膜SO之上表面之位置上。進而，配線槽WT1之最下表面係形成於絕緣膜SO中。因此，配線槽WT1之最下表面係形成於低於插栓PL1之上表面之位置上。因此，插栓PL1之上表面之至少一部分與插栓PL1之側面之一部分係藉由配線槽WT1而露出，若於之後的步驟中在配線槽WT1嵌埋導電膜，則插栓PL1與配線槽WT1中嵌埋之導電膜確實地連接。
形成配線槽WT1時，使用於層間絕緣膜WIL1上藉由光微影技術形成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對層間絕緣膜WIL1及絕緣膜SO進行乾式蝕刻便可。於該蝕刻步驟中，進行絕緣膜IL2之乾式蝕刻之終點檢測。該終點檢測係於例如劃線區域觀測。
具體而言，於配線槽WT1形成步驟中，首先對絕緣膜IL2進行乾式蝕刻，使絕緣膜IL1之表面之一部分露出之時刻，進行絕緣膜IL2之乾式蝕刻之終點檢測。於本實施形態1中，絕緣膜IL2係由SiOC膜形成，絕緣膜IL1係由氧化矽膜形成。如此，將絕緣膜IL2與絕緣膜IL1以不同材料(材料膜)形成，故於蝕刻到達2個絕緣膜IL1，IL2之邊界(界面)之時刻，藉由對正在蝕刻之絕緣膜之反射光強度或者物質之質量等進行分析等，而可檢測絕緣膜IL2之蝕刻之終點。檢測出絕緣膜IL2之蝕刻之終點之後，於本實施形態1中，進而對絕緣膜IL1及絕緣 膜SO進行乾式蝕刻。由於該乾式蝕刻之終點在絕緣膜SO中，故無法進行終點檢測，而是藉由控制蝕刻時間，進行特定時間(一定時間)蝕刻。由於絕緣膜IL1及絕緣膜SO之乾式蝕刻量(蝕刻厚度)較絕緣膜IL2之乾式蝕刻量(蝕刻厚度)少，故於絕緣膜IL1及絕緣膜SO之乾式蝕刻時，即便不進行蝕刻之終點檢測，蝕刻量(蝕刻厚度)之不均亦不會變大。因此，可避免於配線槽WT1形成步驟中因絕緣膜SO之蝕刻量變得過大而導致配線槽WT1之最下表面形成於靠近n通道型MISFETQ1之閘極電極G1之位置。
因此，配線槽WT1形成步驟包含：蝕刻絕緣膜IL2之第1步驟；當該第1步驟之蝕刻到達絕緣膜IL1之上表面時檢測絕緣膜IL2之蝕刻之終點之第2步驟；及於該第2步驟之後，蝕刻絕緣膜IL1及絕緣膜SO之第3步驟。
如上所述，藉由將乾式蝕刻(用以形成配線槽WT1之乾式蝕刻)分為二階段(第1步驟與第3步驟)進行，可提高蝕刻之加工精度。又，藉由上述蝕刻(用以形成配線槽WT1之乾式蝕刻)，插栓PL1之上表面之至少一部分與插栓PL1之側面之一部分會因配線槽WT1而露出，但亦有可能在插栓PL1之側面上殘留絕緣膜IL1。該情形時，較佳為藉由於進行用以形成配線槽WT1之乾式蝕刻後進行濕式蝕刻等，而將殘留在插栓PL1之側面的絕緣膜IL1除去，使插栓PL1之側面自配線槽WT1露出。藉此，可確保在後續步驟中形成之配線(對應於下述配線W1)與插栓PL1之確實連接。
其次，如圖20所示，於包含配線槽WT1之內壁(側面及底部)上之層間絕緣膜WIL1上形成障壁導電體膜WBM。於本實施形態1中，障壁導電體膜WBM係由鉭膜(Ta膜)與其上之氮化鉭膜(TaN膜)之積層膜構成，可藉由使用例如濺鍍法而形成。障壁導電體膜WBM之膜厚為例如10nm。該障壁導電體膜WBM係基於與後續步驟所形成之銅膜 (Cu膜)之密著性及為防止銅之擴散而形成。於本實施形態1中，作為障壁導電體膜WBM而揭示形成鉭膜與氮化鉭膜之積層膜之例，但作為障壁導電體膜WBM，亦可藉由鉭(Ta)等之金屬膜之單層、氮化鈦膜等之氮化膜(氮化金屬膜)之單層、或者金屬膜與氮化膜(氮化金屬膜)之積層膜而形成。於障壁導電體膜WBM為鉭膜或氮化鉭膜之情形時，其與銅膜之密著性較使用氮化鈦膜之情形更為良好。
其次，如圖20所示，於障壁導電體膜WBM上形成導電體膜CUF。導電體膜CUF係藉由例如銅膜(Cu膜)形成而作為導電體膜。該步驟可藉由如下方式進行：於障壁導電體膜WBM上藉由例如CVD法或濺鍍法形成銅之籽晶層(未圖示)，進而於籽晶層上藉由例如電場鍍敷法形成導電體膜CUF。導電體膜CUF形成為比障壁導電體膜WBM厚，且以填埋(填滿)配線槽WT1內之方式形成。藉此，配線槽WT1內變成由障壁導電體膜WBM及導電體膜CUF嵌埋之狀態。
然而，由於無法僅於配線槽WT1之內部形成障壁導電體膜WBM及導電體膜CUF，故於該等膜之成膜時，如圖20所示，不僅於配線槽WT1內、且於配線槽WT1內以外之層間絕緣膜WIL1上亦會形成障壁導電體膜WBM及導電體膜CUF。
其次，如圖21(a)所示，使用CMP法對形成於配線槽WT1之外部之多餘的導電體膜CUF及障壁導電體膜WBM進行研磨。藉此，將形成於配線槽WT1之外部之導電體膜CUF及障壁導電體膜WBM除去，形成第1層配線之配線W1。配線W1係藉由嵌埋於配線槽WT1內而殘留之導電體膜CUF及障壁導電體膜WBM形成，且配線W1之深度係與配線槽WT1相同之深度，為例如90nm。配線W1係嵌埋於配線槽WT1內，即所謂之嵌埋配線(金屬鑲嵌配線、單金屬鑲嵌配線)。嵌埋於配線槽WT1內之配線W1係與自該配線槽WT1露出之插栓PL1連接。
於本實施形態1中，配線槽WT1係形成於層間絕緣膜WIL1及絕緣 膜SO中，故於配線槽WT1內嵌埋障壁導電體膜WBM及導電體膜CUF而形成之配線W1之最下表面係形成於絕緣膜SO中。由於配線W1之最下表面係形成於絕緣膜SO中，故配線W1之最下表面係連接於絕緣膜SO之露出面。
再者，與插栓PL1並不平面地重疊之部分之配線W1之下表面(底面)構成配線W1之最下表面，該點於本實施形態1及以下之實施形態2~7中為共通。
配線W1之最下表面位於低於插栓PL1之上表面之位置上，於本實施形態1中，配線W1之最下表面係位於低於絕緣膜SO之上表面之位置(下側)。配線W1之最下表面之高度位置處於與嵌埋有該配線W1之配線槽WT1之最下表面相同的高度位置，例如位於比絕緣膜SO之上表面低5nm之位置上。又，插栓PL1之上表面係形成於高於絕緣膜SO之上表面之位置上，進而，配線W1之最下表面係形成於低於插栓PL1之上表面之位置上，故插栓PL1之上表面之至少一部分及側面之一部分(即插栓PL1中自配線槽WT1露出之部分)變成由配線W1覆蓋之狀態。藉此，可確保插栓PL1與配線W1之連接，從而可提高插栓PL1與配線W1之連接之可靠性。於圖21(a)中，插栓PL1與配線W1於與半導體基板1S垂直之方向上重疊之長度(距離)係以長度L1表示。該長度L1亦為自配線W1之下表面(更特定而言係配線W1之最下表面)直至插栓PL1之上表面為止的距離。長度L1為例如30nm。
圖21(b)係與本實施形態1相對之第1比較例之半導體裝置之主要部剖面圖，與本實施形態1不同，其表示如參照上述圖60~圖65所說明之比較例之製造步驟般形成插栓PL101、配線槽WT101及配線W101的情形。
於圖21(b)中，表示有如下情形：以插栓PL101之高度、及形成配線W101後之配線W101與層間絕緣膜WIL1之上表面之高度，與本實施 形態1中之插栓PL1之高度、及形成配線W1後之配線W1與層間絕緣膜WIL1之上表面之高度分別相同的方式形成各構件。即，於圖21(b)中插栓PL101與配線W101於與半導體基板1S垂直之方向上重疊之長度L101係與圖21(a)之上述長度L1大致相同的長度(即L1=L101)。
本實施形態1中進行之各步驟中，由於研磨量及蝕刻量等存在不均，故為於各步驟存在不均之情形時亦確保配線W1與插栓PL1之連接，較理想的是設計為配線W1與插栓PL1於與半導體基板1S垂直之方向上重疊特定之長度。於本實施形態1中，將該長度設為長度L1。
於參照上述圖60~圖65所說明之比較例之製造步驟中，圖21(b)所示之插栓PL101之上表面之高度存在與絕緣膜SO之上表面相同，或者低於絕緣膜SO之上表面之傾向。因此，於圖21(b)所示之第1比較例中，為確保配線W101與插栓PL101於與半導體基板1S垂直之方向上重疊之長度L101，係以配線W101向絕緣膜SO中刻蝕(嵌埋)長度L101大小之方式形成。該情形時，配線W101中形成於作為低介電係數膜之絕緣膜IL2中之部分的比例變小，即便層間絕緣膜WIL1之大部分係由作為低介電係數膜之絕緣膜IL2形成，亦會產生無法有效降低配線間電容之問題。
另一方面，於本實施形態1之製造步驟中，係於進行形成插栓PL1之研磨後，使絕緣膜SO之上表面後退，將絕緣膜SO之上表面形成於低於插栓PL1之上表面之位置上。因此，如圖21(a)所示，即便插栓PL1與配線W1於與半導體基板1S垂直之方向上重疊長度L1大小，與上述比較例之製造步驟之情形相比，亦無須以使配線W1向絕緣膜SO中深入刻蝕(嵌埋)之狀態形成。因此，與上述比較例之製造步驟之情形相比，於本實施形態1中，可增大配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分之比例，故絕緣膜IL2中之配線W1之表面積增加，而可有效地降低配線間電容。
又，於上述比較例之製造步驟中，必須藉由使配線槽WT101相對於絕緣膜SO之上表面而刻蝕(掘入)長度L101大小，而確保其後形成之配線W101與插栓PL101於與半導體基板1S垂直之方向上重疊長度L101。於配線之微細化推進之情形時，較理想的是該長度L101亦伴隨其而變小，但於當前各步驟之加工精度下，若長度L101變小，則難以確保配線W101與插栓PL101之連接之可靠性。該點意味著於上述比較例之製造步驟中，即便配線W101微細化之情形時，為確保配線W101與插栓PL101之連接，亦必須以配線W101向絕緣膜SO中刻蝕(嵌埋)長度L101大小之狀態形成。因此，由於配線之微細化而使得配線W101中形成於作為低介電係數膜之絕緣膜IL2中之部分的比例進而變小。該點意味著於上述比較例之製造步驟中，於微細化之情形時配線間電容進而變大。
然而，於本實施形態1中，藉由使插栓PL1之上表面形成地高於絕緣膜SO之上表面，即便對於確保配線W1與插栓PL1於與半導體基板1S垂直之方向上重疊的長度L1而言，與上述比較例之製造步驟相比，可不使配線W1向絕緣膜SO中深入刻蝕(嵌埋)而形成。因此，與上述比較例之製造步驟相比，於本實施形態1中，在使配線微細化之情形時，可避免因配線W1中形成於絕緣膜SO中之部分之比例變大而導致配線W1間之配線電容增大的狀況。
又，藉由避免配線槽WT1之最下表面形成於靠近n通道型MISFETQ1之閘極電極G1之位置，而避免配線W1與閘極電極G1之間之距離變短，從而可避免配線W1與閘極電極G1之可靠性降低。於本實施形態1中，對以低介電係數膜形成絕緣膜IL2之情形進行了說明，但就避免配線W1與閘極電極G1之可靠性之降低這一效果而言，絕緣膜IL2並非必須由低介電係數膜形成。於此情形時，可將絕緣膜IL2以例如氧化矽膜形成而作為絕緣膜。
於本實施形態1中，若使插栓PL1之上表面略高於絕緣膜SO之上表面地形成，便可獲得上述效果，此處說明相對於插栓PL1而形成配線W1時之更佳條件。
圖22係將圖21(a)中之插栓PL1與配線W1連接之區域之周邊放大後的主要部放大剖面圖(部分放大剖面圖)。以下，使用圖22來說明形成插栓PL1與配線W1之更佳條件。再者，上述長度L1、下述長度L1a，L2，L3，L4，L5，L6，L7，L8，L9，L10，L11，L12及下述距離L1b，L1c係於與半導體基板1S之主表面垂直之方向(高度方向)上之距離(高低差、高度位置之差)。
如圖22所示，絕緣膜SO之上表面直至插栓PL1之上表面為止之距離(長度)設為長度L2。即，將絕緣膜SO之上表面之位置至插栓PL1頂出之距離(長度)設為長度L2。另一方面，將配線W1之最下表面直至絕緣膜SO之上表面為止之距離(長度)設為長度L3。即，將絕緣膜SO之上表面之位置直至配線W1被刻蝕(被嵌埋)之距離設為長度L3。此處，於本實施形態1中，將長度L2與長度L3合併後變成上述長度L1(即L1=L2+L3)。再者，為便於理解，於圖22中在絕緣膜SO之上表面附加符號SOSF而表示絕緣膜SO之上表面SOSF，於插栓PL1之上表面附加符號PLSF而表示插栓PL1之上表面PLSF，於配線W1之最下表面附加符號W1SF而表示配線W1之最下表面W1SF。
此時，於本實施形態1中，長度L2與長度L3之間較理想的是成立L2>L3之關係(即較理想的是長度L2大於長度L3)。藉由以L2>L3之關係成立之方式形成插栓PL1及配線W1，而可避免配線W1以向形成地比層間絕緣膜WIL1低的絕緣膜SO刻蝕(嵌埋)狀態形成之量(即相當於長度L3之量)增大之狀況，並且可確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上的連接。又，藉由避免配線W1以向絕緣膜SO刻蝕(嵌埋)之狀態形成的量(即相當於長度L3之量)增大，配線W1中形 成於作為低介電係數膜之絕緣膜IL2中之部分的比例變大。換言之，藉由避免配線W1以向絕緣膜SO刻蝕(嵌埋)之狀態形成之量(即相當於長度L3之量)增大之狀況，而可增大配線W1之表面積中形成於作為低介電係數膜之絕緣膜IL2中之表面積。因此，可降低例如相鄰之配線W1間之配線間電容。又，藉由避免配線W1之最下表面形成於靠近n通道型MISFETQ1之閘極電極G1之位置，而可避免配線W1與閘極電極G1之可靠性降低之狀況。尤其係，藉由將長度L3儘可能減小，而減少配線W1中形成於絕緣膜SO中之部分之量，藉此可有效降低配線間電容，且可避免配線W1與閘極電極G1之可靠性降低。於本實施形態1中，藉由設為例如L2=25nm、L3=5nm，而滿足上述條件(L2>L3之關係)。
其後(配線W1之形成後)，使用雙金屬鑲嵌法以圖23所示之方式形成第2層配線。以下，對第2層配線之形成方法進行說明。
首先，如圖23所示，於形成有(嵌埋有)配線W1之層間絕緣膜WIL1上形成絕緣膜IL3。絕緣膜IL3係藉由例如氮化矽膜形成而作為絕緣膜。絕緣膜IL3係作為抑制形成(構成)配線W1之銅之擴散之障壁絕緣膜而發揮功能。又，絕緣膜IL3於後續步驟中進行之蝕刻(用以形成下述接觸孔CNT2之蝕刻)時，亦發揮作為蝕刻擋止層之作用。於本實施形態1中，絕緣膜IL3係藉由氮化矽膜而形成，但並不限於此，亦可藉由例如碳化矽膜、氮碳化矽膜或者氮氧化矽膜而形成絕緣膜IL3。
繼而，如圖23所示，於絕緣膜IL3上形成絕緣膜IL4。絕緣膜IL4係藉由例如SiOC膜(含有碳之氧化矽膜)形成而作為低介電係數膜，其形成目的在於降低之後形成的配線之配線間電容。作為絕緣膜IL4除了可使用SiOC膜以外，亦可使用例如SiOF膜、ULK膜、ELK膜、旋塗之多孔質MSQ膜、或該等之積層膜。藉由絕緣膜IL3與絕緣膜IL4之 積層膜而形成層間絕緣膜WIL2。
其次，使用光微影技術及蝕刻技術，於層間絕緣膜WIL2上形成接觸孔(孔部、連接用孔部)CNT2及配線槽WT2。接觸孔CNT2係形成於配線槽WT2之底部，於俯視觀察(於與半導體基板1S之主表面平行之平面觀察)時，接觸孔CNT2係平面地內包於配線槽WT2內。配線W1之上表面係於接觸孔CNT2之底部露出。
繼而，於包含接觸孔CNT2及配線槽WT2之內壁之層間絕緣膜WIL2上形成例如鉭膜與氮化鉭膜之積層膜作為障壁導電體膜WBM2。障壁導電體膜WBM2係為了與由後續步驟形成之銅之密著性及銅之擴散防止而形成。於本實施形態1中，作為障壁導電體膜WBM2係表示形成鉭膜與氮化鉭膜之積層膜為例，但作為障壁導電體膜WBM2亦可使用鉭膜等之金屬膜之單層、氮化鈦膜等之氮化膜(氮化金屬膜)之單層、或者金屬膜與氮化鈦膜等之氮化膜(氮化金屬膜)之積層膜。
其次，於障壁導電體膜WBM2上以嵌埋接觸孔CNT2及配線槽WT2之內部之方式形成例如銅膜作為導電體膜CUF2。
其後，藉由CMP法之研磨而將形成於接觸孔CNT2及配線槽WT2之外部之多餘的導電體膜CUF2及障壁導電體膜WBM2除去，如圖23所示，完成插栓PL2及配線W2。藉由嵌埋於配線槽WT2內而殘留之導電體膜CUF2及障壁導電體膜WBM2形成配線W2，藉由嵌埋於接觸孔CNT2內而殘留之導電體膜CUF2及障壁導電體膜WBM2形成插栓PL2，但插栓PL2與配線W2係一體地形成，且插栓PL2之底部係與配線W1之上表面連接。因此，配線W2經由與配線W2一體形成之插栓PL2而電性連接於配線W1。配線W2及插栓PL2係嵌埋於配線槽WT1及接觸孔CNT2內，即所謂之嵌埋配線(金屬鑲嵌配線、雙金屬鑲嵌配線)。
如上所述，可製造本實施形態1之半導體裝置。再者，亦可於配線W2之上部進而形成多層之配線(第3層配線及較其更上層之配線)，但此處省略其說明。
於本實施形態1中，如圖19之步驟所示，於圖2所示之平面圖中，對配線W1相對於插栓PL1而於與剖面A平行之方向上偏移之情形進行了敍述，其係由於圖19所示之用以形成配線槽WT1之蝕刻步驟中之微影之對準偏移而引起者。
圖24係不引起微影之對準偏移而於插栓PL1之大致正上方形成配線W1之情形時的本實施形態1之半導體裝置之主要部平面圖，其表示與上述圖2對應之區域。又，圖25係沿圖24所示之A2-A2線之剖面圖(主要部剖面圖)，其係相當於上述圖3者。圖26係沿圖24中所示之B2-B2線之剖面圖(主要部剖面圖)。以下，將沿圖24中所示之A2-A2線之剖面稱為剖面A2，將沿圖24中所示之B2-B2線之剖面稱為剖面B2。
於本實施形態1中，配線槽WT1之下表面之寬度與插栓PL1之上表面之徑(直徑)於剖面A2上係以相同程度形成，故圖25所示之配線W1之最下表面係形成於與插栓PL1之上表面相同的位置上。即，圖25中，配線W1之最下表面係形成於比層間絕緣膜PIL之上表面更上側。然而，實際上與上述剖面A(對應於上述圖3)同樣地，圖24之情形時配線W1之最下表面亦形成於絕緣膜SO中。使用與剖面A2垂直之方向上之剖面圖即圖26對其進行說明。
如圖26所示，剖面B2中，與上述圖21(a)同樣地，配線W1之最下表面係形成於絕緣膜SO中。當然，該點於上述圖2之剖面B(即沿上述圖2中之B-B線之剖面)中亦相同。即，沿上述圖2中之B-B線之剖面圖、與沿圖24中之B2-B2線之剖面圖均變成圖26般。因此，如圖25所示，即便於不引起微影之對準偏移而於插栓PL1之大致正上方形成配線W1之情形時，如圖26所示，配線W1之最下表面亦形成於絕緣膜SO 中，故具有與上述效果相同之效果。
又，於本實施形態1中，係根據插栓PL1之上表面之徑(直徑)與配線W1之下表面之寬度為相同程度之情形而進行說明，但並不限定於此種情形，亦可適用於插栓PL1之徑(直徑)大於配線W1之下表面之寬度的情形、或插栓PL1之徑(直徑)小於配線W1之下表面之寬度的情形。
根據本實施形態1，當形成插栓PL1之研磨結束之後，以插栓PL1之上表面高於絕緣膜SO之上表面之方式，使絕緣膜SO之表面後退，藉此即便其後形成之配線W1向絕緣膜SO中刻蝕(嵌埋)之量低於上述比較例之製造步驟的情形，亦可確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上之連接。進而，與上述比較例之製造步驟相比，以配線W1不向絕緣膜SO中深入刻蝕(嵌埋)之方式形成，藉此作為低介電係數膜之絕緣膜IL2中之配線W1之表面積變大，故即便於使配線構造微細化之情形時，亦可避免配線間電容之增大。
(實施形態2)
於上述實施形態1中，係對配線槽WT1刻蝕(嵌埋)至絕緣膜SO中為止，且配線W1之最下表面形成於絕緣膜SO中之情形時之實施形態進行說明。於本實施形態2中，對配線槽WT1不向絕緣膜SO中刻蝕(嵌埋)，且配線W1形成於層間絕緣膜WIL1中之實施形態進行說明。
圖27係本實施形態2之半導體裝置之主要部剖面圖，其表示相當於上述實施形態1之上述圖2所示之剖面A(A-A線之剖面)的剖面。
如圖27所示，本實施形態2之半導體裝置與上述實施形態1之半導體裝置同樣地，係以插栓PL1之上表面高於絕緣膜SO之上表面即層間絕緣膜PIL之上表面的方式形成。又，本實施形態2之半導體裝置與上述實施形態1之半導體裝置同樣地，配線W1之最下表面係形成於低於插栓PL之上表面之位置上。
即，插栓PL1之上表面形成於高於層間絕緣膜PIL之上表面之位置，且配線W1之下表面(更特定而言係配線W1之最下表面)形成於低於插栓PL1之上表面之位置，該點於上述實施形態1、本實施形態2及下述實施形態3~7之半導體裝置中為共通。因此，形成配線槽WT1時，配線槽WT1之下表面(更特定而言係配線槽WT1之最下表面)變成低於插栓PL1之上表面之位置，該點於上述實施形態1、本實施形態2及下述實施形態3~7之半導體裝置中為共通。
另一方面，於本實施形態2之半導體裝置中，與上述實施形態1不同，配線W1並不形成於絕緣膜SO中，配線W1全體係形成於層間絕緣膜WIL1中。即，配線W1之最下表面係形成於層間絕緣膜WIL1中。
於本實施形態2中，插栓PL1係以相對於絕緣膜SO之上表面即層間絕緣膜PIL之上表面頂出之狀態而形成，藉此即便配線W1全體形成於層間絕緣膜WIL1中，亦可確保插栓PL1與配線W1之連接。又，於本實施形態2中，配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分的比例大於上述實施形態1，藉此形成於作為低介電係數膜之絕緣膜IL2中之配線W1之表面積亦變得更大，故與上述實施形態1相比可期待配線間電容進一步降低之效果。
以下，一面參照圖式一面對本實施形態2之半導體裝置之製造方法進行說明。圖28~圖33係本實施形態2之半導體裝置之製造步驟中之主要部剖面圖，其表示相當於上述剖面A之剖面。
上述實施形態1之上述圖4~圖8所示之步驟於本實施形態2中亦同樣地進行。
再者，於本實施形態2中，以下之步驟中提及絕緣膜SO之上表面時係與層間絕緣膜PIL之上表面含義相同，又，提及絕緣膜SO中時係與層間絕緣膜PIL中含義相同。
於上述實施形態1之上述圖8所示之驟之後，於本實施形態2中， 如圖28所示，使絕緣膜SO之上表面後退。於本實施形態2中，此後退量(使絕緣膜SO之上表面後退之量)大於上述實施形態1中之後退量(使絕緣膜SO之上表面後退之量)，為例如35nm。使絕緣膜SO後退之方法如上述實施形態1所說明般，可藉由乾式蝕刻、濕式蝕刻、或者對絕緣膜SO使用選擇比較高之研磨液之CMP法而進行。
使絕緣膜SO後退之後，如圖28所示，絕緣膜SO之上表面低於插栓PL1之上表面。即，以插栓PL1相對於絕緣膜SO之上表面而頂出之方式，使絕緣膜SO之上表面後退。於本實施形態2中，如上述般絕緣膜SO之後退量較大，故與上述實施形態1相比，插栓PL1相對於絕緣膜SO之上表面之頂出量、即絕緣膜SO之上表面與插栓PL1之上表面之間的距離變大。如上述般，若絕緣膜SO之後退量為例如35nm，則插栓PL1之相對於絕緣膜SO之上表面之頂出量、即絕緣膜SO之上表面與插栓PL1之上表面之間的距離變成35nm。
其次，與上述實施形態1同樣地，藉由單金屬鑲嵌法而形成第1層配線。以下，對第1層配線之形成方法進行說明。
首先，如圖29所示，於層間絕緣膜PIL(絕緣膜SO)上及插栓PL1上形成絕緣膜IL1，其後於絕緣膜IL1上形成絕緣膜IL2。絕緣膜IL1形成地比絕緣膜IL2薄。絕緣膜IL1之膜厚為例如15nm，絕緣膜IL2之膜厚為例如80nm。藉由該等絕緣膜IL1及絕緣膜IL2而形成第1層配線之層間絕緣膜WIL1。於本實施形態2中，亦與上述實施形態1同樣地，為降低配線間電容，絕緣膜IL2係藉由例如SiOC膜形成而作為低介電係數膜。又，絕緣膜IL1亦與上述實施形態1同樣地，為防止絕緣膜SiOC膜形成時之異常放電，藉由例如氧化矽膜形成而作為用以覆蓋露出之半導體基板1S之絕緣膜。
其次，如圖30(a)，(b)所示，於層間絕緣膜WIL1形成配線槽WT1。配線槽WT1之深度為例如90nm。
於本實施形態2中，配線槽WT1係形成於層間絕緣膜WIL1中，配線槽WT1之最下表面亦形成於層間絕緣膜WIL1中。即，於本實施形態2中，配線槽WT1並不向絕緣膜SO中刻蝕(嵌埋)，因此配線槽WT1之最下表面係形成於層間絕緣膜WIL1中。
圖30(a)，(b)係與上述實施形態1之上述圖19同樣地，表示於相對於插栓PL1而在與剖面A平行之方向上偏移之位置上形成配線槽WT1的情形。
圖30(a)中表示配線槽WT1之最下表面全體形成於絕緣膜IL1中之情形。該情形時，配線槽WT1之最下表面係由絕緣膜IL1之露出面構成，之後嵌埋於該配線槽WT1之配線W1之最下表面係連接於絕緣膜IL1之該露出面。再者，於本實施形態2中，配線槽WT1之最下表面與絕緣膜IL1之下表面一致之狀態(即配線槽WT1之最下表面位於與絕緣膜IL1之下表面相同之平面上的狀態)亦包含於配線槽WT1形成於層間絕緣膜WIL1中的狀態，該情形時，配線槽WT1之最下表面係由絕緣膜SO之上表面構成，之後嵌埋於該配線槽WT1之配線W1之最下表面連接於絕緣膜SO之上表面。
以圖30(a)所示之方式形成配線槽WT1之情形時，能夠以配線槽WT1之最下表面位於低於插栓PL1之上表面之位置、高於絕緣膜SO(層間絕緣膜PIL)之上表面之位置(例如高5nm之位置)的方式，形成配線槽WT1。
另一方面，如圖30(b)所示，以配線槽WT1之最下表面遍及絕緣膜IL1及絕緣膜IL2之兩方之膜而形成之情形時，即配線槽WT1之最下表面形成於絕緣膜IL1中及絕緣膜IL2中之情形亦屬於本實施形態2。該情形時配線槽WT1之最下表面係由絕緣膜IL1，IL2之露出面構成，之後嵌埋該配線槽WT1之配線W1之最下表面連接於絕緣膜IL1，IL2之該露出面。
於上述圖28所示之步驟中，若使絕緣膜SO之後退量進而增加，設為例如50nm，且絕緣膜IL2之膜厚設為例如95nm，則如圖30(b)所示，以配線槽WT1之深度係與圖30(a)之配線槽WT1相同之深度、且配線槽WT1之最下表面遍及絕緣膜IL1及絕緣膜IL2之兩方之膜的狀態，形成配線槽WT1。於以本實施形態2之圖30(b)之方式形成配線槽WT1之情形時，能夠以配線槽WT1之最下表面位於低於插栓PL1之上表面之位置，且高於絕緣膜SO(層間絕緣膜PIL)之上表面例如20nm之位置的方式，形成配線槽WT1。
於以圖30(a)所示之狀態形成配線槽WT1時，如上述實施形態1所述般，使用藉由光微影技術形成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對層間絕緣膜WIL1進行乾式蝕刻便可。於該蝕刻步驟中，例如於劃線區域當絕緣膜IL2之蝕刻到達絕緣膜IL1之表面時(即絕緣膜IL1之表面之一部分露出時)，進行絕緣膜IL2之蝕刻之終點檢測。其後(終點檢測後)，與上述實施形態1同樣地，進行將蝕刻時間控制為特定時間(一定時間)之蝕刻(絕緣膜IL1之蝕刻)，而完成配線槽WT1。最後，藉由配線槽WT1而使插栓PL1之上表面(上部)之至少一部分及側面之一部分露出。該情形時，配線槽WT1形成步驟包含對絕緣膜IL2進行蝕刻之第1步驟、當該第1步驟之蝕刻到達絕緣膜IL1之上表面時檢測絕緣膜IL2之蝕刻之終點的第2步驟、及於該第2步驟之後對絕緣膜IL1進行蝕刻之第3步驟。如此，藉由檢測絕緣膜IL2之蝕刻之終點檢測，而將用以形成配線槽WT1全體之乾式蝕刻之過程分為二階段(第1步驟及第3步驟)，藉此可提高蝕刻之加工精度。
另一方面，以如圖30(b)所示之狀態形成配線槽WT1時，必須藉由控制蝕刻時間之蝕刻(絕緣膜IL2及絕緣膜IL1之蝕刻)步驟而進行用以形成配線槽WT1之蝕刻全體。其原因在於：觀測終點檢測之區域係例如劃線區域，且於該區域(劃線區域)形成如圖30(b)所示之配線槽 WT1之過程中，使上述蝕刻不會到達絕緣膜IL1。因此，與圖30(b)所示之情形相比，圖30(a)所示之情形可提高形成配線槽WT1之蝕刻之加工精度。
又，於本步驟之乾式蝕刻後(即用以形成配線槽WT1之乾式蝕刻步驟後)在插栓PL1之側面殘留絕緣膜IL1的情形時，較佳為進而藉由進行濕式蝕刻等，而將殘留於插栓PL1之側面之絕緣膜IL1除去，使插栓PL1之側面自配線槽WT1露出。藉此，可確保後續步驟形成之配線W1與插栓PL1之確實的連接。
於本實施形態2中，亦藉由圖28所示之步驟使絕緣膜SO後退，故插栓PL1之上表面形成於高於絕緣膜SO之上表面之位置。另一方面，配線槽WT1之最下表面係形成於層間絕緣膜WIL1中，且配線槽WT1之最下表面係形成於低於插栓PL1之上表面之位置。因此，插栓PL1之上表面之至少一部分與插栓PL1之側面之一部分藉由配線槽WT1而露出，當於後續步驟中向配線槽WT1嵌埋導電膜時，可將嵌埋於該配線槽WT1之導電膜與插栓PL1確實地連接。
又，於本實施形態2中，配線槽WT1全體係以形成於層間絕緣膜WIL1中，而不形成於絕緣膜SO中之方式進行蝕刻(用以形成配線槽WT1之蝕刻)，故配線槽WT1之最下表面以至少閘極電極G1之上表面直至絕緣膜SO之上表面為止之距離大小，形成於遠離閘極電極G1之位置上。
其次，與上述實施形態1同樣地，於包含配線槽WT1之內壁(側面及底部)上之層間絕緣膜WIL1上形成障壁導電體膜WBM，且於障壁導電體膜WBM上以填埋(充滿)配線槽WT1內之方式形成導電體膜CUF之後，使用CMP法對形成於配線槽WT1之外部之多餘的導電體膜CUF及障壁導電體膜WBM進行研磨而將其除去，藉此如圖31所示，形成配線W1。配線W1係藉由嵌埋於配線槽WT1內而殘留之導電體膜CUF及 障壁導電體膜WBM形成。配線槽WT1係形成於層間絕緣膜WIL1中，且配線槽WT1之最下表面亦形成於層間絕緣膜WIL1中，故於配線槽WT1嵌埋障壁導電膜BM及導電體膜CUF而形成之配線W1之最下表面亦形成於層間絕緣膜WIL1中。
圖31中表示以配線W1之最下表面遍及絕緣膜IL1及絕緣膜IL2之兩方之膜之狀態形成的情形，即於如圖30(b)所示形成之配線槽WT1嵌埋障壁導電體膜WBM及導電體膜CUF而形成配線W1之情形。另一方面，如圖30(a)所示形成之配線槽WT1嵌埋障壁導電體膜WBM及導電體膜CUF而形成配線W1之情形係如上述圖27所示。於圖27及圖31中，配線W1之深度係與配線槽WT1相同之深度，為例如90nm，配線W1之最下表面之位置亦係與圖30(a)，(b)所示之配線槽WT1之最下表面相同的位置。即，於圖27之情形時，配線W1之最下表面全體係形成於絕緣膜IL1中，於圖31之情形時配線W1之最下表面係形成於絕緣膜IL1中及絕緣膜IL2中。
於本實施形態2中，亦如圖27及圖31所示，插栓PL1之上表面係形成於高於絕緣膜SO之上表面之位置上，進而配線W1之最下表面係形成於低於插栓PL1上表面之位置上，故插栓PL1之上表面之至少一部分及側面之一部分變成分別被配線W1覆蓋之狀態。藉此，可確保插栓PL1與配線W1之連接，從而可提高插栓PL1與配線W1之連接之可靠性。
進而，於本實施形態2中，如上述般與上述實施形態1相比，絕緣膜SO之相對於插栓PL1之上表面之後退量較大。因此，即便於以充分確保插栓PL1與配線W1之連接之方式形成插栓PL1及配線W1之情形時，配線W1亦不形成於絕緣膜SO中，配線W1全體係形成於層間絕緣膜WIL1中。即，即便於以充分確保插栓PL1與配線W1之連接之方式形成插栓PL1及配線W1之情形時，配線W1之最下表面亦不形成於絕 緣膜SO中，配線W1全體係形成於層間絕緣膜WIL1中。藉此，可確保插栓PL1與配線W1之連接，並且可增大配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分的比例。換言之，可確保插栓PL1與配線W1之連接，並且可增大形成於作為低介電係數膜之絕緣膜IL2中之配線W1的表面積。因此，可降低例如相鄰之配線W1間之配線間電容。
於本實施形態2中，配線W1全體係形成於層間絕緣膜WIL1中，故與上述實施形態1相比，可進而增大配線W1中形成於低介電係數膜(絕緣膜IL2)中之部分之比例。因此，與上述實施形態1相比可進而降低配線間電容。
進而，與如圖27般形成配線槽WT1及嵌埋配線槽WT1之配線W1之情形相比，如圖31般形成配線槽WT1及嵌埋配線槽WT1之配線W1的情形時，配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分之比例變得更大，故可以說降低配線間電容之效果較大。
又，於本實施形態2中，藉由使插栓PL1之上表面高於絕緣膜SO之上表面，即便配線W1全體形成於層間絕緣膜WIL1中，亦可將配線W1與插栓PL1於與半導體基板1S垂直之方向上重疊的長度L1確保為例如30nm。即，不變成配線W1向絕緣膜SO中刻蝕(嵌埋)之狀態，而確保配線W1與插栓PL1於與半導體基板1S垂直之方向上重疊之長度L1。因此，於使配線微細化之情形時，不會如上述比較例之製造步驟之情形般變成絕緣膜SO中形成配線W101的狀態，故可避免配線W1中形成於絕緣膜SO中之部分之比例變大而導致配線W1間之配線電容增大的狀況。
又，如上述般，配線槽WT1之最下表面係自閘極電極G1隔開特定距離(一定距離)以上而形成，藉此可避免配線W1與閘極電極G1之間之距離變短，且可避免配線W1與閘極電極G1之可靠性降低。於本實施形態2中，係對絕緣膜IL2由低介電係數膜形成之情形進行說明， 但就避免配線W1與閘極電極G1之可靠性降低這一效果而言，絕緣膜IL2並非必須由低介電係數膜形成。於此情形時，可將絕緣膜IL2藉由例如氧化矽膜形成而作為絕緣膜。
於本實施形態2中，與上述實施形態1同樣地，若使插栓PL1之上表面略高於絕緣膜SO之上表面而形成，便可獲得上述效果，此處對形成插栓PL1與配線W1時之更佳條件進行說明。
圖32係將圖27之插栓PL1與配線W1連接之區域之周邊放大後的主要部放大剖面圖(部分放大剖面圖)。以下，使用圖32對形成插栓PL1及配線W1之更佳條件進行說明。
如圖32所示，將絕緣膜SO之上表面直至插栓PL1之上表面為止之距離與絕緣膜IL1之膜厚之差設為長度L4。另一方面，將絕緣膜IL1之膜厚與絕緣膜SO之上表面直至配線W1之最下表面為止之距離之差設為長度L5。此處，於圖32之情形時，將長度L4與長度L5合併而變成上述長度L1(即L1=L4+L5)。再者，為便於理解，於圖32中在絕緣膜SO之上表面附加符號SOSF而表示絕緣膜SO之上表面SOSF，於插栓PL1之上表面附加符號PLSF而表示插栓PL1之上表面PLSF，於配線W1之最下表面附加符號W1SF而表示配線W1之最下表面W1SF，且對絕緣膜IL1之膜厚附加符號L21而表示絕緣膜IL1之膜厚L21。
此時，長度L4與長度L5之間較理想的是L4>L5之關係成立(即較理想的是長度L4大於長度L5)。藉由以L4>L5之關係成立之方式形成插栓PL1及配線W1，而可避免配線W1向層間絕緣膜WIL之一部分且形成於低介電係數膜(絕緣膜IL2)之下側之絕緣膜IL1刻蝕(嵌埋)形成的量(即相當於長度L5之量)增大，並且可確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上之連接。又，藉由避免配線W1向絕緣膜IL1刻蝕(嵌埋)形成之量(即相當於長度L5之量)增大，而使配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分之比例變大。換言 之，藉由避免配線W1向絕緣膜IL1刻蝕(嵌埋)形成之量(即相當於長度L5之量)增大，而可增大配線W1與作為低介電係數膜之絕緣膜IL2接觸之面積。因此，可降低例如相鄰之配線W1間之配線間電容。尤其係，藉由將長度L5儘可能減小，而減少配線W1中形成於絕緣膜IL1中之部分之量，藉此可有效地降低配線間電容。於本實施形態2中，設為例如L4=20nm、L5=10nm，藉此滿足上述條件(L4>L5之關係)。
圖33係將圖31中之插栓PL1與配線W1連接之區域之周邊放大後的主要部放大剖面圖(部分放大剖面圖)。以下，使用圖33對形成插栓PL1及配線W1之更佳條件進行說明。
如圖33所示，將配線W1之最下表面直至插栓PL1上表面為止之距離設為長度L6。另一方面，將絕緣膜SO之上表面直至配線W1之最下表面為止之距離與絕緣膜IL1之膜厚之差設為長度L7。此處，於圖33之情形時，長度L6變成上述長度L1(即L6=L1)。再者，為便於理解，於圖33中在絕緣膜SO之上表面附加符號SOSF而表示絕緣膜SO之上表面SOSF，於插栓PL1之上表面附加符號PLSF而表示插栓PL1之上表面PLSF，於配線W1之最下表面附加符號W1SF而表示配線W1之最下表面W1SF，且對絕緣膜IL1之膜厚附加符號L21而表示絕緣膜IL1之膜厚L21。
此時，長度L6與長度L7之間紀律性較理想的是L6>L7這一關係成立(即較理想的是長度L6大於長度L7)。藉由以L6>L7之關係成立之方式形成插栓PL1及配線W1，而於上述圖28所示之使絕緣膜SO後退之步驟中，可不增大絕緣膜SO之後退量，且於其後之步驟中可以確保插栓PLI1與配線W1之於與半導體基板1S垂直之方向上之連接的狀態，而將配線W1形成於層間絕緣膜WIL1中。因此，可抑制或防止使絕緣膜SO後退之步驟之控制性及再現性。
又，與如圖32般形成配線W1之情形相比，如圖33般形成配線W1 之情形時，配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分之比例變得更大，故降低配線間電容之效果亦變大。尤其係，更佳為將長度L7儘可能減小，於圖28所示之步驟中，可將絕緣膜SO之後退量設為最小限度。於本實施形態2中，設為例如L6=30nm、L7=5nm，藉此滿足上述條件(L6>L7之關係)。
其後(配線W1之形成後)之步驟係與上述實施形態1相同而形成第2層配線，此處省略其圖示及說明。
於本實施形態2中，亦與上述實施形態1同樣地，使用將插栓PL1之上表面之徑(直徑)與配線W1之下表面之寬度形成為相同程度之情形時的圖式來說明製造方法，但並不限定於此種情形，亦可有效適用於插栓PL1之徑(直徑)大於配線W1之下表面之寬度之情形，或插栓PL1之徑(直徑)小於配線W1之下表面之寬度之情形。
根據本實施形態2，當形成插栓PL1之研磨結束之後，以插栓PL1之上表面高於絕緣膜SO之上表面之方式而使絕緣膜SO之表面(上表面)後退。藉由使絕緣膜SO之表面(上表面)後退，即便不以其後形成之配線W1向絕緣膜SO中刻蝕(嵌埋)之狀態形成，亦可確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上的連接。進而，藉由將配線W1不向絕緣膜SO中刻蝕(嵌埋)而形成，即將配線W1僅形成於層間絕緣膜WIL1中，而使得配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分的比例變大，且形成於作為低介電係數膜之絕緣膜IL2中之配線W1之表面積變大，故可降低配線間電容。進而，藉由以配線W1不向絕緣膜SO中刻蝕(嵌埋)之方式形成，即便於使配線構造微細化之情形時亦可避免配線間電容之增大。
(實施形態3)
於上述實施形態1，2中，形成有配線W1之層間絕緣膜WIL1係藉由絕緣膜IL1與絕緣膜IL2之積層膜而構成，但本實施形態3中，並不 以絕緣膜IL1形成為層間絕緣膜WIL之一部分，而是將層間絕緣膜WIL1由絕緣膜IL2一層形成。
圖34係本實施形態3之半導體裝置之主要部剖面圖，其表示相當於上述實施形態1之上述圖2所示之剖面A(A-A線之剖面)的剖面。
如圖34所示，本實施形態3之半導體裝置係與上述實施形態1，2之半導體裝置同樣地，以插栓PL1之上表面高於絕緣膜SO之上表面即層間絕緣膜PIL之上表面的方式形成。又，本實施形態3之半導體裝置係與上述實施形態2同樣地，配線W1全體係形成於層間絕緣膜WIL1中。即，配線W1之最下表面係形成於層間絕緣膜WIL1中。另一方面，於本實施形態3之半導體裝置中，與上述實施形態1，2不同，並不形成絕緣膜IL1。即，層間絕緣膜WIL1係藉由絕緣膜IL2一層形成。因此，本實施形態3之半導體裝置中，配線W1全體係形成於作為低介電係數膜之絕緣膜IL2中。
於本實施形態3中，插栓PL1係以相對於絕緣膜SO之上表面即層間絕緣膜PIL之上表面而頂出之狀態形成，藉此即便配線W1全體形成於絕緣膜IL2中，亦可確保插栓PL1與配線W1之連接。又，於本實施形態3中，配線W1全體係形成於作為低介電係數膜之絕緣膜IL2中，故與上述實施形態1，2相比可期待配線間電容進一步降低之效果。
以下，一面參照圖式一面對本實施形態3之半導體裝置之製造方法進行說明。圖35~圖37係本實施形態3之半導體裝置之製造步驟中之主要部剖面圖，其表示相當於上述剖面A之剖面。
上述實施形態1之上述圖4~圖8所示之步驟於本實施形態3中亦同樣地進行。
再者，於本實施形態3中，亦於以下之步驟中，當提及絕緣膜SO之上表面時係與層間絕緣膜PIL之上表面含義相同，又，提及絕緣膜SO中時係與層間絕緣膜PIL中含義相同。
於上述實施形態1之上述圖8所示之步驟之後，在本實施形態3中，如圖35所示，使絕緣膜SO之上表面後退。絕緣膜SO之上表面之後退量為例如35nm。使絕緣膜SO後退之方法係如上述實施形態1所說明般，可藉由乾式蝕刻、濕式蝕刻、或者對絕緣膜SO使用選擇比較高之研磨液之CMP法而進行。使絕緣膜SO後退之後，如圖35所示，絕緣膜SO之上表面變得低於插栓PL1之上表面。即，以插栓PL1相對於絕緣膜SO之上表面頂出之方式，使絕緣膜SO之上表面(表面)後退。如上述般，由於絕緣膜SO之後退量為例如35nm，故插栓PL1之相對於絕緣膜SO之頂出量、即絕緣膜SO之上表面與插栓PL1之上表面之間之距離為例如35nm。
其次，藉由單金屬鑲嵌法而形成第1層配線。以下，對第1層配線之形成方法進行說明。
首先，如圖36所示，於層間絕緣膜PIL(絕緣膜SO)上及插栓PL1上形成絕緣膜IL2。絕緣膜IL2係以覆蓋自層間絕緣膜PIL(絕緣膜SO)之上表面突出之部分之插栓PL1的方式，而形成於層間絕緣膜PIL(絕緣膜SO)上。為降低配線間電容，絕緣膜IL2係藉由例如SiOC膜形成而作為低介電係數膜。絕緣膜IL2之膜厚為例如95nm。於本實施形態3中，與上述實施形態1，2不同，絕緣膜IL2之形成前並不形成上述絕緣膜IL1。
於上述實施形態1，2中，為防止形成SiOC膜時之異常放電而形成絕緣膜IL2。然而，當形成SiOC膜時並無異常放電之虞之情形時，藉由SiOC膜以外之低介電係數膜形成絕緣膜IL2等且無須防止異常放電之情形時，或者無須形成絕緣膜IL1作為蝕刻擋止層之情形時，可不形成絕緣膜IL1而於包含插栓PL1上之層間絕緣膜PIL(絕緣膜SO)上形成絕緣膜IL2，該點係對應於本實施形態3。因此，本實施形態3中，層間絕緣膜WIL1係由絕緣膜IL2一層構成，且於以下之步驟中所 謂絕緣膜IL2係指層間絕緣膜WIL1。
其次，如圖37所示，於絕緣膜IL2上形成配線槽WT1。藉由配線槽WT1而使插栓PL1之上表面(上部)之至少一部分與側面之一部分露出。配線槽WT1之深度為例如90nm。
於本實施形態3中，配線槽WT1全體係形成於絕緣膜IL2中。即，本實施形態3中，配線槽WT1不向絕緣膜SO中刻蝕，而於作為低介電係數膜之絕緣膜IL2中形成配線槽WT1之最下表面。因此，配線槽WT1之最下表面由絕緣膜IL2之露出面構成，之後嵌埋於該配線槽WT1之配線W1之最下表面會連接於絕緣膜IL2之該露出面。配線槽WT1之最下表面位於低於插栓PL1之上表面之位置，且位於距離絕緣膜SO之上表面例如5nm上側。圖37係與上述實施形態1之上述圖19同樣地，表示於相對於插栓PL1而在與剖面A平行之方向上偏移的位置處形成配線槽WT1之情形。
形成配線槽WT1時，如上述實施形態1所述般，使用藉由光微影技術而成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對絕緣膜IL2進行乾式蝕刻便可。於該乾式蝕刻後在插栓PL1之側面若殘留絕緣膜IL2之情形時，較佳為於該乾式蝕刻後進而進行濕式蝕刻等，而將殘留於插栓PL1之側面之絕緣膜IL2除去，使插栓PL1之側面自配線槽WT1露出。藉此，可確保後續步驟形成之配線W1與插栓PL1之確實的連接。
於本實施形態3中亦同，由於藉由圖35所示之步驟使絕緣膜SO後退，故插栓PL1之上表面係形成於高於絕緣膜SO之上表面之位置。另一方面，配線槽WT1之最下表面形成於絕緣膜IL2中，且配線槽WT1之最下表面形成於低於插栓PL1之上表面的位置。因此，插栓PL1之上表面之至少一部分與插栓PL1之側面之一部分藉由配線槽WT1而露出，且當於後續步驟中配線槽WT1內嵌埋有導電膜時，可將嵌埋於該 配線槽WT1內之導電膜與插栓PL1確實地連接。
要形成配線槽WT1，如上述實施形態1所述般，只要使用藉由光微影技術形成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對層間絕緣膜WIL1進行乾式蝕刻便可，但於本實施形態3中，由於層間絕緣膜WIL1是以絕緣膜IL2一層形成，且配線槽WT1之下表面形成於絕緣膜IL2中，故並無用以檢測乾式蝕刻之終點之膜。因此，於本實施形態3中，用以形成配線槽WT1之蝕刻係藉由控制絕緣膜IL2之蝕刻時間而進行。作為用以形成配線槽WT1之蝕刻，藉由進行控制蝕刻時間之蝕刻(絕緣膜IL2之蝕刻)，即便不形成用以檢測終點之膜或蝕刻擋止層用之膜，亦可形成所需深度之配線槽WT1。然而，於本實施形態3中，必須藉由控制蝕刻時間而對配線槽WT1全體進行蝕刻，故就配線槽WT1之加工精度提高之方面而言，如上述實施形態1、2般進行終點檢測之情形較為有利。
又，於本實施形態3中，由於配線槽WT1全體形成於絕緣膜IL2中，且以於絕緣膜SO中不形成配線槽WT1之方式進行用以形成配線槽WT1之蝕刻，故配線槽WT1之最下表面以至少自閘極電極G1之上表面至絕緣膜SO之上表面為止的距離，形成於自閘極電極G1隔開之位置。
其次，與上述實施形態1同樣地，於包含配線槽WT1之內壁(側面及底部)上之絕緣膜IL2上形成障壁導電體膜WBM，於障壁導電體膜WBM上以填埋(填滿)配線槽WT1內之方式形成導電體膜CUF之後，使用CMP法研磨並除去形成於配線槽WT1之外部之多餘的導電體膜CUF及障壁導電體膜WBM，藉此如上述圖34所示，形成配線W1。配線W1係藉由嵌埋於配線槽WT1內而殘留之導電體膜CUF及障壁導電體膜WBM形成。配線W1之深度變成與配線槽WT1相同之深度，為例如90nm。又，配線W1之最下表面之位置亦變成與圖37中形成之配線槽 WT1之最下表面相同的位置。由於配線槽WT1形成於絕緣膜IL2中，且配線槽WT1之最下表面亦形成於絕緣膜IL2中，故於配線槽WT1內嵌埋障壁導電體膜WBM及導電體膜CUF而形成之配線W1之最下表面亦形成於絕緣膜IL2中。又，插栓PL1之上表面係形成於高於絕緣膜SO之上表面之位置，進而配線W1之最下表面係形成於低於插栓PL1之上表面的位置上，故插栓PL1之上表面之至少一部分及側面之一部分變成分別被配線W1覆蓋之狀態。藉此，可確保插栓PL1與配線W1之連接，且可提高插栓PL1與配線W1之連接之可靠性。
進而，於本實施形態3中，與上述實施形態1，2不同，形成有配線W1之層間絕緣膜WIL1係由絕緣膜IL2一層形成，故配線W1全體係形成於低介電係數膜(絕緣膜IL2)中。因此，與配線W1亦可能形成於低介電係數膜中以外之上述實施形態1，2相比，可進而降低配線間電容。
又，於本實施形態3中，藉由將插栓PL1之上表面形成為高於絕緣膜SO之上表面，即便配線W1全體形成於絕緣膜IL2中，亦將配線W1與插栓PL1於與半導體基板1S垂直之方向上重疊之長度L1確保為例如30nm。即，即便以配線W1不向絕緣膜SO中刻蝕之狀態形成，亦會確保配線W1與插栓PL1於與半導體基板1S垂直之方向上重疊的長度L1。因此，即便於使配線構造微細化之情形時，不會如上述比較例之製造步驟之情形般變成絕緣膜SO中形成有配線W101的狀態，故可避免配線W1形成於絕緣膜SO中而導致配線W1間之配線電容增大之狀況。
又，如上述般，將配線槽WT1之最下表面自閘極電極G1隔開特定距離(一定距離)以上而形成，藉此可避免配線W1與閘極電極G1之間之距離變短，從而可避免配線W1與閘極電極G1之可靠性降低。於本實施形態3中，對絕緣膜IL2由低介電係數膜形成之情形進行了說 明，但自避免配線W1與閘極電極G1之可靠性降低之效果而言，絕緣膜IL2並非必須由低介電係數膜形成。於此情形時，絕緣膜IL2可藉由例如氧化矽膜形成而作為絕緣膜。
於本實施形態3中，與上述實施形態1，2同樣地，若使插栓PL1之上表面形成為略高於絕緣膜SO之上表面，便可獲得上述效果，此處，對形成插栓PL1與配線W1時之更佳條件進行說明。
圖38係將圖34中之插栓PL1與配線W1連接之區域之周邊放大後的主要部放大剖面圖(部分放大剖面圖)。以下，使用圖38對形成插栓PL1與配線W1相關之更佳條件進行說明。
如圖38所示，將配線W1之最下表面直至插栓PL1之上表面為止之距離設為長度L8。另一方面，將絕緣膜SO之上表面直至配線W1之最下表面為止的距離設為長度L9。此處，於本實施形態3之情形時，長度L8變成上述長度L1(即L8=L1)。再者，為便於理解，於圖38中在絕緣膜SO之上表面附加符號SOSF而表示絕緣膜SO之上表面SOSF，於插栓PL1之上表面附加符號PLSF而表示插栓PL1之上表面PLSF，且於配線W1之最下表面附加符號W1SF而表示配線W1之最下表面W1SF。
此時，長度L8與長度L9之間較理想的是L8>L9這一關係成立(即較理想的是長度L8大於長度L9)。藉由以L8>L9之關係成立之方式形成插栓PL1與配線W1，於上述圖35所示之使絕緣膜SO後退之步驟中，可不增大絕緣膜SO之後退量，且於其後之步驟中可以確保插栓PLI1與配線W1之於與半導體基板1S垂直之方向上之連接的狀態下，將配線W1全體形成於作為低介電係數膜之絕緣膜IL2中。於圖35所示之步驟中，若使絕緣膜SO後退之距離變得過大，則會由於變大部分而導致絕緣膜SO之蝕刻或者研磨之控制性及再現性變差，故而不佳。因此，較佳為將後退距離儘可能地控制為較小，因此較佳為應用 上述條件(L8>L9之關係)。尤其係，藉由使長度L9儘可能地變小，圖35所示之步驟中之絕緣膜SO之上表面之後退量變小，故不會降低使絕緣膜SO後退之步驟之控制性及再現性，而可使半導體裝置之特性穩定化。又，與上述實施形態1，2不同，於本實施形態3中配線W1全體係形成於作為低介電係數膜之絕緣膜IL2中，故可更有效地降低配線間電容。於本實施形態3中，設為例如L8=30nm、L9=5nm，藉此滿足上述條件(L8>L9之關係)。
其後(配線W1之形成後)之步驟係與上述實施形態1相同而形成第2層配線，此處省略其圖示及說明。
於本實施形態3中，亦與上述實施形態1，2同樣地，根據插栓PL1之上表面之徑(直徑)與配線之下表面之寬度形成為相同程度之情形而進行說明，但並不限定於此種情形，亦可適用於插栓PL1之徑(直徑)大於配線W1之下表面之寬度的情形、或插栓PL1之徑(直徑)小於配線之下表面之寬度之情形。
根據本實施形態3，當形成插栓PL1之研磨結束之後，以插栓PL1之上表面高於絕緣膜SO之上表面之方式，使絕緣膜SO之上表面(表面)後退。藉由使絕緣膜SO之上表面(表面)後退，即便以其後形成之配線W1向絕緣膜SO中刻蝕之狀態形成，亦可確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上之連接。進而，藉由將配線W1以不向絕緣膜SO中刻蝕之方式形成，形成於作為低介電係數膜之絕緣膜IL2中的配線W1之表面積變大，故即便於使配線構造微細化之情形時亦可避免配線間電容之增大。進而，藉由將層間絕緣膜WIL1以絕緣膜IL2一層形成，而於作為低介電係數膜之絕緣膜IL2中形成配線W1全體，故可更有效地降低配線間電容。
(實施形態4)
於上述實施形態3中，並非形成絕緣膜IL1作為層間絕緣膜WIL之 一部分，而是將層間絕緣膜WIL1以絕緣膜IL2一層形成，且配線W1全體係形成於絕緣膜IL2中。於本實施形態4中，將層間絕緣膜WIL1以絕緣膜IL2一層形成之方面係與上述實施形態3相同，但配線W1不僅形成於絕緣膜IL2中，且亦形成於層間絕緣膜SO中。即，配線W1之最下表面係形成於絕緣膜SO中。
圖39係本實施形態4之半導體裝置之主要部剖面圖，其表示相當於上述實施形態1之上述圖2所示之剖面A(A-A線之剖面)的剖面。
如圖39所示，本實施形態4之半導體裝置係與上述實施形態1~3之半導體裝置同樣地，以插栓PL1之上表面高於絕緣膜SO之上表面即層間絕緣膜PIL之上表面的方式形成形成。又，本實施形態4之半導體裝置與上述實施形態3同樣地，不形成絕緣膜IL1，而將層間絕緣膜WIL1以絕緣膜IL2一層形成。又，本實施形態4之半導體裝置與上述實施形態1同樣地，配線W1不僅形成於層間絕緣膜WIL1中，且亦形成於絕緣膜SO中即層間絕緣膜PIL中。即，配線W1之最下表面係形成於絕緣膜SO中即層間絕緣膜PIL中。
於本實施形態4中，插栓PL1係以相對於絕緣膜SO之上表面即層間絕緣膜PIL之上表面頂出的狀態而形成，藉此即便配線W1向絕緣膜SO中即層間絕緣膜PIL中刻蝕之量降低，亦可確保插栓PL1與配線W1之連接。又，藉由降低配線槽WT1向絕緣膜SO中即層間絕緣膜PIL中刻蝕之量，形成於作為低介電係數膜之絕緣膜IL2中的配線W1之表面積變大。因此，可降低例如配線W1間之配線間電容。於本實施形態4中，層間絕緣膜WIL1係藉由作為低介電係數膜之絕緣膜IL2一層而形成，故與上述實施形態1相比可期待配線間電容進一步降低之效果。
以下，一面參照圖式一面對本實施形態4之半導體裝置之製造方法進行說明。圖40~圖42係本實施形態4之半導體裝置之製造步驟中之主要部剖面圖，其表示相當於上述剖面A之剖面。
上述實施形態1之上述圖4~圖8所示之步驟於本實施形態4中亦同樣地進行。
再者，於本實施形態4中，亦於以下步驟中提及絕緣膜SO之上表面時係與層間絕緣膜PIL之上表面含義相同，又，提及絕緣膜SO中時係與層間絕緣膜PIL中含義相同。
於上述實施形態1之上述圖8所示之步驟之後，於本實施形態4中，如圖40所示，使絕緣膜SO之上表面後退。絕緣膜SO之上表面之後退量為例如25nm。使絕緣膜SO後退之方法可如上述實施形態1所說明般，藉由乾式蝕刻、濕式蝕刻、或者對絕緣膜SO使用選擇比較高之研磨液之CMP法而進行。使絕緣膜SO後退之後，如圖40所示，絕緣膜SO之上表面變得低於插栓PL1之上表面。即，以插栓PL1相對於絕緣膜SO之上表面頂出之方式，使絕緣膜SO之上表面(表面)後退。
其次，藉由單金屬鑲嵌法而形成第1層配線。以下，對第1層配線之形成方法進行說明。
首先，如圖41所示，於層間絕緣膜PIL(絕緣膜SO)上及插栓PL1上形成絕緣膜IL2。絕緣膜IL2係以覆蓋自層間絕緣膜PIL(絕緣膜SO)之上表面突出之部分之插栓PL1的方式而形成於層間絕緣膜PIL(絕緣膜SO)上。為降低配線間電容，絕緣膜IL2係藉由例如SiOC膜形成而作為低介電係數膜。絕緣膜IL2之膜厚為例如85nm。
於本實施形態4中，與上述實施形態3同樣地，假定於形成SiOC膜時並無異常放電之虞之情形，將絕緣膜IL2形成為SiOC膜以外之低介電係數膜等無須防止異常放電之情形，或者無須形成絕緣膜IL1作為蝕刻擋止層之情形。因此，於本實施形態4中，不於絕緣膜IL2之形成前形成上述絕緣膜IL1，層間絕緣膜WIL1係由絕緣膜IL2一層構成，且於以下之步驟中當提及絕緣膜IL2時係指層間絕緣膜WIL1。
其次，如圖42所示，於絕緣膜IL2上形成配線槽WT1。藉由配線槽WT1，而使插栓PL1之上表面(上部)之至少一部分與側面之一部分露出。配線槽WT1之深度為例如90nm。配線槽WT1之最下表面係形成於絕緣膜SO中。即，配線槽WT1係形成於絕緣膜IL2中及絕緣膜SO中。配線槽WT1之最下表面位於低於插栓PL1之上表面之位置，且位於比絕緣膜SO之上表面低例如5nm之位置上。於本實施形態4中，配線槽WT1之最下表面係形成於絕緣膜SO中，配線槽WT1之最下表面係由絕緣膜SO之露出面構成，之後該配線槽WT1內嵌埋之配線W1之最下表面係連接於絕緣膜SO之該露出面。再者，圖42係與上述實施形態1之上述圖19同樣地，表示相對於插栓PL1而在與剖面A平行之方向上偏移之位置形成配線槽WT1的情形。
形成配線槽WT1時，如上述實施形態1所述般，使用藉由光微影技術而成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對絕緣膜IL2進行乾式蝕刻便可。於該蝕刻步驟中，於例如劃線區域當絕緣膜IL2之蝕刻到達絕緣膜SO之表面時(即絕緣膜SO之表面之一部分露出時)，進行絕緣膜IL2之蝕刻之終點檢測。於本實施形態4中，絕緣膜IL2係藉由SiOC膜形成而作為低介電係數膜，絕緣膜SO係藉由氧化矽膜形成而作為絕緣膜，且絕緣膜IL2與絕緣膜SO係藉由不同材料(絕緣材料)形成，故絕緣膜IL2與絕緣膜SO之邊界可進行蝕刻之終點檢測。當終點檢測之後，與上述實施形態1同樣地，進行特定時間(一定時間)之蝕刻(絕緣膜SO之蝕刻)而完成配線槽WT1。最後，藉由配線槽WT1而使插栓PL1之上表面(上部)之至少一部分及側面之一部分露出。
因此，配線槽WT1形成步驟包含對絕緣膜IL2進行蝕刻之第1步驟、當該第1步驟之蝕刻到達絕緣膜SO之上表面時檢測絕緣膜IL2之蝕刻之終點的第2步驟、及於該第2步驟之後對絕緣膜SO進行蝕刻之 第3步驟。
如此，於進行用以形成配線槽WT1之乾式蝕刻之過程中，藉由終點檢測而將乾式蝕刻步驟分為二階段(第1步驟及第3步驟)來形成配線槽WT1，藉此可避免蝕刻過度進行而導致配線槽WT1之最下表面形成於靠近n通道型MISFETQ1之閘極電極G1的位置。又，可提高蝕刻之加工精度。
又，於該乾式蝕刻後(即用以形成配線槽WT1之乾式蝕刻步驟後)，於應自配線槽WT1露出之插栓PL1之側面殘留絕緣膜IL2或絕緣膜SO之情形時，較佳為藉由於該乾式蝕刻後進而進行濕式蝕刻等，將殘留於插栓PL1之側面之絕緣膜IL2或絕緣膜SO除去，使插栓PL1之側面自配線槽WT1露出。藉此，可確保後續步驟形成之配線W1與插栓PL1之確實的連接。
於本實施形態4中，亦係藉由圖40所示之步驟使絕緣膜SO後退，故插栓PL1之上表面形成於高於絕緣膜SO之上表面的位置上。另一方面，配線槽WT1之最下表面係形成於絕緣膜SO中，且配線槽WT1之最下表面形成於低於插栓PL1之上表面之位置上。因此，插栓PL1之上表面之至少一部分與插栓PL1之側面之一部分藉由配線槽WT1而露出，當之後的步驟中向配線槽WT1內嵌埋有導電膜時，嵌埋於該配線槽WT1之導電膜與插栓PL1可確實地連接。
其次，與上述實施形態1同樣地，於包含配線槽WT1之內壁(側面及底部)上之絕緣膜IL2上形成障壁導電體膜WBM，於障壁導電體膜WBM上以填埋(充滿)配線槽WT1內之方式形成導電體膜CUF之後，使用CMP法對形成於配線槽WT1之外部之多餘的導電體膜CUF及障壁導電體膜WBM進行研磨而將其除去，藉此如上述圖39所示，形成配線W1。配線W1係藉由嵌埋於配線槽WT1內而殘留之導電體膜CUF及障壁導電體膜WBM形成。配線W1之深度變成與配線槽WT1相同之深 度，為例如90nm。又，配線W1之最下表面之位置亦變成與圖42所示之配線槽WT1之最下表面相同之位置。
配線槽WT1係形成於絕緣膜IL2中及絕緣膜SO中，即配線槽WT1之最下表面係形成於絕緣膜SO中，故於配線槽WT1內嵌埋障壁導電體膜WBM及導電體膜CUF而形成之配線W1亦形成於絕緣膜IL2中及絕緣膜SO中，配線W1之最下表面係形成於絕緣膜SO中。又，如上述圖39所示，插栓PL1之上表面係形成於高於絕緣膜SO之上表面之位置上，進而配線W1之最下表面係形成於低於插栓PL1之上表面的位置上，故插栓PL1之上表面之至少一部分及側面之一部分以分別被配線W1覆蓋之狀態而形成。藉此，可確保插栓PL1與配線W1之連接，從而可提高插栓PL1與配線W1之連接之可靠性。
進而，於本實施形態4中，與上述實施形態1同樣地，配線W1係形成至絕緣膜SO中為止，但與上述實施形態1不同，層間絕緣膜WIL1係由絕緣膜IL2一層形成。因此，與層間絕緣膜WIL1由絕緣膜IL1及絕緣膜IL2之2層形成之情形相比，本實施形態4之配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分的比例變大。因此，本實施形態4與上述實施形態1相比，可有效地降低配線電容。
另一方面，於上述實施形態3中，配線W1係全體形成於作為低介電係數膜之絕緣膜IL2中，故與本實施形態4相比可更有效地降低配線間電容。然而，上述實施形態3中配線W1全體係形成於絕緣膜IL2中，故若要考慮確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上之連接的必要性，則必須使上述圖35之步驟中之絕緣膜SO之後退量大於本實施形態4。相對於此，若為如本實施形態4之構造，藉由將配線W1之一部分形成至絕緣膜SO中為止，而確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上的連接，故可使圖42之步驟中之絕緣膜SO之後退量小於上述實施形態3。因此，本實施形態4中， 使絕緣膜SO後退之步驟(圖42之步驟)中之控制性及再現性變高，從而可使半導體元件之特性穩定化。
又，於本實施形態4中，藉由以插栓PL1之上表面高於絕緣膜SO之上表面之方式形成，與上述比較例之製造步驟之情形相比，即便不將配線W1向絕緣膜SO中深入刻蝕，亦可確保配線W1與插栓PL1於與半導體基板1S垂直之方向上重疊的長度L1。因此，即便於使配線微細化之情形時，亦可避免配線W1中形成於絕緣膜SO中之部分之比例變大而導致配線W1間之配線電容增大之狀況。
又，於本實施形態4中，藉由避免配線槽WT1之最下表面形成於靠近n通道型MISFETQ1之閘極電極G1之位置，而可避免配線W1與閘極電極G1之間的距離變短，從而可避免配線W1與閘極電極G1之可靠性降低。於本實施形態4中，係對絕緣膜IL2由低介電係數膜形成之情形進行說明，但自避免配線W1與閘極電極G1之可靠性降低之效果而言，絕緣膜IL2並非必須由低介電係數膜形成。於此情形時，絕緣膜IL2可藉由例如氧化矽膜形成而作為絕緣膜。
於本實施形態4中，與上述實施形態1~3同樣地，若使插栓PL1之上表面形成地略高於絕緣膜SO之上表面，便可獲得上述效果，此處，對形成插栓PL1及配線W1時之更佳條件進行說明。
圖43係將圖39中之插栓PL1與配線W1連接之區域之周邊放大後的主要部放大剖面圖(部分放大剖面圖)。以下，使用圖43，對形成插栓PL1及配線W1之更佳條件進行說明。
如圖43所示，將絕緣膜SO之上表面直至插栓PL1之上表面為止之距離設為長度L10。另一方面，將配線W1之最下表面直至絕緣膜SO之上表面為止的距離設為長度L11。此處，於本實施形態4中，長度L10與長度L11合併而變成上述長度L1(即L1=L10+L11)。再者，為便於理解，於圖43中在絕緣膜SO之上表面附加符號SOSF而表示絕緣膜 SO之上表面SOSF，於插栓PL1之上表面附加符號PLSF而表示插栓PL1之上表面PLSF，於配線W1之最下表面附加符號W1SF而表示配線W1之最下表面W1SF。
此時，長度L10與長度L11之間較理想的是L10>L11這一關係成立(即較理想的是長度L10大於長度L11)。藉由以L10>L11之關係成立之方式形成插栓PL1及配線W1，則可避免配線W1向絕緣膜SO刻蝕而形成之量(即相當於長度L11之量)增大，並且可確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上之連接。又，藉由避免配線W1向絕緣膜SO中刻蝕之量(即相當於長度L11之量)之增大，配線W1中形成於作為低介電係數膜之絕緣膜IL2中之部分之比例變大。換言之，藉由避免配線W1向絕緣膜SO中刻蝕而形成之量(即相當於長度L11之量)之增大，而可增大配線W1與作為低介電係數膜之絕緣膜IL2接觸之面積。因此，可降低例如相鄰之配線W1間之配線間電容。又，藉由避免配線W1之最下表面形成於靠近n通道型MISFETQ1之閘極電極G1之位置，而可避免配線W1與閘極電極G1之可靠性降低。尤其係，藉由將長度L11儘可能變小，而可減少配線W1形成於絕緣膜SO中之量(即相當於長度L11之量)，故可更有效地降低配線間電容，且可避免配線W1與閘極電極G1之可靠性降低。於本實施形態4中，設為例如L10=25nm、L11=5nm，藉此滿足上述條件(L10>L11之關係)。
其後(配線W1之形成後)之步驟係與上述實施形態1相同而形成第2層配線，此處省略其圖示及說明。
於本實施形態4中，與上述實施形態1~3同樣地，根據插栓PL1之上表面之徑(直徑)與配線之下表面之寬度形成為相同程度之情形而進行說明，但並不限定於此種情形，亦可有效適用於插栓PL1之徑(直徑)大於配線W1之下表面之寬度之情形、或插栓PL1之徑(直徑)小於配線W1之下表面之寬度的情形。
根據本實施形態4，當形成插栓PL1之研磨結束之後，以插栓PL1之上表面高於絕緣膜SO之上表面的方式使絕緣膜SO之表面後退。藉由使絕緣膜SO之表面後退，即便其後形成之配線W1向絕緣膜SO中刻蝕之量比上述比較例之製造步驟之情形低，亦可確保插栓PL1與配線W1之於與半導體基板1S垂直之方向上之連接。進而，藉由降低配線W1向絕緣膜SO中刻蝕之量，形成於作為低介電係數膜之絕緣膜IL2中之配線W1之表面積變大，故即便於使配線構造微細化之情形時，亦可避免配線間電容之增大。進而，藉由使層間絕緣膜WIL1由絕緣膜IL2一層形成，形成於作為低介電係數膜之絕緣膜IL2中之配線W1之表面積進而變大，故可更有效地降低配線間電容。
(實施形態5)
於上述實施形態1~4中，層間絕緣膜PIL係由絕緣膜SN及其上之絕緣膜SO構成，絕緣膜SO亦可由O3-TEOS膜、P-TEOS膜、或者O3-TEOS膜與P-TEOS膜之積層膜之任意膜形成。另一方面，於本實施形態5中，絕緣膜SO係形成為O3-TEOS膜與其上之P-TEOS膜之積層膜。
圖44係本實施形態5之半導體裝置之主要部剖面圖，其表示相當於上述實施形態1之上述圖2所示之剖面A(A-A線之剖面)的剖面。
於圖44所示之本實施形態之半導體裝置中，層間絕緣膜PIL係由絕緣膜SN及其上之絕緣膜SO構成，該氧化矽膜SO係形成為O3-TEOS膜OTS與P-TEOS膜PTS之積層膜。本實施形態5之半導體裝置係將氧化矽膜SO形成為O3-TEOS膜OTS與P-TEOS膜PTS之積層膜，除此以外其構成與上述實施形態1之半導體裝置相同，故此處省略其重複說明。
以下，一面參照圖式一面對本實施形態5之半導體裝置之製造方法進行說明。圖45~圖49係本實施形態5之半導體裝置之製造步驟中之主要部剖面圖，其表示相當於上述剖面A之剖面。
直至上述實施形態1之上述圖4所示之步驟為止，本實施形態5中亦同樣地進行。
於上述實施形態1之上述圖4所示之步驟之後，於本實施形態5中，如圖45所示，於形成有n通道型MISFETQ1之半導體基板1S上形成絕緣膜SN。即，以覆蓋閘極電極G1及側壁SW1之方式，於包含金屬矽化物層NSF1上之半導體基板1S上形成絕緣膜SN。絕緣膜SN係與上述實施形態1同樣地，藉由氮化矽膜形成而作為絕緣膜。
其後，於本實施形態5中，於絕緣膜SN上形成O3-TEOS膜OTS。形成O3-TEOS膜OTS之原因在於：O3-TEOS膜表現出優異之流動性，故而較佳作為將形成於半導體基板1S上之n通道型MISFETQ1等之半導體元件之間(例如相鄰之閘極電極之間)嵌埋的膜。然而，O3-TEOS膜之成長速度慢，且機械強度較弱。因此，於本實施形態5中，藉由O3-TEOS膜OTS進行半導體元件間(例如相鄰之閘極電極之間)之嵌埋之後，於O3-TEOS膜OTS上形成與O3-TEOS膜OTS相比機械強度較強且吸濕性較低之P-TEOS膜PTS。P-TEOS膜PTS與O3-TEOS膜OTS相比其流動性較低，其按照作為基底膜之O3-TEOS膜OTS之形狀而以大致均勻的厚度形成。因此，如圖45所示，若形成P-TEOS膜PTS，則變成形成於n通道型MISFETQ1等之半導體元件之上部之P-TEOS膜PTS隆起之狀態。於本實施形態5中，例如堆積O3-TEOS膜OTS之膜厚為45nm，堆積P-TEOS膜PTS之膜厚為100nm。
其次，如圖46所示，使用CMP法對P-TEOS膜PTS之表面(上表面)進行研磨而使其平坦化。於該研磨中，於研磨結束之階段必須處於n通道型MISFETQ1等之半導體元件之上部殘留一定之膜厚之P-TEOS膜PTS的狀態。如此之理由如下所示。即，O3-TEOS膜之嵌埋性良好，但與P-TEOS膜相比其吸濕性較高(易於吸收水分)，成膜階段其含水量變高，有絕緣性不佳之趨勢。即，O3-TEOS膜OTS係吸濕性高於P- TEOS膜PTS之絕緣膜，P-TEOS膜PTS係吸濕性低於O3-TEOS膜OTS之絕緣膜。因此，若將形成於n通道型MISFETQ1上之P-TEOS膜PTS研磨地過薄、或者全部研磨，則於第1層配線之層間絕緣膜(層間絕緣膜WIL1)中形成配線W1(第1層配線)時，存在配線W1與O3-TEOS膜OTS之間之距離變短、或者配線W1與O3-TEOS膜OTS接觸，而導致配線W1之相對於O3-TEOS膜OTS之可靠性降低之虞。因此，於本步驟(P-TEOS膜PTS之研磨步驟)中，必須以研磨後於n通道型MISFETQ1等之半導體元件上亦殘留所需膜厚之P-TEOS膜PTS的方式，來設定堆積P-TEOS膜PTS之膜厚及其後之P-TEOS膜PTS之研磨量。
層間絕緣膜PIL係藉由絕緣膜SN及其上之絕緣膜SO形成，但本實施形態5中，絕緣膜SO係藉由O3-TEOS膜OTS及形成於其上之P-TEOS膜PTS而形成。因此，於以下之步驟中，提及P-TEOS膜PTS之上表面時係與絕緣膜SO之上表面或者層間絕緣膜PIL之上表面含義相同，又，提及P-TEOS膜PTS中時係與層間絕緣膜PIL中或者絕緣膜SO中含義相同。
其次，與上述實施形態1之上述圖6所示之步驟同樣地，如圖47所示，使用藉由光微影技術而於層間絕緣膜PIL上形成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，而對層間絕緣膜PIL進行乾式蝕刻，藉此於層間絕緣膜PIL上形成接觸孔CNT1。其後，與上述實施形態1之上述圖7所示之步驟同樣地，如圖47所示，於包含接觸孔CNT1之內壁(側面及底部)之層間絕緣膜PIL上形成障壁導電體膜PBM。繼而，於障壁導電體膜PBM上形成導電體膜TF。藉由障壁導電體膜PBM及導電體膜TF而嵌埋接觸孔CNT1。
其次，與上述實施形態1之上述圖8及圖9所示之步驟同樣地，如圖48所示，將形成於接觸孔CNT1之外部之多餘的導電體膜TF及障壁導電體膜PBM除去而形成插栓PL1之後，以P-TEOS膜PTS之上表面低 於插栓PL1之上表面的方式使P-TEOS膜PTS之上表面後退。即，以插栓PL1之上表面相對於P-TEOS膜PTS之上表面頂出之方式使P-TEOS膜PTS之上表面後退。與上述實施形態1同樣地，於本實施形態5中，使P-TEOS膜PTS(層間絕緣膜PIL)之上表面後退之方法亦為只要能使P-TEOS膜PTS之上表面相對於插栓PL1而選擇性後退，則亦可使用乾式蝕刻、濕式蝕刻、或者CMP法之研磨。於本步驟(使P-TEOS膜PTS之上表面後退之步驟)中，當使P-TEOS膜PTS之上表面後退時，必須於n通道型MISFETQ1等之半導體元件上殘留所需膜厚之P-TEOS膜PTS。其目的在於避免配線W1之可靠性因O3-TEOS膜OTS而降低。
其次，如圖49所示，與上述實施形態1之上述圖10所示之步驟同樣地，作為第1層配線之層間絕緣膜WIL1而形成絕緣膜IL1及絕緣膜IL2。絕緣膜IL2係作為低介電係數膜而形成。於本實施形態5中形成絕緣膜IL1，但若如上述實施形態3，4般無須形成絕緣膜IL1，則亦可將層間絕緣膜WIL1藉由作為低介電係數膜之絕緣膜IL2一層而形成。
其次，與上述實施形態1之圖19、圖20及圖21(a)所示之步驟同樣地，如上述圖44所示，於層間絕緣膜WIL1中形成配線槽WT1，以嵌埋配線槽WT1內部之方式形成障壁導電體膜WBM及導電體膜CUF，並使用CMP法將多餘的障壁導電體膜WBM及導電體膜CUF除去，藉此形成配線W1。
於圖48所示之步驟中，係以插栓PL1之上表面高於P-TEOS膜PTS之上表面之方式使P-TEOS膜PTS之上表面後退，故即便以確保插栓PL1與配線W1於與半導體基板1S垂直之方向上連接長度L1大小的方式形成配線W1，與上述比較例之製造步驟之情形相比，亦可降低配線W1向絕緣膜SO中刻蝕之量。因此，可於配線W1與O3-TEOS膜OTS之間之距離不變短之狀態下形成配線W1，故可避免配線W1之可靠性因O3-TEOS膜OTS而降低。進而，於本實施形態5中，形成配線槽 WT1時，如上述實施形態1所述般，進行使用終點檢測之蝕刻，故可避免因P-TEOS膜PTS之蝕刻量變得過大，而導致配線槽WT1之最下表面形成於靠近n通道型MISFETQ1之閘極電極G1的位置上。其結果為，可避免配線W1形成於靠近閘極電極G1之位置上，且可避免閘極電極G1與配線W1之可靠性降低。
本實施形態5係對上述實施形態1中構成層間絕緣膜PIL之絕緣膜SO進而由O3-TEOS膜OTS及其上形成之P-TEOS膜PTS形成之情形進行說明者，除了可避免O3-TEOS膜OTS導致配線W1之可靠性降低，且亦具有與上述實施形態1所述之效果相同之效果。
又，於本實施形態5中，係對絕緣膜IL2由低介電係數膜形成之情形進行說明，但就實現避免配線W1與閘極電極G1之可靠性之降低、或者避免配線W1與O3-TEOS膜OTS之可靠性之降低的效果而言，絕緣膜IL2並非必須以低介電係數膜形成。於此情形時，絕緣膜IL2可藉由例如氧化矽膜形成而作為絕緣膜。
關於形成插栓PL1與配線W1時之較佳條件，以與上述實施形態1相同之條件而形成，藉此除了可獲得與上述實施形態1相同之效果以外，亦可避免O3-TEOS膜OTS與配線W1之可靠性降低。
其後(配線W1之形成後)之步驟係與上述實施形態1相同而形成第2層配線，此處省略其圖示及說明。
於本實施形態5中，對按照上述實施形態1之製造步驟而製造本實施形態5之半導體裝置之情形進行了說明，但本實施形態5除了可適用於將上述實施形態1之絕緣膜SO以O3-TEOS膜OTS與P-TEOS膜之積層膜形成之情形以外，亦可適用於上述實施形態2~4中將絕緣膜SO以O3-TEOS膜OTS與P-TEOS膜之積層膜形成的情形。於上述實施形態2~4中，將絕緣膜SO以O3-TEOS膜OTS及其上之P-TEOS膜之積層膜形成之情形時，除了具有上述實施形態2~4中之上述效果以外，亦具有 避免配線W1之可靠性因O3-TEOS膜OTS而降低之效果。
(實施形態6)
於上述實施形態1~5中，第一層配線(配線W1)之配線寬度係一個種類而形成。另一方面，於本實施形態6中，第一層配線(配線W1，W1a)之配線寬度係形成為兩種以上。此處，所謂配線寬度係指於與電流流動方向垂直之方向上切斷時之配線之寬度(與半導體基板1S之主表面平行之方向上之尺寸)。
於本實施形態6中，以下說明於上述實施形態1中進而形成配線寬度不同之配線的情形。因此，於上述實施形態1中僅使用剖面A進行說明，但於本實施形態6中，除了使用剖面A以外，亦可使用沿上述圖2中所示之C-C線之剖面圖對本實施形態6之半導體裝置及其製造方法進行說明。以下，將沿上述圖2中所示之C-C線之剖面稱為剖面C。
圖50係本實施形態6之半導體裝置之主要部剖面圖，其除了表示上述圖3所示之上述實施形態1之剖面A(A-A線之剖面)以外，亦表示剖面C之剖面圖(C-C線之剖面圖)。圖50中以剖面A之剖面圖(A-A線之剖面)表示之半導體裝置之構成係與上述實施形態1之半導體裝置之構成相同，故省略其說明。
以下，對圖50中以剖面C之剖面圖(C-C線之剖面圖)表示之半導體裝置之構成進行說明。
於剖面C中，如圖50所示，形成於剖面A之n通道型MISFETQ1之閘極電極G1之端部係形成於元件分離區域STI上，且於閘極電極G1之上部形成有金屬矽化物層(金屬矽化物膜)NSF1。又，被元件分離區域STI夾持地形成有p型半導體區域PS2，且於p型半導體區域PS2之上部形成有金屬矽化物層NSF1。p型半導體區域PS2係形成於p型井PWL1內，故p型井PWL1與p型半導體區域PS2電性連接。形成於p型半導體 區域PS2之上部之金屬矽化物層NSF1之上部配置有插栓PL1a(及接觸孔PL1a)，且該插栓PL1a之底部係連接於p型半導體區域PS2之上部所形成的金屬矽化物層NSF1。經由該插栓PL1a而向p型半導體區域PS2及p型井PWL1供給特定之電位。此處，插栓PL1a係藉由與插栓PL1相同之步驟而形成於同層(層間絕緣膜PIL)之插栓，其係形成於層間絕緣膜PIL中。具體而言，於層間絕緣膜PIL上藉由與接觸孔CNT1a相同之步驟而形成接觸孔(貫通孔、孔)CNT1a，該接觸孔CNT1a內藉由與插栓PL1相同之步驟而形成有插栓PL1a。與插栓PL1同樣地，插栓PL1a亦係藉由障壁導電體膜PBM及導電體膜TF形成。
於本實施形態6中，如上述般，第一層配線之配線寬度係構成為兩種以上。於圖50中，表示有第一層配線之配線之寬度以兩種寬度形成之情形，配線W1a之寬度大於配線W1之寬度。此處，配線W1a係藉由與配線W1相同之步驟而形成於同層(第一層配線)之配線。再者，為便於理解，於上述圖2及圖24中，對配線W1a之寬度附加符號W1aW而表示配線W1a之寬度W1aW，對配線W1之寬度附加符號W1W而表示配線W1之寬度W1W，且配線W1a之寬度W1aW大於配線W1之寬度W1W(即W1aW>W1W)。於本實施形態6中，配線W1之上表面之寬度(對應於寬度W1W)為例如50nm，配線W1a之上表面之寬度(對應於寬度W1aW)為例如250nm。作為如配線W1a般具有較粗配線寬度之配線，有供給例如電源電壓之電源配線。配線W1a係嵌埋於配線槽WT1a內，即所謂之嵌埋配線(金屬鑲嵌配線、單金屬鑲嵌配線)。插栓PL1a之一部分自配線槽WT1a露出，且自配線槽WT1a露出之插栓PL1a連接於上述配線槽WT1a內嵌埋之配線W1a而實現電性連接。因此，配線W1a係形成於層間絕緣膜WIL1中之嵌埋配線，且可看做連接於插栓PL1a之嵌埋配線。
其次，對配線W1與配線W1a之深度進行說明。配線W1a與配線 W1同樣地，其最下表面係形成於層間絕緣膜SO中。然而，如圖50所示，配線W1a之最下表面係形成於低於配線W1之最下表面的位置上。即，配線W1a之深度深於配線W1之深度。配線W1之深度與上述實施形態1~5同樣地為例如90nm。另一方面，配線W1a之深度為例如105~110nm。
再者，不與插栓PL1平面重疊之部分之配線W1之下表面(底面)構成配線W1之最下表面，同樣地，不與插栓PL1a平面重疊之部分之配線W1a之下表面(底面)構成配線W1a之最下表面。又，不與插栓PL1平面重疊之部分之配線槽WT1之下表面(底面)構成配線槽WT1之最下表面，同樣地不與插栓PL1a平面重疊之部分之配線槽WT1a之下表面(底面)構成配線槽WT1a之最下表面。
另一方面，與插栓PL1同樣地，插栓PL1a之上表面係形成於高於絕緣膜SO(層間絕緣膜PIL)之上表面的位置上。又，與配線W1及插栓PL1同樣地，配線W1a之下表面(更特定而言係配線W1a之最下表面)係形成於低於插栓PL1a之上表面的位置上。藉此，即便與上述比較例之製造步驟之情形相比，配線W1a向絕緣膜SO中掘入之量減少，亦可確保插栓PL1a與配線W1a之連接。又，配線W1a形成於作為低介電係數膜之絕緣膜IL2中之表面積變大，藉此可降低配線W1a與其他配線之間之配線間電容。
圖50中除了表示有剖面A中插栓PL1與配線W1於與半導體基板1S垂直之方向上重疊之長度即長度L1以外，還表示有剖面C中插栓PL1a與配線W1a於與半導體基板1S垂直之方向上重疊之長度即長度L1a。該長度L1a亦為配線W1a之下表面(更特定而言係配線W1之最下表面)直至插栓PL1a之上表面為止的距離。
插栓PL1a之上表面與插栓PL1之上表面係形成為相同程度之高度，另一方面，配線W1a之最下表面係形成於低於配線W1之最下表 面的位置(即靠近半導體基板1S之位置)上。因此，長度L1a長於長度L1(即L1a>L1)。即，配線W1之下表面(更特定而言係配線W1之最下表面)直至插栓PL1之上表面為止之距離(對應於長度L1)小於配線W1a之下表面(更特定而言係配線W1之最下表面)直至插栓PL1a之上表面為止的距離(對應於長度L1a)。因此，與插栓PL1及配線W1之連接之可靠性相比，插栓PL1a與配線W1a之連接之可靠性較高。然而，為使配線W1a形成於絕緣膜SO中之深度深於配線W1形成於絕緣膜SO中之深度，閘極電極G1與配線W1a之距離短於閘極電極G1與配線W1之距離。
以下，一面參照圖式一面對本實施形態6之半導體裝置之製造方法進行說明。圖51及圖52係本實施形態6之半導體裝置之製造步驟中之主要部剖面圖，其表示有相當於上述圖50之剖面(剖面A及剖面C之剖面圖)。
上述實施形態1之上述圖4~圖10所示之步驟於本實施形態6中亦與上述實施形態1同樣地進行。再者，於上述圖6之步驟中，除了形成接觸孔CNT1以外，於層間絕緣膜PIL上亦形成接觸孔CNT1a，於上述圖7之步驟中，障壁導電體膜PBM及導電體膜TF係以填埋接觸孔CNT1之內部及接觸孔CNT1a之內部的方式形成。又，於上述圖8之步驟中，藉由CMP法將形成於接觸孔CNT1，CNT1a之外部之多餘的導電體膜TF及障壁導電體膜PBM除去，而形成插栓PL1及插栓PL1a。此時，插栓PL1a係藉由嵌埋於接觸孔CNT1內而殘留之障壁導電體膜PBM及導電體膜TF形成。又，於上述圖9之步驟中，以絕緣膜SO(層間絕緣膜PIL)之上表面低於插栓PL1之上表面及插栓PL1a之上表面的方式，使絕緣膜SO(層間絕緣膜PIL)之上表面後退，且於上述圖10之步驟中，於包含插栓PL1，PL1a上之層間絕緣膜PIL上形成層間絕緣膜WIL1。
再者，於本實施形態6中，在以下之步驟中提及絕緣膜SO之上表面時係與層間絕緣膜PIL之上表面含義相同，又，提及絕緣膜SO中時係與層間絕緣膜PIL中含義相同。
圖51中表示有當上述實施形態1之上述圖10所示之步驟(層間絕緣膜WIL1形成步驟)結束時之剖面A及剖面C。如圖51所示，與剖面A同樣地，在剖面C中亦為絕緣膜SO之上表面較插栓PL1之上表面及插栓PL1a之上表面後退(變低)，插栓PL1之一部分(上部)與插栓PL1a之一部分(上部)自絕緣膜SO上表面頂出。
又，作為形成有第一層配線之層間絕緣膜WIL1而形成有絕緣膜IL1及絕緣膜IL2，與上述實施形態1同樣地，為降低線間電容，絕緣膜IL2係由低介電係數膜之SiOC膜形成，且為防止絕緣膜IL2由SiOC膜形成時之異常放電，絕緣膜IL1係由氧化矽膜形成而作為絕緣膜。
於本實施形態6中，係應用與上述實施形態1之製造步驟相同之製造步驟，故形成絕緣膜IL1，若如上述實施形態3，4般無須形成絕緣膜IL1，則亦可將層間絕緣膜WIL1以作為低介電係數膜之絕緣膜IL2一層形成。
其次，與上述實施形態1之上述圖19所示之步驟同樣地形成配線槽(配線槽WT1，WT1a)，但如圖52所示，除了形成有剖面A之配線槽WT1以外，於剖面C中在層間絕緣膜WIL1上形成有配線槽WT1a。此時，配線槽WT1之下表面(更特定而言係配線槽WT1之最下表面)變成低於插栓PL1之上表面之位置，配線槽WT1a之下表面(更特定而言係配線槽WT1a之最下表面)變成低於插栓PL1之上表面之位置，以此方式形成配線槽WT1，WT1a。配線槽WT1a之寬度大於配線槽WT1之寬度。
再者，為便於理解，於圖52中，對配線槽WT1a之寬度附加符號WT1aW而表示配線槽WT1a之寬度WT1aW，對配線槽WT1之寬度附加 符號WT1W而表示配線槽WT1之寬度WT1W，配線槽WT1a之寬度WT1aW大於配線槽WT1之寬度WT1W(即WT1aW>WT1W)。此處，配線槽WT1a之寬度(WT1aW)係與嵌埋於上述配線槽WT1a之配線W1a之寬度(上述寬度W1aW)相同(即WT1aW=W1aW)，配線槽WT1之寬度(WT1W)係與嵌埋於上述配線槽WT1之配線W1之寬度(上述寬度W1W)相同(即WT1W=W1W)。又，配線槽WT1a之最下表面於下述圖53中係位於與配線W1a之最下表面W1aSF相同之位置，配線槽WT1之最下表面於下述圖53中係位於與配線W1之最下表面W1SF相同之位置。
與上述實施形態1所述之剖面A之配線槽WT1同樣地，剖面C中之配線槽WT1a之最下表面係形成於絕緣膜SO中。即，配線槽WT1a係形成於層間絕緣膜WIL1及絕緣膜SO中。此時，配線槽WT3向絕緣膜SO中刻蝕之深度大於配線槽WT1向絕緣膜SO中刻蝕之深度。其係依據以下之理由。
即，配線槽WT1，WT1a係藉由如下方式形成：使用藉由光微影技術形成之光阻圖案(經圖案化之光阻膜)作為遮罩(蝕刻遮罩)，對層間絕緣膜WIL1及絕緣膜SO實施乾式蝕刻。於該乾式蝕刻步驟中，若應形成之圖案之開口面積較大，則有乾式蝕刻時所使用之反應性氣體易於進入，蝕刻容易推進之趨勢。又，於乾式蝕刻之過程中，於乾式蝕刻所形成之圖案之側壁附著有聚合物，抑制側壁蝕刻，且隨著乾式蝕刻推進而反應之開口面積變小，故伴隨此，蝕刻之速度亦變慢。然而，若開口面積較大則該影響比較小，故可更容易推進蝕刻。即，配線槽WT1a之寬度大於配線槽WT1之寬度，藉此配線槽WT1a之開口面積變得大於配線槽WT1之開口面積，故如圖52所示，配線槽WT1a之深度深於配線槽WT1之深度。即，與配線槽WT1相比，配線槽WT1a亦向絕緣膜SO中深入刻蝕之狀態形成。因此，配線槽WT1a之最下表面位於低於配線槽WT1之最下表面之位置上，配線槽WT1a之最下表 面與配線槽WT1之最下表面進行比較時，配線槽WT1a之最下表面係形成於靠近閘極電極G1之位置(高度)上。由後續步驟而於配線槽WT1，WT1a內嵌埋導電膜以形成第一層配線，但若配線槽WT1a之下表面與閘極電極之距離過近，則存在第一層配線與閘極電極G1之可靠性降低之可能性。因此，必須以能夠確保第一層配線與閘極電極G1之可靠性之方式，考慮向絕緣膜SO刻蝕之深度而形成配線槽WT1a。配線槽WT1a之深度為例如105~110nm。又，配線槽WT1a之最下表面係形成於低於插栓PL1a之上表面之位置上，且係形成於比絕緣膜SO之上表面低例如20~25nm之位置上。
形成配線槽WT1，WT1a之步驟係與上述實施形態1之形成配線槽WT1之步驟同樣地進行。藉由用以形成配線槽WT1，WT1a之蝕刻，與插栓PL1同樣地，於插栓PL1a中亦露出其上表面(上部)之至少一部分及側面之一部分。再者，插栓PL1自配線槽WT1露出，插栓PL1a自配線槽WT1a露出。因此，若於後續步驟向配線槽WT1a內嵌埋導電膜，則插栓PL1a與嵌埋於配線槽WT1a之導電膜可確實地連接。
另一方面，藉由上述實施形態1之上述圖8所示之步驟，插栓PL1及插栓PL1a分別形成為相同程度之高度，但若如上述般對配線槽WT1a之最下表面與配線槽WT1之最下表面進行比較，則配線槽WT1a之最下表面係形成於低於配線槽WT1之最下表面的位置上。因此，插栓PL1a之側面中由配線槽WT1a露出之部分之距離(其中於與半導體基板1S垂直之方向之距離)，大於插栓PL1之側面中由配線槽WT1露出之部分的距離(其中於與半導體基板1S垂直之方向之距離)。即，配線槽WT1之下表面(更特定而言係配線槽WT1之最下表面)直至插栓PL1之上表面為止之距離L1b小於配線槽WT1a之下表面(更特定而言係配線槽WT1a之最下表面)直至插栓PL1a之上表面為止的距離L1c(即L1b<L1c)。該距離L1b為配線W1形成後之上述長度L1(即L1b=L1)，該距離 L1c為配線W1a形成後之上述長度L1a(即L1c=L1a)。
於本步驟中，在用以形成配線槽WT1，WT1a之乾式蝕刻後，應自配線槽WT1，WT1a露出之插栓PL1，PL1a之側壁上有可能會殘留絕緣膜IL1，於殘留之情形時較佳為藉由於該乾式蝕刻後進行濕式蝕刻等，將殘留於插栓PL1，PL3之側壁之絕緣膜IL1除去，使插栓PL1，PL1a之側面自配線槽WT1，WT1a露出。藉此，可確保後續步驟形成之配線W1，W1a與插栓PL1，PL1a之確實的連接。
其次，與上述實施形態1之上述圖20及圖21(a)所示之步驟同樣地，如上述圖50所示，以嵌埋配線槽WT1，WT1a內部之方式形成障壁導電體膜WBM及導電體膜CUF，使用CMP法將形成於配線槽WT1，WT1a之外部之多餘的導電體膜CUF及障壁導電體膜WBM除去，藉此形成配線W1，W1a。配線W1係藉由嵌埋於配線槽WT1內而殘留之導電體膜CUF及障壁導電體膜WBM形成，配線W1a係藉由嵌埋於配線槽WT1a內而殘留之導電體膜CUF及障壁導電體膜WBM形成。插栓PL1a之一部分係自配線槽WT1a露出，故嵌埋於上述配線槽WT1a之配線W1a係連接於插栓PL1a，又，插栓PL1之一部分係自配線槽WT1露出，故嵌埋於上述配線槽WT1之配線W1係連接於插栓PL1。
配線W1a之深度係與配線槽WT1a相同之深度，為例如105~110nm，配線W1a之最下表面位於低於插栓PL1a之上表面的位置上，且位於比絕緣膜SO之上表面低例如20~25nm之位置上。與配線槽WT1之最下表面相比，配線槽WT1a之最下表面係形成於更靠近閘極電極G1之位置(高度)上，故與配線W1之最下表面相比配線W1a之最下表面係形成於更靠近閘極電極G1之位置(高度)上。然而，與上述實施形態1同樣地，於本實施形態6中亦藉由使插栓PL1以自絕緣膜SO頂出之方式形成，即便配線W1中形成於絕緣膜SO中的部分之深度減少，亦可確保插栓PL1與配線W1之連接，故藉由與配線W1相同步驟形成之 配線W1a中形成於絕緣膜SO中之部分的深度減少。因此，於本實施形態6中，與上述比較例之製造步驟之情形相比，作為低介電係數膜之絕緣膜IL2中之配線W1，W1a之表面積變大，故可避免配線間電容之增大。
又，與配線W1同樣地，配線W1a中形成於絕緣膜SO中之部分之深度亦減少，故可避免配線W1與閘極電極G1之距離變短，同時可避免配線W1a與閘極電極G1之距離變短，故可避免配線W1與閘極電極G1之可靠性及配線W1a與閘極電極G1之可靠性降低。於本實施形態6中，係對以低介電係數膜形成絕緣膜IL2之情形進行說明，但自避免配線W1與閘極電極G1之可靠性及配線W1a與閘極絕緣膜G1之可靠性之降低之效果而言，絕緣膜IL2並非必須以低介電係數膜形成。於此情形時，絕緣膜IL2可藉由例如氧化矽膜形成而作為絕緣膜。
於本實施形態6中，與上述實施形態1~5同樣地，若插栓PL1及插栓PL1a之上表面形成地略高於絕緣膜SO之上表面，便可獲得上述效果，此處對形成插栓PL1，PL1a及配線W1，W1a時之更佳條件進行說明。
圖53係將圖50中之插栓PL1與配線W1連接之區域之周邊、及插栓PL1a與配線W1a連接之區域之周邊放大後的主要部放大剖面圖(部分放大剖面圖)。以下，使用圖53對形成插栓PL1，PL1a及配線W1，W1a時之更佳條件進行說明。
插栓PL1與配線W1效果之長度L2及長度L3之條件係於與上述實施形態1說明之條件相同的條件下實現相同效果，故此處省略其說明。
關於插栓PL1a與配線W1a而言，長度L2係與上述實施形態1之長度L2相同，係絕緣膜SO之上表面直至插栓PL1a之上表面為止之距離(長度)。即，插栓PL1a自絕緣膜SO之上表面之位置頂出之距離(長度) 設為長度L2。即，長度L2於插栓PL1與插栓PL1a中為共通，且於插栓PL1之情形時，長度L2對應於絕緣膜SO之上表面直至插栓PL1之上表面為止的距離，於插栓PL1a之情形時，長度L2對應於絕緣膜SO之上表面直至插栓PL1a之上表面為止之距離。另一方面，長度L12係配線W1a之最下表面直至絕緣膜SO之上表面為止之距離(長度)。此處，於本實施形態6中，將長度L2與長度L3合併則變成上述長度L1(即L1=L2+L3)，將長度L2與長度L12合併則變成上述長度L1a(即L1a=L2+L12)。
再者，為便於理解，於圖53中，在絕緣膜SO之上表面附加符號SOSF而表示絕緣膜SO之上表面SOSF，於插栓PL1之上表面附加符號PLSF而表示插栓PL1之上表面PLSF，於插栓PL1a之上表面附加符號PLSFa而表示插栓PL1a之上表面PLSFa。又，於圖53中，在配線W1之最下表面附加符號W1SF而表示配線W1之最下表面W1SF，於配線W1a之最下表面附加符號W1aSF而表示配線W1a之最下表面W1aSF。
如上述般，配線W1a之最下表面係形成於低於配線W1之最下表面之位置上，於此情形時，插栓PL1a與配線W1a中較理想的是長度L2與長度L12之間成立L2>L12這一關係(即較理想的是長度L2大於長度L12)。藉由L2>L12之關係成立，可避免配線W1a向絕緣膜SO中刻蝕而形成之量(即相當於長度L12之量)增大，且可確保插栓PL1a與配線W1a之於與半導體基板1S垂直之方向上的連接。又，藉由避免配線W1a向絕緣膜SO刻蝕之量(即相當於長度L12之量)增大，配線W1a中形成於作為低介電係數膜之絕緣膜IL2中之部分之比例變大。換言之，藉由避免配線W1a向絕緣膜SO中刻蝕而形成之量(即相當於長度L12之量)增大，而可增大配線W1a與作為低介電係數膜之絕緣膜IL2接觸之面積。因此，可降低例如配線1a與形成於上述配線M1a附近之其他配線之間的配線間電容。又，由於可避免配線W1，W1a與閘極 電極G1之間之距離變短，故可避免配線W1，W1a與閘極電極G1之可靠性降低。尤其係，藉由將長度L12儘可能地變小，而可減少配線W1a中形成於絕緣膜SO中之部分之量，故可更有效地降低配線間電容。於本實施形態6中，設為例如L12=20~25nm，藉此滿足上述條件(L2>L12之關係)。
其後(配線W1，W1a之形成後)之步驟係與上述實施形態1相同而形成第2層配線，故此處省略其圖示及說明。
根據本實施形態6，當形成插栓PL1之研磨結束之後，以插栓PL1，PL1a之上表面高於絕緣膜SO之上表面的方式，使絕緣膜SO之上表面(表面)後退，藉此其後形成之配線W1，W1a向絕緣膜SO中刻蝕之量即便比上述比較例之製造步驟之情形低，亦可確保插栓PL1與配線W1及插栓PL1a與配線W1a之於與半導體基板1S垂直之方向上的連接。進而，與上述比較例之製造步驟相比，藉由以配線W1及配線W1a不向絕緣膜SO中深入刻蝕之方式形成，作為低介電係數膜之絕緣膜IL2中之配線W1及配線W1a的表面積變大，故即便於使配線構造微細化之情形時亦可避免配線間電容之增大。
於本實施形態6中，對依照上述實施形態1之製造步驟而形成本實施形態6之半導體裝置之情形進行了說明，但本實施形態6除了可應用於上述實施形態1中進而形成配線寬度不同之配線(相當於上述配線W1a之配線)的情形以外，亦可應用於上述實施形態2~4中進而形成配線寬度不同之配線(相當於上述配線W1a之配線)的情形。
圖54係本實施形態6之第1變形例之半導體裝置之主要部剖面圖，圖55係本實施形態6之第2變形例之半導體裝置之主要部剖面圖。圖54及圖55之各半導體裝置係對應於如下半導體裝置：於上述實施形態2之半導體裝置中，進而包含配線寬度大於配線W1之配線W1a，且該配線W1a具有位於低於配線W1之最下表面之位置上的最下表面。 圖54及圖55中均除了表示有剖面A(A-A線之剖面)以外，亦表示有剖面C之剖面圖(C-C線之剖面圖)，剖面A之構造係與上述實施形態2之半導體裝置之剖面A(上述圖27或圖31)之構造相同。
於圖54所示之第1變形例之半導體裝置中，在剖面C上與上述實施形態2之剖面A之插栓PL1及配線W1同樣地，插栓PL1a之上表面係形成於高於絕緣膜SO之上表面之位置上，配線W1a之最下表面係形成於低於插栓PL1a之上表面之位置上，且形成於絕緣膜IL1中，藉此可獲得與上述實施形態2相同之效果。
另一方面，於圖55所示之第2半導體裝置中，在剖面C上與上述實施形態1之剖面A之插栓PL1及配線W1同樣地，插栓PL1a之上表面係形成於高於絕緣膜SO之上表面的位置上，配線W1a之最下表面係形成於低於插栓PL1a之上表面之位置上，且係形成於絕緣膜SO中，藉此可獲得與上述實施形態1相同之效果。再者，圖54及圖55之剖面A之構造既可為與上述實施形態2之上述圖27相同之構造，亦可為與上述實施形態2之上述圖31相同的構造。
圖56係本實施形態6之第3變形例之半導體裝置之主要部剖面圖，圖57係本實施形態6之第4變形例之半導體裝置之主要部剖面圖。圖56及圖57之各半導體裝置係對應於如下半導體裝置：於上述實施形態3之半導體裝置中，進而包含配線寬度大於配線W1之配線W1a，且該配線W1a具有位於低於配線W1之最下表面之位置的最下表面。圖56及圖57中均為除了表示有剖面A(A-A線之剖面)以外，亦表示有剖面C之剖面圖(C-C線之剖面圖)，剖面A之構造係與上述實施形態3之半導體裝置之剖面A(上述圖34)之構造相同。
於圖56所示之第3變形例之半導體裝置中，於剖面C上與上述實施形態3之剖面A之插栓PL1及配線W1同樣地，插栓PL1a之上表面係形成於高於絕緣膜SO之上表面之位置上，配線W1a之最下表面形成於 低於插栓PL1a之上表面之位置上，且係形成於絕緣膜IL2中，藉此可獲得與上述實施形態3相同之效果。
另一方面，於圖57所示之第2半導體裝置中，於剖面C上與上述實施形態4之剖面A之插栓PL1及配線W1同樣地，插栓PL1a之上表面係形成於高於絕緣膜SO之上表面之位置上，配線W1b之最下表面係形成於低於插栓PL1a之上表面的位置上，且係形成於絕緣膜SO中，藉此可獲得與上述實施形態4相同之效果。
圖58係本實施形態6之第5變形例之半導體裝置之主要部剖面圖。圖58之半導體裝置係對應於如下半導體狀態：於上述實施形態4之半導體裝置中，進而包含配線寬度大於配線W1之配線W1a，且該配線W1a具有位於低於配線W1之最下表面之位置的最下表面。於圖58中亦為除了表示有剖面A(A-A線之剖面)以外，亦表示有剖面C之剖面圖(C-C線之剖面圖)，剖面A之構造係與上述實施形態4之半導體裝置之剖面A(上述圖39)之構造相同。
於圖58所示之第5變形例之半導體裝置中，於剖面C上與上述實施形態4之剖面A之插栓PL1及配線W1同樣地，插栓PL1a之上表面係形成於高於絕緣膜SO之上表面之位置上，配線W1a之最下表面係形成於低於插栓PL1a之上表面的位置上，且係形成於絕緣膜SO中，藉此可獲得與上述實施形態4相同之效果。
(實施形態7)
於上述實施形態6中，層間絕緣膜PIL係藉由絕緣膜SN及其上之絕緣膜SO構成，絕緣膜SO亦可藉由O3-TEOS膜、P-TEOS膜、或者O3-TEOS膜與P-TEOS膜之積層膜之任意膜形成。另一方面，於本實施形態7中，絕緣膜SO係形成為O3-TEOS膜與其上之P-TEOS膜之積層膜。
於本實施形態7中，與上述實施形態6同樣地，除了使用剖面A以外，還使用剖面C之剖面圖來對本實施形態7之半導體裝置及其製造 方法進行說明。
圖59係本實施形態7之半導體裝置之主要部剖面圖，其除了表示剖面A(A-A線之剖面)以外，亦表示有剖面C之剖面圖(C-C線之剖面圖)。
圖59之剖面A及剖面C之剖面圖所示之本實施形態7之半導體裝置之構成與上述實施形態6之上述圖50之剖面A及剖面C之剖面圖所示的半導體裝置之不同之處在於：絕緣膜SO係由O3-TEOS膜OTS及其上之P-TEOS膜PTS之積層膜形成，且本實施形態7之半導體裝置之其他構成係與上述實施形態6之半導體裝置相同之構成。
然而，如上述實施形態5所說明般，O3-TEOS膜具有絕緣性不佳之傾向。因此，如圖59所示，對配線W1a之最下表面與配線W1之最下表面進行比較時，配線W1a之最下表面形成於更靠近n通道型MISFETQ1之閘極電極G1上所形成的O3-TEOS膜OTS之位置(高度)之情形時，亦必須使配線W1a與O3-TEOS膜OTS不接觸。藉此，可提高配線W1及配線W1a與O3-TEOS膜OTS之可靠性。
本實施形態7之半導體裝置之製造步驟係於上述實施形態6之半導體裝置之製造步驟中，形成絕緣膜SO時首先在絕緣膜SN上形成O3-TEOS膜OTS，藉由該O3-TEOS膜OTS而進行半導體元件間之嵌埋後，在O3-TEOS膜OTS上形成P-TEOS膜PTS。藉此，形成包含O3-TEOS膜OTS與O3-TEOS膜OTS上之P-TEOS膜PTS之積層膜的絕緣膜SO。除此之外之步驟係與上述實施形態6之半導體裝置之製造步驟相同，故省略其說明。
於本實施形態7中，係應用與上述實施形態6相同之製造步驟，故第1層配線之層間絕緣膜WIL1係由絕緣膜IL1與絕緣膜IL2形成，但若如上述實施形態3，4般無須形成絕緣膜IL1，則亦可將層間絕緣膜WIL1以作為低介電係數膜之絕緣膜IL2一層形成。
於本實施形態7中，於對應於上述實施形態6之上述圖48之步驟中，以插栓PL1，PL1a之上表面高於P-TEOS膜PTS之上表面的方式使P-TEOS膜PTS之上表面後退。因此，即便以確保插栓PL1與配線W1於與半導體基板1S垂直之方向上連接之長度L1、及插栓PL1a與配線W1a於與半導體基板1S垂直之方向上連接之長度L1a的方式形成配線W1，W1a，與上述比較例之製造步驟之情形相比亦可減少配線W1及配線W1a向絕緣膜SO中刻蝕之量。因此，作為低介電係數膜之IL2中之配線W1及配線W1a之表面積變大，故可降低配線W1及配線W1a之配線間電容。進而，與上述比較例之製造步驟之情形相比，能夠以配線W1，W1a與閘極電極G1之距離、或者配線W1，W1a與O3-TEOS膜OTS之距離不變短之狀態形成配線W1，W1a，故可避免配線W1及配線W1a之對於閘極電極G1及O3-TEOS膜OTS之可靠性降低。
於本實施形態7中，係對絕緣膜IL2以低介電係數膜形成之情形進行了說明，但自避免配線W1及配線W1a與閘極電極G1之可靠性之降低、或者避免配線W1及配線W1a之對於閘極電極G1及O3-TEOS膜OTS之可靠性降低之效果而言，絕緣膜IL2並非必須以低介電係數膜形成。於此情形時，絕緣膜IL2可藉由例如氧化矽膜形成而作為絕緣膜。
關於相對插栓PL1而形成配線W1時之較佳條件，藉由設為與上述實施形態6相同之條件，而可獲得與上述實施形態6相同之效果，以外可避免配線W1及配線W1a之對於O3-TEOS膜OTS之可靠性降低。
作為本實施形態7，以將上述實施形態6之上述圖50所對應之半導體裝置之絕緣膜SO由O3-TEOS膜OTS及其上之P-TEOS膜PTS之積層膜形成的情形為一例進行了說明，但亦可將上述實施形態6之上述圖54~圖58所對應之各半導體裝置之絕緣膜SO由O3-TEOS膜OTS及其上之P-TEOS膜PTS之積層膜形成。於此情形時，亦可獲得上述實施形態 6所說明之效果，以外可避免配線W1及配線W1a之對於O3-TEOS膜OTS之可靠性降低。
以上，針對本發明者完成之發明，基於其實施形態而進行了具體說明，但本發明並不限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
[產業上之可利用性]
本發明可有效應用於半導體裝置及其製造方法。
1S‧‧‧半導體基板
CUF‧‧‧導電體膜
CNT1‧‧‧接觸孔
EX1‧‧‧較淺之雜質擴散區域
G1‧‧‧閘極電極
GI1‧‧‧閘極絕緣膜
IL1、IL2‧‧‧絕緣膜
NR1‧‧‧較深之雜質擴散區域
NS1‧‧‧n型半導體區域
NSF1‧‧‧金屬矽化物層
PBM‧‧‧障壁導電體膜
PIL‧‧‧層間絕緣膜
PL1‧‧‧插栓
PWL1‧‧‧p型井
Q1‧‧‧n通道型MISFET
SN‧‧‧絕緣膜
SO‧‧‧絕緣膜
SW1‧‧‧側壁
STI‧‧‧元件分離區域
TF‧‧‧導電體膜
W1‧‧‧配線
WBM‧‧‧障壁導電體膜
WIL1‧‧‧層間絕緣膜
WT1‧‧‧配線槽

Claims (10)

  1. 一種半導體裝置，其包含：半導體基板；第1層間絕緣膜，其係形成於上述半導體基板主表面上；第1導體部，其係形成於上述第1層間絕緣膜中，且其上表面係形成於較上述第1層間絕緣膜之上表面高之位置；第2層間絕緣膜，其係於第1層間絕緣膜上以覆蓋上述第1導體部之側面之一部分之方式而形成，且具有低於上述第1層間絕緣膜之介電係數；及第2導體部，其係向形成於上述第2層間絕緣膜之槽內嵌埋導電膜而形成，且與上述第1導體部連接；且上述第2導體部包含與上述第1導體部之上述上表面相接之第1下表面、及與上述第2層間絕緣膜相接並位於上述第1下表面之下方之第2下表面；上述第2導體部之上述第2下表面係位於較上述第1導體部之上述上表面下方之位置；上述第2導體部之上述第2下表面與上述第1層間絕緣膜分離。
  2. 如請求項1記載之半導體裝置，其中上述第1導體部自上述第1層間絕緣膜突出而形成。
  3. 如請求項1記載之半導體裝置，其中上述第2層間絕緣膜具有低於氧化矽之介電係數。
  4. 如請求項1記載之半導體裝置，其中上述第2導體部不形成於上述第1層間絕緣膜中。
  5. 如請求項1記載之半導體裝置，其中上述第2導體部係全體形成於上述第2層間絕緣膜中。
  6. 如請求項1記載之半導體裝置，其中自上述第2導體部之上述第2下表面至上述第1導體部之上述上表面為止之距離係大於自上述第1層間絕緣膜之上述上表面至上述第2導體部之上述第2下表面為止之距離。
  7. 一種半導體裝置，其包含：半導體基板；第1層間絕緣膜，其係形成於上述半導體基板之主表面上；第1導體部，其係形成於上述第1層間絕緣膜中，且其上表面係形成於較上述第1層間絕緣膜之上表面高之位置；第2層間絕緣膜，其係於第1層間絕緣膜上以覆蓋上述第1導體部之側面之一部分之方式而形成，且具有低於上述第1層間絕緣膜之介電係數；及第2導體部，其係向形成於上述第2層間絕緣膜中之槽內嵌埋導電膜而形成，且與上述第1導體部連接；且上述第2導體部係與上述第1導體部之上表面及側面之一部分相接，而不與上述第1層間絕緣膜相接。
  8. 如請求項7記載之半導體裝置，其中上述第1導體部自上述第1層間絕緣膜突出而形成。
  9. 如請求項7記載之半導體裝置，其中上述第2層間絕緣膜具有低於氧化矽之介電係數。
  10. 如請求項7記載之半導體裝置，其中上述第2半導體部係全體形成於上述第2層間絕緣膜中。
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