CN216288433U - 测试结构以及测试系统 - Google Patents

Abstract

本申请公开一种测试结构以及测试系统，能够提高检测上下层接触插塞短路时的检测准确性。所述测试结构设置在晶圆上，所述测试结构位于晶圆的第一区域内，所述测试结构包括：第一导电线路，包括设置在第一高度区域的第一接触插塞，所述第一接触插塞包括第一通孔，以及设置在所述第一通孔内的导电材料；第二导电线路，包括设置在第二高度区域的第二接触插塞，所述第二接触插塞包括第二通孔，以及设置在所述第二通孔内的导电材料；所述第一高度区域和第二高度区域沿垂直所述晶圆表面的方向邻接分布，且所述第一接触插塞和第二接触插塞在所述晶圆表面的投影的距离为预设阈值。

Description

测试结构以及测试系统

技术领域

本申请涉及半导体器件测试领域，具体涉及测试结构以及测试系统。

背景技术

现有技术中，晶圆代工厂检验生产过程是否正常，标准元器件电性能是否符合要求等时，通常是通过在划片槽中加入WAT(wafer acceptable test，晶圆准许测试)图形来进行相应测试，同时将测试结果作为质量凭证来给到客户等。

WAT图形中，有一种是用来测试接触插塞的开孔是否满足要求的图形，如图1所示。在图1所示的实施例中，设置在衬底内不同高度的第一金属层MET1和第二金属层MET2分段放置，并具有重合区域。接触插塞VIA1上下电连接所述第一金属层MET1和第二金属层MET2，从而将第一金属层MET1和第二金属层MET2连接成链条的形状。该WAT图形可以用于测试该通孔链条是否开路，此时，通过测试该WAT图形两端的第一引脚PIN1和第二引脚PIN2之间的电阻即可。此时，可以检验接触插塞VIA1的开孔是否满足工艺要求，检查是否有所述第一金属层MET1和第二金属层MET2未连接的情况。

然而，随着半导体工艺关键尺寸的不断减小，设置在衬底内位于不同高度的接触插塞之间的距离逐渐减小，很容易出现位于不同高度的接触插塞之间相接触、发生短路的情况。上述图1中所述的WAT图形无法检测这种位于不同高度的接触插塞之间短接的情况，需要一种新的方法，来检测在衬底内位于不同高度的接触插塞的短路情况。

目前晶圆厂大多采用光学检查的方式来确认位于不同高度的接触插塞的短路情况是否会发生短路。

如图2所示的WAT图形，来检测是否有上下层之间的接触插塞出现短接的情况。在图2中，为第二接触插塞VIA2和第二金属层MET2的对准图形，第一接触插塞VIA1和第二金属层MET2之间也有一个类似的对准图形。通过测量第二接触插塞VIA2相对于第二金属层MET2的偏移量，以及第一接触插塞VIA1相对于第二金属层MET2的偏移量，即可得知第一接触插塞VIA1和第二接触插塞VIA2之间的实际间距，以此判断第一接触插塞VIA1和第二接触插塞VIA2之间是否会发生短路。

然而，这种光学检查的方法是一种间接的测量方法，无法直接获得上下层接触插塞之间是否发生短路的信息。另外，光学检查有时候是人工进行检查，可能存在漏检、误检的情况。

实用新型内容

鉴于此，本申请提供一种测试结构以及测试系统，能够提高检测上下层接触插塞短路时的检测准确性。

本申请提供的一种测试结构，设置在晶圆上，所述测试结构位于晶圆的第一区域内，所述测试结构包括：第一导电线路，包括设置在第一高度区域的第一接触插塞，所述第一接触插塞包括第一通孔，以及设置在所述第一通孔内的导电材料；第二导电线路，包括设置在第二高度区域的第二接触插塞，所述第二接触插塞包括第二通孔，以及设置在所述第二通孔内的导电材料；所述第一高度区域和第二高度区域沿垂直所述晶圆表面的方向邻接分布，且所述第一接触插塞和第二接触插塞在所述晶圆表面的投影的距离为预设阈值。

可选的，所述第一导电线路还至少包括设置在所述第一高度区域内的第一图形化金属层和第二图形化金属层，所述第一接触插塞中的导电材料至少电连接所述第一图形化金属层和第二图形化金属层。

可选的，所述第二导电线路还至少包括设置在所述第二高度区域内的第三图形化金属层，所述第二接触插塞中的导电材料至少电连接所述第三图形化金属层。

可选的，所述晶圆用于制备半导体结构，所述半导体结构包括在垂直所述晶圆表面的高度上邻接设置的第一金属层、第二金属层以及第三金属层，所述第一金属层、第二金属层间形成有连接所述第一金属层和第二金属层的第一原插塞，第三金属层中形成有电连接至所述第三金属层的第二原插塞；所述第一图形化金属层、第二图形化金属层以及第三图形化金属层均由所述第一金属层、第二金属层以及第三金属层图形化形成，所述第一接触插塞为制备所述第一原插塞时形成，所述第二接触插塞为制备所述第二原插塞时形成。

可选的，所述第一导电线路包括第一主要线路以及第一分支线路，所述第一主要线路折叠弯曲设置，所述第一分支线路沿所述第一主要线路设置，与所述第一主要线路连接，且所述第一分支线路在所述晶圆表面的投影朝向所述第二导电线路设置。

可选的，所述第一分支线路的数目为多个，且各个所述第一分支线路均设置有所述第一接触插塞，所述第一主要线路上均匀分布有多个所述第一接触插塞。

可选的，所述第二导电线路包括第二主要线路以及第二分支线路，所述第二主要线路在所述晶圆表面的投影环绕所述第一导电线路在所述晶圆表面的投影，所述第二分支线路与所述第二主要线路相交，且所述第二分支线路在所述晶圆表面的投影的延伸方向朝向所述第一导电线路在所述晶圆表面的投影。

可选的，所述第二分支线路的数目为多个，且各个所述第二分支线路均设置有所述第二接触插塞，所述第二主要线路上均匀分布有多个所述第二接触插塞。

可选的，所述第一分支线路的数目与所述第二分支线路的数目相同，且所述第一分支线路与所述第二分支线路的距离小于或等于所述预设阈值。

可选的，所述第一区域包括所述晶圆的划片槽。

可选的，还包括至少两个第一连接引脚，设置在所述第一导电线路上，且两个所述第一连接引脚之间的第一导电线路为直连线路；

还包括至少一个第二连接引脚，设置在所述第二导电线路上。

本申请还提供了一种测试系统，包括所述的测试结构，以及检测模块，包括两个连接端，所述两个连接端均连接到所述第一导电线路，以获取所述第一导电线路的电学参数，和/或，一个连接端连接到所述第一导电线路，一个连接端连接到所述第二导电线路，以获取所述第一导电线路和第二导电线路之间的电学参数

可选的，所述第一导电线路上设置有至少两个第一连接引脚，两个所述第一连接引脚间的第一导电线路为直连线路；所述第二导电线路上设置有至少一个第二连接引脚；所述检测模块一端连接至所述第一连接引脚之一，另一端连接至所述第一连接引脚之另一，或连接至所述第二连接引脚。

可选的，所述检测模块包括电阻计。

本申请的测试结构以及测试系统设置了两条导电线路，以检测相邻两不同高度的通孔之间的短接问题，采用电学检测的方式直接检测，能够获取直观的电学信号来直接判断是否短接，更加准确，有效减小了漏检、误检的几率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例。

图1为现有技术中通孔链的结构示意图。

图2为现有技术中检测上下两接触插塞短接的结构示意图。

图3为本申请一实施例中所述测试结构的结构示意图。

图4为图3中所述实施例中的测试结构从A-B所示方向看去的剖面图。

图5为本申请一实施例中所述测试结构的结构示意图。

图6为本申请一实施例中所述接触插塞发生偏移时的示意图。

图7为本申请一实施例中所述测试系统的结构示意图。

图8为本申请一实施例中所述测试方法的步骤流程示意图。

具体实施方式

以下结合附图以及实施例，对所述的测试结构以及测试系统进行进一步的说明。

请参阅图3，为本申请一实施例中所述测试结构的结构示意图。

本申请提供的一种测试结构，所述测试结构设置在晶圆上，并位于晶圆的第一区域内，用于检测位于不同高度的接触插塞的短接情况。

在该实施例中，所述测试结构包括第一导电线路301和第二导电线路302，且所述第一导电线路301包括设置在第一高度区域上的第一接触插塞VIA1，所述第二导电线路302包括设置在第二高度区域上的第二接触插塞VIA2。

在该实施例中，所述第一接触插塞VIA1包括第一通孔，以及设置在所述第一通孔内的导电材料。所述第二接触插塞VIA2包括第二通孔，以及设置在所述第二通孔内的导电材料。所述导电材料包括导电金属材料。

在该实施例中，所述第一接触插塞VIA1与第二接触插塞VIA2在所述晶圆表面的投影的距离为预设阈值。只要所述第一接触插塞VIA1、第二接触插塞VIA2在形成过程中相对于预设位置发生偏移，且偏移幅度足够大，使得所述第一接触插塞VIA1与第二接触插塞VIA2在所述晶圆表面的投影相接，即会造成上下两个接触插塞的短接。或者所述第一接触插塞VIA1或第二接触插塞VIA2在形成过程中形状、尺寸相较于预设的形状、尺寸发生变化，且该种变化造成两者在所述晶圆表面的投影相接，即会造成上下两个接触插塞的短接。

在该实施例中，可以根据需要以及待测试的晶圆上形成的结构的具体尺寸要求来设置所述预设阈值的大小。所述预设阈值越小，该第一接触插塞VIA1、第二接触插塞VIA2在制备过程中能够被接受的偏移或变化的范围越小，对该上下两个接触插塞的短接的测量灵敏度就越高。

可以通过检测第一导电线路301上任意两点之间的电阻的大小，来获知该两点之间的第一导电线路301的开路情况。具体的，当给所述第一导电线路301上的两个连接引脚中的电阻无穷大时，就说明当前第一导电线路301存在开路的情况。

可以通过检测所述第一导电线路301上一点，以及第二导电线路302上一点之间的电阻的大小，即可获取所述第一导电线路301与第二导电线路302之间的短接情况。具体的，当所述第一导电线路301上一点，以及第二导电线路302上一点之间的电阻为零时，就说明所述第一导电线路301与第二导电线路302之间存在短接的情况。

在一种实施例中，为了方便进行检测，所述测试结构还包括至少两个第一连接引脚(PIN1和PIN2)，设置在所述第一导电线路301上，且两个所述第一连接引脚(PIN1和PIN2)之间的第一导电线路301为直连线路。

为了方便进行检测，所述测试结构还包括至少一个第二连接引脚PIN3，设置在所述第二导电线路302上。

请参阅图4，为图3中所述实施例中的测试结构从A-B所示方向看去的剖面图。

在该实施例中，所述第一导电线路301至少包括沿高度方向依次设置的第一图形化金属层MET1和第二图形化金属层MET2，以及至少电连接两个所述图形化金属层的第一接触插塞VIA1，所述高度方向垂直所述晶圆表面。

所述第一图形化金属层MET1和第二图形化金属层MET2之间设置有第一分隔层，所述第一分隔层可以由绝缘材料制备，所述第一接触插塞的通孔形成在该第一分隔层中。

所述第二图形化金属层MET2和第三图形化金属层MET3之间设置有第二分隔层，所述第二分隔层可以由绝缘材料制备，所述第二接触插塞的通孔形成在该第二分隔层中。

所述绝缘材料包括氧化硅，氮化硅等。实际上，在一些其他的实施例中，所述第一图形化金属层MET1和第二图形化金属层MET2也可能直接邻接设置。

在图3、图4所示的实施例中，所述第一图形化金属层MET1呈断续的线条状，且该断续的线条呈蛇形，以增大该线条的长度。所述第二图形化金属层MET2也呈断续的线条状，与所述第一图形化金属层MET1交错设置，并与所述第一图形化金属层MET1至少部分相交。所述第一接触插塞VIA1形成在该相交的区域内，以连接不同高度的第一图形化金属层MET1和第二图形化金属层MET2，实现该两个图形化金属层的电连接。

该第一图形化金属层MET1、第二图形化金属层MET2以及所述第一接触插塞VIA1共同构成所述第一导电线路301。

在图3所示的实施例中，所述第二导电线路302至少包括第三图形化金属层MET3，以及部分所述第二图形化金属层MET2。所述部分第二图形化金属层MET2还部分与所述第三图形化金属层MET3重叠，所述第二接触插塞形成在该重叠区域。并且，沿垂直所述晶圆上表面向上的方向，所述第三图形化金属层MET3、第二图形化金属层MET2、第一图形化金属层MET1依次堆叠。

在一种其他的实施例中，所述第二接触插塞一端仅与所述第三图形化金属层MET3电连接，另一端连接至其他的图形化金属层。

在一种实施例中，所述晶圆用于制备半导体结构，所述半导体结构包括在垂直所述晶圆表面的高度上邻接设置的第一金属层、第二金属层以及第三金属层，所述第一金属层、第二金属层间形成有连接所述第一金属层和第二金属层的第一原插塞，第三金属层中形成有贯穿所述第二金属层和第三金属层的第二原插塞。在所述晶圆上依次制备形成第三金属层、第二原插塞、第二金属层、第一金属层、第一原插塞。

所述第一图形化金属层MET1、第二图形化金属层MET2是图形化第一金属层、第二金属层后形成的，所述第三图形化金属层MET3是图形化所述第三金属层后形成的。所述第一接触插塞VIA1是在形成第一原插塞时形成的，所述第二接触插塞VIA2是在形成第二原插塞时形成的。

第一接触插塞VIA1的形状、尺寸以及位置偏差与所述第一原插塞的形状、尺寸以及位置偏差一一对应相同，所述第二接触插塞VIA2的形状、尺寸以及位置偏差与所述第二原插塞的形状、尺寸以及位置偏差置一一对应相同。因此，通过检测该第一接触插塞VIA1与第二接触插塞VIA2的短接情况，即可获知所述第一原插塞与第二原插塞的短接情况，从而获知所述第一原插塞和第二原插塞是否存在形状、尺寸以及位置偏差，所述半导体器件是否合格。

在一种实施例中，所述测试结构所在的第一区域包括所述晶圆的划片槽，以防止所述第一导电线路301、第二导电线路302影响形成在所述晶圆的非划片槽区域内的半导体器件的结构。实际上也可根据需要设置所述第一区域所在的具体位置。

在图3所示的实施例中，为了增大对开路以及短接的检测灵敏度，所述第二导电线路302环绕所述第一导电线路301设置，从而增大所述第一接触插塞VIA1和/或第二接触插塞VIA2存在形状、尺寸以及位置偏差时短接的可能性。

并且，在图3所示的实施例中，为了增大对开路以及短接的检测灵敏度，还设置多个所述第一接触插塞VIA1和第二接触插塞VIA2。在图3所示的实施例中，所述第一接触插塞VIA1和第二接触插塞VIA2分别均匀分布在所述第一导电线路301和第二导电线路302上。

请参阅图5，为一实施例中所述测试结构的结构示意图。

所述第一导电线路301包括第一主要线路3011以及第一分支线路3012，所述第一主要线路3011折叠弯曲设置，所述第一分支线路3012沿所述第一主要线路3011设置，与所述第一主要线路3011连接，且所述第一分支线路3012在所述晶圆表面的投影朝向所述第二导电线路302设置。

所述第一分支线路3012的数目为多个，且各个所述第一分支线路3012均设置有所述第一接触插塞VIA1，所述第一主要线路3011上均匀分布有多个所述第一接触插塞VIA1。

实际上，所述第一接触插塞VIA1也可以设置在所述第一分支线路3012的非端头位置。

在该实施例中，所述第二导电线路302包括第二主要线路3021以及第二分支线路3022，所述第二主要线路3021在所述晶圆表面的投影环绕所述第一导电线路301在所述晶圆表面的投影，所述第二分支线路3022与所述第二主要线路3021相交，且所述第二分支线路3022在所述晶圆表面的投影的延伸方向朝向所述第一导电线路301在所述晶圆表面的投影。

所述第二分支线路3022的数目为多个，且各个所述第二分支线路3022均设置有所述第二接触插塞VIA2，所述第二主要线路3021上均匀分布有多个所述第二接触插塞VIA2。

实际上，所述第二接触插塞VIA2也可以设置在所述第二分支线路3022的非端头位置。

在图5所示的实施例中，所述第二分支线路3022上设置的第二接触插塞VIA2与所述第一导电线路301上设置的第一接触插塞VIA1在晶圆表面的投影的距离等于所述预设阈值。

在该实施例中，所述第一导电线路301和第二导电线路302均分别设置有主要线路以及分支线路。由于第一接触插塞VIA1和第二接触插塞VIA2的个数更多，因此可以有效提高所述短接检测的灵敏度。实际上也可根据需要只在其中一个所述第一导电线路上设置所述分支线路。

请参阅图6，为图5中所述的实施例中所述接触插塞发生偏移时的示意图。

在该实施例中，所述第一接触插塞VIA1、第二接触插塞VIA2在形成过程中相对于原本的预设位置发生偏移，且偏移幅度使得所述第一接触插塞VIA1、第二接触插塞VIA2在所述晶圆表面的投影相接，造成了上下两个接触插塞的短接。任选所述第一导电线路301上的一点和所述第二导电线路302上的一点进行电阻测量获取的电阻值为0。

实际上，所述第一接触插塞VIA1或第二接触插塞VIA2的形状、尺寸相较于预设的形状、尺寸发生变化时，也有可能造成上下两个接触插塞的短接。

可以根据需要以及待测试的晶圆上形成的结构的具体尺寸要求来设置所述预设阈值的大小。所述预设阈值越大，该第一接触插塞VIA1、第二接触插塞VIA2在制备过程中能够被接受的偏移或变化的范围越大，对该上下两个接触插塞的短接的测量灵敏度就越低。

本申请的实施例中还提供了一种测试系统。

请参阅图7，为一实施例中所述测试系统的结构示意图。

在该实施例中，所述测试系统包括上述实施例中所述的测试结构，以及检测模块，包括两个连接端，所述两个连接端均连接到所述第一导电线路301，以获取所述第一导电线路301的电学参数，和/或，一个连接端连接到所述第一导电线路301，一个连接端连接到所述第二导电线路302，以获取所述第一导电线路301和第二导电线路302之间的电学参数。

所述第一导电线路301上设置有至少两个第一连接引脚(PIN1和PIN2)，两个所述第一连接引脚(PIN1和PIN2)间的第一导电线路301为直连线路；所述第二导电线路302上设置有至少一个第二连接引脚PIN3；所述检测模块一端连接至所述第一连接引脚(PIN1和PIN2)之一，另一端连接至所述第一连接引脚(PIN1和PIN2)之另一，或连接至所述第二连接引脚PIN3。

所述检测模块包括电阻计。所述电阻计用于测量电阻，获取第一导电线路301上任意两点的电阻，判断这两点间是否有开路，以及获取第一导电线路301与第二导电线路302上各取的一点之间的电阻，判断第一导电线路301与第二导电线路302之间是否有短接，从而判定所述第一通孔和第二通孔之间是否有短接。

本申请的实施例中还提供了一种测试方法。

请参阅图8，为一实施例中所述测试方法的步骤流程示意图。

在该实施例中，所述测试方法包括以下步骤：

步骤S101：在第一高度区域形成第一导电线路301，所述第一导电线路301上形成有第一接触插塞VIA1。

在该实施例中，所述第一导电线路301至少包括沿高度方向依次设置的第一图形化金属层MET1和第二图形化金属层MET2，以及至少贯穿两个所述图形化金属层的第一接触插塞VIA1，所述高度方向垂直所述晶圆表面。

在图4所示的实施例中，所述第一图形化金属层MET1和第二图形化金属层MET2之间设置有分隔层SEP1，该分隔层SEP1可以是绝缘层，由绝缘材料制备。所述绝缘材料包括氧化硅，氮化硅等。实际上，在一些其他的实施例中，所述第一图形化金属层MET1和第二图形化金属层MET2也可能直接邻接设置。

在图3、图4所示的实施例中，所述第一图形化金属层MET1呈断续的线条状，且该断续的线条呈蛇形，以增大该线条的长度。所述第二图形化金属层MET2也呈断续的线条状，与所述第一图形化金属层MET1交错设置，并与所述第一图形化金属层MET1至少部分相交。所述第一接触插塞VIA1形成在该相交的区域内，以连接不同高度的第一图形化金属层MET1和第二图形化金属层MET2，实现该两个图形化金属层的电连接。

该第一图形化金属层MET1、第二图形化金属层MET2以及所述第一接触插塞VIA1共同构成所述第一导电线路301。

在一种实施例中，在第一高度区域形成第一导电线路301时，包括以下步骤：图形化设置在所述第一高度区域的第一金属层以及第二金属层，所述第一金属层以及第二金属层为使用所述晶圆制备半导体时形成的第一金属层以及第二金属层，以形成第一主要线路3011以及第一分支线路3012，所述第一主要线路3011在所述晶圆表面的投影折叠弯曲设置，所述第一分支线路3012沿所述第一主要线路3011设置，并与所述第一主要线路3011连接，且所述第一分支线路3012在所述晶圆表面的投影朝向所述第二导电线路302设置。

步骤S102：在第二高度区域形成第二导电线路302，所述第二导电线路302上形成有第二接触插塞VIA2，所述第二接触插塞VIA2与所述第一接触插塞VIA1的距离为预设阈值，所述第一高度区域和第二高度区域沿垂直晶圆表面的方向邻接分布。

所述第二导电线路302至少包括第三图形化金属层MET3，所述第三图形化金属层MET3与所述第一图形化金属层MET1、第二图形化金属层MET2沿所述高度方向堆叠。

在一种实施例中，在第二高度区域形成第二导电线路302时，包括以下步骤：图形化设置在所述第二高度区域的第三金属层，所述第三金属层为使用所述晶圆制备半导体时形成的第三金属层，以形成第二主要线路3021以及第二分支线路3022，所述第二主要线路3021在所述晶圆表面的投影环绕所述第一导电线路301在所述晶圆表面的投影，所述第二分支线路3022与所述第二主要线路3021相交，且所述第二分支线路3022在所述晶圆表面的投影的延伸方向朝向所述第一导电线路301在所述晶圆表面的投影。

在一种实施例中，所述晶圆用于制备半导体结构，所述半导体结构包括在垂直所述晶圆表面的高度上邻接设置的第一金属层、第二金属层以及第三金属层，所述第一金属层、第二金属层间形成有连接所述第一金属层和第二金属层的第一原插塞，第三金属层中形成有贯穿所述第三金属层的第二原插塞。

所述第一图形化金属层MET1、第二图形化金属层MET2是图形化第一金属层、第二金属层后形成的，所述第三图形化金属层MET3是图形化所述第三金属层后形成的。所述第一接触插塞VIA1是在形成第一原插塞时形成的，所述第二接触插塞VIA2是在形成第二原插塞时形成的。

第一接触插塞VIA1的形状、尺寸以及位置偏差与所述第一原插塞的形状、尺寸以及位置偏差一一对应相同，所述第二接触插塞VIA2的形状、尺寸以及位置偏差与所述第二原插塞的形状、尺寸以及位置偏差置一一对应相同。因此，通过检测该第一接触插塞VIA1与第二接触插塞VIA2的短接情况，即可获知所述第一原插塞与第二原插塞的短接情况，从而获知所述第一原插塞和第二原插塞是否存在形状、尺寸以及位置偏差，所述半导体器件是否合格。

在该实施例中，所述第一接触插塞VIA1与第二接触插塞VIA2在所述晶圆表面的投影的距离为预设阈值。只要所述第一接触插塞VIA1、第二接触插塞VIA2在形成过程中相对于预设位置发生偏移，且偏移幅度足够大，使得所述第一接触插塞VIA1与第二接触插塞VIA2在所述晶圆表面的投影相接，即会造成上下两个接触插塞的短接。或者所述第一接触插塞VIA1或第二接触插塞VIA2在形成过程中形状、尺寸相较于预设的形状、尺寸发生变化，且该种变化造成两者在所述晶圆表面的投影相接，即会造成上下两个接触插塞的短接。

在该实施例中，可以根据需要以及待测试的晶圆上形成的结构的具体尺寸要求来设置所述预设阈值的大小。所述预设阈值越小，该第一接触插塞VIA1、第二接触插塞VIA2在制备过程中能够被接受的偏移或变化的范围越小，对该上下两个接触插塞的短接的测量灵敏度就越高。

步骤S103：检测所述第一导电线路301上的任意两点之间的电信号，从而获取对应的电性参数。

所述电性参数包括电阻。通过检测第一导电线路301上任意两点之间的电阻的大小，来获知该两点之间的第一导电线路301的开路情况。具体的，当给所述第一导电线路301上的两个连接引脚中的电阻无穷大时，就说明当前第一导电线路301存在开路的情况。

步骤S104：检测所述第二导电线路302上一点，以及所述第一导电线路301上一点之间的电信号，从而获取对应的电性参数。

通过检测所述第一导电线路301上一点，以及第二导电线路302上一点之间的电阻的大小，即可获取所述第一导电线路301与第二导电线路302之间的短接情况。具体的，当所述第一导电线路301上一点，以及第二导电线路302上一点之间的电阻为零时，就说明所述第一导电线路301与第二导电线路302之间存在短接的情况。

步骤S105：基于所述电性参数获取测试结果。

所述测试结果包括：所述第一接触插塞VIA1和第二接触插塞VIA2之间无短接，或所述第一接触插塞VIA1和第二接触插塞VIA2之间有短接。

本申请的实施例中的测试结构在保留原有的接触插塞开路检测功能的基础上，增加不同层的测试图形，通过测量所述测试图形的电阻，可同时实现对上下层接触插塞的短路的检测，实现了采用电学方法来检查上下层接触插塞之间是否发生短路，更加直接，且不容易发生漏检，误检的情况。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种测试结构，其特征在于，设置在晶圆上，所述测试结构位于晶圆的第一区域内，所述测试结构包括：

第一导电线路，包括设置在第一高度区域的第一接触插塞，所述第一接触插塞包括第一通孔，以及设置在所述第一通孔内的导电材料；

第二导电线路，包括设置在第二高度区域的第二接触插塞，所述第二接触插塞包括第二通孔，以及设置在所述第二通孔内的导电材料；

所述第一高度区域和第二高度区域沿垂直所述晶圆表面的方向邻接分布，且所述第一接触插塞和第二接触插塞在所述晶圆表面的投影的距离为预设阈值。

2.根据权利要求1所述的测试结构，其特征在于，所述第一导电线路还至少包括设置在所述第一高度区域内的第一图形化金属层和第二图形化金属层，所述第一接触插塞中的导电材料至少电连接所述第一图形化金属层和第二图形化金属层；

所述第二导电线路还至少包括设置在所述第二高度区域内的第三图形化金属层，所述第二接触插塞中的导电材料至少电连接所述第三图形化金属层。

3.根据权利要求2所述的测试结构，其特征在于，所述第一区域包括所述晶圆的划片槽；

所述晶圆用于制备半导体结构，所述半导体结构包括在垂直所述晶圆表面的高度上邻接设置的第一金属层、第二金属层以及第三金属层，所述第一金属层、第二金属层间形成有连接所述第一金属层和第二金属层的第一原插塞，第三金属层中形成有电连接所述第三金属层的第二原插塞；

所述第一图形化金属层、第二图形化金属层以及第三图形化金属层均由所述第一金属层、第二金属层以及第三金属层图形化形成，所述第一接触插塞为制备所述第一原插塞时形成，所述第二接触插塞为制备所述第二原插塞时形成。

4.根据权利要求1所述的测试结构，其特征在于，所述第一导电线路包括第一主要线路以及第一分支线路，所述第一主要线路折叠弯曲设置，所述第一分支线路沿所述第一主要线路设置，与所述第一主要线路连接，且所述第一分支线路在所述晶圆表面的投影朝向所述第二导电线路设置。

5.根据权利要求4所述的测试结构，其特征在于，所述第一分支线路的数目为多个，且各个所述第一分支线路均设置有所述第一接触插塞，所述第一主要线路上均匀分布有多个所述第一接触插塞。

6.根据权利要求1所述的测试结构，其特征在于，所述第二导电线路包括第二主要线路以及第二分支线路，所述第二主要线路在所述晶圆表面的投影环绕所述第一导电线路在所述晶圆表面的投影，所述第二分支线路与所述第二主要线路相交，且所述第二分支线路在所述晶圆表面的投影的延伸方向朝向所述第一导电线路在所述晶圆表面的投影。

7.根据权利要求6所述的测试结构，其特征在于，所述第二分支线路的数目为多个，且各个所述第二分支线路均设置有所述第二接触插塞，所述第二主要线路上均匀分布有多个所述第二接触插塞。

8.根据权利要求1所述的测试结构，其特征在于，还包括至少两个第一连接引脚，设置在所述第一导电线路上，且两个所述第一连接引脚之间的第一导电线路为直连线路；

还包括至少一个第二连接引脚，设置在所述第二导电线路上。

9.一种测试系统，其特征在于，包括如权利要求1至8中任一项所述的测试结构，以及：

检测模块，包括两个连接端，所述两个连接端均连接到所述第一导电线路，以获取所述第一导电线路的电学参数，和/或，一个连接端连接到所述第一导电线路，一个连接端连接到所述第二导电线路，以获取所述第一导电线路和第二导电线路之间的电学参数。

10.根据权利要求9所述的测试系统，其特征在于，所述检测模块包括电阻计；所述第一导电线路上设置有至少两个第一连接引脚，两个所述第一连接引脚间的第一导电线路为直连线路；

所述第二导电线路上设置有至少一个第二连接引脚；

所述检测模块一端连接至所述第一连接引脚之一，另一端连接至所述第一连接引脚之另一，或连接至所述第二连接引脚。

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