KR100823695B1 - 집적회로의 허용 공정오차 검사용 테스트 구조물 및 이를이용한 허용 공정오차 검사 방법 - Google Patents

집적회로의 허용 공정오차 검사용 테스트 구조물 및 이를이용한 허용 공정오차 검사 방법 Download PDF

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    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

접지성 및 비접지성 도전라인 사이에 사이즈를 달리하는 다양한 보조패턴이 구비된 테스트 구조물 및 이를 이용하여 신속하게 용이하게 공정오차를 확인할 수 있는 방법이 개시된다. 테스트 구조물은 기판 상에서 접지된 다수의 접지성 도전라인과 접지성 도전라인으로부터 일정 거리만큼 이격되며 기판 상에서 전기적으로 고립되는 다수의 비접지성 도전라인 및 상기 접지성 도전라인과 비접지성 도전라인 사이에 배치되며 서로 다른 사이즈를 갖는 다수의 보조패턴을 포함한다. 전위편차(voltage contrast) 방법을 이용하여 불량을 모두 검출하고 검출된 각 불량에 대응하는 보조패턴의 사이즈를 서로 비교하여 집적회로 제조공정의 허용 공정오차(allowable process margin)를 신속하고 용이하게 확인할 수 있다.

Description

집적회로의 허용 공정오차 검사용 테스트 구조물 및 이를 이용한 허용 공정오차 검사 방법 {Test structure for identifying an allowable processing margin for an integrated circuit and method of identifying the allowable processing margin using the same}
도 1은 종래의 전위 편차용 테스트 구조물 및 이를 이용한 결함 검사방법을 나타내는 개념도이다.
도 2는 본 발명의 일실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 3은 도 2의 A부분을 확대한 도면으로서, 측정용 검출유닛에 배치된 보조패턴(200)을 상세하게 나타내고 있다.
도 4는 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 5는 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 6a 및 도 6b는 상기 도전성 연결부재와 상기 제4 보조 도전라인 사이의 공정오차를 개념적으로 나타내는 개념도이다.
도 7은 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 8은 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 9는 본 발명의 일실시예에 의한 집적회로의 허용 공정오차를 검사하는 방법을 나타내는 흐름도이다.
도 10은 본 발명의 일실시예에 의한 상기 공정결함을 검사하는 단계를 나타내는 흐름도이다.
도 11은 도 2에 도시된 보조패턴을 이용하여 생성된 신호 이미지들을 나타내는 개념도이다.
도 12는 본 발명의 다른 실시예에 의한 상기 공정결함을 검사하는 단계를 나타내는 흐름도이다.
도 13은 도 8에 도시한 테스트 구조물에 대하여 이차전자에 의한 전위편차를 이용하여 생성한 신호 이미지를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
120: 비접지성 도전라인 130: 검출유닛
132: 측정용 검출유닛 134: 기준용 검출유닛
140: 접지성 도전라인200: 보조패턴 210: 제1 보조 도전라인
220: 제2 보조 도전라인 230: 제3 보조 도전라인
242,262: 제1 도전성 연결부재 244,264: 제2 도전성 연결부재
250: 제4 보조 도전라인 260: 돌출부
270: 추가 도전라인
700: 측정수단 800: 기판
900: 테스트 구조물
본 발명은 집적회로의 허용 공정오차 검사용 테스트 구조물 및 이를 이용한 허용 공정오차 검사방법에 관한 것으로서, 보다 상세하게는 사이즈를 달리하는 다수의 보조패턴을 구비하는 전위 편차(voltage contrast)용 테스트 구조물 및 이를 이용한 공정마진의 검사방법에 관한 것이다.
최근 반도체 집적회로의 집적도가 향상됨에 따라 반도체 소자의 선폭(design rule), 접촉영역(contact area) 또는 임계치수(critical dimension) 등은 지속적으로 감소되고 있으며, 이에 따라 기판 상에 형성되는 전자회로는 점점 복잡해지고 동일한 영역의 기판에 대한 회로 밀집도(circuit packing density)는 점점 증가하고 있다. 높은 회로 밀집도는 각 단위공정에서 높은 조작 정밀도(operation precision)를 요구하며, 이에 따라 전자회로에 포함된 결함을 검출하기 위한 검출기술도 점점 정교해지고 있다.
결함 검출의 정확도와 효율을 제고하기 위해, 테스트 칩(chip)에 구현되어 다수의 시험용 소자 그룹(Test Element Group, TEG)을 구비하는 테스트 구조물(Test Structure)을 이용하여 집적회로를 제조하는 공정이 수행되는 동안 인-라 인(in-line) 방식에 의해 집적회로의 결함을 검출하는 TEG 검사기술(TEG inspection technology)이 제안되었다. 그러나, 상기 TEG 검사기술은 전기적 방식으로 수행되어 집적회로 내부에 형성된 결함의 유무만 판정할 수 있을 뿐, 결함의 종류와 위치 및 원인에 대한 정보를 제공할 수 없는 문제점이 있었다.
이와 같은 종래 TEG 검사기술의 문제점을 개선하기 위해 전기적 방식을 대체하여 전자 선(electron beam)이나 이온 빔(ion beam)과 같은 하전입자(charged particle)를 주사하여 TEG의 전위 편차(voltage contrast)에 관한 이미지를 수득하고, 정상 상태의 전위 편차에 관한 이미지와 비교하여 결함을 검사하는 전위 편차검사 기술(voltage contrast inspection technology)이 알려져 있다. 이와 같은 전위편차 검사기술에 의하면, 집적회로의 내부에 형성된 결함의 종류와 위치 및 원인에 대한 정보를 정확하게 알 수 있다.
예를 들면, 미국공개특허 제2003-1598호(양도인: KLA-Tencor Co. USA)는 접지된 도전라인(grounded conductive line)과 접지되지 않은 도전라인(floating conductive line)을 구비하는 테스트 구조물로부터 방출된 이차전자(secondary electron)를 검출하고 검출된 이차전자의 밀도에 근거한 상기 접지 도전라인 및 비접지 도전라인의 전위편차를 이용하여 TEG의 결함을 검사한다. 이때, 단선(opening)이나 단락(short)과 같은 전기적 결함(electrical defect) 뿐만 아니라 회로패턴의 형상 이상과 같은 물리적 결함(physical defect)도 함께 검사할 수 있다.
도 1은 종래의 전위 편차용 테스트 구조물 및 이를 이용한 결함 검사방법을 나타내는 개념도이다.
도 1을 참조하면, 종래의 전위편차용 테스트 구조물(10)은 다수의 접지성 도전라인(grounded conductive line, 12)과 다수의 비접지성 도전라인(floating conductive line, 14)을 포함한다. 예를 들면, 상기 접지성 도전라인(12)은 콘택에 의해 기판에 접지된 금속배선일 수 있으며, 상기 비접지성 도전라인(14)은 상기 금속배선과 유전막에 의해 전기적으로 절연된 도전라인일 수 있다.
상기 접지성 도전라인(12) 및 비접지성 도전라인(14)을 포함하는 테스트 구조물(10)의 평면으로 전자 빔(electron beam)을 주사하여 상기 테스트 구조물(10)에 포함된 결함을 검사한다.
테스트 구조물(10)에 포함된 결함은 상기 전자 빔을 상기 도전라인(12, 14)과 수직한 방향으로 주사하여 결함을 검출하는 검출 스캔(Assessment scan)과 검출된 결함의 위치를 확인하기 위하여 특정 도전라인을 따라 주사되는 확인 스캔(Identification scan)을 통하여 그 종류 및 위치가 특정된다.
상기 테스트 구조물(10)의 상부로 전자 빔을 조사하면, 상기 접지성 도전라인(12)으로부터 이차전자(secondary electrons)가 발생하며 발생된 접지성 도전라인은 접지선을 향하여 원활한 전자흐름(electron flow)이 형성된다. 상기 전자흐름은 디텍터에 상대적으로 큰 전위편차로 감지된다. 즉, 결함을 구비하고 있지 않는 접지성 도전라인(12)에 관한 전위편차는 상대적으로 커지게 되며 이를 시각적으로 표현한 전위편차 이미지(20)에 의하면 접지성 도전라인(12)에 대응하는 제1 부분(22)이 밝게 표시된다(이하 명부(bright portion)). 한편, 비접지성 도전라 인(14)은 전기적으로 고립되어(isolated) 있으므로 전자 빔에 의해 이차전자가 발생하더라도 전자흐름을 형성할 수 없다. 따라서, 결함을 구비하고 있지 않는 비접지성 도전라인(14)의 전위편차는 상대적으로 작아지며, 비접지성 도전라인(14)에 대응하는 전위편차 이미지(20)의 제2 부분(24)은 상대적으로 어둡게 표시된다(이하 암부(dark portion)).
상기 테스트 구조물(10)은 접지성 도전라인(12)과 비접지성 도전라인(14)이 일정한 간격을 갖고 교호적으로 배열되도록 형성되므로, 결함을 포함하고 있지 않는 테스트 구조물에 대한 전위편차 이미지(20)의 명부 및 암부(22,24)도 일정한 주기를 갖고 교호적으로 나타난다. 따라서, 상기 검출 스캔을 통하여 명부 및 암부(22,24)의 주기성이 파괴되는 지점을 확인하면 상기 지점에 대응하는 도전라인에 존재하는 결함을 검출할 수 있다.
예를 들면, 서로 이웃하는 접지성 도전라인 및 비접지성 도전라인 사이에 단락(short)이 발생하면, 비접지성 도전라인은 접지성 도전라인을 통하여 전기적으로 접지되므로, 단락된 비접지성 도전라인에 대한 전위편차 이미지는 도 1의 A부분에 표시된 바와 같이 암부로 표시되어야 함에도 불구하고 명부로 표시된다. 또한, 접지성 도전라인의 일부에 개구(opening)가 형성된 경우에는, 상기 개구에 의해 도전라인의 일부가 전기적으로 고립되므로 비접지성 도전라인과 동일하게 된다. 따라서, 개구가 포함된 접지성 도전라인에 대응하는 전위편차 이미지는 도 1의 B부분에 표시된 바와 같이 명부로 표시되어야 함에도 불구하고 암부로 표시된다.
이어서, 결함이 존재하는 도전라인을 따라 확인 스캔을 수행함으로써 검출된 결함의 위치와 원인을 확인할 수 있다. 상기 확인 스캔은 집속 이온 빔(Focused Ion Beam, FIB) 유닛 및 주사 전자 빔(scanning electron beam) 유닛을 포함하는 분석 장비를 이용하여 도전라인에서 검출된 결함의 위치와 원인을 분석한다.
상기 테스트 구조물(10)에 대한 검출 스캔 및 확인 스캔은 반도체 소자를 제조하는 각 단위공정에서 실시간으로 수행함으로써 소자의 단위 제조공정과 동시에 검사공정을 수행할 수 있다.
그러나, 이와 같은 종래의 검사공정은 제조공정 중에 발생한 결함에 대한 정보는 비교적 정확하게 알려주지만, 각 단위공정을 수행하기 위한 공정마진에 대한 정보는 전혀 제공하지 못하고 있다.
집적회로의 수율을 저하시키는 결함은 크게 파티클이나 보이드에 의해 발생하는 임의 결함(random defect)과 회로 패턴(layout)의 불완전한 전사(print)에 기인한 구조적 결함(system defect)으로 크게 구별된다. 상기 임의결함은 집적회로를 제조하는 단위공정을 수행하는 중에 의도하지 않게 발생하는 결함을 의미하는 것으로서 제조공정 중에 임의로 발생하는 파티클이나 보이드에 의해 발생하는 전기적 혹은 물리적 결함(electrical/physical defect)을 포함한다.
이와 대조적으로, 상기 구조적 결함은 임의의 단위 공정을 수행하여 형성된 패턴이 설계상의 회로패턴(layout)과 불일치하여 발생하는 결함으로서 집적회로를 제조하기 위한 각 단위공정이 허용할 수 있는 평균적인 공정 정밀도에 의해 결정되는 결함이다. 공정을 수행하는 시스템의 구조적 특징은 동일함에도 불구하고 축소된 선폭(critical dimension, CD)을 갖는 회로패턴을 형성하는 경우, 기판에 대한 회로패턴의 전사도(printability)는 감소하고 불량의 가능성은 그만큼 증가한다. 반도체 소자의 집적도 증가에 따라 각 단위공정은 더욱 정밀하게 수행될 것을 요구하므로 상기와 같은 구조적 결함의 가능성은 더욱 증대한다.
그러나, 상술한 바와 같은 종래의 불량 검사공정은 이미 생성된 임의결함의 검출에는 유용하지만, 선폭 감소에 따라 발생가능성이 더욱 증가하고 있는 구조적 결함 가능성에 관해서는 아무런 정보도 제공하지 못하는 문제점이 있다.
상기 임의결함은 공정수행 과정에서 이미 생성된 결함이므로 결함검사는 생성된 임의결함을 검출하는 것을 목적으로 한다. 그러나, 상기 구조적 결함은 설계패턴이 기판 상에 정확하게 전사되지 않는 결함이므로 결함검사는 설계패턴의 전사에 관한 정확한 공정마진을 확보하는 것을 목적으로 한다.
집적회로의 집적도 증가와 선폭의 감소에 따라 집적회로의 수율을 저하시키는 원인으로서 상기 임의결함뿐만 아니라 구조적 결함이 중요한 역할을 하고 있음에도 불구하고 구조적 결함을 결정하는 공정마진을 검사하기 위한 검사방법은 현재까지 제시되지 않고 있다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 임의결함을 검사하기 위한 테스트 구조물 및 검사방법을 개량하여 신속하고 용이하게 집적회로 제조용 공정의 공정마진을 검사하기 위한 테스트 구조물 및 이를 이용한 공정 마진 검사방법을 제안한다.
구체적으로, 본 발명의 목적은 집적회로의 구조적 결함을 야기하는 공정마진 을 확인하기 위한 테스트 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기 테스트 구조물을 이용하여 집적회로의 구조적 결함을 방지할 수 있는 공정마진을 용이하게 확인할 수 있는 테스트 구조물의 검사방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 테스트 구조물은 기판 상에 위치하여 상기 기판으로 접지된 다수의 접지성 도전라인, 상기 접지성 도전라인으로부터 제1 거리만큼 이격되며 상기 기판 상에서 전기적으로 고립되는 다수의 비접지성 도전라인 및 상기 접지성 도전라인과 비접지성 도전라인 사이의 전위편차(voltage contrast)를 이용하여 집적회로 제조공정의 허용 공정오차(allowable process margin)를 확인할 수 있는 다수의 보조패턴을 포함한다.
일실시예로서, 상기 다수의 접지성 및 비접지성 도전라인은 개구 불량(opening defect)을 갖지 않으며 제1 방향을 따라 서로 교호적으로 배치되고, 하나의 접지성 도전라인과 하나의 비접지성 도전라인으로 구성되어 공정결함의 유무를 확인할 수 있는 다수의 검출유닛이 제1 거리만큼 이격되어 상기 제1 방향을 따라 배열되며, 상기 제1 거리에 의해 상기 접지성 및 비접지성 도전라인 사이의 전기적 단락을 방지하기 위한 단락 방지영역이 형성된다. 상기 다수의 검출유닛은 상기 단락 방지 영역에 상기 보조패턴이 위치하는 다수의 측정용 검출유닛과 상기 단락방지 영역에 상기 보조패턴이 위치하지 않고 상기 측정용 검출유닛으로부터 검출된 신호를 비교하기 위한 기준 신호를 발생하는 다수의 기준용 검출유닛을 포함하 며, 상기 측정용 검출유닛과 상기 기준용 검출유닛은 상기 제1 거리만큼 이격되어 서로 교호적으로(alternately) 배치된다.
상기 측정용 검출유닛의 각각에 배치된 상기 보조패턴은 상기 접지성 도전라인으로부터 상기 비접지성 도전라인을 향하여 상기 제1 거리보다 작게 연장된 적어도 하나의 제1 보조 도전라인 및 상기 비접지성 도전라인으로부터 상기 접지성 도전라인을 향하여 상기 제1 거리보다 작게 연장된 적어도 하나의 제2 보조 도전라인을 구비하여 상기 제1 보조 도전라인 및 제2 보조 도전라인이 서로 제2 거리만큼 이격되어 평행하게 배열되며, 상기 보조패턴은 서로 다른 사이즈를 갖는다. 이때, 상기 보조패턴은 상기 보조 도전라인의 폭 및 상기 보조 도전라인들 사이의 간격인 제2 거리의 합에 대응하는 피치는 일정하게 유지되고, 상기 보조 도전라인의 폭 또는 상기 제2 거리는 각 측정용 검출유닛별로 서로 다르게 되도록 배치된다.
상기 보조패턴은 상기 제1 및 제2 보조 도전라인의 사이에서 상기 제1 및 제2 보조 도전라인과 나란하게 배치되고 제1 단부는 상기 제1 보조 도전라인의 단부와 연결되고 상기 제1 단부와 대응하는 제2 단부는 상기 제2 보조 도전라인의 단부와 연결되는 제3 보조 도전라인을 더 포함할 수 있다. 이때, 상기 제3 보조 도전라인은 상기 제1 및 제2 보조 도전라인과 각각 제3 거리로 이격되어 제1 내지 제3 보조 도전라인들 사이의 전기적 단락을 방지하며, 상기 보조패턴은 상기 제3 보조 도전라인의 폭 및 상기 제3 보조 도전라인과 상기 제1 또는 제2 보조 도전라인 사이의 이격거리인 제3 거리의 합에 대응하는 피치는 일정하게 유지되고, 상기 제3 보조 도전라인의 폭 또는 상기 제3 거리는 각 측정용 검출유닛별로 서로 다르게 배치 된다.
상기 보조패턴들의 각각은 상기 제1 보조 도전라인과 전기적으로 연결된 제1 콘택 플러그, 상기 제2 보조 도전라인과 전기적으로 연결된 제2 콘택 플러그 및 상기 제1 및 제2 콘택 플러그와 전기적으로 연결된 제4 보조 도전라인을 더 포함할 수 있으며, 상기 제4 보조 도전라인은 상기 제1 또는 제2 콘택 플러그의 주변부와의 이격거리가 상기 측정용 검출유닛 별로 서로 다르게 배치된다.
상기 측정용 검출유닛의 각각에 배치된 상기 보조패턴은 상기 접지성 도전라인 또는 상기 비접지성 도전라인으로부터 상기 단락방지 영역으로 돌출한 돌출부를 포함하며, 상기 돌출부는 각 측정용 검출 유닛별로 서로 다른 사이즈를 갖는다.
상기 접지성 도전라인 및 상기 비접지성 도전라인과 각각 전기적으로 연결되어 상기 접지성 도전라인 및 비접지성 도전라인을 통하여 흐르는 직류 전류를 측정하기 위한 측정수단을 더 포함할 수 있다.
상기 각 보조패턴은 상기 접지성 도전라인과 전기적으로 연결되는 제1 도전성 연결부재, 상기 제1 도전성 연결부재와 이격거리만큼 이격되어 위치하며 상기 비접지성 도전라인과 전기적으로 연결되는 제2 도전성 연결부재 및 상기 제1 및 제2 도전성 연결부재와 전기적으로 접촉하는 도전라인을 포함하며, 하나의 접지성 도전라인과 하나의 비접지성 도전라인으로 구성되어 상기 공정오차를 확인할 수 있는 다수의 검출유닛이 라인간격만큼 이격되어 배열될 수 있다. 상기 다수의 검출유닛은 상기 제1 도전성 연결부재 및 제2 도전성 연결부재가 표준 이격거리만큼 이격되어 결함발생을 판단하기 위한 기준신호를 발생하는 기준용 검출유닛 및 상기 제1 도전성 연결부재 및 제2 도전성 연결부재가 측정 이격거리만큼 이격되어 상기 공정 허용오차를 확인하기 위한 측정신호를 발생하는 측정용 검출유닛을 포함하며, 상기 측정용 검출유닛과 기준용 검출유닛은 상기 라인간격만큼 이격되어 서로 교호적으로(alternately) 배치된다. 이때, 상기 보조패턴의 도전라인은 동일한 사이즈를 가지며 상기 보조패턴의 상기 측정용 이격거리는 각 측정용 검출유닛 별로 상이하게 배치된다.
일실시예로서, 상기 보조패턴은 상기 기판 상에서 10개 내지 20개/㎛2 의 밀도로 분포할 수 있다.
상기한 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 테스트 구조물의 검사방법을 개시한다. 접지된 다수의 접지성 도전라인, 상기 접지성 도전라인으로부터 이격되며 전기적으로 고립되는 다수의 비접지성 도전라인, 및 상기 접지성 도전라인 및 비접지성 도전라인과 연결되고 서로 다른 사이즈를 갖는 다수의 보조패턴이 배열된 테스트 구조물의 상부로 전하를 띤 입자성 빔(charged particle beam)을 조사한다. 이어서, 상기 입자성 빔에 의해 상기 접지성 도전라인 및 비접지성 도전라인으로부터 발생하는 신호를 검출하여 상기 보조패턴의 공정결함을 검사하고, 공정결함이 검출된 각 보조패턴의 사이즈를 확인하여 공정결함을 방지할 수 있는 허용 공정오차를 결정한다. 상기 입자성 빔은 전자 빔(electron beam)을 포함한다.
일실시예로서, 상기 공정결함을 검사하는 단계는 하나의 접지성 도전라인 및 하나의 비접지성 도전라인으로 구성된 검출유닛 단위로 상기 다수의 접지성 도전라인 및 비접지성 도전라인을 분류하고 상기 보조패턴이 배치된 검출유닛 및 상기 보조패턴이 배치되지 않은 검출유닛을 각각 측정용 검출유닛 및 기준용 검출유닛으로 구분하는 단계를 포함한다. 이어서, 상기 측정용 검출유닛 및 상기 기준용 검출유닛으로부터 검출된 신호에 대응하는 측정용 신호 이미지 및 기준용 신호 이미지를 생성하고, 상기 측정용 신호 이미지가 상기 기준용 신호 이미지와 일치하지 않으면, 상기 측정용 검출유닛을 불량 유닛으로 분류하고 불량유닛에 배치된 보조패턴을 결함패턴으로 인식한다.
일실시예로서, 상기 측정용 신호 이미지 및 기준용 신호 이미지는 상기 전자빔에 의해 발생된 이차전자를 검출하여 생성된다. 상기 전자 빔의 주사에 의해 상기 접지성 도전라인 및 비접지성 도전라인으로부터 발생하는 이차전자를 검출하고, 상기 이차전자에 의해 형성되는 상기 접지성 도전라인 및 비접지성 도전라인에서의 전위편차를 수득한다. 이어서, 상기 접지성 도전라인 및 비접지성 도전라인의 각각에 대응하는 전위편차를 시각적으로 표시한다. 이때, 상기 측정용 검출유닛 및 기준용 검출유닛은 서로 교호적으로 구분되어 상기 측정용 신호 이미지와 상기 기준용 신호 이미지는 서로 이웃하여 교호적으로 표시될 수 있다. 상기 결함패턴은 상기 기준용 신호 이미지로부터 상기 측정용 신호 이미지를 차감하여 생성한다. 이때, 상기 불량유닛을 따라 흐르는 직류전류를 측정하여 발생한 불량의 정도를 평가할 수 있다.
상기 허용 공정오차는 상기 결함 패턴의 각 사이즈를 저장하고 동일한 단위 를 기준으로 서로 비교하여 최대값 혹은 최소값으로 결정된다. 일실시예로서, 상기 보조패턴은 상기 접지성 도전라인으로부터 상기 비접지성 도전라인을 향하여 연장된 제1 보조 도전라인 및 상기 비접지성 도전라인으로부터 상기 접지성 도전라인을 향하여 연장된 제2 보조 도전라인을 구비하여 상기 제1 보조 도전라인 및 제2 보조 도전라인이 상기 접지성 도전라인 및 비접지성 도전라인 사이의 영역에서 서로 제1 이격거리만큼 이격되어 평행하게 배열되며, 상기 결함패턴의 사이즈는 상기 제1 및 제2 보조 도전라인의 폭 및 상기 제1 이격거리를 포함할 수 있다. 이때, 상기 보조패턴은 상기 제1 및 제2 보조 도전라인의 사이에서 상기 제1 및 제2 보조 도전라인과 나란하게 배치되고 제1 단부는 상기 제1 보조 도전라인의 단부와 연결되고 상기 제1 단부와 대응하는 제2 단부는 상기 제2 보조 도전라인의 단부와 연결되며 상기 제1 및 제2 보조 도전라인과 제2 이격거리만큼 이격되어 평행하게 배열되며, 상기 결함패턴의 사이즈는 상기 제3 보조 도전라인의 폭 및 제2 이격거리를 포함할 수 있다. 다른 실시예로서, 상기 보조패턴은 상기 제1 보조 도전라인과 전기적으로 연결된 제1 콘택 플러그, 상기 제2 보조 도전라인과 전기적으로 연결된 제2 콘택 플러그 및 상기 제1 및 제2 콘택 플러그와 전기적으로 연결된 제4 보조 도전라인을 더 포함할 수 있으며, 상기 결함패턴의 사이즈는 상기 제1 또는 제2 콘택 플러그의 주변부와 상기 제4 보조 도전라인의 주변부와의 상대거리를 포함할 수 있다.
일실시예로서, 상기 공정결함을 검사하는 단계는, 라인에 대한 개구의 허용 공정오차를 확인하기 위해 응용될 수 있다. 하나의 접지성 도전라인 및 하나의 비접지성 도전라인으로 구성된 검출유닛 단위로 상기 다수의 접지성 도전라인 및 비 접지성 도전라인을 분류하고 상기 접지성 도전라인과 전기적으로 연결된 제1 도전성 연결부재 및 상기 비접지성 도전라인과 전기적으로 연결된 제2 도전성 연결부재가 표준 이격거리만큼 이격된 기준용 검출유닛 및 상기 제1 및 제2 도전성 연결부재가 측정 이격거리만큼 이격된 측정용 검출유닛으로 구분한다. 이어서, 상기 측정용 검출유닛 및 상기 기준용 검출유닛으로부터 검출된 신호에 대응하는 측정용 신호 이미지 및 기준용 신호 이미지를 생성하고, 상기 측정용 신호 이미지가 상기 기준용 신호 이미지와 일치하지 않으면, 상기 측정용 검출유닛을 불량으로 인식하고 불량 검출유닛에 배치된 보조패턴을 결함패턴으로 확인한다.
이때, 상기 라인에 대한 개구의 허용 공정오차는 상기 결함 패턴의 각 측정 이격거리를 저장하고 서로 비교하여 최대값 혹은 최소값으로 결정한다.
본 발명에 의하면, 집적회로의 제조공정 중에 발생한 임의결함을 검사하기 위한 결함검사용 테스트 구조물에 서로 다른 사이즈의 공정변수를 갖는 보조패턴을 다수개 배치하여 한 번의 테스트에 의해 결함이 발생한 공정변수와 결함이 발생하지 않는 공정변수를 동시에 알 수 있다. 따라서, 집적회로를 제고하기 위한 각 단위공정에 대한 허용가능한 공정오차의 범위를 짧은 시간에 용이하게 확인할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 하기의 실시예들은 예시적으로 제시된 것으로서 본 발명이 하기의 실시예들에 제한되는 것이 아님은 자명하며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양한 다른 형태로 구현할 수 있음은 자명하다.
전위편차용 테스트 구조물
도 2는 본 발명의 일실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 2를 참조하면, 본 발명의 일실시예에 의한 전위편차용 테스트 구조물(900)은 기판(800) 상에 형성된 다수의 접지성 도전라인(120)과 상기 접지성 도전라인(120)으로부터 제1 거리만큼 이격된 비접지성 도전라인(140) 및 상기 접지성 도전라인(120)과 비접지성 도전라인(140) 사이의 전위편차(voltage contrast)를 이용하여 집적회로 제조공정의 허용 공정오차(allowable process margin)를 확인할 수 있는 다수의 보조패턴(200)을 포함한다.
상기 기판(800)은 반도체 소자를 제조하기 위한 실리콘 웨이퍼 또는 평판표시장치용 집적회로를 제조하기 위한 유리 기판을 포함한다. 일실시예로서, 상기 웨이퍼의 표면은 다수의 다이 어레이(die array)로 구분되고, 상기 각 다이 어레이는 설계 패턴이 전사되어 회로패턴이 형성되는 전사 다이와 상기 테스트 구조물이 형성되는 테스트 다이를 포함한다. 상기 테스트 구조물은 상기 설계 패턴과 동시에 형성되며 상기 접지성 도전라인 및 비접지성 도전라인에 대한 전위편차를 이용한 결함검사는 상기 테스트 구조물(900)에 대해서만 수행될 수 있다.
이때, 상기 접지성 도전라인(120)과 비접지성 도전라인(140)은 상기 기판 상에 적층된 서로 다른 도전성 라인을 포함한다. 예를 들면, 상기 접지성 도전라 인(120)은 기판과 전기적으로 연결되어 기판으로 접지된 콘택 플러그를 포함하며, 상기 비접지성 도전라인(140)은 상기 콘택 플러그와 층간 절연막에 의해 전기적으로 분리되는 금속배선을 포함한다.
일실시예로서, 상기 다수의 접지성 및 비접지성 도전라인(120,140)은 개구 불량(opening defect)을 갖지 않을 정도의 충분한 폭을 갖고 제1 방향을 따라 서로 교호적으로 배치된다. 또한, 상기 접지성 도전라인(120)과 비접지성 도전라인(140) 사이의 전기적 단락을 방지할 수 있을 만큼 충분한 제1 거리(D1)로 이격되어 위치한다. 따라서, 상기 다수의 접지성 도전라인(120) 및 비접지성 도전라인(140)을 형성하는 공정에서 임의적으로 발생할 수 있는 공정결함은 포함하지 않는다.
상기 다수의 접지성 도전라인(120) 및 비접지성 도전라인(140)은 제1 방향을 따라 서로 교호적으로 배치되며, 상기 접지성 도전라인(120)과 비접지성 도전라인(140) 사이에는 상기 제1 거리(D1)에 의해 전기적 단락이 방지되는 단락 방지영역(S)이 형성된다.
상기 다수의 접지성 도전라인(120)과 비접지성 도전라인(140)은 하나의 접지성 도전라인과 하나의 비접지성 도전라인으로 구성되는 한 쌍의 도전라인을 갖는 다수의 검출유닛(130)으로 분류된다. 상기 검출유닛(130)은 상기 접지성 도전라인(120)과 비접지성 도전라인(140)의 전위편차를 이용하여 상기 보조패턴의 공정결함을 검출하기 위한 공정의 단위유닛으로 이용된다. 따라서, 상기 테스트 구조물(900)은 상기 제1 방향를 따라 단락 방지영역(S)만큼 이격된 다수의 검출유닛(130)이 구비한다.
일실시예로서, 상기 검출유닛(130)은 상기 단락 방지영역(S)에 상기 보조패턴이 위치하는 다수의 측정용 검출유닛(132)과 상기 단락 방지영역(S)에 상기 보조패턴이 위치하지 않는 기준용 검출유닛(134)으로 구분된다.
상기 측정용 검출유닛(132)을 구성하는 접지성 및 비접지성 도전라인(120,140) 사이의 단락 방지영역에는 후술하는 바와 같은 다양한 종류의 보조패턴(200)이 배열되어 있으므로 상기 보조패턴의 공정결함 여부에 따라 상기 측정용 검출유닛(132)으로부터 공정결함이 검출될 수도 있고 검출되지 않을 수도 있다. 상기 접지성 및 비접지성 도전라인은 전기적 단락(electrical short)이나 개구(opening)과 같은 임의결함(random defect)을 포함하고 있지 않으므로 상기 측정용 검출유닛(132)으로부터 검출되는 공정결함은 상기 보조패턴(200)의 결함으로부터 기인한다.
한편, 상기 기준용 검출유닛(134)은 상기 접지성 및 비접지성 도전라인(120,140) 사이의 단락 방지영역(S)에 아무런 보조패턴을 포함하지 않는다. 또한, 언급한 바와 같이 상기 접지성 및 비접지성 도전라인(120,140)은 아무런 임의결함을 포함하고 있지 않으므로, 상기 기준용 검출유닛(134)은 항상 결함이 검출되지 않는다. 따라서, 상기 측정용 검출유닛(132)으로부터 검출되는 측정신호를 상기 기준용 검출유닛(134)으로부터 검출되는 기준 신호와 비교하면 상기 측정용 검출유닛(132)이 결함을 포함하고 있는지 여부를 알 수 있다. 즉, 상기 기준용 검출유닛으로부터 검출되는 신호는 측정용 검출유닛으로부터 검출되는 신호의 불량여부를 판정하기 위한 기준신호를 제공한다.
일실시예로서, 상기 측정용 검출유닛(132) 및 상기 기준용 검출유닛(134)은 교호적으로 위치하도록 상기 보조패턴(200)을 배치한다. 따라서, 상기 기준용 검출유닛(134)으로부터 검출된 기준신호와 상기 측정용 검출유닛(132)으로부터 검출된 측정신호를 시각적으로 용이하게 확인할 수 있다. 이때, 상기 측정용 검출유닛(132)의 상기 기준용 검출유닛(134)도 상기 제1 거리(D1)만큼 이격되어 그 사이에 단락 방지영역을 형성하고 있으므로 대비되는 기준용 및 측정용 검출유닛 사이의 임의결함에 의해 상기 측정신호 및 기준신호는 영향을 받지 않는다.
일실시예로서, 상기 측정용 검출유닛(132)의 단락 방지영역에 배치되는 상기 보조패턴(200)은 상기 접지성 도전라인(120)으로부터 상기 비접지성 도전라인(130)을 향하여 상기 제1 거리(D1)보다 작게 연장된 적어도 하나의 제1 보조 도전라인(210) 및 상기 비접지성 도전라인(140)으로부터 상기 접지성 도전라인(120)을 향하여 상기 제1 거리(D1)보다 작게 연장된 적어도 하나의 제2 보조 도전라인(220)을 구비한다. 예를 들면, 상기 제1 보조 도전라인(210)은 콘택 플러그로부터 연장된 도전라인일 수 있으며, 상기 제2 보조 도전라인(220)은 금속배선으로부터 하방으로 연장된 도전라인 일 수 있다. 따라서, 상기 제1 보조 도전라인(210)과 제2 보조 도전라인(220)은 상기 접지성 도전라인(120) 및 비접지성 도전라인(140) 사이에 위치하는 층간 절연막(미도시)을 사이에 두고 나란하게 위치한다.
상기 보조패턴(200)은 가변적인 공정변수를 조절하여 각 측정용 검출유닛(132)별로 서로 다른 사이즈를 갖도록 배치한다. 이때, 가변적인 공정변수는 허용 공정오차를 검사하고자 하는 각 단위공정의 특성에 따라 결정된다.
예를 들면, 임의의 단위공정에서 배선간의 전기적 단락에 관한 허용 공정오차를 검사하는 경우, 상기 제1 및 제2 보조 도전라인(210,220)의 간격을 달리하는 다수의 보조패턴(200)을 상기 측정용 검출유닛(132) 마다 배치하고 결함이 발생한 측정용 검출유닛에 배치된 보조패턴(200)의 간격을 검사함으로써 허용 가능한 공정오차를 확인할 수 있다.
도 3은 도 2의 A부분을 확대한 도면으로서, 측정용 검출유닛에 배치된 보조패턴(200)을 상세하게 나타내고 있다.
도 3을 참조하면, 상기 제1 및 제2 보조 도전라인(210,220)은 서로 제2 거리(D2)만큼 이격되어 배치된다. 상기 제2 거리(D2)가 작은 경우에는 제1 및 제2 보조 도전라인(210,220) 사이에 전기적 단락이 발생할 가능성이 크기 때문에, 상기 제2 거리(D)를 달리 설정한 다양한 보조패턴을 상기 측정용 검출유닛(132)에 배치한다. 이때, 상기 제1 및 제2 보조 도전라인(210,220)의 폭(W)은 충분히 커서 상기 제1 및 제2 보조 도전라인(210,220) 자체의 개구 불량은 충분히 방지되도록 한다. 즉, 상기 보조패턴을 구비하는 측정용 검출유닛(132)에서 발생한 불량은 오직 상기 제1 및 제2 보조 도전라인(210,220) 사이의 전기적 단락에 기인할 수 있도록 충분한 폭(W)을 갖도록 형성한다.
따라서, 상기 제2 거리(D2)가 서로 다르게 형성된 다수의 보조패턴(200)이 배치된 측정용 검출유닛(132)으로부터 불량이 검출된 경우에는 상기 제1 및 제2 보조 도전라인(210,220)의 전기적 단락에 기인한 것으로 평가할 수 있으며, 불량이 발생한 보조패턴의 상기 제2 거리(D2)를 비교하여 최소값을 상기 전기적 단락을 방 지할 수 있는 허용 공정오차로 확인 할 수 있다.
다른 실시예로서, 개구 불량 또는 전기적 단락을 구분하지 않고 공정결함을 방지할 수 있는 공정오차만 확인하고 싶은 경우에는 상기 제1 및 제2 보조 도전라인의 폭(W) 및 상기 제2 거리(D2)를 동시에 고려할 수 있음은 자명하다.
상기 제1 및 제2 보조 도전라인의 폭(W) 및 상기 제2 거리(D2)의 합을 상기 보조패턴(200)의 피치(P)로 정의하면, 상기 보조패턴(200)의 피치를 일정하게 유지하면서 상기 제2 거리(D2) 및 상기 보조 도전라인의 폭(W)이 서로 다른 다수의 보조패턴(200)을 상기 측정용 검출유닛(132)에 배치할 수 있다. 이때, 상기 제2 거리(D2)가 충분히 크고, 상기 폭(W)이 충분히 작은 경우에는 상기 측정용 검출유닛에 서 검출된 불량은 상기 보조 도전라인(210,220)의 개구 불량에 기인할 가능성이 높고, 상기 폭(W)이 충분히 크고 상기 제2 거리(D2)가 충분히 작다면 상기 측정용 검출유닛에서 검출된 불량은 상기 보조 도전라인 사이의 전기적 단락에 기인할 가능성이 높다. 따라서, 불량이 검출된 모든 측정용 검출유닛(132)에 배치된 보조 패턴(200)들의 보조 도전라인의 폭(W) 및 제2 거리(D2)를 비교하여 불량을 방지할 수 있는 허용 공정오차를 확인할 수 있다.
다른 실시예로서, 상기 보조패턴(200)은 상기 제1 및 제2 보조 도전라인(210,220) 사이에 배치된 제3 보조 도전라인(230)을 더 포함할 수 있다.
도 4는 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 4를 참조하면, 상기 보조패턴(200)은 상기 제1 및 제2 보조 도전라 인(210,220)의 사이에서 상기 제1 및 제2 보조 도전라인(210,220)과 나란하게 배치되고 제1 단부(232)는 상기 제1 보조 도전라인(210)의 단부와 연결되고 상기 제1 단부와 대응하는 제2 단부(234)는 상기 제2 보조 도전라인(220)의 단부와 연결되는 제3 보조 도전라인(230)을 더 포함할 수 있다. 일실시예로서, 상기 제3 보조 도전라인(230)은 상기 제1 및 제2 보조 도전라인(210,220)과 각각 제3 거리(D3)로 이격되어 제1 내지 제3 보조 도전라인들 사이의 전기적 단락을 충분히 방지하도록 배치된다. 즉, 상기 제3 보조 도전라인(230)은 상기 제1 및 제2 보조 도전라인(210,220)과 충분한 거리로 이격되어, 상기 보조패턴(200)이 위치하는 측정용 검출유닛(132)에서 검출된 불량은 상기 보조 도전라인들(210,220,230) 사이의 개구 불량으로부터 기인한다.
상기 제3 보조 도전라인(230)을 포함하는 보조패턴(200)은 상기 제3 거리(D3)를 각각 다르게 설정하여 상기 측정용 검출유닛(132)의 각각에 위치한다. 따라서, 상기 측정용 검출유닛(132)으로부터 검출된 불량은 개구 불량에 기인한 것이며, 불량이 검출된 상기 보조패턴(200)의 상기 제3 거리(D3)를 검출하여 상기 개구 불량을 방지할 수 있는 허용 공정오차값을 확인할 수 있다. 본 실시예에서는 불량이 검출된 측정용 검출유닛(132)에 배치된 상기 보조패턴(200)의 제3 거리(D3)의 최소값을 허용 공정오차로 결정한다.
이때, 상기 측정용 검출유닛(132)의 접지성 도전라인(210) 및 비접지성 도전라인(220)과 전기적으로 연결되어 상기 접지성 도전라인(210) 및 비접지성 도전라인(220)을 통하여 흐르는 직류 전류를 측정하기 위한 측정수단(700)을 더 포함할 수 있다. 일실시예로서, 상기 측정수단(700)은 미세전류를 검출할 수 있는 전류계를 포함하는 패드를 포함한다. 따라서, 상기 측정용 검출유닛(132)으로부터 공정결함의 존재여부를 확인할 수 있을 뿐만 아니라, 검출된 결함의 상대적 크기를 전류의 세기를 통하여 확인할 수 있다.
다른 실시예로서, 상기 보조패턴(200)은 콘택 플러그와 같은 도전성 연결부재 및 상기 도전성 연결부재와 연결된 제4 보조 도전라인(예: 금속배선)을 더 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다. 도 6a 및 도 6b는 상기 도전성 연결부재와 상기 제4 보조 도전라인 사이의 공정오차를 개념적으로 나타내는 개념도이다.
도 5를 참조하면, 상기 보조패턴(200)은 상기 제1 보조 도전라인(210)과 전기적으로 연결된 제1 도전성 연결부재(242), 상기 제2 보조 도전라인(220)과 전기적으로 연결된 제2 도전성 연결부재(244) 및 상기 제1 및 제2 도전성 연결부재(242,244)와 전기적으로 연결된 제4 보조 도전라인(250)을 더 포함한다. 이때, 도 6a 및 도 6b에 도시된 바와 같이, 상기 도전성 연결부재(242,244)와 상기 제4 보조 도전라인(250)의 주변부는 구체적인 개별공정의 요구에 따라 다양한 이격거리를 갖는다.
도 6a를 참조하면, 본 발명의 일실시예에 의한 보조패턴(200)은 상기 제4 보조 도전라인(250)의 가장자리가 상기 도전성 연결부재(242,244)의 가장자리와 각각 제1 내지 제3 간격(a1,b1,c1)만큼 이격되고, 인접한 도전성 연결부재와의 제4 간격(d1)만큼 이격되도록 배치될 수 있다. 본 실시예의 경우, 상기 제4 보조 도전라인(250)의 제1 측변부(251)는 상기 제1 도전성 연결부재(242)의 제1 측단부(242a)와 제1 거리(a1)만큼 이격되고, 제2 측변부(252)는 제2 측단부(242b)와 제2 거리(b1)만큼 이격된다. 또한, 상기 제4 보조 도전라인(250)의 제3 측변부(253)는 상기 제1 도전성 연결부재(242)의 제3 측단부(242c)와 제3 거리(c1)만큼 이격된다.
일실시예로서, 상기 공정오차용 테스트 구조물(900)은 상기 제2 내지 제4 간격(b1,c1,d1)을 고정하고 제1 간격(a1)을 각각 다르게 설정한 다수의 보조패턴(200)을 상기 각 측정용 검출유닛(132)에 포함할 수 있다. 이때, 각 측정용 검출유닛(132)은 상기 도전성 연결부재와 제4 보조 도전라인 사이의 전기적 접촉 불량을 검출하며, 이러한 불량은 상기 제1 간격(a1)에 의해 기인한다. 따라서, 불량이 검출된 각 측정용 검출유닛(132)에 배치된 상기 보조패턴(200)의 상기 제1 간격(a1)을 검출하여 상기 제1 간격(a1)에 관한 허용 공정오차를 결정할 수 있다. 마찬가지로, 상기 공정오차용 테스트 구조물(900)은 상기 제2 내지 제4 간격(b1,c1,d1)을 각각 다르게 설정한 다수의 보조패턴(200)을 상기 각 측정용 검출유닛(132)에 포함할 수 있으며, 이를 이용하여 상기 제2 내지 제4 간격(b1,c1,d1)에 관한 허용 공정오차를 각각 결정할 수 있다.
도 6b를 참조하면, 본 발명의 일실시예에 의한 보조패턴(200)은 상기 제1 측변부(251)의 일부가 함몰되어 상기 제1 측변부(251)는 상기 제1 측단부(242a)와 일부에서는 제1 간격(a1)으로 이격되고 다른 일부에서는 제1 함몰간격(a2)으로 이격 된다. 이에 따라, 동일한 측변에서 서로 다른 공정오차를 측정할 수 있는 장점이 있다. 예를 들면, 상기 제4 보조 도전라인(250)은 주변에 배치되는 다른 금속배선이 상기 제1 측변부(251)의 제1 함몰부(251a)와 더욱 근접하여 위치하는 경우에는 상기 제1 간격(a1)뿐 아니라 제1 함몰간격(a2)과의 상대적인 간격이 공정결함에 더욱 큰 영향을 미칠 수 있다. 이와 같은 경우에는, 상기 제1 간격(a1)에 대한 허용 공정오차를 결정한 후 상기 주변배선의 형상을 고려하여 상기 제1 함몰간격(a2)에 대한 허용 공정오차를 더욱 정밀하게 결정할 수 있다.
본 실시예는 제1 함몰거리(a2)뿐 아니라 제3 함몰거리(c3)가 동시에 형성된 것을 예시하고 있지만, 이는 일실시예에 불과하고 상기 주변배선의 다양한 형상과 크기에 따라 함몰거리의 위치 및 크기는 달라질 수 있음은 자명하다.
일실시예로서, 상기 제1 및 제2 도전성 연결부재(242,244)는 상기 제1 및 제2 보조 도전라인(210,220)과 전기적으로 연결되는 콘택 플러그(contact plug)일 수 있으며, 상기 제4 보조 도전라인(250)은 상기 콘택 플러그와 전기적으로 연결되는 금속 배선일 수 있다.
상기 보조패턴(200)은 공정결함을 야기할 수 있는 파티클(particle)이나 보이드(void)의 크기를 확인할 수 있는 돌출부를 더 포함할 수도 있다. 도 7은 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 의한 보조패턴(200)은 상기 접지성 도전라인(210) 또는 상기 비접지성 도전라인(220)으로부터 상기 단락방지 영 역(S)으로 돌출한 돌출부(260)를 포함한다. 이때, 상기 돌출부(260)의 사이즈는 각 측정용 검출유닛(132)마다 서로 다르게 배치한다. 상기 돌출부(260)는 사이즈에 따라서 회로패턴에 파티클로 기능하기도 하고 무시될 수도 있다. 따라서, 공정 불량이 확인된 측정용 검출유닛(132)에 배치된 상기 돌출부(260)의 각 사이즈를 검출하고 결함을 야기하는 상기 돌출부(260)의 최소 사이즈를 상기 파티클에 대한 허용 공정 오차로 결정할 수 있다.
다른 실시예로서, 상기 보조패턴(200)은 비아 체인(via chain)을 형성하는 콘택 플러그와 금속배선 간의 오버랩 마진을 확인하기 위한 도전성 구조물을 포함할 수 있다. 도 8은 본 발명의 다른 실시예에 의한 집적회로의 허용 공정오차를 확인하기 위한 전위편차용 테스트 구조물을 나타내는 평면도이다.
도 8을 참조하면, 상기 보조패턴(200)은 상기 접지성 도전라인(210)과 전기적으로 연결되는 제1 도전성 연결부재(242), 상기 제1 도전성 연결부재(242)와 소정의 이격거리만큼 이격되어 위치하며 상기 비접지성 도전라인(220)과 전기적으로 연결되는 제2 도전성 연결부재(244) 및 상기 제1 및 제2 도전성 연결부재(242,244)와 전기적으로 접촉하는 추가 도전라인(260)을 포함한다.
본 실시예는 집적회로의 제조공정 중에 흔하게 발견되는 콘택 또는 비아와 금속배선 사이의 오버랩 마진을 확인하기 위해 상기 추가 도전라인(260)에 의해 전기적으로 연결되어 하나의 배선을 형성하는 하나의 접지성 도전라인(210)과 하나의 비접지성 도전라인(220)을 검출유닛으로 구성한다. 따라서, 본 발명의 일실시예에 의한 공정오차 검사용 테스트 구조물(900)은 접지성 및 비접지성 도전라 인(210,220)과 상기 접지성 및 비접지성 도전라인과 콘택 혹은 비아에 의해 전기적으로 연결되는 추가 도전라인(270)으로 구성되는 검출유닛(130)이 다수개 배열되며 상기 다수의 검출유닛(130)은 소정의 유닛간격(U)만큼 이격되어 배열된다.
일실시예로서, 상기 다수의 검출유닛(130)은 상기 제1 도전성 연결부재(262) 및 제2 도전성 연결부재(264)가 표준 이격거리(Sd)만큼 이격되어 결함발생을 판단하기 위한 기준신호를 발생하는 기준용 검출유닛(134) 및 상기 제1 도전성 연결부재(262) 및 제2 도전성 연결부재(264)가 측정 이격거리(Md)만큼 이격되어 상기 공정 허용오차를 확인하기 위한 측정신호를 발생하는 측정용 검출유닛(132)을 포함한다. 일실시예로서, 상기 측정용 검출유닛(132)과 기준용 검출유닛(134)은 소정의 라인간격(L)만큼 이격되어 배치된다. 일실시예로서, 상기 유닛간격(U)과 상기 라인 간격(L)을 서로 동일하게 형성할 수 있으며, 이때 상기 기준용 검출유닛(134)과 측정용 검출유닛(132)은 서로 교호적으로(alternately) 배치될 수 있다.
따라서, 상기 기준용 검출유닛(134)으로부터 검출된 신호인 기준용 신호 이미지와 측정용 검출유닛(132)로부터 검출된 신호인 측정용 신호 이미지는 서로 교호적으로 표시되어 측정용 검출유닛의 불량여부를 용이하게 확인할 수 있다.
일실시예로서, 상기 각 측정용 검출유닛(132)에 배치된 상기 보조패턴(200)은 상기 추가 도전라인(270)의 사이즈는 동일하게 유지하면서 각 측정용 이격거리(Md)는 서로 다르게 구성된다. 따라서, 상기 제1 및 제2 도전성 연결부재(262,264)사이의 상기 측정용 이격거리(Md)가 허용할 수 있는 범위를 벗어나면, 상기 제1 및 제2 도전성 연결부재(262,264)는 전기적으로 단절되고 상기 접지성 도 전라인(210) 및 비접지성 도전라인(220)도 전기적으로 단절된다. 상기 접지성 도전라인(210) 및 비접지성 도전라인(220)의 전기적 단절은 이를 포함하는 상기 비아 체인의 전기적흠결을 야기하고 상기 측정용 검출유닛(132)은 불량유닛으로 평가된다.
따라서, 불량유닛으로 평가된 상기 측정용 검출유닛(132)의 각 측정용 이격거리(Md)를 모두 동시에 검출하고 검출된 상기 측정용 이격거리(Md)로부터 상기 추가 도전라인(270)과 상기 도전성 연결부재(262,264) 사이의 허용 공정오차를 확인할 수 있다. 본 실시예의 경우에는, 상기 전기적 흠결을 야기하지 않는 최대 측정용 이격거리(Md)가 허용 공정오차로 평가할 수 있다.
일실시예로서, 상기 접지성 도전라인 및 비접지성 도전라인은 반도체 소자를 구성하는 도전성 구조물의 일부를 구성할 수 있으며, 서로 다른 사이즈를 갖는 상기 보조패턴은 상기 기판 상에서 약 10개 내지 20개/㎛2 의 밀도로 분포한다. 따라서, 상기 테스트 구조물에 관한 1회의 전자빔 주사에 의해 각 단위 공정의 허용 공정오차를 확인할 수 있다.
본 발명의 일실시예에 의한 공정오차 검사용 테스트 구조물(900)은 전위편차를 이용하여 공정결함을 검출할 수 있는 접지성 및 비접지성 도전라인 사이에 사이즈를 달리하는 다양한 보조패턴을 형성함으로써 1회의 전자빔 주사를 통하여 불량이 검출된 도전라인 사이에 배치된 각 보조패턴의 사이즈를 확인할 수 있다. 불량이 검출된 각 보조패턴의 사이즈를 비교하여 각 단위공정의 허용 공정오차를 결정 할 수 있다.
전위편차용 테스트 구조물을 이용한 허용 공정오차의 검사방법
도 9는 본 발명의 일실시예에 의한 집적회로의 허용 공정오차를 검사하는 방법을 나타내는 흐름도이다.
도 2 내지 도 9를 참조하면, 접지된 다수의 접지성 도전라인(120), 상기 접지성 도전라인으로부터 이격되며 전기적으로 고립되는 다수의 비접지성 도전라인(140) 및 상기 접지성 및 비접지성 도전라인(120,140)과 연결되고 서로 다른 사이즈를 갖는 다수의 보조패턴(200)이 배열된 테스트 구조물(900)의 상부로 전하를 띤 입자성 빔(charged particle beam)을 조사한다 (단계 S100).
상기 보조패턴(200)을 구비하는 테스트 구조물의 구조에 대해서는 도 2 내지 도 8을 참조하여 기술된 테스트 구조물과 동일하므로 상기 테스트 구조물에 대한 더 이상의 상세한 설명은 하지 않는다. 다만, 상기 테스트 구조물의 상부에 배치되는 상기 보조패턴의 형태와 구조는 상기 테스트 구조물을 통하여 검사하고자 하는 각 단위공정의 종류 및 빈번하게 나타나는 공정결함의 종류에 따라 달라질 수 있음은 자명하다. 이때, 상기 입자성 빔은 전자 빔(electron beam)을 포함하며, 상기 접지성 및 비접지성 도전라인(120,140)의 단부를 걸치는 제1 방향(Eb)으로 스캔 한다.
이어서, 상기 입자성 빔에 의해 상기 접지성 도전라인(120) 및 비접지성 도전라인(140)으로부터 발생하는 신호를 검출하여 상기 각 보조패턴(200)의 공정결함 을 검사한다(단계 S200).
도 10은 본 발명의 일실시예에 의한 상기 공정결함을 검사하는 단계를 나타내는 흐름도이다.
도 10을 참조하면, 하나의 접지성 도전라인 및 하나의 비접지성 도전라인으로 구성된 검출유닛(130) 단위로 상기 다수의 접지성 도전라인 및 비접지성 도전라인을 분류하고 상기 보조패턴이 배치된 검출유닛 및 상기 보조패턴이 배치되지 않은 검출유닛을 각각 측정용 검출유닛(132) 및 기준용 검출유닛(134)으로 구분한다(단계 S210). 이어서, 상기 측정용 검출유닛(132) 및 상기 기준용 검출유닛으로부터 검출된 신호에 대응하는 측정용 신호 이미지 및 기준용 신호 이미지를 생성한다(단계 S220). 특히, 상기 측정용 신호 이미지 및 기준용 신호 이미지는 상기 접지성 및 비접지성 도전라인의 전위편차를 이용하여 시각적으로 판별 가능하게 생성한다. 즉, 상기 전자 빔의 주사에 의해 상기 접지성 도전라인(120) 및 비접지성 도전라인(140)으로부터 발생하는 이차전자를 검출한다. 본 발명에서는 상기 도전라인(120,140)으로 발생하는 이차전자를 이용하여 상기 신호 이미지들을 생성하고 있지만 이는 예시적인 것이며 후-산란 전자(back-scattered electrons)를 이용할 수도 있음은 자명하다. 상기와 같이 생성된 신호 이미지들은 다양한 디스플레이 장치를 이용하여 시각적으로 식별 가능하도록 표시될 수 있다.
일실시예로서, 상기 측정용 검출유닛(132) 및 기준용 검출유닛(134)은 서로 교호적으로 구분되어 상기 측정용 신호 이미지와 상기 기준용 신호 이미지는 서로 이웃하여 교호적으로 표시될 수 있다.
도 11은 도 2에 도시된 보조패턴을 이용하여 생성된 신호 이미지들을 나타내는 개념도이다. 도 11에 도시된 신호 이미지는 예시적으로 도시된 것이며 보조패턴 및 상기 검출유닛의 구조와 형상에 따라 다른 형태를 가질 수 있음은 자명하다. 도 11에서, 상기 테스트 구조물(900)은 제1 검출유닛(130a) 및 제2 검출유닛(130b)을 포함하는 것으로 가정한다. 따라서, 상기 테스트 구조물(900)은 제1 측정용 검출유닛(132a) 및 제1 기준용 검출유닛(134a)과 제2 측정용 검출유닛(132b) 및 제2 기준용 검출유닛(134b)을 포함한다. 이때, 상기 제1 측정용 검출유닛(132a)에 위치한 제1 보조패턴(200a)은 결함을 포함하고 있지 않으며, 제2 측정용 검출유닛(132b)에 포함된 제2 보조패턴(200b)은 전기적 단락(short) 결함을 포함하고 있는 것으로 가정한다.
도 11을 참조하면, 상기 테스트 구조물(900)에 관한 신호 이미지(1000)는 제1 측정용 검출유닛(132a), 제1 기준용 검출유닛(134a), 제2 측정용 검출유닛(132b) 및 제2 기준용 검출유닛(134b)에 대응하는 제1 측정용 신호 이미지(1010), 제1 기준용 신호 이미지(1020), 제2 측정용 신호 이미지(1030) 및 제2 기준용 신호 이미지(1040)를 포함한다. 상기 전자 빔의 조사에 의해 상기 접지용 도전라인(120)으로부터 발생한 이차전자는 상기 기판으로 접지되어 전류흐름을 형성하므로 높은 전위를 형성하는 반면, 상기 비접지용 도전라인(140)으로부터 발생하는 이차전자는 도전라인(140)의 내부에 고립되어 상대적으로 낮은 전위를 형성한다. 따라서, 공정결함을 구비하고 있지 않는 제1 측정용 검출유닛(132a)에 대응하는 상기 제1 측정용 신호 이미지(1010)는 접지성 도전라인에 대응하는 고준위 신호 이미지(1010a) 및 비접지성 도전라인에 대응하는 저준위 신호 이미지(1010b)를 포함한다. 상기 제1 측정용 신호 이미지(1010)와 이웃하여 표시되는 제1 기준용 신호 이미지(1020)는 보조패턴을 구비하고 있지 않으므로 접지성 도전라인에 대응하는 고준위 신호 이미지(1020a) 및 비접지성 도전라인에 대응하는 저준위 신호 이미지(1020b)를 포함한다. 따라서, 상기 제1 측정용 신호 이미지(1010)는 제1 기준용 신호 이미지(1020)와 동일한 형상을 갖는다.
한편, 제2 측정용 검출유닛(132b)에 배치된 제2 보조패턴(200b)은 단락결함을 구비하고 있으므로 상기 제2 보조패턴(200b)에 의해 상기 접지성 및 비접지성 도전라인은 전기적으로 서로 연결되어 비접지성 도전라인에도 접지성 도전라인과 동일한 전류가 흐른다. 따라서, 제2 측정용 검출유닛(132b)의 비접지성 도전라인에 대응하는 신호 이미지(1030b)도 고준위로 표시되며, 상기 제2 기준용 검출유닛(134b)의 제2 기준용 신호 이미지(1040)와 다른 형상을 갖는다.
이때, 상기 측정용 신호 이미지(1030)의 형상이 상기 기준용 신호 이미지(1040)를 비교하여 서로 일치하지 않으면, 상기 측정용 신호 이미지(1030)에 대응하는 상기 측정용 검출유닛(132b)을 불량 유닛으로 분류하고 불량유닛에 배치된 보조패턴(200b)을 결함패턴으로 인식한다(단계 S230). 상기 신호 이미지의 비교는 디지털 신호 차감에 의해 달성할 수 있다. 상기 신호 이미지는 전위편차의 검출신호이므로 이를 디지털 신호로 변환하고, 상기 신호 이미지의 일치여부는 디지털 신호의 차감에 의해 확인할 수 있다. 이때, 결함이 발생한 제2 측정용 검출유닛(132b)을 구성하는 접지성 및 비접지성 도전라인에 흐르는 전류를 측정하여 상기 제2 보조패턴(200b)에 발생한 공정결함의 정도를 수치적으로 파악할 수 있다.
이어서, 상기 결함패턴의 각 사이즈를 확인하여 공정결함을 방지할 수 있는 허용 공정오차를 결정한다(단계 S300). 일실시예로서, 상기 결함패턴의 각 사이즈를 저장하고, 저장된 상기 결함패턴의 사이즈를 서로 비교하여 최대값 혹은 최소값을 검출함으로써 상기 허용 공정오차를 결정할 수 있다.
일실시예로서, 상기 결함패턴의 사이즈는 상기 제1 및 제2 보조 도전라인(210,220)의 폭(W) 및/또는 이들의 이격거리(D2), 상기 제1 및 제2 보조 도전라인(210,220) 사이에 배치된 제3 보조 도전라인(230)과 상기 제1 또는 제2 보조 도전라인(210,220) 사이의 이격거리(D3)를 포함한다.
또한, 상기 보조패턴(200)이 상기 제1 보조 도전라인(210)과 전기적으로 연결된 제1 도전성 연결부재(242), 상기 제2 보조 도전라인(220)과 전기적으로 연결된 제2 도전성 연결부재(244) 및 상기 제1 및 제2 도전성 연결부재(242,244)와 전기적으로 연결된 제4 보조 도전라인(250)을 포함하는 경우, 상기 결함패턴의 사이즈는 상기 제1 또는 제2 도전성 연결부재(242,244)와 상기 제4 보조 도전라인(250)의 가장자리와의 간격을 포함한다.
도 12는 본 발명의 다른 실시예에 의한 상기 공정결함을 검사하는 단계를 나타내는 흐름도이다.
도 8 및 도 12를 참조하면, 콘택 또는 비아 체인의 정렬마진을 확인하기 위한 검사단계를 개시한다. 상기 기판(800)에 형성된 다수의 접지성 및 비접지성 도전라인을 하나의 접지성 도전라인(120) 및 하나의 비접지성 도전라인(140)으로 구 성된 검출유닛 단위로 분류한다. 특히, 상기 검출유닛은 상기 접지성 도전라인(120)과 전기적으로 연결된 제1 도전성 연결부재(262) 및 상기 비접지성 도전라인(140)과 전기적으로 연결된 제2 도전성 연결부재(264)가 표준 이격거리(Sd)만큼 이격된 기준용 검출유닛(134) 및 상기 제1 및 제2 도전성 연결부재(262,264)가 측정 이격거리(Md)만큼 이격된 측정용 검출유닛(132)으로 구분한다(단계 S260). 이어서, 상기 측정용 검출유닛(132) 및 상기 기준용 검출유닛(134)으로부터 검출된 신호에 대응하는 측정용 신호 이미지 및 기준용 신호 이미지를 생성한다(단계 S270).
도 13은 도 8에 도시한 테스트 구조물에 대하여 이차전자에 의한 전위편차를 이용하여 생성한 신호 이미지를 나타내는 도면이다. 도 13에서 상기 테스트 구조물(900)은 3개의 기준용 검출유닛과 3개의 측정용 검출유닛을 구비하며, 각 측정용 검출유닛에서 제1 및 제2 도전성 연결부재는 제1 내지 제3 측정 이격거리(Md1,Md2,Md3)만큼 이격되어 있다. 상기 테스트 구조물(900)의 상부로 전자 빔을 주사하여 이차전자를 발생시키고 상기 이차전자에 의해 형성되는 전위편차를 이용하여 신호 이미지를 생성한다. 전위편차를 이용하여 검출유닛에 관한 신호 이미지를 형성하는 방법은 도 10의 단계 220을 참조하여 설명된 내용과 동일하므로 더 이상의 상세한 설명은 생략한다.
이때, 상기 추가 도전라인(270)의 크기는 고정되어 있으므로 상기 측정 이격거리에 따라 상기 제1 및 제2 도전성 연결부재(262,264)와 상기 추가 도전라인(270)의 전기적 접속이 결정된다. 따라서, 상기 접지성 도전라인과 비접지성 도전라인이 전기적으로 연결된 검출유닛의 신호 이미지는 고준위를 나타내고 전기적 으로 단절된 검출유닛의 신호 이미지는 저준위를 나타낸다. 도 13에는 이와 같은 전위편차 방법에 의해 각 검출유닛에 대응하는 신호 이미지(1200)가 표시되어 있다. 상기 신호 이미지(1200)들도 각 검출유닛에 대응하여 제1 내지 제3 기준용 신호 이미지(1210,1230,1250)와 제1 내지 제3 측정용 신호 이미지(1220,1240,1260)로 구분된다.
도 13을 참조하면, 제1 측정용 신호 이미지(1220)는 고준위로 표시되지만, 제2 및 제3 측정용 신호 이미지(1240,1260)는 저준위로 표시된다. 즉, 제1 측정용 검출유닛(134a)에 형성된 제1 및 제2 도전성 연결부재와 추가 도전라인은 전기적으로 연결되지만, 제2 및 제3 측정용 검출유닛(132b,132c)에 형성된 제1 및 제2 도전성 연결부재와 추가 도전라인은 전기적으로 연결되지 않는다. 따라서, 콘택 이나 비아체인을 형성하기 위한 공정에서 제1 측정용 이격거리는 허용 가능하지만, 제2 및 제3 측정용 이격거리는 허용되지 않는다.
이어서, 상기 측정용 신호 이미지가 상기 기준용 신호 이미지와 일치하지 않으면, 상기 측정용 검출유닛을 불량으로 인식하고 불량 검출유닛에 배치된 보조패턴을 결함패턴으로 인식한다(단계 S280). 상기 신호 이미지의 비교는 디지털 신호 차감에 의해 달성할 수 있다. 상기 신호 이미지는 전위편차의 검출신호이므로 이를 디지털 신호로 변환하고, 상기 신호 이미지의 일치여부는 디지털 신호의 차감에 의해 확인할 수 있다.
상기 결함패턴의 각 사이즈를 확인하여 공정결함을 방지할 수 있는 허용 공정오차를 결정한다(단계 S300). 본 실시예의 경우, 제1 및 제2 도전성 연결부 재(262,264)와 상기 추가 도전라인(270)이 전기적으로 연결되는 최대 이격거리인 상기 제1 측정용 이격거리(Md1)가 허용 공정오차로 결정된다. 따라서, 상기 보조패턴의 개수가 많을수록 허용 공정오차의 범위가 더욱 정교하게 확인할 수 있다.
상술한 바와 같은 허용 공정오차의 검사방법에 의하면, 1회의 전자빔 주사를 통하여 불량이 검출된 도전라인 사이에 배치된 각 보조패턴의 사이즈를 동시에 확인할 수 있으므로, 추가적인 장비 및 시간소요 없이 공정오차를 검사할 수 있다.
상술한 바와 같이 본 발명에 의하면, 전위편차를 이용하여 공정결함을 검출할 수 있는 접지성 및 비접지성 도전라인 사이에 사이즈를 달리하는 다양한 보조패턴이 구비된 테스트 구조물을 이용하여 1회의 전자빔 주사를 통하여 불량이 검출된 도전라인 사이에 배치된 각 보조패턴의 사이즈를 동시에 확인할 수 있다. 불량이 검출된 각 보조패턴의 사이즈를 서로 비교하여 각 단위공정의 허용 공정오차를 용이하게 결정할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (34)

  1. 기판 상에 위치하여 상기 기판으로 접지된 다수의 접지성 도전라인;
    상기 접지성 도전라인으로부터 제1 거리만큼 이격되며 상기 기판 상에서 전기적으로 고립되는 다수의 비접지성 도전라인; 및
    상기 접지성 도전라인과 비접지성 도전라인 사이의 전위편차(voltage contrast)를 이용하여 집적회로 제조공정의 허용 공정오차(allowable process margin)를 확인할 수 있는 다수의 보조패턴을 포함하는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  2. 제1항에 있어서, 상기 다수의 접지성 및 비접지성 도전라인은 개구 불량(opening defect)을 갖지 않으며 제1 방향을 따라 서로 교호적으로 배치되고, 하나의 접지성 도전라인과 하나의 비접지성 도전라인으로 구성되어 공정결함의 유무를 확인할 수 있는 다수의 검출유닛이 제1 거리만큼 이격되어 상기 제1 방향을 따라 배열되며, 상기 제1 거리에 의해 상기 접지성 및 비접지성 도전라인 사이의 전기적 단락을 방지하기 위한 단락 방지영역이 형성된 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  3. 제2항에 있어서, 상기 다수의 검출유닛은 상기 단락 방지 영역에 상기 보조패턴이 위치하는 다수의 측정용 검출유닛과 상기 단락방지 영역에 상기 보조패턴이 위치하지 않고 상기 측정용 검출유닛으로부터 검출된 신호를 비교하기 위한 기준 신호를 발생하는 다수의 기준용 검출유닛을 포함하며, 상기 측정용 검출유닛과 상기 기준용 검출유닛은 상기 제1 거리만큼 이격되어 서로 교호적으로(alternately) 배치되는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  4. 제3항에 있어서, 상기 측정용 검출유닛의 각각에 배치된 상기 보조패턴은 상기 접지성 도전라인으로부터 상기 비접지성 도전라인을 향하여 상기 제1 거리보다 작게 연장된 적어도 하나의 제1 보조 도전라인 및 상기 비접지성 도전라인으로부터 상기 접지성 도전라인을 향하여 상기 제1 거리보다 작게 연장된 적어도 하나의 제2 보조 도전라인을 구비하여 상기 제1 보조 도전라인 및 제2 보조 도전라인이 서로 제2 거리만큼 이격되어 평행하게 배열되며, 상기 보조패턴은 서로 다른 사이즈를 갖는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  5. 제4항에 있어서, 상기 보조패턴은 상기 보조 도전라인의 폭 및 상기 보조 도전라인들 사이의 간격인 제2 거리의 합에 대응하는 피치는 일정하게 유지되고, 상기 보조 도전라인의 폭 또는 상기 제2 거리는 각 측정용 검출유닛별로 서로 다르게 되도록 배치되는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  6. 제4항에 있어서, 상기 보조패턴은 상기 제1 및 제2 보조 도전라인의 사이에서 상기 제1 및 제2 보조 도전라인과 나란하게 배치되고 제1 단부는 상기 제1 보조 도전라인의 단부와 연결되고 상기 제1 단부와 대응하는 제2 단부는 상기 제2 보조 도전라인의 단부와 연결되는 제3 보조 도전라인을 더 포함하는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  7. 제6항에 있어서, 상기 제3 보조 도전라인은 상기 제1 및 제2 보조 도전라인과 각각 제3 거리로 이격되어 제1 내지 제3 보조 도전라인들 사이의 전기적 단락을 방지하는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  8. 제7항에 있어서, 상기 보조패턴은 상기 제3 보조 도전라인과 상기 제1 또는 제2 보조 도전라인 사이의 이격거리인 제3 거리는 각 측정용 검출유닛별로 서로 다르게 배치되는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  9. 제4항에 있어서, 상기 보조패턴들의 각각은 상기 제1 보조 도전라인과 전기적으로 연결된 제1 도전성 연결부재, 상기 제2 보조 도전라인과 전기적으로 연결된 제2 도전성 연결부재 및 상기 제1 및 제2 도전성 연결부재와 전기적으로 연결된 제4 보조 도전라인을 더 포함하는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  10. 제9항에 있어서, 상기 제4 보조 도전라인은 상기 제1 또는 제2 도전성 연결부재 주변부와의 이격거리가 상기 측정용 검출유닛 별로 서로 다르게 배치되는 것 을 특징으로 하는 공정오차 검사용 테스트 구조물.
  11. 제3항에 있어서, 상기 측정용 검출유닛의 각각에 배치된 상기 보조패턴은 상기 접지성 도전라인 또는 상기 비접지성 도전라인으로부터 상기 단락방지 영역으로 돌출한 돌출부를 포함하며, 상기 돌출부는 각 측정용 검출 유닛별로 서로 다른 사이즈를 갖는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  12. 제1항에 있어서, 상기 접지성 도전라인 및 상기 비접지성 도전라인과 각각 전기적으로 연결되어 상기 접지성 도전라인 및 비접지성 도전라인을 통하여 흐르는 직류 전류를 측정하기 위한 측정수단을 더 포함하는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  13. 제1항에 있어서, 상기 각 보조패턴은 상기 접지성 도전라인과 전기적으로 연결되는 제1 도전성 연결부재, 상기 제1 도전성 연결부재와 이격거리만큼 이격되어 위치하며 상기 비접지성 도전라인과 전기적으로 연결되는 제2 도전성 연결부재 및 상기 제1 및 제2 도전성 연결부재와 전기적으로 접촉하는 추가 도전라인을 포함하며, 하나의 접지성 도전라인과 하나의 비접지성 도전라인으로 구성되어 상기 공정오차를 확인할 수 있는 다수의 검출유닛이 유닛간격만큼 이격되어 배열되는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  14. 제13항에 있어서, 상기 다수의 검출유닛은 상기 제1 도전성 연결부재 및 제2 도전성 연결부재가 표준 이격거리만큼 이격되어 결함발생을 판단하기 위한 기준신호를 발생하는 기준용 검출유닛 및 상기 제1 도전성 연결부재 및 제2 도전성 연결부재가 측정 이격거리만큼 이격되어 상기 공정 허용오차를 확인하기 위한 측정신호를 발생하는 측정용 검출유닛을 포함하며, 상기 측정용 검출유닛과 기준용 검출유닛은 상기 라인간격만큼 이격되어 서로 교호적으로(alternately) 배치되는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  15. 제14항에 있어서, 상기 보조패턴의 도전라인은 동일한 사이즈를 가지며 상기 보조패턴의 상기 측정용 이격거리는 각 측정용 검출유닛 별로 상이한 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  16. 제1항에 있어서, 상기 보조패턴은 상기 기판 상에서 10개 내지 20개/㎛2 의 밀도로 분포하는 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  17. 제1항에 있어서, 상기 접지성 도전라인은 상기 기판에 접지되는 도전성 플러그이며, 상기 비접지성 도전라인은 상기 도전성 플러그와 층간 절연막에 의해 전기적으로 분리되는 금속 배선인 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  18. 제1항에 있어서, 상기 접지성 도전라인 및 비접지성 도전라인은 반도체 소자를 구성하는 도전성 구조물의 일부인 것을 특징으로 하는 공정오차 검사용 테스트 구조물.
  19. 접지된 다수의 접지성 도전라인, 상기 접지성 도전라인으로부터 이격되며 전기적으로 고립되는 다수의 비접지성 도전라인, 및 상기 접지성 도전라인 및 비접지성 도전라인과 연결되고 서로 다른 사이즈를 갖는 다수의 보조패턴이 배열된 테스트 구조물의 상부로 전하를 띤 입자성 빔(charged particle beam)을 조사하는 단계;
    상기 입자성 빔에 의해 상기 접지성 도전라인 및 비접지성 도전라인으로부터 발생하는 신호를 검출하여 상기 보조패턴의 공정결함을 검사하는 단계; 및
    공정결함이 검출된 각 보조패턴의 사이즈를 확인하여 공정결함을 방지할 수 있는 허용 공정오차를 결정하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조용 공정오차의 검사방법.
  20. 제19항에 있어서, 상기 입자성 빔은 전자 빔(electron beam)을 포함하는 것을 특징으로 하는 집적회로 제조용 공정오차의 검사방법.
  21. 제20항에 있어서, 상기 공정결함을 검사하는 단계는,
    하나의 접지성 도전라인 및 하나의 비접지성 도전라인으로 구성된 검출유닛 단위로 상기 다수의 접지성 도전라인 및 비접지성 도전라인을 분류하고 상기 보조패턴이 배치된 검출유닛 및 상기 보조패턴이 배치되지 않은 검출유닛을 각각 측정용 검출유닛 및 기준용 검출유닛으로 구분하는 단계;
    상기 측정용 검출유닛 및 상기 기준용 검출유닛으로부터 검출된 신호에 대응하는 측정용 신호 이미지 및 기준용 신호 이미지를 생성하는 단계; 및
    상기 측정용 신호 이미지가 상기 기준용 신호 이미지와 일치하지 않으면, 상기 측정용 검출유닛을 불량 유닛으로 분류하고 불량유닛에 배치된 보조패턴을 결함패턴으로 인식하는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  22. 제21항에 있어서, 상기 측정용 신호 이미지 및 기준용 신호 이미지를 생성하는 단계는,
    상기 전자 빔의 주사에 의해 상기 접지성 도전라인 및 비접지성 도전라인으로부터 발생하는 이차전자를 검출하는 단계;
    상기 이차전자에 의해 형성되는 상기 접지성 도전라인 및 비접지성 도전라인에서의 전위편차를 수득하는 단계; 및
    상기 접지성 도전라인 및 비접지성 도전라인의 각각에 대응하는 전위편차를 시각적으로 표시하는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  23. 제22항에 있어서, 상기 측정용 검출유닛 및 기준용 검출유닛은 서로 교호적으로 구분되어 상기 측정용 신호 이미지와 상기 기준용 신호 이미지는 서로 이웃하여 교호적으로 표시되는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  24. 제21항에 있어서, 상기 결함패턴 인식단계는 상기 기준용 신호 이미지로부터 상기 측정용 신호 이미지를 빼는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  25. 제21항에 있어서, 상기 불량유닛을 따라 흐르는 직류전류를 측정하는 단계를 더 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  26. 제19항에 있어서, 상기 허용 공정오차를 결정하는 단계는,
    상기 결함 패턴의 각 사이즈를 저장하는 단계; 및
    저장된 상기 사이즈를 서로 비교하여 최대값 혹은 최소값을 결정하는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  27. 제26항에 있어서, 상기 보조패턴은 상기 접지성 도전라인으로부터 상기 비접지성 도전라인을 향하여 연장된 제1 보조 도전라인 및 상기 비접지성 도전라인으로부터 상기 접지성 도전라인을 향하여 연장된 제2 보조 도전라인을 구비하여 상기 제1 보조 도전라인 및 제2 보조 도전라인이 상기 접지성 도전라인 및 비접지성 도 전라인 사이의 영역에서 서로 제1 이격거리만큼 이격되어 평행하게 배열되며, 상기 결함패턴의 사이즈는 상기 제1 및 제2 보조 도전라인의 폭 및 상기 제1 이격거리를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  28. 제27항에 있어서, 상기 보조패턴은 상기 제1 및 제2 보조 도전라인의 사이에서 상기 제1 및 제2 보조 도전라인과 나란하게 배치되고 제1 단부는 상기 제1 보조 도전라인의 단부와 연결되고 상기 제1 단부와 대응하는 제2 단부는 상기 제2 보조 도전라인의 단부와 연결되며 상기 제1 및 제2 보조 도전라인과 제2 이격거리만큼 이격되어 평행하게 배열되며, 상기 결함패턴의 사이즈는 상기 제3 보조 도전라인의 폭 및 제2 이격거리를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  29. 제27항에 있어서, 상기 보조패턴은 상기 제1 보조 도전라인과 전기적으로 연결된 제1 도전성 연결부재, 상기 제2 보조 도전라인과 전기적으로 연결된 제2 도전성 연결부재 및 상기 제1 및 제2 도전성 연결부재와 전기적으로 연결된 제4 보조 도전라인을 더 포함하며, 상기 결함패턴의 사이즈는 상기 제1 또는 제2 도전성 연결부재와 상기 제4 보조 도전라인의 가장자리와의 간격을 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  30. 제20항에 있어서, 상기 공정결함을 검사하는 단계는,
    하나의 접지성 도전라인 및 하나의 비접지성 도전라인으로 구성된 검출유닛 단위로 상기 다수의 접지성 도전라인 및 비접지성 도전라인을 분류하고 상기 접지성 도전라인과 전기적으로 연결된 제1 도전성 연결부재 및 상기 비접지성 도전라인과 전기적으로 연결된 제2 도전성 연결부재가 표준 이격거리만큼 이격된 기준용 검출유닛 및 상기 제1 및 제2 도전성 연결부재가 측정 이격거리만큼 이격된 측정용 검출유닛으로 구분하는 단계;
    상기 측정용 검출유닛 및 상기 기준용 검출유닛으로부터 검출된 신호에 대응하는 측정용 신호 이미지 및 기준용 신호 이미지를 생성하는 단계; 및
    상기 측정용 신호 이미지가 상기 기준용 신호 이미지와 일치하지 않으면, 상기 측정용 검출유닛을 불량으로 인식하고 불량 검출유닛에 배치된 보조패턴을 결함패턴으로 확인하는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  31. 제30항에 있어서, 상기 측정용 신호 이미지 및 기준용 신호 이미지를 생성하는 단계는,
    상기 전자 빔의 주사에 의해 상기 접지성 도전라인 및 비접지성 도전라인으로부터 발생하는 이차전자를 검출하는 단계;
    상기 이차전자에 의해 형성되는 상기 접지성 도전라인 및 비접지성 도전라인에서의 전위편차를 수득하는 단계; 및
    상기 접지성 도전라인 및 비접지성 도전라인의 각각에 대응하는 전위편차를 시각적으로 표시하는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  32. 제31항에 있어서, 상기 측정용 검출유닛 및 기준용 검출유닛은 서로 교호적으로 구분되어 상기 측정용 신호 이미지와 상기 기준용 신호 이미지는 서로 이웃하여 교호적으로 표시되는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  33. 제22항에 있어서, 상기 결함패턴을 확인하는 단계는 상기 기준용 신호 이미지로부터 상기 측정용 신호 이미지를 빼는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
  34. 제31항에 있어서, 상기 허용 공정오차를 결정하는 단계는,
    상기 결함 패턴의 각 측정 이격거리를 저장하는 단계; 및
    저장된 상기 측정 이격거리를 서로 비교하여 최대값 혹은 최소값을 결정하는 단계를 포함하는 것을 특징으로 하는 집적회로용 공정오차의 검사방법.
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