KR20200040390A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 반도체 칩의 활성 영역에 배치되는 제1 노말 패턴 및 반도체 칩의 더미 영역에 배치되는 제1 결함 패턴 및 제2 노말 패턴을 포함하고, 제1 노말 패턴은 반도체 칩의 제1 레벨층에 배치되고, 제1 결함 패턴 및 제2 노말 패턴은 제1 레벨층에서 교대로 배치되고, 제1 결함 패턴은 제1 부분과 제2 부분을 포함하고, 제2 노말 패턴은 제1 부분과 대응되는 제3 부분 및 제2 부분과 대응되는 제4 부분을 포함하고, 제1 부분과 제3 부분은 실질적으로 동일한 폭을 갖고, 제2 부분과 제4 부분은 서로 다른 폭을 갖는다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 소형화되면서, 미세 패턴을 구현할 때, 시스템적인 결함뿐만 아니라, 랜덤 결함의 발생률이 증가하여 수율이 감소될 수 있다. 이러한 랜덤 결함은 초기 장비 셋업시에 설정한 공정 중심이, 공정이 수행됨에 따라 또는 하드웨어의 컨디션의 변경에 따라 점차 변경될 수 있다. 공정 중심이 변경되면서, 결국 공정 윈도우(process window)를 벗어나는 경우, 이는 불량을 야기하여 결국 전체적인 수율이 감소될 수 있다. 수율이 감소된 후에 비로소 공정 중심이 변경된 것을 감지하는 경우, 시간적/물적 자원의 손실을 발생시킨다. 따라서, 공정 중심이 변경되는 것을 미리 감지 또는 모니터링하여, 수율이 감소하기 전 이를 바로잡을 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는 공정 중심이 변경되는 것을 미리 감지하기 위한 기판 검사 패턴을 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 공정 중심이 변경되는 것을 미리 감지하기 위한 기판 검사 패턴을 포함하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 반도체 칩의 활성 영역에 배치되는 제1 노말 패턴 및 반도체 칩의 더미 영역에 배치되는 제1 결함 패턴 및 제2 노말 패턴을 포함하고, 제1 노말 패턴은 반도체 칩의 제1 레벨층에 배치되고, 제1 결함 패턴 및 제2 노말 패턴은 제1 레벨층에서 교대로 배치되고, 제1 결함 패턴은 제1 부분과 제2 부분을 포함하고, 제2 노말 패턴은 제1 부분과 대응되는 제3 부분 및 제2 부분과 대응되는 제4 부분을 포함하고, 제1 부분과 제3 부분은 실질적으로 동일한 폭을 갖고, 제2 부분과 제4 부분은 서로 다른 폭을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 반도체 칩의 더미 영역에 배치되는 제1 패턴으로서, 제1 패턴은 연속적으로 배치되는 제1 검사 패턴을 포함하는 제1 패턴 및 반도체 칩의 활성 영역에 배치되고, 반도체 칩의 구동을 위한 제2 패턴을 포함하고, 제1 검사 패턴은 적어도 하나의 제1 결함 패턴과 복수의 제1 노말 패턴을 포함하고, 제1 노말 패턴은 제1 부분과 제2 부분을 포함하고, 제1 결함 패턴은 제1 부분과 대응되는 제3 부분, 및 제2 부분과 대응되는 제4 부분을 포함하고, 제1 부분과 제3 부분은 실질적으로 동일한 폭을 갖고, 제2 부분과 제4 부분은 서로 다른 폭을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 제1 결함 구조를 결정하고, 반도체 기판의 활성 영역에 제1 노말 패턴을 형성하고, 반도체 기판의 더미 영역에 제1 결함 구조와 제2 노말 패턴을 포함하는 제1 검사 패턴을 형성하고, 반도체 기판을 분리하여 복수의 반도체 장치를 제조하는 것을 포함하고, 제2 노말 패턴의 형상은 제1 노말 패턴의 형상의 적어도 일부와 실질적으로 동일하고, 제1 노말 패턴과 제1 검사 패턴은 반도체 기판의 동일 레벨층에 형성되고, 제1 결함 구조는 제1 부분과 제2 부분을 포함하고, 제2 노말 패턴은 제1 부분과 대응되는 제3 부분 및 제2 부분과 대응되는 제4 부분을 포함하고, 제1 부분과 제3 부분은 실질적으로 동일한 폭을 갖고, 제2 부분과 제4 부분은 서로 다른 폭을 갖는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 공정 윈도우와 공정 변동을 설명하기 위한 예시적인 도면이다.
도 2는 공정 중심과 수율의 관계를 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예에 따라 감소된 공정 윈도우와 공정 중심의 변경의 감지를 설명하기 위한 예시적인 도면이다.
도 4는 몇몇 실시예에 따른 기판 검사 패턴을 설명하기 위한 예시적인 도면이다.
도 5는 몇몇 실시예에 따른 기판 검사 패턴이 배치되는 영역을 설명하기 위한 예시적인 도면이다.
도 6 및 도 7은 각각 몇몇 실시예에 따른 구동 패턴, 제1 노말 패턴 및 제1 결함 패턴을 설명하기 위한 예시적인 도면이다.
도 8은 몇몇 실시예에 따른 기판 검사 패턴에 포함되는 제1 결함 구조 및 제2 결함 구조를 결정하는 방법을 설명하기 위한 예시적인 순서도이다.
도 9는 몇몇 실시에에 따른 결함 결정 패턴을 설명하기 위한 예시적인 도면이다.
도 10은 몇몇 실시예에 따른 구조적 결함을 측정하는 제1 장비를 이용하여, 결함 결정 패턴의 결함 여부를 검사하는 방법을 설명하기 위한 예시적인 도면이다.
도 11 및 도 12는 각각 몇몇 실시예에 따른 전기적 결함을 측정하는 제2 장비를 이용하여, 결함 결정 패턴의 결함 여부를 검사하는 방법을 설명하기 위한 예시적인 도면이다.
도 13은 몇몇 실시예에 따른 기판 검사 패턴에 이용될 패턴을 결정하는 방법을 설명하기 위한 예시적인 도면이다.
도 14는 몇몇 실시에에 따른 기판 검사 패턴을 설명하기 위한 예시적인 도면이다.
도 15는 몇몇 실시예에 따른 결함 결정 패턴을 설명하기 위한 예시적인 도면이다.
도 16은 몇몇 실시예에 따른 기판 검사 패턴에 이용될 검사 패턴을 결정하는 방법을 설명하기 위한 예시적인 도면이다.
도 17은 몇몇 실시예에 따른 기판 검사 방법을 설명하기 위한 예시적인 순서도이다.
도 18은 몇몇 실시예에 따른 제1 내지 제3 기판 검사 패턴을 설명하기 위한 예시적인 도면이다.
도 1은 공정 윈도우와 공정 변동을 설명하기 위한 예시적인 도면이다. 도 2는 공정 중심과 수율의 관계를 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 제1 공정 윈도우(10, process window)는 특정 공정의 매개 변수의 허용 범위를 나타낸다. 공정이 제1 공정 윈도우(10)를 벗어나 수행되는 경우, 공정 결과물에 불량이 발생될 수 있으며, 이는 결국 공정의 수율 감소를 야기할 수 있다. 예를 들어, 제1 공정 윈도우(10)는 포토 공정의 노광량과 초점 심도의 오차를 의미할 수 있으나, 실시예들이 이에 제한되지는 않는다. 이하에서는, 설명의 편의를 위해 특정 공정은 포토 공정이고, 제1 공정 윈도우(10)의 가로축은 포토 공정의 노광량, 세로축은 포토 공정의 초점 심도의 오차인 것으로 가정하여 설명하나, 실시예들이 이에 제한되지는 않는다.
제1 공정 변동 영역(20)은 공정 중심이 제1 점(F1)에 위치하는 경우, 포토 공정의 노광량과 초점 심도의 오차의 변동 정도를 의미한다. 공정 중심은 예를 들어, 포토 장비의 목표 노광량과, 목표 초점 심도의 오차를 의미한다. 포토 공정의 노광량의 변동과 초점 심도의 오차의 변동은, 예를 들어, 기판의 위치에 기인할 수 있으나, 실시예들이 이에 제한되지 않는다. 예를 들어, 포토 공정의 노광량의 변동과 초점 심도의 오차의 변동은 PVT 변동(Process, Voltage and Temperature variation)에 기인할 수 있다.
포토 공정에 대한 공정 중심이 제1 점(F1)에 위치하는 경우, 포토 공정에 변동이 발생하더라도, 포토 공정의 노광량과 초점 심도의 오차는 모두 제1 공정 윈도우(10) 내에 포함되어 수율이 보장될 수 있다. 다시 말해서, 공정 중심이 제1 공정 윈도우(10)의 중심에 위치할 때, 제1 공정 변동 영역(20)은 제1 공정 윈도우(10) 내에 포함되므로 수율이 보장될 수 있다. 따라서, 작업자는 장비를 초기 설정할 때 또는 장비를 유지 보수할 때, 공정 중심이 제1 점(F1)에 위치하도록 공정 레시피를 조절하거나, 하드웨어 변경을 수행할 수 있다.
그러나, 포토 공정을 반복적으로 수행하는 경우, 다양한 원인에 의해 공정 중심이 다른 위치로 변경될 수 있다. 예를 들어, 소프트웨어/펌웨어의 오류로 인해 공정 중심이 변경될 수 있고, 하드웨어의 상태에 따라 공정 중심이 변경될 수 있다. 구체적인 설명을 위해 도 2를 참조하여 설명한다.
도 2를 참조하면, 공정 중심이 제1 점(F1)에서 제2 점(F2)으로 변경될 수 있다. 이때, 제2 공정 변동 영역(25)은 제1 공정 윈도우(10)에 포함될 수 있다. 제2 공정 변동 영역(25)은 공정 중심이 제2 점(F2)에 위치하는 경우, 포토 공정의 노광량과 초점 심도의 오차의 변동 정도를 의미한다. 공정 중심이 제2 점(F2)에 위치할 때, 포토 공정에 변동이 발생하더라도 포토 공정의 노광량과 초점 심도의 오차는 모두 제1 공정 윈도우(10) 내에 포함되어 수율이 보장될 수 있다. 다시 말해서, 공정 중심이 제1 점(F1)에서 제2 점(F2)으로 변경되더라도, 제2 공정 변동 영역(25)은 여전히 제1 공정 윈도우(10)에 포함되므로 수율은 보장될 수 있다.
이후, 공정 중심이 제2 점(F2)에서 제3 점(F3)으로 변경될 수 있다. 이때, 제3 공정 변동 영역(30)의 적어도 일부는 제1 공정 윈도우(10)에 포함되지 않을 수 있다. 여기에서, 제3 공정 변동 영역(30)은 공정 중심이 제3 점(F3)에 위치하는 경우, 포토 공정의 노광량과 초점 심도의 오차의 변동 정도를 의미한다. 즉, 공정 중심이 제2 점(F2)에서 제3 점(F3)으로 변경되는 경우, 경우에 따라 포토 공정의 노광량과 초점 심도의 오차는 제1 공정 윈도우(10)를 벗어날 수 있다. 제1 공정 윈도우(10)에 포함되지 않은 제3 공정 변동 영역(30)의 적어도 일부를, 편의상 불량 영역(32)으로 명명한다. 따라서, 포토 공정에 변동이 발생하여 불량 영역(32)에서 공정이 진행된다면, 공정 결과에 불량이 발생될 수 있다. 따라서, 공정 중심이 제3 점(F3)에 위치하는 경우, 전체 공정 수율은 감소될 수 있다.
도 1 및 도 2에 도시된 바와 같이, 제1 공정 윈도우(10)는 제1 공정 변동 영역(20) 내지 제3 공정 변동 영역(30) 보다 크게 설정될 수 있다. 그러므로, 공정 중심이 제1 점(F1)에서 제2 점(F2)으로 변경되더라도, 제2 공정 변동 영역(25)은 여전히 제1 공정 윈도우(10) 내에 포함되게 되어, 포토 공정의 수율은 보장될 수 있다. 다시 말해서, 공정 중심이 제1 점(F1)에서 제2 점(F2)으로 변경되더라도, 제2 공정 변동 영역(25)이 제1 공정 윈도우(10) 내에 모두 포함되어 있다면 수율에 영향이 없을 수 있다. 그러므로, 공정 중심이 제1 점(F1)에서 제2 점(F2)으로 변경되더라도 전체 수율에는 영향이 없어 공정 중심이 변경되었는지 여부는 검출할 수 없다.
그러나, 공정 중심이 제2 점(F2)에서 제3 점(F3)으로 변경되는 경우, 전체 수율이 감소되며, 이 경우에만 비로소 공정 중심이 변경되었다는 것을 알 수 있다. 수율이 감소되면 비용의 증가를 초래하므로, 수율이 감소되기 전 미리 공정 중심의 변경을 감지할 필요가 있다.
도 3은 몇몇 실시예에 따라 감소된 공정 윈도우와 공정 중심의 변경의 감지를 설명하기 위한 예시적인 도면이다.
도 3을 참조하면, 몇몇 실시예에 따른 방법을 통해, 공정 윈도우를 제1 공정 윈도우(10)에서 제2 공정 윈도우(15)로 감소시킬 수 있다. 이때, 제1 공정 윈도우(10)는 실제 공정 결과 수율이 보장되는 범위일 수 있다. 제2 공정 윈도우(15)는 공정 중심이 변경되지 않은 것으로 판단하는 범위일 수 있다.
공정 중심이 제1 점(F1)에서 제2 점(F2)으로 변경된 경우를 가정하여 설명한다. 제2 점(F2) 및 제2 공정 변동 영역(25)의 적어도 일부는 제2 공정 윈도우(15)를 벗어나므로 공정 중심이 변경된 것으로 판단될 수 있다. 그러나, 제2 점(F2) 및 제2 공정 변동 영역(25)은 여전히 제1 공정 윈도우(10) 내에 모두 포함되어 수율에는 큰 변화가 없을 수 있다. 따라서, 몇몇 실시예에 따르면, 수율 감소가 발생되기 전 공정 중심이 변경되는 것을 미리 검출할 수 있다.
몇몇 실시예에 따르면, 특정 영역(예를 들어, 도 5의 더미 영역(130))에 의도적으로 결함(defect)을 형성하여, 공정 윈도우를 감소시킬 수 있다. 즉, 특정 영역에 결함이 형성된다면 이에 따라 공정 마진이 감소하게 되고, 결국 공정 윈도우가 감소될 수 있다. 따라서, 특정 영역에 의도적인 결함을 포함하는 기판 검사 패턴(예를 들어, 도 4의 SIP)을 형성하여, 특정 영역에만 공정 윈도우를 감소시키고, 해당 영역을 모니터링하여 공정 중심이 변동했는지 여부를 미리 검출할 수 있다. 이하 도면을 참조하여 구체적으로 설명한다.
도 4는 몇몇 실시예에 따른 기판 검사 패턴을 설명하기 위한 예시적인 도면이다. 도 5는 몇몇 실시예에 따른 기판 검사 패턴이 배치되는 영역을 설명하기 위한 예시적인 도면이다.
도 4를 참조하면, 기판 검사 패턴(SIP)은 제1 노말 패턴(NP1)과 제1 결함 패턴(DP1)이 교대로 배치될 수 있다. 제1 노말 패턴(NP1)은 제1 비결함 구조(POR1)와 제2 비결함 구조(POR2)를 포함할 수 있다. 제1 결함 패턴(DP1)은 제1 결함 구조(D1)와 제2 결함 구조(D2)를 포함할 수 있다. 제1 노말 패턴(NP1)과 제1 결함 패턴(DP1)은 동일 레벨층에 배치될 수 있다. 예를 들어, 수직 방향을 Z 방향으로 정의하면, 제1 노말 패턴(NP1)과 제1 결함 패턴(DP1)은 Z 축으로 동일한 높이를 갖는 X-Y 평면에 배치될 수 있다.
제1 비결함 구조(POR1)와 제2 비결함 구조(POR2)는 의도적인 결함 구조를 포함하지 않을 수 있다. "의도적인 결함 구조"는 사용자가 공정 윈도우를 감소시키기 위해 의도적으로 형성한 결함 구조를 의미한다.
제1 결함 구조(D1)와 제2 결함 구조(D2)는 의도적인 결함 구조를 포함할 수 있다. 제1 결함 구조(D1)는 사용자가 공정 윈도우를 감소시키기 위해 제1 비결함 구조(POR1)에 의도적으로 결함 구조를 형성한 것을 의미한다. 제2 결함 구조(D2)는 사용자가 공정 윈도우를 감소시키기 위해 제2 비결함 구조(POR2)에 의도적으로 결함 구조를 형성한 것을 의미한다.
도 5를 참조하면, 기판(100)은 복수의 반도체 장치(110, 또는 반도체 칩)를 포함할 수 있다. 반도체 장치(110)는 반도체 장치(110)의 구동을 위해 요구되는 회로, 구조 또는 배선 등이 형성되는 활성 영역(120)과, 회로, 구조 또는 배선 등이 비형성되는 비활성 영역(132)을 포함할 수 있다. 이하에서, 각각의 반도체 장치(110)의 구동을 위해 요구되는 회로, 구조 또는 배선 등의 구조는 설명의 편의상 구동 패턴(도 6의 OP)으로 명명한다.
또한, 기판(100)은 복수의 반도체 장치(110)를 각각 단일의 반도체 장치(110)로 분리하기 위한 절단 영역(134)을 포함할 수 있다. 즉, 절단 영역(134)은 쏘잉 공정(sawing process)이 수행되는 영역이며, 쏘잉 공정을 통해 기판(100)에 포함된 복수의 반도체 장치(110)는 각각 단일 반도체 장치(110)로 분리될 수 있다.
몇몇 실시예에 따른 기판 검사 패턴(SIP)은 기판(100)의 비활성 영역(132) 및/또는 절단 영역(134)에 형성될 수 있다. 설명의 편의상 비활성 영역(132) 및/또는 절단 영역(134)을 더미 영역(130)으로 정의한다. 더미 영역(130)은 비활성 영역(132) 또는 절단 영역(134) 중 어느 하나를 의미하거나, 비활성 영역(132)과 절단 영역(134) 모두를 의미할 수 있다.
몇몇 실시예에 따르면, 기판 검사 패턴(SIP)은 더미 영역(130)에 형성될 수 있다. 다시 말해서, 더미 영역(130)은 제1 노말 패턴(NP1)과 제1 결함 패턴(DP1)이 배치될 수 있다. 따라서, 더미 영역(130)은, 제1 결함 구조(D1)와 제2 결함 구조(D2)가 배치될 수 있다. 제1 결함 구조(D1)와 제2 결함 구조(D2)가 배치되므로, 더미 영역(130)의 공정 윈도우는 제2 공정 윈도우(15)일 수 있다.
몇몇 실시예에 따르면, 더미 영역(130)은 활성 영역(120)과 중첩되지 않을 수 있다. 다시 말해서, 기판 검사 패턴(SIP)은 활성 영역(120)에 배치되지 않을 수 있다. 다시 말해서, 기판 검사 패턴(SIP)이 형성되더라도, 각각의 반도체 장치(110)의 구동 패턴(도 6의 OP)은 의도적인 결함 구조를 포함하지 않을 수 있다. 그러므로, 활성 영역(120)의 공정 윈도우는 제1 공정 윈도우(10)일 수 있다. 예시적인 설명을 위해 도 6 및 도 7을 참조한다.
도 6 및 도 7은 각각 몇몇 실시예에 따른 구동 패턴, 제1 노말 패턴 및 제1 결함 패턴을 설명하기 위한 예시적인 도면이다.
도 4 내지 도 6을 참조하면, 기판(100)의 활성 영역(120)에 구동 패턴(OP)이 배치될 수 있다. 또한, 기판(100)의 더미 영역(130)에 기판 검사 패턴(SIP)이 배치될 수 있다. 다시 말해서, 제1 노말 패턴(NP1)과 제1 결함 패턴(DP1)은 기판(100)의 더미 영역(130)에 교대로 배치될 수 있다.
구동 패턴(OP)은 제1 구조(ST1), 제2 구조(ST2) 및 제3 구조(ST3)를 포함할 수 있다. 제2 구조(ST2)는 서로 완전히 분리되어 이격된다. 제1 구조(ST1) 내지 제3 구조(ST3)는 반도체 장치(110)의 구동을 위해 요구되는 구조일 수 있다.
제1 노말 패턴(NP1)은 제1 비결함 구조(POR1)와 제2 비결함 구조(POR2)를 포함할 수 있다. 제1 비결함 구조(POR1)의 형상은 구동 패턴(OP)의 적어도 일부(A)의 형상과 실질적으로 동일할 수 있다. 용어 "실질적으로 동일"은 제조상의 오차 및 측정 오차를 포함하는 의미로 사용된다. 제2 비결함 구조(POR2)의 형상은 구동 패턴(OP)의 적어도 일부(A)의 형상과 실질적으로 동일할 수 있다. 다시 말해서, 제1 비결함 구조(POR1)와 제2 비결함 구조(POR2)는 서로 실질적으로 동일한 구조일 수 있다.
제1 비결함 구조(POR1)는 제1 부분(P1)과 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)의 폭은 제1 폭(W1)이고, 제2 부분(P2)의 폭은 제2 폭(W2)일 수 있다. 제2 비결함 구조(POR2)는 제3 부분(P3)과 제4 부분(P4)을 포함할 수 있다. 제3 부분(P3)의 폭은 제3 폭(W3)이고, 제4 부분(P4)의 폭은 제4 폭(W4)일 수 있다.
제1 결함 패턴(DP1)은 제1 결함 구조(D1)와 제2 결함 구조(D2)를 포함할 수 있다. 몇몇 실시예에 따르면, 제1 결함 구조(D1)는 제1 비결함 구조(POR1)에 의도적인 구조적 결함을 형성한 것일 수 있다. 제2 결함 구조(D2)는 제2 비결함 구조(POR2)에 의도적인 구조적 결함을 형성한 것일 수 있다. 제1 결함 구조(D1)는 제5 부분(P5)과 제6 부분(P6)을 포함할 수 있다. 제5 부분(P5)의 폭은 제5 폭(W5)이고, 제6 부분(P6)의 폭은 제6 폭(W6)일 수 있다. 제2 결함 구조(D2)는 제7 부분(P7)과 제8 부분(P8)을 포함할 수 있다. 제7 부분(P7)의 폭은 제7 폭(W7)이고, 제8 부분(P8)의 폭은 제8 폭(W8)일 수 있다.
몇몇 실시예에 따르면, 제1 비결함 구조(POR1)의 제1 부분(P1)과 제1 결함 구조(D1)의 제5 부분(P5)은 서로 대응될 수 있다. 제1 부분(P1)의 제1 폭(W1)은 제5 부분(P5)의 제5 폭(W5)과 실질적으로 동일할 수 있다. 또한, 제1 비결함 구조(POR1)의 제2 부분(P2)과 제1 결함 구조(D1)의 제6 부분(P6)은 서로 대응될 수 있다. 제2 부분(P2)의 제2 폭(W2)은 제6 부분(P6)의 제6 폭(W6)과 다를 수 있다. 예를 들어, 제2 폭(W2)은 제6 폭(W6)보다 클 수 있다.
몇몇 실시예에 따르면, 제2 비결함 구조(POR2)의 제3 부분(P3)과 제2 결함 구조(D2)의 제7 부분(P7)은 서로 대응될 수 있다. 제3 부분(P3)의 제3 폭(W3)은 제7 부분(P7)의 제7 폭(W7)과 실질적으로 동일할 수 있다. 또한, 제2 비결함 구조(POR2)의 제4 부분(P4)과 제2 결함 구조(D2)의 제8 부분(P8)은 서로 대응될 수 있다. 제4 부분(P4)의 제4 폭(W4)은 제8 부분(P8)의 제8 폭(W8)과 다를 수 있다. 예를 들어, 제4 폭(W4)은 제8 폭(W8)보다 작을 수 있다. 따라서, 제1 노말 패턴(NP1)의 제1 부분(P1)과 제3 부분(P3)의 폭은 각각 제1 결함 패턴(DP1)의 제5 부분(P5)과 제7 부분(P7)의 폭과 실질적으로 동일할 수 있다. 또한, 제1 노말 패턴(NP1)의 제2 부분(P2)과 제4 부분(P4)의 폭은 각각 제1 결함 패턴(DP1)의 제6 부분(P6)과 제8 부분(P8)의 폭과 다를 수 있다.
제1 결함 구조(D1)와 제2 결함 구조(D2)는 서로 다른 결함 구조일 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제1 결함 구조(D1)는 제2 구조(ST2)가 완전히 분리되지 않은 구조일 수 있다. 이를 편의상 언더컷(undercut) 결함으로 명명한다. 제2 결함 구조(D2)는 제2 구조(ST2)가 완전히 분리되되, 제1 구조(ST1)와 제3 구조(ST3)의 일부까지 분리된 구조일 수 있다. 이를 편의상 오버컷(overcut) 결함으로 명명한다.
도 7을 참조하면, 구동 패턴(OP)은 제1 배선(M1), 제2 배선(M2) 및 제3 배선(M3)을 포함할 수 있다.
제1 노말 패턴(NP1)은 제1 비결함 구조(POR1)와 제2 비결함 구조(POR2)를 포함할 수 있다. 제1 비결함 구조(POR1)의 형상은 구동 패턴(OP)의 적어도 일부(B)의 형상과 실질적으로 동일할 수 있다. 제2 비결함 구조(POR2)의 형상은 구동 패턴(OP)의 적어도 일부(C)의 형상과 실질적으로 동일할 수 있다. 다시 말해서, 제1 비결함 구조(POR1)와 제2 비결함 구조(POR2)는 서로 다른 구조일 수 있다.
제1 비결함 구조(POR1)는 제1 부분(P1)과 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)의 폭은 제1 폭(W1)이고, 제2 부분(P2)의 폭은 제2 폭(W2)일 수 있다. 제2 비결함 구조(POR2)는 제3 부분(P3)과 제4 부분(P4)을 포함할 수 있다. 제3 부분(P3)의 폭은 제3 폭(W3)이고, 제4 부분(P4)의 폭은 제4 폭(W4)일 수 있다.
제1 결함 패턴(DP1)은 제1 결함 구조(D1)와 제2 결함 구조(D2)를 포함할 수 있다. 몇몇 실시예에 따르면, 제1 결함 구조(D1)는 제1 비결함 구조(POR1)에 의도적인 전기적 결함을 형성한 것일 수 있다. 제2 결함 구조(D2)는 제2 비결함 구조(POR2)에 의도적인 전기적 결함을 형성한 것일 수 있다.
제1 결함 구조(D1)는 제5 부분(P5)과 제6 부분(P6)을 포함할 수 있다. 제5 부분(P5)의 폭은 제5 폭(W5)이고, 제6 부분(P6)의 폭은 제6 폭(W6)일 수 있다. 제2 결함 구조(D2)는 제7 부분(P7)과 제8 부분(P8)을 포함할 수 있다. 제7 부분(P7)의 폭은 제7 폭(W7)이고, 제8 부분(P8)의 폭은 제8 폭(W8)일 수 있다.
몇몇 실시예에 따르면, 제1 비결함 구조(POR1)의 제1 부분(P1)과 제1 결함 구조(D1)의 제5 부분(P5)은 서로 대응될 수 있다. 제1 부분(P1)의 제1 폭(W1)은 제5 부분(P5)의 제5 폭(W5)과 실질적으로 동일할 수 있다. 또한, 제1 비결함 구조(POR1)의 제2 부분(P2)과 제1 결함 구조(D1)의 제6 부분(P6)은 서로 대응될 수 있다. 제2 부분(P2)의 제2 폭(W2)은 제6 부분(P6)의 제6 폭(W6)과 다를 수 있다. 예를 들어, 제2 폭(W2)은 제6 폭(W6)보다 클 수 있다.
몇몇 실시예에 따르면, 제2 비결함 구조(POR2)의 제3 부분(P3)과 제2 결함 구조(D2)의 제7 부분(P7)은 서로 대응될 수 있다. 제3 부분(P3)의 제3 폭(W3)은 제7 부분(P7)의 제7 폭(W7)과 실질적으로 동일할 수 있다. 또한, 제2 비결함 구조(POR2)의 제4 부분(P4)과 제2 결함 구조(D2)의 제8 부분(P8)은 서로 대응될 수 있다. 제4 부분(P4)의 제4 폭(W4)은 제8 부분(P8)의 제8 폭(W8)과 다를 수 있다. 예를 들어, 제4 폭(W4)은 제8 폭(W8)보다 클 수 있다. 따라서, 제1 노말 패턴(NP1)의 제1 부분(P1)과 제3 부분(P3)의 폭은 각각 제1 결함 패턴(DP1)의 제5 부분(P5)과 제7 부분(P7)의 폭과 실질적으로 동일할 수 있다. 또한, 제1 노말 패턴(NP1)의 제2 부분(P2)과 제4 부분(P4)의 폭은 각각 제1 결함 패턴(DP1)의 제6 부분(P6)과 제8 부분(P8)의 폭과 다를 수 있다.
제1 결함 구조(D1)와 제2 결함 구조(D2)는 서로 다른 결함 구조일 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 결함 구조(D1)는 제1 배선(M1)과 제2 배선(M2) 사이의 간격이 좁아져 브릿지(BR)가 발생된 것일 수 있다. 이를 편의상 브릿지(bridge) 결함으로 명명한다. 제2 결함 구조(D2)는 제3 배선(M3)의 일부의 폭이 변경되어, 제3 배선(M3)의 저항이 변경되는 것일 수 있다. 이를 편의상 저항성 결함으로 명명한다.
도 6 및 도 7을 이용하여, 언더컷 결함, 오버컷 결함, 브릿지 결함, 및 저항성 결함에 대해 설명하였으나, 실시예들이 이에 제한되지는 않는다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 결함의 종류를 선택 및 조합하여 본 발명의 기술적 사상을 구현할 수 있을 것이다.
도 8은 몇몇 실시예에 따른 기판 검사 패턴에 포함되는 제1 결함 구조 및 제2 결함 구조를 결정하는 방법을 설명하기 위한 예시적인 순서도이다.
먼저, 결함 결정 패턴(도 9의 DDP)을 설계한다(S810). 결함 결정 패턴(도 9의 DDP)은 기판 검사 패턴(SIP)에 의도적으로 형성되는 결함 구조의 크기를 결정하는데 이용되는 패턴일 수 있다. 도 9를 참조하여 구체적으로 설명한다.
도 9는 몇몇 실시에에 따른 결함 결정 패턴을 설명하기 위한 예시적인 도면이다.
도 9를 참조하면, 결함 결정 패턴(DDP: Defect Determining Pattern)은 제1 노말 패턴(NP1), 제2 결함 패턴(DP2), 제3 결함 패턴(DP3), 제4 결함 패턴(DP4), 및 제5 결함 패턴(DP5)을 포함할 수 있다. 다만, 결함 패턴의 종류 및 개수는 실시예에 따라 변경될 수 있다. 제1 노말 패턴(NP1) 및 제2 결함 패턴(DP2) 내지 제5 결함 패턴(DP5)은 동일한 레벨층에 형성될 수 있다.
제2 결함 패턴(DP2)은 제1-1 결함 구조(D1')와 제2-1 결함 구조(D2')를 포함할 수 있다. 제3 결함 패턴(DP3)은 제1-2 결함 구조(D1'')와 제2-2 결함 구조(D2'')를 포함할 수 있다. 제4 결함 패턴(DP4)은 제1-3 결함 구조(D1''')와 제2-3 결함 구조(D2''')를 포함할 수 있다. 제5 결함 패턴(DP5)은 제1-4 결함 구조(D1'''')와 제2-4 결함 구조(D2'''')를 포함할 수 있다. 몇몇 실시예에 따르면, 제1-1 결함 구조(D1') 내지 제2-4 결함 구조(D2'''')는 의도적으로 형성된 결함 구조일 수 있다.
결함 결정 패턴(DDP)은 제1 노말 패턴(NP1) 및 의도적인 결함이 형성된 패턴(DP2, DP3, DP4, DP5)이 서로 교대로 배치될 수 있다. 다시 말해서, 결함 결정 패턴(DDP)은 제1 노말 패턴(NP1), 제2 결함 패턴(DP2), 제1 노말 패턴(NP1), 제3 결함 패턴(DP3), 제1 노말 패턴(NP1), 제4 결함 패턴(DP4), 제1 노말 패턴(NP1), 및 제5 결함 패턴(DP5)의 순서로 배치되는 패턴일 수 있다. 다시 말해서, 결함 결정 패턴(DDP)은 비결함 구조(POR1, POR2)와 결함 구조(D1', D2', D1'', D2'', D1''', D2''', D1'''', D2'''')가 교대로 배치되는 패턴일 수 있다.
몇몇 실시예에 따르면, 제1-1 결함 구조(D1'), 제1-2 결함 구조(D1''), 제1-3 결함 구조(D1'''), 및 제1-4 결함 구조(D1'''')는 언더컷 결함일 수 있고, 제2-1 결함 구조(D2'), 제2-2 결함 구조(D2''), 제2-3 결함 구조(D2'''), 및 제2-4 결함 구조(D2'''')는 오버컷 결함일 수 있다. 다른 몇몇 실시예에 따르면, 제1-1 결함 구조(D1'), 제1-2 결함 구조(D1''), 제1-3 결함 구조(D1'''), 및 제1-4 결함 구조(D1'''')는 브릿지 결함일 수 있고, 제2-1 결함 구조(D2'), 제2-2 결함 구조(D2''), 제2-3 결함 구조(D2'''), 및 제2-4 결함 구조(D2'''')는 저항성 결함일 수 있다. 그러나, 이는 설명의 편의를 위한 예시일 뿐이며, 실시예들이 이에 제한되는 것은 아니다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 다양한 결함의 종류를 선택할 수 있을 것이다.
몇몇 실시예에 따르면, 제1-1 결함 구조(D1'), 제1-2 결함 구조(D1''), 제1-3 결함 구조(D1'''), 및 제1-4 결함 구조(D1'''')는 서로 종류가 같고, 크기가 다른 결함일 수 있다. 예를 들어, 제1-1 결함 구조(D1')는 제1-2 결함 구조(D1'')보다 크기가 작은 결함 구조일 수 있다. 예를 들어, 제1-2 결함 구조(D1'')는 제1-3 결함 구조(D1''')보다 크기가 작은 결함 구조일 수 있다. 예를 들어, 제1-3 결함 구조(D1''')는 제1-4 결함 구조(D1'''')보다 크기가 작은 결함 구조일 수 있다. 다시 말해서, 제1-1 결함 구조(D1'), 제1-2 결함 구조(D1''), 제1-3 결함 구조(D1'''), 및 제1-4 결함 구조(D1'''')는 제6 부분(P6)의 제6 폭(W6)이 서로 다른 결함 구조일 수 있다.
마찬가지로, 제2-1 결함 구조(D2'), 제2-2 결함 구조(D2''), 제2-3 결함 구조(D2'''), 및 제2-4 결함 구조(D2'''')는 서로 종류가 같고, 크기가 다른 결함일 수 있다. 다시 말해서, 제2-1 결함 구조(D2'), 제2-2 결함 구조(D2''), 제2-3 결함 구조(D2'''), 및 제2-4 결함 구조(D2'''')는 제8 부분(P8)의 제8 폭(W8)이 서로 다른 결함 구조일 수 있다.
다시 도 8을 참조하면, 기판 검사 장비를 이용하여 결함 결정 패턴(DDP)의 결함 여부를 검사할 수 있다(S820). 몇몇 실시예에 따른 기판 검사 장비는 구조적 결함을 측정하는 제1 장비, 및/또는 전기적 결함을 측정하는 제2 장비일 수 있다. 제1 장비 및 제2 장비를 이용하여 결함을 측정하는 방법을 설명하기 위해, 도 10 내지 도 12를 참조한다.
도 10은 몇몇 실시예에 따른 구조적 결함을 측정하는 제1 장비를 이용하여, 결함 결정 패턴의 결함 여부를 검사하는 방법을 설명하기 위한 예시적인 도면이다.
도 10을 참조하면, 제1 장비를 이용하여 결함 결정 패턴(DDP)의 구조적 결함 여부를 검사할 수 있다. 제1 장비는 결함 결정 패턴(DDP)의 측정치의 평균 값을 이용하여 구조적 결함 여부를 검사할 수 있다. 예를 들어, 제1 장비는 결함 결정 패턴(DDP)을 스캔하여, 제1 노말 패턴(NP1)의 이미지, 제2 결함 패턴(DP2)의 이미지, 제1 노말 패턴(NP1)의 이미지, 제3 결함 패턴(DP3)의 이미지, 제1 노말 패턴(NP1)의 이미지, 제4 결함 패턴(DP4)의 이미지, 제1 노말 패턴(NP1)의 이미지, 및 제5 결함 패턴(DP5)의 이미지를 검출하여, 각각의 이미지 데이터를 생성할 수 있다. 이어서, 제1 장비는 결함 결정 패턴(DDP)의 각각의 이미지 데이터를 평균하여, 평균 이미지 데이터를 생성할 수 있다. 이후, 제1 장비는 평균 이미지 데이터와 제1 노말 패턴(NP1)의 이미지 데이터의 차이값을 제1 노말 패턴(NP1)의 측정 값으로 결정할 수 있다. 마찬가지로, 제1 장비는 평균 이미지 데이터와, 제2 결함 패턴(DP2) 내지 제5 결함 패턴(DP5)의 이미지 데이터의 차이값을 각각의 결함 패턴의 측정 값으로 결정할 수 있다.
몇몇 실시예에 따르면, 제1 장비를 이용하는 경우, 제1-1 결함 구조(D1'), 제1-2 결함 구조(D1''), 제1-3 결함 구조(D1'''), 및 제1-4 결함 구조(D1'''')는 제6 부분(P6)의 제6 폭(W6)의 크기가 서로 다른 언더컷 결함일 수 있다. 또한, 제2-1 결함 구조(D2'), 제2-2 결함 구조(D2''), 제2-3 결함 구조(D2'''), 및 제2-4 결함 구조(D2'''')는 제8 부분(P8)의 제8 폭(W8)의 크기가 서로 다른 오버컷 결함일 수 있다.
도 11 및 도 12는 각각 몇몇 실시예에 따른 전기적 결함을 측정하는 제2 장비를 이용하여, 결함 결정 패턴의 결함 여부를 검사하는 방법을 설명하기 위한 예시적인 도면이다.
도 11을 참조하면, 제1 패드(PAD1) 및 제2 패드(PAD2)는 제2 결함 패턴(DP2)에 연결될 수 있다. 마찬가지로, 제3 패드(PAD3) 및 제4 패드(PAD4)는 제3 결함 패턴(DP3)에 연결될 수 있고, 제5 패드(PAD5) 및 제6 패드(PAD6)는 제4 결함 패턴(DP4)에 연결될 수 있고, 제7 패드(PAD7) 및 제8 패드(PAD8)는 제5 결함 패턴(DP5)에 연결될 수 있다.
몇몇 실시예에 따르면, 제2 장비를 이용하여, 제1 패드(PAD1)에 전압 또는 전류를 인가하고, 제2 패드(PAD2)에서 출력되는 전압, 전류, 또는 전압 및 전류가 출력되는 시간 등을 검출할 수 있다. 이때, 제2 패드(PAD2)에서 출력되는 전압, 전류, 또는 전압 및 전류가 출력되는 시간 등을 제2 결함 패턴(DP2)의 측정 값으로 결정할 수 있다. 마찬가지로, 제2 장비를 이용하여, 제3 패드(PAD3), 제5 패드(PAD5), 및 제7 패드(PAD7)에 각각 전압 또는 전류를 인가하고, 제4 패드(PAD4), 제6 패드(PAD6), 및 제8 패드(PAD8)에서 출력되는 전압, 전류, 또는 전압 및 전류가 출력되는 시간 등을 각각 제3 결함 패턴(DP3), 제4 결함 패턴(DP4), 및 제5 결함 패턴(DP5)의 측정 값으로 결정할 수 있다.
이와 유사하게, 도 12를 참조하면, 제1 패드(PAD1)는 제2 결함 패턴(DP2), 제3 결함 패턴(DP3), 제4 결함 패턴(DP4), 및 제5 결함 패턴(DP5)에 공통으로 연결될 수 있다. 이때, 제2 패드(PAD2), 제4 패드(PAD4), 제6 패드(PAD6), 및 제8 패드(PAD8)는 각각 제2 결함 패턴(DP2) 내지 제5 결함 패턴(DP5)에 연결될 수 있다.
몇몇 실시예에 따르면, 제2 장비를 이용하여, 제1 패드(PAD1)에 전압 또는 전류가 공통으로 인가되고, 제2 패드(PAD2), 제4 패드(PAD4), 제6 패드(PAD6), 및 제8 패드(PAD8)에서 출력되는 전압, 전류, 또는 전압 및 전류가 출력되는 시간 등을 각각 제2 결함 패턴(DP2), 제3 결함 패턴(DP3), 제4 결함 패턴(DP4), 및 제5 결함 패턴(DP5)의 측정 값으로 결정할 수 있다.
몇몇 실시예에 따르면, 제2 장비를 이용하는 경우, 제1-1 결함 구조(D1'), 제1-2 결함 구조(D1''), 제1-3 결함 구조(D1'''), 및 제1-4 결함 구조(D1'''')는 제6 부분(P6)의 제6 폭(W6)의 크기가 서로 다른 브릿지 결함일 수 있다. 또한, 제2-1 결함 구조(D2'), 제2-2 결함 구조(D2''), 제2-3 결함 구조(D2'''), 및 제2-4 결함 구조(D2'''')는 제8 부분(P8)의 제8 폭(W8)의 크기가 서로 다른 저항성 결함일 수 있다.
다시 도 8을 참조하면, 제1 장비 및/또는 제2 장비를 이용하여 측정된 결함 결정 패턴(DDP)의 측정 값에 기초하여, 기판 검사 패턴에 이용될 패턴을 결정하고, 기판 검사 패턴(SIP)을 설계할 수 있다(S830). 예시적 설명을 위해, 도 13을 참조한다.
도 13은 몇몇 실시예에 따른 기판 검사 패턴에 이용될 패턴을 결정하는 방법을 설명하기 위한 예시적인 도면이다.
도 13을 참조하면, 제1 장비 및/또는 제2 장비를 이용한 결함 결정 패턴(DDP)에 포함된 각각의 패턴의 측정 결과는 패스(pass) 또는 페일(fail)로 결정될 수 있다. 예를 들어, 결함 결정 패턴(DDP)에 포함된 복수의 결함 패턴(DP2, DP3, DP4, DP5)의 각각의 측정 값을 미리 정한 기준 값과 비교하여, 패스 또는 페일을 결정할 수 있다.
몇몇 실시예에 따르면, 결함 결정 패턴(DDP)에 포함된 각각의 결함 패턴의 측정 결과를 분석하여, 결함 패턴 중 마지막으로 패스로 결정된 결함 패턴이 기판 검사 패턴(SIP)에 이용될 제1 결함 패턴(DP1)으로 결정될 수 있다. 예를 들어, 제2 결함 패턴(DP2)의 측정 결과는 패스, 제3 결함 패턴(DP3)의 측정 결과는 패스, 제4 결함 패턴(DP4)의 측정 결과는 페일, 제5 결함 패턴(DP5)의 측정 결과는 페일인 경우, 제3 결함 패턴(DP3)이 제1 결함 패턴(DP1)으로 결정될 수 있다.
몇몇 실시예에 따르면, 제1 결함 패턴(DP1)은 측정 결과가 패스인 결함 패턴이므로, 공정 중심이 제1 점(도 3의 F1)에 위치하는 경우, 기판 검사 패턴(SIP)의 측정 결과는 패스로 결정될 수 있다. 그러나, 제1 결함 패턴(DP1)이 형성된 영역(즉, 더미 영역(130))은 공정 마진이 적어(즉, 공정 윈도우가 좁아), 공정 윈도우가 제1 공정 윈도우(10)에서 제2 공정 윈도우(15)로 감소될 수 있다. 그러므로 공정 중심이 제2 점(도 3의 F2)으로 변경된다면, 기판 검사 패턴(SIP)의 측정 결과는 페일로 결정될 수 있다.
도 14는 몇몇 실시에에 따른 기판 검사 패턴을 설명하기 위한 예시적인 도면이다. 도 15는 몇몇 실시예에 따른 결함 결정 패턴을 설명하기 위한 예시적인 도면이다. 도 16은 몇몇 실시예에 따른 기판 검사 패턴에 이용될 검사 패턴을 결정하는 방법을 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 앞서 설명한 것과 중복되거나 유사한 내용은, 생략하거나 간단히 설명한다.
도 14를 참조하면, 기판 검사 패턴(SIP)은 연속적으로 배치되는 검사 패턴(IP)을 포함할 수 있다. 기판 검사 패턴(SIP)은 반도체 장치(110)의 더미 영역(130)에 배치될 수 있다.
검사 패턴(IP)은 적어도 하나의 제1 결함 패턴(DP1)과 복수의 제1 노말 패턴(NP1)을 포함할 수 있다. 적어도 하나의 제1 결함 패턴(DP1)과 복수의 제1 노말 패턴(NP1)은 동일 레벨층에 배치될 수 있다.
도 15를 참조하면, 결함 결정 패턴(DDP)은 제1 결정 패턴(DTP1), 제2 결정 패턴(DTP2), 제3 결정 패턴(DTP3) 및 제4 결정 패턴(DTP4)을 포함할 수 있다. 비록 결함 결정 패턴(DDP)에 4개의 결정 패턴이 포함되는 것으로 도시하였으나 실시예들이 이에 제한되지는 않는다. 결함 결정 패턴(DDP)에 포함되는 결정 패턴의 개수는 필요에 따라 변경될 수 있다.
제1 결정 패턴(DTP1)은 적어도 하나의 제2 결함 패턴(DP2)과 복수의 제1 노말 패턴(NP1)을 포함할 수 있다. 제2 결정 패턴(DTP2)은 적어도 하나의 제3 결함 패턴(DP3)과 복수의 제1 노말 패턴(NP1)을 포함할 수 있다. 제3 결정 패턴(DTP3)은 적어도 하나의 제4 결함 패턴(DP4)과 복수의 제1 노말 패턴(NP1)을 포함할 수 있다. 제4 결정 패턴(DTP4)은 적어도 하나의 제5 결함 패턴(DP5)과 복수의 제1 노말 패턴(NP1)을 포함할 수 있다.
도 16을 참조하면, 앞서 설명한 방법과 유사한 방법으로, 결함 결정 패턴(DDP)의 결함 측정 결과를 이용하여, 마지막으로 패스가 측정된 결정 패턴을 검사 패턴(IP)으로 결정한다. 예를 들어, 제1 결정 패턴(DTP1)의 결함 측정 결과가 패스, 제2 결정 패턴(DTP2)의 결함 측정 결과가 패스, 제3 결정 패턴(DTP3)의 결함 측정 결과가 페일, 제4 결정 패턴(DTP4)의 결함 측정 결과가 패스인 경우, 제2 결정 패턴(DTP2)을 검사 패턴(IP)으로 결정한다.
도 17은 몇몇 실시예에 따른 기판 검사 방법을 설명하기 위한 예시적인 순서도이다.
도 17을 참조하면, 기판(100)의 활성 영역(120)에 구동 패턴(OP)을 형성하고, 기판(100)의 더미 영역(130)에 기판 검사 패턴(SIP)을 형성할 수 있다(S1710).
기판 검사 장비를 이용하여, 기판(100)의 결함을 검사한다(S1720). 이어서, 기판(100)의 결함 측정 결과를 분석한다(S1730). 기판(100)의 활성 영역(120)의 결함 측정 결과가 패스인지 여부를 결정한다(S1740).
기판(100)의 활성 영역(120)의 결함 측정 결과가 패스인 경우, 기판(100)의 더미 영역(130)의 결함 측정 결과가 패스인지 여부를 결정한다(S1750).
기판(100)의 더미 영역(130)의 결함 측정 결과가 패스인 경우, 해당 공정은 불량이 발생되지 않고, 공정 중심이 변경되지 않은 문제가 없는 공정으로 결정된다(S1760).
기판(100)의 더미 영역(130)의 결함 측정 결과가 페일인 경우, 해당 공정은 불량이 발생되지는 않으나, 공정 중심이 변경된 것으로 결정된다(S1770). 이 결과로 인해, 사용자는 공정 중심이 변경된 것을 인지하고 공정 레시피를 수정하거나, 공정 장비의 하드웨어 및/또는 소프트웨어의 변경으로 공정 중심을 초기화할 수 있다.
기판(100)의 활성 영역(120)의 결함 측정 결과가 페일인 경우, 해당 공정을 거친 반도체 기판(또는 반도체 장치)은 불량으로 결정된다(S1780).
도 18은 몇몇 실시예에 따른 제1 내지 제3 기판 검사 패턴을 설명하기 위한 예시적인 도면이다.
도 18을 참조하면, 기판(100)의 더미 영역(130)에서 복수개의 기판 검사 패턴(SIP1~SIP3)이 수직으로(Z 방향으로) 적층될 수 있다. 예를 들어, 기판(100)의 더미 영역(130)에서 제1 기판 검사 패턴(SIP)은 제1 레벨층(L1)에 형성될 수 있다. 또한, 기판(100)의 더미 영역(130)에서 제2 기판 검사 패턴(SIP)은 제2 레벨층(L2)에 형성될 수 있다. 또한, 기판(100)의 더미 영역(130)에서 제3 기판 검사 패턴(SIP)은 제3 레벨층(L3)에 형성될 수 있다. 다시 말해서, 기판(100)의 더미 영역(130)에서 제2 기판 검사 패턴(SIP)은 제1 기판 검사 패턴(SIP) 상에 형성되고, 제3 기판 검사 패턴(SIP)은 제2 기판 검사 패턴(SIP) 상에 형성될 수 있다.
몇몇 실시예에 따른 제1 기판 검사 패턴(SIP), 제2 기판 검사 패턴(SIP), 및 제3 기판 검사 패턴(SIP)은 각각 서로 다른 결함을 포함하거나, 적어도 일부 동일한 결함을 포함할 수 있다. 따라서, 제1 기판 검사 패턴(SIP) 내지 제3 기판 검사 패턴(SIP)의 적어도 일부는 서로 다른 기판 검사 장비를 통해 결함 여부가 측정될 수 있다. 예를 들어, 제1 기판 검사 패턴(SIP)과 제2 기판 검사 패턴(SIP)은 제1 장비를 이용하여 결함 여부가 측정될 수 있고, 제3 기판 검사 패턴(SIP)은 제2 장비를 이용하여 결함 여부가 측정될 수 있다. 그러나, 이는 예시적인 설명일 뿐 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면, 복수개의 기판 검사 패턴(SIP1~SIP3)이 더미 영역(130)에 적층될 수 있으므로, 기판 검사 패턴 각각을 다른 영역에 형성할 필요가 없어, 반도체 장치(110)의 집적도를 향상할 수 있고, 비용을 절감할 수 있다.
이상 몇몇 실시예에 따른 기판 검사 패턴(SIP)을 이용하여, 공정 중심이 변경되는 것을 미리 감지하는 방법에 대해 설명하였으나, 실시예들이 이에 제한되지는 않는다. 기판 검사 패턴(SIP)은 의도적으로 결함 구조가 형성된 부분을 포함하고 있으므로, 기판 검사 패턴(SIP)에 포함된 결함 구조의 종류, 크기, 형상 및 위치 등을 미리 알 수 있다. 결함 구조의 종류, 크기, 형상 및 위치를 이미 알고 있으므로, 다양한 분야에서 기판 검사 패턴(SIP)을 이용할 수 있을 것이다.
몇몇 실시예에 따르면, 기판 검사 장비를 이용하여 기판 검사 패턴(SIP)의 결함을 검출하고, 검출된 결함 구조의 종류, 크기, 형상 및 위치와 미리 알고 있는 결함 구조의 종류, 크기, 형상 및 위치를 비교하여, 기판 검사 장비의 성능을 평가할 수 있다.
몇몇 실시예에 따르면, 극자외선(EUV) 노광 장치를 이용하여, 의도적으로 형성된 결함 구조들을 포함하도록 기판 검사 패턴(SIP)을 형성할 수 있다. 이때, 의도적으로 형성된 결함 구조들은 극자외선 노광 장치의 슬릿(slit)의 위치에 각각 대응될 수 있다. 각 슬릿의 위치에 대응되어 형성된 결함 구조의 종류, 크기, 형상 및 위치를 이용하여 광근접 보정(OPC: Optical Proximity Correction)을 수행할 수 있을 것이다.
몇몇 실시예에 따르면, 제1 포토 레지스트(photo regist)를 이용하여 기판 검사 패턴(SIP)을 형성하고, 제2 포토 레지스트를 이용하여 기판 검사 패턴(SIP)을 형성할 수 있다. 이때, 제1 포토 레지스트를 이용한 기판 검사 패턴(SIP)에 포함된 결함 구조의 크기, 형상 및 위치와, 제2 포토 레지스트를 이용한 기판 검사 패턴(SIP)에 포함된 결함 구조의 크기, 형상 및 위치를 비교할 수 있다. 이를 통해, 제1 포토 레지스트와 제2 포토 레지스트의 소재 특성을 파악할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 15: 공정 윈도우 20, 25, 30: 공정 변동 영역
100: 기판 110: 반도체 장치
120: 활성 영역 130: 더미 영역

Claims (20)

  1. 반도체 칩의 활성 영역에 배치되는 제1 노말 패턴; 및
    상기 반도체 칩의 더미 영역에 배치되는 제1 결함 패턴 및 제2 노말 패턴을 포함하고,
    상기 제1 노말 패턴은 상기 반도체 칩의 제1 레벨층에 배치되고,
    상기 제1 결함 패턴 및 상기 제2 노말 패턴은 상기 제1 레벨층에서 교대로 배치되고,
    상기 제1 결함 패턴은 제1 부분과 제2 부분을 포함하고,
    상기 제2 노말 패턴은 상기 제1 부분과 대응되는 제3 부분 및 상기 제2 부분과 대응되는 제4 부분을 포함하고,
    상기 제1 부분과 상기 제3 부분은 실질적으로 동일한 폭을 갖고,
    상기 제2 부분과 상기 제4 부분은 서로 다른 폭을 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 노말 패턴의 일부의 형상과 상기 제2 노말 패턴의 형상은 실질적으로 동일한 반도체 장치.
  3. 제 1항에 있어서,
    상기 활성 영역은 상기 반도체 칩의 구동을 위한 패턴이 형성되는 영역이고,
    상기 더미 영역은 상기 반도체 칩에서 상기 활성 영역을 제외한 영역인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 결함 패턴은 제1 결함 구조 및 제2 결함 구조를 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 결함 구조와 상기 제2 결함 구조는 서로 다른 반도체 장치.
  6. 제 4항에 있어서,
    상기 제1 결함 구조는 언더컷(undercut) 결함이고, 상기 제2 결함 구조는 오버컷(overcut) 결함인 반도체 장치.
  7. 제 4항에 있어서,
    상기 제1 결함 구조는 브릿지(bridge) 결함이고, 상기 제2 결함 구조는 저항성 결함인 반도체 장치.
  8. 제 1항에 있어서,
    상기 반도체 칩의 활성 영역에 배치되는 제3 노말 패턴; 및
    상기 반도체 칩의 더미 영역에 배치되는 제2 결함 패턴 및 제4 노말 패턴을 더 포함하고,
    상기 제3 노말 패턴은 제2 레벨층에 배치되고,
    상기 제2 결함 패턴과 상기 제4 노말 패턴은 제2 레벨층에서 교대로 배치되고,
    상기 제2 레벨층은 상기 제1 레벨층 상에 배치되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 결함 패턴과 상기 제2 결함 패턴은 서로 다른 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 결함 패턴은 상기 반도체 칩의 구조적 결함을 포함하고, 상기 제2 결함 패턴은 상기 반도체 칩의 전기적 결함을 포함하는 반도체 장치.
  11. 제 8항에 있어서,
    상기 제2 결함 패턴은 전기적 신호가 입출력되는 제1 및 제2 패드와 연결되는 반도체 장치.
  12. 반도체 칩의 더미 영역에 배치되는 제1 패턴으로서, 상기 제1 패턴은 연속적으로 배치되는 제1 검사 패턴을 포함하는 제1 패턴; 및
    상기 반도체 칩의 활성 영역에 배치되고, 상기 반도체 칩의 구동을 위한 제2 패턴을 포함하고,
    상기 제1 검사 패턴은 적어도 하나의 제1 결함 패턴과 복수의 제1 노말 패턴을 포함하고,
    상기 제1 노말 패턴은 제1 부분과 제2 부분을 포함하고,
    상기 제1 결함 패턴은 상기 제1 부분과 대응되는 제3 부분, 및 상기 제2 부분과 대응되는 제4 부분을 포함하고,
    상기 제1 부분과 상기 제3 부분은 실질적으로 동일한 폭을 갖고,
    상기 제2 부분과 상기 제4 부분은 서로 다른 폭을 갖는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 결함 패턴은 제1 결함 구조 및 제2 결함 구조를 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 결함 구조와 상기 제2 결함 구조는 서로 다른 반도체 장치.
  15. 제 13항에 있어서,
    상기 제1 결함 구조는 언더컷(undercut) 결함이고, 상기 제2 결함 구조는 오버컷(overcut) 결함인 반도체 장치.
  16. 제 13항에 있어서,
    상기 제1 결함 구조는 브릿지(bridge) 결함이고, 상기 제2 결함 구조는 저항성 결함인 반도체 장치.
  17. 제 12항에 있어서,
    상기 제1 패턴 상에 배치되고, 상기 제1 검사 패턴과 다른 제2 검사 패턴을 포함하는 제3 패턴; 및
    상기 제2 패턴 상에 배치되고, 상기 제2 패턴과 다른 제4 패턴을 더 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 검사 패턴은 상기 반도체 칩의 구조적 결함을 포함하고, 상기 제2 검사 패턴은 상기 반도체 칩의 전기적 결함을 포함하는 반도체 장치.
  19. 제1 결함 구조를 결정하고,
    반도체 기판의 활성 영역에 제1 노말 패턴을 형성하고,
    상기 반도체 기판의 더미 영역에 상기 제1 결함 구조와 제2 노말 패턴을 포함하는 제1 검사 패턴을 형성하고,
    상기 반도체 기판을 분리하여 복수의 반도체 장치를 제조하는 것을 포함하고,
    상기 제2 노말 패턴의 형상은 상기 제1 노말 패턴의 형상의 적어도 일부와 실질적으로 동일하고,
    상기 제1 노말 패턴과 상기 제1 검사 패턴은 상기 반도체 기판의 동일 레벨층에 형성되고,
    상기 제1 결함 구조는 제1 부분과 제2 부분을 포함하고,
    상기 제2 노말 패턴은 상기 제1 부분과 대응되는 제3 부분 및 상기 제2 부분과 대응되는 제4 부분을 포함하고,
    상기 제1 부분과 상기 제3 부분은 실질적으로 동일한 폭을 갖고,
    상기 제2 부분과 상기 제4 부분은 서로 다른 폭을 갖는 반도체 장치 제조 방법.
  20. 제 19항에 있어서,
    상기 제1 결함 구조를 결정하는 것은,
    기판 상에 상기 제2 노말 패턴과 제2 내지 제4 결함 구조를 포함하는 결함 결정 패턴을 형성하고,
    결함 검사 장비를 이용하여, 상기 결함 결정 패턴의 결함을 검사하고,
    상기 결함 결정 패턴의 결함 검사 결과에 기초하여, 상기 제2 내지 제4 결함 구조 중 어느 하나를 상기 제1 결함 구조로 결정하는 것을 포함하고,
    상기 제2 내지 제4 결함 구조는 결함의 종류가 서로 동일하고, 크기가 서로 다른 반도체 장치 제조 방법.
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