JP3356056B2 - 配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法 - Google Patents

配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法

Info

Publication number
JP3356056B2
JP3356056B2 JP13287898A JP13287898A JP3356056B2 JP 3356056 B2 JP3356056 B2 JP 3356056B2 JP 13287898 A JP13287898 A JP 13287898A JP 13287898 A JP13287898 A JP 13287898A JP 3356056 B2 JP3356056 B2 JP 3356056B2
Authority
JP
Japan
Prior art keywords
wiring
wirings
insulating film
detection circuit
failure detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP13287898A
Other languages
English (en)
Other versions
JPH11330181A (ja
Inventor
浩昌 菊池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP13287898A priority Critical patent/JP3356056B2/ja
Priority to US09/310,136 priority patent/US6204075B1/en
Publication of JPH11330181A publication Critical patent/JPH11330181A/ja
Application granted granted Critical
Publication of JP3356056B2 publication Critical patent/JP3356056B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、配線不良検出回
路、配線不良検出用半導体ウェハ及びこれらを用いた配
線不良検出方法に関し、特に半導体の製造ラインにおけ
る配線形成工程に異常がないか否かを検出するために用
いる配線不良検出回路及び配線不良検出用半導体ウェハ
並びにこれらを用いた配線不良検出方法に関する。
【０００２】
【従来の技術】半導体装置における配線不良、特に配線
のショートは致命的な欠陥であり、このような不良のあ
る半導体装置は良品として出荷することはできない。つ
まり、配線不良は半導体装置の製造歩留まりに大きな影
響を与える。したがって、歩留まり向上のためには配線
不良を未然に防ぐことが極めて重要である。
【０００３】かかる配線不良を未然に防止すべく、半導
体の製造ラインに定期的に配線不良検出用のウェハを流
すことが行われる。具体的には、検査対象たる製造ライ
ンにて配線不良検出用のウェハに図６及び図７に示すテ
ストパターンを形成し、このように形成されたテストパ
ターンをチェックすることで、この製造ラインにて正常
な配線形成が行われるか否かを検査するものである。
【０００４】次に、図６及び図７に示すテストパターン
について説明する。図６はテストパターンの断面図、図
７はその平面図であり、これら図６及び７に示すとお
り、半導体基板３０を覆う絶縁膜３２上には、テストパ
ッド３４とテスト配線３６が形成されている。図７に示
すように、各テストパッド３４は電気的にフローティン
グ状態となるよう形成されており、各テスト配線３６は
一箇所にまとめられ、図６に示すコンタクトホール３８
を介して半導体基板３０に設けられた拡散層４０に共通
接続されている。このようなテストパターンが、配線不
良検出用のウェハの全面に形成されているのである。
【０００５】つづいて、かかる配線不良検出用のウェハ
を用いた配線不良検出方法について説明する。まず、検
査対象たる製造ラインに配線不良検出用のウェハを流
し、かかる配線不良検出用のウェハに図６及び図７に示
すテストパターンを形成する。次に、このように形成さ
れたテストパターンの各テストパッド３４に対して、電
子線を照射し、これによるテストパッド３４のチャージ
アップ量を測定する。
【０００６】このとき、各テストパッド３４からは、半
導体基板３０との容量値によって決まる特定のチャージ
アップ量が観測されるはずである。しかし、配線３６に
ズレ等の不良があり、このため配線３６とあるテストパ
ッド３４とが接触（短絡）しているとすれば、その配線
３６と接触しているテストパッド３４の容量値は、半導
体基板３０との電気的接続により、チャージアップ量が
大幅に少なくなるはずである。
【０００７】これを観測することにより、配線３６と接
触しているテストパッド３４を探し、そのようなテスト
パッドがあれば、その場所にて配線不良が発生しやすい
ということを知ることができる。
【０００８】尚、このようなテストパターン及びテスト
方法は、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＡＮＵＦＡＣＴＵＲＩ
ＮＧ， Ｐ３８４〜３８９ （１９９７）に記載されて
いる。
【０００９】
【発明が解決しようとする課題】しかし、上述した従来
のテストパターンは、テストパッド３４の面積が大きい
ため、テスト配線３６を引き回す領域が狭く、このため
検査の精度が低いという問題がある。また、従来のテス
トパターンは、実際の半導体装置の配線パターンとは大
きく異なるため、テスト自体の信頼性も低いという問題
もある。
【００１０】したがって、本発明の目的は、検査精度が
高く、また実際の半導体装置の配線パターンに近い配線
不良検出回路、配線不良検出用半導体ウェハ及びこれら
を用いた配線不良検出方法を提供することである。
【００１１】本発明による配線不良検出回路は、半導体
基板上に形成された絶縁膜と、前記絶縁膜上に形成され
電気的にフローティング状態である複数の第１の配線
と、前記絶縁膜上に形成され電気的にフローティング状
態であって前記複数の第１の配線と近接して設けられ且
つ前記複数の第１の配線よりも容量の大きい前記複数の
第２の配線とを備え、前記複数の第２の配線は一方向へ
互いに平行に敷設されており、前記複数の第１の配線は
前記複数の第２の配線に挟まれるように前記一方向へ互
いに平行に敷設されるとともに前記一方向と直交する方
向にてそれぞれがさらに前記第２の配線よりサイズが小
さい複数本の矩形配線に分断されていることを特徴とす
る。
【００１２】また、本発明による配線不良検出用半導体
ウェハは、上記配線不良検出回路が全面に形成されてい
ることを特徴とする。
【００１３】さらに、本発明による配線不良検出方法
は、半導体基板上に形成された絶縁膜と、前記絶縁膜上
に形成され電気的にフローティング状態である第１の配
線と、前記絶縁膜上に形成され電気的にフローティング
状態である第２の配線であって前記第１の配線と近接し
て設けられ且つ前記第１の配線よりも容量の大きい第２
の配線とを備える配線不良検出回路を用い、前記第１及
び第２の配線を横切るように電子線を走査し、前記第１
及び第２の配線から発生する２次電子量を測定し、第２
の配線と接触している第１の配線はその容量が大きくな
りチャージアップ量が少なくなることから前記第１の配
線と第２の配線との短絡を検出することを特徴とする。
【００１４】
【発明の実施の形態】本発明の実施の形態による配線不
良検出回路について説明する。以下に説明する配線不良
検出回路が形成される配線不良検出用半導体ウェハは、
半導体製造ラインの不具合による配線形成不良を未然に
防止すべく、定期的にかかる半導体製造ラインに流さ
れ、これによって製造ラインにて正常な配線形成が行わ
れるか否かを検査するために用いられる。
【００１５】図１は、本発明の一実施形態による配線不
良検出回路１０を示す断面図であり、図２はその平面図
である。尚、図１は、図２のＡ−Ａ’断面である。図１
及び図２に示すとおり、本実施形態による配線不良検出
回路１０は、半導体基板１２を覆う絶縁膜１４上に形成
された配線１６と配線１８とを有しており、かかる配線
不良検出回路１０が図３に示すように配線不良検出用半
導体ウェハ５０に一面に形成されている。図２に示すよ
うに、配線１６は、その一端が共通接続されている一
方、配線１８はそれぞれ独立である。また、配線１６及
び配線１８はいずれも電気的にフローティング状態であ
り、絶縁膜１４を介して半導体基板１２と容量結合して
いる。各配線１８のサイズは互いに実質的に同一サイズ
である。
【００１６】尚、配線１６と配線１８とは、同一のパタ
ーニング工程にて形成されるものとする。また、本発明
の目的達成のため、配線１６と配線１８との間隔は、当
該製造装置の最小ルール幅であることが望ましい。
【００１７】次に、かかる配線不良検出用ウェハ５０を
用いた配線不良検出方法について説明する。まず、検査
対象たる製造ラインに配線不良検出用ウェハ５０を流
し、かかる配線不良検出用のウェハに図１及び図２に示
す配線不良検出回路１０を形成する。次に、このように
形成された配線不良検出回路１０に対して、図２に示す
矢印Ｓの方向へ電子線を走査する。これは、ＳＥＭ（走
査型電子顕微鏡）観察によって行うことができる。すな
わち、配線不良検出回路１０の表面に対し、矢印Ｓの方
向へＳＥＭによって垂直に電子線を走査するのである。
電子線のエネルギーは、特に限定されないが１ｋｅＶ程
度が好適である。
【００１８】電子線を受けた配線１６及び配線１８はそ
れぞれチャージアップし、これによって２次電子を発生
するが、配線１６と配線１８は互いにその容量値が異な
るため、これら配線１６及び配線１８から発生する２次
電子量を測定すると、配線１６からは少なく、配線１８
からは多く検出されることになる。これは、配線１８の
面積が配線１６の面積よりも小さいことから、配線１８
の方がチャージアップ量が多いことに起因している。
【００１９】しかし、配線１６や配線１８にズレ等の不
良があり、配線１６と配線１８とがある箇所で接触（短
絡）しているとすれば、配線１６と接触している配線１
８はその容量が大きくなることからチャージアップ量も
少なくなり、これによって検出される２次電子量も少な
くなる。
【００２０】例えば、２次電子の検出器の前面に減速グ
リッドを設け、所定エネルギー以上の２次電子のみを検
出するようにすれば、かかる所定エネルギー量がしきい
値となり、これを超えるか超えないかで、配線１６と配
線１８との接触（短絡）が検出できる。
【００２１】このように、配線１６及び配線１８から発
生する２次電子量を測定することにより、不良により配
線１６と配線１８とが接触している箇所を検出すること
ができるのである。そして、このように検出された不良
配線を光散乱方式や光学像・走査２次電子像の画像比較
方式の異物欠陥検査装置で検査することにより、実際の
短絡箇所を見つけ、不良の状況を確認すれば、この製造
ラインにおける配線不良の原因等が解明する。
【００２２】このように、検査対象たる製造ラインに
て、配線不良検出用半導体ウェハ５０に配線不良検出回
路１０が形成すれば、ウェハのどの部分にどのような配
線不良が生じやすいかを事前に知ることができ、この情
報を用いて製造ラインを修理・調整することによって、
この製造ラインにて実際の製品を製造する際に生じる配
線不良を未然に防止することが可能となる。しかも、本
実施の形態によれば、従来技術の如くテストパッドを必
要としないため、配線不良検出用半導体ウェハ５０の一
面に配線１６及び配線１８を形成でき、このため従来技
術に比して検査精度が非常に高いばかりでなく、配線不
良検出回路１０のパターンは実際の半導体装置の配線パ
ターンに近いパターンであることから、実際の半導体装
置の製造値により近い条件で検査を行うことができる。
また、半導体基板へ接続するためのスルーホール等も不
要であるため、配線不良検出回路１０自体の製造も簡易
である。
【００２３】次に本発明の他の実施の形態による配線不
良検出回路について説明する。
【００２４】図４は、本実施の形態による配線不良検出
回路２０を示す断面図であり、図５はその平面図であ
る。尚、図４は、図５のＢ−Ｂ’断面である。図４及び
図５に示すとおり、本実施形態による配線不良検出回路
２０は、半導体基板２２を覆う絶縁膜２４上に形成され
た配線２６と配線２８とを有しており、かかる配線不良
検出回路２０が図３に示すよう配線不良検出用半導体ウ
ェハ５０に一面に形成されている。
【００２５】図５に示すように、配線２６と配線２８と
は交互に形成されているが、配線２８は、複数本に分断
されており、このため各配線２８はいずれも配線２６よ
りもそのサイズが小さくなっている。
【００２６】かかる配線不良検出回路２０を用いた配線
不良検出方法も、上述した配線不良検出回路１０による
不良検出方法と同様である。すなわち、検査対象たる製
造ラインにて配線不良検出回路２０を形成した後、かか
る配線不良検出回路２０に対して、図５に示す矢印Ｓの
方向へ電子線を走査する。これにより、電子線を受けた
配線２６及び配線２８はそれぞれチャージアップし２次
電子を発生するが、配線２６と配線２８は互いにその容
量値が異なるため、これら配線２６及び配線２８から発
生する２次電子量を測定すると、配線２６からは少な
く、配線２８からは多く検出されることになる。しか
し、配線２６や配線２８にズレ等の不良があり、配線２
６と配線２８とがある箇所で接触（短絡）しているとす
れば、配線２６と接触している配線２８はその容量が大
きくなることからチャージアップ量も少なくなり、これ
によって検出される２次電子量も少なくなる。これを測
定することにより、不良箇所を検出することができる。
【００２７】そして、このように検出された不良配線を
光散乱方式や光学像・走査２次電子像の画像比較方式の
異物欠陥検査装置で検査することにより、実際の短絡箇
所を見つけ、不良の状況を確認すれば、この製造ライン
における配線不良の原因等が解明する。
【００２８】本実施の形態によれば、前述の配線不良検
出回路１０の配線１８に比べて配線２８の長さが短いの
で、２次電子量検出により不良配線を検出した後、光散
乱方式や光学像・走査２次電子像の画像比較方式の異物
欠陥検査装置による検査がより容易となる。
【００２９】尚、配線不良検出回路２０においても、配
線不良検出回路１０と同様、配線２６の一端を共通接続
しても良い。
【００３０】また、本発明の応用として、ある条件にて
配線を行った場合、正常に配線がなされるか否かを本発
明による配線不良検出回路を用いてテストすることによ
り、各製造ラインにおける配線工程の最適条件を探るこ
とも可能である。
【００３１】
【発明の効果】以上説明したとおり、本発明によれば、
半導体製造ラインの不具合により生じる配線不良を、事
前に高い精度で検出することができるので、実際の製品
の歩留まり向上に大きく寄与する。
【００３２】
【図面の簡単な説明】
【図１】 本発明の一実施の形態による配線不良検出回
路１０の断面図である。
【図２】 本発明の一実施の形態による配線不良検出回
路１０の平面図である。
【図３】 配線不良検出回路１０が形成された配線不良
検出用半導体ウェハ５０を示す図である。
【図４】 本発明の他の実施の形態による配線不良検出
回路２０の断面図である。
【図５】 本発明の他の実施の形態による配線不良検出
回路２０の平面図である。
【図６】 従来の配線不良検出回路の断面図である。
【図７】 従来の配線不良検出回路の平面図である。
【符号の説明】
１０，２０ 配線不良検出回路 １２，２２ 半導体基板 １４，２４ 絶縁膜 １６，１８，２６，２８ 配線 ５０ 配線不良検出用半導体ウェハ Ｓ 走査線

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された絶縁膜と、前
    記絶縁膜上に形成され電気的にフローティング状態であ
    る複数の第１の配線と、前記絶縁膜上に形成され電気的
    にフローティング状態である複数の第２の配線とを備
    え、前記複数の第２の配線は一方向へ互いに平行に敷設
    されており、前記複数の第１の配線は前記複数の第２の
    配線に挟まれるように前記一方向へ互いに平行に敷設さ
    れるとともに前記一方向と直交する方向にてそれぞれが
    さらに前記第２の配線よりサイズが小さい複数本の矩形
    配線に分断されていることを特徴とする配線不良検出回
    路。
  2. 【請求項２】 前記複数の第１の配線および前記複数の
    第２の配線の間隔は最小ルール幅であることを特徴とす
    る請求項１記載の配線不良検出回路。
  3. 【請求項３】 請求項１記載の配線不良検出回路が全面
    に形成されていることを特徴とする配線不良検出用半導
    体ウェハ。
  4. 【請求項４】 半導体基板上に形成された絶縁膜と、前
    記絶縁膜上に形成され電気的にフローティング状態であ
    る第１の配線と、前記絶縁膜上に形成され電気的にフロ
    ーティング状態である第２の配線であって前記第１の配
    線と近接して設けられ且つ前記第１の配線よりも容量の
    大きい第２の配線とを備える配線不良検出回路を用い、
    前記第１及び第２の配線を横切るように電子線を走査
    し、前記第１及び第２の配線から発生する２次電子量を
    測定し、第２の配線と接触している第１の配線はその容
    量が大きくなりチャージアップ量が少なくなることから
    前記第１の配線と第２の配線との短絡を検出することを
    特徴とする配線不良検出方法。
JP13287898A 1998-05-15 1998-05-15 配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法 Expired - Fee Related JP3356056B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP13287898A JP3356056B2 (ja) 1998-05-15 1998-05-15 配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法
US09/310,136 US6204075B1 (en) 1998-05-15 1999-05-12 Method of detecting defects in a wiring process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13287898A JP3356056B2 (ja) 1998-05-15 1998-05-15 配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法

Publications (2)

Publication Number Publication Date
JPH11330181A JPH11330181A (ja) 1999-11-30
JP3356056B2 true JP3356056B2 (ja) 2002-12-09

Family

ID=15091681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13287898A Expired - Fee Related JP3356056B2 (ja) 1998-05-15 1998-05-15 配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法

Country Status (2)

Country Link
US (1) US6204075B1 (ja)
JP (1) JP3356056B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327337B1 (ko) * 1999-08-17 2002-03-06 윤종용 반도체 장치 제조에서 사용되는 플라즈마에 의해서 유기되는전하 대전 정도를 판별하는 방법 및 이에 이용되는 판별장치
JP4015352B2 (ja) * 2000-02-22 2007-11-28 株式会社日立製作所 荷電粒子ビームを用いた検査方法
JP2001304842A (ja) * 2000-04-25 2001-10-31 Hitachi Ltd パターン検査方法及びその装置並びに基板の処理方法
WO2003034492A2 (en) * 2001-10-17 2003-04-24 Kla-Tencor Technologies Corporation Apparatus and methods for semiconductor ic failure detection
JP5238659B2 (ja) * 2001-10-17 2013-07-17 ケーエルエー−テンカー コーポレイション 半導体ｉｃ欠陥検出の装置および方法
JP3768932B2 (ja) * 2002-07-18 2006-04-19 松下電器産業株式会社 電子デバイスの製造方法
US6949765B2 (en) * 2002-11-05 2005-09-27 Chartered Semiconductor Manufacturing Ltd. Padless structure design for easy identification of bridging defects in lines by passive voltage contrast
US7217579B2 (en) * 2002-12-19 2007-05-15 Applied Materials, Israel, Ltd. Voltage contrast test structure
JP4564417B2 (ja) * 2005-07-19 2010-10-20 富士通セミコンダクター株式会社 半導体装置及び短絡検出方法
US7525325B1 (en) * 2006-12-18 2009-04-28 Sandia Corporation System and method for floating-substrate passive voltage contrast
US7453274B1 (en) 2007-10-09 2008-11-18 Kla-Tencor Technologies Corporation Detection of defects using transient contrast
US8369481B2 (en) * 2009-06-08 2013-02-05 Ishida Co., Ltd. X-ray inspection device
CN112992709B (zh) * 2021-02-07 2023-01-31 长鑫存储技术有限公司 故障隔离分析方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4417203A (en) * 1981-05-26 1983-11-22 International Business Machines Corporation System for contactless electrical property testing of multi-layer ceramics
US4650333A (en) * 1984-04-12 1987-03-17 International Business Machines Corporation System for measuring and detecting printed circuit wiring defects
JPH02174138A (ja) 1988-12-26 1990-07-05 Nec Corp 電子ビームを用いた基板検査装置
JPH04310877A (ja) 1991-04-09 1992-11-02 Seiko Epson Corp 画像表示装置の検査装置の構造
JPH04314032A (ja) 1991-04-12 1992-11-05 Seiko Instr Inc 薄膜トランジスタの欠陥検査方法
JPH05144917A (ja) 1991-11-20 1993-06-11 Fujitsu Ltd 半導体装置
DE19526194C2 (de) * 1994-07-18 2002-11-07 Advantest Corp Verfahren zur Feststellung eines Fehlers eines ICs unter Verwendung eines Strahls geladener Teilchen
JP3724949B2 (ja) * 1998-05-15 2005-12-07 株式会社東芝 基板検査装置およびこれを備えた基板検査システム並びに基板検査方法

Also Published As

Publication number Publication date
US6204075B1 (en) 2001-03-20
JPH11330181A (ja) 1999-11-30

Similar Documents

Publication Publication Date Title
US7902548B2 (en) Planar voltage contrast test structure
KR100823695B1 (ko) 집적회로의 허용 공정오차 검사용 테스트 구조물 및 이를이용한 허용 공정오차 검사 방법
US7733099B2 (en) Monitoring pattern for detecting a defect in a semiconductor device and method for detecting a defect
US20090152595A1 (en) Semiconductor devices and method of testing same
JP3356056B2 (ja) 配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法
TWI433160B (zh) 積體電路製程中判定缺陷的結構與方法
TWI754151B (zh) 晶圓級測試方法及其測試結構
KR0168423B1 (ko) 주사 전자 현미경에 기초한 파라메트릭 검사 방법 및 장치
JPH04199651A (ja) 半導体装置およびその製造方法
US7285860B2 (en) Method and structure for defect monitoring of semiconductor devices using power bus wiring grids
JP4290316B2 (ja) 配線ショート箇所の検査方法及び検査装置
JP2001305194A (ja) 半導体装置およびそのショート欠陥箇所の検出方法
US5448650A (en) Thin-film latent open optical detection with template-based feature extraction
JP3904418B2 (ja) 電子デバイスの製造方法および電子デバイス用ウエハ
JP2002043385A (ja) テストパターンを有する半導体ウェハ、半導体ウェハの検査方法、製造プロセス管理方法及び半導体の製造方法
CN113871311A (zh) 第一层金属与其下层栅极物理短接缺陷的检测方法及结构
CN1404122A (zh) 检视测试区内导电层间电性瑕疵的方法
US20020043628A1 (en) Apparatus for detecting defects in semiconductor devices and methods of using the same
JP3287332B2 (ja) 半導体集積回路の断線故障検出装置及びその断線故障検出方法
EP0237406A2 (en) Electron beam testing of semiconductor wafers
CN215680614U (zh) 短路缺陷的检测结构及用于存储器的检测系统
KR100583169B1 (ko) 하전 입자빔 분석 장비를 이용한 하부 금속층 회로 수정방법
JP2003051521A (ja) 接続孔モニタ及び半導体装置
TW492128B (en) Method of detecting pattern defects of a conductive layer in a test key area
JP2006222207A (ja) 配線パターン及びその検査方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20011113

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020903

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081004

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091004

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091004

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101004

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101004

Year of fee payment: 8

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101004

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111004

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121004

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131004

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees