TWI433160B - 積體電路製程中判定缺陷的結構與方法 - Google Patents

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Description

積體電路製程中判定缺陷的結構與方法
本發明係有關於應一種利用帶電粒子束成像系統的積體電路製程，特別是在積體電路(IC)製程中判定缺陷的一種測試結構與方法。
帶電粒子束成像系統逐漸廣泛地被應用在先進的IC製程中，例如電子束成像(electron beam imaging,EBI)系統。EBI的解析度高，足以偵測微小的物性缺陷，其性能超越光學缺陷成像系統；藉由偵測表面電荷所感應的灰階準位變化的電壓反差(voltage contrast)信號，EBI可被用來偵測積體電路的電性缺陷，例如斷路缺陷(open defect)、短路缺陷(short defect)以及晶圓表面下的漏損缺陷(leakage defect)等。
在動態隨機存取記憶體(dynamic random access memory,DRAM)的製程中，相鄰記憶節點導柱(storage node cylinder,SN)間，或記憶節點柱下的導電接觸栓塞間的電性短路都是嚴重的缺陷，後者又稱為裂管缺陷(piping defect)。在這種情況下，因為正常的與有缺陷的導柱之電壓反差的差異很小，偵測電性短路缺陷是非常困難的；大記憶節點導柱的縱橫比(aspect ratio)與DRAM微小化的趨勢，令短路缺陷偵測益加困難。
本發明之一特徵係提供一種判定半導體裝置樣本上的缺陷的方法，從而亦有助於驗證(verify)製造流程。
本發明之另一特徵係提供一種判定半導體裝置樣本上的缺陷的測試結構，從而亦有助於驗證製造流程。
為能達到上述的特徵，本發明之一實施例提供一種判定半導體裝置測試結構上的缺陷的方法。首先，複數個第一柱狀導體與複數個第 二柱狀導體被設置於測試結構上；任一第一柱狀導體被接地，任一第二柱狀導體被浮接；第一柱狀導體與第二柱狀導體交錯連接，其中第一柱狀導體與該些第二柱狀導體分別為一第一記憶節點導柱與一第二記憶節點導柱；第一記憶節點導柱連接該一第一記憶節點導柱接觸窗；第一記憶節點導柱接觸窗連接一第一導降多矽栓塞；以及第一導降多矽栓塞連接一主動區。接著，取得測試結構的帶電粒子微影像。從帶電粒子微影像的第一柱狀導體與第二柱狀導體的電壓反差，因而測試結構上的缺陷得以被監控。
為能達到上述的特徵，本發明之一實施例提供一種判定半導體裝置樣本上的缺陷的測試結構。測試結構包含複數個第一柱狀導體與複數個第二柱狀導體，其中第一柱狀導體與第二柱狀導體交錯連接；任一第一柱狀導體被接地，任一第二柱狀導體被浮接，其中任一第一記憶節點導柱連接一第一記憶節點導柱接觸窗；第一記憶節點導柱接觸窗連接一第一導降多矽栓塞；以及第一導降多矽栓塞連接主動區；接著，藉由監控第一柱狀導體與第二柱狀導體的帶電粒子微影像的電壓反差，因而樣本上的缺陷得以被判定。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉多個實施例，並配合所附圖式，作詳細說明如下。
本發明有關應用於一般積體電路的粒子束成像系統。以下敘述是為了向同領域之一般技術人員說明，使其能夠製造與使用本發明之技術；以及為了提供專利申請案與其條件的內容。最佳實施例的變形、調整以及本處所述的一般性原則與特徵，都是為了向同領域的技術人員說明之目的。因此，本發明並無意被限制在所示實施例，而是遵從於本處所述的一般性原則與其特徵相容之最大範圍。
本流程係應用於IC製造的流程，以生產動態隨機存取記憶體(DRAM)的流程為實施例，期能夠以較佳的方式說明，其他應用亦能夠 且樂於被同領域之一般人技術人員接受。
圖1A為一片段的動態隨機存取記憶體的示意圖，其包含多個動態隨機存取記憶體單元1001。圖1A的虛線所包圍的區域表示一個動態隨機存取記憶體單元1001，其等效電路圖示於圖1B。
位元線(bit line；BL)透過位元線接觸窗(bit line contact；BLC)與導電塞(conductive plug)連接到電晶體的源/汲極，其中導電塞是用導降多矽栓塞(landing poly plug；LPP)完成的。圖中此裝置的頂部包含記憶節點導柱(SN)或柱狀導體，其藉由位元線接觸窗(BLC)與導降多矽栓塞(LPP)，將記憶節點導柱(SN)或柱狀導體連接到電晶體的源/汲極。字元線(word line,WL)延伸到電晶體的閘極(圖1A中未示)，圖1A的動態隨機存取記憶體結構底端的絕緣構件，如淺溝槽隔離裝置(shallow trench isolation；STI)，將圖中底部分隔為數個主動區(active area；AA)；以及位元線及/或記憶節點導柱(SN)，經由導降多矽栓塞(LPP)，連接到主動區(AA)。
有別於圖1A所示的理想的動態隨機存取記憶體(DRAM)，缺陷存在於真實的動態隨機存取記憶體(DRAM)中。圖2例舉二記憶節點導柱(SN)間因蝕刻側壁凹陷的短路缺陷D1，記憶節點導柱(SN)的斷路缺陷D2，裂管缺陷D3，以及其他的短路缺陷型態可能是在二記憶節點導柱接觸窗(storage node contact,SNC)間存在著不想要的通道。
舉例說明，對於電子束成像系統(EBI)被設計來增強電子束成像系統(EBI)的電壓反差(VC)信號與記憶節點導柱(SN)間的短路偵測，可用以偵測有缺陷的記憶節點導柱(SN)，例如斷路或短路。斷路缺陷可容易地被電子束成像系統(EBI)偵測，形成一個暗電壓反差(dark voltage contrast)DVC信號；短路缺陷，含裂管缺陷，可被電子束成像系統(EBI)偵測，形成一個亮電壓反差(bright voltage contrast)信號；然而，因為正常的裝置與缺陷的裝置間的灰階電壓準位(gray voltage level；GV)差異並不容易分辨，而難以用電子束成像系統(EBI)辨認這種短路缺陷。
測試DRAM被設計來偵測二記憶節點導柱、二記憶節點導柱接觸窗、導降多矽栓塞以及其接觸窗間的短路缺陷，特別是相鄰二裝置間。大約一半的記憶節點導柱(SN)，藉由導降多矽栓塞(LPP)，連接到主動區(AA)；另一半的記憶節點導柱(SN)形成浮接。連接到主動區(AA)的記憶節點導柱(SN)與浮接的記憶節點導柱(SN)是交錯設置的，且將主動區(AA)接地。例如，經由記憶節點導柱(SN)接觸窗與導電塞(如導降多矽栓塞(LPP))連接到主動區，將約一半的記憶節點導柱(SN)連接到主動區(AA)而接地，另一半的連接到一絕緣構件而形成浮接，並利用導降多矽栓塞連接所有的絕緣構件，接地的記憶節點導柱與浮接的記憶節點導柱是交錯設置的。如圖3所示範例，淺溝槽隔離裝置(STI)作為絕緣構件之實施例，淺溝槽隔離裝置(STI)覆蓋部份的主動區(AA)，以將一半的記憶節點導柱與主動區(AA)絕緣；被絕緣的記憶節點導柱(SN)與未被絕緣的記憶節點導柱(SN)交錯設置而形成測試DRAM。
帶電粒子束在測試DRAM的表面部分地被反射散射，連同二次放射電子被偵測器收集而得到微影像，例如掃描式電子微影像(scanning electron microscopic；SEM)。接著，微影像被解析成電子反差信號(VC)的形式，而能進一步被用來判定測試DRAM的缺陷。此實施例中，浮接記憶節點導柱(SN)可被電子束成像系統(EBI)偵測為暗電子反差信號(DVC)，接地的記憶節點導柱(SN)形成亮電子反差信號(BVC)。被電子束成像系統(EBI)偵測的暗電子反差信號(DVC)與亮電子反差信號(BVC)對應到測試DRAM的特定圖案。
圖4A為一般DRAM的上視圖，圖4B為一可測試DRAM範例的上視圖，其中黑點標示記憶節點導柱(SN)，圓圈標示測試點(test points；TP)，棒狀區(stick block)標示主動區(AA)。
對於帶點粒子束成像系統，如掃描式電子微影像(SEM)，接地的特徵會是放射較多的二次電子，在被電子束撞擊後而形成影像中較亮的區域，稱為亮電壓反差(BVC)；相反的，浮接的特徵是放射較少甚至不會放射二次電子，形成影像中較暗的區域，稱為暗電壓反差(DVC)。
測試無缺陷的一般DRAM，電壓反差(VC)影像全部都是亮電壓反差(BVC)，如圖5A所示；測試無缺陷本發明的測試DRAM，亮電壓反差(BVC)與暗電壓反差(DVC)排列成線，彼此交錯，形成的交錯的綜行影像，如圖5B所示。
測試一般有缺陷的正常DRAM，所形成的電壓反差(VC)影像如圖6A所示。電性短路缺陷顯示為一亮帶(bright strip)D，其連接相鄰的測試點(TP)，如圖6A所示，其連同顯示為亮電壓反差(BVC)，連接測試點的影像行程橫列的形狀，所有測試點皆被顯示為亮點反差(BVC)，電性短路缺陷被顯示缺陷的亮帶D。比較圖6A與圖5A，分辨缺陷的亮帶D與亮點反差(BVC)並不容易。相反的，本發明含缺陷的測試DRAM之影像，如圖6B所示。電性短路缺陷D，如圖6B所示的亮帶D，其與相鄰的測試點(TP)仍形成連接亮電壓反差(BVC)，連接測試點的影像行程橫列的形狀。但在本例中，亮電壓反差(BVC)的亮帶在周圍都是暗電壓反差(DVC)綜行的情況下，顯得非常突出，其導致圖6B與圖5B所示的亮暗交錯縱行圖案有非常明顯的差異。因此，藉由根據本發明的測試結構，利用帶電粒子束成像技術，如SEM，電性短路缺陷可輕易地被辨認。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1001‧‧‧動態隨機存取記憶體單元
BL‧‧‧位元線
BLC‧‧‧位元線接觸窗
LPP‧‧‧導降多矽栓塞
SN‧‧‧記憶節點導柱
STI‧‧‧淺溝槽隔離裝置
AA‧‧‧主動區
D1‧‧‧短路缺陷
D2‧‧‧斷路缺陷
D3‧‧‧裂管缺陷
SNC‧‧‧記憶節點導柱接觸窗
BVC‧‧‧亮電壓反差信號
DVC‧‧‧暗電壓反差信號
D‧‧‧亮帶
圖1A為一片段的動態隨機存取記憶體的示意圖。
圖1B為對應圖1A動態隨機存取記憶體中的一個單位之等效電路圖。
圖2用以示意不同的動態隨機存取記憶體缺陷。
圖3為根據本發明依實施例，用以說明可測試不同缺陷的動態隨機存取記憶體。
圖4A與圖4B分別表示一般的動態隨機存取記憶體與可測試缺陷的動態隨機存取記憶體的上視圖。
圖5A與圖5B分別表示一般的動態隨機存取記憶體與可測試缺陷的動態隨機存取記憶體的電壓反差信號影像。
圖6A與圖6B分別表示具有電性短路的一般的動態隨機存取記憶體與可測試缺陷的動態隨機存取記憶體的電壓反差信號影像。
1001．．．動態隨機存取記憶體單元
BL．．．位元線
BLC．．．位元線接觸窗
LPP．．．導降多矽栓塞
SN．．．記憶節點導柱
STI．．．淺溝槽隔離裝置
AA．．．主動區

Claims (23)

  1. 一種於半導體裝置測試結構上判定缺陷的方法，包含下列步驟：提供具有複數個第一柱狀導體與複數個第二柱狀導體的一測試結構，其中任一該第一柱狀導體接地；任一該第二柱狀導體浮接；以及該些第一柱狀導體與該些第二柱狀導體交錯設置，其中該些第一柱狀導體與該些第二柱狀導體分別為一第一記憶節點導柱與一第二記憶節點導柱；該第一記憶節點導柱連接一第一記憶節點導柱接觸窗；該第一記憶節點導柱接觸窗連接一第一導降多矽栓塞；以及該第一導降多矽栓塞連接一主動區；取得該測試結構的一帶電粒子束微影像；以及判定該測試結構之一缺陷，其係藉由監控該測試結構的該帶電粒子束微影像上的該些第一第二柱狀導體與該些第二柱狀導體的電壓反差信號。
  2. 根據請求項1所述判定缺陷的方法，其中藉由監控該些第一與該些第二柱狀導體的一亮電壓反差信號，以判定該缺陷。
  3. 根據請求項1所述判定缺陷的方法，其中藉由至少一第一導電塞，以將該些第一柱狀導體接地。
  4. 根據請求項3所述判定缺陷的方法，其中藉由至少一第二導電塞，以將該些第二柱狀導體浮接。
  5. 根據請求項4所述判定缺陷的方法，其中該缺陷包含該些第一導電塞與該些第二導電塞間的一裂管缺陷。
  6. 根據請求項1所述判定缺陷的方法，其中該缺陷包含該些第一柱狀導體與該些第二柱狀導體間的一電性短路缺陷。
  7. 根據請求項1所述判定缺陷的方法，其中該缺陷包含該些第一記憶節點導柱與該些第二記憶節點導柱間的一電性短路缺陷。
  8. 根據請求項1所述判定缺陷的方法，其中該第二記憶節點導柱連接一 第二記憶節點導柱接觸窗；該第二記憶節點導柱接觸窗連接一第二導降多矽栓塞；以及該第二導降多矽栓塞連接一絕緣構件。
  9. 根據請求項8所述判定缺陷的方法，其中該絕緣構件連接一第三導降多矽栓塞。
  10. 根據請求項8所述的判定缺陷的方法，其中該絕緣構件包含一淺接溝槽絕緣結構。
  11. 根據請求項8所述判定缺陷的方法，其中該缺陷包含接於該第一記憶節點與該第二記憶節點間的一裂管缺陷。
  12. 根據請求項1所述判定缺陷的方法，其中該半導體裝置包含一動態隨機存取記憶體。
  13. 根據請求項12所述判定缺陷的方法，其中該主動區包含該動態隨機存取記憶體內一記憶單元之一源極與一汲極區域。
  14. 根據請求項1所述判定缺陷的方法，其中該帶電粒子束微影像包含一掃描式電子微影像。
  15. 一種測試結構，用以判定一半導體裝置樣品上記憶節點之一缺陷，包含：複數個第一記憶節點導柱，其中任一該第一記憶節點導柱連接該半導體裝置之一主動區；以及複數個第二記憶節點導柱，其中任一該第二記憶節點導柱連接該半導體裝置之一絕緣構件；該些第一記憶節點導柱與該些第二記憶節點導柱交錯設置，其中任一該第一記憶節點導柱連接一第一記憶節點導柱接觸窗；該第一記憶節點導柱接觸窗連接一第一導降多矽栓塞；以及該第一導降多矽栓塞連接該主動區；以及藉由監控該些第一記憶節點導柱與該些第二記憶節點導柱的一帶電粒子束微影像的一電壓反差信號以判定該缺陷。
  16. 根據請求項15所述的測試結構，其中該缺陷包含該些第一記憶節點導柱與該些第二記憶節點導柱間之一電性短路缺陷。
  17. 根據請求項15所述的測試結構，其中該半導體裝置包含一動態隨機存取記憶體。
  18. 根據請求項17所述的測試結構，其中該主動區包含該動態隨機存取記憶體內一記憶單元的一源極或一汲極區域。
  19. 根據請求項15所述的測試結構，其中該絕緣構件包含一淺溝槽隔離裝置。
  20. 根據請求項15所述的測試結構，其中該帶電粒子束微影像包含一掃描電子束微影像。
  21. 根據請求項15所述的測試結構，其中判定該缺陷係藉由監控該些第一柱狀導體與該些第二柱狀導體間之一亮電壓反差。
  22. 根據請求項15所述的測試結構，其中任一該第二記憶節點導柱連接一第二記憶節點導柱接觸窗；該第二記憶節點導柱接觸窗連接一第二導降多矽栓塞；以及該第二導降多矽栓塞連接該絕緣構件。
  23. 根據請求項15所述的測試結構，其中該絕緣構件連接一第三導降多矽栓塞。
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