CN112951737B - 沟道孔缺陷的改进方法、检测方法及检测系统 - Google Patents

沟道孔缺陷的改进方法、检测方法及检测系统 Download PDF

Info

Publication number
CN112951737B
CN112951737B CN202110187565.5A CN202110187565A CN112951737B CN 112951737 B CN112951737 B CN 112951737B CN 202110187565 A CN202110187565 A CN 202110187565A CN 112951737 B CN112951737 B CN 112951737B
Authority
CN
China
Prior art keywords
layer
channel
semiconductor epitaxial
semiconductor
dvc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110187565.5A
Other languages
English (en)
Other versions
CN112951737A (zh
Inventor
鲍凤
付宇昂
张文杰
唐帅
王菲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110187565.5A priority Critical patent/CN112951737B/zh
Publication of CN112951737A publication Critical patent/CN112951737A/zh
Application granted granted Critical
Publication of CN112951737B publication Critical patent/CN112951737B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G06T7/001—Industrial image inspection using an image reference approach
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Quality & Reliability (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Theoretical Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

一种沟道孔缺陷的改进方法、检测方法及检测系统，所述检测方法包括：提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于凹槽中的半导体外延层；位于所述沟道孔侧壁表面和部分半导体外延层表面的电荷存储层；位于所述电荷存储层表面的沟道层；提供标准灰度图像；去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层；通过检测获得所述半导体外延层表面的灰度图像；将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。

Description

沟道孔缺陷的改进方法、检测方法及检测系统
技术领域
本发明涉及半导体制作领域，尤其涉及一种沟道孔缺陷的改进方法、检测方法及检测系统。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成氮化硅层和氧化硅层交替层叠的堆叠层；刻蚀所述堆叠层，在堆叠层中形成沟道孔，在形成沟道孔后，刻蚀沟道孔底部的衬底，在衬底中形成凹槽；在沟道孔底部的凹槽中，通过选择性外延生长(SelectiveEpitaxial Growth)形成半导体外延层，比如外延硅层，通常该半导体外延层也称作SEG；在所述沟道孔中形成存储结构，所述存储结构包括位于沟道孔侧壁的电荷存储层和位于电荷存储层上的沟道层，所述沟道层与半导体外延层(SEG)连接。
现有在沟道孔中形成存储结构的过程一般包括：在所述沟道孔的侧壁和半导体外延层的表面依次形成电荷存储层和位于电荷存储层上的第一沟道层；刻蚀去除所述沟道孔底部的部分第一沟道层和电荷存储层，在所述沟道孔底部形成贯穿所述第一沟道层和电荷存储层的开口，所述开口暴露出部分所述半导体外延层的表面；形成开口后，在剩余的第一沟道层表面和开口中形成第二沟道层，所述第一沟道层和第二沟道层构成沟道层。
但在实际刻蚀去除所述沟道孔底部的部分第一沟道层和电荷存储层，形成开口的过程中，由于工艺制程等因素的影响，会存在开口未打开或者未完全打开的问题，后续在形成第二沟道层时，存在第二沟道层不能与半导体外延层连接问题，或者第二沟道层与半导体外延层接触面积很小的问题，这种问题称之为DVC(Dark Voltage Contrast，DVC，暗电压衬度)缺陷，但是DVC缺陷不能被现有的EBI(Electrons Beam Inspection，EBI)检测方法检测到，因而亟需一种能有效检测DVC缺陷的方法。
发明内容
本发明所要解决的技术问题是提供一种能有效检测DVC缺陷的方法。
本发明提供了一种沟道孔缺陷的检测方法，其特征在于，包括：
提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层；位于所述沟道孔侧壁表面和半导体外延层表面的电荷存储层；位于所述半导体外延层上的电荷存储层中的开口；
提供标准灰度图像；
去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层；
通过检测获得所述半导体外延层表面对应的灰度图像；
将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。
可选的，所述待检测半导体结构还包括：位于所述电荷存储层表面的沟道层，所述沟道层包括第一沟道层，所述开口贯穿所述第一沟道层；所述电荷存储层包括阻挡层、位于阻挡层上的电荷捕获层以及位于电荷捕获层上的隧穿层。
可选的，所述半导体结构中的电荷存储层和第一沟道层的形成过程包括：在所述堆叠结构的表面、沟道孔的侧壁表面和所述半导体外延层的表面依次形成阻挡层、位于所述阻挡层上的电荷捕获层、位于所述电荷捕获层上的隧穿层和位于所述隧穿层上的第一沟道层；刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层，在所述沟道孔底部的第一沟道层、隧穿层、电荷捕获层和阻挡层中形成开口。
可选的，在刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层形成开口时，实际工艺存在三种结果：第一种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出预设面积的所述半导体外延层；第二种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出小于预设面积的所述半导体外延层；第三种结果是所述形成的开口的底部停在第一沟道层、隧穿层、电荷捕获层和阻挡层中任一层中，所述形成的开口未暴露出所述半导体外延层的表面。
可选的，所述标准灰度图像为不存在DVC缺陷时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
可选的，所述标准灰度图像为形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，暴露出预设面积的所述半导体外延层时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
可选的，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得至少一个所述半导体外延层表面的灰度图像；将所述检测获得的至少一个灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
可选的，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷的过程包括：获得所述检测获得的灰度图像对应的第一灰度值以及所述标准灰度图像对应的第二灰度值；将第一灰度值和第二灰度值进行比较，若所述第一灰度值大于所述第二灰度值，则认为相应的沟道孔存在DVC缺陷，若所述第一灰度值小于或等于所述第二灰度值，则认为相应的沟道孔不存在DVC缺陷。
可选的，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
可选的，若第一区域中存在DVC缺陷的沟道孔的比例大于第一设定阈值，则认为待检测半导体结构存在DVC缺陷，需要进行工艺改进。
本发明还提供了一种沟道孔缺陷的改进方法，包括：
采用前述的检测方法检测待检测半导体结构中的沟道孔是否存在DVC缺陷；
若存在DVC缺陷，则对形成所述待检测半导体结构的工艺进行改进；
对采用所述改进工艺进后制作的半导体结构再次进行检测，判断沟道孔是否存在DVC缺陷。
可选的，所述对工艺进行改进后制作的半导体结构再次进行检测，判断沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷；计算不存在DVC缺陷的沟道孔的比例是否大于第二设定阈值，若大于或等于第二设定阈值，则认为改进方法有效。
本发明还提供了一种沟道孔缺陷的检测系统，包括：
待检测半导体结构提供单元，用于提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层；位于所述沟道孔侧壁表面和半导体外延层表面的电荷存储层；位于所述半导体外延层上的电荷存储层中的开口；
标准灰度图像提供单元，用于提供标准灰度图像；
刻蚀单元，用于去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层；
灰度图像检测单元，用于通过检测获得所述半导体外延层表面的灰度图像；
判断单元，用于将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。
可选的，所述待检测半导体结构还包括：位于所述电荷存储层表面的沟道层，所述沟道层包括第一沟道层，所述开口贯穿所述第一沟道层；所述电荷存储层包括阻挡层、位于阻挡层上的电荷捕获层以及位于电荷捕获层上的隧穿层。
可选的，所述半导体结构中的电荷存储层和第一沟道层通过下述过程形成，包括：在所述堆叠结构的表面、沟道孔的侧壁表面和所述半导体外延层的表面依次形成阻挡层、位于所述阻挡层上的电荷捕获层、位于所述电荷捕获层上的隧穿层和位于所述隧穿层上的第一沟道层；刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层，在所述沟道孔底部的第一沟道层、隧穿层、电荷捕获层和阻挡层中形成开口。
可选的，在刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层形成开口时，实际工艺存在三种结果：第一种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出预设面积的所述半导体外延层；第二种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出小于预设面积的所述半导体外延层；第三种结果是所述形成的开口的底部停在第一沟道层、隧穿层、电荷捕获层和阻挡层中任一层中，所述形成的开口未暴露出所述半导体外延层的表面。
可选的，所述标准灰度图像为不存在DVC缺陷时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
可选的，所述标准灰度图像为形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，暴露出预设面积的所述半导体外延层时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
可选的，所述判断单元将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得至少一个所述半导体外延层表面的灰度图像；将所述检测获得的至少一个灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
可选的，所述判断单元判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷的过程包括：获得所述检测获得的灰度图像对应的第一灰度值以及所述标准灰度图像对应的第二灰度值；将第一灰度值和第二灰度值进行比较，若所述第一灰度值大于所述第二灰度值，则认为相应的沟道孔存在DVC缺陷，若所述第一灰度值小于或等于所述第二灰度值，则认为相应的沟道孔不存在DVC缺陷。
可选的，所述判断单元将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
可选的，若第一区域中存在DVC缺陷的沟道孔的比例大于第一设定阈值，则认为待检测半导体结构存在DVC缺陷，需要进行工艺改进
与现有技术相比，本发明技术方案具有以下优点：
本发明的沟道孔缺陷的检测方法，提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层；位于所述沟道孔侧壁表面和半导体外延层表面的电荷存储层；位于所述半导体外延层上的电荷存储层中的开口；提供标准灰度图像；去除半导体衬底上的堆叠结构，暴露出所述半导体外延层；通过检测获得所述半导体外延层表面对应的灰度图像；将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。即本发明中在待检测半导体结构中形成位于所述半导体外延层上的电荷存储层中的开口后，去除半导体衬底上的堆叠结构，暴露出所述半导体外延层；通过检测获得所述半导体外延层表面对应的灰度图像，由于检测获得的灰度图像与开口120的刻蚀情况存在直接的联系，因而通过将所述检测获得的灰度图像与标准灰度图像进行比较，就判断所述沟道孔是否存在DVC缺陷，从而可以有效和准确的检测沟道孔是否存在DVC缺陷。
进一步，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷的过程包括：获得所述检测获得的灰度图像对应的第一灰度值以及所述标准灰度图像对应的第二灰度值；将第一灰度值和第二灰度值进行比较，若所述第一灰度值大于所述第二灰度值，则认为相应的沟道孔存在DVC缺陷，若所述第一灰度值小于或等于所述第二灰度值，则认为相应的沟道孔不存在DVC缺陷。
进一步，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷。只需对中间特定的第一区域进行检测，在进一步提高检测的准确度，提高检测的效率。
本发明的沟道孔缺陷的改进方法，实现对存在DVC缺陷的待检测半导体结构的形成工艺的优化和改进，避免制作过程中DVC缺陷的产生。
本发明的沟道孔缺陷的检测系统，实现对DVC缺陷的检测。
附图说明
图1为本发明一实施例沟道孔缺陷的检测方法的流程示意图；
图2-14为本发明一实施例沟道孔缺陷的检测过程的结构示意图；
图15为本发明一实施例沟道孔缺陷的检测系统的结构示意图。
具体实施方式
如背景技术所言，DVC缺陷不能被现有的EBI检测方法检测到，因而亟需一种能有效检测DVC缺陷的方法。
研究发现，在沟道孔底部的第一沟道层和电荷存储层中进行形成开口的工艺后，需要进行常规EBI检测,在使用正(positive)检测模式下，由于形成开口的过程中所述半导体外延层中过刻蚀形成的凹槽的差异较小或者被过刻蚀去除的厚度较薄，在进行检测时电子极易被正电荷拉到表面，加之从预充电到检测有延时，造成表面正电荷被中和，电学信号下没有对比度，DVC缺陷(Dark Voltage Contrast)不能被检测到(灰度等级(Gray level)没有差异，表现为全亮)，因而常规EBI无法实现DVC缺陷的检测。
为解决上述问题，本发明提供了一种沟道孔缺陷的改进方法、检测方法及检测系统，其中所述检测方法在待检测半导体结构中形成位于所述半导体外延层上的电荷存储层中的开口后，去除半导体衬底上的堆叠结构，暴露出所述半导体外延层；通过检测获得所述半导体外延层表面对应的灰度图像，由于检测获得的灰度图像与开口120的刻蚀情况存在直接的联系，因而通过将所述检测获得的灰度图像与标准灰度图像进行比较，就判断所述沟道孔是否存在DVC缺陷，从而可以有效和准确的检测沟道孔是否存在DVC缺陷。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明一实施例提供了一种沟道孔缺陷的检测方法，参考图1，包括步骤：
步骤S201，提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层；位于所述沟道孔侧壁表面和半导体外延层表面的电荷存储层；位于所述半导体外延层上的电荷存储层中的开口；
步骤S202，提供标准灰度图像；
步骤S203，去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层；
步骤S204，通过检测获得所述半导体外延层表面对应的灰度图像；
步骤S205，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。
下面结合附图对前述过程进行详细描述。
进行步骤S201。具体的请参考图6，提供待检测半导体结构11，所述待检测半导体结构11包括：半导体衬底100，位于所述半导体衬底100上的牺牲层103和隔离层104交替层叠的堆叠结构111，贯穿所述堆叠结构111的若干沟道孔105，位于所述沟道孔105底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层117；位于所述沟道孔10侧壁表面和半导体外延层表面的电荷存储层118；位于所述半导体外延层117上的电荷存储层118中的开口120。
在一实施例中，所述待检测半导体结构11还包括：位于所述电荷存储层118表面的沟道层，所述沟道层包括第一沟道层119，所述开口120贯穿所述第一沟道层119。
在一实施例中，请结合附图2-图6，对待检测半导体结构11的形成过程具体如下：
参考图1，提供半导体衬底100，在所述半导体衬底100上形成牺牲层103和隔离层104交替层叠的堆叠结构111；形成贯穿所述堆叠结构111的若干沟道孔105；在所述沟道孔105底部的半导体衬底100中的形成凹槽106。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述半导体衬底100中具有阱区110。所述阱区110可以为P型阱区。
所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅结构。所述隔离层104作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
在一实施例中，所述堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101。
所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。本实施例中，仅以堆叠结构111的层数为6层作为示例进行说明。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的平坦度。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103采用化学气相沉积工艺形成。
在一实施例中，所述堆叠结构111中最底层一层牺牲层103可以作为底部选择栅牺牲层，后续在去除底部选择栅牺牲层的位置可以对应形成底部选择栅(Bottom SelectiveGate，BSG)，将所述第一堆叠结构111中最顶层的一层牺牲层103作为顶部选择栅牺牲层，后续在去除顶部选择栅牺牲层的位置对应形成顶部选择栅(Top Selective Gate，TSG)。
所述凹槽106中后续形成半导体外延层，所述沟道孔105中后续形成存储结构。需要说明的是，图2中仅以一个沟道孔105和对应的凹槽106作为示例进行说明，沟道孔105和凹槽106可以为其他数量，沟道孔105和凹槽106的数量不应限制本发明的保护范围。
参考图3和图4，在所述凹槽中形成半导体外延层117；在所述沟道孔10侧壁表面和半导体外延层表面形成电荷存储层118；在所述电荷存储层118表面上形成的沟道层，所述沟道层包括第一沟道层119。
所述半导体外延层117的表面低于最底层的隔离层104的表面并高于半导体衬底100的表面，所述半导体外延层117的材料为硅、锗或硅锗。
在一实施例中，结合参考图4和图5，所述电荷存储层118包括阻挡层118a、位于阻挡层118a上的电荷捕获层118b以及位于电荷捕获层118b上的隧穿层118c。所述电荷存储层118的形成过程包括：在所述堆叠结构111的表面、沟道孔105的侧壁表面和所述半导体外延层117的表面依次形成阻挡层118a、位于所述阻挡层118a上的电荷捕获层118b、位于所述电荷捕获层118b上的隧穿层118c。
所述隧穿层118c可以包括氧化硅、氮氧化硅或其任何组合。所述电荷捕获层118b可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层118a可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
所述第一沟道层119作为沟道层的一部分，所述第一沟道层119形成在所述隧穿层118c上。所述第一沟道层119的材料为掺杂的半导体材料，具体可以为掺杂的多晶硅。
参考图6，刻蚀去除所述沟道孔105底部的半导体外延层117上的部分第一沟道层119、隧穿层(118c)、电荷捕获层(118b)和阻挡层(118a)，在所述沟道孔105底部的第一沟道层、隧穿层、电荷捕获层和阻挡层中形成开口120。
形成开口120的目的是：使形成的开口120能暴露出预设面积的半导体外延层117表面，后续通过在开口120和第一沟道层119上形成第二沟道层，第一沟道层119和第二沟道层构成沟道层，所述沟道层与所述半导体外延层117点连接。
刻蚀去除所述沟道孔105底部的半导体外延层117上的部分第一沟道层119、隧穿层(118c)、电荷捕获层(118b)和阻挡层(118a)采用各项异性的等离子刻蚀工艺。
在实际的生产的过程中，大部分时候进行前述刻蚀过程时，形成的开口120是不存在缺陷的，但是部分时候由于设备或工艺等因素的影响，形成的开口120是存在缺陷的。具体的，在刻蚀去除所述沟道孔105底部的半导体外延层117上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层形成开口时，实际工艺存在三种结果：参考图6，第一种结果是所述形成的开口120贯穿所述第一沟道层119、隧穿层(118c)、电荷捕获层(118b)和阻挡层(118a)，所述开口120暴露出预设面积的所述半导体外延层117(预设面积为形成的开口120满足工艺要求或者不存在缺陷时暴露的半导体外延层117表面的面积)；参考图7，第二种结果是所述形成的开口120贯穿所述第一沟道层119、隧穿层(118c)、电荷捕获层(118b)和阻挡层(118a)，所述开口120暴露出小于预设面积的所述半导体外延层117；参考图8，第三种结果是所述形成的开口120的底部停在第一沟道层119、隧穿层(118c)、电荷捕获层(118b)和阻挡层(118a)中任一层中，所述形成的开口120未暴露出所述半导体外延层117的表面。
前述第一种结果为正常工艺，不存在缺陷，前述第二种结果和第三种结果为异常工艺，形成的开口存在缺陷，后续在存在缺陷的开口中形成沟道层时，使得沟道层与半导体外延层之间会存在不能电连接或者欠连接的缺陷，从而影响存储器的电学性能。因而现有工艺中，在进行前述刻蚀工艺后，需要进行缺陷的检测，以监测出有问题的产品，及时对产品进行返工处理以及对工艺进行改进或改善，以避免产品的报废，但是发明人发现，采用现有常规EBI检测方法，并不能有效的检测出第二种结果和第三种结果带来的DVC缺陷。
经过进一步研究发现，在形成开口120时，上述三种结果对半导体外延层117表面的过刻蚀情况是不同的，因而通过检测半导体外延层117的表面的灰度值可以简便的和快速的判断出开口120的刻蚀情况，一般来说，开口120的刻蚀深度越深，所述半导体外延层117表面相应位置(半导体外延层117中过刻蚀的位置)的灰度值会越小，即前述第一种结果下获得的半导体外延层117表面的相应位置的灰度值小于第二种结果下获得的半导体外延层117表面的相应位置的灰度值，第二种结果下获得的半导体外延层117表面的相应位置的灰度值小于第三种结果下获得的半导体外延层117表面的相应位置的灰度值。因而本申请中后续通过去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层，通过检测获得所述半导体外延层表面的灰度图像；将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷，从而可以有效和准确的检测沟道孔是否存在DVC缺陷。
在一实施例中，参考图9和图10，其中图9为图6中的待检测半导体结构11在去除半导体衬底上的堆叠结构后，一个沟道孔底部的半导体外延层117对应的结构示意图，图10为图9所述的一个半导体外延层117对应的灰度图像，具体的，图10中黑色的边缘区域100G为半导体衬底100表面对应的灰度图像，灰色的中间区域117G为半导体外延层117表面对应的灰度图像，黑色的中心区域121G为形成开口120时对半导体外延层117表面过刻蚀部分121对应的灰度图像。黑色的边缘区域100G、灰色的中间区域117G和黑色的中心区域121G的划分可以根据现有的图像处理方法或模拟获得获得，并进一步获得黑色的中心区域121G对应的灰度值(比如灰度值为55-70)。图10中的灰度图像也为前述第一种结果时对应获得的灰度图像。
在一实施例中，参考图11和图12，其中图11为图7中的待检测半导体结构11在去除半导体衬底上的堆叠结构后，一个沟道孔底部的半导体外延层117对应的结构示意图，图12为图11所述的一个半导体外延层117对应的灰度图像，具体的，图12中黑色的边缘区域100G为半导体衬底100表面对应的灰度图像，灰色的中间区域117G为半导体外延层117表面对应的灰度图像，黑色的中心区域121G为形成开口120时对半导体外延层117表面过刻蚀部分121对应的灰度图像。黑色的边缘区域100G、灰色的中间区域117G和黑色的中心区域121G的划分可以根据现有的图像处理方法或模拟获得，并进一步获得黑色的中心区域121G对应的灰度值(比如灰度值为80-85)。图12中的灰度图像也为前述第二种结果时对应获得的灰度图像。
在一实施例中，参考图13和图14，其中图13为图8中的待检测半导体结构11在去除半导体衬底上的堆叠结构后，一个沟道孔底部的半导体外延层117对应的结构示意图，图14为图13所述的一个半导体外延层117对应的灰度图像，具体的，图14中黑色的边缘区域100G为半导体衬底100表面对应的灰度图像，灰色的中间区域117G为半导体外延层117表面对应的灰度图像，半导体外延层117由于没有被过刻蚀，因而中心区域121G与中间区域117G都呈灰色，中心区域121G的具体大小可以通过模拟或者设定的算法获得，并获得灰色的中心区域121G对应的灰度值(比如灰度值为110-115)。图14中的灰度图像也为前述第三种结果时对应获得的灰度图像。
进行步骤S202，提供标准灰度图像。
在一实施例中，所述标准灰度图像为不存在DVC缺陷时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
在一实施例中，所述标准灰度图像为形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，暴露出预设面积的所述半导体外延层(具体可以参考图9)时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像(具体可以参考图10)。
在一实施例中，在获取标准灰度图像时，需要进行大量采样，并形成数据库。
每一个标准灰度图像中至少包括半导体外延层117上被过刻蚀部分的区域大小信息以及被过刻蚀部分的灰度值信息。
进行步骤S203，去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层。具体的，可以参考图9，图11或图13，图9为图6中的待检测半导体结构11在去除半导体衬底上的堆叠结构后的结构示意图，图11为图7中的待检测半导体结构11在去除半导体衬底上的堆叠结构后的结构示意图，图13为图8中的待检测半导体结构11在去除半导体衬底上的堆叠结构后的结构示意图。
去除所述堆叠结构可以采用各项同性的干法或湿法刻蚀工艺，或者采用干法刻蚀工艺或湿法刻蚀工艺两者的结合。
进行步骤S204，通过检测获得所述半导体外延层表面的灰度图像。具体的可以参考参考图10，图12或图14，图10为图9所述的一个半导体外延层117对应获得的灰度图像，图12为图11所述的一个半导体外延层117对应获得的灰度图像，图14为图13所述的一个半导体外延层117对应获得的灰度图像。
获得灰度图像时，至少获得灰度图像中中心区域121G的大小范围以及中心区域121G对应的灰度值。
在一实施例中，所述获得的灰度图像至少为一个半导体外延层表面对应的灰度图像。
在另一实施例中，所述获得的灰度图像可以为半导体衬底上所有半导体外延层表面对应的灰度图像。
在另一实施例中，所述获得的灰度图像可以为半导体衬底某一个区域上所有半导体外延层表面对应的灰度图像。
进行步骤S205，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。
在一实施例中，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷的过程包括：获得所述检测获得的灰度图像对应的第一灰度值(比如图10，图12或图14中中心区域121G对应的灰度值)以及所述标准灰度图像对应的第二灰度值(比如图10中中心区域121G对应的灰度值)；将第一灰度值和第二灰度值进行比较，若所述第一灰度值大于所述第二灰度值，则认为相应的沟道孔存在DVC缺陷，若所述第一灰度值小于或等于所述第二灰度值，则认为相应的沟道孔不存在DVC缺陷。通过灰度值的比较，能快速的判断是否存在DVC缺陷。
在一实施例中，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得至少一个所述半导体外延层表面的灰度图像；将所述检测获得的至少一个灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
在一具体的实施例中，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得半导体衬底上所有半导体外延层表面的灰度图像；将所述检测获得的所有灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。对所有的沟道孔都进行检测，进一步提高检测的准确度。
在另一具体的实施例中，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得半导体衬底的部分区域上所述半导体外延层表面的灰度图像；将所述检测获得的所有灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。仅对特定区域的沟道孔进行检测，在进一步提高检测的准确度，提高检测的效率。
研究发现，半导体衬底的中间区域产生DVC缺陷概率最高，在另一具体的实施例中，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷。只需对中间特定的第一区域进行检测，在进一步提高检测的准确度，提高检测的效率。
为了更进一步提高检测的准确性，在一实施例中，若第一区域中存在DVC缺陷的沟道孔的比例大于第一设定阈值(比如4％)，则认为半导体结构存在制作缺陷，需要进行工艺改进。
本发明一实施例还提供了一种对沟道孔缺陷的改进方法，其特征在于，包括：
采用前述的检测方法检测待检测半导体结构中的沟道孔是否存在DVC缺陷；
若存在DVC缺陷，则对形成所述待检测半导体结构的工艺进行改进；
对采用所述改进工艺进后制作的半导体结构再次进行检测，判断沟道孔是否存在DVC缺陷。
在一具体的实施例中，对形成所述待检测半导体结构的工艺进行的改进包括对刻蚀去除所述沟道孔105底部的半导体外延层117上的部分第一沟道层119、隧穿层(118c)、电荷捕获层(118b)和阻挡层(118a)，在所述沟道孔105底部的第一沟道层、隧穿层、电荷捕获层和阻挡层中形成开口120(参考图6)时的刻蚀工艺的改进。
在一实施例中，对所述刻蚀工艺的改进包括对所述刻蚀工艺的工艺参数的改进。在一具体的实施例中，对刻蚀工艺参数的改进包括在进行刻蚀时，对待检测半导体衬底的加热温度均匀性的改进。
在一实施例中，所述对工艺进行改进后制作的半导体结构再次进行检测，判断沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷；计算不存在DVC缺陷的沟道孔的比例是否大于第二设定阈值(比如96％)，若大于或等于第二设定阈值，则认为改进方法有效。
本发明一实施例还提供了一种沟道孔缺陷的检测系统，参考图5，包括：
待检测半导体结构提供单元301，用于提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层；位于所述沟道孔侧壁表面和半导体外延层表面的电荷存储层；位于所述半导体外延层上的电荷存储层中的开口；
标准灰度图像提供单元302，用于提供标准灰度图像；
刻蚀单元303，用于去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层；
灰度图像检测单元304，用于通过检测获得所述半导体外延层表面的灰度图像；
判断单元305，用于将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。
在一实施例中，所述待检测半导体结构还包括：位于所述电荷存储层表面的沟道层，所述沟道层包括第一沟道层，所述开口贯穿所述第一沟道层；所述电荷存储层包括阻挡层、位于阻挡层上的电荷捕获层以及位于电荷捕获层上的隧穿层。
在一实施例中，所述半导体结构中的电荷存储层和第一沟道层通过下述过程形成，包括：在所述堆叠结构的表面、沟道孔的侧壁表面和所述半导体外延层的表面依次形成阻挡层、位于所述阻挡层上的电荷捕获层、位于所述电荷捕获层上的隧穿层和位于所述隧穿层上的第一沟道层；刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层，在所述沟道孔底部的第一沟道层、隧穿层、电荷捕获层和阻挡层中形成开口。
在一实施例中，在刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层形成开口时，实际工艺存在三种结果：第一种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出预设面积的所述半导体外延层；第二种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出小于预设面积的所述半导体外延层；第三种结果是所述形成的开口的底部停在第一沟道层、隧穿层、电荷捕获层和阻挡层中任一层中，所述形成的开口未暴露出所述半导体外延层的表面。
在一实施例中，所述标准灰度图像为不存在DVC缺陷时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
在一实施例中，所述标准灰度图像为形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，暴露出所述半导体外延层时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
在一实施例中，所述判断单元305将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得至少一个所述半导体外延层表面的灰度图像；将所述检测获得的至少一个灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
在一实施例中，所述判断单元305判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷的过程包括：获得所述检测获得的灰度图像对应的第一灰度值以及所述标准灰度图像对应的第二灰度值；将第一灰度值和第二灰度值进行比较，若所述第一灰度值大于所述第二灰度值，则认为相应的沟道孔存在DVC缺陷，若所述第一灰度值小于或等于所述第二灰度值，则认为相应的沟道孔不存在DVC缺陷。
在一实施例中，所述判断单元305将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
在一实施例中，所述判断单元305若第一区域中存在DVC缺陷的沟道孔的比例大于第一设定阈值，则认为待检测半导体结构存在DVC缺陷，需要进行工艺改进。
需要说明的是，本实施例(沟道孔缺陷的检测系统)与前述实施例(沟道孔缺陷的检测方法)相同或相似部分的其他限定或描述，在本实施例中不再赘述，请参考前述实施例相应部分的限定或描述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (21)

1.一种沟道孔缺陷的检测方法，其特征在于，包括：
提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层；位于所述沟道孔侧壁表面和半导体外延层表面的电荷存储层；位于所述半导体外延层上的电荷存储层中的开口；
提供标准灰度图像；
去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层；
通过检测获得所述半导体外延层表面对应的灰度图像；
将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷，包括：获得所述检测获得的灰度图像对应的第一灰度值以及所述标准灰度图像对应的第二灰度值；将第一灰度值和第二灰度值进行比较，若所述第一灰度值大于所述第二灰度值，则认为相应的沟道孔存在DVC缺陷，若所述第一灰度值小于或等于所述第二灰度值，则认为相应的沟道孔不存在DVC缺陷。
2.如权利要求1所述的沟道孔缺陷的检测方法，其特征在于，所述待检测半导体结构还包括：位于所述电荷存储层表面的沟道层，所述沟道层包括第一沟道层，所述开口贯穿所述第一沟道层；所述电荷存储层包括阻挡层、位于阻挡层上的电荷捕获层以及位于电荷捕获层上的隧穿层。
3.如权利要求2所述的沟道孔缺陷的检测方法，其特征在于，所述半导体结构中的电荷存储层和第一沟道层的形成过程包括：在所述堆叠结构的表面、沟道孔的侧壁表面和所述半导体外延层的表面依次形成阻挡层、位于所述阻挡层上的电荷捕获层、位于所述电荷捕获层上的隧穿层和位于所述隧穿层上的第一沟道层；刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层，在所述沟道孔底部的第一沟道层、隧穿层、电荷捕获层和阻挡层中形成开口。
4.如权利要求3所述的沟道孔缺陷的检测方法，其特征在于，在刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层形成开口时，实际工艺存在三种结果：第一种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出预设面积的所述半导体外延层；第二种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出小于预设面积的所述半导体外延层；第三种结果是所述形成的开口的底部停在第一沟道层、隧穿层、电荷捕获层和阻挡层中任一层中，所述形成的开口未暴露出所述半导体外延层的表面。
5.如权利要求1所述的沟道孔缺陷的检测方法，其特征在于，所述标准灰度图像为不存在DVC缺陷时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
6.如权利要求4所述的沟道孔缺陷的检测方法，其特征在于，所述标准灰度图像为形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，暴露出预设面积的所述半导体外延层时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
7.如权利要求1或4中任意一项所述的沟道孔缺陷的检测方法，其特征在于，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得至少一个所述半导体外延层表面的灰度图像；将所述检测获得的至少一个灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
8.如权利要求1或4中任意一项所述的沟道孔缺陷的检测方法，其特征在于，将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
9.如权利要求8所述的沟道孔缺陷的检测方法，其特征在于，若第一区域中存在DVC缺陷的沟道孔的比例大于第一设定阈值，则认为待检测半导体结构存在DVC缺陷，需要进行工艺改进。
10.一种沟道孔缺陷的改进方法，其特征在于，包括：
采用权利要求1-9任一项的检测方法检测待检测半导体结构中的沟道孔是否存在DVC缺陷；
若存在DVC缺陷，则对形成所述待检测半导体结构的工艺进行改进；
对采用所述改进工艺后制作的半导体结构再次进行检测，判断沟道孔是否存在DVC缺陷。
11.如权利要求10所述的沟道孔缺陷的改进方法，其特征在于，对采用所述改进工艺后制作的半导体结构再次进行检测，判断沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷；计算不存在DVC缺陷的沟道孔的比例是否大于第二设定阈值，若大于或等于第二设定阈值，则认为改进方法有效。
12.一种沟道孔缺陷的检测系统，其特征在于，包括：
待检测半导体结构提供单元，用于提供待检测半导体结构，所述待检测半导体结构包括：半导体衬底，位于所述半导体衬底上的牺牲层和隔离层交替层叠的堆叠结构，贯穿所述堆叠结构的若干沟道孔，位于所述沟道孔底部的半导体衬底中的凹槽，位于所述凹槽中的半导体外延层；位于所述沟道孔侧壁表面和半导体外延层表面的电荷存储层；位于所述半导体外延层上的电荷存储层中的开口；
标准灰度图像提供单元，用于提供标准灰度图像；
刻蚀单元，用于去除所述半导体衬底上的堆叠结构，暴露出所述半导体外延层；
灰度图像检测单元，用于通过检测获得所述半导体外延层表面的灰度图像；
判断单元，用于将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷。
13.如权利要求12所述的沟道孔缺陷的检测系统，其特征在于，所述待检测半导体结构还包括：位于所述电荷存储层表面的沟道层，所述沟道层包括第一沟道层，所述开口贯穿所述第一沟道层；所述电荷存储层包括阻挡层、位于阻挡层上的电荷捕获层以及位于电荷捕获层上的隧穿层。
14.如权利要求13所述的沟道孔缺陷的检测系统，其特征在于，所述半导体结构中的电荷存储层和第一沟道层通过下述过程形成，包括：在所述堆叠结构的表面、沟道孔的侧壁表面和所述半导体外延层的表面依次形成阻挡层、位于所述阻挡层上的电荷捕获层、位于所述电荷捕获层上的隧穿层和位于所述隧穿层上的第一沟道层；刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层，在所述沟道孔底部的第一沟道层、隧穿层、电荷捕获层和阻挡层中形成开口。
15.如权利要求14所述的沟道孔缺陷的检测系统，其特征在于，在刻蚀去除所述沟道孔底部的半导体外延层上的部分第一沟道层、隧穿层、电荷捕获层和阻挡层形成开口时，实际工艺存在三种结果：第一种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出预设面积的所述半导体外延层；第二种结果是所述形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，所述开口暴露出小于预设面积的所述半导体外延层；第三种结果是所述形成的开口的底部停在第一沟道层、隧穿层、电荷捕获层和阻挡层中任一层中，所述形成的开口未暴露出所述半导体外延层的表面。
16.如权利要求12所述的沟道孔缺陷的检测系统，其特征在于，所述标准灰度图像为不存在DVC缺陷时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
17.如权利要求15所述的沟道孔缺陷的检测系统，其特征在于，所述标准灰度图像为形成的开口贯穿所述第一沟道层、隧穿层、电荷捕获层和阻挡层，暴露出预设面积的所述半导体外延层时，去除所述堆叠结构后获得的半导体外延层表面的灰度图像。
18.如权利要求12或15中任意一项所述的沟道孔缺陷的检测系统，其特征在于，所述判断单元将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：通过检测获得至少一个所述半导体外延层表面的灰度图像；将所述检测获得的至少一个灰度图像与对应的标准灰度图像进行比较，判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
19.如权利要求18所述的沟道孔缺陷的检测系统，其特征在于，所述判断单元判断所述至少一个所述半导体外延层上对应的沟道孔是否存在DVC缺陷的过程包括：获得所述检测获得的灰度图像对应的第一灰度值以及所述标准灰度图像对应的第二灰度值；将第一灰度值和第二灰度值进行比较，若所述第一灰度值大于所述第二灰度值，则认为相应的沟道孔存在DVC缺陷，若所述第一灰度值小于或等于所述第二灰度值，则认为相应的沟道孔不存在DVC缺陷。
20.如权利要求12或15中任意一项所述的沟道孔缺陷的检测系统，其特征在于，所述判断单元将所述检测获得的灰度图像与标准灰度图像进行比较，判断所述沟道孔是否存在DVC缺陷的过程包括：将所述半导体衬底划分为位于中间的第一区域，环绕第一区域的第二区域以及环绕第二区域的第三区域；通过检测获得第一区域中所有半导体外延层表面的对应灰度图像；将所述检测获得的所有的灰度图像与对应的标准灰度图像进行比较，判断所述第一区域中所述半导体外延层上对应的沟道孔是否存在DVC缺陷。
21.如权利要求20所述的沟道孔缺陷的检测系统，其特征在于，若第一区域中存在DVC缺陷的沟道孔的比例大于第一设定阈值，则认为待检测半导体结构存在DVC缺陷，需要进行工艺改进。
CN202110187565.5A 2021-02-18 2021-02-18 沟道孔缺陷的改进方法、检测方法及检测系统 Active CN112951737B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110187565.5A CN112951737B (zh) 2021-02-18 2021-02-18 沟道孔缺陷的改进方法、检测方法及检测系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110187565.5A CN112951737B (zh) 2021-02-18 2021-02-18 沟道孔缺陷的改进方法、检测方法及检测系统

Publications (2)

Publication Number Publication Date
CN112951737A CN112951737A (zh) 2021-06-11
CN112951737B true CN112951737B (zh) 2021-12-17

Family

ID=76244120

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110187565.5A Active CN112951737B (zh) 2021-02-18 2021-02-18 沟道孔缺陷的改进方法、检测方法及检测系统

Country Status (1)

Country Link
CN (1) CN112951737B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113421834B (zh) * 2021-06-22 2022-06-14 长江存储科技有限责任公司 三维存储器及检测方法
CN113538376B (zh) * 2021-07-15 2023-08-08 长江存储科技有限责任公司 存储阵列的缺陷定位方法、装置、设备及可读存储介质

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1712898A1 (de) * 2005-04-15 2006-10-18 Leica Microsystems Jena GmbH Verfahren zur Inspektion eines Wafers
CN106024663A (zh) * 2016-05-18 2016-10-12 上海华虹宏力半导体制造有限公司 栅极缺陷的电压衬度分析方法
CN107833841A (zh) * 2017-10-27 2018-03-23 德淮半导体有限公司 缺陷检测方法
CN109844920A (zh) * 2017-08-01 2019-06-04 应用材料以色列公司 用于检测孔隙的方法以及检查系统
CN110876279A (zh) * 2019-10-12 2020-03-10 长江存储科技有限责任公司 用于利用激光增强电子隧穿效应检测深度特征中的缺陷的方法
CN111667448A (zh) * 2019-03-06 2020-09-15 深圳中科飞测科技有限公司 一种图像处理方法、装置及设备
CN112348773A (zh) * 2020-09-28 2021-02-09 歌尔股份有限公司 屏幕缺陷检测方法、装置和电子设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193491B2 (en) * 2008-09-29 2012-06-05 Hermes Microvision, Inc. Structure and method for determining a defect in integrated circuit manufacturing process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1712898A1 (de) * 2005-04-15 2006-10-18 Leica Microsystems Jena GmbH Verfahren zur Inspektion eines Wafers
CN106024663A (zh) * 2016-05-18 2016-10-12 上海华虹宏力半导体制造有限公司 栅极缺陷的电压衬度分析方法
CN109844920A (zh) * 2017-08-01 2019-06-04 应用材料以色列公司 用于检测孔隙的方法以及检查系统
CN107833841A (zh) * 2017-10-27 2018-03-23 德淮半导体有限公司 缺陷检测方法
CN111667448A (zh) * 2019-03-06 2020-09-15 深圳中科飞测科技有限公司 一种图像处理方法、装置及设备
CN110876279A (zh) * 2019-10-12 2020-03-10 长江存储科技有限责任公司 用于利用激光增强电子隧穿效应检测深度特征中的缺陷的方法
CN112348773A (zh) * 2020-09-28 2021-02-09 歌尔股份有限公司 屏幕缺陷检测方法、装置和电子设备

Also Published As

Publication number Publication date
CN112951737A (zh) 2021-06-11

Similar Documents

Publication Publication Date Title
US10879259B2 (en) Methods and apparatuses having memory cells including a monolithic semiconductor channel
KR102675751B1 (ko) 3 차원 메모리 장치 및 이의 제조 방법
US20190214399A1 (en) Memory including blocking dielectric in etch stop tier
CN105190889B (zh) 用以控制接通电流的垂直nand串的硅化钨栅源和单元柱制造
CN112951737B (zh) 沟道孔缺陷的改进方法、检测方法及检测系统
JP2013543266A (ja) 縦型半導体メモリデバイス及びその製造方法
JP6339672B2 (ja) 金属ソースを含むメモリセルストリングを有する方法及び装置
US20070212874A1 (en) Method for filling shallow isolation trenches and other recesses during the formation of a semiconductor device and electronic systems including the semiconductor device
CN109411475B (zh) 存储器及其形成方法
US11018217B2 (en) Semiconductor device and method for manufacturing the same
CN108962896B (zh) 存储器
JP2017092470A (ja) 埋め込みフラッシュメモリの窒素フリースペーサあるいは酸化物スペーサ
CN102931170A (zh) 一种检测结构及形成方法和检测方法
CN112002695B (zh) 一种3d nand存储器件的制造方法
US8802525B2 (en) Methods of forming charge storage structures including etching diffused regions to form recesses
CN112908882B (zh) 一种检测方法
CN113871394A (zh) 存储器结构
CN109216372B (zh) 半导体结构的形成方法
CN109524307B (zh) Mos晶体管的制造方法、集成电路的制造方法、mos晶体管及集成电路
US20070202647A1 (en) Method for manufacturing non volatile memory cells integrated on a semiconductor substrate
US8664702B2 (en) Shallow trench isolation for a memory
US10199385B1 (en) Non-volatile memory device with reduced distance between control gate electrode and selecting gate electrode and manufacturing method thereof
CN112928038B (zh) 一种检测方法
CN113593627B (zh) 检测三维存储器的结构缺陷的方法及三维存储结构
CN111933644B (zh) 闪存单元及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant