CN117479537A - 具有用于防止裂纹的倒角区域的半导体芯片 - Google Patents

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Abstract

公开了一种半导体芯片，包括：防护环，围绕半导体衬底的边缘；内部电路结构，形成在半导体衬底上并包括存储单元阵列区域和外围电路区域；以及裂纹检测电路，位于防护环和内部电路结构之间，并检测是否发生裂纹。该半导体芯片还包括第一倒角区域至第四倒角区域，该第一倒角区域至第四倒角区域根据焊盘的位置或内部电路结构的设计布置而具有不同的形状和尺寸。

Description

具有用于防止裂纹的倒角区域的半导体芯片
相关申请的交叉引用
本申请要求于2022年7月28日在韩国知识产权局提交的韩国专利申请No.10-2022-0094216的优先权，其公开内容通过引用整体并入本文中。
技术领域
本文描述的本公开的实施例涉及半导体芯片，并且更具体地，涉及具有用于防止其角部处出现裂纹的倒角区域的半导体芯片。
背景技术
半导体芯片是通过切割半导体晶片的管芯锯切工艺来制造的。在管芯锯切工艺中，通过锯切刀片沿划道区域来切割半导体晶片，因此，半导体芯片彼此物理分离。由于需要大容量和高集成度的集成电路元件，因此减少了划道区域在半导体晶片中所占据的面积。
由于在管芯锯切工艺期间施加到半导体芯片的应力，因此增大了损坏集成电路元件的风险。特别是，存在对作为半导体芯片的四个角部的倒角区域的损坏的高风险。作为防护环和裂纹检测电路之间的倒角部分的倒角区域可以包括金属图案结构。该金属图案结构可以防止在管芯锯切工艺中可能发生的裂纹扩展，并且可以减少内部电路结构的缺陷。
通常，半导体芯片的倒角区域在该半导体芯片的四个角部处具有相同的形状和尺寸。倒角区域在半导体芯片的角部部分中可以具有直角三角形的形状。然而，在半导体芯片中，内部电路结构的设计布置、或焊盘的位置可能会根据工艺和设计技术的发展而改变。相应地，半导体芯片需要被设计成在其四个角部处包括具有不同形状和尺寸的倒角区域。
发明内容
本公开的实施例提供了一种半导体芯片，该半导体芯片包括根据内部电路结构的设计布置或焊盘的位置而具有不同形状和尺寸的倒角区域。
根据示例实施例，一种半导体器件包括：防护环，围绕半导体衬底的边缘；内部电路结构，形成在半导体衬底上，并且包括存储单元阵列区域和外围电路区域；裂纹检测电路，位于防护环和内部电路结构之间，并且被配置为检测是否发生裂纹；第一倒角区域，被定义为以第一点、第二点和第三点为顶点的直角三角形的内部区域，其中，裂纹检测电路的第一水平检测线和第一角部检测线彼此相交于第一点，裂纹检测电路的第一角部检测线和第一竖直检测线彼此相交于第二点，并且裂纹检测电路的第一水平检测线的延长线和第一竖直检测线的延长线彼此相交于第三点；以及第二倒角区域，被定义为以第四点、第五点和第六点为顶点的直角三角形的内部区域，其中，裂纹检测电路的第一竖直检测线和第二角部检测线彼此相交于第四点，裂纹检测电路的第二角部检测线和第二水平检测线彼此相交于第五点，并且裂纹检测电路的第一竖直检测线的延长线和第二水平检测线的延长线彼此相交于第六点，其中，第二倒角区域的第四点和第六点之间的长度与第一倒角区域的第二点和第三点之间的长度由于焊盘位于第二水平检测线和内部电路结构之间的焊盘而不同。
根据示例实施例，一种半导体器件包括：防护环，围绕半导体衬底的边缘；内部电路结构，形成在半导体衬底上，并且包括存储单元阵列区域和外围电路区域；裂纹检测电路，位于防护环和内部电路结构之间，并且被配置为检测是否发生裂纹；第一倒角区域，被定义为以第一点、第二点和第三点为顶点的直角三角形的内部区域，其中，裂纹检测电路的第一水平检测线和第一角部检测线彼此相交于第一点，裂纹检测电路的第一角部检测线和第一竖直检测线彼此相交于第二点，并且裂纹检测电路的第一水平检测线的延长线和第一竖直检测线的延长线彼此相交于第三点；以及第二倒角区域，被定义为以第四点、第五点和第六点为顶点的直角三角形的内部区域，其中，裂纹检测电路的第一竖直检测线和第二角部检测线彼此相交于第四点，裂纹检测电路的第二角部检测线和第二水平检测线彼此相交于第五点，并且裂纹检测电路的第一竖直检测线的延长线和第二水平检测线的延长线彼此相交于第六点，其中，没有晶体管的区域位于第一水平检测线和内部电路结构之间，并且第一倒角区域的第一点和第二点处的内角的大小彼此不同。
根据示例实施例，一种半导体器件包括：上芯片，包括存储单元阵列区域；以及下芯片，包括外围电路区域，该下芯片通过接合方法连接到上芯片。上芯片和下芯片包括：防护环，配置为围绕半导体衬底的边缘；内部电路结构，形成在半导体衬底上，该内部电路结构包括存储单元阵列区域或外围电路区域；以及裂纹检测电路，位于防护环和内部电路结构之间，并且被配置为检测是否发生裂纹。半导体芯片还包括：第一倒角区域，定义为以第一点、第二点和第三点为顶点的直角三角形的内部区域，其中，裂纹检测电路的第一水平检测线和第一角部检测线彼此相交于第一点，裂纹检测电路的第一角部检测线和第一竖直检测线彼此相交于第二点，并且裂纹检测电路的第一水平检测线的延长线和第一竖直检测线的延长线彼此相交于第三点；以及第二倒角区域，被定义为以第四点、第五点和第六点为顶点的直角三角形的内部区域，其中，裂纹检测电路的第一竖直检测线和第二角部检测线彼此相交于第四点，裂纹检测电路的第二角部检测线和第二水平检测线彼此相交于第五点，并且裂纹检测电路的第一竖直检测线的延长线和第二水平检测线的延长线彼此相交于第六点，并且其中，第二倒角区域的第四点和第六点之间的长度大于第一倒角区域的第二点和第三点之间的长度是由于位于第二水平检测线和内部电路结构之间的焊盘而引起的。
附图说明
图1是示出了根据示例性实施例的半导体晶片的示意性平面图。
图2是示出了图1中示出的半导体芯片的常见示例的平面图。
图3是示出了根据示例性实施例的半导体芯片的平面图。
图4是根据示例性实施例的图3中所示的第一倒角区域的放大图。
图5是根据示例性实施例的图3中所示的第二倒角区域的放大图。
图6示出了根据示例性实施例的沿图3的线Y1 a-Y1b和线Y2a-Y2b截取的半导体芯片的竖直截面。
图7是示出了根据示例性实施例的图6中所示的内部电路结构的竖直截面图。
图8是根据示例性实施例从上方观察的图3的半导体芯片的水平截面图。
图9示出了根据示例性实施例的沿图8的线Xa-Xb截取的半导体芯片的竖直截面。
图1 0是示出了根据示例性实施例的具有C2C结构的存储器件的截面图。
具体实施方式
在下文中，将清楚和详细地描述本公开的示例性实施例，以使得本领域的技术人员可以容易地实现本公开。
图1是示出了半导体晶片的示意性平面图。参考图1，半导体晶片100包括半导体芯片区域SC和划道区域SL。半导体芯片区域SC由多个半导体芯片构成。划道区域SL是半导体芯片之间的区域。
半导体晶片100可以包括诸如硅(Si)或锗(Ge)之类的半导体元素材料、或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)之类的化合物半导体材料。半导体晶片100可以具有绝缘体上硅(SOI)结构。
半导体晶片100具有其上形成有半导体芯片(例如，110)的上表面和背离该上表面的下表面。多个半导体芯片可以在第一方向D1和第二方向D2上布置在半导体晶片100的上表面上。可以对下表面执行抛光工艺以减小半导体晶片100的厚度。
划道区域SL可以在第一方向D1和第二方向D2上延伸。划道区域SL可以具有宽度恒定的直线划道(例如，线)形状。半导体芯片110可以被划道区域SL包围，并且可以相应地彼此间隔开。通常，半导体芯片110可以通过沿划道区域SL执行管芯锯切工艺来彼此分离。
随着半导体芯片110高度集成，半导体晶片100的划道区域SL逐渐减少。在第一方向D1和第二方向D2上由管芯锯切工艺引起的应力可能累积在每个半导体芯片110的角部部分中。由于管芯锯切工艺期间的应力，增大了损坏半导体芯片110的内部电路的风险。
图2是示出了图1中所示的半导体芯片的常见示例的平面图。参考图2，示出了通过划道区域SL(参见图1)分离的一个半导体芯片110。
半导体芯片110包括衬底111、防护环112、裂纹检测电路(CDC)113、焊盘114和内部电路结构115。半导体芯片110可以在其四个角部处包括具有相同形状的倒角区域116。每个倒角区域116可以包括金属图案结构117。
衬底111可以通过以预定尺寸切割图1中所示的半导体芯片110来获得。在图2中，衬底111被示为具有正方形形状。然而，衬底111可以具有矩形形状，其中在第一方向D1或第二方向D2上延伸的一对边长于另一对边。围绕内部电路结构115的四边形防护环112可以形成在衬底111的最外围。
防护环112可以具有围绕内部电路结构115的在第一方向D1和第二方向D2上延伸的边缘的四边形形状。防护环112可以由一个或多个防护环形成。例如，防护环112可以具有围绕内部电路结构115的边缘的双层结构。
裂纹检测电路113是用于通过测量预定接触区域中的电阻值并分析所测量的电阻值的模式来确定半导体芯片110是否断裂的电路。在一些实施例中，裂纹检测电路113可以形成为围绕内部电路结构115的中心部分。裂纹检测电路113的角部部分可以以倒角形状被切除。相应地，裂纹检测电路113可以具有总体上八边形形状。裂纹检测电路113可以形成为围绕内部电路结构115的中心部分两次或更多次。焊盘114可以形成在裂纹检测电路113和内部电路结构115之间。焊盘114可以将半导体芯片110的内部电路与外部电路电连接。如图2所示，焊盘114可以位于裂纹检测电路113和内部电路结构115之间的四个部分上。内部电路结构115可以形成在衬底111的相对于焊盘114向内的中心部分上。内部电路结构115可以具有四边形形状。内部电路结构115可以包括存储单元和外围电路。外围电路可以包括模拟电路和数字电路。
同时，倒角区域116可以是半导体芯片110的四个角部部分。倒角区域116可以是在防护环112和裂纹检测电路113之间的倒角部分。每个倒角区域116可以包括金属图案结构117。金属图案结构117可以依次具有不同的长度，并且可以彼此平行布置。金属图案结构117可以防止在管芯锯切工艺中可能发生的裂纹扩展，并且可以减少内部电路结构115的缺陷。
通常，半导体芯片110可以在其四个角部处具有形状和尺寸相同的倒角区域116。在每个角部处的倒角区域116中，金属图案结构117可以形成直角三角形，其中在第一方向D1和第二方向D2上延伸的两条边具有相同的长度。然而，在半导体芯片110中，内部电路结构115的设计布置或焊盘114的位置可以根据工艺及设计技术的发展而改变。相应地，半导体芯片110需要被设计成在其四个角部处具有形状和尺寸不同的倒角区域116。
图3是示出了根据本公开的实施例的半导体芯片的平面图。参考图3，半导体芯片1000包括衬底1100、防护环1200、裂纹检测电路1300、焊盘1400和内部电路结构1500。半导体芯片1000可以包括分别在半导体芯片1000的第一角部部分至第四角部部分中的第一倒角区域至第四倒角区域1610、1620、1630和1640。
衬底1100可以具有正方形形状或矩形形状。衬底1100可以具有彼此垂直的水平边和竖直边。参考图3，水平边可以是在第一方向D1上延伸的长边。竖直边可以是在第二方向D2上延伸的短边。
保护环1200可以形成在衬底1100的最外围处。防护环1200可以具有围绕内部电路结构1500的矩形坝结构。防护环1200是围绕半导体芯片1000的边缘的结构，类似于阻止水流动的水电站大坝。防护环1200可以用于防止吸收水分。防护环1200可以被配置为大墙壁的形式，并且因此，可以表现出与内部电路结构1500的电路图案特性不同的电路图案特性。
裂纹检测电路1300也被称为碎裂检测电路。裂纹检测电路1300是用于确定半导体芯片1000在管芯锯切期间是否断裂的电路。裂纹检测电路1300可以形成为围绕内部电路结构1500。裂纹检测电路1300可以具有八边形形状，其中角部部分以以倒角的形状切除。第一倒角区域至第四倒角区域1610、1620、1630和1640可以位于裂纹检测电路1300的四个角部部分上。
裂纹检测电路1300的第一角部部分可以由第一水平检测线1310、第一角部检测线1315和第一竖直检测线1320构成。第一水平检测线1310和第一角部检测线1315彼此相交于点“a”。第一角部检测线1315和第一竖直检测线1320彼此相交于点“b”。第一水平检测线1310的延长线和第一竖直检测线1320的延长线彼此相交于点“c”。第一倒角区域1610可以被定义为以点“a”至“c”作为顶点的直角三角形。
裂纹检测电路1300的第二角部部分可以由第一竖直检测线1320、第二角部检测线1325和第二水平检测线1330构成。第一竖直检测线1320和第二角部检测线1325彼此相交于点“d”。第二角部检测线1325和第二水平检测线1330彼此相交于点“e”。第一竖直检测线1320的延长线和第二水平检测线1330的延长线彼此相交于点“f”。第二倒角区域1620可以被定义为以点“d”至“f”作为顶点的直角三角形。
裂纹检测电路1300的第三角部部分可以由第二水平检测线1330、第三角部检测线1335和第二竖直检测线1340构成。第二水平检测线1330和第三角部检测线1335彼此相交于点“g”。第三角部检测线1335和第二竖直检测线1340彼此相交于点“h”。第二水平检测线1330的延长线和第二竖直检测线1340的延长线彼此相交于点“i”。第三倒角区域1630可以被定义为以点“g”至“i”为顶点的直角三角形。
裂纹检测电路1300的第四角部部分可以由第二竖直检测线1340、第四角部检测线1345和第一水平检测线1310构成。第二竖直检测线1340和第四角部检测线1345彼此相交于点“j”。第四角部检测线1345和第一水平检测线1310彼此相交于点“k”。第二竖直检测线1340的延长线和第一水平检测线1310的延长线彼此相交于点“l”。第四倒角区域1640可以被定义为以点“j”至“1”为顶点的直角三角形。金属图案结构可以位于第一倒角区域至第四倒角区域1610、1620、1630和1640中。
焊盘1400可以形成在裂纹检测电路1300和内部电路结构1500之间。焊盘1400可以根据内部电路结构1500的设计布置而仅位于任何一个部分或部分的一部分上。从图3的示例中可以看出，焊盘1400可以不设置在第一水平检测线1310和内部电路结构1500之间，并且可以设置在第二水平检测线1330和内部电路结构1500之间。倒角区域的结构或形状可以根据焊盘1400的位置而改变。
内部电路结构1500可以形成在衬底1100的相对于焊盘1400向内的中心部分上。内部电路结构1500可以包括外围电路区域和存储单元阵列区域。外围电路区域可以包括模拟电路和数字电路。外围电路区域可以包括用于在存储单元阵列区域中存储数据或读取所存储的数据的电路。
内部电路结构1500可以根据其设计布置而具有各种结构。例如，内部电路结构1500的存储单元阵列区域可以具有三维结构。例如，存储单元阵列区域5200(参见图7)可以是竖直NAND闪存(VNAND)。内部电路结构1500可以具有其中存储单元阵列区域5200(参见图7)位于外围电路区域5100(参见图7)上的外围上单元(COP)结构。
根据本公开的实施例的半导体芯片1000中的倒角区域的结构或形状可以根据焊盘1400的位置或内部电路结构1500的结构而变化。例如，假设焊盘1400仅位于第二倒角区域1620和第三倒角区域1630之间，半导体芯片1000的第一倒角区域1610和第二倒角区域1620可以具有不同的结构和形状。此外，根据内部电路结构1500的设计布置，半导体芯片1000的第二倒角区域1620和第三倒角区域1630、或第一倒角区域1610和第四倒角区域1640可以具有不同的结构和形状。
图4是图3中所示的第一倒角区域1610的放大图，并且图5是图3中所示的第二倒角区域1620的放大图。参考图4和图5，第一倒角区域1610和第二倒角区域1620可以是防护环1200和裂纹检测电路1300之间的第一角部部分和第二角部部分。
参考图4，裂纹检测电路1300的第一角部部分可以由第一水平检测线1310、第一角部检测线1315和第一竖直检测线1320构成。第一倒角区域1610可以是以点“a”至“c”为顶点的直角三角形的内部区域。金属图案结构可以位于第一倒角区域1610中。
第一倒角区域1610的点“a”和点“c”之间的长度可以是La，并且第一倒角区域1610的点“b”和点“c”之间的长度可以是Lb。由第一水平检测线1310和第一角部检测线1315在裂纹检测电路1300的点“a”处形成的内角的大小可以是角度“a”。由第一角部检测线1315和第一竖直检测线1320在点“b”处形成的内角的大小可以是角度“b”。
相对于第一倒角区域1610向内的内部电路结构1500可以具有阶梯状边界。第一边界点1511和第二边界点1512之间的长度可以是Ma。第二边界点1512和第三边界点1513之间的长度可以是Mb。第一倒角区域1610的形状和尺寸可以根据内部电路结构1500的边界的形状而变化。也就是说，内角“a”和“b”的大小、或长度La和Lb可以变化。
参考图5，裂纹检测电路1300的第二角部部分可以由第一竖直检测线1320、第二角部检测线1325和第二水平检测线1330构成。第二倒角区域1620可以是以点“d”至“f”为顶点的直角三角形的内部区域。金属图案结构可以位于第二倒角区域1620中。
第二倒角区域1620的点“d”和点“f”之间的长度可以是Ld，并且第二倒角区域1620的点“e”和点“f”之间的长度可以是Le。由第一竖直检测线1320和第二角部检测线1325在裂纹检测电路1300的点“d”处形成的内角的大小可以是角度“d”。由第二角部检测线1325和第二水平检测线1330在点“e”处形成的内角的大小可以是角度“e”。
相对于第二倒角区域1620向内的内部电路结构1500可以具有阶梯状边界。第四边界点1521和第五边界点1522之间的长度可以是Me。第五边界点1522和第六边界点1523之间的长度可以是Md。第二倒角区域1620的形状和尺寸可以根据内部电路结构1500的边界形状而变化。也就是说，内角“d”和“e”的大小、或长度Ld和Le可以变化。
参考图4和图5，半导体芯片1000中的不同倒角区域的形状和尺寸可以根据焊盘1400的存在与否而变化。例如，图4的第一倒角区域1610附近不存在焊盘，并且图5的第二倒角区域1620附近存在焊盘1400。第一倒角区域1610和第二倒角区域1620可以根据焊盘1400的存在与否而具有不同的形状和尺寸。由于焊盘1400，第二倒角区域1620的点“d”和点“f”之间的长度Ld可以大于第一倒角区域1610的点“b”和点“c”之间的长度Lb。
半导体芯片1000中的各个倒角区域的形状和尺寸可以根据内部电路结构1500的设计布置而变化。各个倒角区域中的内角的大小和点之间的长度可以变化。内部电路结构1500的边界的形状可以根据存储单元阵列区域和外围电路区域的设计布置而变化。也就是说，Ma和Mb可以根据存储单元阵列区域的起点或斜率、外围电路区域的起点、或外围边缘电路(例如，传输晶体管)的布置而变化。备选地，Ma和Mb可以根据COP结构或非COP结构而变化。
图6示出了沿图3的线Y1a-Y1b和线Y2a-Y2b截取的半导体芯片的竖直截面。参考图6，沿线Y1a-Y1b截取的竖直截面是穿过焊盘1400的截面，并且沿线Y2a-Y2b截取的竖直截面是穿过第一倒角区域1610和第二倒角区域1620的截面。
当观察沿线Y1a-Y1b截取的竖直截面时，焊盘1400存在于Y1a侧并且不存在于Y1b侧。由于在Y1b侧不存在焊盘，因此存储单元阵列5200的竖直图案可以在Y1b侧具有陡坡以减小半导体芯片1000的尺寸。相反，由于在Y1a侧需要用于与焊盘1400连接的区域，因此存储单元阵列5200的竖直图案可以具有缓坡。
由于存储单元阵列5200的竖直图案在Y1b侧具有陡坡，因此主动应力可能增大。为了减小Y1b侧的主动应力，内部电路结构1500可以包括没有晶体管的区域5300。由于没有晶体管的区域5300是其中没有晶体管的区域，所以没有晶体管的区域5300可以位于存储单元阵列5200的陡坡下方。没有晶体管的区域5300可以位于外围电路区域5100和裂纹检测电路1300之间。
相反，由于存储单元阵列5200的竖直图案在Y1a侧具有缓坡，因此主动应力相对小。相应地，在Y1a侧不需要没有晶体管的区域。在Yla侧，外围电路区域5100可以位于存储单元阵列5200的缓坡下方。焊盘1400可以位于外围电路区域5100和裂纹检测电路1300之间。
用于执行各种功能的多个边缘晶体管可以位于外围电路区域5100的外围处。例如，边缘虚设晶体管、RMON传输晶体管和构成行解码器的传输晶体管可以位于外围电路区域5100的外围。图6示出了第一边缘晶体管5111位于外围电路区域5100外围处的一个示例。
当观察沿线Y2a-Y2b截取的竖直截面时，第二边缘晶体管5112可以位于外围电路区域5100的外围处。用于选择存储单元阵列5200的行的传输晶体管、或监控传输晶体管的电阻器可以包括在第二边缘晶体管5112中。
由于在Y2a侧需要用于焊盘连接的空间，因此存储单元阵列5200的竖直图案具有缓坡。第二倒角区域1620可以保证第二边缘晶体管5112和防护环1200之间的足够空间。第二倒角区域1620的裂纹检测电路1300可以具有缓坡。
相反，存储单元阵列5200的竖直图案在Y2b侧具有陡坡。在第一倒角区域1610的情况下，第二边缘晶体管5112和防护环1200之间的空间相对小。第一倒角区域1610的裂纹检测电路1300可以具有陡坡。
相应地，第二倒角区域1620的点“d”和点“f”之间的长度Ld(参见图5)可以大于第一倒角区域1610的点“b”和点“c”之间的长度Lb(参见图4)。也就是说，第一倒角区域1610和第二倒角区域1620可以根据焊盘1400的存在与否、或内部电路结构1500的设计结构而具有不同的尺寸和形状。
图7是示出了图6中所示的内部电路结构的竖直截面图。参考图7，内部电路结构1500可以具有其中存储单元阵列区域5200堆叠在外围电路区域5100上的外围上单元(COP)结构。外围电路区域5100的至少一部分和存储单元阵列区域5200的至少一部分可以彼此竖直地重叠。
外围电路区域5100可以包括设置在下衬底5110上的一个或多个外围晶体管5112、与外围晶体管5112电连接的外围电路区域布线5120、以及覆盖外围电路区域布线5120和外围晶体管5112的下绝缘层5130。外围电路区域5100可以包括没有晶体管的区域5300。由于没有晶体管的区域5300是其中不存在晶体管的区域，所以没有晶体管的区域5300可以位于存储单元阵列5200的陡坡下方。
存储单元阵列区域5200具有存储单元垂直堆叠的结构。存储单元阵列区域5200的一侧可以具有用于与焊盘的连接布线的缓坡，并且存储单元阵列区域5200的相对侧可以具有陡坡以减小芯片尺寸。
存储单元阵列区域5200可以包括上衬底5210、设置在上衬底5210上的存储单元阵列5240和覆盖存储单元阵列5240的上绝缘层5230。存储单元阵列区域5200还可以包括将存储单元阵列5240与外围电路区域布线5120电连接的连接电路布线5220。存储单元阵列区域5200可以包括将存储单元阵列5240电连接到连接电路布线5220的金属接触部5260。
在外围电路区域5100中，下衬底5110可以包括例如半导体衬底(例如，硅晶片)。外围电路区域布线5120可以包括例如依次堆叠在下衬底5110上的下金属线LM0、中间金属线LM1和上金属线LM2。
外围电路区域布线5120还可以包括将外围晶体管5112电连接到下金属线LM0的下金属接触部LMC1、将下金属线LM0电连接到中间金属线LM1的中间金属接触部LMC2、以及将中间金属线LM1电连接到上金属线LM2的上金属接触部LMC2。
在存储单元阵列区域5200中，存储单元阵列5240可以具有其中多个单元竖直地堆叠在具有阱结构的上衬底5210上的三维结构。金属接触部5260可以将存储单元阵列5240的多个单元和上衬底5210电连接到连接电路布线5220。
连接电路布线5220可以与外围电路区域布线5120电连接。连接电路布线5220可以包括依次堆叠在存储单元阵列5240上的下金属线M0、中间金属线M1和上金属线M2。连接电路布线5220还可以包括连接金属接触部MC0、下金属接触部MC1、中间金属接触部MC2和作为上金属接触部的过孔VA。
连接金属接触部MC0可以将外围电路区域布线5120电连接到连接电路布线5220。下金属接触部MC1可以将连接金属接触部MC0与下金属线M0电连接。中间金属接触部MC2可以将下金属线M0电连接到中间金属线M1。作为上金属接触部的过孔VA可以将中间金属线M1电连接到上金属线M2。下金属接触部MC1可以将存储单元阵列5240连接到中间金属线M0。中间金属线M1可以包括与存储单元阵列5240的竖直沟道电连接的位线BL。
图8是从上方观察的图3的半导体芯片的水平截面图。参考图8，半导体芯片1000包括衬底1100、防护环1200、裂纹检测电路1300、焊盘1400和内部电路结构1500。半导体芯片1000可以在其四个角部部分中包括第一倒角区域至第四倒角区域1610、1620、1630和1640。
内部电路结构1500可以包括外围电路区域5100和存储单元阵列区域5200。外围电路区域5100可以包括第一边缘晶体管区域至第三边缘晶体管区域5111、5112和5113、以及没有晶体管的区域5300。边缘虚设晶体管、监控传输晶体管的寄存器和构成行解码器的传输晶体管可以位于第一边缘晶体管区域至第三边缘晶体管区域5111、5112和5113中。
第一边缘晶体管区域5111可以位于Y1a侧。也就是说，第一边缘晶体管区域5111可以位于外围电路区域5100的主要外围电路和焊盘1400之间。没有晶体管的区域5300可以位于Ylb侧。没有晶体管的区域5300可以位于外围电路区域5100的主要外围电路和裂纹检测电路1300之间。
第二边缘晶体管区域5112可以位于Xb侧，并且第三边缘晶体管区域5113可以位于Xa侧。第二边缘晶体管区域5112和第三边缘晶体管区域5113可以均位于外围电路区域5100的主要外围电路和裂纹检测电路1300之间。
图9示出了沿图8的线Xa-Xb截取的半导体芯片的竖直截面。参考图9，沿线Xa-Xb截取的竖直截面是穿过第一倒角区域1610和第四倒角区域1640附近的截面。焊盘可以不位于Xa侧和Xb侧，第三边缘晶体管区域5113可以位于Xa侧，并且第二边缘晶体管区域5112可以位于Xb侧。
半导体芯片1000的第一倒角区域1610和第四倒角区域1640可以根据第二边缘晶体管区域5112和第三边缘晶体管区域5113的尺寸而具有不同的尺寸和形状。例如，第一倒角区域1610的水平长度La可以与第四倒角区域1640的水平长度Lh不同。另外，第一倒角区域1610的竖直长度Lb可以与第四倒角区域1640的竖直长度Lg不同。
同样，半导体芯片1000的第二倒角区域1620和第三倒角区域1630可以根据第二边缘晶体管区域5112和第三边缘晶体管区域5113的尺寸而具有不同的尺寸和形状。如上所述，半导体芯片1000的第一倒角区域至第四倒角区域1610、1620、1630和1640可以根据焊盘1400的存在与否或内部电路结构1500的设计结构而具有不同的尺寸和形状。
由于在上述COP结构中使用一个晶片，因此半导体芯片1000具有四个倒角区域。然而，由于在芯片到芯片(C2C)结构中使用了两个晶片，因此半导体芯片可以具有八个倒角区域。这里，C2C结构可以指其中单独制造包括存储单元阵列区域的至少一个上芯片和包括外围电路区域的下芯片并且然后过接合方法将其彼此连接的结构。
接合方法可以指将形成在上芯片的最上金属层上的接合金属图案与形成在下芯片的最上金属层上的接合金属图案电连接或物理连接的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu到Cu的接合方法。在另一示例中，接合金属图案可以由铝(A1)或钨(W)形成。
由于半导体芯片1000的第一倒角区域至第四倒角区域1610、1620、1630和1640根据焊盘1400的存在与否、或内部电路结构1500的设计结构而具有不同的尺寸和形状，因此即使在C2C结构和COP结构中也可以高效地使用根据本公开的实施例的半导体芯片1000。
图10是示出了根据本公开实施例的具有C2C结构的存储器件的截面图。参考图10，存储器件500可以包括包含单元区域的至少一个上芯片。例如，如图10所示，存储器件500可以被实现为包括两个上芯片。然而，这是示意性的，并且上芯片的数量不限于此。
在存储器件500被实现为包括两个上芯片的情况下，存储器件500可以通过以下来制造：单独制造包括第一单元区域CELL1的第一上芯片、包括第二单元区域CELL2的第二上芯片、以及包括外围电路区域PERI的下芯片，并且其后通过接合方法将第一上芯片、第二上芯片和下芯片连接。第一上芯片可以翻转并通过接合方法连接到下芯片，并且第二上芯片也可以翻转并通过接合方法连接到第一上芯片。在下面的描述中，第一上芯片和第二上芯片的上部和下部是基于第一上芯片和第二上芯片被翻转之前来定义的。也就是说，在图10中，下芯片的上部是指基于+Z轴方向定义的上部，并且第一上芯片和第二上芯片的上部是指基于Z轴方向定义的上部。然而，这是示意性的，并且可以仅将第一上芯片和第二上芯片之一翻转并通过接合方法连接。
存储器件500的外围电路区域PERI以及第一单元区CELL1和第二单元区CELL2中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底210以及形成在第一衬底210上的多个电路元件220a、220b和220c。包括一个或多个绝缘层的层间绝缘层215可以设置在多个电路元件220a、220b和220c上，并且连接多个电路元件220a、220b和220c的多条金属线可以设置在层间绝缘层215中。例如，多条金属线可以包括分别与多个电路元件220a、220b和220c连接的第一金属线230a、230b和230c、以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。多条金属线可以由各种导电材料中的至少一种形成。例如，第一金属线230a、230b和230c可以由具有相对高电阻率的钨形成，并且第二金属线240a、240b和240c可以由具有相对低电阻率的铜形成。
在本说明书中，仅示出和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c。然而，不限于此，可以在第二金属线240a、240b和240c上进一步形成一条或多条附加的金属线。在这种情况下，第二金属线240a、240b和240c可以由铝形成。形成在第二金属线240a、240b和240c上的附加的金属线中的至少一些可以由具有比第二金属线240a、240b和240c的铝低的电阻率的铜形成。
层间绝缘层115可以设置在第一衬底210上，并且可以包括诸如氧化硅或氮化硅之类的绝缘材料。
第一单元区域CELL1和第二单元区域CELL2中的每一个可以包括至少一个存储块。第一单元区域CELL1可以包括第二衬底310和公共源极线320。多条字线330(331至338)可以在垂直于第二衬底310的上表面的方向(Z轴方向)上堆叠在第二衬底310上。串选择线和地选择线可以设置在字线330上和下方，并且多条字线330可以设置在串选择线和地选择线之间。同样地，第二单元区域CELL2可以包括第三衬底410和公共源极线420，并且多条字线430(431至438)可以堆叠在垂直于第三衬底410的上表面的方向(Z轴方向)上。第二衬底310和第三衬底410可以由多种材料形成，并且可以是例如硅衬底、硅锗衬底、锗衬底、或具有生长在单晶硅衬底上的单晶外延层的衬底。多个沟道结构CH可以形成在第一单元区域CELL1和第二单元区域CELL2中。
在实施例中，如A1所示，沟道结构CH可以设置在位线接合区域BLBA中，并且可以在垂直于第二衬底310的上表面的方向上延伸以穿透字线330、串选择线、和地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层。沟道层可以与位线接合区域BLBA中的第一金属线350c和第二金属线360c电连接。例如，第二金属线360c可以是位线，并且可以通过第一金属线350c连接到沟道结构CH。位线360c可以在平行于第二衬底310的上表面的第一方向(Y轴方向)上延伸。
在实施例中，如A2所示，沟道结构CH可以包括彼此连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可以通过用于下沟道LCH的工艺和用于上沟道UCH的工艺而形成。下沟道LCH可以在垂直于第二衬底310的上表面的方向上延伸，并且可以穿透公共源极线320以及下字线331和332。下沟道LCH可以包括数据存储层、沟道层和掩埋绝缘层，并且可以与上沟道UCH连接。上沟道UCH可以穿透上字线333至338。上沟道UCH可以包括数据存储层、沟道层和掩埋绝缘层，并且上沟道UCH的沟道层可以与第一金属线350c和第二金属线360c电连接。随着沟道的长度增大，由于工艺原因，可能难以形成具有恒定宽度的沟道。根据本公开的实施例的存储器件500可以包括经由通过顺序工艺形成的下沟道LCH和上沟道UCH而具有提高的宽度均匀性的沟道。
在如A2所示的沟道结构CH包括下沟道LCH和上沟道UCH的情况下，位于下沟道LCH和上沟道UCH之间的边界附近的字线可以是虚设字线。例如，形成下沟道LCH和上沟道UCH之间的边界的字线332和字线333可以是虚设字线。在这种情况下，数据可以不存储在连接到虚设字线的存储单元中。备选地，与连接到虚设字线的存储单元相对应的页的数量可以小于与连接到正常字线的存储单元相对应的页的数量。施加到虚设字线的电压电平可以与施加到正常字线的电压电平不同，并且因此，可以降低下沟道LCH和上沟道UCH之间的不均匀沟道宽度对存储器件的操作的影响。
同时，在A2中示出了被下沟道LCH穿透的下字线331和332的数量小于被上沟道UCH穿透的上字线333至338的数量。然而，这是示意性的，并且本公开不限于此。在另一示例中，被下沟道LCH穿透的下字线的数量可以等于或大于被上沟道UCH穿透的上字线的数量。此外，设置在第一单元区域CELL1中的沟道结构CH的上述结构和连接关系可以同样地应用于设置在第二单元区域CELL2中的沟道结构CH。
在位线接合区域BLBA中，第一贯通电极THV1可以设置在第一单元区域CELL1中，并且第二贯通电极THV2可以设置在第二单元区域CELL2中。如图10所示，第一贯通电极THV1可以穿透公共源极线320和多条字线330。然而，这是示意性的，并且第一贯通电极THV1可以附加地穿透第二衬底310。第一贯通电极THV1可以包括导电材料。备选地，第一贯通电极THV1可以包括被绝缘材料围绕的导电材料。第二贯通电极THV2可以具有与第一贯通电极THV1相同的形状和结构。
在实施例中，第一贯通电极THV1和第二贯通电极THV2可以通过第一贯通金属图案372d和第二贯通金属图案472d电连接。第一贯通金属图案372d可以形成在包括第一单元区域CELL1的第一上芯片的下侧，并且第二贯通金属图案472d可以形成在包括第二单元区域CELL2的第二上芯片的上侧。第一贯通电极THV1可以与第一金属线350c和第二金属线360c电连接。下过孔371d可以形成在第一贯通电极THV1和第一贯通金属图案372d之间，并且上过孔471d可以形成在第二贯通电极THV2和第二贯通金属图案472d之间。第一贯通金属图案372d和第二贯通金属图案472d可以通过接合方法连接。
此外，在位线接合区域BLBA中，上金属图案252可以形成在外围电路区域PERI的最上层金属层上，并且具有与上金属图案252相同形状的上金属图案392可以形成在第一单元区域CELL1的最上层金属层上。第一单元区域CELL1的上金属图案392和外围电路区域PERI的上金属图案252可以通过接合方法彼此电连接。在位线接合区域BLBA中，位线360c可以与外围电路区域PERI中包括的页缓冲器电连接。例如，外围电路区域PERI的电路元件220c中的一些可以提供页缓冲器，并且位线360c可以通过第一单元区域CELL1的上接合金属370c和外围电路区域PERI的上接合金属270c来与提供页缓冲器的电路元件220c电连接。
继续参考图10，在字线接合区域WLBA中，第一单元区域CELL1的字线330可以在平行于第二衬底310的上表面的第二方向(X轴方向)上延伸，并且可以与多个单元接触插塞340(341至347)连接。第一金属线350b和第二金属线360b可以依次连接到与字线330连接的单元接触插塞340的上部。在字线接合区域WLBA中，单元接触插塞340可以通过第一单元区域CELL1的上接合金属370b和外围电路区域PERI的上接合金属270b来与外围电路区域PERI连接。
单元接触插塞340可以与外围电路区域PERI中包括的行解码器电连接。例如，外围电路区域PERI中的一些电路元件220b可以提供行解码器，并且单元接触插塞340可以通过第一单元区域CELL1的上接合金属370b和外围电路区域PERI的上接合金属270b与提供行解码器的电路元件220b电连接。在实施例中，提供行解码器的电路元件220b的操作电压可以与提供页缓冲器的电路元件220c的操作电压不同。例如，提供页缓冲器的电路元件220c的操作电压可以大于提供行解码器的电路元件220b的操作电压。
同样地，在字线接合区域WLBA中，第二单元区域CELL2的字线430可以在平行于第三衬底410的上表面的第二方向(X轴方向)上延伸，并且可以与多个单元接触插塞440(441至447)连接。单元接触插塞440可以通过第二单元区域CELL2的上金属图案、第一单元区域CELL1的下金属图案和上金属图案、以及单元接触插塞348来与外围电路区域PERI连接。
在字线接合区域WLBA中，上接合金属370b可以形成在第一单元区域CELL1中，并且上接合金属270b可以形成在外围电路区域PERI中。第一单元区域CELL1的上接合金属370b和外围电路区域PERI的上接合金属270b可以通过接合方法来彼此电连接。上接合金属370b和上接合金属270b可以由铝、铜或钨形成。
在外部焊盘接合区域PA中，下金属图案371e可以形成在第一单元区域CELL1的下部上，并且上金属图案472a可以形成在第二单元区域CELL2的上部上。第一单元区域CELL1的下金属图案371e和第二单元区域CELL2的上金属图案472a可以通过外部焊盘接合区域PA中的接合方法连接。同样地，上金属图案372a可以形成在第一单元区域CELL1的上部上，并且上金属图案272a可以形成在外围电路区域PERI的上部上。第一单元区域CELL1的上金属图案372a和外围电路区域PERI的上金属图案272a可以通过接合方法彼此连接。
公共源极线接触插塞380和480可以设置在外部焊盘接合区域PA中。公共源极线接触插塞380和480可以由导电材料(例如，金属、金属化合物或掺杂多晶硅)形成。第一单元区域CELL1的公共源极线接触插塞380可以与公共源极线320电连接，并且第二单元区域CELL2的公共源极线接触插塞480可以与公共源极线420电连接。第一金属线350a和第二金属线360a可以依次堆叠在第一单元区域CELL1的公共源极线接触插塞380的上部上，并且第一金属线450a和第二金属线460a可以依次堆叠在第二单元区域CELL2的公共源极线接触插塞480的上部上。
输入/输出焊盘205、405和406可以设置在外部焊盘接合区域PA中。参考图10，下绝缘层201可以覆盖第一衬底210的下表面，并且第一输入/输出焊盘205可以形成在下绝缘层201上。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203来与设置在外围电路区域PERI中的多个电路元件220a中的至少一个连接，并且可以通过下绝缘层201来与第一衬底210分离。另外，侧绝缘层可以设置在第一输入/输出接触插塞203和第一衬底210之间，并且可以将第一输入/输出接触插塞203与第一衬底210电隔离。
上绝缘层401可以形成在第三衬底410上以覆盖第三衬底410的上表面。第二输入/输出焊盘405和/或第三输入/输出焊盘406可以设置在上绝缘层401上。第二输入/输出焊盘405可以通过第二输入/输出接触插塞403和303来与设置在外围电路区域PERI中的多个电路元件220a中的至少一个连接，并且第三输入/输出焊盘406可以通过第三输入/输出接触插塞404和304来与设置在外围电路区域PERI中的多个电路元件220a中的至少一个连接。
在实施例中，第三衬底410可以不设置在其中设置有输入/输出接触插塞的区域中。例如，如B中所示，第三输入/输出接触插塞404可以在平行于第三衬底410的上表面的方向上与第三衬底410分离，可以穿透第二单元区域CELL2的层间绝缘层415，并且可以连接到第三输入/输出焊盘406。在这种情况下，第三输入/输出接触插塞404可以通过各种工艺来形成。
例如，如B1中所示，第三输入/输出接触插塞404可以在第三方向(Z轴方向)上延伸，并且可以具有朝向上绝缘层401增大的直径。也就是说，虽然参考A1描述的沟道结构CH具有朝向上绝缘层401减小的直径，但第三输入/输出接触插塞404可以具有朝向上绝缘层401增大的直径。例如，第三输入/输出接触插塞404可以在通过接合方法将第二单元区域CELL2和第一单元区域CELL1耦接之后形成。
例如，如B2中所示，第三输入/输出接触插塞404可以在第三方向(Z轴方向)上延伸，并且可以具有朝向上绝缘层401减小的直径。也就是说，类似于沟道结构CH，第三输入/输出接触插塞404可以具有朝向上绝缘层401减小的直径。例如，第三输入/输出接触插塞404可以在通过接合方法将第二单元区域CELL2和第一单元区域CELL1耦接之前与单元接触插塞440一起形成。
在实施例中，输入/输出接触插塞可以被设置为与第三衬底410重叠。例如，如C中所示，第二输入/输出接触插塞403可以在第三方向(Z轴方向)上形成为穿过第二单元区域CELL2的层间绝缘层415，并且可以通过第三衬底410来电连接到第二输入/输出焊盘405。在这种情况下，第二输入/输出接触插塞403和第二输入/输出焊盘405的连接结构可以以多种方式来实现。
例如，如C1中所示，开口408可以形成为穿过第三衬底410，并且第二输入/输出接触插塞403可以通过形成在第三衬底410中的开口408来直接连接到第二输入/输出焊盘405。在这种情况下，如C1中所示，第二输入/输出接触插塞403可以具有朝向第二输入/输出焊盘405增大的直径。然而，这是示意性的，并且第二输入/输出接触插塞403可以具有朝向第二输入/输出焊盘405减小的直径。
例如，如C2中所示，开口408可以形成为穿过第三衬底410，并且接触部407可以形成在开口408中。接触部407的一个端部可以连接到第二输入/输出焊盘405，并且接触部407的另一端部可以连接到第二输入/输出接触插塞403。相应地，第二输入/输出接触插塞403可以通过开口408中的接触部407来电连接到第二输入/输出焊盘405。在这种情况下，如C2中所示，接触部407可以具有朝向第二输入/输出焊盘405增大的直径，并且第二输入/输出接触插塞403可以具有朝向第二输入/输出焊盘405减小的直径。例如，第三输入/输出接触插塞403可以在通过接合方法将第二单元区域CELL2和第一单元区域CELL1耦接之前与单元接触插塞440一起形成，并且接触部407可以在通过接合方法将第二单元区域CELL2和第一单元区域CELL1耦接之后形成。
例如，如C3中所示，可以在第三衬底410的开口408的上表面上附加地形成停止件409。停止件409可以是形成在与公共源极线420相同的层上的金属线。然而，这是示意性的，并且该停止件409可以是形成在与至少一条字线430相同的层上的金属线。第二输入/输出接触插塞403可以通过接触部407和停止件409来电连接到第二输入/输出焊盘405。
同时，类似于第二单元区域CELL2的第二输入/输出接触插塞403和第三输入/输出接触插塞404，第一单元区域CELL1的第二输入/输出接触插塞303和第三输入/输出接触插塞304可以具有朝向下金属图案371e减小的直径，或者可以具有朝向下金属图案371e增大的直径。
同时，在一些实施例中，可以在第三衬底410中形成狭缝411。例如，狭缝411可以形成在外部焊盘接合区域PA中的任何位置处。例如，如D中所示，当在平面上观察时，狭缝411可以位于第二输入/输出焊盘405和单元接触插塞440之间。然而，这是示意性的，并且狭缝411可以形成为使得当在平面上观察时第二输入/输出焊盘405位于狭缝411和单元接触插塞440之间。
例如，如D1中所示，缝隙411可以形成为穿过第三衬底410。例如，可以使用狭缝411以防止第三衬底410在形成开口408时出现细微裂纹。然而，这是示意性的，并且狭缝411可以形成为具有范围从第三衬底410的厚度的约60％至约70％的深度。
例如，如D2中所示，可以在狭缝411中形成导电材料412。例如，可以使用该导电材料412以释放在驱动外部焊盘接合区域PA中的电路元件时生成的漏电流。在这种情况下，导电材料412可以连接到外部地线。
例如，如D3中所示，可以在狭缝411中形成绝缘材料413。例如，该绝缘材料413可以形成为将设置在外部焊盘接合区域PA中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区域WLBA电隔离。通过第二输入/输出焊盘405提供的电压对设置在字线接合区域WLBA中的第三衬底410上的金属层的影响可以通过在狭缝411中形成绝缘材料413来中断。
同时，在一些实施例中，可以选择性地形成第一输入/输出焊盘至第三输入/输出焊盘205、405和406。例如，存储器件500可以被实现为仅包括设置在第一衬底201上的第一输入/输出焊盘205、仅包括设置在第三衬底410上的第二输入/输出焊盘405、或仅包括设置在上绝缘层401上的第三输入/输出焊盘406。
同时，在一些实施例中，第一单元区域CELL1的第二衬底310或第二单元区域CELL2的第三衬底410中的至少一个可以用作牺牲衬底，并且可以在接合工艺之前或之后被完全或部分地去除。在去除衬底之后可以堆叠附加的层。例如，可以在外围电路区域PERI和第一单元区域CELL1彼此接合之前或之后去除第一单元区域CELL1的第二衬底310，并且可以形成用于覆盖公共源极线320的上表面的绝缘层或用于连接的导电层。类似地，可以在第一单元区域CELL1和第二单元区域CELL2彼此接合之前或之后去除第二单元区域CELL2的第三衬底410，并且可以形成用于覆盖公共源极线420的上表面的上绝缘层401和用于连接的导电层。
如上所述，根据本公开的实施例的半导体芯片可以根据焊盘的存在与否或内部电路结构的设计布置而在其四个角部部分中包括具有不同形状和尺寸的倒角区域。相应地，本公开可以高效地用于具有其中存储单元在垂直于半导体衬底的方向上堆叠的三维结构的半导体芯片、具有其中存储单元阵列区域位于外围电路区域上的COP结构的半导体芯片、以及具有其中通过接合技术将其中形成有存储单元阵列的上芯片和其中形成有外围电路的下芯片连接的C2C结构的半导体芯片。
上述内容是用于执行本公开的具体实施例。本公开不仅包括上述实施例，还包括可以通过简单的设计改变或可以容易地修改的实施例。此外，本公开包括可以通过容易地修改实施例来执行的技术。相应地，本公开的范围不应由上述实施例确定，而应当由所附权利要求及其等同物确定。
尽管已经参考本公开的实施例描述了本公开，但是对于本领域普通技术人员而言将显而易见的是，在不脱离所附权利要求所阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种半导体芯片，包括：
防护环，围绕半导体衬底的边缘；
内部电路结构，形成在所述半导体衬底上，并且包括存储单元阵列区域和外围电路区域；
裂纹检测电路，位于所述防护环和所述内部电路结构之间，并且被配置为检测是否发生裂纹；
第一倒角区域，被定义为以第一点、第二点和第三点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的第一水平检测线和第一角部检测线彼此相交于所述第一点，所述裂纹检测电路的所述第一角部检测线和第一竖直检测线彼此相交于所述第二点，并且所述裂纹检测电路的所述第一水平检测线的延长线和所述第一竖直检测线的延长线彼此相交于所述第三点；以及
第二倒角区域，被定义为以第四点、第五点和第六点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第一竖直检测线和第二角部检测线彼此相交于所述第四点，所述裂纹检测电路的所述第二角部检测线和第二水平检测线彼此相交于所述第五点，并且所述裂纹检测电路的所述第一竖直检测线的延长线和所述第二水平检测线的延长线彼此相交于所述第六点，
其中，所述第二倒角区域的所述第四点和所述第六点之间的长度与所述第一倒角区域的所述第二点和所述第三点之间的长度由于位于所述第二水平检测线和所述内部电路结构之间的焊盘而不同。
2.根据权利要求1所述的半导体芯片，其中，所述第二倒角区域的所述第四点和所述第六点之间的长度大于所述第一倒角区域的所述第二点和所述第三点之间的长度。
3.根据权利要求1所述的半导体芯片，还包括：
第三倒角区域，被定义为以第七点、第八点和第九点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第二水平检测线和第三角部检测线彼此相交于所述第七点，所述裂纹检测电路的所述第三角部检测线和第二竖直检测线彼此相交于所述第八点，并且所述裂纹检测电路的所述第二水平检测线的延长线和所述第二竖直检测线的延长线彼此相交于所述第九点，
其中，所述第二倒角区域的所述第五点和所述第六点之间的长度与所述第三倒角区域的所述第七点和所述第九点之间的长度由于所述内部电路结构的设计布置而不同。
4.根据权利要求3所述的半导体芯片，还包括：
第四倒角区域，被定义为以第十点、第十一点和第十二点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第二竖直检测线和第四角部检测线彼此相交于所述第十点，所述裂纹检测电路的所述第四角部检测线和所述第一水平检测线彼此相交于所述第十一点，并且所述裂纹检测电路的所述第二竖直检测线的延长线和所述第一水平检测线的延长线彼此相交于所述第十二点，
其中，所述第三倒角区域的所述第八点和所述第九点之间的长度与所述第四倒角区域的所述第十点和所述第十二点之间的长度由于位于所述第二水平检测线和所述内部电路结构之间的所述焊盘而不同。
5.根据权利要求4所述的半导体芯片，其中，所述第三倒角区域的所述第八点和所述第九点之间的长度大于所述第四倒角区域的所述第十点和所述第十二点之间的长度。
6.根据权利要求5所述的半导体芯片，其中，所述第一倒角区域的所述第一点和所述第三点之间的长度与所述第四倒角区域的所述第十一点和所述第十二点之间的长度由于所述内部电路结构的所述设计布置而不同。
7.根据权利要求6所述的半导体芯片，其中，金属图案结构位于所述第一倒角区域至所述第四倒角区域中。
8.根据权利要求1所述的半导体芯片，其中，所述内部电路结构具有其中所述存储单元阵列区域位于所述外围电路区域上的COP结构，并且
其中，存储单元在所述存储单元阵列区域中在垂直于所述半导体衬底的方向上堆叠。
9.根据权利要求8所述的半导体芯片，其中，在所述存储单元阵列区域中，在垂直于所述半导体衬底的所述方向上堆叠的存储单元在所述第一水平检测线和所述第二水平检测线附近的斜率由于所述焊盘的位置而彼此不同。
10.根据权利要求9所述的半导体芯片，其中，没有晶体管的区域位于所述第一水平检测线和所述内部电路结构之间。
11.一种半导体芯片，包括：
防护环，围绕半导体衬底的边缘；
内部电路结构，形成在所述半导体衬底上，并且包括存储单元阵列区域和外围电路区域；
裂纹检测电路，位于所述防护环和所述内部电路结构之间，并且被配置为检测是否发生裂纹；
第一倒角区域，被定义为以第一点、第二点和第三点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的第一水平检测线和第一角部检测线彼此相交于所述第一点，所述裂纹检测电路的所述第一角部检测线和第一竖直检测线彼此相交于所述第二点，并且所述裂纹检测电路的所述第一水平检测线的延长线和所述第一竖直检测线的延长线彼此相交于所述第三点；以及
第二倒角区域，被定义为以第四点、第五点和第六点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第一竖直检测线和第二角部检测线彼此相交于所述第四点，所述裂纹检测电路的所述第二角部检测线和第二水平检测线彼此相交于所述第五点，并且所述裂纹检测电路的所述第一竖直检测线的延长线和所述第二水平检测线的延长线彼此相交于所述第六点，
其中，没有晶体管的区域位于所述第一水平检测线和所述内部电路结构之间，并且所述第一倒角区域的所述第一点和所述第二点处的内角大小彼此不同。
12.根据权利要求11所述的半导体芯片，还包括：
焊盘，在所述第二水平检测线和所述内部电路结构之间，
其中，所述第二倒角区域的所述第四点和所述第六点之间的长度与所述第一倒角区域的所述第二点和所述第三点之间的长度由于所述焊盘而不同。
13.根据权利要求12所述的半导体芯片，其中，所述内部电路结构具有其中所述存储单元阵列区域位于所述外围电路区域上的COP结构，并且
其中，存储单元在所述存储单元阵列区域中在垂直于所述半导体衬底的方向上堆叠。
14.根据权利要求13所述的半导体芯片，还包括：
第一边缘晶体管，在所述外围电路区域的主要外围电路和所述第二水平检测线之间，
其中，所述第二倒角区域的所述第四点和所述第五点处的内角大小由于所述第一边缘晶体管和所述焊盘而彼此不同。
15.根据权利要求14所述的半导体芯片，还包括：
第二边缘晶体管，在所述外围电路区域的所述主要外围电路和所述第一竖直检测线之间，
其中，所述第一倒角区域的所述第一点和所述第三点之间的长度、以及所述第二倒角区域的所述第五点和所述第六点之间的长度是由于所述第二边缘晶体管来确定的。
16.根据权利要求15所述的半导体芯片，还包括：
第三倒角区域，被定义为以第七点、第八点和第九点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第二水平检测线和第三角部检测线彼此相交于所述第七点，所述裂纹检测电路的所述第三角部检测线和第二竖直检测线彼此相交于所述第八点，并且所述裂纹检测电路的所述第二水平检测线的延长线和所述第二竖直检测线的延长线彼此相交于所述第九点；
第四倒角区域，被定义为以第十点、第十一点和第十二点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第二竖直检测线和第四角部检测线彼此相交于所述第十点，所述裂纹检测电路的所述第四角部检测线和所述第一水平检测线彼此相交于所述第十一点，并且所述裂纹检测电路的所述第二竖直检测线的延长线和所述第一水平检测线的延长线彼此相交于所述第十二点；以及
第三边缘晶体管，在所述外围电路区域的所述主要外围电路和所述第二竖直检测线之间，
其中，所述第三倒角区域的所述第七点和所述第九点之间的长度、以及所述第四倒角区域的所述第十一点和所述第十二点之间的长度是由于所述第三边缘晶体管来确定的。
17.一种半导体芯片，包括：
上芯片，包括存储单元阵列区域；以及
下芯片，包括外围电路区域，所述下芯片通过接合方法连接到所述上芯片，
其中，所述上芯片和所述下芯片中的每一个包括：
防护环，被配置为围绕半导体衬底的边缘；
内部电路结构，形成在所述半导体衬底上，所述内部电路结构包括所述存储单元阵列区域或所述外围电路区域；以及
裂纹检测电路，位于所述防护环与所述内部电路结构之间，并且被配置为检测是否发生裂纹，
其中，所述半导体芯片还包括：
第一倒角区域，被定义为以第一点、第二点和第三点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的第一水平检测线和第一角部检测线彼此相交于所述第一点，所述裂纹检测电路的所述第一角部检测线和第一竖直检测线彼此相交于所述第二点，并且所述裂纹检测电路的所述第一水平检测线的延长线和所述第一竖直检测线的延长线彼此相交于所述第三点；以及
第二倒角区域，被定义为以第四点、第五点和第六点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第一竖直检测线和第二角部检测线彼此相交于所述第四点，所述裂纹检测电路的所述第二角部检测线和第二水平检测线彼此相交于所述第五点，并且所述裂纹检测电路的所述第一竖直检测线的延长线和所述第二水平检测线的延长线彼此相交于所述第六点，并且
其中，所述第二倒角区域的所述第四点和所述第六点之间的长度大于所述第一倒角区域的所述第二点和所述第三点之间的长度是由于位于所述第二水平检测线和所述内部电路结构之间的焊盘而引起的。
18.根据权利要求17所述的半导体芯片，还包括：
第三倒角区域，被定义为以第七点、第八点和第九点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第二水平检测线和第三角部检测线彼此相交于所述第七点，所述裂纹检测电路的所述第三角部检测线和第二竖直检测线彼此相交于所述第八点，并且所述裂纹检测电路的所述第二水平检测线的延长线和所述第二竖直检测线的延长线彼此相交于所述第九点，
其中，所述第二倒角区域的所述第五点和所述第六点之间的长度与所述第三倒角区域的所述第七点和所述第九点之间的长度由于所述内部电路结构的设计布置而不同。
19.根据权利要求18所述的半导体芯片，还包括：
第四倒角区域，被定义为以第十点、第十一点和第十二点为顶点的直角三角形的内部区域，其中，所述裂纹检测电路的所述第二竖直检测线和第四角部检测线彼此相交于所述第十点，所述裂纹检测电路的所述第四角部检测线和所述第一水平检测线彼此相交于所述第十一点，并且所述裂纹检测电路的所述第二竖直检测线的延长线和所述第一水平检测线的延长线彼此相交于所述第十二点，
其中，所述第三倒角区域的所述第八点和所述第九点之间的长度与所述第四倒角区域的所述第十点和所述第十二点之间的长度由于位于所述第二水平检测线和所述内部电路结构之间的所述焊盘而不同。
20.根据权利要求17所述的半导体芯片，其中，没有晶体管的区域位于所述第一水平检测线和所述内部电路结构之间。
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