KR20110077432A - 반도체 메모리 디바이스 및 그 제조 방법 - Google Patents
반도체 메모리 디바이스 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20110077432A KR20110077432A KR1020090134011A KR20090134011A KR20110077432A KR 20110077432 A KR20110077432 A KR 20110077432A KR 1020090134011 A KR1020090134011 A KR 1020090134011A KR 20090134011 A KR20090134011 A KR 20090134011A KR 20110077432 A KR20110077432 A KR 20110077432A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- guard ring
- fence
- memory device
- region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 60
- 230000007547 defect Effects 0.000 description 15
- 238000003860 storage Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000001846 repelling effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H01L28/91—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 메모리 소자를 제조할 때, 셀 딥 아웃 또는 부분 딥 아웃 방식으로 셀 영역만의 몰드 산화막을 제거할 때, 주변 영역의 몰드 산화막 손실 결함으로 인한 배선 간 브리지 등을 방지하기 위한 반도체 메모리 디바이스 및 그 제조 방법이 제공된다. 이를 위한 반도체 메모리 디바이스는 셀 영역의 반도체 기판 상에 형성된 캐패시터의 하부 전극, 주변 영역의 반도체 기판 상에 형성된 산화막; 셀 영역 외곽의 반도체 기판 상에 형성된 가드링, 가드링 외곽의 반도체 기판 상에 형성되며, 주변 영역의 상기 산화막과 접하여 혀엉된 펜스를 포함한다.
반도체 메모리 디바이스, 가드링, 캐패시터
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 셀 영역 외곽에 가드링을 구비한 반도체 메모리 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 디바이스는 데이터가 저장되는 셀 영역과, 데이터를 기록하거나 저장된 데이터를 판독하는 회로 등이 배치되는 주변 영역으로 구분되며, 셀 영역은 다수의 뱅크(bank)로 구성되고, 각 뱅크 내에는 매트(mat) 단위로 워드라인과 비트 라인이 배열된다.
한편, 반도체 디바이스의 고집적화에 따른 디자인 룰의 급격한 감소로 인한 패턴 크기의 미세화 및 선폭 감소에 의해 셀 영역의 캐패시터를 풀 딥아웃(full dip out) 방식에서 셀 딥아웃(cell dip out) 또는 부분 딥아웃(partial dip out) 방식으로 형성하고 있다.
이러한 셀 딥아웃 또는 부분 딥아웃 방식에서는 주변 영역의 몰드 산화막(또 는 희생 산화막이라고도 함)의 식각을 방지하기 위해, 셀 영역 외곽에 가드링을 형성하고 있다. 이처럼, 주변 영역에도 몰드 산화막을 남기게 되면, 실린더형 캐패시터 형성 시 하부 전극의 표면적 증대를 위해 NFC(Nitride Floating Capacitor) 질화막이 적용되어 캐패시터의 수직 높이가 증가되더라도 셀 영역과 주변 영역 간의 단차 제거가 용이해지는 효과가 있다.
이러한 가드링을 구비한 종래의 반도체 메모리 디바이스를 도 1 및 도 2를 참조하여 설명한다.
도 1 및 도 2는 종래의 반도체 메모리 디바이스를 나타낸 평면도 및 단면도로서, 도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 하부 구조물(미도시)이 구비되고, 셀 영역(C) 및 주변 영역(P)이 정의된 반도체 기판(100) 상에 층간 절연막(110)이 형성되고, 셀 영역(C)의 층간 절연막(110) 내부에는 스토리지 노드 콘택 플러그(120)가 형성된다.
층간 절연막(110) 상에는 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)이 순차적으로 적층된다. 또한, 셀 영역(C)의 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)의 내부에는 스토리지 노드 콘택 플러그(120)와 콘택하는 스토리지 전극, 즉 하부 전극(160A)이 실린더 형상으로 형성되고, 셀 영역(C) 외곽의 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)의 내부에는 셀 영역(C)을 둘러싸도록 가드링(160B)이 형성된다.
하부 전극(160A)은 셀 영역(C)의 NFC 질화막(150), 몰드 산화막(140) 및 식 각 정지막(130)이 순차적으로 제거되는 셀 딥 아웃 공정에 의해 하부 전극(160A)이 완전히 노출되며, 도시되지는 않았지만, 하부 전극(160A) 상에 유전체막 및 상부 전극이 형성되어 실린더형 캐패시터가 완성된다.
상술한 종래의 반도체 메모리 디바이스에서, 셀 영역(C)의 외곽에 형성되는 가드링(160B)은 하부 전극(160A)과 동일한 물질로 이루어지며, 하부 전극(160A) 형성 시 동시에 형성되기 때문에 별도의 증착 및 식각 공정 등이 부가되지 않는다.
그러나, 셀 영역(C)의 하부 전극(160A) 형성 시 동시에 형성됨에 따라 식각 공정의 제어가 하부 전극(160A)을 기준으로 행해지기 때문에, 도 3과 같이 가드링(160B)의 들뜸(A) 및 손상(B)이 발생하는 경우 뿐만 아니라 하부 전극(160A) 보다 위로 형성되는 패턴 불량(C)이 발생하는 경우가 있다.
이러한 가드링(160B)에서 발생되는 들뜸(A), 손상(B) 및 패턴 불량(C)은 주변 영역(P)의 몰드 산화막(140)을 노출시키기 때문에, 도 4와 같이 셀 딥 아웃 공정 시 노출된 부위로 습식 식각액이 침투하여 주변 영역(P)의 몰드 산화막(140)이 함께 제거되어 주변 영역(P)의 몰드 산화막(140)에 손실 결함(210, 220, 230)이 유발된다.
이러한 손실 결함(210, 220, 230)은 캐패시터의 유전체막 및 상부 전극 형성 시 유전체 재료 및 상부 전극 재료의 증착 통로가 되어, 손실 결함(210, 220, 230) 부위에도 유전체 재료 및 상부 전극 재료가 증착 및 잔류하게 되어(도시되지 않음), 도 5와 같이 주변 영역(P)에 회로 배선 등이 형성될 경우, 배선(310, 320) 사이의 브리지(400)를 유발시킴으로써, 결국 반도체 메모리 디바이스의 수율 및 신뢰성 을 저하시킨다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀 딥 아웃 또는 부분 딥아웃 방식으로 셀영역막의 몰드산화막을 제거할 때, 주변영역의 몰드 산화막 손실 결함으로 인한 배선 간 브리지 등을 방지할 수 있는 반도체 메모리 디바이스 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 디바이스는, 셀 영역의 반도체 기판 상에 형성된 캐패시터의 하부 전극; 주변 영역의 상기 반도체 기판 상에 형성된 산화막; 상기 셀 영역 외곽의 상기 반도체 기판 상에 형성된 가드링; 및 상기 가드링 외곽의 상기 반도체 기판 상에 형성되고, 상기 주변영역의 상기 산화막과 접하여 형성된 펜스를 포함한다.
전술한 본 발명의 반도체 메모리 디바이스에 있어서, 펜스는 산화막과의 식각 선택비가 높은 물질, 예를 들어 질화막, 폴리실리콘막 또는 TiN막으로 이루어질 수 있다.
또한, 가드링은 하부 전극과 동일한 물질로 이루어질 수 있다.
또한, 전술한 반도체 메모리 디바이스는, 셀 영역 및 주변 영역, 상기 셀 영역 및 주변 영역의 경계부분에서 상기 셀영역 둘레에 형성된 가드링 영역을 갖는 반도체 메모리 디바이스에 있어서, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막을 식각하여 상기 가드링 영역 외곽에 제1 트렌치를 형성하는 단계; 상기 제1 트렌치에 매립되는 펜스를 형성하는 단계; 상기 산화막을 식각하여 상기 셀 영역에 캐패시터용 홀을 형성함과 동시에 상기 가드링 영역에 가드링용 제2 트렌치를 형성하는 단계; 상기 홀 표면에 하부 전극을 형성함과 동시에 상기 가드링 영역에 가드링을 형성하는 단계; 및 상기 셀 영역의 상기 산화막을 제거하여 상기 하부 전극을 노출시킴으로써 제조된다.
전술한 본 발명의 반도체 메모리 디바이스의 제조 방법에 있어서, 펜스는 제1 트렌치에 매립되도록 펜스용 물질막을 증착하고, 펜스용 물질막을 전면 식각하여 형성할 수 있다.
또한, 펜스용 물질막은 산화막과의 식각 선택비가 높은 물질로 이루어질 수 있으며, 예를 들어 질화막, 폴리실리콘막 또는 TiN막으로 이루어질 수 있다.
또한, 가드링은 하부 전극과 동일한 물질로 이루어질 수 있다.
또한, 산화막의 제거는 딥 아웃 공정으로 수행할 수 있다.
전술한 본 발명은, 반도체 메모리 디바이스에 있어서 가드링 외곽에 형성된 펜스에 의해 주변 영역의 몰드 산화막 손실 결함이 방지되어 주변 영역에서의 배선 간 브리지 등을 방지할 수 있으므로, 주변 영역에서의 배선의 신뢰성을 개선할 수 있고, 반도체 메모리 디바이스의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.
그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 또한, 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 6 및 도 7은 본 발명의 실시예에 따른 반도체 메모리 디바이스를 나타낸 단면도 및 평면도로서, 도 7은 도 6의 Ⅶ-Ⅶ 선에 따른 단면도이다.
도 6 및 도 7을 참조하면, 하부 구조물(미도시)이 구비되고, 셀 영역(C) 및 주변 영역(P)이 정의된 반도체 기판(100) 상에 층간 절연막(110)이 형성되고, 셀 영역(C)의 층간 절연막(110) 내부에는 스토리지 노드 콘택 플러그(120)가 형성된다.
층간 절연막(110) 상에는 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)이 순차적으로 적층된다. 또한, 셀 영역(C)의 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)의 내부에는 스토리지 노드 콘택 플러그(120)와 콘택하는 스토리지 노드 전극, 즉 하부 전극(160A)이 형성되고, 셀 영역(C) 외곽의 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)의 내부에는 셀 영역(C)을 둘러싸도록 가드링(160B)이 형성되며, 가드링(160B) 외곽의 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)의 내부에는 가드링(160B)을 둘러싸도록 펜스(170)가 형성된다.
하부 전극(160A)은 셀 영역(C)의 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)를 습식 식각에 의해 제거하는 셀 딥 아웃 공정에 의해 완전히 노출되며, 도시되지는 않았지만, 하부 전극(160A) 상에 유전체막 및 상부 전극이 형성되어 실린더형 캐패시터가 완성된다.
상기 실시예에 있어서, 펜스(170)는 셀 딥아웃 공정에 의한 셀 영역(C)의 몰드 산화막(140) 제거 시 주변 영역(P)으로 습식 식각액이 침투하는 것을 방지하는 배리어로서 기능하며, 이러한 배리어로서의 기능을 최대화하기 위해 그 폭은 적어도 100Å의 두께를 갖는 것이 바람직하다.
또한, 펜스(170)를 이루는 물질로서 몰드 산화막(140)과의 식각 선택비가 높은 물질, 예를 들어 질화막, 폴리실리콘막 또는 TiN막 등이 사용될 수 있으며, 바람직하게는 질화막이 사용될 수 있다.
이처럼 가드링(160B) 외곽에 펜스(170)가 형성되면, 도 8과 같이 가드링(160B)의 들뜸(A), 손상(B) 및 패턴 불량(C)으로 인해 주변 영역(P)의 몰드 산화막(140)이 노출되더라도, 도 9와 같이 셀 딥 아웃 공정 시 펜스(170)에 의해 습식 식각액이 주변 영역(P)으로 더 이상 침투하지 못하게 되어, 몰드 산화막(140)의 손실 결함(210, 220, 230)이 주변 영역(P)으로 더 이상 확대되지 않게 된다.
이에 따라, 캐패시터의 유전체막 및 상부 전극 형성 시 주변 영역(P)에서의 유전체 물질 및 상부 전극 물질의 증착 및 잔류가 발생되지 않으므로, 도 10과 같이 주변 영역(P)에 회로 배선 등이 형성될 경우, 배선(310, 320) 사이의 우수한 절연 특성이 확보되어 배선간 브리지 등이 유발되지 않게 된다.
이로써, 배선의 신뢰성이 개선되고, 반도체 메모리 디바이스의 수율 및 신뢰 성이 개선될 수 있다.
이하, 전술한 본 발명의 실시예에 따른 반도체 메모리 디바이스의 제조 방법을 도 11a 내지 도 11c를 참조하여 설명한다.
도 11a를 참조하면, 하부 구조물(미도시)이 구비되고, 셀 영역(C) 및 주변 영역(P)이 정의되며, 셀 영역(C)에는 캐패시터 영역이 정의되고 셀 영역(C) 외곽에는 셀 영역(C)을 둘러싸도록 가드링 영역이 정의된 반도체 기판(100) 상에 층간 절연막(110)을 형성한다.
그 다음, 셀 영역(C)의 반도체 기판(110)의 일부가 노출되도록 층간 절연막(110)을 식각하여 스토리지 노드 콘택홀을 형성하고, 콘택홀 내부에 반도체 기판(110)과 콘택하는 스토리지 노드 콘택 플러그(120)를 형성한다.
그 다음, 스토리지 노드 콘택 플러그(120) 및 층간 절연막(110) 상부에 식각 정지막(130), 몰드 산화막(140) 및 NFC 질화막(150)을 순차적으로 형성한다.
그 다음, 상기 가드링 영역 외곽의 NFC 질화막(150), 몰드 산화막(140) 및 식각 정지막(130)을 순차적으로 식각하여 펜스용 제1 트렌치(170A)을 형성한다.
이때, 제1 트렌치(170A)의 폭은 이후 이 제1 트렌치(170A)에 형성되는 펜스(170, 도 11b 참조)가 배리어로서의 기능을 최대로 발휘하도록, 100Å 이상인 것이 바람직하다.
도 11b를 참조하면, 제1 트렌치(170A)을 매립하도록 NFC 질화막(150) 상부에 펜스용 물질막을 증착하고 전면 식각하여 펜스(170)를 형성한다.
여기서, 펜스(170)는 후속 셀 딥아웃 공정에 의한 셀 영역(C)의 몰드 산화 막(140) 제거 시 주변 영역(P)으로 습식 식각액이 침투하는 것을 방지하는 배리어로서 기능한다.
또한, 상기 펜스용 물질막으로서, 몰드 산화막(140)과의 식각 선택비가 높은 물질, 예를 들어 질화막, 폴리실리콘막 또는 TiN막 등이 사용될 수 있으며, 바람직하게는 질화막이 사용될 수 있다.
도 1c를 참조하면, 상기 캐패시터 영역과 상기 가드링 영역의 NFC 질화막(150), 몰드 산화막(140) 및 식각 정지막(130)을 순차적으로 제거하여, 상기 캐패시터 영역에는 캐패시터용 홀을 형성하고, 동시에 상기 가드링 영역에는 가드링용 제2 트렌치를 형성한다.
그 다음, 상기 홀 및 제2 트렌치가 형성된 반도체 기판(100)의 전면 상에 하부 전극용 물질막을 증착하고 패터닝하여, 상기 홀 표면에 스토리지 전극, 즉 하부 전극(160A)을 형성함과 동시에 상기 제2 트렌치 표면에 가드링(160B)을 형성한다.
그 후, 셀 영역(C)의 NFC 질화막(150), 몰드 산화막(140) 및 식각 정지막(130)이 순차적으로 제거되는 셀 딥 아웃 공정을 수행하여, 도 7과 같이 하부 전극(160A)을 완전히 노출시킨다.
이때, 도 8과 같이 가드링(160B)의 들뜸(A) 및 손상(B) 및 패턴 불량(C)으로 인해 주변 영역(P)의 몰드 산화막(140)이 노출되더라도, 도 9와 같이 셀 딥 아웃 공정 시 펜스(170)에 의해 습식 식각액이 주변 영역(P)으로 더 이상 침투하지 못하게 되어, 몰드 산화막(140)의 손실 결함(210, 220, 230)이 주변 영역(P)으로 더 이상 확대되지 않게 된다.
그 다음, 도시되지는 않았지만, 하부 전극(160A) 상에 유전체막 및 상부 전극을 순차적으로 형성하여 실린더형 캐패시터를 형성한다.
이때, 펜스(170)에 의해 몰드 산화막(140)의 손실 결함(210, 220, 230) 확대가 차단되었기 때문에, 유전체 물질 및 상부 전극 물질 등이 주변 영역(P)에 증착되거나 잔류하지 않게 되므로, 주변 영역(P)에서의 후속 회로 배선 등의 형성 시 배선 간 절연 특성이 개선되어 배선간 브리지가 방지될 수 있다.
이로써, 배선의 신뢰성이 개선되고, 반도체 메모리 디바이스의 수율 및 신뢰성이 개선될 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 NFC 질화막(150)을 형성하고 펜스용 제1 트렌치(170A)를 형성한 후 펜스(170)를 형성하였지만, 펜스용 제1 트렌치(170A) 및 펜스(170)를 먼저 형성한 후 NFC 질화막(150)을 형성할 수도 있다.
도 1은 종래의 반도체 메모리 디바이스를 나타낸 평면도.
도 2는 종래의 반도체 메모리 디바이스를 나타낸 단면도로서, 도 1의 Ⅱ-Ⅱ 선에 따른 단면도.
도 3 및 도 4는 종래의 반도체 메모리 디바이스에서 몰드 산화막의 손실 결함이 발생된 경우를 나타낸 도면.
도 5는 종래 반도체 메모리 디바이스에서 몰드 산화막의 손실 결함으로 인해 배선 간 브리지가 발생된 경우를 나타낸 도면.
도 6은 본 발명의 실시예에 따른 반도체 메모리 디바이스를 나타낸 평면도.
도 7은 본 발명의 실시예에 따른 반도체 메모리 디바이스의 단면도로서, 도 6의 Ⅶ-Ⅶ 선에 따른 단면도.
도 8 및 도 9는 본 발명의 실시예에 따른 반도체 메모리 디바이스에서 몰드 산화막의 손실 결함이 발생된 경우를 나타낸 도면.
도 10은 본 발명의 실시예에 따른 반도체 메모리 디바이스에 배선이 형성된 경우를 나타낸 도면.
도 11a 내지 도 11c는 본 발명의 실시예에 따른 반도체 메모리 디바이스의 제조 방법을 설명하기 위한 순차적인 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 110 : 층간 절연막
120 : 스토리지 노드 콘택 플러그 130 : 식각 정지막
140 : 몰드 산화막 150 : NFC 질화막
160A : 하부 전극 160B : 가드링
170 : 펜스 170A : 제1 트렌치
210, 220, 230 : 몰드 산화막의 손실 결함 310, 320 : 배선
Claims (12)
- 셀 영역의 반도체 기판 상에 형성된 캐패시터의 하부 전극;주변 영역의 상기 반도체 기판 상에 형성된 몰드절연막;상기 셀 영역 외곽의 상기 반도체 기판 상에 형성된 가드링; 및상기 가드링 외곽의 상기 반도체 기판 상에 형성되고, 상기 주변영역의 상기 몰드절연막과 접하여 형성된 펜스를 포함하는반도체 메모리 디바이스.
- 제 1 항에 있어서,상기 펜스는 상기 몰드절연막과의 식각 선택비가 높은 물질로 이루어지는 반도체 메모리 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 펜스는 질화막, 폴리실리콘막 또는 TiN막으로 이루어지는 반도체 메모리 디바이스.
- 제 1 항에 있어서상기 가드링은 상기 하부 전극과 동일한 물질로 이루어지는 반도체 메모리 디바이스.
- 제 1 항에 있어서상기 몰드절연막은 산화막을 포함하는 반도체 메모리 디바이스.
- 셀 영역 및 주변 영역, 상기 셀 영역 및 주변 영역의 경계부분에서 상기 셀영역 둘레에 형성된 가드링 영역을 갖는 반도체 메모리 디바이스에 있어서,반도체 기판 상에 몰드절연막을 형성하는 단계;상기 몰드절연막을 식각하여 상기 가드링 영역 외곽에 제1 트렌치를 형성하는 단계;상기 제1 트렌치에 매립되는 펜스를 형성하는 단계;상기 몰드절연막을 식각하여 상기 셀 영역에 캐패시터용 홀을 형성함과 동시에 상기 가드링 영역에 가드링용 제2 트렌치를 형성하는 단계;상기 홀 표면에 하부 전극을 형성함과 동시에 상기 가드링 영역에 가드링을 형성하는 단계; 및상기 셀 영역의 상기 몰드절연막을 제거하여 상기 하부 전극을 노출시키는 단계를 포함하는반도체 메모리 디바이스의 제조 방법.
- 제 6 항에 있어서,상기 펜스를 형성하는 단계는,상기 제1 트렌치에 매립되도록 펜스용 물질막을 증착하는 단계; 및상기 펜스용 물질막을 전면 식각하는 단계를 포함하는, 반도체 메모리 디바이스의 제조 방법.
- 제 6 항에 있어서,상기 펜스용 물질막은 상기 몰드절연막과의 식각 선택비가 높은 물질로 이루어지는 반도체 메모리 디바이스의 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 펜스용 물질막은 질화막 또는 폴리실리콘막 또는 TiN막으로 이루어지는 반도체 메모리 디바이스의 제조 방법.
- 제 6 항에 있어서상기 가드링은 상기 하부 전극과 동일한 물질로 이루어지는 반도체 메모리 디바이스의 제조 방법.
- 제 6 항에 있어서,상기 산화막의 제거는 딥 아웃 공정으로 수행하는 반도체 메모리 디바이스의 제조 방법.
- 제 6 항에 있어서,상기 몰드절연막은 산화막을 포함하는 반도체 메모리 디바이스의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090134011A KR20110077432A (ko) | 2009-12-30 | 2009-12-30 | 반도체 메모리 디바이스 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090134011A KR20110077432A (ko) | 2009-12-30 | 2009-12-30 | 반도체 메모리 디바이스 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110077432A true KR20110077432A (ko) | 2011-07-07 |
Family
ID=44917023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090134011A KR20110077432A (ko) | 2009-12-30 | 2009-12-30 | 반도체 메모리 디바이스 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110077432A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8946077B2 (en) | 2013-01-22 | 2015-02-03 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US10056339B2 (en) | 2016-08-05 | 2018-08-21 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US11411010B2 (en) | 2019-09-17 | 2022-08-09 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
-
2009
- 2009-12-30 KR KR1020090134011A patent/KR20110077432A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8946077B2 (en) | 2013-01-22 | 2015-02-03 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US10056339B2 (en) | 2016-08-05 | 2018-08-21 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| US11411010B2 (en) | 2019-09-17 | 2022-08-09 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| US12048146B2 (en) | 2019-09-17 | 2024-07-23 | Samsung Electronics Co., Ltd. | Memory device with dam structure between peripheral region and memory cell region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102646638B (zh) | 包括电容器和金属接触的半导体装置及其制造方法 | |
| KR101195268B1 (ko) | 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법 | |
| US8288263B2 (en) | Method for fabricating semiconductor device | |
| US9640626B2 (en) | Semiconductor device with buried gates and bit line contacting peripheral gate | |
| CN104037176B (zh) | 接触结构以及采用所述接触结构的半导体存储元件 | |
| KR20100098134A (ko) | 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법 | |
| US9287214B2 (en) | Semiconductor device | |
| KR20110077432A (ko) | 반도체 메모리 디바이스 및 그 제조 방법 | |
| KR100653713B1 (ko) | 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들 | |
| CN108281424A (zh) | 半导体元件以及其制作方法 | |
| KR101917392B1 (ko) | 반도체 소자 및 그 제조방법 | |
| CN110459507A (zh) | 一种半导体存储装置的形成方法 | |
| KR100824630B1 (ko) | 게이트 패턴 측벽에 스페이서 패턴을 갖는 반도체 장치 및그 제조 방법 | |
| KR100935198B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR20100047609A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| CN109427686B (zh) | 隔离结构及其形成方法 | |
| KR20040057414A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| KR101196484B1 (ko) | 저장 구조체의 주변에 충진 패턴을 가지는 반도체 장치 및그의 형성방법 | |
| KR100733460B1 (ko) | 반도체 소자의 메탈 콘택 형성 방법 | |
| CN114171464B (zh) | 半导体结构及其制作方法 | |
| KR20110062414A (ko) | 반도체 소자의 제조 방법 | |
| KR20110024488A (ko) | 반도체 장치 및 그 제조방법 | |
| KR100939769B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20120057462A (ko) | 반도체 소자 및 그 형성 방법 | |
| KR20060091599A (ko) | 랜딩 패드를 갖는 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |