KR100935198B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는, 더미 셀 지역을 가지며, 상기 더미 셀 지역 내에 소자분리막에 의해 구획된 다수의 활성 영역이 구비된 반도체 기판; 상기 더미 셀 지역을 포함한 반도체 기판 상에 형성된 다수의 게이트 라인; 및 상기 더미 셀 지역의 가장자리 활성 영역 외측으로 상기 게이트 라인들 사이 부분에 형성된 게이트 라인 기울어짐 방지 패턴을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 더미 셀 지역에서 게이트 라인의 기울어짐을 방지할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적인 DRAM 반도체 소자는 메인 셀 지역의 외곽 지역에 더미 셀 지역을 가지며, 상기 더미 셀 지역에는 메인 셀 지역에 형성되는 게이트 등의 회로 패턴들을 균일하게 형성하기 위하여 메인 셀 지역에서의 회로 패턴의 형성시 함께 더미 패턴들이 형성된다.
한편, 상기 DRAM의 더미 셀 지역 최외각에서 게이트 라인이 기울어지는 경향이 있으며, DRAM 반도체 소자의 회로 패턴이 고집적화됨에 따라 상기 게이트 라인이 기울어지는 현상은 두드러지게 발생하고 있다.
자세하게, DRAM 반도체 소자가 고집적화될수록 게이트 라인의 선폭은 더욱 가늘어지나, 저항을 극복하기 위해서는 상기 게이트 라인의 높이를 줄이기 힘든 실정이다. 이에 따라, 상기 더미 셀 지역에서 상기 최외각에서의 게이트 라인을 지지 하는 힘이 상대적으로 취약해져 상기 게이트 라인의 기울어짐이 발생하게 된다.
상기 더미 지역에서의 게이트 라인 기울어짐은 상기 게이트 라인의 측벽부 손상을 유발하며, 상기 측벽부의 손상으로 상기 게이트 라인을 구성하고 있는 게이트도전막은 외부로 노출되게 된다.
상기 노출된 게이트도전막은 후속 반도체 소자의 제조 공정에서 형성되는 비트라인 또는 스토리지 노드와 접촉하게 되어 전기적인 쇼트가 유발됨에 따라 반도체 소자에 불량이 발생하게 된다.
본 발명은 더미 셀 지역에서 게이트 라인의 기울어짐을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 더미 셀 지역을 가지며, 상기 더미 셀 지역 내에 소자분리막에 의해 구획된 다수의 활성 영역이 구비된 반도체 기판; 상기 더미 셀 지역을 포함한 반도체 기판 상에 형성된 다수의 게이트 라인; 및 상기 더미 셀 지역의 가장자리 활성 영역 외측으로 상기 게이트 라인들 사이 부분에 형성된 게이트 라인 기울어짐 방지 패턴을 포함한다.
상기 게이트 라인 기울어짐 방지 패턴은 절연막으로 이루어진다.
상기 게이트 라인 기울어짐 방지 패턴은 산화막으로 이루어진다.
상기 게이트 라인은 게이트절연막, 제1게이트도전막, 제2게이트도전막 및 하 드마스크막이 적층되어 이루어진다.
상기 게이트 라인 기울어짐 방지 패턴은 상기 제1게이트도전막과 대응하는 높이로 형성된다.
상기 게이트 라인 기울어짐 방지 패턴은 0.05 ∼ 0.2㎛의 높이로 형성된다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 더미 셀 지역을 갖고, 상기 더미 셀 지역 내에 소자분리막에 의해 구획된 다수의 활성 영역이 구비되며, 상호 이격되도록 다수의 게이트 라인 형성 영역을 갖는 반도체 기판 상에 게이트 라인 기울어짐 방지 패턴용 절연막을 형성하는 단계; 상기 게이트 라인 기울어짐 방지 패턴용 절연막을 식각하여 상기 더미 셀 지역의 가장자리 활성 영역 외측으로 상기 게이트 라인 형성 영역들 사이 부분에 게이트 라인 기울어짐 방지 패턴을 형성하는 단계; 및 상기 게이트 라인 형성 영역에 게이트 라인을 형성하는 단계를 포함한다.
상기 게이트 라인 형성 영역에 게이트 라인을 형성하는 단계는, 상기 게이트 라인 기울어짐 방지 패턴을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막을 포함한 상기 반도체 기판 상에 제1게이트도전막을 형성하는 단계; 상기 게이트 라인 기울어짐 방지 패턴과 상기 제1게이트도전막이 대응하는 높이를 갖도록 상기 제1게이트도전막을 평탄화하는 단계; 상기 게이트 라인 기울어짐 방지 패턴과 상기 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 형성하는 단계; 및 상기 하드마스크막 및 제2게이트도전막을 식각하여 게이트라인을 형성하는 단계를 포함한다.
상기 평탄화는 CMP로 수행한다.
상기 게이트 라인 기울어짐 방지 패턴은 절연막으로 형성한다.
상기 게이트 라인 기울어짐 방지 패턴은 산화막으로 형성한다.
상기 게이트 라인 기울어짐 방지 패턴은 0.05 ∼ 0.2㎛의 높이로 형성한다.
본 발명은 더미 지역의 게이트 라인 사이 부분에 게이트 라인 기울어짐 방지 패턴을 형성하여 상기 게이트 라인의 쓰러짐을 방지함으로써 반도체 소자의 전기적인 쇼트를 방지하여 반도체 소자의 불량 발생을 막을 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 소자 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자를 도시한 도면이다.
도시된 바와 같이, 더미 셀 지역 및 메인 셀 지역 내에 소자분리막(102)에 의해 구획되는 다수의 활성 영역(104)이 구비된 반도체 기판(100)의 상기 더미 셀 지역 및 메인 셀 지역에 다수의 게이트 라인(120)이 형성된다. 상기 게이트 라인(120)은 게이트절연막(112), 제1게이트도전막(114), 제2게이트도전막(116) 및 하드마스크막(118)이 적층되어 이루어진다.
상기 더미 셀 지역의 가장자리 활성 영역(104) 외측으로 상기 게이트 라인(120)들 사이 부분에는 상기 더미 셀 지역에서의 상기 게이트 라인(120)이 기울어지는 것을 방지하기 위한 게이트 라인 기울어짐 방지 패턴(110)이 형성된다.
상기 게이트 라인 기울어짐 방지 패턴(110)은 산화막과 같은 절연막으로 이루어지고, 상기 제1게이트도전막(114)의 높이와 대응하는 높이로 형성되며, 바람직하게, 상기 반도체 기판(100)의 표면으로부터 0.05 ∼ 0.2㎛의 높이로 형성된다.
상기 게이트 라인 기울어짐 방지 패턴(110)은 반도체 소자의 고집적화로 가늘어진 게이트 라인(120)이 상기 더미 셀 지역에서 상기 최외각에서의 게이트 라인(120)을 지지하는 힘이 상대적으로 취약해져 상기 게이트 라인(120)의 기울어지는 것을 방지한다.
따라서, 상기 게이트 라인 기울어짐 방지 패턴(110)은 종래 더미 셀 지역에서 게이트 라인(120)이 기울어져 발생하는 측벽부의 손상으로 상기 게이트 라인(120)의 노출되는 게이트도전막(114, 116)과 비트라인 또는 스토리지 노드가 접촉되어 발생하는 전기적인 쇼트를 방지한다.
한편, 본 발명에 따른 반도체 소자는 도 2a 내지 도 2f에 도시된 바와 같은 방법으로 제조한다.
도 2a 및 도 2b를 참조하면, 더미 셀 지역을 갖고, 상기 더미 셀 지역 및 메인 셀 지역 내에 소자분리막(102)에 의해 구획되는 다수의 활성 영역(104)이 구비된 반도체 기판(100) 상에 게이트 라인 기울어짐 방지 패턴용 절연막(106)을 형성한다. 상기 반도체 기판(100)은 상기 활성 영역(104)을 이격하여 교차되도록 형성되는 복수의 게이트 라인 형성 영역을 갖는다. 상기 게이트 라인 기울어짐 방지 패턴용 절연막(106)은, 바람직하게, 산화막으로 형성한다.
그런 다음, 상기 게이트 라인 기울어짐 방지 패턴용 절연막(106) 상에 상기 더미 셀 지역의 가장자리 활성 영역(104) 외측으로 상기 게이트 라인 형성 영역의 사이 부분을 가리는 마스크패턴(108)을 형성한다.
도 2c 및 도 2d를 참조하면, 상기 노출된 상기 게이트 라인 기울어짐 방지 패턴용 절연막(106)에 식각 공정을 수행하여 상기 더미 셀 지역의 가장자리 활성 영역(104) 외측으로 상기 게이트 라인 형성 영역들 사이 부분에 게이트 라인 기울어짐 방지 패턴(110)을 형성한다.
그런 다음, 상기 마스크패턴을 제거한 후, 상기 게이트 라인 기울어짐 방지 패턴(110)을 포함한 반도체 기판(100) 상에 게이트절연막(112)을 형성한다.
이어서, 상기 게이트절연막(112)을 포함한 상기 반도체 기판(100) 전면 상에 폴리실리콘으로 이루어진 제1게이트도전막(114)을 형성한다.
이후, 상기 게이트 라인 기울어짐 방지 패턴(110), 제1게이트도전막(114) 및 게이트절연막(112)에 CMP(Chemical Mechenical Polishing) 공정을 수행하여 상기 게이트 라인 기울어짐 방지 패턴(110)과 제1게이트도전막(114)이 상기 반도체 기판(100)의 표면으로부터 대응하는 높이를 갖도록 평탄화한다. 상기 CMP로 상기 게이트 라인 기울어짐 방지 패턴(110)은 0.05 ∼ 0.2㎛의 높이를 갖는다.
도 2e 내지 도 2f를 참조하면, 상기 게이트 라인 기울어짐 방지 패턴(110), 게이트절연막(112) 및 제1게이트도전막(114)을 포함하는 상기 반도체 기판(100) 상에 제2게이트도전막(116) 및 하드마스크막(118)을 형성한다.
그런 다음, 상기 게이트 라인 형성 영역을 따라 하드마스크막(118), 제2게이트도전막(116), 및 제1게이트도전막(114)을 식각하여 상기 반도체 기판(100)에 게 이트 라인(120)를 형성하여 본 발명에 따른 반도체 소자의 제조 공정을 완료한다.
이상에서와 같이, 본 발명은 더미 지역의 게이트 라인 사이 부분에 게이트 라인 기울어짐 방지 패턴을 형성하여 상기 게이트 라인의 쓰러짐을 막아 종래 더미 지역에서 상기 게이트 라인의 쓰러짐으로 발생하는 반도체 소자의 전기적인 쇼트를 방지함으로써 반도체 소자의 불량 발생을 막을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자를 도시한 도면.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.
Claims (12)
- 더미 셀 지역을 가지며, 상기 더미 셀 지역 내에 소자분리막에 의해 구획된 다수의 활성 영역이 구비된 반도체 기판;상기 더미 셀 지역을 포함한 반도체 기판 상에 형성된 다수의 게이트 라인; 및상기 더미 셀 지역의 가장자리 활성 영역 외측으로 상기 게이트 라인들 사이 부분에 형성된 게이트 라인 기울어짐 방지 패턴;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 라인 기울어짐 방지 패턴은 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 게이트 라인 기울어짐 방지 패턴은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 라인은 게이트절연막, 제1게이트도전막, 제2게이트도전막 및 하 드마스크막이 적층되어 이루어진 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 게이트 라인 기울어짐 방지 패턴은 상기 제1게이트도전막과 대응하는 높이로 형성된 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 게이트 라인 기울어짐 방지 패턴은 0.05 ∼ 0.2㎛의 높이로 형성된 것을 특징으로 하는 반도체 소자.
- 더미 셀 지역을 갖고, 상기 더미 셀 지역 내에 소자분리막에 의해 구획된 다수의 활성 영역이 구비되며, 상호 이격되도록 다수의 게이트 라인 형성 영역을 갖는 반도체 기판 상에 게이트 라인 기울어짐 방지 패턴용 절연막을 형성하는 단계;상기 게이트 라인 기울어짐 방지 패턴용 절연막을 식각하여 상기 더미 셀 지역의 가장자리 활성 영역 외측으로 상기 게이트 라인 형성 영역들 사이 부분에 게이트 라인 기울어짐 방지 패턴을 형성하는 단계; 및상기 게이트 라인 형성 영역에 게이트 라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 게이트 라인 형성 영역에 게이트 라인을 형성하는 단계는,상기 게이트 라인 기울어짐 방지 패턴을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막을 포함한 상기 반도체 기판 상에 제1게이트도전막을 형성하는 단계;상기 게이트 라인 기울어짐 방지 패턴과 상기 제1게이트도전막이 대응하는 높이를 갖도록 상기 제1게이트도전막을 평탄화하는 단계;상기 게이트 라인 기울어짐 방지 패턴과 상기 제1게이트도전막 상에 제2게이트도전막 및 하드마스크막을 형성하는 단계; 및상기 하드마스크막 및 제2게이트도전막을 식각하여 게이트라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 평탄화는 CMP로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 게이트 라인 기울어짐 방지 패턴은 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 게이트 라인 기울어짐 방지 패턴은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 게이트 라인 기울어짐 방지 패턴은 0.05 ∼ 0.2㎛의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |