KR20100047609A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 하부 전극 형성 후, 상부 전극 상부에 절연막 증착할 때 발생하는 보이드(Void)를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공한다. 본 발명은 더미 셀 영역이 구비된 반도체 기판상에 캐패시터를 형성하는 단계, 상기 더미 셀 영역의 외곽 영역을 노출하는 감광막 패턴을 형성하는 단계, 상기 더미 셀 영역의 외곽 영역에 지지층을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 지지층을 식각하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터를 포함하는 반도체 소자의 동작 신뢰성 및 제조 수율을 높일 수 있는 제조 방법에 관련된 기술이다.
반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(Dynamic Random Access Memory, DRAM)은 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 데이터를 보호하기 위해 디램은 리프레쉬를 계속해주어야 하는 단점이 있지만 메모리 셀(Memory cell) 당 제조 원가가 낮고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
일반적으로 디램 내 하나의 기억소자, 즉 단위 셀은 1개의 트랜지스터와 1개의 캐패시터로 구성되어 있다. 여기서, 캐패시터는 두 개의 전극 사이에 유전체 막(Dielectric)이 개재된 구조를 가진다. 캐패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 지금까지 정전용량이 높은 캐패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 제안되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 하부 전극 표면적의 감소 등으로 인한 충분한 정전용량을 확보할 수 있는 캐패시터를 제조하는 것이 더욱 어려워지고 있다. 또한, 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 전극 표면적을 증가시키지 않고 유전율만을 증가시키는 것은 한계가 있다. 이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 결과, 전극 표면적을 증가시키기 위해 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터가 개발되었다.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a 및 도 1b를 참조하면, 더미 셀 영역(1000a)이 구비된 반도체 기판(100) 상부에 절연막(110)을 형성하고, 절연막(110)을 식각하여 하부 전극 콘택 플러그(120)를 형성한다. 하부 전극 콘택 플러그(120)를 포함하는 전면에 희생막(130) 및 지지막(135)을 형성하고, 지지막(135) 및 희생막(130)을 국부적으로 식각하여 하부 전극 형성을 위한 트렌치 구조의 하부 전극 영역(140)을 형성한다. 이 후, 하부 전극 영역(140) 외 밑면과 측면을 포함하는 전면에 하부 전극용 도전 층(150)을 형성한다.
도 1c를 참조하면, 하부 전극용 도전층(150)에 전면 건식 식각 혹은 평탄화 식각 공정을 실시한다. 여기서, 건식 식각은 희생막(130)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층(150)을 분리하여 복수의 하부 전극 콘택 플러그(120)와 각각 연결되는 복수의 하부 전극(160)을 형성한다.
도 1d를 참조하면, 희생막(130)을 제거하여 실린더형 하부 전극(160)을 완성한다. 여기서 희생막(130)은 딥 아웃(Dip out) 공정으로 제거한다. 이때, 희생막(130)을 습식 딥 아웃으로 제거하면 하부 전극(160)을 지지하는 지지막(135)과 하부 전극(160)이 콘택 플러그(120) 상에 남는다.
도 1e 및 도 1f를 참조하면, 하부 전극(160) 상에 유전막(미도시) 및 상부 전극(170)을 형성한다. 이후, 상부 전극(170) 상에 TEOS막(180)을 증착하여 후속 공정 중 형성되는 메탈과 절연시킨다. 이때, TEOS막(180)은 CVD(Chemical Vapor Deposition) 방법을 이용하여 증착한다. 여기서 TEOS막(180)은 물질 특성상 상부 전극(170) 상에 증착될 때 더미 셀 영역(1000a)과 외곽 영역(1000b)의 모두에 증착되는데 더미 셀 영역(1000a)과 외곽 영역(1000b)의 단차 차이로 인하여 보이드(Void, 190)가 형성된다.
전술한 바와 같이, 하부 전극 형성 후, 상부 전극과 절연막을 증착할 때 더미 셀 영역과 외곽 영역의 단차로 인해 외곽 영역에 보이드(Void)가 발생한다. 여기서, 셀 영역과 셀 영역을 구분하는 매트 영역과 상기 매트 영역 사이에는 전력을 공급하여 신호를 구동하는 서브 워드라인이 형성되어 있는데 이러한 서브 워드라인 은 메탈 콘택을 통해서 비트라인에 전력을 공급하도록 구동시킨다. 이러한 메탈 콘택을 형성하기 위해 배리어 메탈 및 도전층을 증착할 때 더미 셀 영역과 외곽 영역의 단차로 인해 발생한 보이드에 상기 배리어 메탈 및 도전층이 채워지면서 서브 워드라인과 연결된 메탈 콘택과 서브 홀 영역의 파워라인이 쇼트되어 불량이 발생한다. 이러한 쇼트는 서브 워드라인을 공유하는 셀 간의 페일을 일으켜 반도체 소자의 수율을 감소시키는 단점을 가진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 형성 후, 더미 셀 영역의 외곽 영역에 HDP막 및 SOG막을 적층하여 지지층을 형성함으로써 상부 전극 상부에 절연막 증착할 때 발생하는 보이드(Void)를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공한다.
본 발명은 더미 셀 영역이 구비된 반도체 기판상에 캐패시터를 형성하는 단계, 상기 더미 셀 영역의 외곽 영역을 노출하는 감광막 패턴을 형성하는 단계, 상기 더미 셀 영역의 외곽 영역에 지지층을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 지지층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 지지층은 HDP막 및 SOG막을 순차적으로 적층한 것을 특징으로 한다.
바람직하게는, 상기 지지층을 식각하는 단계는 습식 식각을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 지지층은 완만하게 식각되는 것을 특징으로 한다.
바람직하게는, 상기 캐패시터를 형성하는 단계는 상기 반도체 기판상에 희생막 및 지지막을 형성하는 단계, 상기 지지막 및 희생막을 식각하여 하부 전극 영역을 형성하는 단계, 상기 하부 전극 영역에 도전층을 형성하는 단계, 상기 도전층을 식각하여 상기 지지막을 노출하는 하부 전극을 형성하는 단계 및 상기 하부 전극을 포함한 전체 표면상에 유전막 및 상기 상부 전극을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 희생막을 딥 아웃 공정을 이용하여 제거하는 단계를 더 포함한다.
바람직하게는, 상기 희생막은 산화막을 포함한다.
바람직하게는, 상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 지지막은 질화막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 습식 식각 후, 상기 상부 전극을 포함한 전체 표면상에 절연막을 형성하는 단계를 더 포함한다.
본 발명은 하부 전극 형성 후 더미 셀 영역의 외곽 영역에 HDP막 및 SOG막을 적층하여 지지층을 형성함으로써 상부 전극 상부에 절연막 증착할 때 발생하는 보이드(Void)를 방지할 수 있다. 또한, 본 발명은 보이드 방지를 통해 서브 워드 라인의 메탈 콘택과 파워 라인과의 쇼트를 방지할 뿐만 아니라 서브 워드 라인을 공유하는 매트(Mat) 영역의 셀(Cell)의 페일 현상을 방지함으로써 반도체 소자의 수율을 향상시킬 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 더미 셀 영역(2000a)이 구비된 반도체 기판(200) 상부에 절연막(210)을 형성하고, 절연막(210)을 식각하여 하부 전극 콘택 플러그(220)를 형성한다. 하부 전극 콘택 플러그(220)를 포함하는 전면에 희생막(230) 및 지지막(235)을 형성하고, 지지막(235) 및 희생막(230)을 국부적으로 식각하여 하부 전극(260) 형성을 위한 트렌치 구조의 하부 전극 영역(240)을 형성한다. 이 후, 하부 전극 영역(240) 외 밑면과 측면을 포함하는 전면에 하부 전극용 도전층(250)을 형성한다.
도 2c를 참조하면, 하부 전극용 도전층(250)에 전면 건식 식각 혹은 평탄화 식각 공정을 실시한다. 여기서, 건식 식각은 희생막(230)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층(250)을 분리하여 복수의 하부 전극 콘택 플러그(220)와 각각 연결되는 복수의 하부 전극(260)을 형성한다. 이러한 공정을 통상적으로 하부 전극(260) 분리 공정이라 한다.
도 2d를 참조하면, 희생막(230)을 딥 아웃(Dip out) 공정으로 제거한다. 이때, 희생막(230)을 습식 딥 아웃으로 제거하면 하부 전극(260)만 콘택 플러그(220) 상에 남게 된다.
도 2e 및 도 2f를 참조하면, 하부 전극(260) 상에 유전막(미도시) 및 상부 전극(270)을 형성한다. 이때, 상부 전극(270)은 TiN막 및 폴리막으로 형성하는 것이 바람직하다. 상부 전극(270) 상에 감광막을 형성한 후, 더미 셀 영역(2000a)의 외곽 영역(2000b)을 노출하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(280)을 형성한다. 노출된 더미 셀 영역(2000a)의 외곽 영역(2000b)에 HDP(High Density Plasma, 290)막과 SOG(Spin On Glass, 300)막을 순차적으로 적층한다.
도 2g를 참조하면, HDP(290)막과 SOG(300)막을 습식 식각하여 더미 셀 영역(2000a)의 하부 전극의 지지와 후속 공정으로 절연막 증착 시 보이드(Void) 형성을 방지하는 보호 및 지지층의 역할을 한다. 여기서, 더미 셀 영역(2000a)의 외곽 영역(2000b)에 증착되는 SOG막과 HDP막은 식각 선택비 차이로 인한 습식 식각 공정에서 더미 셀 영역의 외곽 영역의 상부에서부터 하부까지 완만하게 식각되어 후속 공정으로 절연막을 증착할 때 더미 셀 영역과 더미 셀 영역의 외곽 영역에 상기 절연막이 완만하게 증착될 수 있고, 그에 따른 보이드(Void) 발생을 방지한다.
도 2h를 참조하면, 감광막 패턴(280) 제거 후, 상부 전극(270)을 포함한 전체 표면상에 절연막(310)을 증착하여 후속 공정 중에 형성되는 메탈과 절연시킨다. 이때, 절연막(310)은 TEOS(Tetra-Ethyl-Ortho-Silicate)막으로 형성하는 것이 바람직하며, CVD(Chemical Vapor Deposition) 방법을 이용하여 증착한다.
전술한 본 발명의 실시 예와 같이, 더미 셀 영역의 외곽 영역에 HDP막 및 SOG막을 적층하여 형성된 지지층은 상부 전극 상부에 절연막 증착 시 발생하는 보이드(Void)를 방지할 수 있다. 여기서, 셀 영역과 셀 영역을 구분하는 매트 영역과 상기 매트 영역 사이에는 전력을 공급하여 신호를 구동하는 서브 워드라인이 형성되어 있는데 이러한 서브 워드라인은 메탈 콘택을 통해서 비트라인에 전력을 공급하도록 구동시킨다. 더미 셀 영역의 외곽 영역에 보이드가 발생하지 않아서 배리어메탈 및 도전층을 증착하여 형성된 메탈 콘택과 상기 서브 워드라인 간에 형성된 서브 홀 영역의 파워 라인은 쇼트 불량이 발생하지 않는다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들.
Claims (10)
- 더미 셀 영역이 구비된 반도체 기판상에 캐패시터를 형성하는 단계;상기 더미 셀 영역의 외곽 영역을 노출하는 감광막 패턴을 형성하는 단계;상기 더미 셀 영역의 외곽 영역에 지지층을 형성하는 단계; 및상기 감광막 패턴을 마스크로 상기 지지층을 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 지지층은 HDP막 및 SOG막을 적층한 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 지지층을 식각하는 단계는 습식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 지지층은 완만하게 식각되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 캐패시터를 형성하는 단계는상기 반도체 기판 상부에 희생막 및 지지막을 형성하는 단계;상기 지지막 및 희생막을 식각하여 하부 전극 영역을 형성하는 단계;상기 하부 전극 영역에 도전층을 형성하는 단계;상기 도전층을 식각하여 상기 지지막을 노출하는 하부 전극을 형성하는 단계; 및상기 하부 전극을 포함한 전체 표면상에 유전막 및 상기 상부 전극을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 희생막을 딥 아웃 공정을 이용하여 제거하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 희생막은 산화막을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 지지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 지지층을 식각한 후, 상기 상부 전극을 포함한 전체 표면상에 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |