KR20100081018A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 셀 영역뿐만 아니라 셀 외곽 영역에도 지지층을 형성하여 하부 전극의 도전층이 부러지거나 이탈하여 발생하는 결함 등을 매트(MAT) 단위로 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 셀 영역과 셀 외곽 영역에 서로 단차를 가지는 지지층 패턴을 형성하는 단계 및 상기 지지층 패턴 사이에 하부 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터를 포함하는 반도체 소자의 신뢰성 및 수율을 높일 수 있는 제조 방법에 관련된 기술이다.
반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM)은 Dynamic Random Access Memory의 약자이며 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
일반적으로 하나의 기억소자, 즉 메모리 셀은 1개의 트랜지스터와 1개의 캐패시터로 구성되어 있다. 여기서, 캐패시터는 두 개의 전극 사이에 유전체 막(Dielectric)이 개재된 구조를 가진다. 캐패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 지금까지 정전용량이 높은 캐패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 제안되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 하부 전극 표면적의 감소 등으로 인한 충분한 정전용량을 확보할 수 있는 캐패시터를 제조하는 것이 더욱 어려워지고 있다. 또한, 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 전극 표면적을 증가시키지 않고 유전율만을 증가시키는 것은 한계가 있다. 이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 결과, 전극 표면적을 증가시키기 위해 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터가 개발되었다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법의 문제점을 도시한 단면도들이다.
도 1a를 참조하면, 이웃한 하부 전극(100) 간에 정상적으로 지지층 패턴(110)을 형성한 모습을 도시한 것이다.
도 1b를 참조하면, 이웃한 하부 전극(100) 간에 지지층 패턴(110)이 형성되어 있으나, 딥 아웃(Dip out) 공정 시 하부 전극(100)의 일부분이 손상된 모습을 도시한 것이다.
도 2a 내지 도 2i는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 셀 영역(1000a)과 셀 외곽 영역(1000b)이 구비된 반도체 기판(100) 상부에 절연막(110)을 형성한다. 절연막(110) 상부에 지지층(120) 및 하드마스크층(130)을 순차적으로 적층한다.
도 2c 및 도 2d를 참조하면, 하드마스크층(130) 상에 감광막을 형성한 후, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(140)을 형성한다. 감광막 패턴(140)을 마스크로 하드마스크층(130), 지지층(120) 및 절연막(100)을 식각하여 하부 전극 영역(150)을 형성한다. 이때, 하부 전극 영역(150)은 셀 영역(1000a)에만 형성하는 것이 바람직하다.
도 2e를 참조하면, 감광막 패턴(140) 및 하드마스크층(130)을 제거한 후, 하부 전극 영역(150)을 포함하는 전체 표면상에 하부 전극용 도전층(160)을 형성한다.
도 2f를 참조하면, 지지층(120) 표면이 드러날 때까지 하부 전극용 도전층(160)을 에치백 공정을 실시하여 하부 전극(170)을 형성한다.
도 2g 및 도 2h를 참조하면, 하부 전극(170)을 포함한 전체 표면상에 희생막(180)을 매립한다. 이때, 희생막은 산화막 또는 감광막으로 형성하는 것이 바람직하다. 희생막(180) 상에 감광막을 형성한 후, 셀 영역(1000a)의 일부를 선택적으로 노출시키는 지지층 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(190)을 형성한다.
도 2i를 참조하면, 감광막 패턴(190)을 마스크로 희생막(180) 및 지지 층(120)을 식각하여 셀 영역(1000a)의 이웃한 하부 전극 간에 교번적으로 연결된 지지층 패턴(325)을 형성한다.
다음에는, 남은 희생막(180) 및 절연막(110)을 딥 아웃(Dip out) 공정을 실시하여 제거한다.
전술한 바와 같이, 종래의 이웃한 하부 전극을 지지하는 지지층 구조는 하부 전극이 온전한 상태 즉, 하부 전극이 손상되지 않은 상태에서 딥 아웃 공정을 실시하여 하부 전극 주위의 절연막을 제거할 수 있다. 이러한 하부 전극이 손상된 경우 또는 하부 전극의 형성이 제대로 이루어지지 않는 경우의 각종 결함들은 손상되지 않은 하부 전극의 영역까지 유입되어 웨이퍼의 오염을 일으키는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역뿐만 아니라 셀 외곽 영역에도 지지층을 형성하여 특정 셀 매트(Mat) 내에 하부 전극의 도전층이 부러지거나 이탈하는 결함이 발생하여도 이웃한 셀 매트(MAT)에까지 악영향을 미치는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공한다.
본 발명은 셀 영역과 셀 외곽 영역에 서로 단차를 가지는 지지층 패턴을 형성하는 단계 및 상기 지지층 패턴 사이에 하부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.
바람직하게는, 상기 셀 영역과 셀 외곽 영역에 서로 단차를 가지는 지지층 패턴을 형성하는 단계는 상기 셀 영역에 절연막을 형성하는 단계, 상기 절연막 및 상기 셀 외곽 영역 상에 지지층을 증착하는 단계 및 상기 절연막 상에 형성된 지지층을 패터닝하는 단계를 포함한다.
바람직하게는, 상기 셀 영역에 절연막을 형성하는 단계는 상기 셀 영역과 상기 셀 외곽 영역이 구비된 반도체 기판상에 제 1 절연막을 형성하는 단계 및 상기 셀 외곽 영역을 노출하는 마스크로 상기 반도체 기판이 노출될 때까지 상기 제 1 절연막을 식각하는 단계를 포함한다.
바람직하게는, 상기 절연막 및 상기 셀 외곽 영역 상에 지지층을 증착하는 단계 후, 상기 지지층 상에 제 2 절연막을 형성하는 단계, 상기 지지층이 노출될 때까지 상기 제 2 절연막을 평탄화 식각하는 단계 및 상기 지지층 및 제 1 절연막을 식각하여 상기 셀 영역에 하부 전극 영역을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 2 절연막을 평탄화 식각하는 단계 후, 하드마스크층을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 하드마스크층은 비정질 탄소층인 것을 특징으로 한다.
바람직하게는, 상기 절연막 상에 형성된 지지층을 패터닝 하는 단계는 상기 하부 전극 영역에 하부 전극을 형성하는 단계, 상기 하부 전극을 포함한 전체 표면상에 희생막을 형성하는 단계 및 상기 희생막 및 지지층을 선택적으로 식각하는 단계를 포함한다.
바람직하게는, 상기 희생막은 산화막을 포함한다.
바람직하게는, 상기 지지층 패턴은 질화막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극을 형성하는 단계는 상기 하부 전극 영역에 도전층을 형성하는 단계 및 상기 도전층을 에치백 공정으로 분리하는 단계를 포함한다.
바람직하게는, 상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 지지층 패턴은 이웃한 상기 하부 전극 간에 교번적으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 절연막 상에 형성된 지지층을 패터닝하는 단계 후, 상기 희생막, 상기 제 1 및 제 2 절연막을 딥 아웃 공정을 이용하여 제거하는 단계를 더 포함한다.
아울러, 본 발명은 하부 구조물이 형성된 반도체 기판상에 제 1 절연막을 형성하는 단계, 셀 영역과 셀 외곽 영역을 구분하여 상기 셀 외곽 영역의 제 1 절연막을 식각하여 단차를 형성하는 단계, 상기 단차가 형성된 결과물 상에 지지층을 형성하는 단계, 상기 셀 외곽 영역에 제 2 절연막을 형성하는 단계, 상기 셀 영역에서 상기 지지층과 상기 제 1 절연막을 패터닝하여 상기 하부 구조물을 노출시키는 하부 전극 영역을 형성하는 단계, 상기 하부 전극 영역의 내측에 도전층을 형성하는 단계, 상기 셀 영역에서 상기 지지층을 선택적으로 식각하여 지지층 패턴을 형성하는 단계 및 상기 제 1 및 제 2 절연막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.
바람직하게는, 상기 지지층 패턴을 형성하는 단계는 상기 도전층이 형성된 결과물 상에 희생막을 형성하는 단계를 더 포함하고 상기 희생막은 상기 지지층과 함께 선택적으로 식각되며, 상기 제 1 및 제 2 절연막과 함께 제거되는 것을 특징으로 한다.
바람직하게는, 상기 셀 외곽 영역의 상기 지지층 상에 제 3 절연막을 형성하여 단차를 보상하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 3 절연막은 상기 제 1 및 제 2 절연막과 함께 제거되는 것을 특징으로 한다.
본 발명은 셀 영역뿐만 아니라 셀 외곽 영역에도 지지층을 형성하여 특정 셀 매트(Mat) 내에 하부 전극의 도전층이 부러지거나 이탈하는 결함이 발생하여도 이웃한 셀 매트(MAT)에까지 악영향을 미치는 것을 방지하여 반도체 소자의 불량 확산의 방지와 하부 전극을 형성하기 위한 노광 공정 시 다이 샷(Die shot)을 줄여 반도체 제품의 공정 TAT(Turn Around Time)를 단축할 수 있는 장점을 가진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들이다.
도 3a 및 도 3b를 참조하면, 셀(Cell) 영역(3000a)과 셀 외곽 영역(3000b)이 구비된 반도체 기판(300) 상부에 제 1 절연막(310)을 형성한다. 제 1 절연막(310) 상에 감광막을 형성한 후, 셀 외곽 영역(3000b)을 노출하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 반도체 기판(300)이 노출될 때까지 제 1 절연막(310)을 식각한다.
도 3c를 참조하면, 셀 영역(3000a)을 포함한 전체 표면상에 지지층(320)을 형성한다. 이때, 지지층(320)은 질화막(Nitride)으로 형성하는 것이 바람직하다. 지지층(320) 상부에 제 2 절연막(330)을 증착한 후 지지층(320)이 노출될 때까지 평탄화 식각(Chemical Mechanical Polishing)하여 셀 영역(3000a)과 셀 외곽 영역(3000b)과의 단차를 제거한다.
도 3d 및 도 3e를 참조하면, 지지층(320)을 포함한 전체 표면상에 하드마스크층(340)을 증착한다. 이때, 하드마스크층(340)은 비정질 탄소층(Amorphous Carbon)으로 형성하는 것이 바람직하다. 하드마스크층(340) 상부에 감광막을 형성한 후, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 하드마스크층(340), 지지층(320) 및 제 1 절연막(310)을 식각하여 하부 전극 영역(350)을 형성한다. 이때, 하부 전극 영역(350)은 셀 영역(3000a)에만 형성하는 것이 바람직하다.
도 3f를 참조하면, 감광막 패턴 및 하드마스크층(340)을 제거한 후, 하부 전극 영역(350)을 포함하는 전체 표면상에 하부 전극용 도전층(미도시)을 형성한다. 이때, 도전층은 Ti/TiN으로 형성하는 것이 바람직하다. 이후, 하부 전극용 도전층을 에치백(Etchback) 공정을 실시한다. 여기서, 에치백 공정은 지지층(320)의 표면이 드러날 때까지 실시함으로써 반도체 기판(300)과 연결되는 하부 전극(360)을 형성한다. 이러한 공정을 통상적으로 하부 전극 분리 공정이라 한다.
도 3g 및 도 3h를 참조하면, 하부 전극(360)을 포함한 전체 표면상에 희생막(370)을 매립한다. 이때, 희생막(370)은 PE-TEOS 산화막으로 형성하는 것이 바람 직하다. 희생막(370) 상에 감광막을 형성한 후, 셀 영역(3000a)의 일부를 선택적으로 노출시키며 셀 외곽 영역(3000b)의 전체를 덮는 NFC(Nitride Floating Cap) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(380)을 형성한다.
도 3i를 참조하면, 감광막 패턴(380)을 마스크로 희생막(370) 및 지지층(320)을 식각하여 셀 영역(3000a)은 선택적으로 이웃한 하부 전극(360) 사이를 지지층(320)으로 연결하고 셀 외곽 영역(3000b)은 지지층(320)으로 둘러싸인 형태의 NFC 구조를 형성한다. 이러한 셀 외곽 영역(3000b)을 지지층(320)으로 둘러싸인 형태의 NFC 구조는 셀 매트(Mat)과 매트(Mat) 간에 서로 격리를 시켜줌으로써 특정 셀 매트 내에 하부 전극의 도전층이 부러져 이탈하는 결함이 발생하더라도 이웃한 셀 매트로의 이동을 막을 수 있어 불량이 발생하지 않은 셀 매트 내의 하부 전극의 주위 영역에는 영향을 미치지 않도록 한다.
다음에는, 남은 희생막(370) 및 제 1 및 제 2 절연막(310, 330)은 딥 아웃(Dip out)공정을 실시하여 제거함으로써 지지층(320)으로 연결된 하부 전극(320) 구조를 보여준다. 이때, 딥 아웃 공정은 주로 불산(HF) 용액을 이용하여 진행하는데, 산화막으로 구성된 희생막(370)은 불산 용액에 의해 식각되며, 딥 아웃 진행 후 잔류물을 제거하기 위한 습식 딥 아웃 공정을 추가로 진행할 수 있다.
전술한 바와 같이, 본 발명은 셀 영역뿐만 아니라 셀 외곽 영역에도 지지층을 형성하여 하부 전극의 도전층이 부러지거나 이탈하여 발생한 결함 등의 불량이 발생하지 않은 하부 전극의 주위 영역에 영향을 미치지 않도록 결함(Defect)을 매트(MAT) 단위로 봉쇄하여 반도체 소자의 불량 확산의 방지와 하부 전극을 형성하기 위한 노광 공정 시 다이 샷(Die shot)을 줄여 반도체 제품의 공정 TAT(Turn Around Time)를 단축할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법의 문제점을 도시한 단면도들.
도 2a 내지 도 2i는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들.
Claims (17)
- 셀 영역과 셀 외곽 영역에 서로 단차를 가지는 지지층 패턴을 형성하는 단계; 및상기 셀 영역의 상기 지지층 패턴 사이에 하부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 셀 영역과 셀 외곽 영역에 서로 단차를 가지는 지지층 패턴을 형성하는 단계는상기 셀 영역에 절연막을 형성하는 단계;상기 절연막 및 상기 셀 외곽 영역 상에 지지층을 증착하는 단계; 및상기 절연막 상에 형성된 지지층을 패터닝하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 2 항에 있어서,상기 셀 영역에 절연막을 형성하는 단계는상기 셀 영역과 상기 셀 외곽 영역이 구비된 반도체 기판상에 제 1 절연막을 형성하는 단계; 및상기 셀 외곽 영역을 노출하는 마스크로 상기 반도체 기판이 노출될 때까지 상기 제 1 절연막을 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 2 항에 있어서,상기 절연막 및 상기 셀 외곽 영역 상에 지지층을 증착하는 단계 후,상기 지지층 상에 제 2 절연막을 형성하는 단계;상기 지지층이 노출될 때까지 상기 제 2 절연막을 평탄화 식각하는 단계; 및상기 지지층 및 제 1 절연막을 식각하여 상기 셀 영역에 하부 전극 영역을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 4 항에 있어서,상기 제 2 절연막을 평탄화 식각하는 단계 후, 하드마스크층을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 하드마스크층은 비정질 탄소층인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 2 항에 있어서,상기 절연막 상에 형성된 지지층을 패터닝 하는 단계는상기 하부 전극 영역에 하부 전극을 형성하는 단계;상기 하부 전극을 포함한 전체 표면상에 희생막을 형성하는 단계; 및상기 희생막 및 지지층을 선택적으로 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 7 항에 있어서,상기 희생막은 산화막을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 7 항에 있어서,상기 절연막 상에 형성된 지지층을 패터닝하는 단계 후, 상기 희생막, 상기 제 1 및 제 2 절연막을 딥 아웃 공정을 이용하여 제거하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 지지층 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 지지층 패턴은 이웃한 상기 하부 전극 간에 교번적으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극을 형성하는 단계는상기 하부 전극 영역에 도전층을 형성하는 단계; 및상기 도전층을 에치백 공정으로 분리하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 12 항에 있어서,상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 하부 구조물이 형성된 반도체 기판상에 제 1 절연막을 형성하는 단계;셀 영역과 셀 외곽 영역을 구분하여 상기 셀 외곽 영역의 제 1 절연막을 식각하여 단차를 형성하는 단계;상기 단차가 형성된 결과물 상에 지지층을 형성하는 단계;상기 셀 외곽 영역에 제 2 절연막을 형성하는 단계;상기 셀 영역에서 상기 지지층과 상기 제 1 절연막을 패터닝하여 상기 하부 구조물을 노출시키는 하부 전극 영역을 형성하는 단계;상기 하부 전극 영역의 내측에 도전층을 형성하는 단계;상기 셀 영역에서 상기 지지층을 선택적으로 식각하여 지지층 패턴을 형성하는 단계; 및상기 제 1 및 제 2 절연막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 14 항에 있어서,상기 지지층 패턴을 형성하는 단계는,상기 도전층이 형성된 결과물 상에 희생막을 형성하는 단계를 더 포함하고,상기 희생막은 상기 지지층과 함께 선택적으로 식각되며, 상기 제 1 및 제 2 절연막과 함께 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 14 항에 있어서,상기 셀 외곽 영역의 상기 지지층 상에 제 3 절연막을 형성하여 단차를 보상하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 16 항에 있어서,상기 제 3 절연막은 상기 제 1 및 제 2 절연막과 함께 제거되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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