KR20020006333A - 주변영역과 셀영역 사이의 단차를 개선한 반도체 메모리장치 및 그 제조방법 - Google Patents

주변영역과 셀영역 사이의 단차를 개선한 반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 주변영역과 셀영역 사이의 단차를 개선한 반도체 메모리 장치 및 그 제조방법에 관한 것으로서, 본 발명의 장치는 반도체 메모리 셀 어레이가 형성된 셀영역과, 상기 셀영역 주변에 주변회로부가 형성되는 주변영역과, 상기 셀영역과 주변영역의 단차를 줄이기 위하여 상기 셀영역의 둘레에 셀 캐패시터와 동시에 형성되고, 적어도 하나 이상의 최외곽 실린더형 캐패시터에 연결되어 지지되는 장벽을 포함한다. 따라서, 본 발명에서는 주변영역과 셀영역의 단차를 개선하기 위한 장벽이 셀영역의 최외곽 셀 캐패시터와 연결되어 지지된다.

Description

주변영역과 셀영역 사이의 단차를 개선한 반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD FOR IMPROVING STEP COVERAGE BETWEEN PERIPHERAL AREA AND CELL AREA}
본 발명은 주변영역과 셀영역 사이의 단차를 개선한 반도체 메모리 장치 및 그 제조방법에 관한 것으로서, 특히 실린더의 내외면을 모두 사용하면서도 주변영역과 셀영역의 경계에서 단차를 개선한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
디램과 같은 반도체 메모리 장치의 고집적화로 단위 셀당 면적이 줄어든다. 따라서, 한정된 면적 내에 셀 캐패시터의 정전용량을 확보하기 위하여 실린더와 같이 수직으로 높은 구조를 가지게 된다.
실린더형 캐패시터에서는 실린더의 내면만 캐패시터의 유효면적으로 사용하는 경우(도 1)와 내외면을 모두 유효면적으로 사용하는 경우(도 2)가 있다. 도 1과같이 내면만 사용하는 경우에는 셀영역과 주변영역의 단차를 줄일 수 있으나 캐패시터의 유효면적이 작아 충분한 정전용량을 확보할 수 없는 문제가 있다. 따라서, 충분한 정전용량을 확보하기 위해서는 실리더의 수직 높이를 높이게 되면 결국 셀영영과 주변영역의 단차가 커지는 문제가 있다.
도 2와 같이 내외면을 모두 사용하는 경우에는 제한된 면적 내에서 충분한 정전용량을 확보하는 것은 가능하나 셀영역과 주변영역의 단차가 커지는 문제가 있다.
이와 같은 수직구조는 제한된 면적 내에서 요구되는 정전용량을 확보한다는 측면에서는 유리하나 셀영역과 주변영역의 경계에서 심한 단차를 유발시킨다. 이와 같은 단차는 금속공정과 같은 후속공정을 어렵게 하고 소자의 불량 발생을 초래한다.
즉, 셀영역과 주변영역의 경계에서 심한 단차는 셀영역과 주변영역을 전기적으로 연결하는 금속공정시 수평면에 비하여 경계면의 경사면에 보다 많은 금속이 퇴적되어 상대적으로 두껍게 형성된다. 그러므로, 금속 식각시 식각량이 증가하게 되므로 포토레지스트와 메탈의 선택비를 감소시키기 된다. 그러므로, metal notching 현상이 발생하게 된다. 이러한 현상이 발생되지 않도록 하기 위하여 식각량을 감소시키면 metal bridge를 남기게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 실리너의 내외면을 캐패시터의 유효면적으로 모두 사용하면서도 셀영역과 주변영역 사이의 단차를 개선할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하는 데 있다.
도 1은 종래의 제 1 실린더형 캐패시터를 가진 반도체 메모리 장치를 나타낸 도면.
도 2는 종래의 제 2 실린더형 캐패시터를 가진 반도체 메모리 장치를 나타낸 도면.
도 3은 본 발명에 의한 주변영역과 셀영역 사이에 설치되는 장벽을 셀캐패시터와 연결한 구조를 설명하기 위한 도면.
도 4 내지 도 5는 도 3의 a-a선 수직단면구조에 따른 일실시예의 제조공정을 나타낸 도면.
도 6은 도 3의 a-a선 수직단면구조에 따른 다른 실시예를 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
10 ; 셀영역 15 : 둘레영역
20 : 주변영역 30 : 장벽
31 : 수직외벽 32 : 수직내벽
33 : 수평연결부 40 : 제 1 마스크 패턴
50 :제 2 마스크 패턴 CY1~CY4 :실린더형 캐패시터
100 : 반도체 기판 102 : 게이트 전극
104 : 셀프얼라인 콘택패드 106 : 비트라인
108 : 층간절연막 110 : 식각 스톱층
112 : 매몰 콘택홀 114 : 제 1 산화막
116 : 스토리지 도전층 118 : 제 2 산화막
122 : 유전막 124 : 플레이트 도전층
126 : 제 3 산화막
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 반도체 메모리 셀 어레이가 형성된 셀영역과, 상기 셀영역 주변에 주변회로부가 형성되는 주변영역과, 상기 셀영역과 주변영역의 단차를 줄이기 위하여 상기 셀영역의 둘레에 셀 캐패시터와 동시에 형성되고, 적어도 하나 이상의 최외곽 실린더형 캐패시터에 연결되어 지지되는 장벽을 구비한 것을 특징으로 한다.
본 발며으이 방법은 셀영역과 주변영역에 트랜지스터, 콘택패드 및 비트라인을 형성한 다음에 표면이 평탄한 층간 절연막을 덮고, 상기 층간 절연막 상에 식각 스톱층을 형성하고, 상기 셀영역의 식각 스톱층과 층간 절연막에 상기 콘택패드가 노출되도록 매몰 콘택을 형성한다. 이어서, 매몰 콘택 내에 도전층을 채우고, 상기 결과물 상에 제 1 산화막을 소정 높이로 형성하고, 상기 셀영역과 그 둘레를 포함하는 영역의 제 1 산화막을 선택적으로 식각하여 셀영역에는 상기 도전층의 상부 표면이 바닥에 노출된 홀과 그 둘레에는 트렌치를 동시에 형성하고, 상기 홀 및 트렌치가 형성된 제 1 산화막의 표면에 균일한 두께로 스토리지 도전층을 코팅하고, 상기 스토리지 도전층 상에 제 2 산화막을 덮는다. 이어서, 셀영역의 둘레와 적어도 하나 이상의 최외곽 셀캐패시터를 연결하기 위한 제 1 마스크 패턴을 적용하여 상기 셀영역의 제 2 산화막 및 스토리지 도전층의 최상부층을 제거하여 스토리지 도전층을 각 셀단위로 분리시키고, 상기 제 1 마스크 패턴을 제거하고 상기 셀영역에서 식각 스톱층이 노출되도록 남겨진 제 2 산화막을 제거하고, 상기 제 2 산화막을 제거한 결과물 상에 유전막 및 플레이트 도전층을 차례로 형성하고, 상기 셀영역과 그 둘레 영역을 제 2 마스크 패턴으로 덮고 주변영역의 플레이트 도전층, 유전막, 스토리지 도전층을 차례로 제거하고, 상기 제 2 마스크패턴을 제거하고 산화막을 덮는다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 의한 주변영역과 셀영역 사이에 설치되는 장벽을 셀캐패시터와 연결한 구조를 나타낸다. 도 3에서 셀영역(10)과 주변영역(20) 사이에 장벽영역(15)이 형성된다. 장벽영역(15)에는 셀영역(10)의 주변을 따라 형성된 트렌치 내면에 U자형의 단면을 가진 장벽(30)이 형성된다. 장벽(30)은 수직외벽(31)과 수직 내벽(32)을 가지며, 수직내벽(32)의 상단에는 셀영역(10)으로 연장되어 셀영역의 최외곽 실린더형 캐패시터(CY1)와 연결되는 수평연결부(33)를 가진다. 즉 장벽(30)은 셀영역의 실린더형 캐패시터들과 동일 공정에 의해 만들어지며, 셀영역의 실린더형 캐패시터들과 연결되어 지지되므로 장벽이 쓰러지는 것을 방지할 수 있다.
도 4 내지 도 5는 도 3의 a-a선 수직단면구조에 따른 일실시예의 제조공정을 나타낸다.
도 4를 참조하면, 반도체 기판(100)에 STI(SHALLOW TRENCH ISOLATION)방법으로 단위 셀을 분리하고 그 위에 게이트 전극(102), 셀프 얼라인 콘택패드(104), 비트라인(108) 등을 차례로 형성한다. 이와 같이 트랜지스터를 형성한 다음에 산화막과 같은 층간 절연막(108)을 덮고 층간 절연막(108)의 표면을 CMP 도는 에치백 공정에 의해 평탄하게 한다. 층간 절연막(108) 상에 질화막과 같은 식각 스톱층(110)을 형성한다.
상기 셀영역의 식각 스톱층(110)과 층간 절연막(108)에 상기 콘택패드(104)가 노출되도록 매몰 콘택홀(104)을 형성한다. 매몰 콘택홀(104) 내에 폴리실리콘과 같은 도전층을 채우고 식각 스톱층(110) 상의 도전층을 건식식각으로 제거하여 매몰 콘택 도전층을 서로 분리시킨다.
상기 결과물 상에 제 1 산화막(114)을 일정 높이로 형성한다. 제 1 산화막(114) 상에 레지스트 패턴을 형성하고 형성된 레지스트 패턴을 식각마스크로 사용하여 제 1 산화막(114)을 선택적으로 식각한다.
상기 셀영역(10)에 상기 매몰 콘택 도전층의 상부 표면이 바닥에 노출된 홀들이 형성되고, 둘레 영역(15)에는 셀영역(30)을 빙 둘러싸는 트렌치가 형성된다.
상기 홀 및 트렌치가 형성된 제 1 산화막의 표면에 얇은 두께로 폴리실리콘과 같은 스토리지 도전층(116)을 코팅한다.
상기 스토리지 도전층(116) 상에 CVD방법으로 트렌치나 홀의 상부가 막히도록 제 2 산화막(118)을 덮는다.
도 5를 참조하면, 상기 셀영역(10)의 둘레(15)와 적어도 하나 이상의 최외곽 셀캐패시터를 연결하기 위한 제 1 마스크 패턴(40)을 적용하여 상기 셀영역(10)의 제 2 산화막(118) 및 스토리지 도전층(116)의 최상부층을 제거하여 스토리지 도전층을 각 셀단위로 분리시킨다.
상기 제 1 마스크 패턴(40)을 제거하고 상기 셀영역(10)에서 식각 스톱층(110)이 노출되도록 남겨진 제 2 산화막(118)을 제거한다. 그러므로, 셀영역(10)에는 타원통체의 실린더들(CY1, CY2, CY3, CY4,...)이 형성된다. 최외곽 실린더형 캐패시터(CY1)는 장벽(30)과 연결되어 장벽(30)이 쓰러지지 않도록 지지한다.
상기 제 2 산화막(118)을 제거한 결과물 상에 유전막(122) 및 플레이트 도전층(124)을 차례로 형성한다.
상기 셀영역(10)과 그 둘레 영역(15)을 포토레지스트로 된 제 2 마스크 패턴(50)으로 덮고 주변영역(20)의 플레이트 도전층(124), 유전막(122), 스토리지 도전층(116)을 차례로 제거한다. 상기 제 2 마스크패턴(50)을 제거하고 제 3 산화막(126)을 덮는다.
따라서, 상술한 일 실시예에서는 실린더형 캐패시터의 내외면을 모두 캐패시터의 유효면적으로 사용하면서도 셀영역(10)과 주변영역(20) 사이의 단차를 매우 작게 형성할 수 있다.
도 6은 도 3의 a-a선 수직단면구조에 따른 다른 실시예를 나타낸다. 다른 실시예에서는 제 2 마스크 패턴(50)을 사용하여 식각시 주변영역(20)의 제 1 산화막(114)을 일정 깊이로 식각한 점이 상술한 일 실시예와 다르다. 따라서, 다른 실시예에서는 주변영역(20)의 산화막 두께가 셀영역의 실린더 높이에 의해 지나치게 두껍게 되는 것을 조절할 수 있다. 이와 같이, 주변영역(20)의 산화막의 두께가 낮아지면 메탈과 기판의 전극을 연결하는 메탈 콘택의 공정을 용이하게 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상, 설명한 바와 같이 본 발명에서는 실린더형 캐패시터의 내외면을 모두 캐패시터의 유효면적으로 사용하면서도 셀영역과 주변영역의 단차를 작게 형성할 수 있고, 셀영역의 최외곽 실린더형 캐패시터와 둘레의 장벽을 연결하여 장벽이 쓰러지지 않도록 지지할 수 있다.

Claims (3)

  1. 반도체 메모리 셀 어레이가 형성된 셀영역;
    상기 셀영역 주변에 주변회로부가 형성되는 주변영역; 및
    상기 셀영역과 주변영역의 단차를 줄이기 위하여 상기 셀영역의 둘레에 셀 캐패시터와 동시에 형성되고, 적어도 하나 이상의 최외곽 실린더형 캐패시터에 연결되어 지지되는 장벽을 구비한 것을 특징으로 하는 주변영역과 셀영역의 단차를 개선한 반도체 메모리 장치.
  2. 셀영역과 주변영역에 트랜지스터, 콘택패드 및 비트라인을 형성한 다음에 표면이 평탄한 층간 절연막을 덮는 단계;
    상기 층간 절연막 상에 식각 스톱층을 형성하는 단계;
    상기 셀영역의 식각 스톱층과 층간 절연막에 상기 콘택패드가 노출되도록 매몰 콘택을 형성하는 단계;
    상기 매몰 콘택 내에 도전층을 채우는 단계;
    상기 결과물 상에 제 1 산화막을 소정 높이로 형성하는 단계;
    상기 셀영역과 그 둘레를 포함하는 영역의 제 1 산화막을 선택적으로 식각하여 셀영역에는 상기 도전층의 상부 표면이 바닥에 노출된 홀과 그 둘레에는 트렌치를 동시에 형성하는 단계;
    상기 홀 및 트렌치가 형성된 제 1 산화막의 표면에 균일한 두께로 스토리지도전층을 코팅하는 단계;
    상기 스토리지 도전층 상에 제 2 산화막을 덮는 단계;
    상기 셀영역의 둘레와 적어도 하나 이상의 최외곽 셀캐패시터를 연결하기 위한 제 1 마스크 패턴을 적용하여 상기 셀영역의 제 2 산화막 및 스토리지 도전층의 최상부층을 제거하여 스토리지 도전층을 각 셀단위로 분리시키는 단계;
    상기 제 1 마스크 패턴을 제거하고 상기 셀영역에서 식각 스톱층이 노출되도록 남겨진 제 2 산화막을 제거하는 단계;
    상기 제 2 산화막을 제거한 결과물 상에 유전막 및 플레이트 도전층을 차례로 형성하는 단계;
    상기 셀영역과 그 둘레 영역을 제 2 마스크 패턴으로 덮고 주변영역의 플레이트 도전층, 유전막, 스토리지 도전층을 차례로 제거하는 단계; 및
    상기 제 2 마스크패턴을 제거하고 산화막을 덮는 단계를 구비하는 것을 특징으로 하는 주변영역과 셀영역의 단차를 개선한 반도체 메모리 장치의 제조방법.
  3. 제 2 항에 있어서, 상기 주변영역의 플레이트 도전층, 유전막, 스토리지 도전층을 차례로 제거하는 단계에서 주변영역의 제 1 산화막을 일정 깊이로 제거하는 것을 특징을 하는 주변영역과 셀영역의 단차를 개선한 반도체 메모리 장치의 제조방법.
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